target-ppc/translate.c

   1 /*
   2  *  PowerPC emulation for qemu: main translation routines.
   3  *
   4  *  Copyright (c) 2003-2007 Jocelyn Mayer
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, write to the Free Software
  18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  19  */
  20 #include <stdarg.h>
  21 #include <stdlib.h>
  22 #include <stdio.h>
  23 #include <string.h>
  24 #include <inttypes.h>
  25
  26 #include "cpu.h"
  27 #include "exec-all.h"
  28 #include "disas.h"
  29 #include "helper.h"
  30 #include "tcg-op.h"
  31 #include "qemu-common.h"
  32
  33 #define CPU_SINGLE_STEP 0x1
  34 #define CPU_BRANCH_STEP 0x2
  35 #define GDBSTUB_SINGLE_STEP 0x4
  36
  37 /* Include definitions for instructions classes and implementations flags */
  38 //#define DO_SINGLE_STEP
  39 //#define PPC_DEBUG_DISAS
  40 //#define DO_PPC_STATISTICS
  41 //#define OPTIMIZE_FPRF_UPDATE
  42
  43 /*****************************************************************************/
  44 /* Code translation helpers                                                  */
  45
  46 /* global register indexes */
  47 static TCGv cpu_env;
  48 static char cpu_reg_names[10*3 + 22*4 /* GPR */
  49 #if !defined(TARGET_PPC64)
  50     + 10*4 + 22*5 /* SPE GPRh */
  51 #endif
  52     + 10*4 + 22*5 /* FPR */
  53     + 2*(10*6 + 22*7) /* AVRh, AVRl */
  54     + 8*5 /* CRF */];
  55 static TCGv cpu_gpr[32];
  56 #if !defined(TARGET_PPC64)
  57 static TCGv cpu_gprh[32];
  58 #endif
  59 static TCGv cpu_fpr[32];
  60 static TCGv cpu_avrh[32], cpu_avrl[32];
  61 static TCGv cpu_crf[8];
  62 static TCGv cpu_nip;
  63 static TCGv cpu_ctr;
  64 static TCGv cpu_lr;
  65
  66 /* dyngen register indexes */
  67 static TCGv cpu_T[3];
  68 #if defined(TARGET_PPC64)
  69 #define cpu_T64 cpu_T
  70 #else
  71 static TCGv cpu_T64[3];
  72 #endif
  73 static TCGv cpu_FT[3];
  74 static TCGv cpu_AVRh[3], cpu_AVRl[3];
  75
  76 #include "gen-icount.h"
  77
  78 void ppc_translate_init(void)
  79 {
  80     int i;
  81     char* p;
  82     static int done_init = 0;
  83
  84     if (done_init)
  85         return;
  86
  87     cpu_env = tcg_global_reg_new(TCG_TYPE_PTR, TCG_AREG0, "env");
  88 #if TARGET_LONG_BITS > HOST_LONG_BITS
  89     cpu_T[0] = tcg_global_mem_new(TCG_TYPE_TL,
  90                                   TCG_AREG0, offsetof(CPUState, t0), "T0");
  91     cpu_T[1] = tcg_global_mem_new(TCG_TYPE_TL,
  92                                   TCG_AREG0, offsetof(CPUState, t1), "T1");
  93     cpu_T[2] = tcg_global_mem_new(TCG_TYPE_TL,
  94                                   TCG_AREG0, offsetof(CPUState, t2), "T2");
  95 #else
  96     cpu_T[0] = tcg_global_reg_new(TCG_TYPE_TL, TCG_AREG1, "T0");
  97     cpu_T[1] = tcg_global_reg_new(TCG_TYPE_TL, TCG_AREG2, "T1");
  98     cpu_T[2] = tcg_global_reg_new(TCG_TYPE_TL, TCG_AREG3, "T2");
  99 #endif
 100 #if !defined(TARGET_PPC64)
 101     cpu_T64[0] = tcg_global_mem_new(TCG_TYPE_I64,
 102                                     TCG_AREG0, offsetof(CPUState, t0_64),
 103                                     "T0_64");
 104     cpu_T64[1] = tcg_global_mem_new(TCG_TYPE_I64,
 105                                     TCG_AREG0, offsetof(CPUState, t1_64),
 106                                     "T1_64");
 107     cpu_T64[2] = tcg_global_mem_new(TCG_TYPE_I64,
 108                                     TCG_AREG0, offsetof(CPUState, t2_64),
 109                                     "T2_64");
 110 #endif
 111
 112     cpu_FT[0] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 113                                    offsetof(CPUState, ft0), "FT0");
 114     cpu_FT[1] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 115                                    offsetof(CPUState, ft1), "FT1");
 116     cpu_FT[2] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 117                                    offsetof(CPUState, ft2), "FT2");
 118
 119     cpu_AVRh[0] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 120                                      offsetof(CPUState, avr0.u64[0]), "AVR0H");
 121     cpu_AVRl[0] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 122                                      offsetof(CPUState, avr0.u64[1]), "AVR0L");
 123     cpu_AVRh[1] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 124                                      offsetof(CPUState, avr1.u64[0]), "AVR1H");
 125     cpu_AVRl[1] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 126                                      offsetof(CPUState, avr1.u64[1]), "AVR1L");
 127     cpu_AVRh[2] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 128                                      offsetof(CPUState, avr2.u64[0]), "AVR2H");
 129     cpu_AVRl[2] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 130                                      offsetof(CPUState, avr2.u64[1]), "AVR2L");
 131
 132     p = cpu_reg_names;
 133
 134     for (i = 0; i < 8; i++) {
 135         sprintf(p, "crf%d", i);
 136         cpu_crf[i] = tcg_global_mem_new(TCG_TYPE_I32, TCG_AREG0,
 137                                         offsetof(CPUState, crf[i]), p);
 138         p += 5;
 139     }
 140
 141     for (i = 0; i < 32; i++) {
 142         sprintf(p, "r%d", i);
 143         cpu_gpr[i] = tcg_global_mem_new(TCG_TYPE_TL, TCG_AREG0,
 144                                         offsetof(CPUState, gpr[i]), p);
 145         p += (i < 10) ? 3 : 4;
 146 #if !defined(TARGET_PPC64)
 147         sprintf(p, "r%dH", i);
 148         cpu_gprh[i] = tcg_global_mem_new(TCG_TYPE_I32, TCG_AREG0,
 149                                          offsetof(CPUState, gprh[i]), p);
 150         p += (i < 10) ? 4 : 5;
 151 #endif
 152
 153         sprintf(p, "fp%d", i);
 154         cpu_fpr[i] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 155                                         offsetof(CPUState, fpr[i]), p);
 156         p += (i < 10) ? 4 : 5;
 157
 158         sprintf(p, "avr%dH", i);
 159         cpu_avrh[i] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 160                                          offsetof(CPUState, avr[i].u64[0]), p);
 161         p += (i < 10) ? 6 : 7;
 162
 163         sprintf(p, "avr%dL", i);
 164         cpu_avrl[i] = tcg_global_mem_new(TCG_TYPE_I64, TCG_AREG0,
 165                                          offsetof(CPUState, avr[i].u64[1]), p);
 166         p += (i < 10) ? 6 : 7;
 167     }
 168
 169     cpu_nip = tcg_global_mem_new(TCG_TYPE_TL, TCG_AREG0,
 170                                  offsetof(CPUState, nip), "nip");
 171
 172     cpu_ctr = tcg_global_mem_new(TCG_TYPE_TL, TCG_AREG0,
 173                                  offsetof(CPUState, ctr), "ctr");
 174
 175     cpu_lr = tcg_global_mem_new(TCG_TYPE_TL, TCG_AREG0,
 176                                 offsetof(CPUState, lr), "lr");
 177
 178     /* register helpers */
 179 #undef DEF_HELPER
 180 #define DEF_HELPER(ret, name, params) tcg_register_helper(name, #name);
 181 #include "helper.h"
 182
 183     done_init = 1;
 184 }
 185
 186 #if defined(OPTIMIZE_FPRF_UPDATE)
 187 static uint16_t *gen_fprf_buf[OPC_BUF_SIZE];
 188 static uint16_t **gen_fprf_ptr;
 189 #endif
 190
 191 /* internal defines */
 192 typedef struct DisasContext {
 193     struct TranslationBlock *tb;
 194     target_ulong nip;
 195     uint32_t opcode;
 196     uint32_t exception;
 197     /* Routine used to access memory */
 198     int mem_idx;
 199     /* Translation flags */
 200 #if !defined(CONFIG_USER_ONLY)
 201     int supervisor;
 202 #endif
 203 #if defined(TARGET_PPC64)
 204     int sf_mode;
 205 #endif
 206     int fpu_enabled;
 207     int altivec_enabled;
 208     int spe_enabled;
 209     ppc_spr_t *spr_cb; /* Needed to check rights for mfspr/mtspr */
 210     int singlestep_enabled;
 211     int dcache_line_size;
 212 } DisasContext;
 213
 214 struct opc_handler_t {
 215     /* invalid bits */
 216     uint32_t inval;
 217     /* instruction type */
 218     uint64_t type;
 219     /* handler */
 220     void (*handler)(DisasContext *ctx);
 221 #if defined(DO_PPC_STATISTICS) || defined(PPC_DUMP_CPU)
 222     const char *oname;
 223 #endif
 224 #if defined(DO_PPC_STATISTICS)
 225     uint64_t count;
 226 #endif
 227 };
 228
 229 static always_inline void gen_set_Rc0 (DisasContext *ctx)
 230 {
 231 #if defined(TARGET_PPC64)
 232     if (ctx->sf_mode)
 233         gen_op_cmpi_64(0);
 234     else
 235 #endif
 236         gen_op_cmpi(0);
 237     gen_op_set_Rc0();
 238 }
 239
 240 static always_inline void gen_reset_fpstatus (void)
 241 {
 242 #ifdef CONFIG_SOFTFLOAT
 243     gen_op_reset_fpstatus();
 244 #endif
 245 }
 246
 247 static always_inline void gen_compute_fprf (int set_fprf, int set_rc)
 248 {
 249     if (set_fprf != 0) {
 250         /* This case might be optimized later */
 251 #if defined(OPTIMIZE_FPRF_UPDATE)
 252         *gen_fprf_ptr++ = gen_opc_ptr;
 253 #endif
 254         gen_op_compute_fprf(1);
 255         if (unlikely(set_rc))
 256             tcg_gen_andi_i32(cpu_crf[1], cpu_T[0], 0xf);
 257         gen_op_float_check_status();
 258     } else if (unlikely(set_rc)) {
 259         /* We always need to compute fpcc */
 260         gen_op_compute_fprf(0);
 261         tcg_gen_andi_i32(cpu_crf[1], cpu_T[0], 0xf);
 262         if (set_fprf)
 263             gen_op_float_check_status();
 264     }
 265 }
 266
 267 static always_inline void gen_optimize_fprf (void)
 268 {
 269 #if defined(OPTIMIZE_FPRF_UPDATE)
 270     uint16_t **ptr;
 271
 272     for (ptr = gen_fprf_buf; ptr != (gen_fprf_ptr - 1); ptr++)
 273         *ptr = INDEX_op_nop1;
 274     gen_fprf_ptr = gen_fprf_buf;
 275 #endif
 276 }
 277
 278 static always_inline void gen_update_nip (DisasContext *ctx, target_ulong nip)
 279 {
 280 #if defined(TARGET_PPC64)
 281     if (ctx->sf_mode)
 282         tcg_gen_movi_tl(cpu_nip, nip);
 283     else
 284 #endif
 285         tcg_gen_movi_tl(cpu_nip, (uint32_t)nip);
 286 }
 287
 288 #define GEN_EXCP(ctx, excp, error)                                            \
 289 do {                                                                          \
 290     if ((ctx)->exception == POWERPC_EXCP_NONE) {                              \
 291         gen_update_nip(ctx, (ctx)->nip);                                      \
 292     }                                                                         \
 293     gen_op_raise_exception_err((excp), (error));                              \
 294     ctx->exception = (excp);                                                  \
 295 } while (0)
 296
 297 #define GEN_EXCP_INVAL(ctx)                                                   \
 298 GEN_EXCP((ctx), POWERPC_EXCP_PROGRAM,                                         \
 299          POWERPC_EXCP_INVAL | POWERPC_EXCP_INVAL_INVAL)
 300
 301 #define GEN_EXCP_PRIVOPC(ctx)                                                 \
 302 GEN_EXCP((ctx), POWERPC_EXCP_PROGRAM,                                         \
 303          POWERPC_EXCP_INVAL | POWERPC_EXCP_PRIV_OPC)
 304
 305 #define GEN_EXCP_PRIVREG(ctx)                                                 \
 306 GEN_EXCP((ctx), POWERPC_EXCP_PROGRAM,                                         \
 307          POWERPC_EXCP_INVAL | POWERPC_EXCP_PRIV_REG)
 308
 309 #define GEN_EXCP_NO_FP(ctx)                                                   \
 310 GEN_EXCP(ctx, POWERPC_EXCP_FPU, 0)
 311
 312 #define GEN_EXCP_NO_AP(ctx)                                                   \
 313 GEN_EXCP(ctx, POWERPC_EXCP_APU, 0)
 314
 315 #define GEN_EXCP_NO_VR(ctx)                                                   \
 316 GEN_EXCP(ctx, POWERPC_EXCP_VPU, 0)
 317
 318 /* Stop translation */
 319 static always_inline void GEN_STOP (DisasContext *ctx)
 320 {
 321     gen_update_nip(ctx, ctx->nip);
 322     ctx->exception = POWERPC_EXCP_STOP;
 323 }
 324
 325 /* No need to update nip here, as execution flow will change */
 326 static always_inline void GEN_SYNC (DisasContext *ctx)
 327 {
 328     ctx->exception = POWERPC_EXCP_SYNC;
 329 }
 330
 331 #define GEN_HANDLER(name, opc1, opc2, opc3, inval, type)                      \
 332 static void gen_##name (DisasContext *ctx);                                   \
 333 GEN_OPCODE(name, opc1, opc2, opc3, inval, type);                              \
 334 static void gen_##name (DisasContext *ctx)
 335
 336 #define GEN_HANDLER2(name, onam, opc1, opc2, opc3, inval, type)               \
 337 static void gen_##name (DisasContext *ctx);                                   \
 338 GEN_OPCODE2(name, onam, opc1, opc2, opc3, inval, type);                       \
 339 static void gen_##name (DisasContext *ctx)
 340
 341 typedef struct opcode_t {
 342     unsigned char opc1, opc2, opc3;
 343 #if HOST_LONG_BITS == 64 /* Explicitly align to 64 bits */
 344     unsigned char pad[5];
 345 #else
 346     unsigned char pad[1];
 347 #endif
 348     opc_handler_t handler;
 349     const char *oname;
 350 } opcode_t;
 351
 352 /*****************************************************************************/
 353 /***                           Instruction decoding                        ***/
 354 #define EXTRACT_HELPER(name, shift, nb)                                       \
 355 static always_inline uint32_t name (uint32_t opcode)                          \
 356 {                                                                             \
 357     return (opcode >> (shift)) & ((1 << (nb)) - 1);                           \
 358 }
 359
 360 #define EXTRACT_SHELPER(name, shift, nb)                                      \
 361 static always_inline int32_t name (uint32_t opcode)                           \
 362 {                                                                             \
 363     return (int16_t)((opcode >> (shift)) & ((1 << (nb)) - 1));                \
 364 }
 365
 366 /* Opcode part 1 */
 367 EXTRACT_HELPER(opc1, 26, 6);
 368 /* Opcode part 2 */
 369 EXTRACT_HELPER(opc2, 1, 5);
 370 /* Opcode part 3 */
 371 EXTRACT_HELPER(opc3, 6, 5);
 372 /* Update Cr0 flags */
 373 EXTRACT_HELPER(Rc, 0, 1);
 374 /* Destination */
 375 EXTRACT_HELPER(rD, 21, 5);
 376 /* Source */
 377 EXTRACT_HELPER(rS, 21, 5);
 378 /* First operand */
 379 EXTRACT_HELPER(rA, 16, 5);
 380 /* Second operand */
 381 EXTRACT_HELPER(rB, 11, 5);
 382 /* Third operand */
 383 EXTRACT_HELPER(rC, 6, 5);
 384 /***                               Get CRn                                 ***/
 385 EXTRACT_HELPER(crfD, 23, 3);
 386 EXTRACT_HELPER(crfS, 18, 3);
 387 EXTRACT_HELPER(crbD, 21, 5);
 388 EXTRACT_HELPER(crbA, 16, 5);
 389 EXTRACT_HELPER(crbB, 11, 5);
 390 /* SPR / TBL */
 391 EXTRACT_HELPER(_SPR, 11, 10);
 392 static always_inline uint32_t SPR (uint32_t opcode)
 393 {
 394     uint32_t sprn = _SPR(opcode);
 395
 396     return ((sprn >> 5) & 0x1F) | ((sprn & 0x1F) << 5);
 397 }
 398 /***                              Get constants                            ***/
 399 EXTRACT_HELPER(IMM, 12, 8);
 400 /* 16 bits signed immediate value */
 401 EXTRACT_SHELPER(SIMM, 0, 16);
 402 /* 16 bits unsigned immediate value */
 403 EXTRACT_HELPER(UIMM, 0, 16);
 404 /* Bit count */
 405 EXTRACT_HELPER(NB, 11, 5);
 406 /* Shift count */
 407 EXTRACT_HELPER(SH, 11, 5);
 408 /* Mask start */
 409 EXTRACT_HELPER(MB, 6, 5);
 410 /* Mask end */
 411 EXTRACT_HELPER(ME, 1, 5);
 412 /* Trap operand */
 413 EXTRACT_HELPER(TO, 21, 5);
 414
 415 EXTRACT_HELPER(CRM, 12, 8);
 416 EXTRACT_HELPER(FM, 17, 8);
 417 EXTRACT_HELPER(SR, 16, 4);
 418 EXTRACT_HELPER(FPIMM, 12, 4);
 419
 420 /***                            Jump target decoding                       ***/
 421 /* Displacement */
 422 EXTRACT_SHELPER(d, 0, 16);
 423 /* Immediate address */
 424 static always_inline target_ulong LI (uint32_t opcode)
 425 {
 426     return (opcode >> 0) & 0x03FFFFFC;
 427 }
 428
 429 static always_inline uint32_t BD (uint32_t opcode)
 430 {
 431     return (opcode >> 0) & 0xFFFC;
 432 }
 433
 434 EXTRACT_HELPER(BO, 21, 5);
 435 EXTRACT_HELPER(BI, 16, 5);
 436 /* Absolute/relative address */
 437 EXTRACT_HELPER(AA, 1, 1);
 438 /* Link */
 439 EXTRACT_HELPER(LK, 0, 1);
 440
 441 /* Create a mask between <start> and <end> bits */
 442 static always_inline target_ulong MASK (uint32_t start, uint32_t end)
 443 {
 444     target_ulong ret;
 445
 446 #if defined(TARGET_PPC64)
 447     if (likely(start == 0)) {
 448         ret = UINT64_MAX << (63 - end);
 449     } else if (likely(end == 63)) {
 450         ret = UINT64_MAX >> start;
 451     }
 452 #else
 453     if (likely(start == 0)) {
 454         ret = UINT32_MAX << (31  - end);
 455     } else if (likely(end == 31)) {
 456         ret = UINT32_MAX >> start;
 457     }
 458 #endif
 459     else {
 460         ret = (((target_ulong)(-1ULL)) >> (start)) ^
 461             (((target_ulong)(-1ULL) >> (end)) >> 1);
 462         if (unlikely(start > end))
 463             return ~ret;
 464     }
 465
 466     return ret;
 467 }
 468
 469 /*****************************************************************************/
 470 /* PowerPC Instructions types definitions                                    */
 471 enum {
 472     PPC_NONE           = 0x0000000000000000ULL,
 473     /* PowerPC base instructions set                                         */
 474     PPC_INSNS_BASE     = 0x0000000000000001ULL,
 475     /*   integer operations instructions                                     */
 476 #define PPC_INTEGER PPC_INSNS_BASE
 477     /*   flow control instructions                                           */
 478 #define PPC_FLOW    PPC_INSNS_BASE
 479     /*   virtual memory instructions                                         */
 480 #define PPC_MEM     PPC_INSNS_BASE
 481     /*   ld/st with reservation instructions                                 */
 482 #define PPC_RES     PPC_INSNS_BASE
 483     /*   spr/msr access instructions                                         */
 484 #define PPC_MISC    PPC_INSNS_BASE
 485     /* Deprecated instruction sets                                           */
 486     /*   Original POWER instruction set                                      */
 487     PPC_POWER          = 0x0000000000000002ULL,
 488     /*   POWER2 instruction set extension                                    */
 489     PPC_POWER2         = 0x0000000000000004ULL,
 490     /*   Power RTC support                                                   */
 491     PPC_POWER_RTC      = 0x0000000000000008ULL,
 492     /*   Power-to-PowerPC bridge (601)                                       */
 493     PPC_POWER_BR       = 0x0000000000000010ULL,
 494     /* 64 bits PowerPC instruction set                                       */
 495     PPC_64B            = 0x0000000000000020ULL,
 496     /*   New 64 bits extensions (PowerPC 2.0x)                               */
 497     PPC_64BX           = 0x0000000000000040ULL,
 498     /*   64 bits hypervisor extensions                                       */
 499     PPC_64H            = 0x0000000000000080ULL,
 500     /*   New wait instruction (PowerPC 2.0x)                                 */
 501     PPC_WAIT           = 0x0000000000000100ULL,
 502     /*   Time base mftb instruction                                          */
 503     PPC_MFTB           = 0x0000000000000200ULL,
 504
 505     /* Fixed-point unit extensions                                           */
 506     /*   PowerPC 602 specific                                                */
 507     PPC_602_SPEC       = 0x0000000000000400ULL,
 508     /*   isel instruction                                                    */
 509     PPC_ISEL           = 0x0000000000000800ULL,
 510     /*   popcntb instruction                                                 */
 511     PPC_POPCNTB        = 0x0000000000001000ULL,
 512     /*   string load / store                                                 */
 513     PPC_STRING         = 0x0000000000002000ULL,
 514
 515     /* Floating-point unit extensions                                        */
 516     /*   Optional floating point instructions                                */
 517     PPC_FLOAT          = 0x0000000000010000ULL,
 518     /* New floating-point extensions (PowerPC 2.0x)                          */
 519     PPC_FLOAT_EXT      = 0x0000000000020000ULL,
 520     PPC_FLOAT_FSQRT    = 0x0000000000040000ULL,
 521     PPC_FLOAT_FRES     = 0x0000000000080000ULL,
 522     PPC_FLOAT_FRSQRTE  = 0x0000000000100000ULL,
 523     PPC_FLOAT_FRSQRTES = 0x0000000000200000ULL,
 524     PPC_FLOAT_FSEL     = 0x0000000000400000ULL,
 525     PPC_FLOAT_STFIWX   = 0x0000000000800000ULL,
 526
 527     /* Vector/SIMD extensions                                                */
 528     /*   Altivec support                                                     */
 529     PPC_ALTIVEC        = 0x0000000001000000ULL,
 530     /*   PowerPC 2.03 SPE extension                                          */
 531     PPC_SPE            = 0x0000000002000000ULL,
 532     /*   PowerPC 2.03 SPE floating-point extension                           */
 533     PPC_SPEFPU         = 0x0000000004000000ULL,
 534
 535     /* Optional memory control instructions                                  */
 536     PPC_MEM_TLBIA      = 0x0000000010000000ULL,
 537     PPC_MEM_TLBIE      = 0x0000000020000000ULL,
 538     PPC_MEM_TLBSYNC    = 0x0000000040000000ULL,
 539     /*   sync instruction                                                    */
 540     PPC_MEM_SYNC       = 0x0000000080000000ULL,
 541     /*   eieio instruction                                                   */
 542     PPC_MEM_EIEIO      = 0x0000000100000000ULL,
 543
 544     /* Cache control instructions                                            */
 545     PPC_CACHE          = 0x0000000200000000ULL,
 546     /*   icbi instruction                                                    */
 547     PPC_CACHE_ICBI     = 0x0000000400000000ULL,
 548     /*   dcbz instruction with fixed cache line size                         */
 549     PPC_CACHE_DCBZ     = 0x0000000800000000ULL,
 550     /*   dcbz instruction with tunable cache line size                       */
 551     PPC_CACHE_DCBZT    = 0x0000001000000000ULL,
 552     /*   dcba instruction                                                    */
 553     PPC_CACHE_DCBA     = 0x0000002000000000ULL,
 554     /*   Freescale cache locking instructions                                */
 555     PPC_CACHE_LOCK     = 0x0000004000000000ULL,
 556
 557     /* MMU related extensions                                                */
 558     /*   external control instructions                                       */
 559     PPC_EXTERN         = 0x0000010000000000ULL,
 560     /*   segment register access instructions                                */
 561     PPC_SEGMENT        = 0x0000020000000000ULL,
 562     /*   PowerPC 6xx TLB management instructions                             */
 563     PPC_6xx_TLB        = 0x0000040000000000ULL,
 564     /* PowerPC 74xx TLB management instructions                              */
 565     PPC_74xx_TLB       = 0x0000080000000000ULL,
 566     /*   PowerPC 40x TLB management instructions                             */
 567     PPC_40x_TLB        = 0x0000100000000000ULL,
 568     /*   segment register access instructions for PowerPC 64 "bridge"        */
 569     PPC_SEGMENT_64B    = 0x0000200000000000ULL,
 570     /*   SLB management                                                      */
 571     PPC_SLBI           = 0x0000400000000000ULL,
 572
 573     /* Embedded PowerPC dedicated instructions                               */
 574     PPC_WRTEE          = 0x0001000000000000ULL,
 575     /* PowerPC 40x exception model                                           */
 576     PPC_40x_EXCP       = 0x0002000000000000ULL,
 577     /* PowerPC 405 Mac instructions                                          */
 578     PPC_405_MAC        = 0x0004000000000000ULL,
 579     /* PowerPC 440 specific instructions                                     */
 580     PPC_440_SPEC       = 0x0008000000000000ULL,
 581     /* BookE (embedded) PowerPC specification                                */
 582     PPC_BOOKE          = 0x0010000000000000ULL,
 583     /* mfapidi instruction                                                   */
 584     PPC_MFAPIDI        = 0x0020000000000000ULL,
 585     /* tlbiva instruction                                                    */
 586     PPC_TLBIVA         = 0x0040000000000000ULL,
 587     /* tlbivax instruction                                                   */
 588     PPC_TLBIVAX        = 0x0080000000000000ULL,
 589     /* PowerPC 4xx dedicated instructions                                    */
 590     PPC_4xx_COMMON     = 0x0100000000000000ULL,
 591     /* PowerPC 40x ibct instructions                                         */
 592     PPC_40x_ICBT       = 0x0200000000000000ULL,
 593     /* rfmci is not implemented in all BookE PowerPC                         */
 594     PPC_RFMCI          = 0x0400000000000000ULL,
 595     /* rfdi instruction                                                      */
 596     PPC_RFDI           = 0x0800000000000000ULL,
 597     /* DCR accesses                                                          */
 598     PPC_DCR            = 0x1000000000000000ULL,
 599     /* DCR extended accesse                                                  */
 600     PPC_DCRX           = 0x2000000000000000ULL,
 601     /* user-mode DCR access, implemented in PowerPC 460                      */
 602     PPC_DCRUX          = 0x4000000000000000ULL,
 603 };
 604
 605 /*****************************************************************************/
 606 /* PowerPC instructions table                                                */
 607 #if HOST_LONG_BITS == 64
 608 #define OPC_ALIGN 8
 609 #else
 610 #define OPC_ALIGN 4
 611 #endif
 612 #if defined(__APPLE__)
 613 #define OPCODES_SECTION                                                       \
 614     __attribute__ ((section("__TEXT,__opcodes"), unused, aligned (OPC_ALIGN) ))
 615 #else
 616 #define OPCODES_SECTION                                                       \
 617     __attribute__ ((section(".opcodes"), unused, aligned (OPC_ALIGN) ))
 618 #endif
 619
 620 #if defined(DO_PPC_STATISTICS)
 621 #define GEN_OPCODE(name, op1, op2, op3, invl, _typ)                           \
 622 OPCODES_SECTION opcode_t opc_##name = {                                       \
 623     .opc1 = op1,                                                              \
 624     .opc2 = op2,                                                              \
 625     .opc3 = op3,                                                              \
 626     .pad  = { 0, },                                                           \
 627     .handler = {                                                              \
 628         .inval   = invl,                                                      \
 629         .type = _typ,                                                         \
 630         .handler = &gen_##name,                                               \
 631         .oname = stringify(name),                                             \
 632     },                                                                        \
 633     .oname = stringify(name),                                                 \
 634 }
 635 #define GEN_OPCODE2(name, onam, op1, op2, op3, invl, _typ)                    \
 636 OPCODES_SECTION opcode_t opc_##name = {                                       \
 637     .opc1 = op1,                                                              \
 638     .opc2 = op2,                                                              \
 639     .opc3 = op3,                                                              \
 640     .pad  = { 0, },                                                           \
 641     .handler = {                                                              \
 642         .inval   = invl,                                                      \
 643         .type = _typ,                                                         \
 644         .handler = &gen_##name,                                               \
 645         .oname = onam,                                                        \
 646     },                                                                        \
 647     .oname = onam,                                                            \
 648 }
 649 #else
 650 #define GEN_OPCODE(name, op1, op2, op3, invl, _typ)                           \
 651 OPCODES_SECTION opcode_t opc_##name = {                                       \
 652     .opc1 = op1,                                                              \
 653     .opc2 = op2,                                                              \
 654     .opc3 = op3,                                                              \
 655     .pad  = { 0, },                                                           \
 656     .handler = {                                                              \
 657         .inval   = invl,                                                      \
 658         .type = _typ,                                                         \
 659         .handler = &gen_##name,                                               \
 660     },                                                                        \
 661     .oname = stringify(name),                                                 \
 662 }
 663 #define GEN_OPCODE2(name, onam, op1, op2, op3, invl, _typ)                    \
 664 OPCODES_SECTION opcode_t opc_##name = {                                       \
 665     .opc1 = op1,                                                              \
 666     .opc2 = op2,                                                              \
 667     .opc3 = op3,                                                              \
 668     .pad  = { 0, },                                                           \
 669     .handler = {                                                              \
 670         .inval   = invl,                                                      \
 671         .type = _typ,                                                         \
 672         .handler = &gen_##name,                                               \
 673     },                                                                        \
 674     .oname = onam,                                                            \
 675 }
 676 #endif
 677
 678 #define GEN_OPCODE_MARK(name)                                                 \
 679 OPCODES_SECTION opcode_t opc_##name = {                                       \
 680     .opc1 = 0xFF,                                                             \
 681     .opc2 = 0xFF,                                                             \
 682     .opc3 = 0xFF,                                                             \
 683     .pad  = { 0, },                                                           \
 684     .handler = {                                                              \
 685         .inval   = 0x00000000,                                                \
 686         .type = 0x00,                                                         \
 687         .handler = NULL,                                                      \
 688     },                                                                        \
 689     .oname = stringify(name),                                                 \
 690 }
 691
 692 /* Start opcode list */
 693 GEN_OPCODE_MARK(start);
 694
 695 /* Invalid instruction */
 696 GEN_HANDLER(invalid, 0x00, 0x00, 0x00, 0xFFFFFFFF, PPC_NONE)
 697 {
 698     GEN_EXCP_INVAL(ctx);
 699 }
 700
 701 static opc_handler_t invalid_handler = {
 702     .inval   = 0xFFFFFFFF,
 703     .type    = PPC_NONE,
 704     .handler = gen_invalid,
 705 };
 706
 707 /***                           Integer arithmetic                          ***/
 708 #define __GEN_INT_ARITH2(name, opc1, opc2, opc3, inval, type)                 \
 709 GEN_HANDLER(name, opc1, opc2, opc3, inval, type)                              \
 710 {                                                                             \
 711     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);                       \
 712     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);                       \
 713     gen_op_##name();                                                          \
 714     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);                       \
 715     if (unlikely(Rc(ctx->opcode) != 0))                                       \
 716         gen_set_Rc0(ctx);                                                     \
 717 }
 718
 719 #define __GEN_INT_ARITH2_O(name, opc1, opc2, opc3, inval, type)               \
 720 GEN_HANDLER(name, opc1, opc2, opc3, inval, type)                              \
 721 {                                                                             \
 722     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);                       \
 723     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);                       \
 724     gen_op_##name();                                                          \
 725     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);                       \
 726     if (unlikely(Rc(ctx->opcode) != 0))                                       \
 727         gen_set_Rc0(ctx);                                                     \
 728 }
 729
 730 #define __GEN_INT_ARITH1(name, opc1, opc2, opc3, type)                        \
 731 GEN_HANDLER(name, opc1, opc2, opc3, 0x0000F800, type)                         \
 732 {                                                                             \
 733     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);                       \
 734     gen_op_##name();                                                          \
 735     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);                       \
 736     if (unlikely(Rc(ctx->opcode) != 0))                                       \
 737         gen_set_Rc0(ctx);                                                     \
 738 }
 739 #define __GEN_INT_ARITH1_O(name, opc1, opc2, opc3, type)                      \
 740 GEN_HANDLER(name, opc1, opc2, opc3, 0x0000F800, type)                         \
 741 {                                                                             \
 742     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);                       \
 743     gen_op_##name();                                                          \
 744     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);                       \
 745     if (unlikely(Rc(ctx->opcode) != 0))                                       \
 746         gen_set_Rc0(ctx);                                                     \
 747 }
 748
 749 /* Two operands arithmetic functions */
 750 #define GEN_INT_ARITH2(name, opc1, opc2, opc3, type)                          \
 751 __GEN_INT_ARITH2(name, opc1, opc2, opc3, 0x00000000, type)                    \
 752 __GEN_INT_ARITH2_O(name##o, opc1, opc2, opc3 | 0x10, 0x00000000, type)
 753
 754 /* Two operands arithmetic functions with no overflow allowed */
 755 #define GEN_INT_ARITHN(name, opc1, opc2, opc3, type)                          \
 756 __GEN_INT_ARITH2(name, opc1, opc2, opc3, 0x00000400, type)
 757
 758 /* One operand arithmetic functions */
 759 #define GEN_INT_ARITH1(name, opc1, opc2, opc3, type)                          \
 760 __GEN_INT_ARITH1(name, opc1, opc2, opc3, type)                                \
 761 __GEN_INT_ARITH1_O(name##o, opc1, opc2, opc3 | 0x10, type)
 762
 763 #if defined(TARGET_PPC64)
 764 #define __GEN_INT_ARITH2_64(name, opc1, opc2, opc3, inval, type)              \
 765 GEN_HANDLER(name, opc1, opc2, opc3, inval, type)                              \
 766 {                                                                             \
 767     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);                       \
 768     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);                       \
 769     if (ctx->sf_mode)                                                         \
 770         gen_op_##name##_64();                                                 \
 771     else                                                                      \
 772         gen_op_##name();                                                      \
 773     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);                       \
 774     if (unlikely(Rc(ctx->opcode) != 0))                                       \
 775         gen_set_Rc0(ctx);                                                     \
 776 }
 777
 778 #define __GEN_INT_ARITH2_O_64(name, opc1, opc2, opc3, inval, type)            \
 779 GEN_HANDLER(name, opc1, opc2, opc3, inval, type)                              \
 780 {                                                                             \
 781     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);                       \
 782     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);                       \
 783     if (ctx->sf_mode)                                                         \
 784         gen_op_##name##_64();                                                 \
 785     else                                                                      \
 786         gen_op_##name();                                                      \
 787     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);                       \
 788     if (unlikely(Rc(ctx->opcode) != 0))                                       \
 789         gen_set_Rc0(ctx);                                                     \
 790 }
 791
 792 #define __GEN_INT_ARITH1_64(name, opc1, opc2, opc3, type)                     \
 793 GEN_HANDLER(name, opc1, opc2, opc3, 0x0000F800, type)                         \
 794 {                                                                             \
 795     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);                       \
 796     if (ctx->sf_mode)                                                         \
 797         gen_op_##name##_64();                                                 \
 798     else                                                                      \
 799         gen_op_##name();                                                      \
 800     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);                       \
 801     if (unlikely(Rc(ctx->opcode) != 0))                                       \
 802         gen_set_Rc0(ctx);                                                     \
 803 }
 804 #define __GEN_INT_ARITH1_O_64(name, opc1, opc2, opc3, type)                   \
 805 GEN_HANDLER(name, opc1, opc2, opc3, 0x0000F800, type)                         \
 806 {                                                                             \
 807     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);                       \
 808     if (ctx->sf_mode)                                                         \
 809         gen_op_##name##_64();                                                 \
 810     else                                                                      \
 811         gen_op_##name();                                                      \
 812     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);                       \
 813     if (unlikely(Rc(ctx->opcode) != 0))                                       \
 814         gen_set_Rc0(ctx);                                                     \
 815 }
 816
 817 /* Two operands arithmetic functions */
 818 #define GEN_INT_ARITH2_64(name, opc1, opc2, opc3, type)                       \
 819 __GEN_INT_ARITH2_64(name, opc1, opc2, opc3, 0x00000000, type)                 \
 820 __GEN_INT_ARITH2_O_64(name##o, opc1, opc2, opc3 | 0x10, 0x00000000, type)
 821
 822 /* Two operands arithmetic functions with no overflow allowed */
 823 #define GEN_INT_ARITHN_64(name, opc1, opc2, opc3, type)                       \
 824 __GEN_INT_ARITH2_64(name, opc1, opc2, opc3, 0x00000400, type)
 825
 826 /* One operand arithmetic functions */
 827 #define GEN_INT_ARITH1_64(name, opc1, opc2, opc3, type)                       \
 828 __GEN_INT_ARITH1_64(name, opc1, opc2, opc3, type)                             \
 829 __GEN_INT_ARITH1_O_64(name##o, opc1, opc2, opc3 | 0x10, type)
 830 #else
 831 #define GEN_INT_ARITH2_64 GEN_INT_ARITH2
 832 #define GEN_INT_ARITHN_64 GEN_INT_ARITHN
 833 #define GEN_INT_ARITH1_64 GEN_INT_ARITH1
 834 #endif
 835
 836 /* add    add.    addo    addo.    */
 837 static always_inline void gen_op_add (void)
 838 {
 839     tcg_gen_add_tl(cpu_T[0], cpu_T[0], cpu_T[1]);
 840 }
 841 static always_inline void gen_op_addo (void)
 842 {
 843     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 844     tcg_gen_add_tl(cpu_T[0], cpu_T[0], cpu_T[1]);
 845     gen_op_check_addo();
 846 }
 847 #if defined(TARGET_PPC64)
 848 #define gen_op_add_64 gen_op_add
 849 static always_inline void gen_op_addo_64 (void)
 850 {
 851     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 852     tcg_gen_add_tl(cpu_T[0], cpu_T[0], cpu_T[1]);
 853     gen_op_check_addo_64();
 854 }
 855 #endif
 856 GEN_INT_ARITH2_64 (add,    0x1F, 0x0A, 0x08, PPC_INTEGER);
 857 /* addc   addc.   addco   addco.   */
 858 static always_inline void gen_op_addc (void)
 859 {
 860     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 861     tcg_gen_add_tl(cpu_T[0], cpu_T[0], cpu_T[1]);
 862     gen_op_check_addc();
 863 }
 864 static always_inline void gen_op_addco (void)
 865 {
 866     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 867     tcg_gen_add_tl(cpu_T[0], cpu_T[0], cpu_T[1]);
 868     gen_op_check_addc();
 869     gen_op_check_addo();
 870 }
 871 #if defined(TARGET_PPC64)
 872 static always_inline void gen_op_addc_64 (void)
 873 {
 874     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 875     tcg_gen_add_tl(cpu_T[0], cpu_T[0], cpu_T[1]);
 876     gen_op_check_addc_64();
 877 }
 878 static always_inline void gen_op_addco_64 (void)
 879 {
 880     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 881     tcg_gen_add_tl(cpu_T[0], cpu_T[0], cpu_T[1]);
 882     gen_op_check_addc_64();
 883     gen_op_check_addo_64();
 884 }
 885 #endif
 886 GEN_INT_ARITH2_64 (addc,   0x1F, 0x0A, 0x00, PPC_INTEGER);
 887 /* adde   adde.   addeo   addeo.   */
 888 static always_inline void gen_op_addeo (void)
 889 {
 890     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 891     gen_op_adde();
 892     gen_op_check_addo();
 893 }
 894 #if defined(TARGET_PPC64)
 895 static always_inline void gen_op_addeo_64 (void)
 896 {
 897     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 898     gen_op_adde_64();
 899     gen_op_check_addo_64();
 900 }
 901 #endif
 902 GEN_INT_ARITH2_64 (adde,   0x1F, 0x0A, 0x04, PPC_INTEGER);
 903 /* addme  addme.  addmeo  addmeo.  */
 904 static always_inline void gen_op_addme (void)
 905 {
 906     tcg_gen_mov_tl(cpu_T[1], cpu_T[0]);
 907     gen_op_add_me();
 908 }
 909 #if defined(TARGET_PPC64)
 910 static always_inline void gen_op_addme_64 (void)
 911 {
 912     tcg_gen_mov_tl(cpu_T[1], cpu_T[0]);
 913     gen_op_add_me_64();
 914 }
 915 #endif
 916 GEN_INT_ARITH1_64 (addme,  0x1F, 0x0A, 0x07, PPC_INTEGER);
 917 /* addze  addze.  addzeo  addzeo.  */
 918 static always_inline void gen_op_addze (void)
 919 {
 920     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 921     gen_op_add_ze();
 922     gen_op_check_addc();
 923 }
 924 static always_inline void gen_op_addzeo (void)
 925 {
 926     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 927     gen_op_add_ze();
 928     gen_op_check_addc();
 929     gen_op_check_addo();
 930 }
 931 #if defined(TARGET_PPC64)
 932 static always_inline void gen_op_addze_64 (void)
 933 {
 934     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 935     gen_op_add_ze();
 936     gen_op_check_addc_64();
 937 }
 938 static always_inline void gen_op_addzeo_64 (void)
 939 {
 940     tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
 941     gen_op_add_ze();
 942     gen_op_check_addc_64();
 943     gen_op_check_addo_64();
 944 }
 945 #endif
 946 GEN_INT_ARITH1_64 (addze,  0x1F, 0x0A, 0x06, PPC_INTEGER);
 947 /* divw   divw.   divwo   divwo.   */
 948 GEN_INT_ARITH2 (divw,   0x1F, 0x0B, 0x0F, PPC_INTEGER);
 949 /* divwu  divwu.  divwuo  divwuo.  */
 950 GEN_INT_ARITH2 (divwu,  0x1F, 0x0B, 0x0E, PPC_INTEGER);
 951 /* mulhw  mulhw.                   */
 952 GEN_INT_ARITHN (mulhw,  0x1F, 0x0B, 0x02, PPC_INTEGER);
 953 /* mulhwu mulhwu.                  */
 954 GEN_INT_ARITHN (mulhwu, 0x1F, 0x0B, 0x00, PPC_INTEGER);
 955 /* mullw  mullw.  mullwo  mullwo.  */
 956 GEN_INT_ARITH2 (mullw,  0x1F, 0x0B, 0x07, PPC_INTEGER);
 957 /* neg    neg.    nego    nego.    */
 958 GEN_INT_ARITH1_64 (neg,    0x1F, 0x08, 0x03, PPC_INTEGER);
 959 /* subf   subf.   subfo   subfo.   */
 960 static always_inline void gen_op_subf (void)
 961 {
 962     tcg_gen_sub_tl(cpu_T[0], cpu_T[1], cpu_T[0]);
 963 }
 964 static always_inline void gen_op_subfo (void)
 965 {
 966     tcg_gen_not_tl(cpu_T[2], cpu_T[0]);
 967     tcg_gen_sub_tl(cpu_T[0], cpu_T[1], cpu_T[0]);
 968     gen_op_check_addo();
 969 }
 970 #if defined(TARGET_PPC64)
 971 #define gen_op_subf_64 gen_op_subf
 972 static always_inline void gen_op_subfo_64 (void)
 973 {
 974     tcg_gen_not_i64(cpu_T[2], cpu_T[0]);
 975     tcg_gen_sub_tl(cpu_T[0], cpu_T[1], cpu_T[0]);
 976     gen_op_check_addo_64();
 977 }
 978 #endif
 979 GEN_INT_ARITH2_64 (subf,   0x1F, 0x08, 0x01, PPC_INTEGER);
 980 /* subfc  subfc.  subfco  subfco.  */
 981 static always_inline void gen_op_subfc (void)
 982 {
 983     tcg_gen_sub_tl(cpu_T[0], cpu_T[1], cpu_T[0]);
 984     gen_op_check_subfc();
 985 }
 986 static always_inline void gen_op_subfco (void)
 987 {
 988     tcg_gen_not_tl(cpu_T[2], cpu_T[0]);
 989     tcg_gen_sub_tl(cpu_T[0], cpu_T[1], cpu_T[0]);
 990     gen_op_check_subfc();
 991     gen_op_check_addo();
 992 }
 993 #if defined(TARGET_PPC64)
 994 static always_inline void gen_op_subfc_64 (void)
 995 {
 996     tcg_gen_sub_tl(cpu_T[0], cpu_T[1], cpu_T[0]);
 997     gen_op_check_subfc_64();
 998 }
 999 static always_inline void gen_op_subfco_64 (void)
1000 {
1001     tcg_gen_not_i64(cpu_T[2], cpu_T[0]);
1002     tcg_gen_sub_tl(cpu_T[0], cpu_T[1], cpu_T[0]);
1003     gen_op_check_subfc_64();
1004     gen_op_check_addo_64();
1005 }
1006 #endif
1007 GEN_INT_ARITH2_64 (subfc,  0x1F, 0x08, 0x00, PPC_INTEGER);
1008 /* subfe  subfe.  subfeo  subfeo.  */
1009 static always_inline void gen_op_subfeo (void)
1010 {
1011     tcg_gen_not_tl(cpu_T[2], cpu_T[0]);
1012     gen_op_subfe();
1013     gen_op_check_addo();
1014 }
1015 #if defined(TARGET_PPC64)
1016 #define gen_op_subfe_64 gen_op_subfe
1017 static always_inline void gen_op_subfeo_64 (void)
1018 {
1019     tcg_gen_not_i64(cpu_T[2], cpu_T[0]);
1020     gen_op_subfe_64();
1021     gen_op_check_addo_64();
1022 }
1023 #endif
1024 GEN_INT_ARITH2_64 (subfe,  0x1F, 0x08, 0x04, PPC_INTEGER);
1025 /* subfme subfme. subfmeo subfmeo. */
1026 GEN_INT_ARITH1_64 (subfme, 0x1F, 0x08, 0x07, PPC_INTEGER);
1027 /* subfze subfze. subfzeo subfzeo. */
1028 GEN_INT_ARITH1_64 (subfze, 0x1F, 0x08, 0x06, PPC_INTEGER);
1029 /* addi */
1030 GEN_HANDLER(addi, 0x0E, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1031 {
1032     target_long simm = SIMM(ctx->opcode);
1033
1034     if (rA(ctx->opcode) == 0) {
1035         /* li case */
1036         tcg_gen_movi_tl(cpu_T[0], simm);
1037     } else {
1038         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
1039         if (likely(simm != 0))
1040             tcg_gen_addi_tl(cpu_T[0], cpu_T[0], simm);
1041     }
1042     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
1043 }
1044 /* addic */
1045 GEN_HANDLER(addic, 0x0C, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1046 {
1047     target_long simm = SIMM(ctx->opcode);
1048
1049     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
1050     if (likely(simm != 0)) {
1051         tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
1052         tcg_gen_addi_tl(cpu_T[0], cpu_T[0], simm);
1053 #if defined(TARGET_PPC64)
1054         if (ctx->sf_mode)
1055             gen_op_check_addc_64();
1056         else
1057 #endif
1058             gen_op_check_addc();
1059     } else {
1060         gen_op_clear_xer_ca();
1061     }
1062     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
1063 }
1064 /* addic. */
1065 GEN_HANDLER2(addic_, "addic.", 0x0D, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1066 {
1067     target_long simm = SIMM(ctx->opcode);
1068
1069     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
1070     if (likely(simm != 0)) {
1071         tcg_gen_mov_tl(cpu_T[2], cpu_T[0]);
1072         tcg_gen_addi_tl(cpu_T[0], cpu_T[0], simm);
1073 #if defined(TARGET_PPC64)
1074         if (ctx->sf_mode)
1075             gen_op_check_addc_64();
1076         else
1077 #endif
1078             gen_op_check_addc();
1079     } else {
1080         gen_op_clear_xer_ca();
1081     }
1082     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
1083     gen_set_Rc0(ctx);
1084 }
1085 /* addis */
1086 GEN_HANDLER(addis, 0x0F, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1087 {
1088     target_long simm = SIMM(ctx->opcode);
1089
1090     if (rA(ctx->opcode) == 0) {
1091         /* lis case */
1092         tcg_gen_movi_tl(cpu_T[0], simm << 16);
1093     } else {
1094         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
1095         if (likely(simm != 0))
1096             tcg_gen_addi_tl(cpu_T[0], cpu_T[0], simm << 16);
1097     }
1098     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
1099 }
1100 /* mulli */
1101 GEN_HANDLER(mulli, 0x07, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1102 {
1103     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
1104     gen_op_mulli(SIMM(ctx->opcode));
1105     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
1106 }
1107 /* subfic */
1108 GEN_HANDLER(subfic, 0x08, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1109 {
1110     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
1111 #if defined(TARGET_PPC64)
1112     if (ctx->sf_mode)
1113         gen_op_subfic_64(SIMM(ctx->opcode));
1114     else
1115 #endif
1116         gen_op_subfic(SIMM(ctx->opcode));
1117     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
1118 }
1119
1120 #if defined(TARGET_PPC64)
1121 /* mulhd  mulhd.                   */
1122 GEN_INT_ARITHN (mulhd,  0x1F, 0x09, 0x02, PPC_64B);
1123 /* mulhdu mulhdu.                  */
1124 GEN_INT_ARITHN (mulhdu, 0x1F, 0x09, 0x00, PPC_64B);
1125 /* mulld  mulld.  mulldo  mulldo.  */
1126 GEN_INT_ARITH2 (mulld,  0x1F, 0x09, 0x07, PPC_64B);
1127 /* divd   divd.   divdo   divdo.   */
1128 GEN_INT_ARITH2 (divd,   0x1F, 0x09, 0x0F, PPC_64B);
1129 /* divdu  divdu.  divduo  divduo.  */
1130 GEN_INT_ARITH2 (divdu,  0x1F, 0x09, 0x0E, PPC_64B);
1131 #endif
1132
1133 /***                           Integer comparison                          ***/
1134 #if defined(TARGET_PPC64)
1135 #define GEN_CMP(name, opc, type)                                              \
1136 GEN_HANDLER(name, 0x1F, 0x00, opc, 0x00400000, type)                          \
1137 {                                                                             \
1138     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);                       \
1139     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);                       \
1140     if (ctx->sf_mode && (ctx->opcode & 0x00200000))                           \
1141         gen_op_##name##_64();                                                 \
1142     else                                                                      \
1143         gen_op_##name();                                                      \
1144     tcg_gen_andi_i32(cpu_crf[crfD(ctx->opcode)], cpu_T[0], 0xf);              \
1145 }
1146 #else
1147 #define GEN_CMP(name, opc, type)                                              \
1148 GEN_HANDLER(name, 0x1F, 0x00, opc, 0x00400000, type)                          \
1149 {                                                                             \
1150     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);                       \
1151     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);                       \
1152     gen_op_##name();                                                          \
1153     tcg_gen_andi_i32(cpu_crf[crfD(ctx->opcode)], cpu_T[0], 0xf);              \
1154 }
1155 #endif
1156
1157 /* cmp */
1158 GEN_CMP(cmp, 0x00, PPC_INTEGER);
1159 /* cmpi */
1160 GEN_HANDLER(cmpi, 0x0B, 0xFF, 0xFF, 0x00400000, PPC_INTEGER)
1161 {
1162     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
1163 #if defined(TARGET_PPC64)
1164     if (ctx->sf_mode && (ctx->opcode & 0x00200000))
1165         gen_op_cmpi_64(SIMM(ctx->opcode));
1166     else
1167 #endif
1168         gen_op_cmpi(SIMM(ctx->opcode));
1169     tcg_gen_andi_i32(cpu_crf[crfD(ctx->opcode)], cpu_T[0], 0xf);
1170 }
1171 /* cmpl */
1172 GEN_CMP(cmpl, 0x01, PPC_INTEGER);
1173 /* cmpli */
1174 GEN_HANDLER(cmpli, 0x0A, 0xFF, 0xFF, 0x00400000, PPC_INTEGER)
1175 {
1176     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
1177 #if defined(TARGET_PPC64)
1178     if (ctx->sf_mode && (ctx->opcode & 0x00200000))
1179         gen_op_cmpli_64(UIMM(ctx->opcode));
1180     else
1181 #endif
1182         gen_op_cmpli(UIMM(ctx->opcode));
1183     tcg_gen_andi_i32(cpu_crf[crfD(ctx->opcode)], cpu_T[0], 0xf);
1184 }
1185
1186 /* isel (PowerPC 2.03 specification) */
1187 GEN_HANDLER(isel, 0x1F, 0x0F, 0xFF, 0x00000001, PPC_ISEL)
1188 {
1189     uint32_t bi = rC(ctx->opcode);
1190     uint32_t mask;
1191
1192     if (rA(ctx->opcode) == 0) {
1193         tcg_gen_movi_tl(cpu_T[0], 0);
1194     } else {
1195         tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rA(ctx->opcode)]);
1196     }
1197     tcg_gen_mov_tl(cpu_T[2], cpu_gpr[rB(ctx->opcode)]);
1198     mask = 1 << (3 - (bi & 0x03));
1199     tcg_gen_mov_i32(cpu_T[0], cpu_crf[bi >> 2]);
1200     gen_op_test_true(mask);
1201     gen_op_isel();
1202     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
1203 }
1204
1205 /***                            Integer logical                            ***/
1206 #define __GEN_LOGICAL2(name, opc2, opc3, type)                                \
1207 GEN_HANDLER(name, 0x1F, opc2, opc3, 0x00000000, type)                         \
1208 {                                                                             \
1209     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);                       \
1210     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);                       \
1211     gen_op_##name();                                                          \
1212     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);                       \
1213     if (unlikely(Rc(ctx->opcode) != 0))                                       \
1214         gen_set_Rc0(ctx);                                                     \
1215 }
1216 #define GEN_LOGICAL2(name, opc, type)                                         \
1217 __GEN_LOGICAL2(name, 0x1C, opc, type)
1218
1219 #define GEN_LOGICAL1(name, opc, type)                                         \
1220 GEN_HANDLER(name, 0x1F, 0x1A, opc, 0x00000000, type)                          \
1221 {                                                                             \
1222     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);                       \
1223     gen_op_##name();                                                          \
1224     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);                       \
1225     if (unlikely(Rc(ctx->opcode) != 0))                                       \
1226         gen_set_Rc0(ctx);                                                     \
1227 }
1228
1229 /* and & and. */
1230 GEN_LOGICAL2(and, 0x00, PPC_INTEGER);
1231 /* andc & andc. */
1232 GEN_LOGICAL2(andc, 0x01, PPC_INTEGER);
1233 /* andi. */
1234 GEN_HANDLER2(andi_, "andi.", 0x1C, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1235 {
1236     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1237     tcg_gen_andi_tl(cpu_T[0], cpu_T[0], UIMM(ctx->opcode));
1238     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1239     gen_set_Rc0(ctx);
1240 }
1241 /* andis. */
1242 GEN_HANDLER2(andis_, "andis.", 0x1D, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1243 {
1244     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1245     tcg_gen_andi_tl(cpu_T[0], cpu_T[0], UIMM(ctx->opcode) << 16);
1246     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1247     gen_set_Rc0(ctx);
1248 }
1249
1250 /* cntlzw */
1251 GEN_LOGICAL1(cntlzw, 0x00, PPC_INTEGER);
1252 /* eqv & eqv. */
1253 GEN_LOGICAL2(eqv, 0x08, PPC_INTEGER);
1254 /* extsb & extsb. */
1255 GEN_LOGICAL1(extsb, 0x1D, PPC_INTEGER);
1256 /* extsh & extsh. */
1257 GEN_LOGICAL1(extsh, 0x1C, PPC_INTEGER);
1258 /* nand & nand. */
1259 GEN_LOGICAL2(nand, 0x0E, PPC_INTEGER);
1260 /* nor & nor. */
1261 GEN_LOGICAL2(nor, 0x03, PPC_INTEGER);
1262
1263 /* or & or. */
1264 GEN_HANDLER(or, 0x1F, 0x1C, 0x0D, 0x00000000, PPC_INTEGER)
1265 {
1266     int rs, ra, rb;
1267
1268     rs = rS(ctx->opcode);
1269     ra = rA(ctx->opcode);
1270     rb = rB(ctx->opcode);
1271     /* Optimisation for mr. ri case */
1272     if (rs != ra || rs != rb) {
1273         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rs]);
1274         if (rs != rb) {
1275             tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rb]);
1276             gen_op_or();
1277         }
1278         tcg_gen_mov_tl(cpu_gpr[ra], cpu_T[0]);
1279         if (unlikely(Rc(ctx->opcode) != 0))
1280             gen_set_Rc0(ctx);
1281     } else if (unlikely(Rc(ctx->opcode) != 0)) {
1282         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rs]);
1283         gen_set_Rc0(ctx);
1284 #if defined(TARGET_PPC64)
1285     } else {
1286         switch (rs) {
1287         case 1:
1288             /* Set process priority to low */
1289             gen_op_store_pri(2);
1290             break;
1291         case 6:
1292             /* Set process priority to medium-low */
1293             gen_op_store_pri(3);
1294             break;
1295         case 2:
1296             /* Set process priority to normal */
1297             gen_op_store_pri(4);
1298             break;
1299 #if !defined(CONFIG_USER_ONLY)
1300         case 31:
1301             if (ctx->supervisor > 0) {
1302                 /* Set process priority to very low */
1303                 gen_op_store_pri(1);
1304             }
1305             break;
1306         case 5:
1307             if (ctx->supervisor > 0) {
1308                 /* Set process priority to medium-hight */
1309                 gen_op_store_pri(5);
1310             }
1311             break;
1312         case 3:
1313             if (ctx->supervisor > 0) {
1314                 /* Set process priority to high */
1315                 gen_op_store_pri(6);
1316             }
1317             break;
1318         case 7:
1319             if (ctx->supervisor > 1) {
1320                 /* Set process priority to very high */
1321                 gen_op_store_pri(7);
1322             }
1323             break;
1324 #endif
1325         default:
1326             /* nop */
1327             break;
1328         }
1329 #endif
1330     }
1331 }
1332
1333 /* orc & orc. */
1334 GEN_LOGICAL2(orc, 0x0C, PPC_INTEGER);
1335 /* xor & xor. */
1336 GEN_HANDLER(xor, 0x1F, 0x1C, 0x09, 0x00000000, PPC_INTEGER)
1337 {
1338     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1339     /* Optimisation for "set to zero" case */
1340     if (rS(ctx->opcode) != rB(ctx->opcode)) {
1341         tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
1342         gen_op_xor();
1343     } else {
1344         tcg_gen_movi_tl(cpu_T[0], 0);
1345     }
1346     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1347     if (unlikely(Rc(ctx->opcode) != 0))
1348         gen_set_Rc0(ctx);
1349 }
1350 /* ori */
1351 GEN_HANDLER(ori, 0x18, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1352 {
1353     target_ulong uimm = UIMM(ctx->opcode);
1354
1355     if (rS(ctx->opcode) == rA(ctx->opcode) && uimm == 0) {
1356         /* NOP */
1357         /* XXX: should handle special NOPs for POWER series */
1358         return;
1359     }
1360     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1361     if (likely(uimm != 0))
1362         gen_op_ori(uimm);
1363     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1364 }
1365 /* oris */
1366 GEN_HANDLER(oris, 0x19, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1367 {
1368     target_ulong uimm = UIMM(ctx->opcode);
1369
1370     if (rS(ctx->opcode) == rA(ctx->opcode) && uimm == 0) {
1371         /* NOP */
1372         return;
1373     }
1374     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1375     if (likely(uimm != 0))
1376         gen_op_ori(uimm << 16);
1377     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1378 }
1379 /* xori */
1380 GEN_HANDLER(xori, 0x1A, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1381 {
1382     target_ulong uimm = UIMM(ctx->opcode);
1383
1384     if (rS(ctx->opcode) == rA(ctx->opcode) && uimm == 0) {
1385         /* NOP */
1386         return;
1387     }
1388     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1389     if (likely(uimm != 0))
1390         gen_op_xori(uimm);
1391     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1392 }
1393
1394 /* xoris */
1395 GEN_HANDLER(xoris, 0x1B, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1396 {
1397     target_ulong uimm = UIMM(ctx->opcode);
1398
1399     if (rS(ctx->opcode) == rA(ctx->opcode) && uimm == 0) {
1400         /* NOP */
1401         return;
1402     }
1403     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1404     if (likely(uimm != 0))
1405         gen_op_xori(uimm << 16);
1406     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1407 }
1408
1409 /* popcntb : PowerPC 2.03 specification */
1410 GEN_HANDLER(popcntb, 0x1F, 0x03, 0x03, 0x0000F801, PPC_POPCNTB)
1411 {
1412     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1413 #if defined(TARGET_PPC64)
1414     if (ctx->sf_mode)
1415         gen_op_popcntb_64();
1416     else
1417 #endif
1418         gen_op_popcntb();
1419     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1420 }
1421
1422 #if defined(TARGET_PPC64)
1423 /* extsw & extsw. */
1424 GEN_LOGICAL1(extsw, 0x1E, PPC_64B);
1425 /* cntlzd */
1426 GEN_LOGICAL1(cntlzd, 0x01, PPC_64B);
1427 #endif
1428
1429 /***                             Integer rotate                            ***/
1430 /* rlwimi & rlwimi. */
1431 GEN_HANDLER(rlwimi, 0x14, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1432 {
1433     target_ulong mask;
1434     uint32_t mb, me, sh;
1435
1436     mb = MB(ctx->opcode);
1437     me = ME(ctx->opcode);
1438     sh = SH(ctx->opcode);
1439     if (likely(sh == 0)) {
1440         if (likely(mb == 0 && me == 31)) {
1441             tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1442             goto do_store;
1443         } else if (likely(mb == 31 && me == 0)) {
1444             tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
1445             goto do_store;
1446         }
1447         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1448         tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rA(ctx->opcode)]);
1449         goto do_mask;
1450     }
1451     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1452     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rA(ctx->opcode)]);
1453     gen_op_rotli32_T0(SH(ctx->opcode));
1454  do_mask:
1455 #if defined(TARGET_PPC64)
1456     mb += 32;
1457     me += 32;
1458 #endif
1459     mask = MASK(mb, me);
1460     tcg_gen_andi_tl(cpu_T[0], cpu_T[0], mask);
1461     tcg_gen_andi_tl(cpu_T[1], cpu_T[1], ~mask);
1462     gen_op_or();
1463  do_store:
1464     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1465     if (unlikely(Rc(ctx->opcode) != 0))
1466         gen_set_Rc0(ctx);
1467 }
1468 /* rlwinm & rlwinm. */
1469 GEN_HANDLER(rlwinm, 0x15, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1470 {
1471     uint32_t mb, me, sh;
1472
1473     sh = SH(ctx->opcode);
1474     mb = MB(ctx->opcode);
1475     me = ME(ctx->opcode);
1476     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1477     if (likely(sh == 0)) {
1478         goto do_mask;
1479     }
1480     if (likely(mb == 0)) {
1481         if (likely(me == 31)) {
1482             gen_op_rotli32_T0(sh);
1483             goto do_store;
1484         } else if (likely(me == (31 - sh))) {
1485             gen_op_sli_T0(sh);
1486             goto do_store;
1487         }
1488     } else if (likely(me == 31)) {
1489         if (likely(sh == (32 - mb))) {
1490             gen_op_srli_T0(mb);
1491             goto do_store;
1492         }
1493     }
1494     gen_op_rotli32_T0(sh);
1495  do_mask:
1496 #if defined(TARGET_PPC64)
1497     mb += 32;
1498     me += 32;
1499 #endif
1500     tcg_gen_andi_tl(cpu_T[0], cpu_T[0], MASK(mb, me));
1501  do_store:
1502     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1503     if (unlikely(Rc(ctx->opcode) != 0))
1504         gen_set_Rc0(ctx);
1505 }
1506 /* rlwnm & rlwnm. */
1507 GEN_HANDLER(rlwnm, 0x17, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
1508 {
1509     uint32_t mb, me;
1510
1511     mb = MB(ctx->opcode);
1512     me = ME(ctx->opcode);
1513     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1514     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
1515     gen_op_rotl32_T0_T1();
1516     if (unlikely(mb != 0 || me != 31)) {
1517 #if defined(TARGET_PPC64)
1518         mb += 32;
1519         me += 32;
1520 #endif
1521         tcg_gen_andi_tl(cpu_T[0], cpu_T[0], MASK(mb, me));
1522     }
1523     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1524     if (unlikely(Rc(ctx->opcode) != 0))
1525         gen_set_Rc0(ctx);
1526 }
1527
1528 #if defined(TARGET_PPC64)
1529 #define GEN_PPC64_R2(name, opc1, opc2)                                        \
1530 GEN_HANDLER2(name##0, stringify(name), opc1, opc2, 0xFF, 0x00000000, PPC_64B) \
1531 {                                                                             \
1532     gen_##name(ctx, 0);                                                       \
1533 }                                                                             \
1534 GEN_HANDLER2(name##1, stringify(name), opc1, opc2 | 0x10, 0xFF, 0x00000000,   \
1535              PPC_64B)                                                         \
1536 {                                                                             \
1537     gen_##name(ctx, 1);                                                       \
1538 }
1539 #define GEN_PPC64_R4(name, opc1, opc2)                                        \
1540 GEN_HANDLER2(name##0, stringify(name), opc1, opc2, 0xFF, 0x00000000, PPC_64B) \
1541 {                                                                             \
1542     gen_##name(ctx, 0, 0);                                                    \
1543 }                                                                             \
1544 GEN_HANDLER2(name##1, stringify(name), opc1, opc2 | 0x01, 0xFF, 0x00000000,   \
1545              PPC_64B)                                                         \
1546 {                                                                             \
1547     gen_##name(ctx, 0, 1);                                                    \
1548 }                                                                             \
1549 GEN_HANDLER2(name##2, stringify(name), opc1, opc2 | 0x10, 0xFF, 0x00000000,   \
1550              PPC_64B)                                                         \
1551 {                                                                             \
1552     gen_##name(ctx, 1, 0);                                                    \
1553 }                                                                             \
1554 GEN_HANDLER2(name##3, stringify(name), opc1, opc2 | 0x11, 0xFF, 0x00000000,   \
1555              PPC_64B)                                                         \
1556 {                                                                             \
1557     gen_##name(ctx, 1, 1);                                                    \
1558 }
1559
1560 static always_inline void gen_rldinm (DisasContext *ctx, uint32_t mb,
1561                                       uint32_t me, uint32_t sh)
1562 {
1563     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1564     if (likely(sh == 0)) {
1565         goto do_mask;
1566     }
1567     if (likely(mb == 0)) {
1568         if (likely(me == 63)) {
1569             gen_op_rotli64_T0(sh);
1570             goto do_store;
1571         } else if (likely(me == (63 - sh))) {
1572             gen_op_sli_T0(sh);
1573             goto do_store;
1574         }
1575     } else if (likely(me == 63)) {
1576         if (likely(sh == (64 - mb))) {
1577             gen_op_srli_T0_64(mb);
1578             goto do_store;
1579         }
1580     }
1581     gen_op_rotli64_T0(sh);
1582  do_mask:
1583     tcg_gen_andi_tl(cpu_T[0], cpu_T[0], MASK(mb, me));
1584  do_store:
1585     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1586     if (unlikely(Rc(ctx->opcode) != 0))
1587         gen_set_Rc0(ctx);
1588 }
1589 /* rldicl - rldicl. */
1590 static always_inline void gen_rldicl (DisasContext *ctx, int mbn, int shn)
1591 {
1592     uint32_t sh, mb;
1593
1594     sh = SH(ctx->opcode) | (shn << 5);
1595     mb = MB(ctx->opcode) | (mbn << 5);
1596     gen_rldinm(ctx, mb, 63, sh);
1597 }
1598 GEN_PPC64_R4(rldicl, 0x1E, 0x00);
1599 /* rldicr - rldicr. */
1600 static always_inline void gen_rldicr (DisasContext *ctx, int men, int shn)
1601 {
1602     uint32_t sh, me;
1603
1604     sh = SH(ctx->opcode) | (shn << 5);
1605     me = MB(ctx->opcode) | (men << 5);
1606     gen_rldinm(ctx, 0, me, sh);
1607 }
1608 GEN_PPC64_R4(rldicr, 0x1E, 0x02);
1609 /* rldic - rldic. */
1610 static always_inline void gen_rldic (DisasContext *ctx, int mbn, int shn)
1611 {
1612     uint32_t sh, mb;
1613
1614     sh = SH(ctx->opcode) | (shn << 5);
1615     mb = MB(ctx->opcode) | (mbn << 5);
1616     gen_rldinm(ctx, mb, 63 - sh, sh);
1617 }
1618 GEN_PPC64_R4(rldic, 0x1E, 0x04);
1619
1620 static always_inline void gen_rldnm (DisasContext *ctx, uint32_t mb,
1621                                      uint32_t me)
1622 {
1623     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1624     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
1625     gen_op_rotl64_T0_T1();
1626     if (unlikely(mb != 0 || me != 63)) {
1627         tcg_gen_andi_tl(cpu_T[0], cpu_T[0], MASK(mb, me));
1628     }
1629     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1630     if (unlikely(Rc(ctx->opcode) != 0))
1631         gen_set_Rc0(ctx);
1632 }
1633
1634 /* rldcl - rldcl. */
1635 static always_inline void gen_rldcl (DisasContext *ctx, int mbn)
1636 {
1637     uint32_t mb;
1638
1639     mb = MB(ctx->opcode) | (mbn << 5);
1640     gen_rldnm(ctx, mb, 63);
1641 }
1642 GEN_PPC64_R2(rldcl, 0x1E, 0x08);
1643 /* rldcr - rldcr. */
1644 static always_inline void gen_rldcr (DisasContext *ctx, int men)
1645 {
1646     uint32_t me;
1647
1648     me = MB(ctx->opcode) | (men << 5);
1649     gen_rldnm(ctx, 0, me);
1650 }
1651 GEN_PPC64_R2(rldcr, 0x1E, 0x09);
1652 /* rldimi - rldimi. */
1653 static always_inline void gen_rldimi (DisasContext *ctx, int mbn, int shn)
1654 {
1655     uint64_t mask;
1656     uint32_t sh, mb, me;
1657
1658     sh = SH(ctx->opcode) | (shn << 5);
1659     mb = MB(ctx->opcode) | (mbn << 5);
1660     me = 63 - sh;
1661     if (likely(sh == 0)) {
1662         if (likely(mb == 0)) {
1663             tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1664             goto do_store;
1665         }
1666         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1667         tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rA(ctx->opcode)]);
1668         goto do_mask;
1669     }
1670     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1671     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rA(ctx->opcode)]);
1672     gen_op_rotli64_T0(sh);
1673  do_mask:
1674     mask = MASK(mb, me);
1675     tcg_gen_andi_tl(cpu_T[0], cpu_T[0], mask);
1676     tcg_gen_andi_tl(cpu_T[1], cpu_T[1], ~mask);
1677     gen_op_or();
1678  do_store:
1679     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1680     if (unlikely(Rc(ctx->opcode) != 0))
1681         gen_set_Rc0(ctx);
1682 }
1683 GEN_PPC64_R4(rldimi, 0x1E, 0x06);
1684 #endif
1685
1686 /***                             Integer shift                             ***/
1687 /* slw & slw. */
1688 __GEN_LOGICAL2(slw, 0x18, 0x00, PPC_INTEGER);
1689 /* sraw & sraw. */
1690 __GEN_LOGICAL2(sraw, 0x18, 0x18, PPC_INTEGER);
1691 /* srawi & srawi. */
1692 GEN_HANDLER(srawi, 0x1F, 0x18, 0x19, 0x00000000, PPC_INTEGER)
1693 {
1694     int mb, me;
1695     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1696     if (SH(ctx->opcode) != 0) {
1697         tcg_gen_mov_tl(cpu_T[1], cpu_T[0]);
1698         mb = 32 - SH(ctx->opcode);
1699         me = 31;
1700 #if defined(TARGET_PPC64)
1701         mb += 32;
1702         me += 32;
1703 #endif
1704         gen_op_srawi(SH(ctx->opcode), MASK(mb, me));
1705     }
1706     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1707     if (unlikely(Rc(ctx->opcode) != 0))
1708         gen_set_Rc0(ctx);
1709 }
1710 /* srw & srw. */
1711 __GEN_LOGICAL2(srw, 0x18, 0x10, PPC_INTEGER);
1712
1713 #if defined(TARGET_PPC64)
1714 /* sld & sld. */
1715 __GEN_LOGICAL2(sld, 0x1B, 0x00, PPC_64B);
1716 /* srad & srad. */
1717 __GEN_LOGICAL2(srad, 0x1A, 0x18, PPC_64B);
1718 /* sradi & sradi. */
1719 static always_inline void gen_sradi (DisasContext *ctx, int n)
1720 {
1721     uint64_t mask;
1722     int sh, mb, me;
1723
1724     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
1725     sh = SH(ctx->opcode) + (n << 5);
1726     if (sh != 0) {
1727         tcg_gen_mov_tl(cpu_T[1], cpu_T[0]);
1728         mb = 64 - SH(ctx->opcode);
1729         me = 63;
1730         mask = MASK(mb, me);
1731         gen_op_sradi(sh, mask >> 32, mask);
1732     }
1733     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
1734     if (unlikely(Rc(ctx->opcode) != 0))
1735         gen_set_Rc0(ctx);
1736 }
1737 GEN_HANDLER2(sradi0, "sradi", 0x1F, 0x1A, 0x19, 0x00000000, PPC_64B)
1738 {
1739     gen_sradi(ctx, 0);
1740 }
1741 GEN_HANDLER2(sradi1, "sradi", 0x1F, 0x1B, 0x19, 0x00000000, PPC_64B)
1742 {
1743     gen_sradi(ctx, 1);
1744 }
1745 /* srd & srd. */
1746 __GEN_LOGICAL2(srd, 0x1B, 0x10, PPC_64B);
1747 #endif
1748
1749 /***                       Floating-Point arithmetic                       ***/
1750 #define _GEN_FLOAT_ACB(name, op, op1, op2, isfloat, set_fprf, type)           \
1751 GEN_HANDLER(f##name, op1, op2, 0xFF, 0x00000000, type)                        \
1752 {                                                                             \
1753     if (unlikely(!ctx->fpu_enabled)) {                                        \
1754         GEN_EXCP_NO_FP(ctx);                                                  \
1755         return;                                                               \
1756     }                                                                         \
1757     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rA(ctx->opcode)]);                     \
1758     tcg_gen_mov_i64(cpu_FT[1], cpu_fpr[rC(ctx->opcode)]);                     \
1759     tcg_gen_mov_i64(cpu_FT[2], cpu_fpr[rB(ctx->opcode)]);                     \
1760     gen_reset_fpstatus();                                                     \
1761     gen_op_f##op();                                                           \
1762     if (isfloat) {                                                            \
1763         gen_op_frsp();                                                        \
1764     }                                                                         \
1765     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);                     \
1766     gen_compute_fprf(set_fprf, Rc(ctx->opcode) != 0);                         \
1767 }
1768
1769 #define GEN_FLOAT_ACB(name, op2, set_fprf, type)                              \
1770 _GEN_FLOAT_ACB(name, name, 0x3F, op2, 0, set_fprf, type);                     \
1771 _GEN_FLOAT_ACB(name##s, name, 0x3B, op2, 1, set_fprf, type);
1772
1773 #define _GEN_FLOAT_AB(name, op, op1, op2, inval, isfloat, set_fprf, type)     \
1774 GEN_HANDLER(f##name, op1, op2, 0xFF, inval, type)                             \
1775 {                                                                             \
1776     if (unlikely(!ctx->fpu_enabled)) {                                        \
1777         GEN_EXCP_NO_FP(ctx);                                                  \
1778         return;                                                               \
1779     }                                                                         \
1780     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rA(ctx->opcode)]);                     \
1781     tcg_gen_mov_i64(cpu_FT[1], cpu_fpr[rB(ctx->opcode)]);                     \
1782     gen_reset_fpstatus();                                                     \
1783     gen_op_f##op();                                                           \
1784     if (isfloat) {                                                            \
1785         gen_op_frsp();                                                        \
1786     }                                                                         \
1787     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);                     \
1788     gen_compute_fprf(set_fprf, Rc(ctx->opcode) != 0);                         \
1789 }
1790 #define GEN_FLOAT_AB(name, op2, inval, set_fprf, type)                        \
1791 _GEN_FLOAT_AB(name, name, 0x3F, op2, inval, 0, set_fprf, type);               \
1792 _GEN_FLOAT_AB(name##s, name, 0x3B, op2, inval, 1, set_fprf, type);
1793
1794 #define _GEN_FLOAT_AC(name, op, op1, op2, inval, isfloat, set_fprf, type)     \
1795 GEN_HANDLER(f##name, op1, op2, 0xFF, inval, type)                             \
1796 {                                                                             \
1797     if (unlikely(!ctx->fpu_enabled)) {                                        \
1798         GEN_EXCP_NO_FP(ctx);                                                  \
1799         return;                                                               \
1800     }                                                                         \
1801     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rA(ctx->opcode)]);                     \
1802     tcg_gen_mov_i64(cpu_FT[1], cpu_fpr[rC(ctx->opcode)]);                     \
1803     gen_reset_fpstatus();                                                     \
1804     gen_op_f##op();                                                           \
1805     if (isfloat) {                                                            \
1806         gen_op_frsp();                                                        \
1807     }                                                                         \
1808     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);                     \
1809     gen_compute_fprf(set_fprf, Rc(ctx->opcode) != 0);                         \
1810 }
1811 #define GEN_FLOAT_AC(name, op2, inval, set_fprf, type)                        \
1812 _GEN_FLOAT_AC(name, name, 0x3F, op2, inval, 0, set_fprf, type);               \
1813 _GEN_FLOAT_AC(name##s, name, 0x3B, op2, inval, 1, set_fprf, type);
1814
1815 #define GEN_FLOAT_B(name, op2, op3, set_fprf, type)                           \
1816 GEN_HANDLER(f##name, 0x3F, op2, op3, 0x001F0000, type)                        \
1817 {                                                                             \
1818     if (unlikely(!ctx->fpu_enabled)) {                                        \
1819         GEN_EXCP_NO_FP(ctx);                                                  \
1820         return;                                                               \
1821     }                                                                         \
1822     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rB(ctx->opcode)]);                     \
1823     gen_reset_fpstatus();                                                     \
1824     gen_op_f##name();                                                         \
1825     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);                     \
1826     gen_compute_fprf(set_fprf, Rc(ctx->opcode) != 0);                         \
1827 }
1828
1829 #define GEN_FLOAT_BS(name, op1, op2, set_fprf, type)                          \
1830 GEN_HANDLER(f##name, op1, op2, 0xFF, 0x001F07C0, type)                        \
1831 {                                                                             \
1832     if (unlikely(!ctx->fpu_enabled)) {                                        \
1833         GEN_EXCP_NO_FP(ctx);                                                  \
1834         return;                                                               \
1835     }                                                                         \
1836     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rB(ctx->opcode)]);                     \
1837     gen_reset_fpstatus();                                                     \
1838     gen_op_f##name();                                                         \
1839     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);                     \
1840     gen_compute_fprf(set_fprf, Rc(ctx->opcode) != 0);                         \
1841 }
1842
1843 /* fadd - fadds */
1844 GEN_FLOAT_AB(add, 0x15, 0x000007C0, 1, PPC_FLOAT);
1845 /* fdiv - fdivs */
1846 GEN_FLOAT_AB(div, 0x12, 0x000007C0, 1, PPC_FLOAT);
1847 /* fmul - fmuls */
1848 GEN_FLOAT_AC(mul, 0x19, 0x0000F800, 1, PPC_FLOAT);
1849
1850 /* fre */
1851 GEN_FLOAT_BS(re, 0x3F, 0x18, 1, PPC_FLOAT_EXT);
1852
1853 /* fres */
1854 GEN_FLOAT_BS(res, 0x3B, 0x18, 1, PPC_FLOAT_FRES);
1855
1856 /* frsqrte */
1857 GEN_FLOAT_BS(rsqrte, 0x3F, 0x1A, 1, PPC_FLOAT_FRSQRTE);
1858
1859 /* frsqrtes */
1860 static always_inline void gen_op_frsqrtes (void)
1861 {
1862     gen_op_frsqrte();
1863     gen_op_frsp();
1864 }
1865 GEN_FLOAT_BS(rsqrtes, 0x3B, 0x1A, 1, PPC_FLOAT_FRSQRTES);
1866
1867 /* fsel */
1868 _GEN_FLOAT_ACB(sel, sel, 0x3F, 0x17, 0, 0, PPC_FLOAT_FSEL);
1869 /* fsub - fsubs */
1870 GEN_FLOAT_AB(sub, 0x14, 0x000007C0, 1, PPC_FLOAT);
1871 /* Optional: */
1872 /* fsqrt */
1873 GEN_HANDLER(fsqrt, 0x3F, 0x16, 0xFF, 0x001F07C0, PPC_FLOAT_FSQRT)
1874 {
1875     if (unlikely(!ctx->fpu_enabled)) {
1876         GEN_EXCP_NO_FP(ctx);
1877         return;
1878     }
1879     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rB(ctx->opcode)]);
1880     gen_reset_fpstatus();
1881     gen_op_fsqrt();
1882     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);
1883     gen_compute_fprf(1, Rc(ctx->opcode) != 0);
1884 }
1885
1886 GEN_HANDLER(fsqrts, 0x3B, 0x16, 0xFF, 0x001F07C0, PPC_FLOAT_FSQRT)
1887 {
1888     if (unlikely(!ctx->fpu_enabled)) {
1889         GEN_EXCP_NO_FP(ctx);
1890         return;
1891     }
1892     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rB(ctx->opcode)]);
1893     gen_reset_fpstatus();
1894     gen_op_fsqrt();
1895     gen_op_frsp();
1896     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);
1897     gen_compute_fprf(1, Rc(ctx->opcode) != 0);
1898 }
1899
1900 /***                     Floating-Point multiply-and-add                   ***/
1901 /* fmadd - fmadds */
1902 GEN_FLOAT_ACB(madd, 0x1D, 1, PPC_FLOAT);
1903 /* fmsub - fmsubs */
1904 GEN_FLOAT_ACB(msub, 0x1C, 1, PPC_FLOAT);
1905 /* fnmadd - fnmadds */
1906 GEN_FLOAT_ACB(nmadd, 0x1F, 1, PPC_FLOAT);
1907 /* fnmsub - fnmsubs */
1908 GEN_FLOAT_ACB(nmsub, 0x1E, 1, PPC_FLOAT);
1909
1910 /***                     Floating-Point round & convert                    ***/
1911 /* fctiw */
1912 GEN_FLOAT_B(ctiw, 0x0E, 0x00, 0, PPC_FLOAT);
1913 /* fctiwz */
1914 GEN_FLOAT_B(ctiwz, 0x0F, 0x00, 0, PPC_FLOAT);
1915 /* frsp */
1916 GEN_FLOAT_B(rsp, 0x0C, 0x00, 1, PPC_FLOAT);
1917 #if defined(TARGET_PPC64)
1918 /* fcfid */
1919 GEN_FLOAT_B(cfid, 0x0E, 0x1A, 1, PPC_64B);
1920 /* fctid */
1921 GEN_FLOAT_B(ctid, 0x0E, 0x19, 0, PPC_64B);
1922 /* fctidz */
1923 GEN_FLOAT_B(ctidz, 0x0F, 0x19, 0, PPC_64B);
1924 #endif
1925
1926 /* frin */
1927 GEN_FLOAT_B(rin, 0x08, 0x0C, 1, PPC_FLOAT_EXT);
1928 /* friz */
1929 GEN_FLOAT_B(riz, 0x08, 0x0D, 1, PPC_FLOAT_EXT);
1930 /* frip */
1931 GEN_FLOAT_B(rip, 0x08, 0x0E, 1, PPC_FLOAT_EXT);
1932 /* frim */
1933 GEN_FLOAT_B(rim, 0x08, 0x0F, 1, PPC_FLOAT_EXT);
1934
1935 /***                         Floating-Point compare                        ***/
1936 /* fcmpo */
1937 GEN_HANDLER(fcmpo, 0x3F, 0x00, 0x01, 0x00600001, PPC_FLOAT)
1938 {
1939     if (unlikely(!ctx->fpu_enabled)) {
1940         GEN_EXCP_NO_FP(ctx);
1941         return;
1942     }
1943     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rA(ctx->opcode)]);
1944     tcg_gen_mov_i64(cpu_FT[1], cpu_fpr[rB(ctx->opcode)]);
1945     gen_reset_fpstatus();
1946     gen_op_fcmpo();
1947     tcg_gen_andi_i32(cpu_crf[crfD(ctx->opcode)], cpu_T[0], 0xf);
1948     gen_op_float_check_status();
1949 }
1950
1951 /* fcmpu */
1952 GEN_HANDLER(fcmpu, 0x3F, 0x00, 0x00, 0x00600001, PPC_FLOAT)
1953 {
1954     if (unlikely(!ctx->fpu_enabled)) {
1955         GEN_EXCP_NO_FP(ctx);
1956         return;
1957     }
1958     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rA(ctx->opcode)]);
1959     tcg_gen_mov_i64(cpu_FT[1], cpu_fpr[rB(ctx->opcode)]);
1960     gen_reset_fpstatus();
1961     gen_op_fcmpu();
1962     tcg_gen_andi_i32(cpu_crf[crfD(ctx->opcode)], cpu_T[0], 0xf);
1963     gen_op_float_check_status();
1964 }
1965
1966 /***                         Floating-point move                           ***/
1967 /* fabs */
1968 /* XXX: beware that fabs never checks for NaNs nor update FPSCR */
1969 GEN_FLOAT_B(abs, 0x08, 0x08, 0, PPC_FLOAT);
1970
1971 /* fmr  - fmr. */
1972 /* XXX: beware that fmr never checks for NaNs nor update FPSCR */
1973 GEN_HANDLER(fmr, 0x3F, 0x08, 0x02, 0x001F0000, PPC_FLOAT)
1974 {
1975     if (unlikely(!ctx->fpu_enabled)) {
1976         GEN_EXCP_NO_FP(ctx);
1977         return;
1978     }
1979     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rB(ctx->opcode)]);
1980     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);
1981     gen_compute_fprf(0, Rc(ctx->opcode) != 0);
1982 }
1983
1984 /* fnabs */
1985 /* XXX: beware that fnabs never checks for NaNs nor update FPSCR */
1986 GEN_FLOAT_B(nabs, 0x08, 0x04, 0, PPC_FLOAT);
1987 /* fneg */
1988 /* XXX: beware that fneg never checks for NaNs nor update FPSCR */
1989 GEN_FLOAT_B(neg, 0x08, 0x01, 0, PPC_FLOAT);
1990
1991 /***                  Floating-Point status & ctrl register                ***/
1992 /* mcrfs */
1993 GEN_HANDLER(mcrfs, 0x3F, 0x00, 0x02, 0x0063F801, PPC_FLOAT)
1994 {
1995     int bfa;
1996
1997     if (unlikely(!ctx->fpu_enabled)) {
1998         GEN_EXCP_NO_FP(ctx);
1999         return;
2000     }
2001     gen_optimize_fprf();
2002     bfa = 4 * (7 - crfS(ctx->opcode));
2003     gen_op_load_fpscr_T0(bfa);
2004     tcg_gen_andi_i32(cpu_crf[crfD(ctx->opcode)], cpu_T[0], 0xf);
2005     gen_op_fpscr_resetbit(~(0xF << bfa));
2006 }
2007
2008 /* mffs */
2009 GEN_HANDLER(mffs, 0x3F, 0x07, 0x12, 0x001FF800, PPC_FLOAT)
2010 {
2011     if (unlikely(!ctx->fpu_enabled)) {
2012         GEN_EXCP_NO_FP(ctx);
2013         return;
2014     }
2015     gen_optimize_fprf();
2016     gen_reset_fpstatus();
2017     gen_op_load_fpscr_FT0();
2018     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);
2019     gen_compute_fprf(0, Rc(ctx->opcode) != 0);
2020 }
2021
2022 /* mtfsb0 */
2023 GEN_HANDLER(mtfsb0, 0x3F, 0x06, 0x02, 0x001FF800, PPC_FLOAT)
2024 {
2025     uint8_t crb;
2026
2027     if (unlikely(!ctx->fpu_enabled)) {
2028         GEN_EXCP_NO_FP(ctx);
2029         return;
2030     }
2031     crb = 32 - (crbD(ctx->opcode) >> 2);
2032     gen_optimize_fprf();
2033     gen_reset_fpstatus();
2034     if (likely(crb != 30 && crb != 29))
2035         gen_op_fpscr_resetbit(~(1 << crb));
2036     if (unlikely(Rc(ctx->opcode) != 0)) {
2037         gen_op_load_fpcc();
2038         gen_op_set_Rc0();
2039     }
2040 }
2041
2042 /* mtfsb1 */
2043 GEN_HANDLER(mtfsb1, 0x3F, 0x06, 0x01, 0x001FF800, PPC_FLOAT)
2044 {
2045     uint8_t crb;
2046
2047     if (unlikely(!ctx->fpu_enabled)) {
2048         GEN_EXCP_NO_FP(ctx);
2049         return;
2050     }
2051     crb = 32 - (crbD(ctx->opcode) >> 2);
2052     gen_optimize_fprf();
2053     gen_reset_fpstatus();
2054     /* XXX: we pretend we can only do IEEE floating-point computations */
2055     if (likely(crb != FPSCR_FEX && crb != FPSCR_VX && crb != FPSCR_NI))
2056         gen_op_fpscr_setbit(crb);
2057     if (unlikely(Rc(ctx->opcode) != 0)) {
2058         gen_op_load_fpcc();
2059         gen_op_set_Rc0();
2060     }
2061     /* We can raise a differed exception */
2062     gen_op_float_check_status();
2063 }
2064
2065 /* mtfsf */
2066 GEN_HANDLER(mtfsf, 0x3F, 0x07, 0x16, 0x02010000, PPC_FLOAT)
2067 {
2068     if (unlikely(!ctx->fpu_enabled)) {
2069         GEN_EXCP_NO_FP(ctx);
2070         return;
2071     }
2072     gen_optimize_fprf();
2073     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rB(ctx->opcode)]);
2074     gen_reset_fpstatus();
2075     gen_op_store_fpscr(FM(ctx->opcode));
2076     if (unlikely(Rc(ctx->opcode) != 0)) {
2077         gen_op_load_fpcc();
2078         gen_op_set_Rc0();
2079     }
2080     /* We can raise a differed exception */
2081     gen_op_float_check_status();
2082 }
2083
2084 /* mtfsfi */
2085 GEN_HANDLER(mtfsfi, 0x3F, 0x06, 0x04, 0x006f0800, PPC_FLOAT)
2086 {
2087     int bf, sh;
2088
2089     if (unlikely(!ctx->fpu_enabled)) {
2090         GEN_EXCP_NO_FP(ctx);
2091         return;
2092     }
2093     bf = crbD(ctx->opcode) >> 2;
2094     sh = 7 - bf;
2095     gen_optimize_fprf();
2096     tcg_gen_movi_i64(cpu_FT[0], FPIMM(ctx->opcode) << (4 * sh));
2097     gen_reset_fpstatus();
2098     gen_op_store_fpscr(1 << sh);
2099     if (unlikely(Rc(ctx->opcode) != 0)) {
2100         gen_op_load_fpcc();
2101         gen_op_set_Rc0();
2102     }
2103     /* We can raise a differed exception */
2104     gen_op_float_check_status();
2105 }
2106
2107 /***                           Addressing modes                            ***/
2108 /* Register indirect with immediate index : EA = (rA|0) + SIMM */
2109 static always_inline void gen_addr_imm_index (TCGv EA,
2110                                               DisasContext *ctx,
2111                                               target_long maskl)
2112 {
2113     target_long simm = SIMM(ctx->opcode);
2114
2115     simm &= ~maskl;
2116     if (rA(ctx->opcode) == 0)
2117         tcg_gen_movi_tl(EA, simm);
2118     else if (likely(simm != 0))
2119         tcg_gen_addi_tl(EA, cpu_gpr[rA(ctx->opcode)], simm);
2120     else
2121         tcg_gen_mov_tl(EA, cpu_gpr[rA(ctx->opcode)]);
2122 }
2123
2124 static always_inline void gen_addr_reg_index (TCGv EA,
2125                                               DisasContext *ctx)
2126 {
2127     if (rA(ctx->opcode) == 0)
2128         tcg_gen_mov_tl(EA, cpu_gpr[rB(ctx->opcode)]);
2129     else
2130         tcg_gen_add_tl(EA, cpu_gpr[rA(ctx->opcode)], cpu_gpr[rB(ctx->opcode)]);
2131 }
2132
2133 static always_inline void gen_addr_register (TCGv EA,
2134                                              DisasContext *ctx)
2135 {
2136     if (rA(ctx->opcode) == 0)
2137         tcg_gen_movi_tl(EA, 0);
2138     else
2139         tcg_gen_mov_tl(EA, cpu_gpr[rA(ctx->opcode)]);
2140 }
2141
2142 #if defined(TARGET_PPC64)
2143 #define _GEN_MEM_FUNCS(name, mode)                                            \
2144     &gen_op_##name##_##mode,                                                  \
2145     &gen_op_##name##_le_##mode,                                               \
2146     &gen_op_##name##_64_##mode,                                               \
2147     &gen_op_##name##_le_64_##mode
2148 #else
2149 #define _GEN_MEM_FUNCS(name, mode)                                            \
2150     &gen_op_##name##_##mode,                                                  \
2151     &gen_op_##name##_le_##mode
2152 #endif
2153 #if defined(CONFIG_USER_ONLY)
2154 #if defined(TARGET_PPC64)
2155 #define NB_MEM_FUNCS 4
2156 #else
2157 #define NB_MEM_FUNCS 2
2158 #endif
2159 #define GEN_MEM_FUNCS(name)                                                   \
2160     _GEN_MEM_FUNCS(name, raw)
2161 #else
2162 #if defined(TARGET_PPC64)
2163 #define NB_MEM_FUNCS 12
2164 #else
2165 #define NB_MEM_FUNCS 6
2166 #endif
2167 #define GEN_MEM_FUNCS(name)                                                   \
2168     _GEN_MEM_FUNCS(name, user),                                               \
2169     _GEN_MEM_FUNCS(name, kernel),                                             \
2170     _GEN_MEM_FUNCS(name, hypv)
2171 #endif
2172
2173 /***                             Integer load                              ***/
2174 #define op_ldst(name)        (*gen_op_##name[ctx->mem_idx])()
2175 /* Byte access routine are endian safe */
2176 #define gen_op_lbz_le_raw       gen_op_lbz_raw
2177 #define gen_op_lbz_le_user      gen_op_lbz_user
2178 #define gen_op_lbz_le_kernel    gen_op_lbz_kernel
2179 #define gen_op_lbz_le_hypv      gen_op_lbz_hypv
2180 #define gen_op_lbz_le_64_raw    gen_op_lbz_64_raw
2181 #define gen_op_lbz_le_64_user   gen_op_lbz_64_user
2182 #define gen_op_lbz_le_64_kernel gen_op_lbz_64_kernel
2183 #define gen_op_lbz_le_64_hypv   gen_op_lbz_64_hypv
2184 #define gen_op_stb_le_raw       gen_op_stb_raw
2185 #define gen_op_stb_le_user      gen_op_stb_user
2186 #define gen_op_stb_le_kernel    gen_op_stb_kernel
2187 #define gen_op_stb_le_hypv      gen_op_stb_hypv
2188 #define gen_op_stb_le_64_raw    gen_op_stb_64_raw
2189 #define gen_op_stb_le_64_user   gen_op_stb_64_user
2190 #define gen_op_stb_le_64_kernel gen_op_stb_64_kernel
2191 #define gen_op_stb_le_64_hypv   gen_op_stb_64_hypv
2192 #define OP_LD_TABLE(width)                                                    \
2193 static GenOpFunc *gen_op_l##width[NB_MEM_FUNCS] = {                           \
2194     GEN_MEM_FUNCS(l##width),                                                  \
2195 };
2196 #define OP_ST_TABLE(width)                                                    \
2197 static GenOpFunc *gen_op_st##width[NB_MEM_FUNCS] = {                          \
2198     GEN_MEM_FUNCS(st##width),                                                 \
2199 };
2200
2201 #define GEN_LD(width, opc, type)                                              \
2202 GEN_HANDLER(l##width, opc, 0xFF, 0xFF, 0x00000000, type)                      \
2203 {                                                                             \
2204     gen_addr_imm_index(cpu_T[0], ctx, 0);                                     \
2205     op_ldst(l##width);                                                        \
2206     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[1]);                       \
2207 }
2208
2209 #define GEN_LDU(width, opc, type)                                             \
2210 GEN_HANDLER(l##width##u, opc, 0xFF, 0xFF, 0x00000000, type)                   \
2211 {                                                                             \
2212     if (unlikely(rA(ctx->opcode) == 0 ||                                      \
2213                  rA(ctx->opcode) == rD(ctx->opcode))) {                       \
2214         GEN_EXCP_INVAL(ctx);                                                  \
2215         return;                                                               \
2216     }                                                                         \
2217     if (type == PPC_64B)                                                      \
2218         gen_addr_imm_index(cpu_T[0], ctx, 0x03);                              \
2219     else                                                                      \
2220         gen_addr_imm_index(cpu_T[0], ctx, 0);                                 \
2221     op_ldst(l##width);                                                        \
2222     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[1]);                       \
2223     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);                       \
2224 }
2225
2226 #define GEN_LDUX(width, opc2, opc3, type)                                     \
2227 GEN_HANDLER(l##width##ux, 0x1F, opc2, opc3, 0x00000001, type)                 \
2228 {                                                                             \
2229     if (unlikely(rA(ctx->opcode) == 0 ||                                      \
2230                  rA(ctx->opcode) == rD(ctx->opcode))) {                       \
2231         GEN_EXCP_INVAL(ctx);                                                  \
2232         return;                                                               \
2233     }                                                                         \
2234     gen_addr_reg_index(cpu_T[0], ctx);                                        \
2235     op_ldst(l##width);                                                        \
2236     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[1]);                       \
2237     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);                       \
2238 }
2239
2240 #define GEN_LDX(width, opc2, opc3, type)                                      \
2241 GEN_HANDLER(l##width##x, 0x1F, opc2, opc3, 0x00000001, type)                  \
2242 {                                                                             \
2243     gen_addr_reg_index(cpu_T[0], ctx);                                        \
2244     op_ldst(l##width);                                                        \
2245     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[1]);                       \
2246 }
2247
2248 #define GEN_LDS(width, op, type)                                              \
2249 OP_LD_TABLE(width);                                                           \
2250 GEN_LD(width, op | 0x20, type);                                               \
2251 GEN_LDU(width, op | 0x21, type);                                              \
2252 GEN_LDUX(width, 0x17, op | 0x01, type);                                       \
2253 GEN_LDX(width, 0x17, op | 0x00, type)
2254
2255 /* lbz lbzu lbzux lbzx */
2256 GEN_LDS(bz, 0x02, PPC_INTEGER);
2257 /* lha lhau lhaux lhax */
2258 GEN_LDS(ha, 0x0A, PPC_INTEGER);
2259 /* lhz lhzu lhzux lhzx */
2260 GEN_LDS(hz, 0x08, PPC_INTEGER);
2261 /* lwz lwzu lwzux lwzx */
2262 GEN_LDS(wz, 0x00, PPC_INTEGER);
2263 #if defined(TARGET_PPC64)
2264 OP_LD_TABLE(wa);
2265 OP_LD_TABLE(d);
2266 /* lwaux */
2267 GEN_LDUX(wa, 0x15, 0x0B, PPC_64B);
2268 /* lwax */
2269 GEN_LDX(wa, 0x15, 0x0A, PPC_64B);
2270 /* ldux */
2271 GEN_LDUX(d, 0x15, 0x01, PPC_64B);
2272 /* ldx */
2273 GEN_LDX(d, 0x15, 0x00, PPC_64B);
2274 GEN_HANDLER(ld, 0x3A, 0xFF, 0xFF, 0x00000000, PPC_64B)
2275 {
2276     if (Rc(ctx->opcode)) {
2277         if (unlikely(rA(ctx->opcode) == 0 ||
2278                      rA(ctx->opcode) == rD(ctx->opcode))) {
2279             GEN_EXCP_INVAL(ctx);
2280             return;
2281         }
2282     }
2283     gen_addr_imm_index(cpu_T[0], ctx, 0x03);
2284     if (ctx->opcode & 0x02) {
2285         /* lwa (lwau is undefined) */
2286         op_ldst(lwa);
2287     } else {
2288         /* ld - ldu */
2289         op_ldst(ld);
2290     }
2291     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[1]);
2292     if (Rc(ctx->opcode))
2293         tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
2294 }
2295 /* lq */
2296 GEN_HANDLER(lq, 0x38, 0xFF, 0xFF, 0x00000000, PPC_64BX)
2297 {
2298 #if defined(CONFIG_USER_ONLY)
2299     GEN_EXCP_PRIVOPC(ctx);
2300 #else
2301     int ra, rd;
2302
2303     /* Restore CPU state */
2304     if (unlikely(ctx->supervisor == 0)) {
2305         GEN_EXCP_PRIVOPC(ctx);
2306         return;
2307     }
2308     ra = rA(ctx->opcode);
2309     rd = rD(ctx->opcode);
2310     if (unlikely((rd & 1) || rd == ra)) {
2311         GEN_EXCP_INVAL(ctx);
2312         return;
2313     }
2314     if (unlikely(ctx->mem_idx & 1)) {
2315         /* Little-endian mode is not handled */
2316         GEN_EXCP(ctx, POWERPC_EXCP_ALIGN, POWERPC_EXCP_ALIGN_LE);
2317         return;
2318     }
2319     gen_addr_imm_index(cpu_T[0], ctx, 0x0F);
2320     op_ldst(ld);
2321     tcg_gen_mov_tl(cpu_gpr[rd], cpu_T[1]);
2322     tcg_gen_addi_tl(cpu_T[0], cpu_T[0], 8);
2323     op_ldst(ld);
2324     tcg_gen_mov_tl(cpu_gpr[rd + 1], cpu_T[1]);
2325 #endif
2326 }
2327 #endif
2328
2329 /***                              Integer store                            ***/
2330 #define GEN_ST(width, opc, type)                                              \
2331 GEN_HANDLER(st##width, opc, 0xFF, 0xFF, 0x00000000, type)                     \
2332 {                                                                             \
2333     gen_addr_imm_index(cpu_T[0], ctx, 0);                                     \
2334     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);                       \
2335     op_ldst(st##width);                                                       \
2336 }
2337
2338 #define GEN_STU(width, opc, type)                                             \
2339 GEN_HANDLER(st##width##u, opc, 0xFF, 0xFF, 0x00000000, type)                  \
2340 {                                                                             \
2341     if (unlikely(rA(ctx->opcode) == 0)) {                                     \
2342         GEN_EXCP_INVAL(ctx);                                                  \
2343         return;                                                               \
2344     }                                                                         \
2345     if (type == PPC_64B)                                                      \
2346         gen_addr_imm_index(cpu_T[0], ctx, 0x03);                              \
2347     else                                                                      \
2348         gen_addr_imm_index(cpu_T[0], ctx, 0);                                 \
2349     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);                       \
2350     op_ldst(st##width);                                                       \
2351     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);                       \
2352 }
2353
2354 #define GEN_STUX(width, opc2, opc3, type)                                     \
2355 GEN_HANDLER(st##width##ux, 0x1F, opc2, opc3, 0x00000001, type)                \
2356 {                                                                             \
2357     if (unlikely(rA(ctx->opcode) == 0)) {                                     \
2358         GEN_EXCP_INVAL(ctx);                                                  \
2359         return;                                                               \
2360     }                                                                         \
2361     gen_addr_reg_index(cpu_T[0], ctx);                                        \
2362     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);                       \
2363     op_ldst(st##width);                                                       \
2364     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);                       \
2365 }
2366
2367 #define GEN_STX(width, opc2, opc3, type)                                      \
2368 GEN_HANDLER(st##width##x, 0x1F, opc2, opc3, 0x00000001, type)                 \
2369 {                                                                             \
2370     gen_addr_reg_index(cpu_T[0], ctx);                                        \
2371     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);                       \
2372     op_ldst(st##width);                                                       \
2373 }
2374
2375 #define GEN_STS(width, op, type)                                              \
2376 OP_ST_TABLE(width);                                                           \
2377 GEN_ST(width, op | 0x20, type);                                               \
2378 GEN_STU(width, op | 0x21, type);                                              \
2379 GEN_STUX(width, 0x17, op | 0x01, type);                                       \
2380 GEN_STX(width, 0x17, op | 0x00, type)
2381
2382 /* stb stbu stbux stbx */
2383 GEN_STS(b, 0x06, PPC_INTEGER);
2384 /* sth sthu sthux sthx */
2385 GEN_STS(h, 0x0C, PPC_INTEGER);
2386 /* stw stwu stwux stwx */
2387 GEN_STS(w, 0x04, PPC_INTEGER);
2388 #if defined(TARGET_PPC64)
2389 OP_ST_TABLE(d);
2390 GEN_STUX(d, 0x15, 0x05, PPC_64B);
2391 GEN_STX(d, 0x15, 0x04, PPC_64B);
2392 GEN_HANDLER(std, 0x3E, 0xFF, 0xFF, 0x00000000, PPC_64B)
2393 {
2394     int rs;
2395
2396     rs = rS(ctx->opcode);
2397     if ((ctx->opcode & 0x3) == 0x2) {
2398 #if defined(CONFIG_USER_ONLY)
2399         GEN_EXCP_PRIVOPC(ctx);
2400 #else
2401         /* stq */
2402         if (unlikely(ctx->supervisor == 0)) {
2403             GEN_EXCP_PRIVOPC(ctx);
2404             return;
2405         }
2406         if (unlikely(rs & 1)) {
2407             GEN_EXCP_INVAL(ctx);
2408             return;
2409         }
2410         if (unlikely(ctx->mem_idx & 1)) {
2411             /* Little-endian mode is not handled */
2412             GEN_EXCP(ctx, POWERPC_EXCP_ALIGN, POWERPC_EXCP_ALIGN_LE);
2413             return;
2414         }
2415         gen_addr_imm_index(cpu_T[0], ctx, 0x03);
2416         tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rs]);
2417         op_ldst(std);
2418         tcg_gen_addi_tl(cpu_T[0], cpu_T[0], 8);
2419         tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rs + 1]);
2420         op_ldst(std);
2421 #endif
2422     } else {
2423         /* std / stdu */
2424         if (Rc(ctx->opcode)) {
2425             if (unlikely(rA(ctx->opcode) == 0)) {
2426                 GEN_EXCP_INVAL(ctx);
2427                 return;
2428             }
2429         }
2430         gen_addr_imm_index(cpu_T[0], ctx, 0x03);
2431         tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rs]);
2432         op_ldst(std);
2433         if (Rc(ctx->opcode))
2434             tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
2435     }
2436 }
2437 #endif
2438 /***                Integer load and store with byte reverse               ***/
2439 /* lhbrx */
2440 OP_LD_TABLE(hbr);
2441 GEN_LDX(hbr, 0x16, 0x18, PPC_INTEGER);
2442 /* lwbrx */
2443 OP_LD_TABLE(wbr);
2444 GEN_LDX(wbr, 0x16, 0x10, PPC_INTEGER);
2445 /* sthbrx */
2446 OP_ST_TABLE(hbr);
2447 GEN_STX(hbr, 0x16, 0x1C, PPC_INTEGER);
2448 /* stwbrx */
2449 OP_ST_TABLE(wbr);
2450 GEN_STX(wbr, 0x16, 0x14, PPC_INTEGER);
2451
2452 /***                    Integer load and store multiple                    ***/
2453 #define op_ldstm(name, reg) (*gen_op_##name[ctx->mem_idx])(reg)
2454 static GenOpFunc1 *gen_op_lmw[NB_MEM_FUNCS] = {
2455     GEN_MEM_FUNCS(lmw),
2456 };
2457 static GenOpFunc1 *gen_op_stmw[NB_MEM_FUNCS] = {
2458     GEN_MEM_FUNCS(stmw),
2459 };
2460
2461 /* lmw */
2462 GEN_HANDLER(lmw, 0x2E, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
2463 {
2464     /* NIP cannot be restored if the memory exception comes from an helper */
2465     gen_update_nip(ctx, ctx->nip - 4);
2466     gen_addr_imm_index(cpu_T[0], ctx, 0);
2467     op_ldstm(lmw, rD(ctx->opcode));
2468 }
2469
2470 /* stmw */
2471 GEN_HANDLER(stmw, 0x2F, 0xFF, 0xFF, 0x00000000, PPC_INTEGER)
2472 {
2473     /* NIP cannot be restored if the memory exception comes from an helper */
2474     gen_update_nip(ctx, ctx->nip - 4);
2475     gen_addr_imm_index(cpu_T[0], ctx, 0);
2476     op_ldstm(stmw, rS(ctx->opcode));
2477 }
2478
2479 /***                    Integer load and store strings                     ***/
2480 #define op_ldsts(name, start) (*gen_op_##name[ctx->mem_idx])(start)
2481 #define op_ldstsx(name, rd, ra, rb) (*gen_op_##name[ctx->mem_idx])(rd, ra, rb)
2482 /* string load & stores are by definition endian-safe */
2483 #define gen_op_lswi_le_raw       gen_op_lswi_raw
2484 #define gen_op_lswi_le_user      gen_op_lswi_user
2485 #define gen_op_lswi_le_kernel    gen_op_lswi_kernel
2486 #define gen_op_lswi_le_hypv      gen_op_lswi_hypv
2487 #define gen_op_lswi_le_64_raw    gen_op_lswi_raw
2488 #define gen_op_lswi_le_64_user   gen_op_lswi_user
2489 #define gen_op_lswi_le_64_kernel gen_op_lswi_kernel
2490 #define gen_op_lswi_le_64_hypv   gen_op_lswi_hypv
2491 static GenOpFunc1 *gen_op_lswi[NB_MEM_FUNCS] = {
2492     GEN_MEM_FUNCS(lswi),
2493 };
2494 #define gen_op_lswx_le_raw       gen_op_lswx_raw
2495 #define gen_op_lswx_le_user      gen_op_lswx_user
2496 #define gen_op_lswx_le_kernel    gen_op_lswx_kernel
2497 #define gen_op_lswx_le_hypv      gen_op_lswx_hypv
2498 #define gen_op_lswx_le_64_raw    gen_op_lswx_raw
2499 #define gen_op_lswx_le_64_user   gen_op_lswx_user
2500 #define gen_op_lswx_le_64_kernel gen_op_lswx_kernel
2501 #define gen_op_lswx_le_64_hypv   gen_op_lswx_hypv
2502 static GenOpFunc3 *gen_op_lswx[NB_MEM_FUNCS] = {
2503     GEN_MEM_FUNCS(lswx),
2504 };
2505 #define gen_op_stsw_le_raw       gen_op_stsw_raw
2506 #define gen_op_stsw_le_user      gen_op_stsw_user
2507 #define gen_op_stsw_le_kernel    gen_op_stsw_kernel
2508 #define gen_op_stsw_le_hypv      gen_op_stsw_hypv
2509 #define gen_op_stsw_le_64_raw    gen_op_stsw_raw
2510 #define gen_op_stsw_le_64_user   gen_op_stsw_user
2511 #define gen_op_stsw_le_64_kernel gen_op_stsw_kernel
2512 #define gen_op_stsw_le_64_hypv   gen_op_stsw_hypv
2513 static GenOpFunc1 *gen_op_stsw[NB_MEM_FUNCS] = {
2514     GEN_MEM_FUNCS(stsw),
2515 };
2516
2517 /* lswi */
2518 /* PowerPC32 specification says we must generate an exception if
2519  * rA is in the range of registers to be loaded.
2520  * In an other hand, IBM says this is valid, but rA won't be loaded.
2521  * For now, I'll follow the spec...
2522  */
2523 GEN_HANDLER(lswi, 0x1F, 0x15, 0x12, 0x00000001, PPC_STRING)
2524 {
2525     int nb = NB(ctx->opcode);
2526     int start = rD(ctx->opcode);
2527     int ra = rA(ctx->opcode);
2528     int nr;
2529
2530     if (nb == 0)
2531         nb = 32;
2532     nr = nb / 4;
2533     if (unlikely(((start + nr) > 32  &&
2534                   start <= ra && (start + nr - 32) > ra) ||
2535                  ((start + nr) <= 32 && start <= ra && (start + nr) > ra))) {
2536         GEN_EXCP(ctx, POWERPC_EXCP_PROGRAM,
2537                  POWERPC_EXCP_INVAL | POWERPC_EXCP_INVAL_LSWX);
2538         return;
2539     }
2540     /* NIP cannot be restored if the memory exception comes from an helper */
2541     gen_update_nip(ctx, ctx->nip - 4);
2542     gen_addr_register(cpu_T[0], ctx);
2543     tcg_gen_movi_tl(cpu_T[1], nb);
2544     op_ldsts(lswi, start);
2545 }
2546
2547 /* lswx */
2548 GEN_HANDLER(lswx, 0x1F, 0x15, 0x10, 0x00000001, PPC_STRING)
2549 {
2550     int ra = rA(ctx->opcode);
2551     int rb = rB(ctx->opcode);
2552
2553     /* NIP cannot be restored if the memory exception comes from an helper */
2554     gen_update_nip(ctx, ctx->nip - 4);
2555     gen_addr_reg_index(cpu_T[0], ctx);
2556     if (ra == 0) {
2557         ra = rb;
2558     }
2559     gen_op_load_xer_bc();
2560     op_ldstsx(lswx, rD(ctx->opcode), ra, rb);
2561 }
2562
2563 /* stswi */
2564 GEN_HANDLER(stswi, 0x1F, 0x15, 0x16, 0x00000001, PPC_STRING)
2565 {
2566     int nb = NB(ctx->opcode);
2567
2568     /* NIP cannot be restored if the memory exception comes from an helper */
2569     gen_update_nip(ctx, ctx->nip - 4);
2570     gen_addr_register(cpu_T[0], ctx);
2571     if (nb == 0)
2572         nb = 32;
2573     tcg_gen_movi_tl(cpu_T[1], nb);
2574     op_ldsts(stsw, rS(ctx->opcode));
2575 }
2576
2577 /* stswx */
2578 GEN_HANDLER(stswx, 0x1F, 0x15, 0x14, 0x00000001, PPC_STRING)
2579 {
2580     /* NIP cannot be restored if the memory exception comes from an helper */
2581     gen_update_nip(ctx, ctx->nip - 4);
2582     gen_addr_reg_index(cpu_T[0], ctx);
2583     gen_op_load_xer_bc();
2584     op_ldsts(stsw, rS(ctx->opcode));
2585 }
2586
2587 /***                        Memory synchronisation                         ***/
2588 /* eieio */
2589 GEN_HANDLER(eieio, 0x1F, 0x16, 0x1A, 0x03FFF801, PPC_MEM_EIEIO)
2590 {
2591 }
2592
2593 /* isync */
2594 GEN_HANDLER(isync, 0x13, 0x16, 0x04, 0x03FFF801, PPC_MEM)
2595 {
2596     GEN_STOP(ctx);
2597 }
2598
2599 #define op_lwarx() (*gen_op_lwarx[ctx->mem_idx])()
2600 #define op_stwcx() (*gen_op_stwcx[ctx->mem_idx])()
2601 static GenOpFunc *gen_op_lwarx[NB_MEM_FUNCS] = {
2602     GEN_MEM_FUNCS(lwarx),
2603 };
2604 static GenOpFunc *gen_op_stwcx[NB_MEM_FUNCS] = {
2605     GEN_MEM_FUNCS(stwcx),
2606 };
2607
2608 /* lwarx */
2609 GEN_HANDLER(lwarx, 0x1F, 0x14, 0x00, 0x00000001, PPC_RES)
2610 {
2611     /* NIP cannot be restored if the memory exception comes from an helper */
2612     gen_update_nip(ctx, ctx->nip - 4);
2613     gen_addr_reg_index(cpu_T[0], ctx);
2614     op_lwarx();
2615     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[1]);
2616 }
2617
2618 /* stwcx. */
2619 GEN_HANDLER2(stwcx_, "stwcx.", 0x1F, 0x16, 0x04, 0x00000000, PPC_RES)
2620 {
2621     /* NIP cannot be restored if the memory exception comes from an helper */
2622     gen_update_nip(ctx, ctx->nip - 4);
2623     gen_addr_reg_index(cpu_T[0], ctx);
2624     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);
2625     op_stwcx();
2626 }
2627
2628 #if defined(TARGET_PPC64)
2629 #define op_ldarx() (*gen_op_ldarx[ctx->mem_idx])()
2630 #define op_stdcx() (*gen_op_stdcx[ctx->mem_idx])()
2631 static GenOpFunc *gen_op_ldarx[NB_MEM_FUNCS] = {
2632     GEN_MEM_FUNCS(ldarx),
2633 };
2634 static GenOpFunc *gen_op_stdcx[NB_MEM_FUNCS] = {
2635     GEN_MEM_FUNCS(stdcx),
2636 };
2637
2638 /* ldarx */
2639 GEN_HANDLER(ldarx, 0x1F, 0x14, 0x02, 0x00000001, PPC_64B)
2640 {
2641     /* NIP cannot be restored if the memory exception comes from an helper */
2642     gen_update_nip(ctx, ctx->nip - 4);
2643     gen_addr_reg_index(cpu_T[0], ctx);
2644     op_ldarx();
2645     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[1]);
2646 }
2647
2648 /* stdcx. */
2649 GEN_HANDLER2(stdcx_, "stdcx.", 0x1F, 0x16, 0x06, 0x00000000, PPC_64B)
2650 {
2651     /* NIP cannot be restored if the memory exception comes from an helper */
2652     gen_update_nip(ctx, ctx->nip - 4);
2653     gen_addr_reg_index(cpu_T[0], ctx);
2654     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);
2655     op_stdcx();
2656 }
2657 #endif /* defined(TARGET_PPC64) */
2658
2659 /* sync */
2660 GEN_HANDLER(sync, 0x1F, 0x16, 0x12, 0x039FF801, PPC_MEM_SYNC)
2661 {
2662 }
2663
2664 /* wait */
2665 GEN_HANDLER(wait, 0x1F, 0x1E, 0x01, 0x03FFF801, PPC_WAIT)
2666 {
2667     /* Stop translation, as the CPU is supposed to sleep from now */
2668     gen_op_wait();
2669     GEN_EXCP(ctx, EXCP_HLT, 1);
2670 }
2671
2672 /***                         Floating-point load                           ***/
2673 #define GEN_LDF(width, opc, type)                                             \
2674 GEN_HANDLER(l##width, opc, 0xFF, 0xFF, 0x00000000, type)                      \
2675 {                                                                             \
2676     if (unlikely(!ctx->fpu_enabled)) {                                        \
2677         GEN_EXCP_NO_FP(ctx);                                                  \
2678         return;                                                               \
2679     }                                                                         \
2680     gen_addr_imm_index(cpu_T[0], ctx, 0);                                     \
2681     op_ldst(l##width);                                                        \
2682     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);                     \
2683 }
2684
2685 #define GEN_LDUF(width, opc, type)                                            \
2686 GEN_HANDLER(l##width##u, opc, 0xFF, 0xFF, 0x00000000, type)                   \
2687 {                                                                             \
2688     if (unlikely(!ctx->fpu_enabled)) {                                        \
2689         GEN_EXCP_NO_FP(ctx);                                                  \
2690         return;                                                               \
2691     }                                                                         \
2692     if (unlikely(rA(ctx->opcode) == 0)) {                                     \
2693         GEN_EXCP_INVAL(ctx);                                                  \
2694         return;                                                               \
2695     }                                                                         \
2696     gen_addr_imm_index(cpu_T[0], ctx, 0);                                     \
2697     op_ldst(l##width);                                                        \
2698     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);                     \
2699     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);                       \
2700 }
2701
2702 #define GEN_LDUXF(width, opc, type)                                           \
2703 GEN_HANDLER(l##width##ux, 0x1F, 0x17, opc, 0x00000001, type)                  \
2704 {                                                                             \
2705     if (unlikely(!ctx->fpu_enabled)) {                                        \
2706         GEN_EXCP_NO_FP(ctx);                                                  \
2707         return;                                                               \
2708     }                                                                         \
2709     if (unlikely(rA(ctx->opcode) == 0)) {                                     \
2710         GEN_EXCP_INVAL(ctx);                                                  \
2711         return;                                                               \
2712     }                                                                         \
2713     gen_addr_reg_index(cpu_T[0], ctx);                                        \
2714     op_ldst(l##width);                                                        \
2715     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);                     \
2716     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);                       \
2717 }
2718
2719 #define GEN_LDXF(width, opc2, opc3, type)                                     \
2720 GEN_HANDLER(l##width##x, 0x1F, opc2, opc3, 0x00000001, type)                  \
2721 {                                                                             \
2722     if (unlikely(!ctx->fpu_enabled)) {                                        \
2723         GEN_EXCP_NO_FP(ctx);                                                  \
2724         return;                                                               \
2725     }                                                                         \
2726     gen_addr_reg_index(cpu_T[0], ctx);                                        \
2727     op_ldst(l##width);                                                        \
2728     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);                     \
2729 }
2730
2731 #define GEN_LDFS(width, op, type)                                             \
2732 OP_LD_TABLE(width);                                                           \
2733 GEN_LDF(width, op | 0x20, type);                                              \
2734 GEN_LDUF(width, op | 0x21, type);                                             \
2735 GEN_LDUXF(width, op | 0x01, type);                                            \
2736 GEN_LDXF(width, 0x17, op | 0x00, type)
2737
2738 /* lfd lfdu lfdux lfdx */
2739 GEN_LDFS(fd, 0x12, PPC_FLOAT);
2740 /* lfs lfsu lfsux lfsx */
2741 GEN_LDFS(fs, 0x10, PPC_FLOAT);
2742
2743 /***                         Floating-point store                          ***/
2744 #define GEN_STF(width, opc, type)                                             \
2745 GEN_HANDLER(st##width, opc, 0xFF, 0xFF, 0x00000000, type)                     \
2746 {                                                                             \
2747     if (unlikely(!ctx->fpu_enabled)) {                                        \
2748         GEN_EXCP_NO_FP(ctx);                                                  \
2749         return;                                                               \
2750     }                                                                         \
2751     gen_addr_imm_index(cpu_T[0], ctx, 0);                                     \
2752     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rS(ctx->opcode)]);                     \
2753     op_ldst(st##width);                                                       \
2754 }
2755
2756 #define GEN_STUF(width, opc, type)                                            \
2757 GEN_HANDLER(st##width##u, opc, 0xFF, 0xFF, 0x00000000, type)                  \
2758 {                                                                             \
2759     if (unlikely(!ctx->fpu_enabled)) {                                        \
2760         GEN_EXCP_NO_FP(ctx);                                                  \
2761         return;                                                               \
2762     }                                                                         \
2763     if (unlikely(rA(ctx->opcode) == 0)) {                                     \
2764         GEN_EXCP_INVAL(ctx);                                                  \
2765         return;                                                               \
2766     }                                                                         \
2767     gen_addr_imm_index(cpu_T[0], ctx, 0);                                     \
2768     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rS(ctx->opcode)]);                     \
2769     op_ldst(st##width);                                                       \
2770     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);                       \
2771 }
2772
2773 #define GEN_STUXF(width, opc, type)                                           \
2774 GEN_HANDLER(st##width##ux, 0x1F, 0x17, opc, 0x00000001, type)                 \
2775 {                                                                             \
2776     if (unlikely(!ctx->fpu_enabled)) {                                        \
2777         GEN_EXCP_NO_FP(ctx);                                                  \
2778         return;                                                               \
2779     }                                                                         \
2780     if (unlikely(rA(ctx->opcode) == 0)) {                                     \
2781         GEN_EXCP_INVAL(ctx);                                                  \
2782         return;                                                               \
2783     }                                                                         \
2784     gen_addr_reg_index(cpu_T[0], ctx);                                        \
2785     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rS(ctx->opcode)]);                     \
2786     op_ldst(st##width);                                                       \
2787     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);                       \
2788 }
2789
2790 #define GEN_STXF(width, opc2, opc3, type)                                     \
2791 GEN_HANDLER(st##width##x, 0x1F, opc2, opc3, 0x00000001, type)                 \
2792 {                                                                             \
2793     if (unlikely(!ctx->fpu_enabled)) {                                        \
2794         GEN_EXCP_NO_FP(ctx);                                                  \
2795         return;                                                               \
2796     }                                                                         \
2797     gen_addr_reg_index(cpu_T[0], ctx);                                        \
2798     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rS(ctx->opcode)]);                     \
2799     op_ldst(st##width);                                                       \
2800 }
2801
2802 #define GEN_STFS(width, op, type)                                             \
2803 OP_ST_TABLE(width);                                                           \
2804 GEN_STF(width, op | 0x20, type);                                              \
2805 GEN_STUF(width, op | 0x21, type);                                             \
2806 GEN_STUXF(width, op | 0x01, type);                                            \
2807 GEN_STXF(width, 0x17, op | 0x00, type)
2808
2809 /* stfd stfdu stfdux stfdx */
2810 GEN_STFS(fd, 0x16, PPC_FLOAT);
2811 /* stfs stfsu stfsux stfsx */
2812 GEN_STFS(fs, 0x14, PPC_FLOAT);
2813
2814 /* Optional: */
2815 /* stfiwx */
2816 OP_ST_TABLE(fiw);
2817 GEN_STXF(fiw, 0x17, 0x1E, PPC_FLOAT_STFIWX);
2818
2819 /***                                Branch                                 ***/
2820 static always_inline void gen_goto_tb (DisasContext *ctx, int n,
2821                                        target_ulong dest)
2822 {
2823     TranslationBlock *tb;
2824     tb = ctx->tb;
2825     if ((tb->pc & TARGET_PAGE_MASK) == (dest & TARGET_PAGE_MASK) &&
2826         likely(!ctx->singlestep_enabled)) {
2827         tcg_gen_goto_tb(n);
2828         tcg_gen_movi_tl(cpu_T[1], dest);
2829 #if defined(TARGET_PPC64)
2830         if (ctx->sf_mode)
2831             tcg_gen_andi_tl(cpu_nip, cpu_T[1], ~3);
2832         else
2833 #endif
2834             tcg_gen_andi_tl(cpu_nip, cpu_T[1], (uint32_t)~3);
2835         tcg_gen_exit_tb((long)tb + n);
2836     } else {
2837         tcg_gen_movi_tl(cpu_T[1], dest);
2838 #if defined(TARGET_PPC64)
2839         if (ctx->sf_mode)
2840             tcg_gen_andi_tl(cpu_nip, cpu_T[1], ~3);
2841         else
2842 #endif
2843             tcg_gen_andi_tl(cpu_nip, cpu_T[1], (uint32_t)~3);
2844         if (unlikely(ctx->singlestep_enabled)) {
2845             if ((ctx->singlestep_enabled &
2846                  (CPU_BRANCH_STEP | CPU_SINGLE_STEP)) &&
2847                 ctx->exception == POWERPC_EXCP_BRANCH) {
2848                 target_ulong tmp = ctx->nip;
2849                 ctx->nip = dest;
2850                 GEN_EXCP(ctx, POWERPC_EXCP_TRACE, 0);
2851                 ctx->nip = tmp;
2852             }
2853             if (ctx->singlestep_enabled & GDBSTUB_SINGLE_STEP) {
2854                 gen_update_nip(ctx, dest);
2855                 gen_op_debug();
2856             }
2857         }
2858         tcg_gen_exit_tb(0);
2859     }
2860 }
2861
2862 static always_inline void gen_setlr (DisasContext *ctx, target_ulong nip)
2863 {
2864 #if defined(TARGET_PPC64)
2865     if (ctx->sf_mode != 0 && (nip >> 32))
2866         gen_op_setlr_64(ctx->nip >> 32, ctx->nip);
2867     else
2868 #endif
2869         gen_op_setlr(ctx->nip);
2870 }
2871
2872 /* b ba bl bla */
2873 GEN_HANDLER(b, 0x12, 0xFF, 0xFF, 0x00000000, PPC_FLOW)
2874 {
2875     target_ulong li, target;
2876
2877     ctx->exception = POWERPC_EXCP_BRANCH;
2878     /* sign extend LI */
2879 #if defined(TARGET_PPC64)
2880     if (ctx->sf_mode)
2881         li = ((int64_t)LI(ctx->opcode) << 38) >> 38;
2882     else
2883 #endif
2884         li = ((int32_t)LI(ctx->opcode) << 6) >> 6;
2885     if (likely(AA(ctx->opcode) == 0))
2886         target = ctx->nip + li - 4;
2887     else
2888         target = li;
2889 #if defined(TARGET_PPC64)
2890     if (!ctx->sf_mode)
2891         target = (uint32_t)target;
2892 #endif
2893     if (LK(ctx->opcode))
2894         gen_setlr(ctx, ctx->nip);
2895     gen_goto_tb(ctx, 0, target);
2896 }
2897
2898 #define BCOND_IM  0
2899 #define BCOND_LR  1
2900 #define BCOND_CTR 2
2901
2902 static always_inline void gen_bcond (DisasContext *ctx, int type)
2903 {
2904     target_ulong target = 0;
2905     target_ulong li;
2906     uint32_t bo = BO(ctx->opcode);
2907     uint32_t bi = BI(ctx->opcode);
2908     uint32_t mask;
2909
2910     ctx->exception = POWERPC_EXCP_BRANCH;
2911     if ((bo & 0x4) == 0)
2912         gen_op_dec_ctr();
2913     switch(type) {
2914     case BCOND_IM:
2915         li = (target_long)((int16_t)(BD(ctx->opcode)));
2916         if (likely(AA(ctx->opcode) == 0)) {
2917             target = ctx->nip + li - 4;
2918         } else {
2919             target = li;
2920         }
2921 #if defined(TARGET_PPC64)
2922         if (!ctx->sf_mode)
2923             target = (uint32_t)target;
2924 #endif
2925         break;
2926     case BCOND_CTR:
2927         gen_op_movl_T1_ctr();
2928         break;
2929     default:
2930     case BCOND_LR:
2931         gen_op_movl_T1_lr();
2932         break;
2933     }
2934     if (LK(ctx->opcode))
2935         gen_setlr(ctx, ctx->nip);
2936     if (bo & 0x10) {
2937         /* No CR condition */
2938         switch (bo & 0x6) {
2939         case 0:
2940 #if defined(TARGET_PPC64)
2941             if (ctx->sf_mode)
2942                 gen_op_test_ctr_64();
2943             else
2944 #endif
2945                 gen_op_test_ctr();
2946             break;
2947         case 2:
2948 #if defined(TARGET_PPC64)
2949             if (ctx->sf_mode)
2950                 gen_op_test_ctrz_64();
2951             else
2952 #endif
2953                 gen_op_test_ctrz();
2954             break;
2955         default:
2956         case 4:
2957         case 6:
2958             if (type == BCOND_IM) {
2959                 gen_goto_tb(ctx, 0, target);
2960                 return;
2961             } else {
2962 #if defined(TARGET_PPC64)
2963                 if (ctx->sf_mode)
2964                     tcg_gen_andi_tl(cpu_nip, cpu_T[1], ~3);
2965                 else
2966 #endif
2967                     tcg_gen_andi_tl(cpu_nip, cpu_T[1], (uint32_t)~3);
2968                 goto no_test;
2969             }
2970             break;
2971         }
2972     } else {
2973         mask = 1 << (3 - (bi & 0x03));
2974         tcg_gen_mov_i32(cpu_T[0], cpu_crf[bi >> 2]);
2975         if (bo & 0x8) {
2976             switch (bo & 0x6) {
2977             case 0:
2978 #if defined(TARGET_PPC64)
2979                 if (ctx->sf_mode)
2980                     gen_op_test_ctr_true_64(mask);
2981                 else
2982 #endif
2983                     gen_op_test_ctr_true(mask);
2984                 break;
2985             case 2:
2986 #if defined(TARGET_PPC64)
2987                 if (ctx->sf_mode)
2988                     gen_op_test_ctrz_true_64(mask);
2989                 else
2990 #endif
2991                     gen_op_test_ctrz_true(mask);
2992                 break;
2993             default:
2994             case 4:
2995             case 6:
2996                 gen_op_test_true(mask);
2997                 break;
2998             }
2999         } else {
3000             switch (bo & 0x6) {
3001             case 0:
3002 #if defined(TARGET_PPC64)
3003                 if (ctx->sf_mode)
3004                     gen_op_test_ctr_false_64(mask);
3005                 else
3006 #endif
3007                     gen_op_test_ctr_false(mask);
3008                 break;
3009             case 2:
3010 #if defined(TARGET_PPC64)
3011                 if (ctx->sf_mode)
3012                     gen_op_test_ctrz_false_64(mask);
3013                 else
3014 #endif
3015                     gen_op_test_ctrz_false(mask);
3016                 break;
3017             default:
3018             case 4:
3019             case 6:
3020                 gen_op_test_false(mask);
3021                 break;
3022             }
3023         }
3024     }
3025     if (type == BCOND_IM) {
3026         int l1 = gen_new_label();
3027         gen_op_jz_T0(l1);
3028         gen_goto_tb(ctx, 0, target);
3029         gen_set_label(l1);
3030         gen_goto_tb(ctx, 1, ctx->nip);
3031     } else {
3032 #if defined(TARGET_PPC64)
3033         if (ctx->sf_mode)
3034             gen_op_btest_T1_64(ctx->nip >> 32, ctx->nip);
3035         else
3036 #endif
3037             gen_op_btest_T1(ctx->nip);
3038     no_test:
3039         tcg_gen_exit_tb(0);
3040     }
3041 }
3042
3043 GEN_HANDLER(bc, 0x10, 0xFF, 0xFF, 0x00000000, PPC_FLOW)
3044 {
3045     gen_bcond(ctx, BCOND_IM);
3046 }
3047
3048 GEN_HANDLER(bcctr, 0x13, 0x10, 0x10, 0x00000000, PPC_FLOW)
3049 {
3050     gen_bcond(ctx, BCOND_CTR);
3051 }
3052
3053 GEN_HANDLER(bclr, 0x13, 0x10, 0x00, 0x00000000, PPC_FLOW)
3054 {
3055     gen_bcond(ctx, BCOND_LR);
3056 }
3057
3058 /***                      Condition register logical                       ***/
3059 #define GEN_CRLOGIC(op, opc)                                                  \
3060 GEN_HANDLER(cr##op, 0x13, 0x01, opc, 0x00000001, PPC_INTEGER)                 \
3061 {                                                                             \
3062     uint8_t bitmask;                                                          \
3063     int sh;                                                                   \
3064     tcg_gen_mov_i32(cpu_T[0], cpu_crf[crbA(ctx->opcode) >> 2]);               \
3065     sh = (crbD(ctx->opcode) & 0x03) - (crbA(ctx->opcode) & 0x03);             \
3066     if (sh > 0)                                                               \
3067         gen_op_srli_T0(sh);                                                   \
3068     else if (sh < 0)                                                          \
3069         gen_op_sli_T0(-sh);                                                   \
3070     tcg_gen_mov_i32(cpu_T[1], cpu_crf[crbB(ctx->opcode) >> 2]);               \
3071     sh = (crbD(ctx->opcode) & 0x03) - (crbB(ctx->opcode) & 0x03);             \
3072     if (sh > 0)                                                               \
3073         gen_op_srli_T1(sh);                                                   \
3074     else if (sh < 0)                                                          \
3075         gen_op_sli_T1(-sh);                                                   \
3076     gen_op_##op();                                                            \
3077     bitmask = 1 << (3 - (crbD(ctx->opcode) & 0x03));                          \
3078     tcg_gen_andi_tl(cpu_T[0], cpu_T[0], bitmask);                             \
3079     tcg_gen_andi_i32(cpu_T[1], cpu_crf[crbD(ctx->opcode) >> 2], ~bitmask);    \
3080     gen_op_or();                                                              \
3081     tcg_gen_andi_i32(cpu_crf[crbD(ctx->opcode) >> 2], cpu_T[0], 0xf);         \
3082 }
3083
3084 /* crand */
3085 GEN_CRLOGIC(and, 0x08);
3086 /* crandc */
3087 GEN_CRLOGIC(andc, 0x04);
3088 /* creqv */
3089 GEN_CRLOGIC(eqv, 0x09);
3090 /* crnand */
3091 GEN_CRLOGIC(nand, 0x07);
3092 /* crnor */
3093 GEN_CRLOGIC(nor, 0x01);
3094 /* cror */
3095 GEN_CRLOGIC(or, 0x0E);
3096 /* crorc */
3097 GEN_CRLOGIC(orc, 0x0D);
3098 /* crxor */
3099 GEN_CRLOGIC(xor, 0x06);
3100 /* mcrf */
3101 GEN_HANDLER(mcrf, 0x13, 0x00, 0xFF, 0x00000001, PPC_INTEGER)
3102 {
3103     tcg_gen_mov_i32(cpu_crf[crfD(ctx->opcode)], cpu_crf[crfS(ctx->opcode)]);
3104 }
3105
3106 /***                           System linkage                              ***/
3107 /* rfi (supervisor only) */
3108 GEN_HANDLER(rfi, 0x13, 0x12, 0x01, 0x03FF8001, PPC_FLOW)
3109 {
3110 #if defined(CONFIG_USER_ONLY)
3111     GEN_EXCP_PRIVOPC(ctx);
3112 #else
3113     /* Restore CPU state */
3114     if (unlikely(!ctx->supervisor)) {
3115         GEN_EXCP_PRIVOPC(ctx);
3116         return;
3117     }
3118     gen_op_rfi();
3119     GEN_SYNC(ctx);
3120 #endif
3121 }
3122
3123 #if defined(TARGET_PPC64)
3124 GEN_HANDLER(rfid, 0x13, 0x12, 0x00, 0x03FF8001, PPC_64B)
3125 {
3126 #if defined(CONFIG_USER_ONLY)
3127     GEN_EXCP_PRIVOPC(ctx);
3128 #else
3129     /* Restore CPU state */
3130     if (unlikely(!ctx->supervisor)) {
3131         GEN_EXCP_PRIVOPC(ctx);
3132         return;
3133     }
3134     gen_op_rfid();
3135     GEN_SYNC(ctx);
3136 #endif
3137 }
3138
3139 GEN_HANDLER(hrfid, 0x13, 0x12, 0x08, 0x03FF8001, PPC_64H)
3140 {
3141 #if defined(CONFIG_USER_ONLY)
3142     GEN_EXCP_PRIVOPC(ctx);
3143 #else
3144     /* Restore CPU state */
3145     if (unlikely(ctx->supervisor <= 1)) {
3146         GEN_EXCP_PRIVOPC(ctx);
3147         return;
3148     }
3149     gen_op_hrfid();
3150     GEN_SYNC(ctx);
3151 #endif
3152 }
3153 #endif
3154
3155 /* sc */
3156 #if defined(CONFIG_USER_ONLY)
3157 #define POWERPC_SYSCALL POWERPC_EXCP_SYSCALL_USER
3158 #else
3159 #define POWERPC_SYSCALL POWERPC_EXCP_SYSCALL
3160 #endif
3161 GEN_HANDLER(sc, 0x11, 0xFF, 0xFF, 0x03FFF01D, PPC_FLOW)
3162 {
3163     uint32_t lev;
3164
3165     lev = (ctx->opcode >> 5) & 0x7F;
3166     GEN_EXCP(ctx, POWERPC_SYSCALL, lev);
3167 }
3168
3169 /***                                Trap                                   ***/
3170 /* tw */
3171 GEN_HANDLER(tw, 0x1F, 0x04, 0x00, 0x00000001, PPC_FLOW)
3172 {
3173     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3174     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3175     /* Update the nip since this might generate a trap exception */
3176     gen_update_nip(ctx, ctx->nip);
3177     gen_op_tw(TO(ctx->opcode));
3178 }
3179
3180 /* twi */
3181 GEN_HANDLER(twi, 0x03, 0xFF, 0xFF, 0x00000000, PPC_FLOW)
3182 {
3183     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3184     tcg_gen_movi_tl(cpu_T[1], SIMM(ctx->opcode));
3185     /* Update the nip since this might generate a trap exception */
3186     gen_update_nip(ctx, ctx->nip);
3187     gen_op_tw(TO(ctx->opcode));
3188 }
3189
3190 #if defined(TARGET_PPC64)
3191 /* td */
3192 GEN_HANDLER(td, 0x1F, 0x04, 0x02, 0x00000001, PPC_64B)
3193 {
3194     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3195     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3196     /* Update the nip since this might generate a trap exception */
3197     gen_update_nip(ctx, ctx->nip);
3198     gen_op_td(TO(ctx->opcode));
3199 }
3200
3201 /* tdi */
3202 GEN_HANDLER(tdi, 0x02, 0xFF, 0xFF, 0x00000000, PPC_64B)
3203 {
3204     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3205     tcg_gen_movi_tl(cpu_T[1], SIMM(ctx->opcode));
3206     /* Update the nip since this might generate a trap exception */
3207     gen_update_nip(ctx, ctx->nip);
3208     gen_op_td(TO(ctx->opcode));
3209 }
3210 #endif
3211
3212 /***                          Processor control                            ***/
3213 /* mcrxr */
3214 GEN_HANDLER(mcrxr, 0x1F, 0x00, 0x10, 0x007FF801, PPC_MISC)
3215 {
3216     gen_op_load_xer_cr();
3217     tcg_gen_andi_i32(cpu_crf[crfD(ctx->opcode)], cpu_T[0], 0xf);
3218     gen_op_clear_xer_ov();
3219     gen_op_clear_xer_ca();
3220 }
3221
3222 /* mfcr */
3223 GEN_HANDLER(mfcr, 0x1F, 0x13, 0x00, 0x00000801, PPC_MISC)
3224 {
3225     uint32_t crm, crn;
3226
3227     if (likely(ctx->opcode & 0x00100000)) {
3228         crm = CRM(ctx->opcode);
3229         if (likely((crm ^ (crm - 1)) == 0)) {
3230             crn = ffs(crm);
3231             tcg_gen_mov_i32(cpu_T[0], cpu_crf[7 - crn]);
3232         }
3233     } else {
3234         gen_op_load_cr();
3235     }
3236     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3237 }
3238
3239 /* mfmsr */
3240 GEN_HANDLER(mfmsr, 0x1F, 0x13, 0x02, 0x001FF801, PPC_MISC)
3241 {
3242 #if defined(CONFIG_USER_ONLY)
3243     GEN_EXCP_PRIVREG(ctx);
3244 #else
3245     if (unlikely(!ctx->supervisor)) {
3246         GEN_EXCP_PRIVREG(ctx);
3247         return;
3248     }
3249     gen_op_load_msr();
3250     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3251 #endif
3252 }
3253
3254 #if 1
3255 #define SPR_NOACCESS ((void *)(-1UL))
3256 #else
3257 static void spr_noaccess (void *opaque, int sprn)
3258 {
3259     sprn = ((sprn >> 5) & 0x1F) | ((sprn & 0x1F) << 5);
3260     printf("ERROR: try to access SPR %d !\n", sprn);
3261 }
3262 #define SPR_NOACCESS (&spr_noaccess)
3263 #endif
3264
3265 /* mfspr */
3266 static always_inline void gen_op_mfspr (DisasContext *ctx)
3267 {
3268     void (*read_cb)(void *opaque, int sprn);
3269     uint32_t sprn = SPR(ctx->opcode);
3270
3271 #if !defined(CONFIG_USER_ONLY)
3272     if (ctx->supervisor == 2)
3273         read_cb = ctx->spr_cb[sprn].hea_read;
3274     else if (ctx->supervisor)
3275         read_cb = ctx->spr_cb[sprn].oea_read;
3276     else
3277 #endif
3278         read_cb = ctx->spr_cb[sprn].uea_read;
3279     if (likely(read_cb != NULL)) {
3280         if (likely(read_cb != SPR_NOACCESS)) {
3281             (*read_cb)(ctx, sprn);
3282             tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3283         } else {
3284             /* Privilege exception */
3285             /* This is a hack to avoid warnings when running Linux:
3286              * this OS breaks the PowerPC virtualisation model,
3287              * allowing userland application to read the PVR
3288              */
3289             if (sprn != SPR_PVR) {
3290                 if (loglevel != 0) {
3291                     fprintf(logfile, "Trying to read privileged spr %d %03x at "
3292                             ADDRX "\n", sprn, sprn, ctx->nip);
3293                 }
3294                 printf("Trying to read privileged spr %d %03x at " ADDRX "\n",
3295                        sprn, sprn, ctx->nip);
3296             }
3297             GEN_EXCP_PRIVREG(ctx);
3298         }
3299     } else {
3300         /* Not defined */
3301         if (loglevel != 0) {
3302             fprintf(logfile, "Trying to read invalid spr %d %03x at "
3303                     ADDRX "\n", sprn, sprn, ctx->nip);
3304         }
3305         printf("Trying to read invalid spr %d %03x at " ADDRX "\n",
3306                sprn, sprn, ctx->nip);
3307         GEN_EXCP(ctx, POWERPC_EXCP_PROGRAM,
3308                  POWERPC_EXCP_INVAL | POWERPC_EXCP_INVAL_SPR);
3309     }
3310 }
3311
3312 GEN_HANDLER(mfspr, 0x1F, 0x13, 0x0A, 0x00000001, PPC_MISC)
3313 {
3314     gen_op_mfspr(ctx);
3315 }
3316
3317 /* mftb */
3318 GEN_HANDLER(mftb, 0x1F, 0x13, 0x0B, 0x00000001, PPC_MFTB)
3319 {
3320     gen_op_mfspr(ctx);
3321 }
3322
3323 /* mtcrf */
3324 GEN_HANDLER(mtcrf, 0x1F, 0x10, 0x04, 0x00000801, PPC_MISC)
3325 {
3326     uint32_t crm, crn;
3327
3328     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
3329     crm = CRM(ctx->opcode);
3330     if (likely((ctx->opcode & 0x00100000) || (crm ^ (crm - 1)) == 0)) {
3331         crn = ffs(crm);
3332         gen_op_srli_T0(crn * 4);
3333         tcg_gen_andi_i32(cpu_crf[7 - crn], cpu_T[0], 0xf);
3334     } else {
3335         gen_op_store_cr(crm);
3336     }
3337 }
3338
3339 /* mtmsr */
3340 #if defined(TARGET_PPC64)
3341 GEN_HANDLER(mtmsrd, 0x1F, 0x12, 0x05, 0x001EF801, PPC_64B)
3342 {
3343 #if defined(CONFIG_USER_ONLY)
3344     GEN_EXCP_PRIVREG(ctx);
3345 #else
3346     if (unlikely(!ctx->supervisor)) {
3347         GEN_EXCP_PRIVREG(ctx);
3348         return;
3349     }
3350     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
3351     if (ctx->opcode & 0x00010000) {
3352         /* Special form that does not need any synchronisation */
3353         gen_op_update_riee();
3354     } else {
3355         /* XXX: we need to update nip before the store
3356          *      if we enter power saving mode, we will exit the loop
3357          *      directly from ppc_store_msr
3358          */
3359         gen_update_nip(ctx, ctx->nip);
3360         gen_op_store_msr();
3361         /* Must stop the translation as machine state (may have) changed */
3362         /* Note that mtmsr is not always defined as context-synchronizing */
3363         ctx->exception = POWERPC_EXCP_STOP;
3364     }
3365 #endif
3366 }
3367 #endif
3368
3369 GEN_HANDLER(mtmsr, 0x1F, 0x12, 0x04, 0x001FF801, PPC_MISC)
3370 {
3371 #if defined(CONFIG_USER_ONLY)
3372     GEN_EXCP_PRIVREG(ctx);
3373 #else
3374     if (unlikely(!ctx->supervisor)) {
3375         GEN_EXCP_PRIVREG(ctx);
3376         return;
3377     }
3378     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
3379     if (ctx->opcode & 0x00010000) {
3380         /* Special form that does not need any synchronisation */
3381         gen_op_update_riee();
3382     } else {
3383         /* XXX: we need to update nip before the store
3384          *      if we enter power saving mode, we will exit the loop
3385          *      directly from ppc_store_msr
3386          */
3387         gen_update_nip(ctx, ctx->nip);
3388 #if defined(TARGET_PPC64)
3389         if (!ctx->sf_mode)
3390             gen_op_store_msr_32();
3391         else
3392 #endif
3393             gen_op_store_msr();
3394         /* Must stop the translation as machine state (may have) changed */
3395         /* Note that mtmsrd is not always defined as context-synchronizing */
3396         ctx->exception = POWERPC_EXCP_STOP;
3397     }
3398 #endif
3399 }
3400
3401 /* mtspr */
3402 GEN_HANDLER(mtspr, 0x1F, 0x13, 0x0E, 0x00000001, PPC_MISC)
3403 {
3404     void (*write_cb)(void *opaque, int sprn);
3405     uint32_t sprn = SPR(ctx->opcode);
3406
3407 #if !defined(CONFIG_USER_ONLY)
3408     if (ctx->supervisor == 2)
3409         write_cb = ctx->spr_cb[sprn].hea_write;
3410     else if (ctx->supervisor)
3411         write_cb = ctx->spr_cb[sprn].oea_write;
3412     else
3413 #endif
3414         write_cb = ctx->spr_cb[sprn].uea_write;
3415     if (likely(write_cb != NULL)) {
3416         if (likely(write_cb != SPR_NOACCESS)) {
3417             tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
3418             (*write_cb)(ctx, sprn);
3419         } else {
3420             /* Privilege exception */
3421             if (loglevel != 0) {
3422                 fprintf(logfile, "Trying to write privileged spr %d %03x at "
3423                         ADDRX "\n", sprn, sprn, ctx->nip);
3424             }
3425             printf("Trying to write privileged spr %d %03x at " ADDRX "\n",
3426                    sprn, sprn, ctx->nip);
3427             GEN_EXCP_PRIVREG(ctx);
3428         }
3429     } else {
3430         /* Not defined */
3431         if (loglevel != 0) {
3432             fprintf(logfile, "Trying to write invalid spr %d %03x at "
3433                     ADDRX "\n", sprn, sprn, ctx->nip);
3434         }
3435         printf("Trying to write invalid spr %d %03x at " ADDRX "\n",
3436                sprn, sprn, ctx->nip);
3437         GEN_EXCP(ctx, POWERPC_EXCP_PROGRAM,
3438                  POWERPC_EXCP_INVAL | POWERPC_EXCP_INVAL_SPR);
3439     }
3440 }
3441
3442 /***                         Cache management                              ***/
3443 /* dcbf */
3444 GEN_HANDLER(dcbf, 0x1F, 0x16, 0x02, 0x03C00001, PPC_CACHE)
3445 {
3446     /* XXX: specification says this is treated as a load by the MMU */
3447     gen_addr_reg_index(cpu_T[0], ctx);
3448     op_ldst(lbz);
3449 }
3450
3451 /* dcbi (Supervisor only) */
3452 GEN_HANDLER(dcbi, 0x1F, 0x16, 0x0E, 0x03E00001, PPC_CACHE)
3453 {
3454 #if defined(CONFIG_USER_ONLY)
3455     GEN_EXCP_PRIVOPC(ctx);
3456 #else
3457     if (unlikely(!ctx->supervisor)) {
3458         GEN_EXCP_PRIVOPC(ctx);
3459         return;
3460     }
3461     gen_addr_reg_index(cpu_T[0], ctx);
3462     /* XXX: specification says this should be treated as a store by the MMU */
3463     op_ldst(lbz);
3464     op_ldst(stb);
3465 #endif
3466 }
3467
3468 /* dcdst */
3469 GEN_HANDLER(dcbst, 0x1F, 0x16, 0x01, 0x03E00001, PPC_CACHE)
3470 {
3471     /* XXX: specification say this is treated as a load by the MMU */
3472     gen_addr_reg_index(cpu_T[0], ctx);
3473     op_ldst(lbz);
3474 }
3475
3476 /* dcbt */
3477 GEN_HANDLER(dcbt, 0x1F, 0x16, 0x08, 0x02000001, PPC_CACHE)
3478 {
3479     /* interpreted as no-op */
3480     /* XXX: specification say this is treated as a load by the MMU
3481      *      but does not generate any exception
3482      */
3483 }
3484
3485 /* dcbtst */
3486 GEN_HANDLER(dcbtst, 0x1F, 0x16, 0x07, 0x02000001, PPC_CACHE)
3487 {
3488     /* interpreted as no-op */
3489     /* XXX: specification say this is treated as a load by the MMU
3490      *      but does not generate any exception
3491      */
3492 }
3493
3494 /* dcbz */
3495 #define op_dcbz(n) (*gen_op_dcbz[n][ctx->mem_idx])()
3496 static GenOpFunc *gen_op_dcbz[4][NB_MEM_FUNCS] = {
3497     /* 32 bytes cache line size */
3498     {
3499 #define gen_op_dcbz_l32_le_raw        gen_op_dcbz_l32_raw
3500 #define gen_op_dcbz_l32_le_user       gen_op_dcbz_l32_user
3501 #define gen_op_dcbz_l32_le_kernel     gen_op_dcbz_l32_kernel
3502 #define gen_op_dcbz_l32_le_hypv       gen_op_dcbz_l32_hypv
3503 #define gen_op_dcbz_l32_le_64_raw     gen_op_dcbz_l32_64_raw
3504 #define gen_op_dcbz_l32_le_64_user    gen_op_dcbz_l32_64_user
3505 #define gen_op_dcbz_l32_le_64_kernel  gen_op_dcbz_l32_64_kernel
3506 #define gen_op_dcbz_l32_le_64_hypv    gen_op_dcbz_l32_64_hypv
3507         GEN_MEM_FUNCS(dcbz_l32),
3508     },
3509     /* 64 bytes cache line size */
3510     {
3511 #define gen_op_dcbz_l64_le_raw        gen_op_dcbz_l64_raw
3512 #define gen_op_dcbz_l64_le_user       gen_op_dcbz_l64_user
3513 #define gen_op_dcbz_l64_le_kernel     gen_op_dcbz_l64_kernel
3514 #define gen_op_dcbz_l64_le_hypv       gen_op_dcbz_l64_hypv
3515 #define gen_op_dcbz_l64_le_64_raw     gen_op_dcbz_l64_64_raw
3516 #define gen_op_dcbz_l64_le_64_user    gen_op_dcbz_l64_64_user
3517 #define gen_op_dcbz_l64_le_64_kernel  gen_op_dcbz_l64_64_kernel
3518 #define gen_op_dcbz_l64_le_64_hypv    gen_op_dcbz_l64_64_hypv
3519         GEN_MEM_FUNCS(dcbz_l64),
3520     },
3521     /* 128 bytes cache line size */
3522     {
3523 #define gen_op_dcbz_l128_le_raw       gen_op_dcbz_l128_raw
3524 #define gen_op_dcbz_l128_le_user      gen_op_dcbz_l128_user
3525 #define gen_op_dcbz_l128_le_kernel    gen_op_dcbz_l128_kernel
3526 #define gen_op_dcbz_l128_le_hypv      gen_op_dcbz_l128_hypv
3527 #define gen_op_dcbz_l128_le_64_raw    gen_op_dcbz_l128_64_raw
3528 #define gen_op_dcbz_l128_le_64_user   gen_op_dcbz_l128_64_user
3529 #define gen_op_dcbz_l128_le_64_kernel gen_op_dcbz_l128_64_kernel
3530 #define gen_op_dcbz_l128_le_64_hypv   gen_op_dcbz_l128_64_hypv
3531         GEN_MEM_FUNCS(dcbz_l128),
3532     },
3533     /* tunable cache line size */
3534     {
3535 #define gen_op_dcbz_le_raw            gen_op_dcbz_raw
3536 #define gen_op_dcbz_le_user           gen_op_dcbz_user
3537 #define gen_op_dcbz_le_kernel         gen_op_dcbz_kernel
3538 #define gen_op_dcbz_le_hypv           gen_op_dcbz_hypv
3539 #define gen_op_dcbz_le_64_raw         gen_op_dcbz_64_raw
3540 #define gen_op_dcbz_le_64_user        gen_op_dcbz_64_user
3541 #define gen_op_dcbz_le_64_kernel      gen_op_dcbz_64_kernel
3542 #define gen_op_dcbz_le_64_hypv        gen_op_dcbz_64_hypv
3543         GEN_MEM_FUNCS(dcbz),
3544     },
3545 };
3546
3547 static always_inline void handler_dcbz (DisasContext *ctx,
3548                                         int dcache_line_size)
3549 {
3550     int n;
3551
3552     switch (dcache_line_size) {
3553     case 32:
3554         n = 0;
3555         break;
3556     case 64:
3557         n = 1;
3558         break;
3559     case 128:
3560         n = 2;
3561         break;
3562     default:
3563         n = 3;
3564         break;
3565     }
3566     op_dcbz(n);
3567 }
3568
3569 GEN_HANDLER(dcbz, 0x1F, 0x16, 0x1F, 0x03E00001, PPC_CACHE_DCBZ)
3570 {
3571     gen_addr_reg_index(cpu_T[0], ctx);
3572     handler_dcbz(ctx, ctx->dcache_line_size);
3573     gen_op_check_reservation();
3574 }
3575
3576 GEN_HANDLER2(dcbz_970, "dcbz", 0x1F, 0x16, 0x1F, 0x03C00001, PPC_CACHE_DCBZT)
3577 {
3578     gen_addr_reg_index(cpu_T[0], ctx);
3579     if (ctx->opcode & 0x00200000)
3580         handler_dcbz(ctx, ctx->dcache_line_size);
3581     else
3582         handler_dcbz(ctx, -1);
3583     gen_op_check_reservation();
3584 }
3585
3586 /* icbi */
3587 #define op_icbi() (*gen_op_icbi[ctx->mem_idx])()
3588 #define gen_op_icbi_le_raw       gen_op_icbi_raw
3589 #define gen_op_icbi_le_user      gen_op_icbi_user
3590 #define gen_op_icbi_le_kernel    gen_op_icbi_kernel
3591 #define gen_op_icbi_le_hypv      gen_op_icbi_hypv
3592 #define gen_op_icbi_le_64_raw    gen_op_icbi_64_raw
3593 #define gen_op_icbi_le_64_user   gen_op_icbi_64_user
3594 #define gen_op_icbi_le_64_kernel gen_op_icbi_64_kernel
3595 #define gen_op_icbi_le_64_hypv   gen_op_icbi_64_hypv
3596 static GenOpFunc *gen_op_icbi[NB_MEM_FUNCS] = {
3597     GEN_MEM_FUNCS(icbi),
3598 };
3599
3600 GEN_HANDLER(icbi, 0x1F, 0x16, 0x1E, 0x03E00001, PPC_CACHE_ICBI)
3601 {
3602     /* NIP cannot be restored if the memory exception comes from an helper */
3603     gen_update_nip(ctx, ctx->nip - 4);
3604     gen_addr_reg_index(cpu_T[0], ctx);
3605     op_icbi();
3606 }
3607
3608 /* Optional: */
3609 /* dcba */
3610 GEN_HANDLER(dcba, 0x1F, 0x16, 0x17, 0x03E00001, PPC_CACHE_DCBA)
3611 {
3612     /* interpreted as no-op */
3613     /* XXX: specification say this is treated as a store by the MMU
3614      *      but does not generate any exception
3615      */
3616 }
3617
3618 /***                    Segment register manipulation                      ***/
3619 /* Supervisor only: */
3620 /* mfsr */
3621 GEN_HANDLER(mfsr, 0x1F, 0x13, 0x12, 0x0010F801, PPC_SEGMENT)
3622 {
3623 #if defined(CONFIG_USER_ONLY)
3624     GEN_EXCP_PRIVREG(ctx);
3625 #else
3626     if (unlikely(!ctx->supervisor)) {
3627         GEN_EXCP_PRIVREG(ctx);
3628         return;
3629     }
3630     tcg_gen_movi_tl(cpu_T[1], SR(ctx->opcode));
3631     gen_op_load_sr();
3632     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3633 #endif
3634 }
3635
3636 /* mfsrin */
3637 GEN_HANDLER(mfsrin, 0x1F, 0x13, 0x14, 0x001F0001, PPC_SEGMENT)
3638 {
3639 #if defined(CONFIG_USER_ONLY)
3640     GEN_EXCP_PRIVREG(ctx);
3641 #else
3642     if (unlikely(!ctx->supervisor)) {
3643         GEN_EXCP_PRIVREG(ctx);
3644         return;
3645     }
3646     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3647     gen_op_srli_T1(28);
3648     gen_op_load_sr();
3649     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3650 #endif
3651 }
3652
3653 /* mtsr */
3654 GEN_HANDLER(mtsr, 0x1F, 0x12, 0x06, 0x0010F801, PPC_SEGMENT)
3655 {
3656 #if defined(CONFIG_USER_ONLY)
3657     GEN_EXCP_PRIVREG(ctx);
3658 #else
3659     if (unlikely(!ctx->supervisor)) {
3660         GEN_EXCP_PRIVREG(ctx);
3661         return;
3662     }
3663     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
3664     tcg_gen_movi_tl(cpu_T[1], SR(ctx->opcode));
3665     gen_op_store_sr();
3666 #endif
3667 }
3668
3669 /* mtsrin */
3670 GEN_HANDLER(mtsrin, 0x1F, 0x12, 0x07, 0x001F0001, PPC_SEGMENT)
3671 {
3672 #if defined(CONFIG_USER_ONLY)
3673     GEN_EXCP_PRIVREG(ctx);
3674 #else
3675     if (unlikely(!ctx->supervisor)) {
3676         GEN_EXCP_PRIVREG(ctx);
3677         return;
3678     }
3679     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
3680     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3681     gen_op_srli_T1(28);
3682     gen_op_store_sr();
3683 #endif
3684 }
3685
3686 #if defined(TARGET_PPC64)
3687 /* Specific implementation for PowerPC 64 "bridge" emulation using SLB */
3688 /* mfsr */
3689 GEN_HANDLER2(mfsr_64b, "mfsr", 0x1F, 0x13, 0x12, 0x0010F801, PPC_SEGMENT_64B)
3690 {
3691 #if defined(CONFIG_USER_ONLY)
3692     GEN_EXCP_PRIVREG(ctx);
3693 #else
3694     if (unlikely(!ctx->supervisor)) {
3695         GEN_EXCP_PRIVREG(ctx);
3696         return;
3697     }
3698     tcg_gen_movi_tl(cpu_T[1], SR(ctx->opcode));
3699     gen_op_load_slb();
3700     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3701 #endif
3702 }
3703
3704 /* mfsrin */
3705 GEN_HANDLER2(mfsrin_64b, "mfsrin", 0x1F, 0x13, 0x14, 0x001F0001,
3706              PPC_SEGMENT_64B)
3707 {
3708 #if defined(CONFIG_USER_ONLY)
3709     GEN_EXCP_PRIVREG(ctx);
3710 #else
3711     if (unlikely(!ctx->supervisor)) {
3712         GEN_EXCP_PRIVREG(ctx);
3713         return;
3714     }
3715     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3716     gen_op_srli_T1(28);
3717     gen_op_load_slb();
3718     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3719 #endif
3720 }
3721
3722 /* mtsr */
3723 GEN_HANDLER2(mtsr_64b, "mtsr", 0x1F, 0x12, 0x06, 0x0010F801, PPC_SEGMENT_64B)
3724 {
3725 #if defined(CONFIG_USER_ONLY)
3726     GEN_EXCP_PRIVREG(ctx);
3727 #else
3728     if (unlikely(!ctx->supervisor)) {
3729         GEN_EXCP_PRIVREG(ctx);
3730         return;
3731     }
3732     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
3733     tcg_gen_movi_tl(cpu_T[1], SR(ctx->opcode));
3734     gen_op_store_slb();
3735 #endif
3736 }
3737
3738 /* mtsrin */
3739 GEN_HANDLER2(mtsrin_64b, "mtsrin", 0x1F, 0x12, 0x07, 0x001F0001,
3740              PPC_SEGMENT_64B)
3741 {
3742 #if defined(CONFIG_USER_ONLY)
3743     GEN_EXCP_PRIVREG(ctx);
3744 #else
3745     if (unlikely(!ctx->supervisor)) {
3746         GEN_EXCP_PRIVREG(ctx);
3747         return;
3748     }
3749     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
3750     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3751     gen_op_srli_T1(28);
3752     gen_op_store_slb();
3753 #endif
3754 }
3755 #endif /* defined(TARGET_PPC64) */
3756
3757 /***                      Lookaside buffer management                      ***/
3758 /* Optional & supervisor only: */
3759 /* tlbia */
3760 GEN_HANDLER(tlbia, 0x1F, 0x12, 0x0B, 0x03FFFC01, PPC_MEM_TLBIA)
3761 {
3762 #if defined(CONFIG_USER_ONLY)
3763     GEN_EXCP_PRIVOPC(ctx);
3764 #else
3765     if (unlikely(!ctx->supervisor)) {
3766         GEN_EXCP_PRIVOPC(ctx);
3767         return;
3768     }
3769     gen_op_tlbia();
3770 #endif
3771 }
3772
3773 /* tlbie */
3774 GEN_HANDLER(tlbie, 0x1F, 0x12, 0x09, 0x03FF0001, PPC_MEM_TLBIE)
3775 {
3776 #if defined(CONFIG_USER_ONLY)
3777     GEN_EXCP_PRIVOPC(ctx);
3778 #else
3779     if (unlikely(!ctx->supervisor)) {
3780         GEN_EXCP_PRIVOPC(ctx);
3781         return;
3782     }
3783     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rB(ctx->opcode)]);
3784 #if defined(TARGET_PPC64)
3785     if (ctx->sf_mode)
3786         gen_op_tlbie_64();
3787     else
3788 #endif
3789         gen_op_tlbie();
3790 #endif
3791 }
3792
3793 /* tlbsync */
3794 GEN_HANDLER(tlbsync, 0x1F, 0x16, 0x11, 0x03FFF801, PPC_MEM_TLBSYNC)
3795 {
3796 #if defined(CONFIG_USER_ONLY)
3797     GEN_EXCP_PRIVOPC(ctx);
3798 #else
3799     if (unlikely(!ctx->supervisor)) {
3800         GEN_EXCP_PRIVOPC(ctx);
3801         return;
3802     }
3803     /* This has no effect: it should ensure that all previous
3804      * tlbie have completed
3805      */
3806     GEN_STOP(ctx);
3807 #endif
3808 }
3809
3810 #if defined(TARGET_PPC64)
3811 /* slbia */
3812 GEN_HANDLER(slbia, 0x1F, 0x12, 0x0F, 0x03FFFC01, PPC_SLBI)
3813 {
3814 #if defined(CONFIG_USER_ONLY)
3815     GEN_EXCP_PRIVOPC(ctx);
3816 #else
3817     if (unlikely(!ctx->supervisor)) {
3818         GEN_EXCP_PRIVOPC(ctx);
3819         return;
3820     }
3821     gen_op_slbia();
3822 #endif
3823 }
3824
3825 /* slbie */
3826 GEN_HANDLER(slbie, 0x1F, 0x12, 0x0D, 0x03FF0001, PPC_SLBI)
3827 {
3828 #if defined(CONFIG_USER_ONLY)
3829     GEN_EXCP_PRIVOPC(ctx);
3830 #else
3831     if (unlikely(!ctx->supervisor)) {
3832         GEN_EXCP_PRIVOPC(ctx);
3833         return;
3834     }
3835     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rB(ctx->opcode)]);
3836     gen_op_slbie();
3837 #endif
3838 }
3839 #endif
3840
3841 /***                              External control                         ***/
3842 /* Optional: */
3843 #define op_eciwx() (*gen_op_eciwx[ctx->mem_idx])()
3844 #define op_ecowx() (*gen_op_ecowx[ctx->mem_idx])()
3845 static GenOpFunc *gen_op_eciwx[NB_MEM_FUNCS] = {
3846     GEN_MEM_FUNCS(eciwx),
3847 };
3848 static GenOpFunc *gen_op_ecowx[NB_MEM_FUNCS] = {
3849     GEN_MEM_FUNCS(ecowx),
3850 };
3851
3852 /* eciwx */
3853 GEN_HANDLER(eciwx, 0x1F, 0x16, 0x0D, 0x00000001, PPC_EXTERN)
3854 {
3855     /* Should check EAR[E] & alignment ! */
3856     gen_addr_reg_index(cpu_T[0], ctx);
3857     op_eciwx();
3858     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3859 }
3860
3861 /* ecowx */
3862 GEN_HANDLER(ecowx, 0x1F, 0x16, 0x09, 0x00000001, PPC_EXTERN)
3863 {
3864     /* Should check EAR[E] & alignment ! */
3865     gen_addr_reg_index(cpu_T[0], ctx);
3866     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);
3867     op_ecowx();
3868 }
3869
3870 /* PowerPC 601 specific instructions */
3871 /* abs - abs. */
3872 GEN_HANDLER(abs, 0x1F, 0x08, 0x0B, 0x0000F800, PPC_POWER_BR)
3873 {
3874     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3875     gen_op_POWER_abs();
3876     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3877     if (unlikely(Rc(ctx->opcode) != 0))
3878         gen_set_Rc0(ctx);
3879 }
3880
3881 /* abso - abso. */
3882 GEN_HANDLER(abso, 0x1F, 0x08, 0x1B, 0x0000F800, PPC_POWER_BR)
3883 {
3884     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3885     gen_op_POWER_abso();
3886     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3887     if (unlikely(Rc(ctx->opcode) != 0))
3888         gen_set_Rc0(ctx);
3889 }
3890
3891 /* clcs */
3892 GEN_HANDLER(clcs, 0x1F, 0x10, 0x13, 0x0000F800, PPC_POWER_BR)
3893 {
3894     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3895     gen_op_POWER_clcs();
3896     /* Rc=1 sets CR0 to an undefined state */
3897     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3898 }
3899
3900 /* div - div. */
3901 GEN_HANDLER(div, 0x1F, 0x0B, 0x0A, 0x00000000, PPC_POWER_BR)
3902 {
3903     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3904     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3905     gen_op_POWER_div();
3906     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3907     if (unlikely(Rc(ctx->opcode) != 0))
3908         gen_set_Rc0(ctx);
3909 }
3910
3911 /* divo - divo. */
3912 GEN_HANDLER(divo, 0x1F, 0x0B, 0x1A, 0x00000000, PPC_POWER_BR)
3913 {
3914     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3915     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3916     gen_op_POWER_divo();
3917     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3918     if (unlikely(Rc(ctx->opcode) != 0))
3919         gen_set_Rc0(ctx);
3920 }
3921
3922 /* divs - divs. */
3923 GEN_HANDLER(divs, 0x1F, 0x0B, 0x0B, 0x00000000, PPC_POWER_BR)
3924 {
3925     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3926     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3927     gen_op_POWER_divs();
3928     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3929     if (unlikely(Rc(ctx->opcode) != 0))
3930         gen_set_Rc0(ctx);
3931 }
3932
3933 /* divso - divso. */
3934 GEN_HANDLER(divso, 0x1F, 0x0B, 0x1B, 0x00000000, PPC_POWER_BR)
3935 {
3936     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3937     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3938     gen_op_POWER_divso();
3939     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3940     if (unlikely(Rc(ctx->opcode) != 0))
3941         gen_set_Rc0(ctx);
3942 }
3943
3944 /* doz - doz. */
3945 GEN_HANDLER(doz, 0x1F, 0x08, 0x08, 0x00000000, PPC_POWER_BR)
3946 {
3947     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3948     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3949     gen_op_POWER_doz();
3950     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3951     if (unlikely(Rc(ctx->opcode) != 0))
3952         gen_set_Rc0(ctx);
3953 }
3954
3955 /* dozo - dozo. */
3956 GEN_HANDLER(dozo, 0x1F, 0x08, 0x18, 0x00000000, PPC_POWER_BR)
3957 {
3958     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3959     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
3960     gen_op_POWER_dozo();
3961     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3962     if (unlikely(Rc(ctx->opcode) != 0))
3963         gen_set_Rc0(ctx);
3964 }
3965
3966 /* dozi */
3967 GEN_HANDLER(dozi, 0x09, 0xFF, 0xFF, 0x00000000, PPC_POWER_BR)
3968 {
3969     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
3970     tcg_gen_movi_tl(cpu_T[1], SIMM(ctx->opcode));
3971     gen_op_POWER_doz();
3972     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
3973 }
3974
3975 /* As lscbx load from memory byte after byte, it's always endian safe.
3976  * Original POWER is 32 bits only, define 64 bits ops as 32 bits ones
3977  */
3978 #define op_POWER_lscbx(start, ra, rb)                                         \
3979 (*gen_op_POWER_lscbx[ctx->mem_idx])(start, ra, rb)
3980 #define gen_op_POWER_lscbx_64_raw       gen_op_POWER_lscbx_raw
3981 #define gen_op_POWER_lscbx_64_user      gen_op_POWER_lscbx_user
3982 #define gen_op_POWER_lscbx_64_kernel    gen_op_POWER_lscbx_kernel
3983 #define gen_op_POWER_lscbx_64_hypv      gen_op_POWER_lscbx_hypv
3984 #define gen_op_POWER_lscbx_le_raw       gen_op_POWER_lscbx_raw
3985 #define gen_op_POWER_lscbx_le_user      gen_op_POWER_lscbx_user
3986 #define gen_op_POWER_lscbx_le_kernel    gen_op_POWER_lscbx_kernel
3987 #define gen_op_POWER_lscbx_le_hypv      gen_op_POWER_lscbx_hypv
3988 #define gen_op_POWER_lscbx_le_64_raw    gen_op_POWER_lscbx_raw
3989 #define gen_op_POWER_lscbx_le_64_user   gen_op_POWER_lscbx_user
3990 #define gen_op_POWER_lscbx_le_64_kernel gen_op_POWER_lscbx_kernel
3991 #define gen_op_POWER_lscbx_le_64_hypv   gen_op_POWER_lscbx_hypv
3992 static GenOpFunc3 *gen_op_POWER_lscbx[NB_MEM_FUNCS] = {
3993     GEN_MEM_FUNCS(POWER_lscbx),
3994 };
3995
3996 /* lscbx - lscbx. */
3997 GEN_HANDLER(lscbx, 0x1F, 0x15, 0x08, 0x00000000, PPC_POWER_BR)
3998 {
3999     int ra = rA(ctx->opcode);
4000     int rb = rB(ctx->opcode);
4001
4002     gen_addr_reg_index(cpu_T[0], ctx);
4003     if (ra == 0) {
4004         ra = rb;
4005     }
4006     /* NIP cannot be restored if the memory exception comes from an helper */
4007     gen_update_nip(ctx, ctx->nip - 4);
4008     gen_op_load_xer_bc();
4009     gen_op_load_xer_cmp();
4010     op_POWER_lscbx(rD(ctx->opcode), ra, rb);
4011     gen_op_store_xer_bc();
4012     if (unlikely(Rc(ctx->opcode) != 0))
4013         gen_set_Rc0(ctx);
4014 }
4015
4016 /* maskg - maskg. */
4017 GEN_HANDLER(maskg, 0x1F, 0x1D, 0x00, 0x00000000, PPC_POWER_BR)
4018 {
4019     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4020     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4021     gen_op_POWER_maskg();
4022     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4023     if (unlikely(Rc(ctx->opcode) != 0))
4024         gen_set_Rc0(ctx);
4025 }
4026
4027 /* maskir - maskir. */
4028 GEN_HANDLER(maskir, 0x1F, 0x1D, 0x10, 0x00000000, PPC_POWER_BR)
4029 {
4030     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
4031     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);
4032     tcg_gen_mov_tl(cpu_T[2], cpu_gpr[rB(ctx->opcode)]);
4033     gen_op_POWER_maskir();
4034     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4035     if (unlikely(Rc(ctx->opcode) != 0))
4036         gen_set_Rc0(ctx);
4037 }
4038
4039 /* mul - mul. */
4040 GEN_HANDLER(mul, 0x1F, 0x0B, 0x03, 0x00000000, PPC_POWER_BR)
4041 {
4042     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
4043     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4044     gen_op_POWER_mul();
4045     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
4046     if (unlikely(Rc(ctx->opcode) != 0))
4047         gen_set_Rc0(ctx);
4048 }
4049
4050 /* mulo - mulo. */
4051 GEN_HANDLER(mulo, 0x1F, 0x0B, 0x13, 0x00000000, PPC_POWER_BR)
4052 {
4053     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
4054     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4055     gen_op_POWER_mulo();
4056     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
4057     if (unlikely(Rc(ctx->opcode) != 0))
4058         gen_set_Rc0(ctx);
4059 }
4060
4061 /* nabs - nabs. */
4062 GEN_HANDLER(nabs, 0x1F, 0x08, 0x0F, 0x00000000, PPC_POWER_BR)
4063 {
4064     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
4065     gen_op_POWER_nabs();
4066     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
4067     if (unlikely(Rc(ctx->opcode) != 0))
4068         gen_set_Rc0(ctx);
4069 }
4070
4071 /* nabso - nabso. */
4072 GEN_HANDLER(nabso, 0x1F, 0x08, 0x1F, 0x00000000, PPC_POWER_BR)
4073 {
4074     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
4075     gen_op_POWER_nabso();
4076     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
4077     if (unlikely(Rc(ctx->opcode) != 0))
4078         gen_set_Rc0(ctx);
4079 }
4080
4081 /* rlmi - rlmi. */
4082 GEN_HANDLER(rlmi, 0x16, 0xFF, 0xFF, 0x00000000, PPC_POWER_BR)
4083 {
4084     uint32_t mb, me;
4085
4086     mb = MB(ctx->opcode);
4087     me = ME(ctx->opcode);
4088     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4089     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rA(ctx->opcode)]);
4090     tcg_gen_mov_tl(cpu_T[2], cpu_gpr[rB(ctx->opcode)]);
4091     gen_op_POWER_rlmi(MASK(mb, me), ~MASK(mb, me));
4092     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4093     if (unlikely(Rc(ctx->opcode) != 0))
4094         gen_set_Rc0(ctx);
4095 }
4096
4097 /* rrib - rrib. */
4098 GEN_HANDLER(rrib, 0x1F, 0x19, 0x10, 0x00000000, PPC_POWER_BR)
4099 {
4100     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4101     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rA(ctx->opcode)]);
4102     tcg_gen_mov_tl(cpu_T[2], cpu_gpr[rB(ctx->opcode)]);
4103     gen_op_POWER_rrib();
4104     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4105     if (unlikely(Rc(ctx->opcode) != 0))
4106         gen_set_Rc0(ctx);
4107 }
4108
4109 /* sle - sle. */
4110 GEN_HANDLER(sle, 0x1F, 0x19, 0x04, 0x00000000, PPC_POWER_BR)
4111 {
4112     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4113     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4114     gen_op_POWER_sle();
4115     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4116     if (unlikely(Rc(ctx->opcode) != 0))
4117         gen_set_Rc0(ctx);
4118 }
4119
4120 /* sleq - sleq. */
4121 GEN_HANDLER(sleq, 0x1F, 0x19, 0x06, 0x00000000, PPC_POWER_BR)
4122 {
4123     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4124     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4125     gen_op_POWER_sleq();
4126     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4127     if (unlikely(Rc(ctx->opcode) != 0))
4128         gen_set_Rc0(ctx);
4129 }
4130
4131 /* sliq - sliq. */
4132 GEN_HANDLER(sliq, 0x1F, 0x18, 0x05, 0x00000000, PPC_POWER_BR)
4133 {
4134     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4135     tcg_gen_movi_tl(cpu_T[1], SH(ctx->opcode));
4136     gen_op_POWER_sle();
4137     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4138     if (unlikely(Rc(ctx->opcode) != 0))
4139         gen_set_Rc0(ctx);
4140 }
4141
4142 /* slliq - slliq. */
4143 GEN_HANDLER(slliq, 0x1F, 0x18, 0x07, 0x00000000, PPC_POWER_BR)
4144 {
4145     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4146     tcg_gen_movi_tl(cpu_T[1], SH(ctx->opcode));
4147     gen_op_POWER_sleq();
4148     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4149     if (unlikely(Rc(ctx->opcode) != 0))
4150         gen_set_Rc0(ctx);
4151 }
4152
4153 /* sllq - sllq. */
4154 GEN_HANDLER(sllq, 0x1F, 0x18, 0x06, 0x00000000, PPC_POWER_BR)
4155 {
4156     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4157     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4158     gen_op_POWER_sllq();
4159     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4160     if (unlikely(Rc(ctx->opcode) != 0))
4161         gen_set_Rc0(ctx);
4162 }
4163
4164 /* slq - slq. */
4165 GEN_HANDLER(slq, 0x1F, 0x18, 0x04, 0x00000000, PPC_POWER_BR)
4166 {
4167     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4168     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4169     gen_op_POWER_slq();
4170     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4171     if (unlikely(Rc(ctx->opcode) != 0))
4172         gen_set_Rc0(ctx);
4173 }
4174
4175 /* sraiq - sraiq. */
4176 GEN_HANDLER(sraiq, 0x1F, 0x18, 0x1D, 0x00000000, PPC_POWER_BR)
4177 {
4178     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4179     tcg_gen_movi_tl(cpu_T[1], SH(ctx->opcode));
4180     gen_op_POWER_sraq();
4181     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4182     if (unlikely(Rc(ctx->opcode) != 0))
4183         gen_set_Rc0(ctx);
4184 }
4185
4186 /* sraq - sraq. */
4187 GEN_HANDLER(sraq, 0x1F, 0x18, 0x1C, 0x00000000, PPC_POWER_BR)
4188 {
4189     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4190     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4191     gen_op_POWER_sraq();
4192     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4193     if (unlikely(Rc(ctx->opcode) != 0))
4194         gen_set_Rc0(ctx);
4195 }
4196
4197 /* sre - sre. */
4198 GEN_HANDLER(sre, 0x1F, 0x19, 0x14, 0x00000000, PPC_POWER_BR)
4199 {
4200     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4201     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4202     gen_op_POWER_sre();
4203     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4204     if (unlikely(Rc(ctx->opcode) != 0))
4205         gen_set_Rc0(ctx);
4206 }
4207
4208 /* srea - srea. */
4209 GEN_HANDLER(srea, 0x1F, 0x19, 0x1C, 0x00000000, PPC_POWER_BR)
4210 {
4211     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4212     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4213     gen_op_POWER_srea();
4214     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4215     if (unlikely(Rc(ctx->opcode) != 0))
4216         gen_set_Rc0(ctx);
4217 }
4218
4219 /* sreq */
4220 GEN_HANDLER(sreq, 0x1F, 0x19, 0x16, 0x00000000, PPC_POWER_BR)
4221 {
4222     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4223     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4224     gen_op_POWER_sreq();
4225     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4226     if (unlikely(Rc(ctx->opcode) != 0))
4227         gen_set_Rc0(ctx);
4228 }
4229
4230 /* sriq */
4231 GEN_HANDLER(sriq, 0x1F, 0x18, 0x15, 0x00000000, PPC_POWER_BR)
4232 {
4233     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4234     tcg_gen_movi_tl(cpu_T[1], SH(ctx->opcode));
4235     gen_op_POWER_srq();
4236     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4237     if (unlikely(Rc(ctx->opcode) != 0))
4238         gen_set_Rc0(ctx);
4239 }
4240
4241 /* srliq */
4242 GEN_HANDLER(srliq, 0x1F, 0x18, 0x17, 0x00000000, PPC_POWER_BR)
4243 {
4244     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4245     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4246     tcg_gen_movi_tl(cpu_T[1], SH(ctx->opcode));
4247     gen_op_POWER_srlq();
4248     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4249     if (unlikely(Rc(ctx->opcode) != 0))
4250         gen_set_Rc0(ctx);
4251 }
4252
4253 /* srlq */
4254 GEN_HANDLER(srlq, 0x1F, 0x18, 0x16, 0x00000000, PPC_POWER_BR)
4255 {
4256     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4257     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4258     gen_op_POWER_srlq();
4259     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4260     if (unlikely(Rc(ctx->opcode) != 0))
4261         gen_set_Rc0(ctx);
4262 }
4263
4264 /* srq */
4265 GEN_HANDLER(srq, 0x1F, 0x18, 0x14, 0x00000000, PPC_POWER_BR)
4266 {
4267     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
4268     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
4269     gen_op_POWER_srq();
4270     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
4271     if (unlikely(Rc(ctx->opcode) != 0))
4272         gen_set_Rc0(ctx);
4273 }
4274
4275 /* PowerPC 602 specific instructions */
4276 /* dsa  */
4277 GEN_HANDLER(dsa, 0x1F, 0x14, 0x13, 0x03FFF801, PPC_602_SPEC)
4278 {
4279     /* XXX: TODO */
4280     GEN_EXCP_INVAL(ctx);
4281 }
4282
4283 /* esa */
4284 GEN_HANDLER(esa, 0x1F, 0x14, 0x12, 0x03FFF801, PPC_602_SPEC)
4285 {
4286     /* XXX: TODO */
4287     GEN_EXCP_INVAL(ctx);
4288 }
4289
4290 /* mfrom */
4291 GEN_HANDLER(mfrom, 0x1F, 0x09, 0x08, 0x03E0F801, PPC_602_SPEC)
4292 {
4293 #if defined(CONFIG_USER_ONLY)
4294     GEN_EXCP_PRIVOPC(ctx);
4295 #else
4296     if (unlikely(!ctx->supervisor)) {
4297         GEN_EXCP_PRIVOPC(ctx);
4298         return;
4299     }
4300     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
4301     gen_op_602_mfrom();
4302     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
4303 #endif
4304 }
4305
4306 /* 602 - 603 - G2 TLB management */
4307 /* tlbld */
4308 GEN_HANDLER2(tlbld_6xx, "tlbld", 0x1F, 0x12, 0x1E, 0x03FF0001, PPC_6xx_TLB)
4309 {
4310 #if defined(CONFIG_USER_ONLY)
4311     GEN_EXCP_PRIVOPC(ctx);
4312 #else
4313     if (unlikely(!ctx->supervisor)) {
4314         GEN_EXCP_PRIVOPC(ctx);
4315         return;
4316     }
4317     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rB(ctx->opcode)]);
4318     gen_op_6xx_tlbld();
4319 #endif
4320 }
4321
4322 /* tlbli */
4323 GEN_HANDLER2(tlbli_6xx, "tlbli", 0x1F, 0x12, 0x1F, 0x03FF0001, PPC_6xx_TLB)
4324 {
4325 #if defined(CONFIG_USER_ONLY)
4326     GEN_EXCP_PRIVOPC(ctx);
4327 #else
4328     if (unlikely(!ctx->supervisor)) {
4329         GEN_EXCP_PRIVOPC(ctx);
4330         return;
4331     }
4332     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rB(ctx->opcode)]);
4333     gen_op_6xx_tlbli();
4334 #endif
4335 }
4336
4337 /* 74xx TLB management */
4338 /* tlbld */
4339 GEN_HANDLER2(tlbld_74xx, "tlbld", 0x1F, 0x12, 0x1E, 0x03FF0001, PPC_74xx_TLB)
4340 {
4341 #if defined(CONFIG_USER_ONLY)
4342     GEN_EXCP_PRIVOPC(ctx);
4343 #else
4344     if (unlikely(!ctx->supervisor)) {
4345         GEN_EXCP_PRIVOPC(ctx);
4346         return;
4347     }
4348     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rB(ctx->opcode)]);
4349     gen_op_74xx_tlbld();
4350 #endif
4351 }
4352
4353 /* tlbli */
4354 GEN_HANDLER2(tlbli_74xx, "tlbli", 0x1F, 0x12, 0x1F, 0x03FF0001, PPC_74xx_TLB)
4355 {
4356 #if defined(CONFIG_USER_ONLY)
4357     GEN_EXCP_PRIVOPC(ctx);
4358 #else
4359     if (unlikely(!ctx->supervisor)) {
4360         GEN_EXCP_PRIVOPC(ctx);
4361         return;
4362     }
4363     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rB(ctx->opcode)]);
4364     gen_op_74xx_tlbli();
4365 #endif
4366 }
4367
4368 /* POWER instructions not in PowerPC 601 */
4369 /* clf */
4370 GEN_HANDLER(clf, 0x1F, 0x16, 0x03, 0x03E00000, PPC_POWER)
4371 {
4372     /* Cache line flush: implemented as no-op */
4373 }
4374
4375 /* cli */
4376 GEN_HANDLER(cli, 0x1F, 0x16, 0x0F, 0x03E00000, PPC_POWER)
4377 {
4378     /* Cache line invalidate: privileged and treated as no-op */
4379 #if defined(CONFIG_USER_ONLY)
4380     GEN_EXCP_PRIVOPC(ctx);
4381 #else
4382     if (unlikely(!ctx->supervisor)) {
4383         GEN_EXCP_PRIVOPC(ctx);
4384         return;
4385     }
4386 #endif
4387 }
4388
4389 /* dclst */
4390 GEN_HANDLER(dclst, 0x1F, 0x16, 0x13, 0x03E00000, PPC_POWER)
4391 {
4392     /* Data cache line store: treated as no-op */
4393 }
4394
4395 GEN_HANDLER(mfsri, 0x1F, 0x13, 0x13, 0x00000001, PPC_POWER)
4396 {
4397 #if defined(CONFIG_USER_ONLY)
4398     GEN_EXCP_PRIVOPC(ctx);
4399 #else
4400     if (unlikely(!ctx->supervisor)) {
4401         GEN_EXCP_PRIVOPC(ctx);
4402         return;
4403     }
4404     int ra = rA(ctx->opcode);
4405     int rd = rD(ctx->opcode);
4406
4407     gen_addr_reg_index(cpu_T[0], ctx);
4408     gen_op_POWER_mfsri();
4409     tcg_gen_mov_tl(cpu_gpr[rd], cpu_T[0]);
4410     if (ra != 0 && ra != rd)
4411         tcg_gen_mov_tl(cpu_gpr[ra], cpu_T[1]);
4412 #endif
4413 }
4414
4415 GEN_HANDLER(rac, 0x1F, 0x12, 0x19, 0x00000001, PPC_POWER)
4416 {
4417 #if defined(CONFIG_USER_ONLY)
4418     GEN_EXCP_PRIVOPC(ctx);
4419 #else
4420     if (unlikely(!ctx->supervisor)) {
4421         GEN_EXCP_PRIVOPC(ctx);
4422         return;
4423     }
4424     gen_addr_reg_index(cpu_T[0], ctx);
4425     gen_op_POWER_rac();
4426     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
4427 #endif
4428 }
4429
4430 GEN_HANDLER(rfsvc, 0x13, 0x12, 0x02, 0x03FFF0001, PPC_POWER)
4431 {
4432 #if defined(CONFIG_USER_ONLY)
4433     GEN_EXCP_PRIVOPC(ctx);
4434 #else
4435     if (unlikely(!ctx->supervisor)) {
4436         GEN_EXCP_PRIVOPC(ctx);
4437         return;
4438     }
4439     gen_op_POWER_rfsvc();
4440     GEN_SYNC(ctx);
4441 #endif
4442 }
4443
4444 /* svc is not implemented for now */
4445
4446 /* POWER2 specific instructions */
4447 /* Quad manipulation (load/store two floats at a time) */
4448 /* Original POWER2 is 32 bits only, define 64 bits ops as 32 bits ones */
4449 #define op_POWER2_lfq() (*gen_op_POWER2_lfq[ctx->mem_idx])()
4450 #define op_POWER2_stfq() (*gen_op_POWER2_stfq[ctx->mem_idx])()
4451 #define gen_op_POWER2_lfq_64_raw        gen_op_POWER2_lfq_raw
4452 #define gen_op_POWER2_lfq_64_user       gen_op_POWER2_lfq_user
4453 #define gen_op_POWER2_lfq_64_kernel     gen_op_POWER2_lfq_kernel
4454 #define gen_op_POWER2_lfq_64_hypv       gen_op_POWER2_lfq_hypv
4455 #define gen_op_POWER2_lfq_le_64_raw     gen_op_POWER2_lfq_le_raw
4456 #define gen_op_POWER2_lfq_le_64_user    gen_op_POWER2_lfq_le_user
4457 #define gen_op_POWER2_lfq_le_64_kernel  gen_op_POWER2_lfq_le_kernel
4458 #define gen_op_POWER2_lfq_le_64_hypv    gen_op_POWER2_lfq_le_hypv
4459 #define gen_op_POWER2_stfq_64_raw       gen_op_POWER2_stfq_raw
4460 #define gen_op_POWER2_stfq_64_user      gen_op_POWER2_stfq_user
4461 #define gen_op_POWER2_stfq_64_kernel    gen_op_POWER2_stfq_kernel
4462 #define gen_op_POWER2_stfq_64_hypv      gen_op_POWER2_stfq_hypv
4463 #define gen_op_POWER2_stfq_le_64_raw    gen_op_POWER2_stfq_le_raw
4464 #define gen_op_POWER2_stfq_le_64_user   gen_op_POWER2_stfq_le_user
4465 #define gen_op_POWER2_stfq_le_64_kernel gen_op_POWER2_stfq_le_kernel
4466 #define gen_op_POWER2_stfq_le_64_hypv   gen_op_POWER2_stfq_le_hypv
4467 static GenOpFunc *gen_op_POWER2_lfq[NB_MEM_FUNCS] = {
4468     GEN_MEM_FUNCS(POWER2_lfq),
4469 };
4470 static GenOpFunc *gen_op_POWER2_stfq[NB_MEM_FUNCS] = {
4471     GEN_MEM_FUNCS(POWER2_stfq),
4472 };
4473
4474 /* lfq */
4475 GEN_HANDLER(lfq, 0x38, 0xFF, 0xFF, 0x00000003, PPC_POWER2)
4476 {
4477     /* NIP cannot be restored if the memory exception comes from an helper */
4478     gen_update_nip(ctx, ctx->nip - 4);
4479     gen_addr_imm_index(cpu_T[0], ctx, 0);
4480     op_POWER2_lfq();
4481     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);
4482     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode) + 1], cpu_FT[1]);
4483 }
4484
4485 /* lfqu */
4486 GEN_HANDLER(lfqu, 0x39, 0xFF, 0xFF, 0x00000003, PPC_POWER2)
4487 {
4488     int ra = rA(ctx->opcode);
4489
4490     /* NIP cannot be restored if the memory exception comes from an helper */
4491     gen_update_nip(ctx, ctx->nip - 4);
4492     gen_addr_imm_index(cpu_T[0], ctx, 0);
4493     op_POWER2_lfq();
4494     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);
4495     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode) + 1], cpu_FT[1]);
4496     if (ra != 0)
4497         tcg_gen_mov_tl(cpu_gpr[ra], cpu_T[0]);
4498 }
4499
4500 /* lfqux */
4501 GEN_HANDLER(lfqux, 0x1F, 0x17, 0x19, 0x00000001, PPC_POWER2)
4502 {
4503     int ra = rA(ctx->opcode);
4504
4505     /* NIP cannot be restored if the memory exception comes from an helper */
4506     gen_update_nip(ctx, ctx->nip - 4);
4507     gen_addr_reg_index(cpu_T[0], ctx);
4508     op_POWER2_lfq();
4509     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);
4510     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode) + 1], cpu_FT[1]);
4511     if (ra != 0)
4512         tcg_gen_mov_tl(cpu_gpr[ra], cpu_T[0]);
4513 }
4514
4515 /* lfqx */
4516 GEN_HANDLER(lfqx, 0x1F, 0x17, 0x18, 0x00000001, PPC_POWER2)
4517 {
4518     /* NIP cannot be restored if the memory exception comes from an helper */
4519     gen_update_nip(ctx, ctx->nip - 4);
4520     gen_addr_reg_index(cpu_T[0], ctx);
4521     op_POWER2_lfq();
4522     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode)], cpu_FT[0]);
4523     tcg_gen_mov_i64(cpu_fpr[rD(ctx->opcode) + 1], cpu_FT[1]);
4524 }
4525
4526 /* stfq */
4527 GEN_HANDLER(stfq, 0x3C, 0xFF, 0xFF, 0x00000003, PPC_POWER2)
4528 {
4529     /* NIP cannot be restored if the memory exception comes from an helper */
4530     gen_update_nip(ctx, ctx->nip - 4);
4531     gen_addr_imm_index(cpu_T[0], ctx, 0);
4532     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rS(ctx->opcode)]);
4533     tcg_gen_mov_i64(cpu_FT[1], cpu_fpr[rS(ctx->opcode) + 1]);
4534     op_POWER2_stfq();
4535 }
4536
4537 /* stfqu */
4538 GEN_HANDLER(stfqu, 0x3D, 0xFF, 0xFF, 0x00000003, PPC_POWER2)
4539 {
4540     int ra = rA(ctx->opcode);
4541
4542     /* NIP cannot be restored if the memory exception comes from an helper */
4543     gen_update_nip(ctx, ctx->nip - 4);
4544     gen_addr_imm_index(cpu_T[0], ctx, 0);
4545     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rS(ctx->opcode)]);
4546     tcg_gen_mov_i64(cpu_FT[1], cpu_fpr[rS(ctx->opcode) + 1]);
4547     op_POWER2_stfq();
4548     if (ra != 0)
4549         tcg_gen_mov_tl(cpu_gpr[ra], cpu_T[0]);
4550 }
4551
4552 /* stfqux */
4553 GEN_HANDLER(stfqux, 0x1F, 0x17, 0x1D, 0x00000001, PPC_POWER2)
4554 {
4555     int ra = rA(ctx->opcode);
4556
4557     /* NIP cannot be restored if the memory exception comes from an helper */
4558     gen_update_nip(ctx, ctx->nip - 4);
4559     gen_addr_reg_index(cpu_T[0], ctx);
4560     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rS(ctx->opcode)]);
4561     tcg_gen_mov_i64(cpu_FT[1], cpu_fpr[rS(ctx->opcode) + 1]);
4562     op_POWER2_stfq();
4563     if (ra != 0)
4564         tcg_gen_mov_tl(cpu_gpr[ra], cpu_T[0]);
4565 }
4566
4567 /* stfqx */
4568 GEN_HANDLER(stfqx, 0x1F, 0x17, 0x1C, 0x00000001, PPC_POWER2)
4569 {
4570     /* NIP cannot be restored if the memory exception comes from an helper */
4571     gen_update_nip(ctx, ctx->nip - 4);
4572     gen_addr_reg_index(cpu_T[0], ctx);
4573     tcg_gen_mov_i64(cpu_FT[0], cpu_fpr[rS(ctx->opcode)]);
4574     tcg_gen_mov_i64(cpu_FT[1], cpu_fpr[rS(ctx->opcode) + 1]);
4575     op_POWER2_stfq();
4576 }
4577
4578 /* BookE specific instructions */
4579 /* XXX: not implemented on 440 ? */
4580 GEN_HANDLER(mfapidi, 0x1F, 0x13, 0x08, 0x0000F801, PPC_MFAPIDI)
4581 {
4582     /* XXX: TODO */
4583     GEN_EXCP_INVAL(ctx);
4584 }
4585
4586 /* XXX: not implemented on 440 ? */
4587 GEN_HANDLER(tlbiva, 0x1F, 0x12, 0x18, 0x03FFF801, PPC_TLBIVA)
4588 {
4589 #if defined(CONFIG_USER_ONLY)
4590     GEN_EXCP_PRIVOPC(ctx);
4591 #else
4592     if (unlikely(!ctx->supervisor)) {
4593         GEN_EXCP_PRIVOPC(ctx);
4594         return;
4595     }
4596     gen_addr_reg_index(cpu_T[0], ctx);
4597     /* Use the same micro-ops as for tlbie */
4598 #if defined(TARGET_PPC64)
4599     if (ctx->sf_mode)
4600         gen_op_tlbie_64();
4601     else
4602 #endif
4603         gen_op_tlbie();
4604 #endif
4605 }
4606
4607 /* All 405 MAC instructions are translated here */
4608 static always_inline void gen_405_mulladd_insn (DisasContext *ctx,
4609                                                 int opc2, int opc3,
4610                                                 int ra, int rb, int rt, int Rc)
4611 {
4612     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[ra]);
4613     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rb]);
4614     switch (opc3 & 0x0D) {
4615     case 0x05:
4616         /* macchw    - macchw.    - macchwo   - macchwo.   */
4617         /* macchws   - macchws.   - macchwso  - macchwso.  */
4618         /* nmacchw   - nmacchw.   - nmacchwo  - nmacchwo.  */
4619         /* nmacchws  - nmacchws.  - nmacchwso - nmacchwso. */
4620         /* mulchw - mulchw. */
4621         gen_op_405_mulchw();
4622         break;
4623     case 0x04:
4624         /* macchwu   - macchwu.   - macchwuo  - macchwuo.  */
4625         /* macchwsu  - macchwsu.  - macchwsuo - macchwsuo. */
4626         /* mulchwu - mulchwu. */
4627         gen_op_405_mulchwu();
4628         break;
4629     case 0x01:
4630         /* machhw    - machhw.    - machhwo   - machhwo.   */
4631         /* machhws   - machhws.   - machhwso  - machhwso.  */
4632         /* nmachhw   - nmachhw.   - nmachhwo  - nmachhwo.  */
4633         /* nmachhws  - nmachhws.  - nmachhwso - nmachhwso. */
4634         /* mulhhw - mulhhw. */
4635         gen_op_405_mulhhw();
4636         break;
4637     case 0x00:
4638         /* machhwu   - machhwu.   - machhwuo  - machhwuo.  */
4639         /* machhwsu  - machhwsu.  - machhwsuo - machhwsuo. */
4640         /* mulhhwu - mulhhwu. */
4641         gen_op_405_mulhhwu();
4642         break;
4643     case 0x0D:
4644         /* maclhw    - maclhw.    - maclhwo   - maclhwo.   */
4645         /* maclhws   - maclhws.   - maclhwso  - maclhwso.  */
4646         /* nmaclhw   - nmaclhw.   - nmaclhwo  - nmaclhwo.  */
4647         /* nmaclhws  - nmaclhws.  - nmaclhwso - nmaclhwso. */
4648         /* mullhw - mullhw. */
4649         gen_op_405_mullhw();
4650         break;
4651     case 0x0C:
4652         /* maclhwu   - maclhwu.   - maclhwuo  - maclhwuo.  */
4653         /* maclhwsu  - maclhwsu.  - maclhwsuo - maclhwsuo. */
4654         /* mullhwu - mullhwu. */
4655         gen_op_405_mullhwu();
4656         break;
4657     }
4658     if (opc2 & 0x02) {
4659         /* nmultiply-and-accumulate (0x0E) */
4660         gen_op_neg();
4661     }
4662     if (opc2 & 0x04) {
4663         /* (n)multiply-and-accumulate (0x0C - 0x0E) */
4664         tcg_gen_mov_tl(cpu_T[2], cpu_gpr[rt]);
4665         tcg_gen_mov_tl(cpu_T[1], cpu_T[0]);
4666         gen_op_405_add_T0_T2();
4667     }
4668     if (opc3 & 0x10) {
4669         /* Check overflow */
4670         if (opc3 & 0x01)
4671             gen_op_check_addo();
4672         else
4673             gen_op_405_check_ovu();
4674     }
4675     if (opc3 & 0x02) {
4676         /* Saturate */
4677         if (opc3 & 0x01)
4678             gen_op_405_check_sat();
4679         else
4680             gen_op_405_check_satu();
4681     }
4682     tcg_gen_mov_tl(cpu_gpr[rt], cpu_T[0]);
4683     if (unlikely(Rc) != 0) {
4684         /* Update Rc0 */
4685         gen_set_Rc0(ctx);
4686     }
4687 }
4688
4689 #define GEN_MAC_HANDLER(name, opc2, opc3)                                     \
4690 GEN_HANDLER(name, 0x04, opc2, opc3, 0x00000000, PPC_405_MAC)                  \
4691 {                                                                             \
4692     gen_405_mulladd_insn(ctx, opc2, opc3, rA(ctx->opcode), rB(ctx->opcode),   \
4693                          rD(ctx->opcode), Rc(ctx->opcode));                   \
4694 }
4695
4696 /* macchw    - macchw.    */
4697 GEN_MAC_HANDLER(macchw, 0x0C, 0x05);
4698 /* macchwo   - macchwo.   */
4699 GEN_MAC_HANDLER(macchwo, 0x0C, 0x15);
4700 /* macchws   - macchws.   */
4701 GEN_MAC_HANDLER(macchws, 0x0C, 0x07);
4702 /* macchwso  - macchwso.  */
4703 GEN_MAC_HANDLER(macchwso, 0x0C, 0x17);
4704 /* macchwsu  - macchwsu.  */
4705 GEN_MAC_HANDLER(macchwsu, 0x0C, 0x06);
4706 /* macchwsuo - macchwsuo. */
4707 GEN_MAC_HANDLER(macchwsuo, 0x0C, 0x16);
4708 /* macchwu   - macchwu.   */
4709 GEN_MAC_HANDLER(macchwu, 0x0C, 0x04);
4710 /* macchwuo  - macchwuo.  */
4711 GEN_MAC_HANDLER(macchwuo, 0x0C, 0x14);
4712 /* machhw    - machhw.    */
4713 GEN_MAC_HANDLER(machhw, 0x0C, 0x01);
4714 /* machhwo   - machhwo.   */
4715 GEN_MAC_HANDLER(machhwo, 0x0C, 0x11);
4716 /* machhws   - machhws.   */
4717 GEN_MAC_HANDLER(machhws, 0x0C, 0x03);
4718 /* machhwso  - machhwso.  */
4719 GEN_MAC_HANDLER(machhwso, 0x0C, 0x13);
4720 /* machhwsu  - machhwsu.  */
4721 GEN_MAC_HANDLER(machhwsu, 0x0C, 0x02);
4722 /* machhwsuo - machhwsuo. */
4723 GEN_MAC_HANDLER(machhwsuo, 0x0C, 0x12);
4724 /* machhwu   - machhwu.   */
4725 GEN_MAC_HANDLER(machhwu, 0x0C, 0x00);
4726 /* machhwuo  - machhwuo.  */
4727 GEN_MAC_HANDLER(machhwuo, 0x0C, 0x10);
4728 /* maclhw    - maclhw.    */
4729 GEN_MAC_HANDLER(maclhw, 0x0C, 0x0D);
4730 /* maclhwo   - maclhwo.   */
4731 GEN_MAC_HANDLER(maclhwo, 0x0C, 0x1D);
4732 /* maclhws   - maclhws.   */
4733 GEN_MAC_HANDLER(maclhws, 0x0C, 0x0F);
4734 /* maclhwso  - maclhwso.  */
4735 GEN_MAC_HANDLER(maclhwso, 0x0C, 0x1F);
4736 /* maclhwu   - maclhwu.   */
4737 GEN_MAC_HANDLER(maclhwu, 0x0C, 0x0C);
4738 /* maclhwuo  - maclhwuo.  */
4739 GEN_MAC_HANDLER(maclhwuo, 0x0C, 0x1C);
4740 /* maclhwsu  - maclhwsu.  */
4741 GEN_MAC_HANDLER(maclhwsu, 0x0C, 0x0E);
4742 /* maclhwsuo - maclhwsuo. */
4743 GEN_MAC_HANDLER(maclhwsuo, 0x0C, 0x1E);
4744 /* nmacchw   - nmacchw.   */
4745 GEN_MAC_HANDLER(nmacchw, 0x0E, 0x05);
4746 /* nmacchwo  - nmacchwo.  */
4747 GEN_MAC_HANDLER(nmacchwo, 0x0E, 0x15);
4748 /* nmacchws  - nmacchws.  */
4749 GEN_MAC_HANDLER(nmacchws, 0x0E, 0x07);
4750 /* nmacchwso - nmacchwso. */
4751 GEN_MAC_HANDLER(nmacchwso, 0x0E, 0x17);
4752 /* nmachhw   - nmachhw.   */
4753 GEN_MAC_HANDLER(nmachhw, 0x0E, 0x01);
4754 /* nmachhwo  - nmachhwo.  */
4755 GEN_MAC_HANDLER(nmachhwo, 0x0E, 0x11);
4756 /* nmachhws  - nmachhws.  */
4757 GEN_MAC_HANDLER(nmachhws, 0x0E, 0x03);
4758 /* nmachhwso - nmachhwso. */
4759 GEN_MAC_HANDLER(nmachhwso, 0x0E, 0x13);
4760 /* nmaclhw   - nmaclhw.   */
4761 GEN_MAC_HANDLER(nmaclhw, 0x0E, 0x0D);
4762 /* nmaclhwo  - nmaclhwo.  */
4763 GEN_MAC_HANDLER(nmaclhwo, 0x0E, 0x1D);
4764 /* nmaclhws  - nmaclhws.  */
4765 GEN_MAC_HANDLER(nmaclhws, 0x0E, 0x0F);
4766 /* nmaclhwso - nmaclhwso. */
4767 GEN_MAC_HANDLER(nmaclhwso, 0x0E, 0x1F);
4768
4769 /* mulchw  - mulchw.  */
4770 GEN_MAC_HANDLER(mulchw, 0x08, 0x05);
4771 /* mulchwu - mulchwu. */
4772 GEN_MAC_HANDLER(mulchwu, 0x08, 0x04);
4773 /* mulhhw  - mulhhw.  */
4774 GEN_MAC_HANDLER(mulhhw, 0x08, 0x01);
4775 /* mulhhwu - mulhhwu. */
4776 GEN_MAC_HANDLER(mulhhwu, 0x08, 0x00);
4777 /* mullhw  - mullhw.  */
4778 GEN_MAC_HANDLER(mullhw, 0x08, 0x0D);
4779 /* mullhwu - mullhwu. */
4780 GEN_MAC_HANDLER(mullhwu, 0x08, 0x0C);
4781
4782 /* mfdcr */
4783 GEN_HANDLER(mfdcr, 0x1F, 0x03, 0x0A, 0x00000001, PPC_DCR)
4784 {
4785 #if defined(CONFIG_USER_ONLY)
4786     GEN_EXCP_PRIVREG(ctx);
4787 #else
4788     uint32_t dcrn = SPR(ctx->opcode);
4789
4790     if (unlikely(!ctx->supervisor)) {
4791         GEN_EXCP_PRIVREG(ctx);
4792         return;
4793     }
4794     tcg_gen_movi_tl(cpu_T[0], dcrn);
4795     gen_op_load_dcr();
4796     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
4797 #endif
4798 }
4799
4800 /* mtdcr */
4801 GEN_HANDLER(mtdcr, 0x1F, 0x03, 0x0E, 0x00000001, PPC_DCR)
4802 {
4803 #if defined(CONFIG_USER_ONLY)
4804     GEN_EXCP_PRIVREG(ctx);
4805 #else
4806     uint32_t dcrn = SPR(ctx->opcode);
4807
4808     if (unlikely(!ctx->supervisor)) {
4809         GEN_EXCP_PRIVREG(ctx);
4810         return;
4811     }
4812     tcg_gen_movi_tl(cpu_T[0], dcrn);
4813     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);
4814     gen_op_store_dcr();
4815 #endif
4816 }
4817
4818 /* mfdcrx */
4819 /* XXX: not implemented on 440 ? */
4820 GEN_HANDLER(mfdcrx, 0x1F, 0x03, 0x08, 0x00000000, PPC_DCRX)
4821 {
4822 #if defined(CONFIG_USER_ONLY)
4823     GEN_EXCP_PRIVREG(ctx);
4824 #else
4825     if (unlikely(!ctx->supervisor)) {
4826         GEN_EXCP_PRIVREG(ctx);
4827         return;
4828     }
4829     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
4830     gen_op_load_dcr();
4831     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
4832     /* Note: Rc update flag set leads to undefined state of Rc0 */
4833 #endif
4834 }
4835
4836 /* mtdcrx */
4837 /* XXX: not implemented on 440 ? */
4838 GEN_HANDLER(mtdcrx, 0x1F, 0x03, 0x0C, 0x00000000, PPC_DCRX)
4839 {
4840 #if defined(CONFIG_USER_ONLY)
4841     GEN_EXCP_PRIVREG(ctx);
4842 #else
4843     if (unlikely(!ctx->supervisor)) {
4844         GEN_EXCP_PRIVREG(ctx);
4845         return;
4846     }
4847     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
4848     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);
4849     gen_op_store_dcr();
4850     /* Note: Rc update flag set leads to undefined state of Rc0 */
4851 #endif
4852 }
4853
4854 /* mfdcrux (PPC 460) : user-mode access to DCR */
4855 GEN_HANDLER(mfdcrux, 0x1F, 0x03, 0x09, 0x00000000, PPC_DCRUX)
4856 {
4857     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
4858     gen_op_load_dcr();
4859     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
4860     /* Note: Rc update flag set leads to undefined state of Rc0 */
4861 }
4862
4863 /* mtdcrux (PPC 460) : user-mode access to DCR */
4864 GEN_HANDLER(mtdcrux, 0x1F, 0x03, 0x0D, 0x00000000, PPC_DCRUX)
4865 {
4866     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
4867     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);
4868     gen_op_store_dcr();
4869     /* Note: Rc update flag set leads to undefined state of Rc0 */
4870 }
4871
4872 /* dccci */
4873 GEN_HANDLER(dccci, 0x1F, 0x06, 0x0E, 0x03E00001, PPC_4xx_COMMON)
4874 {
4875 #if defined(CONFIG_USER_ONLY)
4876     GEN_EXCP_PRIVOPC(ctx);
4877 #else
4878     if (unlikely(!ctx->supervisor)) {
4879         GEN_EXCP_PRIVOPC(ctx);
4880         return;
4881     }
4882     /* interpreted as no-op */
4883 #endif
4884 }
4885
4886 /* dcread */
4887 GEN_HANDLER(dcread, 0x1F, 0x06, 0x0F, 0x00000001, PPC_4xx_COMMON)
4888 {
4889 #if defined(CONFIG_USER_ONLY)
4890     GEN_EXCP_PRIVOPC(ctx);
4891 #else
4892     if (unlikely(!ctx->supervisor)) {
4893         GEN_EXCP_PRIVOPC(ctx);
4894         return;
4895     }
4896     gen_addr_reg_index(cpu_T[0], ctx);
4897     op_ldst(lwz);
4898     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
4899 #endif
4900 }
4901
4902 /* icbt */
4903 GEN_HANDLER2(icbt_40x, "icbt", 0x1F, 0x06, 0x08, 0x03E00001, PPC_40x_ICBT)
4904 {
4905     /* interpreted as no-op */
4906     /* XXX: specification say this is treated as a load by the MMU
4907      *      but does not generate any exception
4908      */
4909 }
4910
4911 /* iccci */
4912 GEN_HANDLER(iccci, 0x1F, 0x06, 0x1E, 0x00000001, PPC_4xx_COMMON)
4913 {
4914 #if defined(CONFIG_USER_ONLY)
4915     GEN_EXCP_PRIVOPC(ctx);
4916 #else
4917     if (unlikely(!ctx->supervisor)) {
4918         GEN_EXCP_PRIVOPC(ctx);
4919         return;
4920     }
4921     /* interpreted as no-op */
4922 #endif
4923 }
4924
4925 /* icread */
4926 GEN_HANDLER(icread, 0x1F, 0x06, 0x1F, 0x03E00001, PPC_4xx_COMMON)
4927 {
4928 #if defined(CONFIG_USER_ONLY)
4929     GEN_EXCP_PRIVOPC(ctx);
4930 #else
4931     if (unlikely(!ctx->supervisor)) {
4932         GEN_EXCP_PRIVOPC(ctx);
4933         return;
4934     }
4935     /* interpreted as no-op */
4936 #endif
4937 }
4938
4939 /* rfci (supervisor only) */
4940 GEN_HANDLER2(rfci_40x, "rfci", 0x13, 0x13, 0x01, 0x03FF8001, PPC_40x_EXCP)
4941 {
4942 #if defined(CONFIG_USER_ONLY)
4943     GEN_EXCP_PRIVOPC(ctx);
4944 #else
4945     if (unlikely(!ctx->supervisor)) {
4946         GEN_EXCP_PRIVOPC(ctx);
4947         return;
4948     }
4949     /* Restore CPU state */
4950     gen_op_40x_rfci();
4951     GEN_SYNC(ctx);
4952 #endif
4953 }
4954
4955 GEN_HANDLER(rfci, 0x13, 0x13, 0x01, 0x03FF8001, PPC_BOOKE)
4956 {
4957 #if defined(CONFIG_USER_ONLY)
4958     GEN_EXCP_PRIVOPC(ctx);
4959 #else
4960     if (unlikely(!ctx->supervisor)) {
4961         GEN_EXCP_PRIVOPC(ctx);
4962         return;
4963     }
4964     /* Restore CPU state */
4965     gen_op_rfci();
4966     GEN_SYNC(ctx);
4967 #endif
4968 }
4969
4970 /* BookE specific */
4971 /* XXX: not implemented on 440 ? */
4972 GEN_HANDLER(rfdi, 0x13, 0x07, 0x01, 0x03FF8001, PPC_RFDI)
4973 {
4974 #if defined(CONFIG_USER_ONLY)
4975     GEN_EXCP_PRIVOPC(ctx);
4976 #else
4977     if (unlikely(!ctx->supervisor)) {
4978         GEN_EXCP_PRIVOPC(ctx);
4979         return;
4980     }
4981     /* Restore CPU state */
4982     gen_op_rfdi();
4983     GEN_SYNC(ctx);
4984 #endif
4985 }
4986
4987 /* XXX: not implemented on 440 ? */
4988 GEN_HANDLER(rfmci, 0x13, 0x06, 0x01, 0x03FF8001, PPC_RFMCI)
4989 {
4990 #if defined(CONFIG_USER_ONLY)
4991     GEN_EXCP_PRIVOPC(ctx);
4992 #else
4993     if (unlikely(!ctx->supervisor)) {
4994         GEN_EXCP_PRIVOPC(ctx);
4995         return;
4996     }
4997     /* Restore CPU state */
4998     gen_op_rfmci();
4999     GEN_SYNC(ctx);
5000 #endif
5001 }
5002
5003 /* TLB management - PowerPC 405 implementation */
5004 /* tlbre */
5005 GEN_HANDLER2(tlbre_40x, "tlbre", 0x1F, 0x12, 0x1D, 0x00000001, PPC_40x_TLB)
5006 {
5007 #if defined(CONFIG_USER_ONLY)
5008     GEN_EXCP_PRIVOPC(ctx);
5009 #else
5010     if (unlikely(!ctx->supervisor)) {
5011         GEN_EXCP_PRIVOPC(ctx);
5012         return;
5013     }
5014     switch (rB(ctx->opcode)) {
5015     case 0:
5016         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
5017         gen_op_4xx_tlbre_hi();
5018         tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
5019         break;
5020     case 1:
5021         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
5022         gen_op_4xx_tlbre_lo();
5023         tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
5024         break;
5025     default:
5026         GEN_EXCP_INVAL(ctx);
5027         break;
5028     }
5029 #endif
5030 }
5031
5032 /* tlbsx - tlbsx. */
5033 GEN_HANDLER2(tlbsx_40x, "tlbsx", 0x1F, 0x12, 0x1C, 0x00000000, PPC_40x_TLB)
5034 {
5035 #if defined(CONFIG_USER_ONLY)
5036     GEN_EXCP_PRIVOPC(ctx);
5037 #else
5038     if (unlikely(!ctx->supervisor)) {
5039         GEN_EXCP_PRIVOPC(ctx);
5040         return;
5041     }
5042     gen_addr_reg_index(cpu_T[0], ctx);
5043     gen_op_4xx_tlbsx();
5044     if (Rc(ctx->opcode))
5045         gen_op_4xx_tlbsx_check();
5046     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
5047 #endif
5048 }
5049
5050 /* tlbwe */
5051 GEN_HANDLER2(tlbwe_40x, "tlbwe", 0x1F, 0x12, 0x1E, 0x00000001, PPC_40x_TLB)
5052 {
5053 #if defined(CONFIG_USER_ONLY)
5054     GEN_EXCP_PRIVOPC(ctx);
5055 #else
5056     if (unlikely(!ctx->supervisor)) {
5057         GEN_EXCP_PRIVOPC(ctx);
5058         return;
5059     }
5060     switch (rB(ctx->opcode)) {
5061     case 0:
5062         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
5063         tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);
5064         gen_op_4xx_tlbwe_hi();
5065         break;
5066     case 1:
5067         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
5068         tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);
5069         gen_op_4xx_tlbwe_lo();
5070         break;
5071     default:
5072         GEN_EXCP_INVAL(ctx);
5073         break;
5074     }
5075 #endif
5076 }
5077
5078 /* TLB management - PowerPC 440 implementation */
5079 /* tlbre */
5080 GEN_HANDLER2(tlbre_440, "tlbre", 0x1F, 0x12, 0x1D, 0x00000001, PPC_BOOKE)
5081 {
5082 #if defined(CONFIG_USER_ONLY)
5083     GEN_EXCP_PRIVOPC(ctx);
5084 #else
5085     if (unlikely(!ctx->supervisor)) {
5086         GEN_EXCP_PRIVOPC(ctx);
5087         return;
5088     }
5089     switch (rB(ctx->opcode)) {
5090     case 0:
5091     case 1:
5092     case 2:
5093         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
5094         gen_op_440_tlbre(rB(ctx->opcode));
5095         tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
5096         break;
5097     default:
5098         GEN_EXCP_INVAL(ctx);
5099         break;
5100     }
5101 #endif
5102 }
5103
5104 /* tlbsx - tlbsx. */
5105 GEN_HANDLER2(tlbsx_440, "tlbsx", 0x1F, 0x12, 0x1C, 0x00000000, PPC_BOOKE)
5106 {
5107 #if defined(CONFIG_USER_ONLY)
5108     GEN_EXCP_PRIVOPC(ctx);
5109 #else
5110     if (unlikely(!ctx->supervisor)) {
5111         GEN_EXCP_PRIVOPC(ctx);
5112         return;
5113     }
5114     gen_addr_reg_index(cpu_T[0], ctx);
5115     gen_op_440_tlbsx();
5116     if (Rc(ctx->opcode))
5117         gen_op_4xx_tlbsx_check();
5118     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
5119 #endif
5120 }
5121
5122 /* tlbwe */
5123 GEN_HANDLER2(tlbwe_440, "tlbwe", 0x1F, 0x12, 0x1E, 0x00000001, PPC_BOOKE)
5124 {
5125 #if defined(CONFIG_USER_ONLY)
5126     GEN_EXCP_PRIVOPC(ctx);
5127 #else
5128     if (unlikely(!ctx->supervisor)) {
5129         GEN_EXCP_PRIVOPC(ctx);
5130         return;
5131     }
5132     switch (rB(ctx->opcode)) {
5133     case 0:
5134     case 1:
5135     case 2:
5136         tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
5137         tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rS(ctx->opcode)]);
5138         gen_op_440_tlbwe(rB(ctx->opcode));
5139         break;
5140     default:
5141         GEN_EXCP_INVAL(ctx);
5142         break;
5143     }
5144 #endif
5145 }
5146
5147 /* wrtee */
5148 GEN_HANDLER(wrtee, 0x1F, 0x03, 0x04, 0x000FFC01, PPC_WRTEE)
5149 {
5150 #if defined(CONFIG_USER_ONLY)
5151     GEN_EXCP_PRIVOPC(ctx);
5152 #else
5153     if (unlikely(!ctx->supervisor)) {
5154         GEN_EXCP_PRIVOPC(ctx);
5155         return;
5156     }
5157     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rD(ctx->opcode)]);
5158     gen_op_wrte();
5159     /* Stop translation to have a chance to raise an exception
5160      * if we just set msr_ee to 1
5161      */
5162     GEN_STOP(ctx);
5163 #endif
5164 }
5165
5166 /* wrteei */
5167 GEN_HANDLER(wrteei, 0x1F, 0x03, 0x05, 0x000EFC01, PPC_WRTEE)
5168 {
5169 #if defined(CONFIG_USER_ONLY)
5170     GEN_EXCP_PRIVOPC(ctx);
5171 #else
5172     if (unlikely(!ctx->supervisor)) {
5173         GEN_EXCP_PRIVOPC(ctx);
5174         return;
5175     }
5176     tcg_gen_movi_tl(cpu_T[0], ctx->opcode & 0x00010000);
5177     gen_op_wrte();
5178     /* Stop translation to have a chance to raise an exception
5179      * if we just set msr_ee to 1
5180      */
5181     GEN_STOP(ctx);
5182 #endif
5183 }
5184
5185 /* PowerPC 440 specific instructions */
5186 /* dlmzb */
5187 GEN_HANDLER(dlmzb, 0x1F, 0x0E, 0x02, 0x00000000, PPC_440_SPEC)
5188 {
5189     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rS(ctx->opcode)]);
5190     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
5191     gen_op_440_dlmzb();
5192     tcg_gen_mov_tl(cpu_gpr[rA(ctx->opcode)], cpu_T[0]);
5193     gen_op_store_xer_bc();
5194     if (Rc(ctx->opcode)) {
5195         gen_op_440_dlmzb_update_Rc();
5196         tcg_gen_andi_i32(cpu_crf[0], cpu_T[0], 0xf);
5197     }
5198 }
5199
5200 /* mbar replaces eieio on 440 */
5201 GEN_HANDLER(mbar, 0x1F, 0x16, 0x13, 0x001FF801, PPC_BOOKE)
5202 {
5203     /* interpreted as no-op */
5204 }
5205
5206 /* msync replaces sync on 440 */
5207 GEN_HANDLER(msync, 0x1F, 0x16, 0x12, 0x03FFF801, PPC_BOOKE)
5208 {
5209     /* interpreted as no-op */
5210 }
5211
5212 /* icbt */
5213 GEN_HANDLER2(icbt_440, "icbt", 0x1F, 0x16, 0x00, 0x03E00001, PPC_BOOKE)
5214 {
5215     /* interpreted as no-op */
5216     /* XXX: specification say this is treated as a load by the MMU
5217      *      but does not generate any exception
5218      */
5219 }
5220
5221 /***                      Altivec vector extension                         ***/
5222 /* Altivec registers moves */
5223
5224 static always_inline void gen_load_avr(int t, int reg) {
5225     tcg_gen_mov_i64(cpu_AVRh[t], cpu_avrh[reg]);
5226     tcg_gen_mov_i64(cpu_AVRl[t], cpu_avrl[reg]);
5227 }
5228
5229 static always_inline void gen_store_avr(int reg, int t) {
5230     tcg_gen_mov_i64(cpu_avrh[reg], cpu_AVRh[t]);
5231     tcg_gen_mov_i64(cpu_avrl[reg], cpu_AVRl[t]);
5232 }
5233
5234 #define op_vr_ldst(name)        (*gen_op_##name[ctx->mem_idx])()
5235 #define OP_VR_LD_TABLE(name)                                                  \
5236 static GenOpFunc *gen_op_vr_l##name[NB_MEM_FUNCS] = {                         \
5237     GEN_MEM_FUNCS(vr_l##name),                                                \
5238 };
5239 #define OP_VR_ST_TABLE(name)                                                  \
5240 static GenOpFunc *gen_op_vr_st##name[NB_MEM_FUNCS] = {                        \
5241     GEN_MEM_FUNCS(vr_st##name),                                               \
5242 };
5243
5244 #define GEN_VR_LDX(name, opc2, opc3)                                          \
5245 GEN_HANDLER(l##name, 0x1F, opc2, opc3, 0x00000001, PPC_ALTIVEC)               \
5246 {                                                                             \
5247     if (unlikely(!ctx->altivec_enabled)) {                                    \
5248         GEN_EXCP_NO_VR(ctx);                                                  \
5249         return;                                                               \
5250     }                                                                         \
5251     gen_addr_reg_index(cpu_T[0], ctx);                                        \
5252     op_vr_ldst(vr_l##name);                                                   \
5253     gen_store_avr(rD(ctx->opcode), 0);                                        \
5254 }
5255
5256 #define GEN_VR_STX(name, opc2, opc3)                                          \
5257 GEN_HANDLER(st##name, 0x1F, opc2, opc3, 0x00000001, PPC_ALTIVEC)              \
5258 {                                                                             \
5259     if (unlikely(!ctx->altivec_enabled)) {                                    \
5260         GEN_EXCP_NO_VR(ctx);                                                  \
5261         return;                                                               \
5262     }                                                                         \
5263     gen_addr_reg_index(cpu_T[0], ctx);                                        \
5264     gen_load_avr(0, rS(ctx->opcode));                                         \
5265     op_vr_ldst(vr_st##name);                                                  \
5266 }
5267
5268 OP_VR_LD_TABLE(vx);
5269 GEN_VR_LDX(vx, 0x07, 0x03);
5270 /* As we don't emulate the cache, lvxl is stricly equivalent to lvx */
5271 #define gen_op_vr_lvxl gen_op_vr_lvx
5272 GEN_VR_LDX(vxl, 0x07, 0x0B);
5273
5274 OP_VR_ST_TABLE(vx);
5275 GEN_VR_STX(vx, 0x07, 0x07);
5276 /* As we don't emulate the cache, stvxl is stricly equivalent to stvx */
5277 #define gen_op_vr_stvxl gen_op_vr_stvx
5278 GEN_VR_STX(vxl, 0x07, 0x0F);
5279
5280 /***                           SPE extension                               ***/
5281 /* Register moves */
5282
5283 static always_inline void gen_load_gpr64(TCGv t, int reg) {
5284 #if defined(TARGET_PPC64)
5285     tcg_gen_mov_i64(t, cpu_gpr[reg]);
5286 #else
5287     tcg_gen_concat_i32_i64(t, cpu_gpr[reg], cpu_gprh[reg]);
5288 #endif
5289 }
5290
5291 static always_inline void gen_store_gpr64(int reg, TCGv t) {
5292 #if defined(TARGET_PPC64)
5293     tcg_gen_mov_i64(cpu_gpr[reg], t);
5294 #else
5295     tcg_gen_trunc_i64_i32(cpu_gpr[reg], t);
5296     TCGv tmp = tcg_temp_new(TCG_TYPE_I64);
5297     tcg_gen_shri_i64(tmp, t, 32);
5298     tcg_gen_trunc_i64_i32(cpu_gprh[reg], tmp);
5299     tcg_temp_free(tmp);
5300 #endif
5301 }
5302
5303 #define GEN_SPE(name0, name1, opc2, opc3, inval, type)                        \
5304 GEN_HANDLER(name0##_##name1, 0x04, opc2, opc3, inval, type)                   \
5305 {                                                                             \
5306     if (Rc(ctx->opcode))                                                      \
5307         gen_##name1(ctx);                                                     \
5308     else                                                                      \
5309         gen_##name0(ctx);                                                     \
5310 }
5311
5312 /* Handler for undefined SPE opcodes */
5313 static always_inline void gen_speundef (DisasContext *ctx)
5314 {
5315     GEN_EXCP_INVAL(ctx);
5316 }
5317
5318 /* SPE load and stores */
5319 static always_inline void gen_addr_spe_imm_index (TCGv EA, DisasContext *ctx, int sh)
5320 {
5321     target_long simm = rB(ctx->opcode);
5322
5323     if (rA(ctx->opcode) == 0)
5324         tcg_gen_movi_tl(EA, simm << sh);
5325     else if (likely(simm != 0))
5326         tcg_gen_addi_tl(EA, cpu_gpr[rA(ctx->opcode)], simm << sh);
5327     else
5328         tcg_gen_mov_tl(EA, cpu_gpr[rA(ctx->opcode)]);
5329 }
5330
5331 #define op_spe_ldst(name)        (*gen_op_##name[ctx->mem_idx])()
5332 #define OP_SPE_LD_TABLE(name)                                                 \
5333 static GenOpFunc *gen_op_spe_l##name[NB_MEM_FUNCS] = {                        \
5334     GEN_MEM_FUNCS(spe_l##name),                                               \
5335 };
5336 #define OP_SPE_ST_TABLE(name)                                                 \
5337 static GenOpFunc *gen_op_spe_st##name[NB_MEM_FUNCS] = {                       \
5338     GEN_MEM_FUNCS(spe_st##name),                                              \
5339 };
5340
5341 #define GEN_SPE_LD(name, sh)                                                  \
5342 static always_inline void gen_evl##name (DisasContext *ctx)                   \
5343 {                                                                             \
5344     if (unlikely(!ctx->spe_enabled)) {                                        \
5345         GEN_EXCP_NO_AP(ctx);                                                  \
5346         return;                                                               \
5347     }                                                                         \
5348     gen_addr_spe_imm_index(cpu_T[0], ctx, sh);                                \
5349     op_spe_ldst(spe_l##name);                                                 \
5350     gen_store_gpr64(rD(ctx->opcode), cpu_T64[1]);                             \
5351 }
5352
5353 #define GEN_SPE_LDX(name)                                                     \
5354 static always_inline void gen_evl##name##x (DisasContext *ctx)                \
5355 {                                                                             \
5356     if (unlikely(!ctx->spe_enabled)) {                                        \
5357         GEN_EXCP_NO_AP(ctx);                                                  \
5358         return;                                                               \
5359     }                                                                         \
5360     gen_addr_reg_index(cpu_T[0], ctx);                                        \
5361     op_spe_ldst(spe_l##name);                                                 \
5362     gen_store_gpr64(rD(ctx->opcode), cpu_T64[1]);                             \
5363 }
5364
5365 #define GEN_SPEOP_LD(name, sh)                                                \
5366 OP_SPE_LD_TABLE(name);                                                        \
5367 GEN_SPE_LD(name, sh);                                                         \
5368 GEN_SPE_LDX(name)
5369
5370 #define GEN_SPE_ST(name, sh)                                                  \
5371 static always_inline void gen_evst##name (DisasContext *ctx)                  \
5372 {                                                                             \
5373     if (unlikely(!ctx->spe_enabled)) {                                        \
5374         GEN_EXCP_NO_AP(ctx);                                                  \
5375         return;                                                               \
5376     }                                                                         \
5377     gen_addr_spe_imm_index(cpu_T[0], ctx, sh);                                \
5378     gen_load_gpr64(cpu_T64[1], rS(ctx->opcode));                              \
5379     op_spe_ldst(spe_st##name);                                                \
5380 }
5381
5382 #define GEN_SPE_STX(name)                                                     \
5383 static always_inline void gen_evst##name##x (DisasContext *ctx)               \
5384 {                                                                             \
5385     if (unlikely(!ctx->spe_enabled)) {                                        \
5386         GEN_EXCP_NO_AP(ctx);                                                  \
5387         return;                                                               \
5388     }                                                                         \
5389     gen_addr_reg_index(cpu_T[0], ctx);                                        \
5390     gen_load_gpr64(cpu_T64[1], rS(ctx->opcode));                              \
5391     op_spe_ldst(spe_st##name);                                                \
5392 }
5393
5394 #define GEN_SPEOP_ST(name, sh)                                                \
5395 OP_SPE_ST_TABLE(name);                                                        \
5396 GEN_SPE_ST(name, sh);                                                         \
5397 GEN_SPE_STX(name)
5398
5399 #define GEN_SPEOP_LDST(name, sh)                                              \
5400 GEN_SPEOP_LD(name, sh);                                                       \
5401 GEN_SPEOP_ST(name, sh)
5402
5403 /* SPE arithmetic and logic */
5404 #define GEN_SPEOP_ARITH2(name)                                                \
5405 static always_inline void gen_##name (DisasContext *ctx)                      \
5406 {                                                                             \
5407     if (unlikely(!ctx->spe_enabled)) {                                        \
5408         GEN_EXCP_NO_AP(ctx);                                                  \
5409         return;                                                               \
5410     }                                                                         \
5411     gen_load_gpr64(cpu_T64[0], rA(ctx->opcode));                              \
5412     gen_load_gpr64(cpu_T64[1], rB(ctx->opcode));                              \
5413     gen_op_##name();                                                          \
5414     gen_store_gpr64(rD(ctx->opcode), cpu_T64[0]);                             \
5415 }
5416
5417 #define GEN_SPEOP_ARITH1(name)                                                \
5418 static always_inline void gen_##name (DisasContext *ctx)                      \
5419 {                                                                             \
5420     if (unlikely(!ctx->spe_enabled)) {                                        \
5421         GEN_EXCP_NO_AP(ctx);                                                  \
5422         return;                                                               \
5423     }                                                                         \
5424     gen_load_gpr64(cpu_T64[0], rA(ctx->opcode));                              \
5425     gen_op_##name();                                                          \
5426     gen_store_gpr64(rD(ctx->opcode), cpu_T64[0]);                             \
5427 }
5428
5429 #define GEN_SPEOP_COMP(name)                                                  \
5430 static always_inline void gen_##name (DisasContext *ctx)                      \
5431 {                                                                             \
5432     if (unlikely(!ctx->spe_enabled)) {                                        \
5433         GEN_EXCP_NO_AP(ctx);                                                  \
5434         return;                                                               \
5435     }                                                                         \
5436     gen_load_gpr64(cpu_T64[0], rA(ctx->opcode));                              \
5437     gen_load_gpr64(cpu_T64[1], rB(ctx->opcode));                              \
5438     gen_op_##name();                                                          \
5439     tcg_gen_andi_i32(cpu_crf[crfD(ctx->opcode)], cpu_T[0], 0xf);              \
5440 }
5441
5442 /* Logical */
5443 GEN_SPEOP_ARITH2(evand);
5444 GEN_SPEOP_ARITH2(evandc);
5445 GEN_SPEOP_ARITH2(evxor);
5446 GEN_SPEOP_ARITH2(evor);
5447 GEN_SPEOP_ARITH2(evnor);
5448 GEN_SPEOP_ARITH2(eveqv);
5449 GEN_SPEOP_ARITH2(evorc);
5450 GEN_SPEOP_ARITH2(evnand);
5451 GEN_SPEOP_ARITH2(evsrwu);
5452 GEN_SPEOP_ARITH2(evsrws);
5453 GEN_SPEOP_ARITH2(evslw);
5454 GEN_SPEOP_ARITH2(evrlw);
5455 GEN_SPEOP_ARITH2(evmergehi);
5456 GEN_SPEOP_ARITH2(evmergelo);
5457 GEN_SPEOP_ARITH2(evmergehilo);
5458 GEN_SPEOP_ARITH2(evmergelohi);
5459
5460 /* Arithmetic */
5461 GEN_SPEOP_ARITH2(evaddw);
5462 GEN_SPEOP_ARITH2(evsubfw);
5463 GEN_SPEOP_ARITH1(evabs);
5464 GEN_SPEOP_ARITH1(evneg);
5465 GEN_SPEOP_ARITH1(evextsb);
5466 GEN_SPEOP_ARITH1(evextsh);
5467 GEN_SPEOP_ARITH1(evrndw);
5468 GEN_SPEOP_ARITH1(evcntlzw);
5469 GEN_SPEOP_ARITH1(evcntlsw);
5470 static always_inline void gen_brinc (DisasContext *ctx)
5471 {
5472     /* Note: brinc is usable even if SPE is disabled */
5473     tcg_gen_mov_tl(cpu_T[0], cpu_gpr[rA(ctx->opcode)]);
5474     tcg_gen_mov_tl(cpu_T[1], cpu_gpr[rB(ctx->opcode)]);
5475     gen_op_brinc();
5476     tcg_gen_mov_tl(cpu_gpr[rD(ctx->opcode)], cpu_T[0]);
5477 }
5478
5479 #define GEN_SPEOP_ARITH_IMM2(name)                                            \
5480 static always_inline void gen_##name##i (DisasContext *ctx)                   \
5481 {                                                                             \
5482     if (unlikely(!ctx->spe_enabled)) {                                        \
5483         GEN_EXCP_NO_AP(ctx);                                                  \
5484         return;                                                               \
5485     }                                                                         \
5486     gen_load_gpr64(cpu_T64[0], rB(ctx->opcode));                              \
5487     gen_op_splatwi_T1_64(rA(ctx->opcode));                                    \
5488     gen_op_##name();                                                          \
5489     gen_store_gpr64(rD(ctx->opcode), cpu_T64[0]);                             \
5490 }
5491
5492 #define GEN_SPEOP_LOGIC_IMM2(name)                                            \
5493 static always_inline void gen_##name##i (DisasContext *ctx)                   \
5494 {                                                                             \
5495     if (unlikely(!ctx->spe_enabled)) {                                        \
5496         GEN_EXCP_NO_AP(ctx);                                                  \
5497         return;                                                               \
5498     }                                                                         \
5499     gen_load_gpr64(cpu_T64[0], rA(ctx->opcode));                              \
5500     gen_op_splatwi_T1_64(rB(ctx->opcode));                                    \
5501     gen_op_##name();                                                          \
5502     gen_store_gpr64(rD(ctx->opcode), cpu_T64[0]);                             \
5503 }
5504
5505 GEN_SPEOP_ARITH_IMM2(evaddw);
5506 #define gen_evaddiw gen_evaddwi
5507 GEN_SPEOP_ARITH_IMM2(evsubfw);
5508 #define gen_evsubifw gen_evsubfwi
5509 GEN_SPEOP_LOGIC_IMM2(evslw);
5510 GEN_SPEOP_LOGIC_IMM2(evsrwu);
5511 #define gen_evsrwis gen_evsrwsi
5512 GEN_SPEOP_LOGIC_IMM2(evsrws);
5513 #define gen_evsrwiu gen_evsrwui
5514 GEN_SPEOP_LOGIC_IMM2(evrlw);
5515
5516 static always_inline void gen_evsplati (DisasContext *ctx)
5517 {
5518     int32_t imm = (int32_t)(rA(ctx->opcode) << 27) >> 27;
5519
5520     gen_op_splatwi_T0_64(imm);
5521     gen_store_gpr64(rD(ctx->opcode), cpu_T64[0]);
5522 }
5523
5524 static always_inline void gen_evsplatfi (DisasContext *ctx)
5525 {
5526     uint32_t imm = rA(ctx->opcode) << 27;
5527
5528     gen_op_splatwi_T0_64(imm);
5529     gen_store_gpr64(rD(ctx->opcode), cpu_T64[0]);
5530 }
5531
5532 /* Comparison */
5533 GEN_SPEOP_COMP(evcmpgtu);
5534 GEN_SPEOP_COMP(evcmpgts);
5535 GEN_SPEOP_COMP(evcmpltu);
5536 GEN_SPEOP_COMP(evcmplts);
5537 GEN_SPEOP_COMP(evcmpeq);
5538
5539 GEN_SPE(evaddw,         speundef,      0x00, 0x08, 0x00000000, PPC_SPE); ////
5540 GEN_SPE(evaddiw,        speundef,      0x01, 0x08, 0x00000000, PPC_SPE);
5541 GEN_SPE(evsubfw,        speundef,      0x02, 0x08, 0x00000000, PPC_SPE); ////
5542 GEN_SPE(evsubifw,       speundef,      0x03, 0x08, 0x00000000, PPC_SPE);
5543 GEN_SPE(evabs,          evneg,         0x04, 0x08, 0x0000F800, PPC_SPE); ////
5544 GEN_SPE(evextsb,        evextsh,       0x05, 0x08, 0x0000F800, PPC_SPE); ////
5545 GEN_SPE(evrndw,         evcntlzw,      0x06, 0x08, 0x0000F800, PPC_SPE); ////
5546 GEN_SPE(evcntlsw,       brinc,         0x07, 0x08, 0x00000000, PPC_SPE); //
5547 GEN_SPE(speundef,       evand,         0x08, 0x08, 0x00000000, PPC_SPE); ////
5548 GEN_SPE(evandc,         speundef,      0x09, 0x08, 0x00000000, PPC_SPE); ////
5549 GEN_SPE(evxor,          evor,          0x0B, 0x08, 0x00000000, PPC_SPE); ////
5550 GEN_SPE(evnor,          eveqv,         0x0C, 0x08, 0x00000000, PPC_SPE); ////
5551 GEN_SPE(speundef,       evorc,         0x0D, 0x08, 0x00000000, PPC_SPE); ////
5552 GEN_SPE(evnand,         speundef,      0x0F, 0x08, 0x00000000, PPC_SPE); ////
5553 GEN_SPE(evsrwu,         evsrws,        0x10, 0x08, 0x00000000, PPC_SPE); ////
5554 GEN_SPE(evsrwiu,        evsrwis,       0x11, 0x08, 0x00000000, PPC_SPE);
5555 GEN_SPE(evslw,          speundef,      0x12, 0x08, 0x00000000, PPC_SPE); ////
5556 GEN_SPE(evslwi,         speundef,      0x13, 0x08, 0x00000000, PPC_SPE);
5557 GEN_SPE(evrlw,          evsplati,      0x14, 0x08, 0x00000000, PPC_SPE); //
5558 GEN_SPE(evrlwi,         evsplatfi,     0x15, 0x08, 0x00000000, PPC_SPE);
5559 GEN_SPE(evmergehi,      evmergelo,     0x16, 0x08, 0x00000000, PPC_SPE); ////
5560 GEN_SPE(evmergehilo,    evmergelohi,   0x17, 0x08, 0x00000000, PPC_SPE); ////
5561 GEN_SPE(evcmpgtu,       evcmpgts,      0x18, 0x08, 0x00600000, PPC_SPE); ////
5562 GEN_SPE(evcmpltu,       evcmplts,      0x19, 0x08, 0x00600000, PPC_SPE); ////
5563 GEN_SPE(evcmpeq,        speundef,      0x1A, 0x08, 0x00600000, PPC_SPE); ////
5564
5565 static always_inline void gen_evsel (DisasContext *ctx)
5566 {
5567     if (unlikely(!ctx->spe_enabled)) {
5568         GEN_EXCP_NO_AP(ctx);
5569         return;
5570     }
5571     tcg_gen_mov_i32(cpu_T[0], cpu_crf[ctx->opcode & 0x7]);
5572     gen_load_gpr64(cpu_T64[0], rA(ctx->opcode));
5573     gen_load_gpr64(cpu_T64[1], rB(ctx->opcode));
5574     gen_op_evsel();
5575     gen_store_gpr64(rD(ctx->opcode), cpu_T64[0]);
5576 }
5577
5578 GEN_HANDLER2(evsel0, "evsel", 0x04, 0x1c, 0x09, 0x00000000, PPC_SPE)
5579 {
5580     gen_evsel(ctx);
5581 }
5582 GEN_HANDLER2(evsel1, "evsel", 0x04, 0x1d, 0x09, 0x00000000, PPC_SPE)
5583 {
5584     gen_evsel(ctx);
5585 }
5586 GEN_HANDLER2(evsel2, "evsel", 0x04, 0x1e, 0x09, 0x00000000, PPC_SPE)
5587 {
5588     gen_evsel(ctx);
5589 }
5590 GEN_HANDLER2(evsel3, "evsel", 0x04, 0x1f, 0x09, 0x00000000, PPC_SPE)
5591 {
5592     gen_evsel(ctx);
5593 }
5594
5595 /* Load and stores */
5596 #if defined(TARGET_PPC64)
5597 /* In that case, we already have 64 bits load & stores
5598  * so, spe_ldd is equivalent to ld and spe_std is equivalent to std
5599  */
5600 #define gen_op_spe_ldd_raw           gen_op_ld_raw
5601 #define gen_op_spe_ldd_user          gen_op_ld_user
5602 #define gen_op_spe_ldd_kernel        gen_op_ld_kernel
5603 #define gen_op_spe_ldd_hypv          gen_op_ld_hypv
5604 #define gen_op_spe_ldd_64_raw        gen_op_ld_64_raw
5605 #define gen_op_spe_ldd_64_user       gen_op_ld_64_user
5606 #define gen_op_spe_ldd_64_kernel     gen_op_ld_64_kernel
5607 #define gen_op_spe_ldd_64_hypv       gen_op_ld_64_hypv
5608 #define gen_op_spe_ldd_le_raw        gen_op_ld_le_raw
5609 #define gen_op_spe_ldd_le_user       gen_op_ld_le_user
5610 #define gen_op_spe_ldd_le_kernel     gen_op_ld_le_kernel
5611 #define gen_op_spe_ldd_le_hypv       gen_op_ld_le_hypv
5612 #define gen_op_spe_ldd_le_64_raw     gen_op_ld_le_64_raw
5613 #define gen_op_spe_ldd_le_64_user    gen_op_ld_le_64_user
5614 #define gen_op_spe_ldd_le_64_kernel  gen_op_ld_le_64_kernel
5615 #define gen_op_spe_ldd_le_64_hypv    gen_op_ld_le_64_hypv
5616 #define gen_op_spe_stdd_raw          gen_op_std_raw
5617 #define gen_op_spe_stdd_user         gen_op_std_user
5618 #define gen_op_spe_stdd_kernel       gen_op_std_kernel
5619 #define gen_op_spe_stdd_hypv         gen_op_std_hypv
5620 #define gen_op_spe_stdd_64_raw       gen_op_std_64_raw
5621 #define gen_op_spe_stdd_64_user      gen_op_std_64_user
5622 #define gen_op_spe_stdd_64_kernel    gen_op_std_64_kernel
5623 #define gen_op_spe_stdd_64_hypv      gen_op_std_64_hypv
5624 #define gen_op_spe_stdd_le_raw       gen_op_std_le_raw
5625 #define gen_op_spe_stdd_le_user      gen_op_std_le_user
5626 #define gen_op_spe_stdd_le_kernel    gen_op_std_le_kernel
5627 #define gen_op_spe_stdd_le_hypv      gen_op_std_le_hypv
5628 #define gen_op_spe_stdd_le_64_raw    gen_op_std_le_64_raw
5629 #define gen_op_spe_stdd_le_64_user   gen_op_std_le_64_user
5630 #define gen_op_spe_stdd_le_64_kernel gen_op_std_le_64_kernel
5631 #define gen_op_spe_stdd_le_64_hypv   gen_op_std_le_64_hypv
5632 #endif /* defined(TARGET_PPC64) */
5633 GEN_SPEOP_LDST(dd, 3);
5634 GEN_SPEOP_LDST(dw, 3);
5635 GEN_SPEOP_LDST(dh, 3);
5636 GEN_SPEOP_LDST(whe, 2);
5637 GEN_SPEOP_LD(whou, 2);
5638 GEN_SPEOP_LD(whos, 2);
5639 GEN_SPEOP_ST(who, 2);
5640
5641 #if defined(TARGET_PPC64)
5642 /* In that case, spe_stwwo is equivalent to stw */
5643 #define gen_op_spe_stwwo_raw          gen_op_stw_raw
5644 #define gen_op_spe_stwwo_user         gen_op_stw_user
5645 #define gen_op_spe_stwwo_kernel       gen_op_stw_kernel
5646 #define gen_op_spe_stwwo_hypv         gen_op_stw_hypv
5647 #define gen_op_spe_stwwo_le_raw       gen_op_stw_le_raw
5648 #define gen_op_spe_stwwo_le_user      gen_op_stw_le_user
5649 #define gen_op_spe_stwwo_le_kernel    gen_op_stw_le_kernel
5650 #define gen_op_spe_stwwo_le_hypv      gen_op_stw_le_hypv
5651 #define gen_op_spe_stwwo_64_raw       gen_op_stw_64_raw
5652 #define gen_op_spe_stwwo_64_user      gen_op_stw_64_user
5653 #define gen_op_spe_stwwo_64_kernel    gen_op_stw_64_kernel
5654 #define gen_op_spe_stwwo_64_hypv      gen_op_stw_64_hypv
5655 #define gen_op_spe_stwwo_le_64_raw    gen_op_stw_le_64_raw
5656 #define gen_op_spe_stwwo_le_64_user   gen_op_stw_le_64_user
5657 #define gen_op_spe_stwwo_le_64_kernel gen_op_stw_le_64_kernel
5658 #define gen_op_spe_stwwo_le_64_hypv   gen_op_stw_le_64_hypv
5659 #endif
5660 #define _GEN_OP_SPE_STWWE(suffix)                                             \
5661 static always_inline void gen_op_spe_stwwe_##suffix (void)                    \
5662 {                                                                             \
5663     gen_op_srli32_T1_64();                                                    \
5664     gen_op_spe_stwwo_##suffix();                                              \
5665 }
5666 #define _GEN_OP_SPE_STWWE_LE(suffix)                                          \
5667 static always_inline void gen_op_spe_stwwe_le_##suffix (void)                 \
5668 {                                                                             \
5669     gen_op_srli32_T1_64();                                                    \
5670     gen_op_spe_stwwo_le_##suffix();                                           \
5671 }
5672 #if defined(TARGET_PPC64)
5673 #define GEN_OP_SPE_STWWE(suffix)                                              \
5674 _GEN_OP_SPE_STWWE(suffix);                                                    \
5675 _GEN_OP_SPE_STWWE_LE(suffix);                                                 \
5676 static always_inline void gen_op_spe_stwwe_64_##suffix (void)                 \
5677 {                                                                             \
5678     gen_op_srli32_T1_64();                                                    \
5679     gen_op_spe_stwwo_64_##suffix();                                           \
5680 }                                                                             \
5681 static always_inline void gen_op_spe_stwwe_le_64_##suffix (void)              \
5682 {                                                                             \
5683     gen_op_srli32_T1_64();                                                    \
5684     gen_op_spe_stwwo_le_64_##suffix();                                        \
5685 }
5686 #else
5687 #define GEN_OP_SPE_STWWE(suffix)                                              \
5688 _GEN_OP_SPE_STWWE(suffix);                                                    \
5689 _GEN_OP_SPE_STWWE_LE(suffix)
5690 #endif
5691 #if defined(CONFIG_USER_ONLY)
5692 GEN_OP_SPE_STWWE(raw);
5693 #else /* defined(CONFIG_USER_ONLY) */
5694 GEN_OP_SPE_STWWE(user);
5695 GEN_OP_SPE_STWWE(kernel);
5696 GEN_OP_SPE_STWWE(hypv);
5697 #endif /* defined(CONFIG_USER_ONLY) */
5698 GEN_SPEOP_ST(wwe, 2);
5699 GEN_SPEOP_ST(wwo, 2);
5700
5701 #define GEN_SPE_LDSPLAT(name, op, suffix)                                     \
5702 static always_inline void gen_op_spe_l##name##_##suffix (void)                \
5703 {                                                                             \
5704     gen_op_##op##_##suffix();                                                 \
5705     gen_op_splatw_T1_64();                                                    \
5706 }
5707
5708 #define GEN_OP_SPE_LHE(suffix)                                                \
5709 static always_inline void gen_op_spe_lhe_##suffix (void)                      \
5710 {                                                                             \
5711     gen_op_spe_lh_##suffix();                                                 \
5712     gen_op_sli16_T1_64();                                                     \
5713 }
5714
5715 #define GEN_OP_SPE_LHX(suffix)                                                \
5716 static always_inline void gen_op_spe_lhx_##suffix (void)                      \
5717 {                                                                             \
5718     gen_op_spe_lh_##suffix();                                                 \
5719     gen_op_extsh_T1_64();                                                     \
5720 }
5721
5722 #if defined(CONFIG_USER_ONLY)
5723 GEN_OP_SPE_LHE(raw);
5724 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, raw);
5725 GEN_OP_SPE_LHE(le_raw);
5726 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, le_raw);
5727 GEN_SPE_LDSPLAT(hhousplat, spe_lh, raw);
5728 GEN_SPE_LDSPLAT(hhousplat, spe_lh, le_raw);
5729 GEN_OP_SPE_LHX(raw);
5730 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, raw);
5731 GEN_OP_SPE_LHX(le_raw);
5732 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, le_raw);
5733 #if defined(TARGET_PPC64)
5734 GEN_OP_SPE_LHE(64_raw);
5735 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, 64_raw);
5736 GEN_OP_SPE_LHE(le_64_raw);
5737 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, le_64_raw);
5738 GEN_SPE_LDSPLAT(hhousplat, spe_lh, 64_raw);
5739 GEN_SPE_LDSPLAT(hhousplat, spe_lh, le_64_raw);
5740 GEN_OP_SPE_LHX(64_raw);
5741 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, 64_raw);
5742 GEN_OP_SPE_LHX(le_64_raw);
5743 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, le_64_raw);
5744 #endif
5745 #else
5746 GEN_OP_SPE_LHE(user);
5747 GEN_OP_SPE_LHE(kernel);
5748 GEN_OP_SPE_LHE(hypv);
5749 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, user);
5750 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, kernel);
5751 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, hypv);
5752 GEN_OP_SPE_LHE(le_user);
5753 GEN_OP_SPE_LHE(le_kernel);
5754 GEN_OP_SPE_LHE(le_hypv);
5755 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, le_user);
5756 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, le_kernel);
5757 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, le_hypv);
5758 GEN_SPE_LDSPLAT(hhousplat, spe_lh, user);
5759 GEN_SPE_LDSPLAT(hhousplat, spe_lh, kernel);
5760 GEN_SPE_LDSPLAT(hhousplat, spe_lh, hypv);
5761 GEN_SPE_LDSPLAT(hhousplat, spe_lh, le_user);
5762 GEN_SPE_LDSPLAT(hhousplat, spe_lh, le_kernel);
5763 GEN_SPE_LDSPLAT(hhousplat, spe_lh, le_hypv);
5764 GEN_OP_SPE_LHX(user);
5765 GEN_OP_SPE_LHX(kernel);
5766 GEN_OP_SPE_LHX(hypv);
5767 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, user);
5768 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, kernel);
5769 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, hypv);
5770 GEN_OP_SPE_LHX(le_user);
5771 GEN_OP_SPE_LHX(le_kernel);
5772 GEN_OP_SPE_LHX(le_hypv);
5773 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, le_user);
5774 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, le_kernel);
5775 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, le_hypv);
5776 #if defined(TARGET_PPC64)
5777 GEN_OP_SPE_LHE(64_user);
5778 GEN_OP_SPE_LHE(64_kernel);
5779 GEN_OP_SPE_LHE(64_hypv);
5780 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, 64_user);
5781 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, 64_kernel);
5782 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, 64_hypv);
5783 GEN_OP_SPE_LHE(le_64_user);
5784 GEN_OP_SPE_LHE(le_64_kernel);
5785 GEN_OP_SPE_LHE(le_64_hypv);
5786 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, le_64_user);
5787 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, le_64_kernel);
5788 GEN_SPE_LDSPLAT(hhesplat, spe_lhe, le_64_hypv);
5789 GEN_SPE_LDSPLAT(hhousplat, spe_lh, 64_user);
5790 GEN_SPE_LDSPLAT(hhousplat, spe_lh, 64_kernel);
5791 GEN_SPE_LDSPLAT(hhousplat, spe_lh, 64_hypv);
5792 GEN_SPE_LDSPLAT(hhousplat, spe_lh, le_64_user);
5793 GEN_SPE_LDSPLAT(hhousplat, spe_lh, le_64_kernel);
5794 GEN_SPE_LDSPLAT(hhousplat, spe_lh, le_64_hypv);
5795 GEN_OP_SPE_LHX(64_user);
5796 GEN_OP_SPE_LHX(64_kernel);
5797 GEN_OP_SPE_LHX(64_hypv);
5798 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, 64_user);
5799 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, 64_kernel);
5800 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, 64_hypv);
5801 GEN_OP_SPE_LHX(le_64_user);
5802 GEN_OP_SPE_LHX(le_64_kernel);
5803 GEN_OP_SPE_LHX(le_64_hypv);
5804 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, le_64_user);
5805 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, le_64_kernel);
5806 GEN_SPE_LDSPLAT(hhossplat, spe_lhx, le_64_hypv);
5807 #endif
5808 #endif
5809 GEN_SPEOP_LD(hhesplat, 1);
5810 GEN_SPEOP_LD(hhousplat, 1);
5811 GEN_SPEOP_LD(hhossplat, 1);
5812 GEN_SPEOP_LD(wwsplat, 2);
5813 GEN_SPEOP_LD(whsplat, 2);
5814
5815 GEN_SPE(evlddx,         evldd,         0x00, 0x0C, 0x00000000, PPC_SPE); //
5816 GEN_SPE(evldwx,         evldw,         0x01, 0x0C, 0x00000000, PPC_SPE); //
5817 GEN_SPE(evldhx,         evldh,         0x02, 0x0C, 0x00000000, PPC_SPE); //
5818 GEN_SPE(evlhhesplatx,   evlhhesplat,   0x04, 0x0C, 0x00000000, PPC_SPE); //
5819 GEN_SPE(evlhhousplatx,  evlhhousplat,  0x06, 0x0C, 0x00000000, PPC_SPE); //
5820 GEN_SPE(evlhhossplatx,  evlhhossplat,  0x07, 0x0C, 0x00000000, PPC_SPE); //
5821 GEN_SPE(evlwhex,        evlwhe,        0x08, 0x0C, 0x00000000, PPC_SPE); //
5822 GEN_SPE(evlwhoux,       evlwhou,       0x0A, 0x0C, 0x00000000, PPC_SPE); //
5823 GEN_SPE(evlwhosx,       evlwhos,       0x0B, 0x0C, 0x00000000, PPC_SPE); //
5824 GEN_SPE(evlwwsplatx,    evlwwsplat,    0x0C, 0x0C, 0x00000000, PPC_SPE); //
5825 GEN_SPE(evlwhsplatx,    evlwhsplat,    0x0E, 0x0C, 0x00000000, PPC_SPE); //
5826 GEN_SPE(evstddx,        evstdd,        0x10, 0x0C, 0x00000000, PPC_SPE); //
5827 GEN_SPE(evstdwx,        evstdw,        0x11, 0x0C, 0x00000000, PPC_SPE); //
5828 GEN_SPE(evstdhx,        evstdh,        0x12, 0x0C, 0x00000000, PPC_SPE); //
5829 GEN_SPE(evstwhex,       evstwhe,       0x18, 0x0C, 0x00000000, PPC_SPE); //
5830 GEN_SPE(evstwhox,       evstwho,       0x1A, 0x0C, 0x00000000, PPC_SPE); //
5831 GEN_SPE(evstwwex,       evstwwe,       0x1C, 0x0C, 0x00000000, PPC_SPE); //
5832 GEN_SPE(evstwwox,       evstwwo,       0x1E, 0x0C, 0x00000000, PPC_SPE); //
5833
5834 /* Multiply and add - TODO */
5835 #if 0
5836 GEN_SPE(speundef,       evmhessf,      0x01, 0x10, 0x00000000, PPC_SPE);
5837 GEN_SPE(speundef,       evmhossf,      0x03, 0x10, 0x00000000, PPC_SPE);
5838 GEN_SPE(evmheumi,       evmhesmi,      0x04, 0x10, 0x00000000, PPC_SPE);
5839 GEN_SPE(speundef,       evmhesmf,      0x05, 0x10, 0x00000000, PPC_SPE);
5840 GEN_SPE(evmhoumi,       evmhosmi,      0x06, 0x10, 0x00000000, PPC_SPE);
5841 GEN_SPE(speundef,       evmhosmf,      0x07, 0x10, 0x00000000, PPC_SPE);
5842 GEN_SPE(speundef,       evmhessfa,     0x11, 0x10, 0x00000000, PPC_SPE);
5843 GEN_SPE(speundef,       evmhossfa,     0x13, 0x10, 0x00000000, PPC_SPE);
5844 GEN_SPE(evmheumia,      evmhesmia,     0x14, 0x10, 0x00000000, PPC_SPE);
5845 GEN_SPE(speundef,       evmhesmfa,     0x15, 0x10, 0x00000000, PPC_SPE);
5846 GEN_SPE(evmhoumia,      evmhosmia,     0x16, 0x10, 0x00000000, PPC_SPE);
5847 GEN_SPE(speundef,       evmhosmfa,     0x17, 0x10, 0x00000000, PPC_SPE);
5848
5849 GEN_SPE(speundef,       evmwhssf,      0x03, 0x11, 0x00000000, PPC_SPE);
5850 GEN_SPE(evmwlumi,       speundef,      0x04, 0x11, 0x00000000, PPC_SPE);
5851 GEN_SPE(evmwhumi,       evmwhsmi,      0x06, 0x11, 0x00000000, PPC_SPE);
5852 GEN_SPE(speundef,       evmwhsmf,      0x07, 0x11, 0x00000000, PPC_SPE);
5853 GEN_SPE(speundef,       evmwssf,       0x09, 0x11, 0x00000000, PPC_SPE);
5854 GEN_SPE(evmwumi,        evmwsmi,       0x0C, 0x11, 0x00000000, PPC_SPE);
5855 GEN_SPE(speundef,       evmwsmf,       0x0D, 0x11, 0x00000000, PPC_SPE);
5856 GEN_SPE(speundef,       evmwhssfa,     0x13, 0x11, 0x00000000, PPC_SPE);
5857 GEN_SPE(evmwlumia,      speundef,      0x14, 0x11, 0x00000000, PPC_SPE);
5858 GEN_SPE(evmwhumia,      evmwhsmia,     0x16, 0x11, 0x00000000, PPC_SPE);
5859 GEN_SPE(speundef,       evmwhsmfa,     0x17, 0x11, 0x00000000, PPC_SPE);
5860 GEN_SPE(speundef,       evmwssfa,      0x19, 0x11, 0x00000000, PPC_SPE);
5861 GEN_SPE(evmwumia,       evmwsmia,      0x1C, 0x11, 0x00000000, PPC_SPE);
5862 GEN_SPE(speundef,       evmwsmfa,      0x1D, 0x11, 0x00000000, PPC_SPE);
5863
5864 GEN_SPE(evadduiaaw,     evaddsiaaw,    0x00, 0x13, 0x0000F800, PPC_SPE);
5865 GEN_SPE(evsubfusiaaw,   evsubfssiaaw,  0x01, 0x13, 0x0000F800, PPC_SPE);
5866 GEN_SPE(evaddumiaaw,    evaddsmiaaw,   0x04, 0x13, 0x0000F800, PPC_SPE);
5867 GEN_SPE(evsubfumiaaw,   evsubfsmiaaw,  0x05, 0x13, 0x0000F800, PPC_SPE);
5868 GEN_SPE(evdivws,        evdivwu,       0x06, 0x13, 0x00000000, PPC_SPE);
5869 GEN_SPE(evmra,          speundef,      0x07, 0x13, 0x0000F800, PPC_SPE);
5870
5871 GEN_SPE(evmheusiaaw,    evmhessiaaw,   0x00, 0x14, 0x00000000, PPC_SPE);
5872 GEN_SPE(speundef,       evmhessfaaw,   0x01, 0x14, 0x00000000, PPC_SPE);
5873 GEN_SPE(evmhousiaaw,    evmhossiaaw,   0x02, 0x14, 0x00000000, PPC_SPE);
5874 GEN_SPE(speundef,       evmhossfaaw,   0x03, 0x14, 0x00000000, PPC_SPE);
5875 GEN_SPE(evmheumiaaw,    evmhesmiaaw,   0x04, 0x14, 0x00000000, PPC_SPE);
5876 GEN_SPE(speundef,       evmhesmfaaw,   0x05, 0x14, 0x00000000, PPC_SPE);
5877 GEN_SPE(evmhoumiaaw,    evmhosmiaaw,   0x06, 0x14, 0x00000000, PPC_SPE);
5878 GEN_SPE(speundef,       evmhosmfaaw,   0x07, 0x14, 0x00000000, PPC_SPE);
5879 GEN_SPE(evmhegumiaa,    evmhegsmiaa,   0x14, 0x14, 0x00000000, PPC_SPE);
5880 GEN_SPE(speundef,       evmhegsmfaa,   0x15, 0x14, 0x00000000, PPC_SPE);
5881 GEN_SPE(evmhogumiaa,    evmhogsmiaa,   0x16, 0x14, 0x00000000, PPC_SPE);
5882 GEN_SPE(speundef,       evmhogsmfaa,   0x17, 0x14, 0x00000000, PPC_SPE);
5883
5884 GEN_SPE(evmwlusiaaw,    evmwlssiaaw,   0x00, 0x15, 0x00000000, PPC_SPE);
5885 GEN_SPE(evmwlumiaaw,    evmwlsmiaaw,   0x04, 0x15, 0x00000000, PPC_SPE);
5886 GEN_SPE(speundef,       evmwssfaa,     0x09, 0x15, 0x00000000, PPC_SPE);
5887 GEN_SPE(evmwumiaa,      evmwsmiaa,     0x0C, 0x15, 0x00000000, PPC_SPE);
5888 GEN_SPE(speundef,       evmwsmfaa,     0x0D, 0x15, 0x00000000, PPC_SPE);
5889
5890 GEN_SPE(evmheusianw,    evmhessianw,   0x00, 0x16, 0x00000000, PPC_SPE);
5891 GEN_SPE(speundef,       evmhessfanw,   0x01, 0x16, 0x00000000, PPC_SPE);
5892 GEN_SPE(evmhousianw,    evmhossianw,   0x02, 0x16, 0x00000000, PPC_SPE);
5893 GEN_SPE(speundef,       evmhossfanw,   0x03, 0x16, 0x00000000, PPC_SPE);
5894 GEN_SPE(evmheumianw,    evmhesmianw,   0x04, 0x16, 0x00000000, PPC_SPE);
5895 GEN_SPE(speundef,       evmhesmfanw,   0x05, 0x16, 0x00000000, PPC_SPE);
5896 GEN_SPE(evmhoumianw,    evmhosmianw,   0x06, 0x16, 0x00000000, PPC_SPE);
5897 GEN_SPE(speundef,       evmhosmfanw,   0x07, 0x16, 0x00000000, PPC_SPE);
5898 GEN_SPE(evmhegumian,    evmhegsmian,   0x14, 0x16, 0x00000000, PPC_SPE);
5899 GEN_SPE(speundef,       evmhegsmfan,   0x15, 0x16, 0x00000000, PPC_SPE);
5900 GEN_SPE(evmhigumian,    evmhigsmian,   0x16, 0x16, 0x00000000, PPC_SPE);
5901 GEN_SPE(speundef,       evmhogsmfan,   0x17, 0x16, 0x00000000, PPC_SPE);
5902
5903 GEN_SPE(evmwlusianw,    evmwlssianw,   0x00, 0x17, 0x00000000, PPC_SPE);
5904 GEN_SPE(evmwlumianw,    evmwlsmianw,   0x04, 0x17, 0x00000000, PPC_SPE);
5905 GEN_SPE(speundef,       evmwssfan,     0x09, 0x17, 0x00000000, PPC_SPE);
5906 GEN_SPE(evmwumian,      evmwsmian,     0x0C, 0x17, 0x00000000, PPC_SPE);
5907 GEN_SPE(speundef,       evmwsmfan,     0x0D, 0x17, 0x00000000, PPC_SPE);
5908 #endif
5909
5910 /***                      SPE floating-point extension                     ***/
5911 #define GEN_SPEFPUOP_CONV(name)                                               \
5912 static always_inline void gen_##name (DisasContext *ctx)                      \
5913 {                                                                             \
5914     gen_load_gpr64(cpu_T64[0], rB(ctx->opcode));                              \
5915     gen_op_##name();                                                          \
5916     gen_store_gpr64(rD(ctx->opcode), cpu_T64[0]);                             \
5917 }
5918
5919 /* Single precision floating-point vectors operations */
5920 /* Arithmetic */
5921 GEN_SPEOP_ARITH2(evfsadd);
5922 GEN_SPEOP_ARITH2(evfssub);
5923 GEN_SPEOP_ARITH2(evfsmul);
5924 GEN_SPEOP_ARITH2(evfsdiv);
5925 GEN_SPEOP_ARITH1(evfsabs);
5926 GEN_SPEOP_ARITH1(evfsnabs);
5927 GEN_SPEOP_ARITH1(evfsneg);
5928 /* Conversion */
5929 GEN_SPEFPUOP_CONV(evfscfui);
5930 GEN_SPEFPUOP_CONV(evfscfsi);
5931 GEN_SPEFPUOP_CONV(evfscfuf);
5932 GEN_SPEFPUOP_CONV(evfscfsf);
5933 GEN_SPEFPUOP_CONV(evfsctui);
5934 GEN_SPEFPUOP_CONV(evfsctsi);
5935 GEN_SPEFPUOP_CONV(evfsctuf);
5936 GEN_SPEFPUOP_CONV(evfsctsf);
5937 GEN_SPEFPUOP_CONV(evfsctuiz);
5938 GEN_SPEFPUOP_CONV(evfsctsiz);
5939 /* Comparison */
5940 GEN_SPEOP_COMP(evfscmpgt);
5941 GEN_SPEOP_COMP(evfscmplt);
5942 GEN_SPEOP_COMP(evfscmpeq);
5943 GEN_SPEOP_COMP(evfststgt);
5944 GEN_SPEOP_COMP(evfststlt);
5945 GEN_SPEOP_COMP(evfststeq);
5946
5947 /* Opcodes definitions */
5948 GEN_SPE(evfsadd,        evfssub,       0x00, 0x0A, 0x00000000, PPC_SPEFPU); //
5949 GEN_SPE(evfsabs,        evfsnabs,      0x02, 0x0A, 0x0000F800, PPC_SPEFPU); //
5950 GEN_SPE(evfsneg,        speundef,      0x03, 0x0A, 0x0000F800, PPC_SPEFPU); //
5951 GEN_SPE(evfsmul,        evfsdiv,       0x04, 0x0A, 0x00000000, PPC_SPEFPU); //
5952 GEN_SPE(evfscmpgt,      evfscmplt,     0x06, 0x0A, 0x00600000, PPC_SPEFPU); //
5953 GEN_SPE(evfscmpeq,      speundef,      0x07, 0x0A, 0x00600000, PPC_SPEFPU); //
5954 GEN_SPE(evfscfui,       evfscfsi,      0x08, 0x0A, 0x00180000, PPC_SPEFPU); //
5955 GEN_SPE(evfscfuf,       evfscfsf,      0x09, 0x0A, 0x00180000, PPC_SPEFPU); //
5956 GEN_SPE(evfsctui,       evfsctsi,      0x0A, 0x0A, 0x00180000, PPC_SPEFPU); //
5957 GEN_SPE(evfsctuf,       evfsctsf,      0x0B, 0x0A, 0x00180000, PPC_SPEFPU); //
5958 GEN_SPE(evfsctuiz,      speundef,      0x0C, 0x0A, 0x00180000, PPC_SPEFPU); //
5959 GEN_SPE(evfsctsiz,      speundef,      0x0D, 0x0A, 0x00180000, PPC_SPEFPU); //
5960 GEN_SPE(evfststgt,      evfststlt,     0x0E, 0x0A, 0x00600000, PPC_SPEFPU); //
5961 GEN_SPE(evfststeq,      speundef,      0x0F, 0x0A, 0x00600000, PPC_SPEFPU); //
5962
5963 /* Single precision floating-point operations */
5964 /* Arithmetic */
5965 GEN_SPEOP_ARITH2(efsadd);
5966 GEN_SPEOP_ARITH2(efssub);
5967 GEN_SPEOP_ARITH2(efsmul);
5968 GEN_SPEOP_ARITH2(efsdiv);
5969 GEN_SPEOP_ARITH1(efsabs);
5970 GEN_SPEOP_ARITH1(efsnabs);
5971 GEN_SPEOP_ARITH1(efsneg);
5972 /* Conversion */
5973 GEN_SPEFPUOP_CONV(efscfui);
5974 GEN_SPEFPUOP_CONV(efscfsi);
5975 GEN_SPEFPUOP_CONV(efscfuf);
5976 GEN_SPEFPUOP_CONV(efscfsf);
5977 GEN_SPEFPUOP_CONV(efsctui);
5978 GEN_SPEFPUOP_CONV(efsctsi);
5979 GEN_SPEFPUOP_CONV(efsctuf);
5980 GEN_SPEFPUOP_CONV(efsctsf);
5981 GEN_SPEFPUOP_CONV(efsctuiz);
5982 GEN_SPEFPUOP_CONV(efsctsiz);
5983 GEN_SPEFPUOP_CONV(efscfd);
5984 /* Comparison */
5985 GEN_SPEOP_COMP(efscmpgt);
5986 GEN_SPEOP_COMP(efscmplt);
5987 GEN_SPEOP_COMP(efscmpeq);
5988 GEN_SPEOP_COMP(efststgt);
5989 GEN_SPEOP_COMP(efststlt);
5990 GEN_SPEOP_COMP(efststeq);
5991
5992 /* Opcodes definitions */
5993 GEN_SPE(efsadd,         efssub,        0x00, 0x0B, 0x00000000, PPC_SPEFPU); //
5994 GEN_SPE(efsabs,         efsnabs,       0x02, 0x0B, 0x0000F800, PPC_SPEFPU); //
5995 GEN_SPE(efsneg,         speundef,      0x03, 0x0B, 0x0000F800, PPC_SPEFPU); //
5996 GEN_SPE(efsmul,         efsdiv,        0x04, 0x0B, 0x00000000, PPC_SPEFPU); //
5997 GEN_SPE(efscmpgt,       efscmplt,      0x06, 0x0B, 0x00600000, PPC_SPEFPU); //
5998 GEN_SPE(efscmpeq,       efscfd,        0x07, 0x0B, 0x00600000, PPC_SPEFPU); //
5999 GEN_SPE(efscfui,        efscfsi,       0x08, 0x0B, 0x00180000, PPC_SPEFPU); //
6000 GEN_SPE(efscfuf,        efscfsf,       0x09, 0x0B, 0x00180000, PPC_SPEFPU); //
6001 GEN_SPE(efsctui,        efsctsi,       0x0A, 0x0B, 0x00180000, PPC_SPEFPU); //
6002 GEN_SPE(efsctuf,        efsctsf,       0x0B, 0x0B, 0x00180000, PPC_SPEFPU); //
6003 GEN_SPE(efsctuiz,       speundef,      0x0C, 0x0B, 0x00180000, PPC_SPEFPU); //
6004 GEN_SPE(efsctsiz,       speundef,      0x0D, 0x0B, 0x00180000, PPC_SPEFPU); //
6005 GEN_SPE(efststgt,       efststlt,      0x0E, 0x0B, 0x00600000, PPC_SPEFPU); //
6006 GEN_SPE(efststeq,       speundef,      0x0F, 0x0B, 0x00600000, PPC_SPEFPU); //
6007
6008 /* Double precision floating-point operations */
6009 /* Arithmetic */
6010 GEN_SPEOP_ARITH2(efdadd);
6011 GEN_SPEOP_ARITH2(efdsub);
6012 GEN_SPEOP_ARITH2(efdmul);
6013 GEN_SPEOP_ARITH2(efddiv);
6014 GEN_SPEOP_ARITH1(efdabs);
6015 GEN_SPEOP_ARITH1(efdnabs);
6016 GEN_SPEOP_ARITH1(efdneg);
6017 /* Conversion */
6018
6019 GEN_SPEFPUOP_CONV(efdcfui);
6020 GEN_SPEFPUOP_CONV(efdcfsi);
6021 GEN_SPEFPUOP_CONV(efdcfuf);
6022 GEN_SPEFPUOP_CONV(efdcfsf);
6023 GEN_SPEFPUOP_CONV(efdctui);
6024 GEN_SPEFPUOP_CONV(efdctsi);
6025 GEN_SPEFPUOP_CONV(efdctuf);
6026 GEN_SPEFPUOP_CONV(efdctsf);
6027 GEN_SPEFPUOP_CONV(efdctuiz);
6028 GEN_SPEFPUOP_CONV(efdctsiz);
6029 GEN_SPEFPUOP_CONV(efdcfs);
6030 GEN_SPEFPUOP_CONV(efdcfuid);
6031 GEN_SPEFPUOP_CONV(efdcfsid);
6032 GEN_SPEFPUOP_CONV(efdctuidz);
6033 GEN_SPEFPUOP_CONV(efdctsidz);
6034 /* Comparison */
6035 GEN_SPEOP_COMP(efdcmpgt);
6036 GEN_SPEOP_COMP(efdcmplt);
6037 GEN_SPEOP_COMP(efdcmpeq);
6038 GEN_SPEOP_COMP(efdtstgt);
6039 GEN_SPEOP_COMP(efdtstlt);
6040 GEN_SPEOP_COMP(efdtsteq);
6041
6042 /* Opcodes definitions */
6043 GEN_SPE(efdadd,         efdsub,        0x10, 0x0B, 0x00000000, PPC_SPEFPU); //
6044 GEN_SPE(efdcfuid,       efdcfsid,      0x11, 0x0B, 0x00180000, PPC_SPEFPU); //
6045 GEN_SPE(efdabs,         efdnabs,       0x12, 0x0B, 0x0000F800, PPC_SPEFPU); //
6046 GEN_SPE(efdneg,         speundef,      0x13, 0x0B, 0x0000F800, PPC_SPEFPU); //
6047 GEN_SPE(efdmul,         efddiv,        0x14, 0x0B, 0x00000000, PPC_SPEFPU); //
6048 GEN_SPE(efdctuidz,      efdctsidz,     0x15, 0x0B, 0x00180000, PPC_SPEFPU); //
6049 GEN_SPE(efdcmpgt,       efdcmplt,      0x16, 0x0B, 0x00600000, PPC_SPEFPU); //
6050 GEN_SPE(efdcmpeq,       efdcfs,        0x17, 0x0B, 0x00600000, PPC_SPEFPU); //
6051 GEN_SPE(efdcfui,        efdcfsi,       0x18, 0x0B, 0x00180000, PPC_SPEFPU); //
6052 GEN_SPE(efdcfuf,        efdcfsf,       0x19, 0x0B, 0x00180000, PPC_SPEFPU); //
6053 GEN_SPE(efdctui,        efdctsi,       0x1A, 0x0B, 0x00180000, PPC_SPEFPU); //
6054 GEN_SPE(efdctuf,        efdctsf,       0x1B, 0x0B, 0x00180000, PPC_SPEFPU); //
6055 GEN_SPE(efdctuiz,       speundef,      0x1C, 0x0B, 0x00180000, PPC_SPEFPU); //
6056 GEN_SPE(efdctsiz,       speundef,      0x1D, 0x0B, 0x00180000, PPC_SPEFPU); //
6057 GEN_SPE(efdtstgt,       efdtstlt,      0x1E, 0x0B, 0x00600000, PPC_SPEFPU); //
6058 GEN_SPE(efdtsteq,       speundef,      0x1F, 0x0B, 0x00600000, PPC_SPEFPU); //
6059
6060 /* End opcode list */
6061 GEN_OPCODE_MARK(end);
6062
6063 #include "translate_init.c"
6064 #include "helper_regs.h"
6065
6066 /*****************************************************************************/
6067 /* Misc PowerPC helpers */
6068 void cpu_dump_state (CPUState *env, FILE *f,
6069                      int (*cpu_fprintf)(FILE *f, const char *fmt, ...),
6070                      int flags)
6071 {
6072 #define RGPL  4
6073 #define RFPL  4
6074
6075     int i;
6076
6077     cpu_fprintf(f, "NIP " ADDRX "   LR " ADDRX " CTR " ADDRX " XER %08x\n",
6078                 env->nip, env->lr, env->ctr, hreg_load_xer(env));
6079     cpu_fprintf(f, "MSR " ADDRX " HID0 " ADDRX "  HF " ADDRX " idx %d\n",
6080                 env->msr, env->spr[SPR_HID0], env->hflags, env->mmu_idx);
6081 #if !defined(NO_TIMER_DUMP)
6082     cpu_fprintf(f, "TB %08x %08x "
6083 #if !defined(CONFIG_USER_ONLY)
6084                 "DECR %08x"
6085 #endif
6086                 "\n",
6087                 cpu_ppc_load_tbu(env), cpu_ppc_load_tbl(env)
6088 #if !defined(CONFIG_USER_ONLY)
6089                 , cpu_ppc_load_decr(env)
6090 #endif
6091                 );
6092 #endif
6093     for (i = 0; i < 32; i++) {
6094         if ((i & (RGPL - 1)) == 0)
6095             cpu_fprintf(f, "GPR%02d", i);
6096         cpu_fprintf(f, " " REGX, ppc_dump_gpr(env, i));
6097         if ((i & (RGPL - 1)) == (RGPL - 1))
6098             cpu_fprintf(f, "\n");
6099     }
6100     cpu_fprintf(f, "CR ");
6101     for (i = 0; i < 8; i++)
6102         cpu_fprintf(f, "%01x", env->crf[i]);
6103     cpu_fprintf(f, "  [");
6104     for (i = 0; i < 8; i++) {
6105         char a = '-';
6106         if (env->crf[i] & 0x08)
6107             a = 'L';
6108         else if (env->crf[i] & 0x04)
6109             a = 'G';
6110         else if (env->crf[i] & 0x02)
6111             a = 'E';
6112         cpu_fprintf(f, " %c%c", a, env->crf[i] & 0x01 ? 'O' : ' ');
6113     }
6114     cpu_fprintf(f, " ]             RES " ADDRX "\n", env->reserve);
6115     for (i = 0; i < 32; i++) {
6116         if ((i & (RFPL - 1)) == 0)
6117             cpu_fprintf(f, "FPR%02d", i);
6118         cpu_fprintf(f, " %016" PRIx64, *((uint64_t *)&env->fpr[i]));
6119         if ((i & (RFPL - 1)) == (RFPL - 1))
6120             cpu_fprintf(f, "\n");
6121     }
6122 #if !defined(CONFIG_USER_ONLY)
6123     cpu_fprintf(f, "SRR0 " ADDRX " SRR1 " ADDRX " SDR1 " ADDRX "\n",
6124                 env->spr[SPR_SRR0], env->spr[SPR_SRR1], env->sdr1);
6125 #endif
6126
6127 #undef RGPL
6128 #undef RFPL
6129 }
6130
6131 void cpu_dump_statistics (CPUState *env, FILE*f,
6132                           int (*cpu_fprintf)(FILE *f, const char *fmt, ...),
6133                           int flags)
6134 {
6135 #if defined(DO_PPC_STATISTICS)
6136     opc_handler_t **t1, **t2, **t3, *handler;
6137     int op1, op2, op3;
6138
6139     t1 = env->opcodes;
6140     for (op1 = 0; op1 < 64; op1++) {
6141         handler = t1[op1];
6142         if (is_indirect_opcode(handler)) {
6143             t2 = ind_table(handler);
6144             for (op2 = 0; op2 < 32; op2++) {
6145                 handler = t2[op2];
6146                 if (is_indirect_opcode(handler)) {
6147                     t3 = ind_table(handler);
6148                     for (op3 = 0; op3 < 32; op3++) {
6149                         handler = t3[op3];
6150                         if (handler->count == 0)
6151                             continue;
6152                         cpu_fprintf(f, "%02x %02x %02x (%02x %04d) %16s: "
6153                                     "%016llx %lld\n",
6154                                     op1, op2, op3, op1, (op3 << 5) | op2,
6155                                     handler->oname,
6156                                     handler->count, handler->count);
6157                     }
6158                 } else {
6159                     if (handler->count == 0)
6160                         continue;
6161                     cpu_fprintf(f, "%02x %02x    (%02x %04d) %16s: "
6162                                 "%016llx %lld\n",
6163                                 op1, op2, op1, op2, handler->oname,
6164                                 handler->count, handler->count);
6165                 }
6166             }
6167         } else {
6168             if (handler->count == 0)
6169                 continue;
6170             cpu_fprintf(f, "%02x       (%02x     ) %16s: %016llx %lld\n",
6171                         op1, op1, handler->oname,
6172                         handler->count, handler->count);
6173         }
6174     }
6175 #endif
6176 }
6177
6178 /*****************************************************************************/
6179 static always_inline void gen_intermediate_code_internal (CPUState *env,
6180                                                           TranslationBlock *tb,
6181                                                           int search_pc)
6182 {
6183     DisasContext ctx, *ctxp = &ctx;
6184     opc_handler_t **table, *handler;
6185     target_ulong pc_start;
6186     uint16_t *gen_opc_end;
6187     int supervisor, little_endian;
6188     int j, lj = -1;
6189     int num_insns;
6190     int max_insns;
6191
6192     pc_start = tb->pc;
6193     gen_opc_end = gen_opc_buf + OPC_MAX_SIZE;
6194 #if defined(OPTIMIZE_FPRF_UPDATE)
6195     gen_fprf_ptr = gen_fprf_buf;
6196 #endif
6197     ctx.nip = pc_start;
6198     ctx.tb = tb;
6199     ctx.exception = POWERPC_EXCP_NONE;
6200     ctx.spr_cb = env->spr_cb;
6201     supervisor = env->mmu_idx;
6202 #if !defined(CONFIG_USER_ONLY)
6203     ctx.supervisor = supervisor;
6204 #endif
6205     little_endian = env->hflags & (1 << MSR_LE) ? 1 : 0;
6206 #if defined(TARGET_PPC64)
6207     ctx.sf_mode = msr_sf;
6208     ctx.mem_idx = (supervisor << 2) | (msr_sf << 1) | little_endian;
6209 #else
6210     ctx.mem_idx = (supervisor << 1) | little_endian;
6211 #endif
6212     ctx.dcache_line_size = env->dcache_line_size;
6213     ctx.fpu_enabled = msr_fp;
6214     if ((env->flags & POWERPC_FLAG_SPE) && msr_spe)
6215         ctx.spe_enabled = msr_spe;
6216     else
6217         ctx.spe_enabled = 0;
6218     if ((env->flags & POWERPC_FLAG_VRE) && msr_vr)
6219         ctx.altivec_enabled = msr_vr;
6220     else
6221         ctx.altivec_enabled = 0;
6222     if ((env->flags & POWERPC_FLAG_SE) && msr_se)
6223         ctx.singlestep_enabled = CPU_SINGLE_STEP;
6224     else
6225         ctx.singlestep_enabled = 0;
6226     if ((env->flags & POWERPC_FLAG_BE) && msr_be)
6227         ctx.singlestep_enabled |= CPU_BRANCH_STEP;
6228     if (unlikely(env->singlestep_enabled))
6229         ctx.singlestep_enabled |= GDBSTUB_SINGLE_STEP;
6230 #if defined (DO_SINGLE_STEP) && 0
6231     /* Single step trace mode */
6232     msr_se = 1;
6233 #endif
6234     num_insns = 0;
6235     max_insns = tb->cflags & CF_COUNT_MASK;
6236     if (max_insns == 0)
6237         max_insns = CF_COUNT_MASK;
6238
6239     gen_icount_start();
6240     /* Set env in case of segfault during code fetch */
6241     while (ctx.exception == POWERPC_EXCP_NONE && gen_opc_ptr < gen_opc_end) {
6242         if (unlikely(env->nb_breakpoints > 0)) {
6243             for (j = 0; j < env->nb_breakpoints; j++) {
6244                 if (env->breakpoints[j] == ctx.nip) {
6245                     gen_update_nip(&ctx, ctx.nip);
6246                     gen_op_debug();
6247                     break;
6248                 }
6249             }
6250         }
6251         if (unlikely(search_pc)) {
6252             j = gen_opc_ptr - gen_opc_buf;
6253             if (lj < j) {
6254                 lj++;
6255                 while (lj < j)
6256                     gen_opc_instr_start[lj++] = 0;
6257                 gen_opc_pc[lj] = ctx.nip;
6258                 gen_opc_instr_start[lj] = 1;
6259                 gen_opc_icount[lj] = num_insns;
6260             }
6261         }
6262 #if defined PPC_DEBUG_DISAS
6263         if (loglevel & CPU_LOG_TB_IN_ASM) {
6264             fprintf(logfile, "----------------\n");
6265             fprintf(logfile, "nip=" ADDRX " super=%d ir=%d\n",
6266                     ctx.nip, supervisor, (int)msr_ir);
6267         }
6268 #endif
6269         if (num_insns + 1 == max_insns && (tb->cflags & CF_LAST_IO))
6270             gen_io_start();
6271         if (unlikely(little_endian)) {
6272             ctx.opcode = bswap32(ldl_code(ctx.nip));
6273         } else {
6274             ctx.opcode = ldl_code(ctx.nip);
6275         }
6276 #if defined PPC_DEBUG_DISAS
6277         if (loglevel & CPU_LOG_TB_IN_ASM) {
6278             fprintf(logfile, "translate opcode %08x (%02x %02x %02x) (%s)\n",
6279                     ctx.opcode, opc1(ctx.opcode), opc2(ctx.opcode),
6280                     opc3(ctx.opcode), little_endian ? "little" : "big");
6281         }
6282 #endif
6283         ctx.nip += 4;
6284         table = env->opcodes;
6285         num_insns++;
6286         handler = table[opc1(ctx.opcode)];
6287         if (is_indirect_opcode(handler)) {
6288             table = ind_table(handler);
6289             handler = table[opc2(ctx.opcode)];
6290             if (is_indirect_opcode(handler)) {
6291                 table = ind_table(handler);
6292                 handler = table[opc3(ctx.opcode)];
6293             }
6294         }
6295         /* Is opcode *REALLY* valid ? */
6296         if (unlikely(handler->handler == &gen_invalid)) {
6297             if (loglevel != 0) {
6298                 fprintf(logfile, "invalid/unsupported opcode: "
6299                         "%02x - %02x - %02x (%08x) " ADDRX " %d\n",
6300                         opc1(ctx.opcode), opc2(ctx.opcode),
6301                         opc3(ctx.opcode), ctx.opcode, ctx.nip - 4, (int)msr_ir);
6302             } else {
6303                 printf("invalid/unsupported opcode: "
6304                        "%02x - %02x - %02x (%08x) " ADDRX " %d\n",
6305                        opc1(ctx.opcode), opc2(ctx.opcode),
6306                        opc3(ctx.opcode), ctx.opcode, ctx.nip - 4, (int)msr_ir);
6307             }
6308         } else {
6309             if (unlikely((ctx.opcode & handler->inval) != 0)) {
6310                 if (loglevel != 0) {
6311                     fprintf(logfile, "invalid bits: %08x for opcode: "
6312                             "%02x - %02x - %02x (%08x) " ADDRX "\n",
6313                             ctx.opcode & handler->inval, opc1(ctx.opcode),
6314                             opc2(ctx.opcode), opc3(ctx.opcode),
6315                             ctx.opcode, ctx.nip - 4);
6316                 } else {
6317                     printf("invalid bits: %08x for opcode: "
6318                            "%02x - %02x - %02x (%08x) " ADDRX "\n",
6319                            ctx.opcode & handler->inval, opc1(ctx.opcode),
6320                            opc2(ctx.opcode), opc3(ctx.opcode),
6321                            ctx.opcode, ctx.nip - 4);
6322                 }
6323                 GEN_EXCP_INVAL(ctxp);
6324                 break;
6325             }
6326         }
6327         (*(handler->handler))(&ctx);
6328 #if defined(DO_PPC_STATISTICS)
6329         handler->count++;
6330 #endif
6331         /* Check trace mode exceptions */
6332         if (unlikely(ctx.singlestep_enabled & CPU_SINGLE_STEP &&
6333                      (ctx.nip <= 0x100 || ctx.nip > 0xF00) &&
6334                      ctx.exception != POWERPC_SYSCALL &&
6335                      ctx.exception != POWERPC_EXCP_TRAP &&
6336                      ctx.exception != POWERPC_EXCP_BRANCH)) {
6337             GEN_EXCP(ctxp, POWERPC_EXCP_TRACE, 0);
6338         } else if (unlikely(((ctx.nip & (TARGET_PAGE_SIZE - 1)) == 0) ||
6339                             (env->singlestep_enabled) ||
6340                             num_insns >= max_insns)) {
6341             /* if we reach a page boundary or are single stepping, stop
6342              * generation
6343              */
6344             break;
6345         }
6346 #if defined (DO_SINGLE_STEP)
6347         break;
6348 #endif
6349     }
6350     if (tb->cflags & CF_LAST_IO)
6351         gen_io_end();
6352     if (ctx.exception == POWERPC_EXCP_NONE) {
6353         gen_goto_tb(&ctx, 0, ctx.nip);
6354     } else if (ctx.exception != POWERPC_EXCP_BRANCH) {
6355         if (unlikely(env->singlestep_enabled)) {
6356             gen_update_nip(&ctx, ctx.nip);
6357             gen_op_debug();
6358         }
6359         /* Generate the return instruction */
6360         tcg_gen_exit_tb(0);
6361     }
6362     gen_icount_end(tb, num_insns);
6363     *gen_opc_ptr = INDEX_op_end;
6364     if (unlikely(search_pc)) {
6365         j = gen_opc_ptr - gen_opc_buf;
6366         lj++;
6367         while (lj <= j)
6368             gen_opc_instr_start[lj++] = 0;
6369     } else {
6370         tb->size = ctx.nip - pc_start;
6371         tb->icount = num_insns;
6372     }
6373 #if defined(DEBUG_DISAS)
6374     if (loglevel & CPU_LOG_TB_CPU) {
6375         fprintf(logfile, "---------------- excp: %04x\n", ctx.exception);
6376         cpu_dump_state(env, logfile, fprintf, 0);
6377     }
6378     if (loglevel & CPU_LOG_TB_IN_ASM) {
6379         int flags;
6380         flags = env->bfd_mach;
6381         flags |= little_endian << 16;
6382         fprintf(logfile, "IN: %s\n", lookup_symbol(pc_start));
6383         target_disas(logfile, pc_start, ctx.nip - pc_start, flags);
6384         fprintf(logfile, "\n");
6385     }
6386 #endif
6387 }
6388
6389 void gen_intermediate_code (CPUState *env, struct TranslationBlock *tb)
6390 {
6391     gen_intermediate_code_internal(env, tb, 0);
6392 }
6393
6394 void gen_intermediate_code_pc (CPUState *env, struct TranslationBlock *tb)
6395 {
6396     gen_intermediate_code_internal(env, tb, 1);
6397 }
6398
6399 void gen_pc_load(CPUState *env, TranslationBlock *tb,
6400                 unsigned long searched_pc, int pc_pos, void *puc)
6401 {
6402     int type, c;
6403     /* for PPC, we need to look at the micro operation to get the
6404      * access type */
6405     env->nip = gen_opc_pc[pc_pos];
6406     c = gen_opc_buf[pc_pos];
6407     switch(c) {
6408 #if defined(CONFIG_USER_ONLY)
6409 #define CASE3(op)\
6410     case INDEX_op_ ## op ## _raw
6411 #else
6412 #define CASE3(op)\
6413     case INDEX_op_ ## op ## _user:\
6414     case INDEX_op_ ## op ## _kernel:\
6415     case INDEX_op_ ## op ## _hypv
6416 #endif
6417
6418     CASE3(stfd):
6419     CASE3(stfs):
6420     CASE3(lfd):
6421     CASE3(lfs):
6422         type = ACCESS_FLOAT;
6423         break;
6424     CASE3(lwarx):
6425         type = ACCESS_RES;
6426         break;
6427     CASE3(stwcx):
6428         type = ACCESS_RES;
6429         break;
6430     CASE3(eciwx):
6431     CASE3(ecowx):
6432         type = ACCESS_EXT;
6433         break;
6434     default:
6435         type = ACCESS_INT;
6436         break;
6437     }
6438     env->access_type = type;
6439 }