hw/usb-ehci.c

   1 /*
   2  * QEMU USB EHCI Emulation
   3  *
   4  * Copyright(c) 2008  Emutex Ltd. (address@hidden)
   5  *
   6  * EHCI project was started by Mark Burkley, with contributions by
   7  * Niels de Vos.  David S. Ahern continued working on it.  Kevin Wolf,
   8  * Jan Kiszka and Vincent Palatin contributed bugfixes.
   9  *
  10  *
  11  * This library is free software; you can redistribute it and/or
  12  * modify it under the terms of the GNU Lesser General Public
  13  * License as published by the Free Software Foundation; either
  14  * version 2 of the License, or(at your option) any later version.
  15  *
  16  * This library is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  19  * Lesser General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, see <http://www.gnu.org/licenses/>.
  23  */
  24
  25 #include "hw.h"
  26 #include "qemu-timer.h"
  27 #include "usb.h"
  28 #include "pci.h"
  29 #include "monitor.h"
  30 #include "trace.h"
  31 #include "dma.h"
  32
  33 #define EHCI_DEBUG   0
  34
  35 #if EHCI_DEBUG
  36 #define DPRINTF printf
  37 #else
  38 #define DPRINTF(...)
  39 #endif
  40
  41 /* internal processing - reset HC to try and recover */
  42 #define USB_RET_PROCERR   (-99)
  43
  44 #define MMIO_SIZE        0x1000
  45
  46 /* Capability Registers Base Address - section 2.2 */
  47 #define CAPREGBASE       0x0000
  48 #define CAPLENGTH        CAPREGBASE + 0x0000  // 1-byte, 0x0001 reserved
  49 #define HCIVERSION       CAPREGBASE + 0x0002  // 2-bytes, i/f version #
  50 #define HCSPARAMS        CAPREGBASE + 0x0004  // 4-bytes, structural params
  51 #define HCCPARAMS        CAPREGBASE + 0x0008  // 4-bytes, capability params
  52 #define EECP             HCCPARAMS + 1
  53 #define HCSPPORTROUTE1   CAPREGBASE + 0x000c
  54 #define HCSPPORTROUTE2   CAPREGBASE + 0x0010
  55
  56 #define OPREGBASE        0x0020        // Operational Registers Base Address
  57
  58 #define USBCMD           OPREGBASE + 0x0000
  59 #define USBCMD_RUNSTOP   (1 << 0)      // run / Stop
  60 #define USBCMD_HCRESET   (1 << 1)      // HC Reset
  61 #define USBCMD_FLS       (3 << 2)      // Frame List Size
  62 #define USBCMD_FLS_SH    2             // Frame List Size Shift
  63 #define USBCMD_PSE       (1 << 4)      // Periodic Schedule Enable
  64 #define USBCMD_ASE       (1 << 5)      // Asynch Schedule Enable
  65 #define USBCMD_IAAD      (1 << 6)      // Int Asynch Advance Doorbell
  66 #define USBCMD_LHCR      (1 << 7)      // Light Host Controller Reset
  67 #define USBCMD_ASPMC     (3 << 8)      // Async Sched Park Mode Count
  68 #define USBCMD_ASPME     (1 << 11)     // Async Sched Park Mode Enable
  69 #define USBCMD_ITC       (0x7f << 16)  // Int Threshold Control
  70 #define USBCMD_ITC_SH    16            // Int Threshold Control Shift
  71
  72 #define USBSTS           OPREGBASE + 0x0004
  73 #define USBSTS_RO_MASK   0x0000003f
  74 #define USBSTS_INT       (1 << 0)      // USB Interrupt
  75 #define USBSTS_ERRINT    (1 << 1)      // Error Interrupt
  76 #define USBSTS_PCD       (1 << 2)      // Port Change Detect
  77 #define USBSTS_FLR       (1 << 3)      // Frame List Rollover
  78 #define USBSTS_HSE       (1 << 4)      // Host System Error
  79 #define USBSTS_IAA       (1 << 5)      // Interrupt on Async Advance
  80 #define USBSTS_HALT      (1 << 12)     // HC Halted
  81 #define USBSTS_REC       (1 << 13)     // Reclamation
  82 #define USBSTS_PSS       (1 << 14)     // Periodic Schedule Status
  83 #define USBSTS_ASS       (1 << 15)     // Asynchronous Schedule Status
  84
  85 /*
  86  *  Interrupt enable bits correspond to the interrupt active bits in USBSTS
  87  *  so no need to redefine here.
  88  */
  89 #define USBINTR              OPREGBASE + 0x0008
  90 #define USBINTR_MASK         0x0000003f
  91
  92 #define FRINDEX              OPREGBASE + 0x000c
  93 #define CTRLDSSEGMENT        OPREGBASE + 0x0010
  94 #define PERIODICLISTBASE     OPREGBASE + 0x0014
  95 #define ASYNCLISTADDR        OPREGBASE + 0x0018
  96 #define ASYNCLISTADDR_MASK   0xffffffe0
  97
  98 #define CONFIGFLAG           OPREGBASE + 0x0040
  99
 100 #define PORTSC               (OPREGBASE + 0x0044)
 101 #define PORTSC_BEGIN         PORTSC
 102 #define PORTSC_END           (PORTSC + 4 * NB_PORTS)
 103 /*
 104  * Bits that are reserved or are read-only are masked out of values
 105  * written to us by software
 106  */
 107 #define PORTSC_RO_MASK       0x007001c0
 108 #define PORTSC_RWC_MASK      0x0000002a
 109 #define PORTSC_WKOC_E        (1 << 22)    // Wake on Over Current Enable
 110 #define PORTSC_WKDS_E        (1 << 21)    // Wake on Disconnect Enable
 111 #define PORTSC_WKCN_E        (1 << 20)    // Wake on Connect Enable
 112 #define PORTSC_PTC           (15 << 16)   // Port Test Control
 113 #define PORTSC_PTC_SH        16           // Port Test Control shift
 114 #define PORTSC_PIC           (3 << 14)    // Port Indicator Control
 115 #define PORTSC_PIC_SH        14           // Port Indicator Control Shift
 116 #define PORTSC_POWNER        (1 << 13)    // Port Owner
 117 #define PORTSC_PPOWER        (1 << 12)    // Port Power
 118 #define PORTSC_LINESTAT      (3 << 10)    // Port Line Status
 119 #define PORTSC_LINESTAT_SH   10           // Port Line Status Shift
 120 #define PORTSC_PRESET        (1 << 8)     // Port Reset
 121 #define PORTSC_SUSPEND       (1 << 7)     // Port Suspend
 122 #define PORTSC_FPRES         (1 << 6)     // Force Port Resume
 123 #define PORTSC_OCC           (1 << 5)     // Over Current Change
 124 #define PORTSC_OCA           (1 << 4)     // Over Current Active
 125 #define PORTSC_PEDC          (1 << 3)     // Port Enable/Disable Change
 126 #define PORTSC_PED           (1 << 2)     // Port Enable/Disable
 127 #define PORTSC_CSC           (1 << 1)     // Connect Status Change
 128 #define PORTSC_CONNECT       (1 << 0)     // Current Connect Status
 129
 130 #define FRAME_TIMER_FREQ 1000
 131 #define FRAME_TIMER_NS   (1000000000 / FRAME_TIMER_FREQ)
 132
 133 #define NB_MAXINTRATE    8        // Max rate at which controller issues ints
 134 #define NB_PORTS         6        // Number of downstream ports
 135 #define BUFF_SIZE        5*4096   // Max bytes to transfer per transaction
 136 #define MAX_ITERATIONS   20       // Max number of QH before we break the loop
 137 #define MAX_QH           100      // Max allowable queue heads in a chain
 138
 139 /*  Internal periodic / asynchronous schedule state machine states
 140  */
 141 typedef enum {
 142     EST_INACTIVE = 1000,
 143     EST_ACTIVE,
 144     EST_EXECUTING,
 145     EST_SLEEPING,
 146     /*  The following states are internal to the state machine function
 147     */
 148     EST_WAITLISTHEAD,
 149     EST_FETCHENTRY,
 150     EST_FETCHQH,
 151     EST_FETCHITD,
 152     EST_FETCHSITD,
 153     EST_ADVANCEQUEUE,
 154     EST_FETCHQTD,
 155     EST_EXECUTE,
 156     EST_WRITEBACK,
 157     EST_HORIZONTALQH
 158 } EHCI_STATES;
 159
 160 /* macros for accessing fields within next link pointer entry */
 161 #define NLPTR_GET(x)             ((x) & 0xffffffe0)
 162 #define NLPTR_TYPE_GET(x)        (((x) >> 1) & 3)
 163 #define NLPTR_TBIT(x)            ((x) & 1)  // 1=invalid, 0=valid
 164
 165 /* link pointer types */
 166 #define NLPTR_TYPE_ITD           0     // isoc xfer descriptor
 167 #define NLPTR_TYPE_QH            1     // queue head
 168 #define NLPTR_TYPE_STITD         2     // split xaction, isoc xfer descriptor
 169 #define NLPTR_TYPE_FSTN          3     // frame span traversal node
 170
 171
 172 /*  EHCI spec version 1.0 Section 3.3
 173  */
 174 typedef struct EHCIitd {
 175     uint32_t next;
 176
 177     uint32_t transact[8];
 178 #define ITD_XACT_ACTIVE          (1 << 31)
 179 #define ITD_XACT_DBERROR         (1 << 30)
 180 #define ITD_XACT_BABBLE          (1 << 29)
 181 #define ITD_XACT_XACTERR         (1 << 28)
 182 #define ITD_XACT_LENGTH_MASK     0x0fff0000
 183 #define ITD_XACT_LENGTH_SH       16
 184 #define ITD_XACT_IOC             (1 << 15)
 185 #define ITD_XACT_PGSEL_MASK      0x00007000
 186 #define ITD_XACT_PGSEL_SH        12
 187 #define ITD_XACT_OFFSET_MASK     0x00000fff
 188
 189     uint32_t bufptr[7];
 190 #define ITD_BUFPTR_MASK          0xfffff000
 191 #define ITD_BUFPTR_SH            12
 192 #define ITD_BUFPTR_EP_MASK       0x00000f00
 193 #define ITD_BUFPTR_EP_SH         8
 194 #define ITD_BUFPTR_DEVADDR_MASK  0x0000007f
 195 #define ITD_BUFPTR_DEVADDR_SH    0
 196 #define ITD_BUFPTR_DIRECTION     (1 << 11)
 197 #define ITD_BUFPTR_MAXPKT_MASK   0x000007ff
 198 #define ITD_BUFPTR_MAXPKT_SH     0
 199 #define ITD_BUFPTR_MULT_MASK     0x00000003
 200 #define ITD_BUFPTR_MULT_SH       0
 201 } EHCIitd;
 202
 203 /*  EHCI spec version 1.0 Section 3.4
 204  */
 205 typedef struct EHCIsitd {
 206     uint32_t next;                  // Standard next link pointer
 207     uint32_t epchar;
 208 #define SITD_EPCHAR_IO              (1 << 31)
 209 #define SITD_EPCHAR_PORTNUM_MASK    0x7f000000
 210 #define SITD_EPCHAR_PORTNUM_SH      24
 211 #define SITD_EPCHAR_HUBADD_MASK     0x007f0000
 212 #define SITD_EPCHAR_HUBADDR_SH      16
 213 #define SITD_EPCHAR_EPNUM_MASK      0x00000f00
 214 #define SITD_EPCHAR_EPNUM_SH        8
 215 #define SITD_EPCHAR_DEVADDR_MASK    0x0000007f
 216
 217     uint32_t uframe;
 218 #define SITD_UFRAME_CMASK_MASK      0x0000ff00
 219 #define SITD_UFRAME_CMASK_SH        8
 220 #define SITD_UFRAME_SMASK_MASK      0x000000ff
 221
 222     uint32_t results;
 223 #define SITD_RESULTS_IOC              (1 << 31)
 224 #define SITD_RESULTS_PGSEL            (1 << 30)
 225 #define SITD_RESULTS_TBYTES_MASK      0x03ff0000
 226 #define SITD_RESULTS_TYBYTES_SH       16
 227 #define SITD_RESULTS_CPROGMASK_MASK   0x0000ff00
 228 #define SITD_RESULTS_CPROGMASK_SH     8
 229 #define SITD_RESULTS_ACTIVE           (1 << 7)
 230 #define SITD_RESULTS_ERR              (1 << 6)
 231 #define SITD_RESULTS_DBERR            (1 << 5)
 232 #define SITD_RESULTS_BABBLE           (1 << 4)
 233 #define SITD_RESULTS_XACTERR          (1 << 3)
 234 #define SITD_RESULTS_MISSEDUF         (1 << 2)
 235 #define SITD_RESULTS_SPLITXSTATE      (1 << 1)
 236
 237     uint32_t bufptr[2];
 238 #define SITD_BUFPTR_MASK              0xfffff000
 239 #define SITD_BUFPTR_CURROFF_MASK      0x00000fff
 240 #define SITD_BUFPTR_TPOS_MASK         0x00000018
 241 #define SITD_BUFPTR_TPOS_SH           3
 242 #define SITD_BUFPTR_TCNT_MASK         0x00000007
 243
 244     uint32_t backptr;                 // Standard next link pointer
 245 } EHCIsitd;
 246
 247 /*  EHCI spec version 1.0 Section 3.5
 248  */
 249 typedef struct EHCIqtd {
 250     uint32_t next;                    // Standard next link pointer
 251     uint32_t altnext;                 // Standard next link pointer
 252     uint32_t token;
 253 #define QTD_TOKEN_DTOGGLE             (1 << 31)
 254 #define QTD_TOKEN_TBYTES_MASK         0x7fff0000
 255 #define QTD_TOKEN_TBYTES_SH           16
 256 #define QTD_TOKEN_IOC                 (1 << 15)
 257 #define QTD_TOKEN_CPAGE_MASK          0x00007000
 258 #define QTD_TOKEN_CPAGE_SH            12
 259 #define QTD_TOKEN_CERR_MASK           0x00000c00
 260 #define QTD_TOKEN_CERR_SH             10
 261 #define QTD_TOKEN_PID_MASK            0x00000300
 262 #define QTD_TOKEN_PID_SH              8
 263 #define QTD_TOKEN_ACTIVE              (1 << 7)
 264 #define QTD_TOKEN_HALT                (1 << 6)
 265 #define QTD_TOKEN_DBERR               (1 << 5)
 266 #define QTD_TOKEN_BABBLE              (1 << 4)
 267 #define QTD_TOKEN_XACTERR             (1 << 3)
 268 #define QTD_TOKEN_MISSEDUF            (1 << 2)
 269 #define QTD_TOKEN_SPLITXSTATE         (1 << 1)
 270 #define QTD_TOKEN_PING                (1 << 0)
 271
 272     uint32_t bufptr[5];               // Standard buffer pointer
 273 #define QTD_BUFPTR_MASK               0xfffff000
 274 #define QTD_BUFPTR_SH                 12
 275 } EHCIqtd;
 276
 277 /*  EHCI spec version 1.0 Section 3.6
 278  */
 279 typedef struct EHCIqh {
 280     uint32_t next;                    // Standard next link pointer
 281
 282     /* endpoint characteristics */
 283     uint32_t epchar;
 284 #define QH_EPCHAR_RL_MASK             0xf0000000
 285 #define QH_EPCHAR_RL_SH               28
 286 #define QH_EPCHAR_C                   (1 << 27)
 287 #define QH_EPCHAR_MPLEN_MASK          0x07FF0000
 288 #define QH_EPCHAR_MPLEN_SH            16
 289 #define QH_EPCHAR_H                   (1 << 15)
 290 #define QH_EPCHAR_DTC                 (1 << 14)
 291 #define QH_EPCHAR_EPS_MASK            0x00003000
 292 #define QH_EPCHAR_EPS_SH              12
 293 #define EHCI_QH_EPS_FULL              0
 294 #define EHCI_QH_EPS_LOW               1
 295 #define EHCI_QH_EPS_HIGH              2
 296 #define EHCI_QH_EPS_RESERVED          3
 297
 298 #define QH_EPCHAR_EP_MASK             0x00000f00
 299 #define QH_EPCHAR_EP_SH               8
 300 #define QH_EPCHAR_I                   (1 << 7)
 301 #define QH_EPCHAR_DEVADDR_MASK        0x0000007f
 302 #define QH_EPCHAR_DEVADDR_SH          0
 303
 304     /* endpoint capabilities */
 305     uint32_t epcap;
 306 #define QH_EPCAP_MULT_MASK            0xc0000000
 307 #define QH_EPCAP_MULT_SH              30
 308 #define QH_EPCAP_PORTNUM_MASK         0x3f800000
 309 #define QH_EPCAP_PORTNUM_SH           23
 310 #define QH_EPCAP_HUBADDR_MASK         0x007f0000
 311 #define QH_EPCAP_HUBADDR_SH           16
 312 #define QH_EPCAP_CMASK_MASK           0x0000ff00
 313 #define QH_EPCAP_CMASK_SH             8
 314 #define QH_EPCAP_SMASK_MASK           0x000000ff
 315 #define QH_EPCAP_SMASK_SH             0
 316
 317     uint32_t current_qtd;             // Standard next link pointer
 318     uint32_t next_qtd;                // Standard next link pointer
 319     uint32_t altnext_qtd;
 320 #define QH_ALTNEXT_NAKCNT_MASK        0x0000001e
 321 #define QH_ALTNEXT_NAKCNT_SH          1
 322
 323     uint32_t token;                   // Same as QTD token
 324     uint32_t bufptr[5];               // Standard buffer pointer
 325 #define BUFPTR_CPROGMASK_MASK         0x000000ff
 326 #define BUFPTR_FRAMETAG_MASK          0x0000001f
 327 #define BUFPTR_SBYTES_MASK            0x00000fe0
 328 #define BUFPTR_SBYTES_SH              5
 329 } EHCIqh;
 330
 331 /*  EHCI spec version 1.0 Section 3.7
 332  */
 333 typedef struct EHCIfstn {
 334     uint32_t next;                    // Standard next link pointer
 335     uint32_t backptr;                 // Standard next link pointer
 336 } EHCIfstn;
 337
 338 typedef struct EHCIQueue EHCIQueue;
 339 typedef struct EHCIState EHCIState;
 340
 341 enum async_state {
 342     EHCI_ASYNC_NONE = 0,
 343     EHCI_ASYNC_INFLIGHT,
 344     EHCI_ASYNC_FINISHED,
 345 };
 346
 347 struct EHCIQueue {
 348     EHCIState *ehci;
 349     QTAILQ_ENTRY(EHCIQueue) next;
 350     bool async_schedule;
 351     uint32_t seen;
 352     uint64_t ts;
 353
 354     /* cached data from guest - needs to be flushed
 355      * when guest removes an entry (doorbell, handshake sequence)
 356      */
 357     EHCIqh qh;             // copy of current QH (being worked on)
 358     uint32_t qhaddr;       // address QH read from
 359     EHCIqtd qtd;           // copy of current QTD (being worked on)
 360     uint32_t qtdaddr;      // address QTD read from
 361
 362     USBPacket packet;
 363     QEMUSGList sgl;
 364     int pid;
 365     uint32_t tbytes;
 366     enum async_state async;
 367     int usb_status;
 368 };
 369
 370 struct EHCIState {
 371     PCIDevice dev;
 372     USBBus bus;
 373     qemu_irq irq;
 374     MemoryRegion mem;
 375     int companion_count;
 376
 377     /* properties */
 378     uint32_t freq;
 379     uint32_t maxframes;
 380
 381     /*
 382      *  EHCI spec version 1.0 Section 2.3
 383      *  Host Controller Operational Registers
 384      */
 385     union {
 386         uint8_t mmio[MMIO_SIZE];
 387         struct {
 388             uint8_t cap[OPREGBASE];
 389             uint32_t usbcmd;
 390             uint32_t usbsts;
 391             uint32_t usbintr;
 392             uint32_t frindex;
 393             uint32_t ctrldssegment;
 394             uint32_t periodiclistbase;
 395             uint32_t asynclistaddr;
 396             uint32_t notused[9];
 397             uint32_t configflag;
 398             uint32_t portsc[NB_PORTS];
 399         };
 400     };
 401
 402     /*
 403      *  Internal states, shadow registers, etc
 404      */
 405     uint32_t sofv;
 406     QEMUTimer *frame_timer;
 407     int attach_poll_counter;
 408     int astate;                        // Current state in asynchronous schedule
 409     int pstate;                        // Current state in periodic schedule
 410     USBPort ports[NB_PORTS];
 411     USBPort *companion_ports[NB_PORTS];
 412     uint32_t usbsts_pending;
 413     QTAILQ_HEAD(, EHCIQueue) queues;
 414
 415     uint32_t a_fetch_addr;   // which address to look at next
 416     uint32_t p_fetch_addr;   // which address to look at next
 417
 418     USBPacket ipacket;
 419     QEMUSGList isgl;
 420     int isoch_pause;
 421
 422     uint64_t last_run_ns;
 423 };
 424
 425 #define SET_LAST_RUN_CLOCK(s) \
 426     (s)->last_run_ns = qemu_get_clock_ns(vm_clock);
 427
 428 /* nifty macros from Arnon's EHCI version  */
 429 #define get_field(data, field) \
 430     (((data) & field##_MASK) >> field##_SH)
 431
 432 #define set_field(data, newval, field) do { \
 433     uint32_t val = *data; \
 434     val &= ~ field##_MASK; \
 435     val |= ((newval) << field##_SH) & field##_MASK; \
 436     *data = val; \
 437     } while(0)
 438
 439 static const char *ehci_state_names[] = {
 440     [ EST_INACTIVE ]     = "INACTIVE",
 441     [ EST_ACTIVE ]       = "ACTIVE",
 442     [ EST_EXECUTING ]    = "EXECUTING",
 443     [ EST_SLEEPING ]     = "SLEEPING",
 444     [ EST_WAITLISTHEAD ] = "WAITLISTHEAD",
 445     [ EST_FETCHENTRY ]   = "FETCH ENTRY",
 446     [ EST_FETCHQH ]      = "FETCH QH",
 447     [ EST_FETCHITD ]     = "FETCH ITD",
 448     [ EST_ADVANCEQUEUE ] = "ADVANCEQUEUE",
 449     [ EST_FETCHQTD ]     = "FETCH QTD",
 450     [ EST_EXECUTE ]      = "EXECUTE",
 451     [ EST_WRITEBACK ]    = "WRITEBACK",
 452     [ EST_HORIZONTALQH ] = "HORIZONTALQH",
 453 };
 454
 455 static const char *ehci_mmio_names[] = {
 456     [ CAPLENGTH ]        = "CAPLENGTH",
 457     [ HCIVERSION ]       = "HCIVERSION",
 458     [ HCSPARAMS ]        = "HCSPARAMS",
 459     [ HCCPARAMS ]        = "HCCPARAMS",
 460     [ USBCMD ]           = "USBCMD",
 461     [ USBSTS ]           = "USBSTS",
 462     [ USBINTR ]          = "USBINTR",
 463     [ FRINDEX ]          = "FRINDEX",
 464     [ PERIODICLISTBASE ] = "P-LIST BASE",
 465     [ ASYNCLISTADDR ]    = "A-LIST ADDR",
 466     [ PORTSC_BEGIN ]     = "PORTSC #0",
 467     [ PORTSC_BEGIN + 4]  = "PORTSC #1",
 468     [ PORTSC_BEGIN + 8]  = "PORTSC #2",
 469     [ PORTSC_BEGIN + 12] = "PORTSC #3",
 470     [ CONFIGFLAG ]       = "CONFIGFLAG",
 471 };
 472
 473 static const char *nr2str(const char **n, size_t len, uint32_t nr)
 474 {
 475     if (nr < len && n[nr] != NULL) {
 476         return n[nr];
 477     } else {
 478         return "unknown";
 479     }
 480 }
 481
 482 static const char *state2str(uint32_t state)
 483 {
 484     return nr2str(ehci_state_names, ARRAY_SIZE(ehci_state_names), state);
 485 }
 486
 487 static const char *addr2str(target_phys_addr_t addr)
 488 {
 489     return nr2str(ehci_mmio_names, ARRAY_SIZE(ehci_mmio_names), addr);
 490 }
 491
 492 static void ehci_trace_usbsts(uint32_t mask, int state)
 493 {
 494     /* interrupts */
 495     if (mask & USBSTS_INT) {
 496         trace_usb_ehci_usbsts("INT", state);
 497     }
 498     if (mask & USBSTS_ERRINT) {
 499         trace_usb_ehci_usbsts("ERRINT", state);
 500     }
 501     if (mask & USBSTS_PCD) {
 502         trace_usb_ehci_usbsts("PCD", state);
 503     }
 504     if (mask & USBSTS_FLR) {
 505         trace_usb_ehci_usbsts("FLR", state);
 506     }
 507     if (mask & USBSTS_HSE) {
 508         trace_usb_ehci_usbsts("HSE", state);
 509     }
 510     if (mask & USBSTS_IAA) {
 511         trace_usb_ehci_usbsts("IAA", state);
 512     }
 513
 514     /* status */
 515     if (mask & USBSTS_HALT) {
 516         trace_usb_ehci_usbsts("HALT", state);
 517     }
 518     if (mask & USBSTS_REC) {
 519         trace_usb_ehci_usbsts("REC", state);
 520     }
 521     if (mask & USBSTS_PSS) {
 522         trace_usb_ehci_usbsts("PSS", state);
 523     }
 524     if (mask & USBSTS_ASS) {
 525         trace_usb_ehci_usbsts("ASS", state);
 526     }
 527 }
 528
 529 static inline void ehci_set_usbsts(EHCIState *s, int mask)
 530 {
 531     if ((s->usbsts & mask) == mask) {
 532         return;
 533     }
 534     ehci_trace_usbsts(mask, 1);
 535     s->usbsts |= mask;
 536 }
 537
 538 static inline void ehci_clear_usbsts(EHCIState *s, int mask)
 539 {
 540     if ((s->usbsts & mask) == 0) {
 541         return;
 542     }
 543     ehci_trace_usbsts(mask, 0);
 544     s->usbsts &= ~mask;
 545 }
 546
 547 static inline void ehci_set_interrupt(EHCIState *s, int intr)
 548 {
 549     int level = 0;
 550
 551     // TODO honour interrupt threshold requests
 552
 553     ehci_set_usbsts(s, intr);
 554
 555     if ((s->usbsts & USBINTR_MASK) & s->usbintr) {
 556         level = 1;
 557     }
 558
 559     qemu_set_irq(s->irq, level);
 560 }
 561
 562 static inline void ehci_record_interrupt(EHCIState *s, int intr)
 563 {
 564     s->usbsts_pending |= intr;
 565 }
 566
 567 static inline void ehci_commit_interrupt(EHCIState *s)
 568 {
 569     if (!s->usbsts_pending) {
 570         return;
 571     }
 572     ehci_set_interrupt(s, s->usbsts_pending);
 573     s->usbsts_pending = 0;
 574 }
 575
 576 static void ehci_set_state(EHCIState *s, int async, int state)
 577 {
 578     if (async) {
 579         trace_usb_ehci_state("async", state2str(state));
 580         s->astate = state;
 581     } else {
 582         trace_usb_ehci_state("periodic", state2str(state));
 583         s->pstate = state;
 584     }
 585 }
 586
 587 static int ehci_get_state(EHCIState *s, int async)
 588 {
 589     return async ? s->astate : s->pstate;
 590 }
 591
 592 static void ehci_set_fetch_addr(EHCIState *s, int async, uint32_t addr)
 593 {
 594     if (async) {
 595         s->a_fetch_addr = addr;
 596     } else {
 597         s->p_fetch_addr = addr;
 598     }
 599 }
 600
 601 static int ehci_get_fetch_addr(EHCIState *s, int async)
 602 {
 603     return async ? s->a_fetch_addr : s->p_fetch_addr;
 604 }
 605
 606 static void ehci_trace_qh(EHCIQueue *q, target_phys_addr_t addr, EHCIqh *qh)
 607 {
 608     /* need three here due to argument count limits */
 609     trace_usb_ehci_qh_ptrs(q, addr, qh->next,
 610                            qh->current_qtd, qh->next_qtd, qh->altnext_qtd);
 611     trace_usb_ehci_qh_fields(addr,
 612                              get_field(qh->epchar, QH_EPCHAR_RL),
 613                              get_field(qh->epchar, QH_EPCHAR_MPLEN),
 614                              get_field(qh->epchar, QH_EPCHAR_EPS),
 615                              get_field(qh->epchar, QH_EPCHAR_EP),
 616                              get_field(qh->epchar, QH_EPCHAR_DEVADDR));
 617     trace_usb_ehci_qh_bits(addr,
 618                            (bool)(qh->epchar & QH_EPCHAR_C),
 619                            (bool)(qh->epchar & QH_EPCHAR_H),
 620                            (bool)(qh->epchar & QH_EPCHAR_DTC),
 621                            (bool)(qh->epchar & QH_EPCHAR_I));
 622 }
 623
 624 static void ehci_trace_qtd(EHCIQueue *q, target_phys_addr_t addr, EHCIqtd *qtd)
 625 {
 626     /* need three here due to argument count limits */
 627     trace_usb_ehci_qtd_ptrs(q, addr, qtd->next, qtd->altnext);
 628     trace_usb_ehci_qtd_fields(addr,
 629                               get_field(qtd->token, QTD_TOKEN_TBYTES),
 630                               get_field(qtd->token, QTD_TOKEN_CPAGE),
 631                               get_field(qtd->token, QTD_TOKEN_CERR),
 632                               get_field(qtd->token, QTD_TOKEN_PID));
 633     trace_usb_ehci_qtd_bits(addr,
 634                             (bool)(qtd->token & QTD_TOKEN_IOC),
 635                             (bool)(qtd->token & QTD_TOKEN_ACTIVE),
 636                             (bool)(qtd->token & QTD_TOKEN_HALT),
 637                             (bool)(qtd->token & QTD_TOKEN_BABBLE),
 638                             (bool)(qtd->token & QTD_TOKEN_XACTERR));
 639 }
 640
 641 static void ehci_trace_itd(EHCIState *s, target_phys_addr_t addr, EHCIitd *itd)
 642 {
 643     trace_usb_ehci_itd(addr, itd->next,
 644                        get_field(itd->bufptr[1], ITD_BUFPTR_MAXPKT),
 645                        get_field(itd->bufptr[2], ITD_BUFPTR_MULT),
 646                        get_field(itd->bufptr[0], ITD_BUFPTR_EP),
 647                        get_field(itd->bufptr[0], ITD_BUFPTR_DEVADDR));
 648 }
 649
 650 static void ehci_trace_sitd(EHCIState *s, target_phys_addr_t addr,
 651                             EHCIsitd *sitd)
 652 {
 653     trace_usb_ehci_sitd(addr, sitd->next,
 654                         (bool)(sitd->results & SITD_RESULTS_ACTIVE));
 655 }
 656
 657 /* queue management */
 658
 659 static EHCIQueue *ehci_alloc_queue(EHCIState *ehci, int async)
 660 {
 661     EHCIQueue *q;
 662
 663     q = g_malloc0(sizeof(*q));
 664     q->ehci = ehci;
 665     q->async_schedule = async;
 666     QTAILQ_INSERT_HEAD(&ehci->queues, q, next);
 667     trace_usb_ehci_queue_action(q, "alloc");
 668     return q;
 669 }
 670
 671 static void ehci_free_queue(EHCIQueue *q)
 672 {
 673     trace_usb_ehci_queue_action(q, "free");
 674     if (q->async == EHCI_ASYNC_INFLIGHT) {
 675         usb_cancel_packet(&q->packet);
 676     }
 677     QTAILQ_REMOVE(&q->ehci->queues, q, next);
 678     g_free(q);
 679 }
 680
 681 static EHCIQueue *ehci_find_queue_by_qh(EHCIState *ehci, uint32_t addr)
 682 {
 683     EHCIQueue *q;
 684
 685     QTAILQ_FOREACH(q, &ehci->queues, next) {
 686         if (addr == q->qhaddr) {
 687             return q;
 688         }
 689     }
 690     return NULL;
 691 }
 692
 693 static void ehci_queues_rip_unused(EHCIState *ehci)
 694 {
 695     EHCIQueue *q, *tmp;
 696
 697     QTAILQ_FOREACH_SAFE(q, &ehci->queues, next, tmp) {
 698         if (q->seen) {
 699             q->seen = 0;
 700             q->ts = ehci->last_run_ns;
 701             continue;
 702         }
 703         if (ehci->last_run_ns < q->ts + 250000000) {
 704             /* allow 0.25 sec idle */
 705             continue;
 706         }
 707         ehci_free_queue(q);
 708     }
 709 }
 710
 711 static void ehci_queues_rip_device(EHCIState *ehci, USBDevice *dev)
 712 {
 713     EHCIQueue *q, *tmp;
 714
 715     QTAILQ_FOREACH_SAFE(q, &ehci->queues, next, tmp) {
 716         if (q->packet.owner != dev) {
 717             continue;
 718         }
 719         ehci_free_queue(q);
 720     }
 721 }
 722
 723 static void ehci_queues_rip_all(EHCIState *ehci)
 724 {
 725     EHCIQueue *q, *tmp;
 726
 727     QTAILQ_FOREACH_SAFE(q, &ehci->queues, next, tmp) {
 728         ehci_free_queue(q);
 729     }
 730 }
 731
 732 /* Attach or detach a device on root hub */
 733
 734 static void ehci_attach(USBPort *port)
 735 {
 736     EHCIState *s = port->opaque;
 737     uint32_t *portsc = &s->portsc[port->index];
 738
 739     trace_usb_ehci_port_attach(port->index, port->dev->product_desc);
 740
 741     if (*portsc & PORTSC_POWNER) {
 742         USBPort *companion = s->companion_ports[port->index];
 743         companion->dev = port->dev;
 744         companion->ops->attach(companion);
 745         return;
 746     }
 747
 748     *portsc |= PORTSC_CONNECT;
 749     *portsc |= PORTSC_CSC;
 750
 751     ehci_set_interrupt(s, USBSTS_PCD);
 752 }
 753
 754 static void ehci_detach(USBPort *port)
 755 {
 756     EHCIState *s = port->opaque;
 757     uint32_t *portsc = &s->portsc[port->index];
 758
 759     trace_usb_ehci_port_detach(port->index);
 760
 761     if (*portsc & PORTSC_POWNER) {
 762         USBPort *companion = s->companion_ports[port->index];
 763         companion->ops->detach(companion);
 764         companion->dev = NULL;
 765         return;
 766     }
 767
 768     ehci_queues_rip_device(s, port->dev);
 769
 770     *portsc &= ~(PORTSC_CONNECT|PORTSC_PED);
 771     *portsc |= PORTSC_CSC;
 772
 773     ehci_set_interrupt(s, USBSTS_PCD);
 774 }
 775
 776 static void ehci_child_detach(USBPort *port, USBDevice *child)
 777 {
 778     EHCIState *s = port->opaque;
 779     uint32_t portsc = s->portsc[port->index];
 780
 781     if (portsc & PORTSC_POWNER) {
 782         USBPort *companion = s->companion_ports[port->index];
 783         companion->ops->child_detach(companion, child);
 784         companion->dev = NULL;
 785         return;
 786     }
 787
 788     ehci_queues_rip_device(s, child);
 789 }
 790
 791 static void ehci_wakeup(USBPort *port)
 792 {
 793     EHCIState *s = port->opaque;
 794     uint32_t portsc = s->portsc[port->index];
 795
 796     if (portsc & PORTSC_POWNER) {
 797         USBPort *companion = s->companion_ports[port->index];
 798         if (companion->ops->wakeup) {
 799             companion->ops->wakeup(companion);
 800         }
 801     }
 802 }
 803
 804 static int ehci_register_companion(USBBus *bus, USBPort *ports[],
 805                                    uint32_t portcount, uint32_t firstport)
 806 {
 807     EHCIState *s = container_of(bus, EHCIState, bus);
 808     uint32_t i;
 809
 810     if (firstport + portcount > NB_PORTS) {
 811         qerror_report(QERR_INVALID_PARAMETER_VALUE, "firstport",
 812                       "firstport on masterbus");
 813         error_printf_unless_qmp(
 814             "firstport value of %u makes companion take ports %u - %u, which "
 815             "is outside of the valid range of 0 - %u\n", firstport, firstport,
 816             firstport + portcount - 1, NB_PORTS - 1);
 817         return -1;
 818     }
 819
 820     for (i = 0; i < portcount; i++) {
 821         if (s->companion_ports[firstport + i]) {
 822             qerror_report(QERR_INVALID_PARAMETER_VALUE, "masterbus",
 823                           "an USB masterbus");
 824             error_printf_unless_qmp(
 825                 "port %u on masterbus %s already has a companion assigned\n",
 826                 firstport + i, bus->qbus.name);
 827             return -1;
 828         }
 829     }
 830
 831     for (i = 0; i < portcount; i++) {
 832         s->companion_ports[firstport + i] = ports[i];
 833         s->ports[firstport + i].speedmask |=
 834             USB_SPEED_MASK_LOW | USB_SPEED_MASK_FULL;
 835         /* Ensure devs attached before the initial reset go to the companion */
 836         s->portsc[firstport + i] = PORTSC_POWNER;
 837     }
 838
 839     s->companion_count++;
 840     s->mmio[0x05] = (s->companion_count << 4) | portcount;
 841
 842     return 0;
 843 }
 844
 845 /* 4.1 host controller initialization */
 846 static void ehci_reset(void *opaque)
 847 {
 848     EHCIState *s = opaque;
 849     int i;
 850     USBDevice *devs[NB_PORTS];
 851
 852     trace_usb_ehci_reset();
 853
 854     /*
 855      * Do the detach before touching portsc, so that it correctly gets send to
 856      * us or to our companion based on PORTSC_POWNER before the reset.
 857      */
 858     for(i = 0; i < NB_PORTS; i++) {
 859         devs[i] = s->ports[i].dev;
 860         if (devs[i] && devs[i]->attached) {
 861             usb_detach(&s->ports[i]);
 862         }
 863     }
 864
 865     memset(&s->mmio[OPREGBASE], 0x00, MMIO_SIZE - OPREGBASE);
 866
 867     s->usbcmd = NB_MAXINTRATE << USBCMD_ITC_SH;
 868     s->usbsts = USBSTS_HALT;
 869
 870     s->astate = EST_INACTIVE;
 871     s->pstate = EST_INACTIVE;
 872     s->isoch_pause = -1;
 873     s->attach_poll_counter = 0;
 874
 875     for(i = 0; i < NB_PORTS; i++) {
 876         if (s->companion_ports[i]) {
 877             s->portsc[i] = PORTSC_POWNER | PORTSC_PPOWER;
 878         } else {
 879             s->portsc[i] = PORTSC_PPOWER;
 880         }
 881         if (devs[i] && devs[i]->attached) {
 882             usb_attach(&s->ports[i]);
 883         }
 884     }
 885     ehci_queues_rip_all(s);
 886 }
 887
 888 static uint32_t ehci_mem_readb(void *ptr, target_phys_addr_t addr)
 889 {
 890     EHCIState *s = ptr;
 891     uint32_t val;
 892
 893     val = s->mmio[addr];
 894
 895     return val;
 896 }
 897
 898 static uint32_t ehci_mem_readw(void *ptr, target_phys_addr_t addr)
 899 {
 900     EHCIState *s = ptr;
 901     uint32_t val;
 902
 903     val = s->mmio[addr] | (s->mmio[addr+1] << 8);
 904
 905     return val;
 906 }
 907
 908 static uint32_t ehci_mem_readl(void *ptr, target_phys_addr_t addr)
 909 {
 910     EHCIState *s = ptr;
 911     uint32_t val;
 912
 913     val = s->mmio[addr] | (s->mmio[addr+1] << 8) |
 914           (s->mmio[addr+2] << 16) | (s->mmio[addr+3] << 24);
 915
 916     trace_usb_ehci_mmio_readl(addr, addr2str(addr), val);
 917     return val;
 918 }
 919
 920 static void ehci_mem_writeb(void *ptr, target_phys_addr_t addr, uint32_t val)
 921 {
 922     fprintf(stderr, "EHCI doesn't handle byte writes to MMIO\n");
 923     exit(1);
 924 }
 925
 926 static void ehci_mem_writew(void *ptr, target_phys_addr_t addr, uint32_t val)
 927 {
 928     fprintf(stderr, "EHCI doesn't handle 16-bit writes to MMIO\n");
 929     exit(1);
 930 }
 931
 932 static void handle_port_owner_write(EHCIState *s, int port, uint32_t owner)
 933 {
 934     USBDevice *dev = s->ports[port].dev;
 935     uint32_t *portsc = &s->portsc[port];
 936     uint32_t orig;
 937
 938     if (s->companion_ports[port] == NULL)
 939         return;
 940
 941     owner = owner & PORTSC_POWNER;
 942     orig  = *portsc & PORTSC_POWNER;
 943
 944     if (!(owner ^ orig)) {
 945         return;
 946     }
 947
 948     if (dev && dev->attached) {
 949         usb_detach(&s->ports[port]);
 950     }
 951
 952     *portsc &= ~PORTSC_POWNER;
 953     *portsc |= owner;
 954
 955     if (dev && dev->attached) {
 956         usb_attach(&s->ports[port]);
 957     }
 958 }
 959
 960 static void handle_port_status_write(EHCIState *s, int port, uint32_t val)
 961 {
 962     uint32_t *portsc = &s->portsc[port];
 963     USBDevice *dev = s->ports[port].dev;
 964
 965     /* Clear rwc bits */
 966     *portsc &= ~(val & PORTSC_RWC_MASK);
 967     /* The guest may clear, but not set the PED bit */
 968     *portsc &= val | ~PORTSC_PED;
 969     /* POWNER is masked out by RO_MASK as it is RO when we've no companion */
 970     handle_port_owner_write(s, port, val);
 971     /* And finally apply RO_MASK */
 972     val &= PORTSC_RO_MASK;
 973
 974     if ((val & PORTSC_PRESET) && !(*portsc & PORTSC_PRESET)) {
 975         trace_usb_ehci_port_reset(port, 1);
 976     }
 977
 978     if (!(val & PORTSC_PRESET) &&(*portsc & PORTSC_PRESET)) {
 979         trace_usb_ehci_port_reset(port, 0);
 980         if (dev && dev->attached) {
 981             usb_attach(&s->ports[port]);
 982             usb_send_msg(dev, USB_MSG_RESET);
 983             *portsc &= ~PORTSC_CSC;
 984         }
 985
 986         /*
 987          *  Table 2.16 Set the enable bit(and enable bit change) to indicate
 988          *  to SW that this port has a high speed device attached
 989          */
 990         if (dev && dev->attached && (dev->speedmask & USB_SPEED_MASK_HIGH)) {
 991             val |= PORTSC_PED;
 992         }
 993     }
 994
 995     *portsc &= ~PORTSC_RO_MASK;
 996     *portsc |= val;
 997 }
 998
 999 static void ehci_mem_writel(void *ptr, target_phys_addr_t addr, uint32_t val)
1000 {
1001     EHCIState *s = ptr;
1002     uint32_t *mmio = (uint32_t *)(&s->mmio[addr]);
1003     uint32_t old = *mmio;
1004     int i;
1005
1006     trace_usb_ehci_mmio_writel(addr, addr2str(addr), val);
1007
1008     /* Only aligned reads are allowed on OHCI */
1009     if (addr & 3) {
1010         fprintf(stderr, "usb-ehci: Mis-aligned write to addr 0x"
1011                 TARGET_FMT_plx "\n", addr);
1012         return;
1013     }
1014
1015     if (addr >= PORTSC && addr < PORTSC + 4 * NB_PORTS) {
1016         handle_port_status_write(s, (addr-PORTSC)/4, val);
1017         trace_usb_ehci_mmio_change(addr, addr2str(addr), *mmio, old);
1018         return;
1019     }
1020
1021     if (addr < OPREGBASE) {
1022         fprintf(stderr, "usb-ehci: write attempt to read-only register"
1023                 TARGET_FMT_plx "\n", addr);
1024         return;
1025     }
1026
1027
1028     /* Do any register specific pre-write processing here.  */
1029     switch(addr) {
1030     case USBCMD:
1031         if ((val & USBCMD_RUNSTOP) && !(s->usbcmd & USBCMD_RUNSTOP)) {
1032             qemu_mod_timer(s->frame_timer, qemu_get_clock_ns(vm_clock));
1033             SET_LAST_RUN_CLOCK(s);
1034             ehci_clear_usbsts(s, USBSTS_HALT);
1035         }
1036
1037         if (!(val & USBCMD_RUNSTOP) && (s->usbcmd & USBCMD_RUNSTOP)) {
1038             qemu_del_timer(s->frame_timer);
1039             // TODO - should finish out some stuff before setting halt
1040             ehci_set_usbsts(s, USBSTS_HALT);
1041         }
1042
1043         if (val & USBCMD_HCRESET) {
1044             ehci_reset(s);
1045             val &= ~USBCMD_HCRESET;
1046         }
1047
1048         /* not supporting dynamic frame list size at the moment */
1049         if ((val & USBCMD_FLS) && !(s->usbcmd & USBCMD_FLS)) {
1050             fprintf(stderr, "attempt to set frame list size -- value %d\n",
1051                     val & USBCMD_FLS);
1052             val &= ~USBCMD_FLS;
1053         }
1054         break;
1055
1056     case USBSTS:
1057         val &= USBSTS_RO_MASK;              // bits 6 thru 31 are RO
1058         ehci_clear_usbsts(s, val);          // bits 0 thru 5 are R/WC
1059         val = s->usbsts;
1060         ehci_set_interrupt(s, 0);
1061         break;
1062
1063     case USBINTR:
1064         val &= USBINTR_MASK;
1065         break;
1066
1067     case FRINDEX:
1068         s->sofv = val >> 3;
1069         break;
1070
1071     case CONFIGFLAG:
1072         val &= 0x1;
1073         if (val) {
1074             for(i = 0; i < NB_PORTS; i++)
1075                 handle_port_owner_write(s, i, 0);
1076         }
1077         break;
1078
1079     case PERIODICLISTBASE:
1080         if ((s->usbcmd & USBCMD_PSE) && (s->usbcmd & USBCMD_RUNSTOP)) {
1081             fprintf(stderr,
1082               "ehci: PERIODIC list base register set while periodic schedule\n"
1083               "      is enabled and HC is enabled\n");
1084         }
1085         break;
1086
1087     case ASYNCLISTADDR:
1088         if ((s->usbcmd & USBCMD_ASE) && (s->usbcmd & USBCMD_RUNSTOP)) {
1089             fprintf(stderr,
1090               "ehci: ASYNC list address register set while async schedule\n"
1091               "      is enabled and HC is enabled\n");
1092         }
1093         break;
1094     }
1095
1096     *mmio = val;
1097     trace_usb_ehci_mmio_change(addr, addr2str(addr), *mmio, old);
1098 }
1099
1100
1101 // TODO : Put in common header file, duplication from usb-ohci.c
1102
1103 /* Get an array of dwords from main memory */
1104 static inline int get_dwords(uint32_t addr, uint32_t *buf, int num)
1105 {
1106     int i;
1107
1108     for(i = 0; i < num; i++, buf++, addr += sizeof(*buf)) {
1109         cpu_physical_memory_rw(addr,(uint8_t *)buf, sizeof(*buf), 0);
1110         *buf = le32_to_cpu(*buf);
1111     }
1112
1113     return 1;
1114 }
1115
1116 /* Put an array of dwords in to main memory */
1117 static inline int put_dwords(uint32_t addr, uint32_t *buf, int num)
1118 {
1119     int i;
1120
1121     for(i = 0; i < num; i++, buf++, addr += sizeof(*buf)) {
1122         uint32_t tmp = cpu_to_le32(*buf);
1123         cpu_physical_memory_rw(addr,(uint8_t *)&tmp, sizeof(tmp), 1);
1124     }
1125
1126     return 1;
1127 }
1128
1129 // 4.10.2
1130
1131 static int ehci_qh_do_overlay(EHCIQueue *q)
1132 {
1133     int i;
1134     int dtoggle;
1135     int ping;
1136     int eps;
1137     int reload;
1138
1139     // remember values in fields to preserve in qh after overlay
1140
1141     dtoggle = q->qh.token & QTD_TOKEN_DTOGGLE;
1142     ping    = q->qh.token & QTD_TOKEN_PING;
1143
1144     q->qh.current_qtd = q->qtdaddr;
1145     q->qh.next_qtd    = q->qtd.next;
1146     q->qh.altnext_qtd = q->qtd.altnext;
1147     q->qh.token       = q->qtd.token;
1148
1149
1150     eps = get_field(q->qh.epchar, QH_EPCHAR_EPS);
1151     if (eps == EHCI_QH_EPS_HIGH) {
1152         q->qh.token &= ~QTD_TOKEN_PING;
1153         q->qh.token |= ping;
1154     }
1155
1156     reload = get_field(q->qh.epchar, QH_EPCHAR_RL);
1157     set_field(&q->qh.altnext_qtd, reload, QH_ALTNEXT_NAKCNT);
1158
1159     for (i = 0; i < 5; i++) {
1160         q->qh.bufptr[i] = q->qtd.bufptr[i];
1161     }
1162
1163     if (!(q->qh.epchar & QH_EPCHAR_DTC)) {
1164         // preserve QH DT bit
1165         q->qh.token &= ~QTD_TOKEN_DTOGGLE;
1166         q->qh.token |= dtoggle;
1167     }
1168
1169     q->qh.bufptr[1] &= ~BUFPTR_CPROGMASK_MASK;
1170     q->qh.bufptr[2] &= ~BUFPTR_FRAMETAG_MASK;
1171
1172     put_dwords(NLPTR_GET(q->qhaddr), (uint32_t *) &q->qh, sizeof(EHCIqh) >> 2);
1173
1174     return 0;
1175 }
1176
1177 static int ehci_init_transfer(EHCIQueue *q)
1178 {
1179     uint32_t cpage, offset, bytes, plen;
1180     target_phys_addr_t page;
1181
1182     cpage  = get_field(q->qh.token, QTD_TOKEN_CPAGE);
1183     bytes  = get_field(q->qh.token, QTD_TOKEN_TBYTES);
1184     offset = q->qh.bufptr[0] & ~QTD_BUFPTR_MASK;
1185     qemu_sglist_init(&q->sgl, 5);
1186
1187     while (bytes > 0) {
1188         if (cpage > 4) {
1189             fprintf(stderr, "cpage out of range (%d)\n", cpage);
1190             return USB_RET_PROCERR;
1191         }
1192
1193         page  = q->qh.bufptr[cpage] & QTD_BUFPTR_MASK;
1194         page += offset;
1195         plen  = bytes;
1196         if (plen > 4096 - offset) {
1197             plen = 4096 - offset;
1198             offset = 0;
1199             cpage++;
1200         }
1201
1202         qemu_sglist_add(&q->sgl, page, plen);
1203         bytes -= plen;
1204     }
1205     return 0;
1206 }
1207
1208 static void ehci_finish_transfer(EHCIQueue *q, int status)
1209 {
1210     uint32_t cpage, offset;
1211
1212     qemu_sglist_destroy(&q->sgl);
1213
1214     if (status > 0) {
1215         /* update cpage & offset */
1216         cpage  = get_field(q->qh.token, QTD_TOKEN_CPAGE);
1217         offset = q->qh.bufptr[0] & ~QTD_BUFPTR_MASK;
1218
1219         offset += status;
1220         cpage  += offset >> QTD_BUFPTR_SH;
1221         offset &= ~QTD_BUFPTR_MASK;
1222
1223         set_field(&q->qh.token, cpage, QTD_TOKEN_CPAGE);
1224         q->qh.bufptr[0] &= QTD_BUFPTR_MASK;
1225         q->qh.bufptr[0] |= offset;
1226     }
1227 }
1228
1229 static void ehci_async_complete_packet(USBPort *port, USBPacket *packet)
1230 {
1231     EHCIQueue *q;
1232     EHCIState *s = port->opaque;
1233     uint32_t portsc = s->portsc[port->index];
1234
1235     if (portsc & PORTSC_POWNER) {
1236         USBPort *companion = s->companion_ports[port->index];
1237         companion->ops->complete(companion, packet);
1238         return;
1239     }
1240
1241     q = container_of(packet, EHCIQueue, packet);
1242     trace_usb_ehci_queue_action(q, "wakeup");
1243     assert(q->async == EHCI_ASYNC_INFLIGHT);
1244     q->async = EHCI_ASYNC_FINISHED;
1245     q->usb_status = packet->result;
1246 }
1247
1248 static void ehci_execute_complete(EHCIQueue *q)
1249 {
1250     int c_err, reload;
1251
1252     assert(q->async != EHCI_ASYNC_INFLIGHT);
1253     q->async = EHCI_ASYNC_NONE;
1254
1255     DPRINTF("execute_complete: qhaddr 0x%x, next %x, qtdaddr 0x%x, status %d\n",
1256             q->qhaddr, q->qh.next, q->qtdaddr, q->usb_status);
1257
1258     if (q->usb_status < 0) {
1259 err:
1260         /* TO-DO: put this is in a function that can be invoked below as well */
1261         c_err = get_field(q->qh.token, QTD_TOKEN_CERR);
1262         c_err--;
1263         set_field(&q->qh.token, c_err, QTD_TOKEN_CERR);
1264
1265         switch(q->usb_status) {
1266         case USB_RET_NODEV:
1267             q->qh.token |= (QTD_TOKEN_HALT | QTD_TOKEN_XACTERR);
1268             ehci_record_interrupt(q->ehci, USBSTS_ERRINT);
1269             break;
1270         case USB_RET_STALL:
1271             q->qh.token |= QTD_TOKEN_HALT;
1272             ehci_record_interrupt(q->ehci, USBSTS_ERRINT);
1273             break;
1274         case USB_RET_NAK:
1275             /* 4.10.3 */
1276             reload = get_field(q->qh.epchar, QH_EPCHAR_RL);
1277             if ((q->pid == USB_TOKEN_IN) && reload) {
1278                 int nakcnt = get_field(q->qh.altnext_qtd, QH_ALTNEXT_NAKCNT);
1279                 nakcnt--;
1280                 set_field(&q->qh.altnext_qtd, nakcnt, QH_ALTNEXT_NAKCNT);
1281             } else if (!reload) {
1282                 return;
1283             }
1284             break;
1285         case USB_RET_BABBLE:
1286             q->qh.token |= (QTD_TOKEN_HALT | QTD_TOKEN_BABBLE);
1287             ehci_record_interrupt(q->ehci, USBSTS_ERRINT);
1288             break;
1289         default:
1290             /* should not be triggerable */
1291             fprintf(stderr, "USB invalid response %d to handle\n", q->usb_status);
1292             assert(0);
1293             break;
1294         }
1295     } else {
1296         // DPRINTF("Short packet condition\n");
1297         // TODO check 4.12 for splits
1298
1299         if ((q->usb_status > q->tbytes) && (q->pid == USB_TOKEN_IN)) {
1300             q->usb_status = USB_RET_BABBLE;
1301             goto err;
1302         }
1303
1304         if (q->tbytes && q->pid == USB_TOKEN_IN) {
1305             q->tbytes -= q->usb_status;
1306         } else {
1307             q->tbytes = 0;
1308         }
1309
1310         DPRINTF("updating tbytes to %d\n", q->tbytes);
1311         set_field(&q->qh.token, q->tbytes, QTD_TOKEN_TBYTES);
1312     }
1313     ehci_finish_transfer(q, q->usb_status);
1314     usb_packet_unmap(&q->packet);
1315
1316     q->qh.token ^= QTD_TOKEN_DTOGGLE;
1317     q->qh.token &= ~QTD_TOKEN_ACTIVE;
1318
1319     if ((q->usb_status >= 0) && (q->qh.token & QTD_TOKEN_IOC)) {
1320         ehci_record_interrupt(q->ehci, USBSTS_INT);
1321     }
1322 }
1323
1324 // 4.10.3
1325
1326 static int ehci_execute(EHCIQueue *q)
1327 {
1328     USBPort *port;
1329     USBDevice *dev;
1330     int ret;
1331     int i;
1332     int endp;
1333     int devadr;
1334
1335     if ( !(q->qh.token & QTD_TOKEN_ACTIVE)) {
1336         fprintf(stderr, "Attempting to execute inactive QH\n");
1337         return USB_RET_PROCERR;
1338     }
1339
1340     q->tbytes = (q->qh.token & QTD_TOKEN_TBYTES_MASK) >> QTD_TOKEN_TBYTES_SH;
1341     if (q->tbytes > BUFF_SIZE) {
1342         fprintf(stderr, "Request for more bytes than allowed\n");
1343         return USB_RET_PROCERR;
1344     }
1345
1346     q->pid = (q->qh.token & QTD_TOKEN_PID_MASK) >> QTD_TOKEN_PID_SH;
1347     switch(q->pid) {
1348         case 0: q->pid = USB_TOKEN_OUT; break;
1349         case 1: q->pid = USB_TOKEN_IN; break;
1350         case 2: q->pid = USB_TOKEN_SETUP; break;
1351         default: fprintf(stderr, "bad token\n"); break;
1352     }
1353
1354     if (ehci_init_transfer(q) != 0) {
1355         return USB_RET_PROCERR;
1356     }
1357
1358     endp = get_field(q->qh.epchar, QH_EPCHAR_EP);
1359     devadr = get_field(q->qh.epchar, QH_EPCHAR_DEVADDR);
1360
1361     ret = USB_RET_NODEV;
1362
1363     usb_packet_setup(&q->packet, q->pid, devadr, endp);
1364     usb_packet_map(&q->packet, &q->sgl);
1365
1366     // TO-DO: associating device with ehci port
1367     for(i = 0; i < NB_PORTS; i++) {
1368         port = &q->ehci->ports[i];
1369         dev = port->dev;
1370
1371         if (!(q->ehci->portsc[i] &(PORTSC_CONNECT))) {
1372             DPRINTF("Port %d, no exec, not connected(%08X)\n",
1373                     i, q->ehci->portsc[i]);
1374             continue;
1375         }
1376
1377         ret = usb_handle_packet(dev, &q->packet);
1378
1379         DPRINTF("submit: qh %x next %x qtd %x pid %x len %zd "
1380                 "(total %d) endp %x ret %d\n",
1381                 q->qhaddr, q->qh.next, q->qtdaddr, q->pid,
1382                 q->packet.iov.size, q->tbytes, endp, ret);
1383
1384         if (ret != USB_RET_NODEV) {
1385             break;
1386         }
1387     }
1388
1389     if (ret > BUFF_SIZE) {
1390         fprintf(stderr, "ret from usb_handle_packet > BUFF_SIZE\n");
1391         return USB_RET_PROCERR;
1392     }
1393
1394     return ret;
1395 }
1396
1397 /*  4.7.2
1398  */
1399
1400 static int ehci_process_itd(EHCIState *ehci,
1401                             EHCIitd *itd)
1402 {
1403     USBPort *port;
1404     USBDevice *dev;
1405     int ret;
1406     uint32_t i, j, len, pid, dir, devaddr, endp;
1407     uint32_t pg, off, ptr1, ptr2, max, mult;
1408
1409     dir =(itd->bufptr[1] & ITD_BUFPTR_DIRECTION);
1410     devaddr = get_field(itd->bufptr[0], ITD_BUFPTR_DEVADDR);
1411     endp = get_field(itd->bufptr[0], ITD_BUFPTR_EP);
1412     max = get_field(itd->bufptr[1], ITD_BUFPTR_MAXPKT);
1413     mult = get_field(itd->bufptr[2], ITD_BUFPTR_MULT);
1414
1415     for(i = 0; i < 8; i++) {
1416         if (itd->transact[i] & ITD_XACT_ACTIVE) {
1417             pg   = get_field(itd->transact[i], ITD_XACT_PGSEL);
1418             off  = itd->transact[i] & ITD_XACT_OFFSET_MASK;
1419             ptr1 = (itd->bufptr[pg] & ITD_BUFPTR_MASK);
1420             ptr2 = (itd->bufptr[pg+1] & ITD_BUFPTR_MASK);
1421             len  = get_field(itd->transact[i], ITD_XACT_LENGTH);
1422
1423             if (len > max * mult) {
1424                 len = max * mult;
1425             }
1426
1427             if (len > BUFF_SIZE) {
1428                 return USB_RET_PROCERR;
1429             }
1430
1431             qemu_sglist_init(&ehci->isgl, 2);
1432             if (off + len > 4096) {
1433                 /* transfer crosses page border */
1434                 uint32_t len2 = off + len - 4096;
1435                 uint32_t len1 = len - len2;
1436                 qemu_sglist_add(&ehci->isgl, ptr1 + off, len1);
1437                 qemu_sglist_add(&ehci->isgl, ptr2, len2);
1438             } else {
1439                 qemu_sglist_add(&ehci->isgl, ptr1 + off, len);
1440             }
1441
1442             pid = dir ? USB_TOKEN_IN : USB_TOKEN_OUT;
1443
1444             usb_packet_setup(&ehci->ipacket, pid, devaddr, endp);
1445             usb_packet_map(&ehci->ipacket, &ehci->isgl);
1446
1447             ret = USB_RET_NODEV;
1448             for (j = 0; j < NB_PORTS; j++) {
1449                 port = &ehci->ports[j];
1450                 dev = port->dev;
1451
1452                 if (!(ehci->portsc[j] &(PORTSC_CONNECT))) {
1453                     continue;
1454                 }
1455
1456                 ret = usb_handle_packet(dev, &ehci->ipacket);
1457
1458                 if (ret != USB_RET_NODEV) {
1459                     break;
1460                 }
1461             }
1462
1463             usb_packet_unmap(&ehci->ipacket);
1464             qemu_sglist_destroy(&ehci->isgl);
1465
1466 #if 0
1467             /*  In isoch, there is no facility to indicate a NAK so let's
1468              *  instead just complete a zero-byte transaction.  Setting
1469              *  DBERR seems too draconian.
1470              */
1471
1472             if (ret == USB_RET_NAK) {
1473                 if (ehci->isoch_pause > 0) {
1474                     DPRINTF("ISOCH: received a NAK but paused so returning\n");
1475                     ehci->isoch_pause--;
1476                     return 0;
1477                 } else if (ehci->isoch_pause == -1) {
1478                     DPRINTF("ISOCH: recv NAK & isoch pause inactive, setting\n");
1479                     // Pause frindex for up to 50 msec waiting for data from
1480                     // remote
1481                     ehci->isoch_pause = 50;
1482                     return 0;
1483                 } else {
1484                     DPRINTF("ISOCH: isoch pause timeout! return 0\n");
1485                     ret = 0;
1486                 }
1487             } else {
1488                 DPRINTF("ISOCH: received ACK, clearing pause\n");
1489                 ehci->isoch_pause = -1;
1490             }
1491 #else
1492             if (ret == USB_RET_NAK) {
1493                 ret = 0;
1494             }
1495 #endif
1496
1497             if (ret >= 0) {
1498                 if (!dir) {
1499                     /* OUT */
1500                     set_field(&itd->transact[i], len - ret, ITD_XACT_LENGTH);
1501                 } else {
1502                     /* IN */
1503                     set_field(&itd->transact[i], ret, ITD_XACT_LENGTH);
1504                 }
1505
1506                 if (itd->transact[i] & ITD_XACT_IOC) {
1507                     ehci_record_interrupt(ehci, USBSTS_INT);
1508                 }
1509             }
1510             itd->transact[i] &= ~ITD_XACT_ACTIVE;
1511         }
1512     }
1513     return 0;
1514 }
1515
1516 /*  This state is the entry point for asynchronous schedule
1517  *  processing.  Entry here consitutes a EHCI start event state (4.8.5)
1518  */
1519 static int ehci_state_waitlisthead(EHCIState *ehci,  int async)
1520 {
1521     EHCIqh qh;
1522     int i = 0;
1523     int again = 0;
1524     uint32_t entry = ehci->asynclistaddr;
1525
1526     /* set reclamation flag at start event (4.8.6) */
1527     if (async) {
1528         ehci_set_usbsts(ehci, USBSTS_REC);
1529     }
1530
1531     ehci_queues_rip_unused(ehci);
1532
1533     /*  Find the head of the list (4.9.1.1) */
1534     for(i = 0; i < MAX_QH; i++) {
1535         get_dwords(NLPTR_GET(entry), (uint32_t *) &qh, sizeof(EHCIqh) >> 2);
1536         ehci_trace_qh(NULL, NLPTR_GET(entry), &qh);
1537
1538         if (qh.epchar & QH_EPCHAR_H) {
1539             if (async) {
1540                 entry |= (NLPTR_TYPE_QH << 1);
1541             }
1542
1543             ehci_set_fetch_addr(ehci, async, entry);
1544             ehci_set_state(ehci, async, EST_FETCHENTRY);
1545             again = 1;
1546             goto out;
1547         }
1548
1549         entry = qh.next;
1550         if (entry == ehci->asynclistaddr) {
1551             break;
1552         }
1553     }
1554
1555     /* no head found for list. */
1556
1557     ehci_set_state(ehci, async, EST_ACTIVE);
1558
1559 out:
1560     return again;
1561 }
1562
1563
1564 /*  This state is the entry point for periodic schedule processing as
1565  *  well as being a continuation state for async processing.
1566  */
1567 static int ehci_state_fetchentry(EHCIState *ehci, int async)
1568 {
1569     int again = 0;
1570     uint32_t entry = ehci_get_fetch_addr(ehci, async);
1571
1572     if (entry < 0x1000) {
1573         DPRINTF("fetchentry: entry invalid (0x%08x)\n", entry);
1574         ehci_set_state(ehci, async, EST_ACTIVE);
1575         goto out;
1576     }
1577
1578     /* section 4.8, only QH in async schedule */
1579     if (async && (NLPTR_TYPE_GET(entry) != NLPTR_TYPE_QH)) {
1580         fprintf(stderr, "non queue head request in async schedule\n");
1581         return -1;
1582     }
1583
1584     switch (NLPTR_TYPE_GET(entry)) {
1585     case NLPTR_TYPE_QH:
1586         ehci_set_state(ehci, async, EST_FETCHQH);
1587         again = 1;
1588         break;
1589
1590     case NLPTR_TYPE_ITD:
1591         ehci_set_state(ehci, async, EST_FETCHITD);
1592         again = 1;
1593         break;
1594
1595     case NLPTR_TYPE_STITD:
1596         ehci_set_state(ehci, async, EST_FETCHSITD);
1597         again = 1;
1598         break;
1599
1600     default:
1601         /* TODO: handle FSTN type */
1602         fprintf(stderr, "FETCHENTRY: entry at %X is of type %d "
1603                 "which is not supported yet\n", entry, NLPTR_TYPE_GET(entry));
1604         return -1;
1605     }
1606
1607 out:
1608     return again;
1609 }
1610
1611 static EHCIQueue *ehci_state_fetchqh(EHCIState *ehci, int async)
1612 {
1613     uint32_t entry;
1614     EHCIQueue *q;
1615     int reload;
1616
1617     entry = ehci_get_fetch_addr(ehci, async);
1618     q = ehci_find_queue_by_qh(ehci, entry);
1619     if (NULL == q) {
1620         q = ehci_alloc_queue(ehci, async);
1621     }
1622     q->qhaddr = entry;
1623     q->seen++;
1624
1625     if (q->seen > 1) {
1626         /* we are going in circles -- stop processing */
1627         ehci_set_state(ehci, async, EST_ACTIVE);
1628         q = NULL;
1629         goto out;
1630     }
1631
1632     get_dwords(NLPTR_GET(q->qhaddr), (uint32_t *) &q->qh, sizeof(EHCIqh) >> 2);
1633     ehci_trace_qh(q, NLPTR_GET(q->qhaddr), &q->qh);
1634
1635     if (q->async == EHCI_ASYNC_INFLIGHT) {
1636         /* I/O still in progress -- skip queue */
1637         ehci_set_state(ehci, async, EST_HORIZONTALQH);
1638         goto out;
1639     }
1640     if (q->async == EHCI_ASYNC_FINISHED) {
1641         /* I/O finished -- continue processing queue */
1642         trace_usb_ehci_queue_action(q, "resume");
1643         ehci_set_state(ehci, async, EST_EXECUTING);
1644         goto out;
1645     }
1646
1647     if (async && (q->qh.epchar & QH_EPCHAR_H)) {
1648
1649         /*  EHCI spec version 1.0 Section 4.8.3 & 4.10.1 */
1650         if (ehci->usbsts & USBSTS_REC) {
1651             ehci_clear_usbsts(ehci, USBSTS_REC);
1652         } else {
1653             DPRINTF("FETCHQH:  QH 0x%08x. H-bit set, reclamation status reset"
1654                        " - done processing\n", q->qhaddr);
1655             ehci_set_state(ehci, async, EST_ACTIVE);
1656             q = NULL;
1657             goto out;
1658         }
1659     }
1660
1661 #if EHCI_DEBUG
1662     if (q->qhaddr != q->qh.next) {
1663     DPRINTF("FETCHQH:  QH 0x%08x (h %x halt %x active %x) next 0x%08x\n",
1664                q->qhaddr,
1665                q->qh.epchar & QH_EPCHAR_H,
1666                q->qh.token & QTD_TOKEN_HALT,
1667                q->qh.token & QTD_TOKEN_ACTIVE,
1668                q->qh.next);
1669     }
1670 #endif
1671
1672     reload = get_field(q->qh.epchar, QH_EPCHAR_RL);
1673     if (reload) {
1674         set_field(&q->qh.altnext_qtd, reload, QH_ALTNEXT_NAKCNT);
1675     }
1676
1677     if (q->qh.token & QTD_TOKEN_HALT) {
1678         ehci_set_state(ehci, async, EST_HORIZONTALQH);
1679
1680     } else if ((q->qh.token & QTD_TOKEN_ACTIVE) && (q->qh.current_qtd > 0x1000)) {
1681         q->qtdaddr = q->qh.current_qtd;
1682         ehci_set_state(ehci, async, EST_FETCHQTD);
1683
1684     } else {
1685         /*  EHCI spec version 1.0 Section 4.10.2 */
1686         ehci_set_state(ehci, async, EST_ADVANCEQUEUE);
1687     }
1688
1689 out:
1690     return q;
1691 }
1692
1693 static int ehci_state_fetchitd(EHCIState *ehci, int async)
1694 {
1695     uint32_t entry;
1696     EHCIitd itd;
1697
1698     assert(!async);
1699     entry = ehci_get_fetch_addr(ehci, async);
1700
1701     get_dwords(NLPTR_GET(entry),(uint32_t *) &itd,
1702                sizeof(EHCIitd) >> 2);
1703     ehci_trace_itd(ehci, entry, &itd);
1704
1705     if (ehci_process_itd(ehci, &itd) != 0) {
1706         return -1;
1707     }
1708
1709     put_dwords(NLPTR_GET(entry), (uint32_t *) &itd,
1710                 sizeof(EHCIitd) >> 2);
1711     ehci_set_fetch_addr(ehci, async, itd.next);
1712     ehci_set_state(ehci, async, EST_FETCHENTRY);
1713
1714     return 1;
1715 }
1716
1717 static int ehci_state_fetchsitd(EHCIState *ehci, int async)
1718 {
1719     uint32_t entry;
1720     EHCIsitd sitd;
1721
1722     assert(!async);
1723     entry = ehci_get_fetch_addr(ehci, async);
1724
1725     get_dwords(NLPTR_GET(entry), (uint32_t *)&sitd,
1726                sizeof(EHCIsitd) >> 2);
1727     ehci_trace_sitd(ehci, entry, &sitd);
1728
1729     if (!(sitd.results & SITD_RESULTS_ACTIVE)) {
1730         /* siTD is not active, nothing to do */;
1731     } else {
1732         /* TODO: split transfers are not implemented */
1733         fprintf(stderr, "WARNING: Skipping active siTD\n");
1734     }
1735
1736     ehci_set_fetch_addr(ehci, async, sitd.next);
1737     ehci_set_state(ehci, async, EST_FETCHENTRY);
1738     return 1;
1739 }
1740
1741 /* Section 4.10.2 - paragraph 3 */
1742 static int ehci_state_advqueue(EHCIQueue *q, int async)
1743 {
1744 #if 0
1745     /* TO-DO: 4.10.2 - paragraph 2
1746      * if I-bit is set to 1 and QH is not active
1747      * go to horizontal QH
1748      */
1749     if (I-bit set) {
1750         ehci_set_state(ehci, async, EST_HORIZONTALQH);
1751         goto out;
1752     }
1753 #endif
1754
1755     /*
1756      * want data and alt-next qTD is valid
1757      */
1758     if (((q->qh.token & QTD_TOKEN_TBYTES_MASK) != 0) &&
1759         (q->qh.altnext_qtd > 0x1000) &&
1760         (NLPTR_TBIT(q->qh.altnext_qtd) == 0)) {
1761         q->qtdaddr = q->qh.altnext_qtd;
1762         ehci_set_state(q->ehci, async, EST_FETCHQTD);
1763
1764     /*
1765      *  next qTD is valid
1766      */
1767     } else if ((q->qh.next_qtd > 0x1000) &&
1768                (NLPTR_TBIT(q->qh.next_qtd) == 0)) {
1769         q->qtdaddr = q->qh.next_qtd;
1770         ehci_set_state(q->ehci, async, EST_FETCHQTD);
1771
1772     /*
1773      *  no valid qTD, try next QH
1774      */
1775     } else {
1776         ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1777     }
1778
1779     return 1;
1780 }
1781
1782 /* Section 4.10.2 - paragraph 4 */
1783 static int ehci_state_fetchqtd(EHCIQueue *q, int async)
1784 {
1785     int again = 0;
1786
1787     get_dwords(NLPTR_GET(q->qtdaddr),(uint32_t *) &q->qtd, sizeof(EHCIqtd) >> 2);
1788     ehci_trace_qtd(q, NLPTR_GET(q->qtdaddr), &q->qtd);
1789
1790     if (q->qtd.token & QTD_TOKEN_ACTIVE) {
1791         ehci_set_state(q->ehci, async, EST_EXECUTE);
1792         again = 1;
1793     } else {
1794         ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1795         again = 1;
1796     }
1797
1798     return again;
1799 }
1800
1801 static int ehci_state_horizqh(EHCIQueue *q, int async)
1802 {
1803     int again = 0;
1804
1805     if (ehci_get_fetch_addr(q->ehci, async) != q->qh.next) {
1806         ehci_set_fetch_addr(q->ehci, async, q->qh.next);
1807         ehci_set_state(q->ehci, async, EST_FETCHENTRY);
1808         again = 1;
1809     } else {
1810         ehci_set_state(q->ehci, async, EST_ACTIVE);
1811     }
1812
1813     return again;
1814 }
1815
1816 /*
1817  *  Write the qh back to guest physical memory.  This step isn't
1818  *  in the EHCI spec but we need to do it since we don't share
1819  *  physical memory with our guest VM.
1820  *
1821  *  The first three dwords are read-only for the EHCI, so skip them
1822  *  when writing back the qh.
1823  */
1824 static void ehci_flush_qh(EHCIQueue *q)
1825 {
1826     uint32_t *qh = (uint32_t *) &q->qh;
1827     uint32_t dwords = sizeof(EHCIqh) >> 2;
1828     uint32_t addr = NLPTR_GET(q->qhaddr);
1829
1830     put_dwords(addr + 3 * sizeof(uint32_t), qh + 3, dwords - 3);
1831 }
1832
1833 static int ehci_state_execute(EHCIQueue *q, int async)
1834 {
1835     int again = 0;
1836     int reload, nakcnt;
1837     int smask;
1838
1839     if (ehci_qh_do_overlay(q) != 0) {
1840         return -1;
1841     }
1842
1843     smask = get_field(q->qh.epcap, QH_EPCAP_SMASK);
1844
1845     if (!smask) {
1846         reload = get_field(q->qh.epchar, QH_EPCHAR_RL);
1847         nakcnt = get_field(q->qh.altnext_qtd, QH_ALTNEXT_NAKCNT);
1848         if (reload && !nakcnt) {
1849             ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1850             again = 1;
1851             goto out;
1852         }
1853     }
1854
1855     // TODO verify enough time remains in the uframe as in 4.4.1.1
1856     // TODO write back ptr to async list when done or out of time
1857     // TODO Windows does not seem to ever set the MULT field
1858
1859     if (!async) {
1860         int transactCtr = get_field(q->qh.epcap, QH_EPCAP_MULT);
1861         if (!transactCtr) {
1862             ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1863             again = 1;
1864             goto out;
1865         }
1866     }
1867
1868     if (async) {
1869         ehci_set_usbsts(q->ehci, USBSTS_REC);
1870     }
1871
1872     q->usb_status = ehci_execute(q);
1873     if (q->usb_status == USB_RET_PROCERR) {
1874         again = -1;
1875         goto out;
1876     }
1877     if (q->usb_status == USB_RET_ASYNC) {
1878         ehci_flush_qh(q);
1879         trace_usb_ehci_queue_action(q, "suspend");
1880         q->async = EHCI_ASYNC_INFLIGHT;
1881         ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1882         again = 1;
1883         goto out;
1884     }
1885
1886     ehci_set_state(q->ehci, async, EST_EXECUTING);
1887     again = 1;
1888
1889 out:
1890     return again;
1891 }
1892
1893 static int ehci_state_executing(EHCIQueue *q, int async)
1894 {
1895     int again = 0;
1896     int reload, nakcnt;
1897
1898     ehci_execute_complete(q);
1899     if (q->usb_status == USB_RET_ASYNC) {
1900         goto out;
1901     }
1902     if (q->usb_status == USB_RET_PROCERR) {
1903         again = -1;
1904         goto out;
1905     }
1906
1907     // 4.10.3
1908     if (!async) {
1909         int transactCtr = get_field(q->qh.epcap, QH_EPCAP_MULT);
1910         transactCtr--;
1911         set_field(&q->qh.epcap, transactCtr, QH_EPCAP_MULT);
1912         // 4.10.3, bottom of page 82, should exit this state when transaction
1913         // counter decrements to 0
1914     }
1915
1916     reload = get_field(q->qh.epchar, QH_EPCHAR_RL);
1917     if (reload) {
1918         nakcnt = get_field(q->qh.altnext_qtd, QH_ALTNEXT_NAKCNT);
1919         if (q->usb_status == USB_RET_NAK) {
1920             if (nakcnt) {
1921                 nakcnt--;
1922             }
1923         } else {
1924             nakcnt = reload;
1925         }
1926         set_field(&q->qh.altnext_qtd, nakcnt, QH_ALTNEXT_NAKCNT);
1927     }
1928
1929     /* 4.10.5 */
1930     if ((q->usb_status == USB_RET_NAK) || (q->qh.token & QTD_TOKEN_ACTIVE)) {
1931         ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1932     } else {
1933         ehci_set_state(q->ehci, async, EST_WRITEBACK);
1934     }
1935
1936     again = 1;
1937
1938 out:
1939     ehci_flush_qh(q);
1940     return again;
1941 }
1942
1943
1944 static int ehci_state_writeback(EHCIQueue *q, int async)
1945 {
1946     int again = 0;
1947
1948     /*  Write back the QTD from the QH area */
1949     ehci_trace_qtd(q, NLPTR_GET(q->qtdaddr), (EHCIqtd*) &q->qh.next_qtd);
1950     put_dwords(NLPTR_GET(q->qtdaddr),(uint32_t *) &q->qh.next_qtd,
1951                 sizeof(EHCIqtd) >> 2);
1952
1953     /*
1954      * EHCI specs say go horizontal here.
1955      *
1956      * We can also advance the queue here for performance reasons.  We
1957      * need to take care to only take that shortcut in case we've
1958      * processed the qtd just written back without errors, i.e. halt
1959      * bit is clear.
1960      */
1961     if (q->qh.token & QTD_TOKEN_HALT) {
1962         ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1963         again = 1;
1964     } else {
1965         ehci_set_state(q->ehci, async, EST_ADVANCEQUEUE);
1966         again = 1;
1967     }
1968     return again;
1969 }
1970
1971 /*
1972  * This is the state machine that is common to both async and periodic
1973  */
1974
1975 static void ehci_advance_state(EHCIState *ehci,
1976                                int async)
1977 {
1978     EHCIQueue *q = NULL;
1979     int again;
1980     int iter = 0;
1981
1982     do {
1983         if (ehci_get_state(ehci, async) == EST_FETCHQH) {
1984             iter++;
1985             /* if we are roaming a lot of QH without executing a qTD
1986              * something is wrong with the linked list. TO-DO: why is
1987              * this hack needed?
1988              */
1989             assert(iter < MAX_ITERATIONS);
1990 #if 0
1991             if (iter > MAX_ITERATIONS) {
1992                 DPRINTF("\n*** advance_state: bailing on MAX ITERATIONS***\n");
1993                 ehci_set_state(ehci, async, EST_ACTIVE);
1994                 break;
1995             }
1996 #endif
1997         }
1998         switch(ehci_get_state(ehci, async)) {
1999         case EST_WAITLISTHEAD:
2000             again = ehci_state_waitlisthead(ehci, async);
2001             break;
2002
2003         case EST_FETCHENTRY:
2004             again = ehci_state_fetchentry(ehci, async);
2005             break;
2006
2007         case EST_FETCHQH:
2008             q = ehci_state_fetchqh(ehci, async);
2009             again = q ? 1 : 0;
2010             break;
2011
2012         case EST_FETCHITD:
2013             again = ehci_state_fetchitd(ehci, async);
2014             break;
2015
2016         case EST_FETCHSITD:
2017             again = ehci_state_fetchsitd(ehci, async);
2018             break;
2019
2020         case EST_ADVANCEQUEUE:
2021             again = ehci_state_advqueue(q, async);
2022             break;
2023
2024         case EST_FETCHQTD:
2025             again = ehci_state_fetchqtd(q, async);
2026             break;
2027
2028         case EST_HORIZONTALQH:
2029             again = ehci_state_horizqh(q, async);
2030             break;
2031
2032         case EST_EXECUTE:
2033             iter = 0;
2034             again = ehci_state_execute(q, async);
2035             break;
2036
2037         case EST_EXECUTING:
2038             assert(q != NULL);
2039             again = ehci_state_executing(q, async);
2040             break;
2041
2042         case EST_WRITEBACK:
2043             again = ehci_state_writeback(q, async);
2044             break;
2045
2046         default:
2047             fprintf(stderr, "Bad state!\n");
2048             again = -1;
2049             assert(0);
2050             break;
2051         }
2052
2053         if (again < 0) {
2054             fprintf(stderr, "processing error - resetting ehci HC\n");
2055             ehci_reset(ehci);
2056             again = 0;
2057             assert(0);
2058         }
2059     }
2060     while (again);
2061
2062     ehci_commit_interrupt(ehci);
2063 }
2064
2065 static void ehci_advance_async_state(EHCIState *ehci)
2066 {
2067     int async = 1;
2068
2069     switch(ehci_get_state(ehci, async)) {
2070     case EST_INACTIVE:
2071         if (!(ehci->usbcmd & USBCMD_ASE)) {
2072             break;
2073         }
2074         ehci_set_usbsts(ehci, USBSTS_ASS);
2075         ehci_set_state(ehci, async, EST_ACTIVE);
2076         // No break, fall through to ACTIVE
2077
2078     case EST_ACTIVE:
2079         if ( !(ehci->usbcmd & USBCMD_ASE)) {
2080             ehci_clear_usbsts(ehci, USBSTS_ASS);
2081             ehci_set_state(ehci, async, EST_INACTIVE);
2082             break;
2083         }
2084
2085         /* If the doorbell is set, the guest wants to make a change to the
2086          * schedule. The host controller needs to release cached data.
2087          * (section 4.8.2)
2088          */
2089         if (ehci->usbcmd & USBCMD_IAAD) {
2090             DPRINTF("ASYNC: doorbell request acknowledged\n");
2091             ehci->usbcmd &= ~USBCMD_IAAD;
2092             ehci_set_interrupt(ehci, USBSTS_IAA);
2093             break;
2094         }
2095
2096         /* make sure guest has acknowledged */
2097         /* TO-DO: is this really needed? */
2098         if (ehci->usbsts & USBSTS_IAA) {
2099             DPRINTF("IAA status bit still set.\n");
2100             break;
2101         }
2102
2103         /* check that address register has been set */
2104         if (ehci->asynclistaddr == 0) {
2105             break;
2106         }
2107
2108         ehci_set_state(ehci, async, EST_WAITLISTHEAD);
2109         ehci_advance_state(ehci, async);
2110         break;
2111
2112     default:
2113         /* this should only be due to a developer mistake */
2114         fprintf(stderr, "ehci: Bad asynchronous state %d. "
2115                 "Resetting to active\n", ehci->astate);
2116         assert(0);
2117     }
2118 }
2119
2120 static void ehci_advance_periodic_state(EHCIState *ehci)
2121 {
2122     uint32_t entry;
2123     uint32_t list;
2124     int async = 0;
2125
2126     // 4.6
2127
2128     switch(ehci_get_state(ehci, async)) {
2129     case EST_INACTIVE:
2130         if ( !(ehci->frindex & 7) && (ehci->usbcmd & USBCMD_PSE)) {
2131             ehci_set_usbsts(ehci, USBSTS_PSS);
2132             ehci_set_state(ehci, async, EST_ACTIVE);
2133             // No break, fall through to ACTIVE
2134         } else
2135             break;
2136
2137     case EST_ACTIVE:
2138         if ( !(ehci->frindex & 7) && !(ehci->usbcmd & USBCMD_PSE)) {
2139             ehci_clear_usbsts(ehci, USBSTS_PSS);
2140             ehci_set_state(ehci, async, EST_INACTIVE);
2141             break;
2142         }
2143
2144         list = ehci->periodiclistbase & 0xfffff000;
2145         /* check that register has been set */
2146         if (list == 0) {
2147             break;
2148         }
2149         list |= ((ehci->frindex & 0x1ff8) >> 1);
2150
2151         cpu_physical_memory_rw(list, (uint8_t *) &entry, sizeof entry, 0);
2152         entry = le32_to_cpu(entry);
2153
2154         DPRINTF("PERIODIC state adv fr=%d.  [%08X] -> %08X\n",
2155                 ehci->frindex / 8, list, entry);
2156         ehci_set_fetch_addr(ehci, async,entry);
2157         ehci_set_state(ehci, async, EST_FETCHENTRY);
2158         ehci_advance_state(ehci, async);
2159         break;
2160
2161     default:
2162         /* this should only be due to a developer mistake */
2163         fprintf(stderr, "ehci: Bad periodic state %d. "
2164                 "Resetting to active\n", ehci->pstate);
2165         assert(0);
2166     }
2167 }
2168
2169 static void ehci_frame_timer(void *opaque)
2170 {
2171     EHCIState *ehci = opaque;
2172     int64_t expire_time, t_now;
2173     uint64_t ns_elapsed;
2174     int frames;
2175     int i;
2176     int skipped_frames = 0;
2177
2178     t_now = qemu_get_clock_ns(vm_clock);
2179     expire_time = t_now + (get_ticks_per_sec() / ehci->freq);
2180
2181     ns_elapsed = t_now - ehci->last_run_ns;
2182     frames = ns_elapsed / FRAME_TIMER_NS;
2183
2184     for (i = 0; i < frames; i++) {
2185         if ( !(ehci->usbsts & USBSTS_HALT)) {
2186             if (ehci->isoch_pause <= 0) {
2187                 ehci->frindex += 8;
2188             }
2189
2190             if (ehci->frindex > 0x00001fff) {
2191                 ehci->frindex = 0;
2192                 ehci_set_interrupt(ehci, USBSTS_FLR);
2193             }
2194
2195             ehci->sofv = (ehci->frindex - 1) >> 3;
2196             ehci->sofv &= 0x000003ff;
2197         }
2198
2199         if (frames - i > ehci->maxframes) {
2200             skipped_frames++;
2201         } else {
2202             ehci_advance_periodic_state(ehci);
2203         }
2204
2205         ehci->last_run_ns += FRAME_TIMER_NS;
2206     }
2207
2208 #if 0
2209     if (skipped_frames) {
2210         DPRINTF("WARNING - EHCI skipped %d frames\n", skipped_frames);
2211     }
2212 #endif
2213
2214     /*  Async is not inside loop since it executes everything it can once
2215      *  called
2216      */
2217     ehci_advance_async_state(ehci);
2218
2219     qemu_mod_timer(ehci->frame_timer, expire_time);
2220 }
2221
2222
2223 static const MemoryRegionOps ehci_mem_ops = {
2224     .old_mmio = {
2225         .read = { ehci_mem_readb, ehci_mem_readw, ehci_mem_readl },
2226         .write = { ehci_mem_writeb, ehci_mem_writew, ehci_mem_writel },
2227     },
2228     .endianness = DEVICE_LITTLE_ENDIAN,
2229 };
2230
2231 static int usb_ehci_initfn(PCIDevice *dev);
2232
2233 static USBPortOps ehci_port_ops = {
2234     .attach = ehci_attach,
2235     .detach = ehci_detach,
2236     .child_detach = ehci_child_detach,
2237     .wakeup = ehci_wakeup,
2238     .complete = ehci_async_complete_packet,
2239 };
2240
2241 static USBBusOps ehci_bus_ops = {
2242     .register_companion = ehci_register_companion,
2243 };
2244
2245 static const VMStateDescription vmstate_ehci = {
2246     .name = "ehci",
2247     .unmigratable = 1,
2248 };
2249
2250 static Property ehci_properties[] = {
2251     DEFINE_PROP_UINT32("freq",      EHCIState, freq, FRAME_TIMER_FREQ),
2252     DEFINE_PROP_UINT32("maxframes", EHCIState, maxframes, 128),
2253     DEFINE_PROP_END_OF_LIST(),
2254 };
2255
2256 static PCIDeviceInfo ehci_info[] = {
2257     {
2258         .qdev.name    = "usb-ehci",
2259         .qdev.size    = sizeof(EHCIState),
2260         .qdev.vmsd    = &vmstate_ehci,
2261         .init         = usb_ehci_initfn,
2262         .vendor_id    = PCI_VENDOR_ID_INTEL,
2263         .device_id    = PCI_DEVICE_ID_INTEL_82801D, /* ich4 */
2264         .revision     = 0x10,
2265         .class_id     = PCI_CLASS_SERIAL_USB,
2266         .qdev.props   = ehci_properties,
2267     },{
2268         .qdev.name    = "ich9-usb-ehci1",
2269         .qdev.size    = sizeof(EHCIState),
2270         .qdev.vmsd    = &vmstate_ehci,
2271         .init         = usb_ehci_initfn,
2272         .vendor_id    = PCI_VENDOR_ID_INTEL,
2273         .device_id    = PCI_DEVICE_ID_INTEL_82801I_EHCI1,
2274         .revision     = 0x03,
2275         .class_id     = PCI_CLASS_SERIAL_USB,
2276         .qdev.props   = ehci_properties,
2277     },{
2278         /* end of list */
2279     }
2280 };
2281
2282 static int usb_ehci_initfn(PCIDevice *dev)
2283 {
2284     EHCIState *s = DO_UPCAST(EHCIState, dev, dev);
2285     uint8_t *pci_conf = s->dev.config;
2286     int i;
2287
2288     pci_set_byte(&pci_conf[PCI_CLASS_PROG], 0x20);
2289
2290     /* capabilities pointer */
2291     pci_set_byte(&pci_conf[PCI_CAPABILITY_LIST], 0x00);
2292     //pci_set_byte(&pci_conf[PCI_CAPABILITY_LIST], 0x50);
2293
2294     pci_set_byte(&pci_conf[PCI_INTERRUPT_PIN], 4); /* interrupt pin D */
2295     pci_set_byte(&pci_conf[PCI_MIN_GNT], 0);
2296     pci_set_byte(&pci_conf[PCI_MAX_LAT], 0);
2297
2298     // pci_conf[0x50] = 0x01; // power management caps
2299
2300     pci_set_byte(&pci_conf[USB_SBRN], USB_RELEASE_2); // release number (2.1.4)
2301     pci_set_byte(&pci_conf[0x61], 0x20);  // frame length adjustment (2.1.5)
2302     pci_set_word(&pci_conf[0x62], 0x00);  // port wake up capability (2.1.6)
2303
2304     pci_conf[0x64] = 0x00;
2305     pci_conf[0x65] = 0x00;
2306     pci_conf[0x66] = 0x00;
2307     pci_conf[0x67] = 0x00;
2308     pci_conf[0x68] = 0x01;
2309     pci_conf[0x69] = 0x00;
2310     pci_conf[0x6a] = 0x00;
2311     pci_conf[0x6b] = 0x00;  // USBLEGSUP
2312     pci_conf[0x6c] = 0x00;
2313     pci_conf[0x6d] = 0x00;
2314     pci_conf[0x6e] = 0x00;
2315     pci_conf[0x6f] = 0xc0;  // USBLEFCTLSTS
2316
2317     // 2.2 host controller interface version
2318     s->mmio[0x00] = (uint8_t) OPREGBASE;
2319     s->mmio[0x01] = 0x00;
2320     s->mmio[0x02] = 0x00;
2321     s->mmio[0x03] = 0x01;        // HC version
2322     s->mmio[0x04] = NB_PORTS;    // Number of downstream ports
2323     s->mmio[0x05] = 0x00;        // No companion ports at present
2324     s->mmio[0x06] = 0x00;
2325     s->mmio[0x07] = 0x00;
2326     s->mmio[0x08] = 0x80;        // We can cache whole frame, not 64-bit capable
2327     s->mmio[0x09] = 0x68;        // EECP
2328     s->mmio[0x0a] = 0x00;
2329     s->mmio[0x0b] = 0x00;
2330
2331     s->irq = s->dev.irq[3];
2332
2333     usb_bus_new(&s->bus, &ehci_bus_ops, &s->dev.qdev);
2334     for(i = 0; i < NB_PORTS; i++) {
2335         usb_register_port(&s->bus, &s->ports[i], s, i, &ehci_port_ops,
2336                           USB_SPEED_MASK_HIGH);
2337         s->ports[i].dev = 0;
2338     }
2339
2340     s->frame_timer = qemu_new_timer_ns(vm_clock, ehci_frame_timer, s);
2341     QTAILQ_INIT(&s->queues);
2342
2343     qemu_register_reset(ehci_reset, s);
2344
2345     memory_region_init_io(&s->mem, &ehci_mem_ops, s, "ehci", MMIO_SIZE);
2346     pci_register_bar(&s->dev, 0, PCI_BASE_ADDRESS_SPACE_MEMORY, &s->mem);
2347
2348     fprintf(stderr, "*** EHCI support is under development ***\n");
2349
2350     return 0;
2351 }
2352
2353 static void ehci_register(void)
2354 {
2355     pci_qdev_register_many(ehci_info);
2356 }
2357 device_init(ehci_register);
2358
2359 /*
2360  * vim: expandtab ts=4
2361  */