target-arm/helper.c

   1 #include "cpu.h"
   2 #include "exec/gdbstub.h"
   3 #include "helper.h"
   4 #include "qemu/host-utils.h"
   5 #include "sysemu/arch_init.h"
   6 #include "sysemu/sysemu.h"
   7 #include "qemu/bitops.h"
   8
   9 #ifndef CONFIG_USER_ONLY
  10 static inline int get_phys_addr(CPUARMState *env, uint32_t address,
  11                                 int access_type, int is_user,
  12                                 hwaddr *phys_ptr, int *prot,
  13                                 target_ulong *page_size);
  14 #endif
  15
  16 static int vfp_gdb_get_reg(CPUARMState *env, uint8_t *buf, int reg)
  17 {
  18     int nregs;
  19
  20     /* VFP data registers are always little-endian.  */
  21     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
  22     if (reg < nregs) {
  23         stfq_le_p(buf, env->vfp.regs[reg]);
  24         return 8;
  25     }
  26     if (arm_feature(env, ARM_FEATURE_NEON)) {
  27         /* Aliases for Q regs.  */
  28         nregs += 16;
  29         if (reg < nregs) {
  30             stfq_le_p(buf, env->vfp.regs[(reg - 32) * 2]);
  31             stfq_le_p(buf + 8, env->vfp.regs[(reg - 32) * 2 + 1]);
  32             return 16;
  33         }
  34     }
  35     switch (reg - nregs) {
  36     case 0: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSID]); return 4;
  37     case 1: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSCR]); return 4;
  38     case 2: stl_p(buf, env->vfp.xregs[ARM_VFP_FPEXC]); return 4;
  39     }
  40     return 0;
  41 }
  42
  43 static int vfp_gdb_set_reg(CPUARMState *env, uint8_t *buf, int reg)
  44 {
  45     int nregs;
  46
  47     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
  48     if (reg < nregs) {
  49         env->vfp.regs[reg] = ldfq_le_p(buf);
  50         return 8;
  51     }
  52     if (arm_feature(env, ARM_FEATURE_NEON)) {
  53         nregs += 16;
  54         if (reg < nregs) {
  55             env->vfp.regs[(reg - 32) * 2] = ldfq_le_p(buf);
  56             env->vfp.regs[(reg - 32) * 2 + 1] = ldfq_le_p(buf + 8);
  57             return 16;
  58         }
  59     }
  60     switch (reg - nregs) {
  61     case 0: env->vfp.xregs[ARM_VFP_FPSID] = ldl_p(buf); return 4;
  62     case 1: env->vfp.xregs[ARM_VFP_FPSCR] = ldl_p(buf); return 4;
  63     case 2: env->vfp.xregs[ARM_VFP_FPEXC] = ldl_p(buf) & (1 << 30); return 4;
  64     }
  65     return 0;
  66 }
  67
  68 static int raw_read(CPUARMState *env, const ARMCPRegInfo *ri,
  69                     uint64_t *value)
  70 {
  71     if (ri->type & ARM_CP_64BIT) {
  72         *value = CPREG_FIELD64(env, ri);
  73     } else {
  74         *value = CPREG_FIELD32(env, ri);
  75     }
  76     return 0;
  77 }
  78
  79 static int raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
  80                      uint64_t value)
  81 {
  82     if (ri->type & ARM_CP_64BIT) {
  83         CPREG_FIELD64(env, ri) = value;
  84     } else {
  85         CPREG_FIELD32(env, ri) = value;
  86     }
  87     return 0;
  88 }
  89
  90 static bool read_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri,
  91                             uint64_t *v)
  92 {
  93     /* Raw read of a coprocessor register (as needed for migration, etc)
  94      * return true on success, false if the read is impossible for some reason.
  95      */
  96     if (ri->type & ARM_CP_CONST) {
  97         *v = ri->resetvalue;
  98     } else if (ri->raw_readfn) {
  99         return (ri->raw_readfn(env, ri, v) == 0);
 100     } else if (ri->readfn) {
 101         return (ri->readfn(env, ri, v) == 0);
 102     } else {
 103         if (ri->type & ARM_CP_64BIT) {
 104             *v = CPREG_FIELD64(env, ri);
 105         } else {
 106             *v = CPREG_FIELD32(env, ri);
 107         }
 108     }
 109     return true;
 110 }
 111
 112 static bool write_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri,
 113                              int64_t v)
 114 {
 115     /* Raw write of a coprocessor register (as needed for migration, etc).
 116      * Return true on success, false if the write is impossible for some reason.
 117      * Note that constant registers are treated as write-ignored; the
 118      * caller should check for success by whether a readback gives the
 119      * value written.
 120      */
 121     if (ri->type & ARM_CP_CONST) {
 122         return true;
 123     } else if (ri->raw_writefn) {
 124         return (ri->raw_writefn(env, ri, v) == 0);
 125     } else if (ri->writefn) {
 126         return (ri->writefn(env, ri, v) == 0);
 127     } else {
 128         if (ri->type & ARM_CP_64BIT) {
 129             CPREG_FIELD64(env, ri) = v;
 130         } else {
 131             CPREG_FIELD32(env, ri) = v;
 132         }
 133     }
 134     return true;
 135 }
 136
 137 bool write_cpustate_to_list(ARMCPU *cpu)
 138 {
 139     /* Write the coprocessor state from cpu->env to the (index,value) list. */
 140     int i;
 141     bool ok = true;
 142
 143     for (i = 0; i < cpu->cpreg_array_len; i++) {
 144         uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
 145         const ARMCPRegInfo *ri;
 146         uint64_t v;
 147         ri = get_arm_cp_reginfo(cpu, regidx);
 148         if (!ri) {
 149             ok = false;
 150             continue;
 151         }
 152         if (ri->type & ARM_CP_NO_MIGRATE) {
 153             continue;
 154         }
 155         if (!read_raw_cp_reg(&cpu->env, ri, &v)) {
 156             ok = false;
 157             continue;
 158         }
 159         cpu->cpreg_values[i] = v;
 160     }
 161     return ok;
 162 }
 163
 164 bool write_list_to_cpustate(ARMCPU *cpu)
 165 {
 166     int i;
 167     bool ok = true;
 168
 169     for (i = 0; i < cpu->cpreg_array_len; i++) {
 170         uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
 171         uint64_t v = cpu->cpreg_values[i];
 172         uint64_t readback;
 173         const ARMCPRegInfo *ri;
 174
 175         ri = get_arm_cp_reginfo(cpu, regidx);
 176         if (!ri) {
 177             ok = false;
 178             continue;
 179         }
 180         if (ri->type & ARM_CP_NO_MIGRATE) {
 181             continue;
 182         }
 183         /* Write value and confirm it reads back as written
 184          * (to catch read-only registers and partially read-only
 185          * registers where the incoming migration value doesn't match)
 186          */
 187         if (!write_raw_cp_reg(&cpu->env, ri, v) ||
 188             !read_raw_cp_reg(&cpu->env, ri, &readback) ||
 189             readback != v) {
 190             ok = false;
 191         }
 192     }
 193     return ok;
 194 }
 195
 196 static void add_cpreg_to_list(gpointer key, gpointer opaque)
 197 {
 198     ARMCPU *cpu = opaque;
 199     uint64_t regidx;
 200     const ARMCPRegInfo *ri;
 201
 202     regidx = *(uint32_t *)key;
 203     ri = get_arm_cp_reginfo(cpu, regidx);
 204
 205     if (!(ri->type & ARM_CP_NO_MIGRATE)) {
 206         cpu->cpreg_indexes[cpu->cpreg_array_len] = cpreg_to_kvm_id(regidx);
 207         /* The value array need not be initialized at this point */
 208         cpu->cpreg_array_len++;
 209     }
 210 }
 211
 212 static void count_cpreg(gpointer key, gpointer opaque)
 213 {
 214     ARMCPU *cpu = opaque;
 215     uint64_t regidx;
 216     const ARMCPRegInfo *ri;
 217
 218     regidx = *(uint32_t *)key;
 219     ri = get_arm_cp_reginfo(cpu, regidx);
 220
 221     if (!(ri->type & ARM_CP_NO_MIGRATE)) {
 222         cpu->cpreg_array_len++;
 223     }
 224 }
 225
 226 static gint cpreg_key_compare(gconstpointer a, gconstpointer b)
 227 {
 228     uint64_t aidx = cpreg_to_kvm_id(*(uint32_t *)a);
 229     uint64_t bidx = cpreg_to_kvm_id(*(uint32_t *)b);
 230
 231     if (aidx > bidx) {
 232         return 1;
 233     }
 234     if (aidx < bidx) {
 235         return -1;
 236     }
 237     return 0;
 238 }
 239
 240 static void cpreg_make_keylist(gpointer key, gpointer value, gpointer udata)
 241 {
 242     GList **plist = udata;
 243
 244     *plist = g_list_prepend(*plist, key);
 245 }
 246
 247 void init_cpreg_list(ARMCPU *cpu)
 248 {
 249     /* Initialise the cpreg_tuples[] array based on the cp_regs hash.
 250      * Note that we require cpreg_tuples[] to be sorted by key ID.
 251      */
 252     GList *keys = NULL;
 253     int arraylen;
 254
 255     g_hash_table_foreach(cpu->cp_regs, cpreg_make_keylist, &keys);
 256
 257     keys = g_list_sort(keys, cpreg_key_compare);
 258
 259     cpu->cpreg_array_len = 0;
 260
 261     g_list_foreach(keys, count_cpreg, cpu);
 262
 263     arraylen = cpu->cpreg_array_len;
 264     cpu->cpreg_indexes = g_new(uint64_t, arraylen);
 265     cpu->cpreg_values = g_new(uint64_t, arraylen);
 266     cpu->cpreg_vmstate_indexes = g_new(uint64_t, arraylen);
 267     cpu->cpreg_vmstate_values = g_new(uint64_t, arraylen);
 268     cpu->cpreg_vmstate_array_len = cpu->cpreg_array_len;
 269     cpu->cpreg_array_len = 0;
 270
 271     g_list_foreach(keys, add_cpreg_to_list, cpu);
 272
 273     assert(cpu->cpreg_array_len == arraylen);
 274
 275     g_list_free(keys);
 276 }
 277
 278 static int dacr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 279 {
 280     env->cp15.c3 = value;
 281     tlb_flush(env, 1); /* Flush TLB as domain not tracked in TLB */
 282     return 0;
 283 }
 284
 285 static int fcse_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 286 {
 287     if (env->cp15.c13_fcse != value) {
 288         /* Unlike real hardware the qemu TLB uses virtual addresses,
 289          * not modified virtual addresses, so this causes a TLB flush.
 290          */
 291         tlb_flush(env, 1);
 292         env->cp15.c13_fcse = value;
 293     }
 294     return 0;
 295 }
 296 static int contextidr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 297                             uint64_t value)
 298 {
 299     if (env->cp15.c13_context != value && !arm_feature(env, ARM_FEATURE_MPU)) {
 300         /* For VMSA (when not using the LPAE long descriptor page table
 301          * format) this register includes the ASID, so do a TLB flush.
 302          * For PMSA it is purely a process ID and no action is needed.
 303          */
 304         tlb_flush(env, 1);
 305     }
 306     env->cp15.c13_context = value;
 307     return 0;
 308 }
 309
 310 static int tlbiall_write(CPUARMState *env, const ARMCPRegInfo *ri,
 311                          uint64_t value)
 312 {
 313     /* Invalidate all (TLBIALL) */
 314     tlb_flush(env, 1);
 315     return 0;
 316 }
 317
 318 static int tlbimva_write(CPUARMState *env, const ARMCPRegInfo *ri,
 319                          uint64_t value)
 320 {
 321     /* Invalidate single TLB entry by MVA and ASID (TLBIMVA) */
 322     tlb_flush_page(env, value & TARGET_PAGE_MASK);
 323     return 0;
 324 }
 325
 326 static int tlbiasid_write(CPUARMState *env, const ARMCPRegInfo *ri,
 327                           uint64_t value)
 328 {
 329     /* Invalidate by ASID (TLBIASID) */
 330     tlb_flush(env, value == 0);
 331     return 0;
 332 }
 333
 334 static int tlbimvaa_write(CPUARMState *env, const ARMCPRegInfo *ri,
 335                           uint64_t value)
 336 {
 337     /* Invalidate single entry by MVA, all ASIDs (TLBIMVAA) */
 338     tlb_flush_page(env, value & TARGET_PAGE_MASK);
 339     return 0;
 340 }
 341
 342 static const ARMCPRegInfo cp_reginfo[] = {
 343     /* DBGDIDR: just RAZ. In particular this means the "debug architecture
 344      * version" bits will read as a reserved value, which should cause
 345      * Linux to not try to use the debug hardware.
 346      */
 347     { .name = "DBGDIDR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 0,
 348       .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
 349     /* MMU Domain access control / MPU write buffer control */
 350     { .name = "DACR", .cp = 15,
 351       .crn = 3, .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
 352       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c3),
 353       .resetvalue = 0, .writefn = dacr_write, .raw_writefn = raw_write, },
 354     { .name = "FCSEIDR", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 0,
 355       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c13_fcse),
 356       .resetvalue = 0, .writefn = fcse_write, .raw_writefn = raw_write, },
 357     { .name = "CONTEXTIDR", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 1,
 358       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c13_fcse),
 359       .resetvalue = 0, .writefn = contextidr_write, .raw_writefn = raw_write, },
 360     /* ??? This covers not just the impdef TLB lockdown registers but also
 361      * some v7VMSA registers relating to TEX remap, so it is overly broad.
 362      */
 363     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = CP_ANY,
 364       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 365     /* MMU TLB control. Note that the wildcarding means we cover not just
 366      * the unified TLB ops but also the dside/iside/inner-shareable variants.
 367      */
 368     { .name = "TLBIALL", .cp = 15, .crn = 8, .crm = CP_ANY,
 369       .opc1 = CP_ANY, .opc2 = 0, .access = PL1_W, .writefn = tlbiall_write,
 370       .type = ARM_CP_NO_MIGRATE },
 371     { .name = "TLBIMVA", .cp = 15, .crn = 8, .crm = CP_ANY,
 372       .opc1 = CP_ANY, .opc2 = 1, .access = PL1_W, .writefn = tlbimva_write,
 373       .type = ARM_CP_NO_MIGRATE },
 374     { .name = "TLBIASID", .cp = 15, .crn = 8, .crm = CP_ANY,
 375       .opc1 = CP_ANY, .opc2 = 2, .access = PL1_W, .writefn = tlbiasid_write,
 376       .type = ARM_CP_NO_MIGRATE },
 377     { .name = "TLBIMVAA", .cp = 15, .crn = 8, .crm = CP_ANY,
 378       .opc1 = CP_ANY, .opc2 = 3, .access = PL1_W, .writefn = tlbimvaa_write,
 379       .type = ARM_CP_NO_MIGRATE },
 380     /* Cache maintenance ops; some of this space may be overridden later. */
 381     { .name = "CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
 382       .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
 383       .type = ARM_CP_NOP | ARM_CP_OVERRIDE },
 384     REGINFO_SENTINEL
 385 };
 386
 387 static const ARMCPRegInfo not_v6_cp_reginfo[] = {
 388     /* Not all pre-v6 cores implemented this WFI, so this is slightly
 389      * over-broad.
 390      */
 391     { .name = "WFI_v5", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = 2,
 392       .access = PL1_W, .type = ARM_CP_WFI },
 393     REGINFO_SENTINEL
 394 };
 395
 396 static const ARMCPRegInfo not_v7_cp_reginfo[] = {
 397     /* Standard v6 WFI (also used in some pre-v6 cores); not in v7 (which
 398      * is UNPREDICTABLE; we choose to NOP as most implementations do).
 399      */
 400     { .name = "WFI_v6", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
 401       .access = PL1_W, .type = ARM_CP_WFI },
 402     /* L1 cache lockdown. Not architectural in v6 and earlier but in practice
 403      * implemented in 926, 946, 1026, 1136, 1176 and 11MPCore. StrongARM and
 404      * OMAPCP will override this space.
 405      */
 406     { .name = "DLOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 0,
 407       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_data),
 408       .resetvalue = 0 },
 409     { .name = "ILOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 1,
 410       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_insn),
 411       .resetvalue = 0 },
 412     /* v6 doesn't have the cache ID registers but Linux reads them anyway */
 413     { .name = "DUMMY", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = CP_ANY,
 414       .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
 415       .resetvalue = 0 },
 416     REGINFO_SENTINEL
 417 };
 418
 419 static int cpacr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 420 {
 421     if (env->cp15.c1_coproc != value) {
 422         env->cp15.c1_coproc = value;
 423         /* ??? Is this safe when called from within a TB?  */
 424         tb_flush(env);
 425     }
 426     return 0;
 427 }
 428
 429 static const ARMCPRegInfo v6_cp_reginfo[] = {
 430     /* prefetch by MVA in v6, NOP in v7 */
 431     { .name = "MVA_prefetch",
 432       .cp = 15, .crn = 7, .crm = 13, .opc1 = 0, .opc2 = 1,
 433       .access = PL1_W, .type = ARM_CP_NOP },
 434     { .name = "ISB", .cp = 15, .crn = 7, .crm = 5, .opc1 = 0, .opc2 = 4,
 435       .access = PL0_W, .type = ARM_CP_NOP },
 436     { .name = "DSB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 4,
 437       .access = PL0_W, .type = ARM_CP_NOP },
 438     { .name = "DMB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 5,
 439       .access = PL0_W, .type = ARM_CP_NOP },
 440     { .name = "IFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 2,
 441       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c6_insn),
 442       .resetvalue = 0, },
 443     /* Watchpoint Fault Address Register : should actually only be present
 444      * for 1136, 1176, 11MPCore.
 445      */
 446     { .name = "WFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 1,
 447       .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0, },
 448     { .name = "CPACR", .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 2,
 449       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c1_coproc),
 450       .resetvalue = 0, .writefn = cpacr_write },
 451     REGINFO_SENTINEL
 452 };
 453
 454
 455 static int pmreg_read(CPUARMState *env, const ARMCPRegInfo *ri,
 456                       uint64_t *value)
 457 {
 458     /* Generic performance monitor register read function for where
 459      * user access may be allowed by PMUSERENR.
 460      */
 461     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 462         return EXCP_UDEF;
 463     }
 464     *value = CPREG_FIELD32(env, ri);
 465     return 0;
 466 }
 467
 468 static int pmcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 469                       uint64_t value)
 470 {
 471     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 472         return EXCP_UDEF;
 473     }
 474     /* only the DP, X, D and E bits are writable */
 475     env->cp15.c9_pmcr &= ~0x39;
 476     env->cp15.c9_pmcr |= (value & 0x39);
 477     return 0;
 478 }
 479
 480 static int pmcntenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
 481                             uint64_t value)
 482 {
 483     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 484         return EXCP_UDEF;
 485     }
 486     value &= (1 << 31);
 487     env->cp15.c9_pmcnten |= value;
 488     return 0;
 489 }
 490
 491 static int pmcntenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 492                             uint64_t value)
 493 {
 494     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 495         return EXCP_UDEF;
 496     }
 497     value &= (1 << 31);
 498     env->cp15.c9_pmcnten &= ~value;
 499     return 0;
 500 }
 501
 502 static int pmovsr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 503                         uint64_t value)
 504 {
 505     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 506         return EXCP_UDEF;
 507     }
 508     env->cp15.c9_pmovsr &= ~value;
 509     return 0;
 510 }
 511
 512 static int pmxevtyper_write(CPUARMState *env, const ARMCPRegInfo *ri,
 513                             uint64_t value)
 514 {
 515     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 516         return EXCP_UDEF;
 517     }
 518     env->cp15.c9_pmxevtyper = value & 0xff;
 519     return 0;
 520 }
 521
 522 static int pmuserenr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 523                             uint64_t value)
 524 {
 525     env->cp15.c9_pmuserenr = value & 1;
 526     return 0;
 527 }
 528
 529 static int pmintenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
 530                             uint64_t value)
 531 {
 532     /* We have no event counters so only the C bit can be changed */
 533     value &= (1 << 31);
 534     env->cp15.c9_pminten |= value;
 535     return 0;
 536 }
 537
 538 static int pmintenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 539                             uint64_t value)
 540 {
 541     value &= (1 << 31);
 542     env->cp15.c9_pminten &= ~value;
 543     return 0;
 544 }
 545
 546 static int vbar_write(CPUARMState *env, const ARMCPRegInfo *ri,
 547                       uint64_t value)
 548 {
 549     env->cp15.c12_vbar = value & ~0x1Ful;
 550     return 0;
 551 }
 552
 553 static int ccsidr_read(CPUARMState *env, const ARMCPRegInfo *ri,
 554                        uint64_t *value)
 555 {
 556     ARMCPU *cpu = arm_env_get_cpu(env);
 557     *value = cpu->ccsidr[env->cp15.c0_cssel];
 558     return 0;
 559 }
 560
 561 static int csselr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 562                         uint64_t value)
 563 {
 564     env->cp15.c0_cssel = value & 0xf;
 565     return 0;
 566 }
 567
 568 static const ARMCPRegInfo v7_cp_reginfo[] = {
 569     /* DBGDRAR, DBGDSAR: always RAZ since we don't implement memory mapped
 570      * debug components
 571      */
 572     { .name = "DBGDRAR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 0,
 573       .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
 574     { .name = "DBGDSAR", .cp = 14, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
 575       .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
 576     /* the old v6 WFI, UNPREDICTABLE in v7 but we choose to NOP */
 577     { .name = "NOP", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
 578       .access = PL1_W, .type = ARM_CP_NOP },
 579     /* Performance monitors are implementation defined in v7,
 580      * but with an ARM recommended set of registers, which we
 581      * follow (although we don't actually implement any counters)
 582      *
 583      * Performance registers fall into three categories:
 584      *  (a) always UNDEF in PL0, RW in PL1 (PMINTENSET, PMINTENCLR)
 585      *  (b) RO in PL0 (ie UNDEF on write), RW in PL1 (PMUSERENR)
 586      *  (c) UNDEF in PL0 if PMUSERENR.EN==0, otherwise accessible (all others)
 587      * For the cases controlled by PMUSERENR we must set .access to PL0_RW
 588      * or PL0_RO as appropriate and then check PMUSERENR in the helper fn.
 589      */
 590     { .name = "PMCNTENSET", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 1,
 591       .access = PL0_RW, .resetvalue = 0,
 592       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten),
 593       .readfn = pmreg_read, .writefn = pmcntenset_write,
 594       .raw_readfn = raw_read, .raw_writefn = raw_write },
 595     { .name = "PMCNTENCLR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 2,
 596       .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten),
 597       .readfn = pmreg_read, .writefn = pmcntenclr_write,
 598       .type = ARM_CP_NO_MIGRATE },
 599     { .name = "PMOVSR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 3,
 600       .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_pmovsr),
 601       .readfn = pmreg_read, .writefn = pmovsr_write,
 602       .raw_readfn = raw_read, .raw_writefn = raw_write },
 603     /* Unimplemented so WI. Strictly speaking write accesses in PL0 should
 604      * respect PMUSERENR.
 605      */
 606     { .name = "PMSWINC", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 4,
 607       .access = PL0_W, .type = ARM_CP_NOP },
 608     /* Since we don't implement any events, writing to PMSELR is UNPREDICTABLE.
 609      * We choose to RAZ/WI. XXX should respect PMUSERENR.
 610      */
 611     { .name = "PMSELR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 5,
 612       .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 613     /* Unimplemented, RAZ/WI. XXX PMUSERENR */
 614     { .name = "PMCCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 0,
 615       .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 616     { .name = "PMXEVTYPER", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 1,
 617       .access = PL0_RW,
 618       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmxevtyper),
 619       .readfn = pmreg_read, .writefn = pmxevtyper_write,
 620       .raw_readfn = raw_read, .raw_writefn = raw_write },
 621     /* Unimplemented, RAZ/WI. XXX PMUSERENR */
 622     { .name = "PMXEVCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 2,
 623       .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 624     { .name = "PMUSERENR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 0,
 625       .access = PL0_R | PL1_RW,
 626       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmuserenr),
 627       .resetvalue = 0,
 628       .writefn = pmuserenr_write, .raw_writefn = raw_write },
 629     { .name = "PMINTENSET", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 1,
 630       .access = PL1_RW,
 631       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
 632       .resetvalue = 0,
 633       .writefn = pmintenset_write, .raw_writefn = raw_write },
 634     { .name = "PMINTENCLR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 2,
 635       .access = PL1_RW, .type = ARM_CP_NO_MIGRATE,
 636       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
 637       .resetvalue = 0, .writefn = pmintenclr_write, },
 638     { .name = "VBAR", .cp = 15, .crn = 12, .crm = 0, .opc1 = 0, .opc2 = 0,
 639       .access = PL1_RW, .writefn = vbar_write,
 640       .fieldoffset = offsetof(CPUARMState, cp15.c12_vbar),
 641       .resetvalue = 0 },
 642     { .name = "SCR", .cp = 15, .crn = 1, .crm = 1, .opc1 = 0, .opc2 = 0,
 643       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c1_scr),
 644       .resetvalue = 0, },
 645     { .name = "CCSIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 0,
 646       .access = PL1_R, .readfn = ccsidr_read, .type = ARM_CP_NO_MIGRATE },
 647     { .name = "CSSELR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 2, .opc2 = 0,
 648       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c0_cssel),
 649       .writefn = csselr_write, .resetvalue = 0 },
 650     /* Auxiliary ID register: this actually has an IMPDEF value but for now
 651      * just RAZ for all cores:
 652      */
 653     { .name = "AIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 7,
 654       .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
 655     REGINFO_SENTINEL
 656 };
 657
 658 static int teecr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 659 {
 660     value &= 1;
 661     env->teecr = value;
 662     return 0;
 663 }
 664
 665 static int teehbr_read(CPUARMState *env, const ARMCPRegInfo *ri,
 666                        uint64_t *value)
 667 {
 668     /* This is a helper function because the user access rights
 669      * depend on the value of the TEECR.
 670      */
 671     if (arm_current_pl(env) == 0 && (env->teecr & 1)) {
 672         return EXCP_UDEF;
 673     }
 674     *value = env->teehbr;
 675     return 0;
 676 }
 677
 678 static int teehbr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 679                         uint64_t value)
 680 {
 681     if (arm_current_pl(env) == 0 && (env->teecr & 1)) {
 682         return EXCP_UDEF;
 683     }
 684     env->teehbr = value;
 685     return 0;
 686 }
 687
 688 static const ARMCPRegInfo t2ee_cp_reginfo[] = {
 689     { .name = "TEECR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 6, .opc2 = 0,
 690       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, teecr),
 691       .resetvalue = 0,
 692       .writefn = teecr_write },
 693     { .name = "TEEHBR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 6, .opc2 = 0,
 694       .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, teehbr),
 695       .resetvalue = 0, .raw_readfn = raw_read, .raw_writefn = raw_write,
 696       .readfn = teehbr_read, .writefn = teehbr_write },
 697     REGINFO_SENTINEL
 698 };
 699
 700 static const ARMCPRegInfo v6k_cp_reginfo[] = {
 701     { .name = "TPIDRURW", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 2,
 702       .access = PL0_RW,
 703       .fieldoffset = offsetof(CPUARMState, cp15.c13_tls1),
 704       .resetvalue = 0 },
 705     { .name = "TPIDRURO", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 3,
 706       .access = PL0_R|PL1_W,
 707       .fieldoffset = offsetof(CPUARMState, cp15.c13_tls2),
 708       .resetvalue = 0 },
 709     { .name = "TPIDRPRW", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 4,
 710       .access = PL1_RW,
 711       .fieldoffset = offsetof(CPUARMState, cp15.c13_tls3),
 712       .resetvalue = 0 },
 713     REGINFO_SENTINEL
 714 };
 715
 716 #ifndef CONFIG_USER_ONLY
 717
 718 static uint64_t gt_get_countervalue(CPUARMState *env)
 719 {
 720     return qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL) / GTIMER_SCALE;
 721 }
 722
 723 static void gt_recalc_timer(ARMCPU *cpu, int timeridx)
 724 {
 725     ARMGenericTimer *gt = &cpu->env.cp15.c14_timer[timeridx];
 726
 727     if (gt->ctl & 1) {
 728         /* Timer enabled: calculate and set current ISTATUS, irq, and
 729          * reset timer to when ISTATUS next has to change
 730          */
 731         uint64_t count = gt_get_countervalue(&cpu->env);
 732         /* Note that this must be unsigned 64 bit arithmetic: */
 733         int istatus = count >= gt->cval;
 734         uint64_t nexttick;
 735
 736         gt->ctl = deposit32(gt->ctl, 2, 1, istatus);
 737         qemu_set_irq(cpu->gt_timer_outputs[timeridx],
 738                      (istatus && !(gt->ctl & 2)));
 739         if (istatus) {
 740             /* Next transition is when count rolls back over to zero */
 741             nexttick = UINT64_MAX;
 742         } else {
 743             /* Next transition is when we hit cval */
 744             nexttick = gt->cval;
 745         }
 746         /* Note that the desired next expiry time might be beyond the
 747          * signed-64-bit range of a QEMUTimer -- in this case we just
 748          * set the timer for as far in the future as possible. When the
 749          * timer expires we will reset the timer for any remaining period.
 750          */
 751         if (nexttick > INT64_MAX / GTIMER_SCALE) {
 752             nexttick = INT64_MAX / GTIMER_SCALE;
 753         }
 754         timer_mod(cpu->gt_timer[timeridx], nexttick);
 755     } else {
 756         /* Timer disabled: ISTATUS and timer output always clear */
 757         gt->ctl &= ~4;
 758         qemu_set_irq(cpu->gt_timer_outputs[timeridx], 0);
 759         timer_del(cpu->gt_timer[timeridx]);
 760     }
 761 }
 762
 763 static int gt_cntfrq_read(CPUARMState *env, const ARMCPRegInfo *ri,
 764                           uint64_t *value)
 765 {
 766     /* Not visible from PL0 if both PL0PCTEN and PL0VCTEN are zero */
 767     if (arm_current_pl(env) == 0 && !extract32(env->cp15.c14_cntkctl, 0, 2)) {
 768         return EXCP_UDEF;
 769     }
 770     *value = env->cp15.c14_cntfrq;
 771     return 0;
 772 }
 773
 774 static void gt_cnt_reset(CPUARMState *env, const ARMCPRegInfo *ri)
 775 {
 776     ARMCPU *cpu = arm_env_get_cpu(env);
 777     int timeridx = ri->opc1 & 1;
 778
 779     timer_del(cpu->gt_timer[timeridx]);
 780 }
 781
 782 static int gt_cnt_read(CPUARMState *env, const ARMCPRegInfo *ri,
 783                        uint64_t *value)
 784 {
 785     int timeridx = ri->opc1 & 1;
 786
 787     if (arm_current_pl(env) == 0 &&
 788         !extract32(env->cp15.c14_cntkctl, timeridx, 1)) {
 789         return EXCP_UDEF;
 790     }
 791     *value = gt_get_countervalue(env);
 792     return 0;
 793 }
 794
 795 static int gt_cval_read(CPUARMState *env, const ARMCPRegInfo *ri,
 796                         uint64_t *value)
 797 {
 798     int timeridx = ri->opc1 & 1;
 799
 800     if (arm_current_pl(env) == 0 &&
 801         !extract32(env->cp15.c14_cntkctl, 9 - timeridx, 1)) {
 802         return EXCP_UDEF;
 803     }
 804     *value = env->cp15.c14_timer[timeridx].cval;
 805     return 0;
 806 }
 807
 808 static int gt_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
 809                          uint64_t value)
 810 {
 811     int timeridx = ri->opc1 & 1;
 812
 813     env->cp15.c14_timer[timeridx].cval = value;
 814     gt_recalc_timer(arm_env_get_cpu(env), timeridx);
 815     return 0;
 816 }
 817 static int gt_tval_read(CPUARMState *env, const ARMCPRegInfo *ri,
 818                         uint64_t *value)
 819 {
 820     int timeridx = ri->crm & 1;
 821
 822     if (arm_current_pl(env) == 0 &&
 823         !extract32(env->cp15.c14_cntkctl, 9 - timeridx, 1)) {
 824         return EXCP_UDEF;
 825     }
 826     *value = (uint32_t)(env->cp15.c14_timer[timeridx].cval -
 827                         gt_get_countervalue(env));
 828     return 0;
 829 }
 830
 831 static int gt_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
 832                          uint64_t value)
 833 {
 834     int timeridx = ri->crm & 1;
 835
 836     env->cp15.c14_timer[timeridx].cval = gt_get_countervalue(env) +
 837         + sextract64(value, 0, 32);
 838     gt_recalc_timer(arm_env_get_cpu(env), timeridx);
 839     return 0;
 840 }
 841
 842 static int gt_ctl_read(CPUARMState *env, const ARMCPRegInfo *ri,
 843                        uint64_t *value)
 844 {
 845     int timeridx = ri->crm & 1;
 846
 847     if (arm_current_pl(env) == 0 &&
 848         !extract32(env->cp15.c14_cntkctl, 9 - timeridx, 1)) {
 849         return EXCP_UDEF;
 850     }
 851     *value = env->cp15.c14_timer[timeridx].ctl;
 852     return 0;
 853 }
 854
 855 static int gt_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
 856                         uint64_t value)
 857 {
 858     ARMCPU *cpu = arm_env_get_cpu(env);
 859     int timeridx = ri->crm & 1;
 860     uint32_t oldval = env->cp15.c14_timer[timeridx].ctl;
 861
 862     env->cp15.c14_timer[timeridx].ctl = value & 3;
 863     if ((oldval ^ value) & 1) {
 864         /* Enable toggled */
 865         gt_recalc_timer(cpu, timeridx);
 866     } else if ((oldval & value) & 2) {
 867         /* IMASK toggled: don't need to recalculate,
 868          * just set the interrupt line based on ISTATUS
 869          */
 870         qemu_set_irq(cpu->gt_timer_outputs[timeridx],
 871                      (oldval & 4) && (value & 2));
 872     }
 873     return 0;
 874 }
 875
 876 void arm_gt_ptimer_cb(void *opaque)
 877 {
 878     ARMCPU *cpu = opaque;
 879
 880     gt_recalc_timer(cpu, GTIMER_PHYS);
 881 }
 882
 883 void arm_gt_vtimer_cb(void *opaque)
 884 {
 885     ARMCPU *cpu = opaque;
 886
 887     gt_recalc_timer(cpu, GTIMER_VIRT);
 888 }
 889
 890 static const ARMCPRegInfo generic_timer_cp_reginfo[] = {
 891     /* Note that CNTFRQ is purely reads-as-written for the benefit
 892      * of software; writing it doesn't actually change the timer frequency.
 893      * Our reset value matches the fixed frequency we implement the timer at.
 894      */
 895     { .name = "CNTFRQ", .cp = 15, .crn = 14, .crm = 0, .opc1 = 0, .opc2 = 0,
 896       .access = PL1_RW | PL0_R,
 897       .fieldoffset = offsetof(CPUARMState, cp15.c14_cntfrq),
 898       .resetvalue = (1000 * 1000 * 1000) / GTIMER_SCALE,
 899       .readfn = gt_cntfrq_read, .raw_readfn = raw_read,
 900     },
 901     /* overall control: mostly access permissions */
 902     { .name = "CNTKCTL", .cp = 15, .crn = 14, .crm = 1, .opc1 = 0, .opc2 = 0,
 903       .access = PL1_RW,
 904       .fieldoffset = offsetof(CPUARMState, cp15.c14_cntkctl),
 905       .resetvalue = 0,
 906     },
 907     /* per-timer control */
 908     { .name = "CNTP_CTL", .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 1,
 909       .type = ARM_CP_IO, .access = PL1_RW | PL0_R,
 910       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].ctl),
 911       .resetvalue = 0,
 912       .readfn = gt_ctl_read, .writefn = gt_ctl_write,
 913       .raw_readfn = raw_read, .raw_writefn = raw_write,
 914     },
 915     { .name = "CNTV_CTL", .cp = 15, .crn = 14, .crm = 3, .opc1 = 0, .opc2 = 1,
 916       .type = ARM_CP_IO, .access = PL1_RW | PL0_R,
 917       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].ctl),
 918       .resetvalue = 0,
 919       .readfn = gt_ctl_read, .writefn = gt_ctl_write,
 920       .raw_readfn = raw_read, .raw_writefn = raw_write,
 921     },
 922     /* TimerValue views: a 32 bit downcounting view of the underlying state */
 923     { .name = "CNTP_TVAL", .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 0,
 924       .type = ARM_CP_NO_MIGRATE | ARM_CP_IO, .access = PL1_RW | PL0_R,
 925       .readfn = gt_tval_read, .writefn = gt_tval_write,
 926     },
 927     { .name = "CNTV_TVAL", .cp = 15, .crn = 14, .crm = 3, .opc1 = 0, .opc2 = 0,
 928       .type = ARM_CP_NO_MIGRATE | ARM_CP_IO, .access = PL1_RW | PL0_R,
 929       .readfn = gt_tval_read, .writefn = gt_tval_write,
 930     },
 931     /* The counter itself */
 932     { .name = "CNTPCT", .cp = 15, .crm = 14, .opc1 = 0,
 933       .access = PL0_R, .type = ARM_CP_64BIT | ARM_CP_NO_MIGRATE | ARM_CP_IO,
 934       .readfn = gt_cnt_read, .resetfn = gt_cnt_reset,
 935     },
 936     { .name = "CNTVCT", .cp = 15, .crm = 14, .opc1 = 1,
 937       .access = PL0_R, .type = ARM_CP_64BIT | ARM_CP_NO_MIGRATE | ARM_CP_IO,
 938       .readfn = gt_cnt_read, .resetfn = gt_cnt_reset,
 939     },
 940     /* Comparison value, indicating when the timer goes off */
 941     { .name = "CNTP_CVAL", .cp = 15, .crm = 14, .opc1 = 2,
 942       .access = PL1_RW | PL0_R,
 943       .type = ARM_CP_64BIT | ARM_CP_IO,
 944       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].cval),
 945       .resetvalue = 0,
 946       .readfn = gt_cval_read, .writefn = gt_cval_write,
 947       .raw_readfn = raw_read, .raw_writefn = raw_write,
 948     },
 949     { .name = "CNTV_CVAL", .cp = 15, .crm = 14, .opc1 = 3,
 950       .access = PL1_RW | PL0_R,
 951       .type = ARM_CP_64BIT | ARM_CP_IO,
 952       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].cval),
 953       .resetvalue = 0,
 954       .readfn = gt_cval_read, .writefn = gt_cval_write,
 955       .raw_readfn = raw_read, .raw_writefn = raw_write,
 956     },
 957     REGINFO_SENTINEL
 958 };
 959
 960 #else
 961 /* In user-mode none of the generic timer registers are accessible,
 962  * and their implementation depends on QEMU_CLOCK_VIRTUAL and qdev gpio outputs,
 963  * so instead just don't register any of them.
 964  */
 965 static const ARMCPRegInfo generic_timer_cp_reginfo[] = {
 966     REGINFO_SENTINEL
 967 };
 968
 969 #endif
 970
 971 static int par_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 972 {
 973     if (arm_feature(env, ARM_FEATURE_LPAE)) {
 974         env->cp15.c7_par = value;
 975     } else if (arm_feature(env, ARM_FEATURE_V7)) {
 976         env->cp15.c7_par = value & 0xfffff6ff;
 977     } else {
 978         env->cp15.c7_par = value & 0xfffff1ff;
 979     }
 980     return 0;
 981 }
 982
 983 #ifndef CONFIG_USER_ONLY
 984 /* get_phys_addr() isn't present for user-mode-only targets */
 985
 986 /* Return true if extended addresses are enabled, ie this is an
 987  * LPAE implementation and we are using the long-descriptor translation
 988  * table format because the TTBCR EAE bit is set.
 989  */
 990 static inline bool extended_addresses_enabled(CPUARMState *env)
 991 {
 992     return arm_feature(env, ARM_FEATURE_LPAE)
 993         && (env->cp15.c2_control & (1U << 31));
 994 }
 995
 996 static int ats_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 997 {
 998     hwaddr phys_addr;
 999     target_ulong page_size;
1000     int prot;
1001     int ret, is_user = ri->opc2 & 2;
1002     int access_type = ri->opc2 & 1;
1003
1004     if (ri->opc2 & 4) {
1005         /* Other states are only available with TrustZone */
1006         return EXCP_UDEF;
1007     }
1008     ret = get_phys_addr(env, value, access_type, is_user,
1009                         &phys_addr, &prot, &page_size);
1010     if (extended_addresses_enabled(env)) {
1011         /* ret is a DFSR/IFSR value for the long descriptor
1012          * translation table format, but with WnR always clear.
1013          * Convert it to a 64-bit PAR.
1014          */
1015         uint64_t par64 = (1 << 11); /* LPAE bit always set */
1016         if (ret == 0) {
1017             par64 |= phys_addr & ~0xfffULL;
1018             /* We don't set the ATTR or SH fields in the PAR. */
1019         } else {
1020             par64 |= 1; /* F */
1021             par64 |= (ret & 0x3f) << 1; /* FS */
1022             /* Note that S2WLK and FSTAGE are always zero, because we don't
1023              * implement virtualization and therefore there can't be a stage 2
1024              * fault.
1025              */
1026         }
1027         env->cp15.c7_par = par64;
1028         env->cp15.c7_par_hi = par64 >> 32;
1029     } else {
1030         /* ret is a DFSR/IFSR value for the short descriptor
1031          * translation table format (with WnR always clear).
1032          * Convert it to a 32-bit PAR.
1033          */
1034         if (ret == 0) {
1035             /* We do not set any attribute bits in the PAR */
1036             if (page_size == (1 << 24)
1037                 && arm_feature(env, ARM_FEATURE_V7)) {
1038                 env->cp15.c7_par = (phys_addr & 0xff000000) | 1 << 1;
1039             } else {
1040                 env->cp15.c7_par = phys_addr & 0xfffff000;
1041             }
1042         } else {
1043             env->cp15.c7_par = ((ret & (10 << 1)) >> 5) |
1044                 ((ret & (12 << 1)) >> 6) |
1045                 ((ret & 0xf) << 1) | 1;
1046         }
1047         env->cp15.c7_par_hi = 0;
1048     }
1049     return 0;
1050 }
1051 #endif
1052
1053 static const ARMCPRegInfo vapa_cp_reginfo[] = {
1054     { .name = "PAR", .cp = 15, .crn = 7, .crm = 4, .opc1 = 0, .opc2 = 0,
1055       .access = PL1_RW, .resetvalue = 0,
1056       .fieldoffset = offsetof(CPUARMState, cp15.c7_par),
1057       .writefn = par_write },
1058 #ifndef CONFIG_USER_ONLY
1059     { .name = "ATS", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = CP_ANY,
1060       .access = PL1_W, .writefn = ats_write, .type = ARM_CP_NO_MIGRATE },
1061 #endif
1062     REGINFO_SENTINEL
1063 };
1064
1065 /* Return basic MPU access permission bits.  */
1066 static uint32_t simple_mpu_ap_bits(uint32_t val)
1067 {
1068     uint32_t ret;
1069     uint32_t mask;
1070     int i;
1071     ret = 0;
1072     mask = 3;
1073     for (i = 0; i < 16; i += 2) {
1074         ret |= (val >> i) & mask;
1075         mask <<= 2;
1076     }
1077     return ret;
1078 }
1079
1080 /* Pad basic MPU access permission bits to extended format.  */
1081 static uint32_t extended_mpu_ap_bits(uint32_t val)
1082 {
1083     uint32_t ret;
1084     uint32_t mask;
1085     int i;
1086     ret = 0;
1087     mask = 3;
1088     for (i = 0; i < 16; i += 2) {
1089         ret |= (val & mask) << i;
1090         mask <<= 2;
1091     }
1092     return ret;
1093 }
1094
1095 static int pmsav5_data_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
1096                                 uint64_t value)
1097 {
1098     env->cp15.c5_data = extended_mpu_ap_bits(value);
1099     return 0;
1100 }
1101
1102 static int pmsav5_data_ap_read(CPUARMState *env, const ARMCPRegInfo *ri,
1103                                uint64_t *value)
1104 {
1105     *value = simple_mpu_ap_bits(env->cp15.c5_data);
1106     return 0;
1107 }
1108
1109 static int pmsav5_insn_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
1110                                 uint64_t value)
1111 {
1112     env->cp15.c5_insn = extended_mpu_ap_bits(value);
1113     return 0;
1114 }
1115
1116 static int pmsav5_insn_ap_read(CPUARMState *env, const ARMCPRegInfo *ri,
1117                                uint64_t *value)
1118 {
1119     *value = simple_mpu_ap_bits(env->cp15.c5_insn);
1120     return 0;
1121 }
1122
1123 static int arm946_prbs_read(CPUARMState *env, const ARMCPRegInfo *ri,
1124                             uint64_t *value)
1125 {
1126     if (ri->crm >= 8) {
1127         return EXCP_UDEF;
1128     }
1129     *value = env->cp15.c6_region[ri->crm];
1130     return 0;
1131 }
1132
1133 static int arm946_prbs_write(CPUARMState *env, const ARMCPRegInfo *ri,
1134                              uint64_t value)
1135 {
1136     if (ri->crm >= 8) {
1137         return EXCP_UDEF;
1138     }
1139     env->cp15.c6_region[ri->crm] = value;
1140     return 0;
1141 }
1142
1143 static const ARMCPRegInfo pmsav5_cp_reginfo[] = {
1144     { .name = "DATA_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
1145       .access = PL1_RW, .type = ARM_CP_NO_MIGRATE,
1146       .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0,
1147       .readfn = pmsav5_data_ap_read, .writefn = pmsav5_data_ap_write, },
1148     { .name = "INSN_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
1149       .access = PL1_RW, .type = ARM_CP_NO_MIGRATE,
1150       .fieldoffset = offsetof(CPUARMState, cp15.c5_insn), .resetvalue = 0,
1151       .readfn = pmsav5_insn_ap_read, .writefn = pmsav5_insn_ap_write, },
1152     { .name = "DATA_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 2,
1153       .access = PL1_RW,
1154       .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0, },
1155     { .name = "INSN_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 3,
1156       .access = PL1_RW,
1157       .fieldoffset = offsetof(CPUARMState, cp15.c5_insn), .resetvalue = 0, },
1158     { .name = "DCACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
1159       .access = PL1_RW,
1160       .fieldoffset = offsetof(CPUARMState, cp15.c2_data), .resetvalue = 0, },
1161     { .name = "ICACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 1,
1162       .access = PL1_RW,
1163       .fieldoffset = offsetof(CPUARMState, cp15.c2_insn), .resetvalue = 0, },
1164     /* Protection region base and size registers */
1165     { .name = "946_PRBS", .cp = 15, .crn = 6, .crm = CP_ANY, .opc1 = 0,
1166       .opc2 = CP_ANY, .access = PL1_RW,
1167       .readfn = arm946_prbs_read, .writefn = arm946_prbs_write, },
1168     REGINFO_SENTINEL
1169 };
1170
1171 static int vmsa_ttbcr_raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
1172                                 uint64_t value)
1173 {
1174     int maskshift = extract32(value, 0, 3);
1175
1176     if (arm_feature(env, ARM_FEATURE_LPAE)) {
1177         value &= ~((7 << 19) | (3 << 14) | (0xf << 3));
1178     } else {
1179         value &= 7;
1180     }
1181     /* Note that we always calculate c2_mask and c2_base_mask, but
1182      * they are only used for short-descriptor tables (ie if EAE is 0);
1183      * for long-descriptor tables the TTBCR fields are used differently
1184      * and the c2_mask and c2_base_mask values are meaningless.
1185      */
1186     env->cp15.c2_control = value;
1187     env->cp15.c2_mask = ~(((uint32_t)0xffffffffu) >> maskshift);
1188     env->cp15.c2_base_mask = ~((uint32_t)0x3fffu >> maskshift);
1189     return 0;
1190 }
1191
1192 static int vmsa_ttbcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1193                             uint64_t value)
1194 {
1195     if (arm_feature(env, ARM_FEATURE_LPAE)) {
1196         /* With LPAE the TTBCR could result in a change of ASID
1197          * via the TTBCR.A1 bit, so do a TLB flush.
1198          */
1199         tlb_flush(env, 1);
1200     }
1201     return vmsa_ttbcr_raw_write(env, ri, value);
1202 }
1203
1204 static void vmsa_ttbcr_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1205 {
1206     env->cp15.c2_base_mask = 0xffffc000u;
1207     env->cp15.c2_control = 0;
1208     env->cp15.c2_mask = 0;
1209 }
1210
1211 static const ARMCPRegInfo vmsa_cp_reginfo[] = {
1212     { .name = "DFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
1213       .access = PL1_RW,
1214       .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0, },
1215     { .name = "IFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
1216       .access = PL1_RW,
1217       .fieldoffset = offsetof(CPUARMState, cp15.c5_insn), .resetvalue = 0, },
1218     { .name = "TTBR0", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
1219       .access = PL1_RW,
1220       .fieldoffset = offsetof(CPUARMState, cp15.c2_base0), .resetvalue = 0, },
1221     { .name = "TTBR1", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 1,
1222       .access = PL1_RW,
1223       .fieldoffset = offsetof(CPUARMState, cp15.c2_base1), .resetvalue = 0, },
1224     { .name = "TTBCR", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 2,
1225       .access = PL1_RW, .writefn = vmsa_ttbcr_write,
1226       .resetfn = vmsa_ttbcr_reset, .raw_writefn = vmsa_ttbcr_raw_write,
1227       .fieldoffset = offsetof(CPUARMState, cp15.c2_control) },
1228     { .name = "DFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 0,
1229       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c6_data),
1230       .resetvalue = 0, },
1231     REGINFO_SENTINEL
1232 };
1233
1234 static int omap_ticonfig_write(CPUARMState *env, const ARMCPRegInfo *ri,
1235                                uint64_t value)
1236 {
1237     env->cp15.c15_ticonfig = value & 0xe7;
1238     /* The OS_TYPE bit in this register changes the reported CPUID! */
1239     env->cp15.c0_cpuid = (value & (1 << 5)) ?
1240         ARM_CPUID_TI915T : ARM_CPUID_TI925T;
1241     return 0;
1242 }
1243
1244 static int omap_threadid_write(CPUARMState *env, const ARMCPRegInfo *ri,
1245                                uint64_t value)
1246 {
1247     env->cp15.c15_threadid = value & 0xffff;
1248     return 0;
1249 }
1250
1251 static int omap_wfi_write(CPUARMState *env, const ARMCPRegInfo *ri,
1252                           uint64_t value)
1253 {
1254     /* Wait-for-interrupt (deprecated) */
1255     cpu_interrupt(CPU(arm_env_get_cpu(env)), CPU_INTERRUPT_HALT);
1256     return 0;
1257 }
1258
1259 static int omap_cachemaint_write(CPUARMState *env, const ARMCPRegInfo *ri,
1260                                  uint64_t value)
1261 {
1262     /* On OMAP there are registers indicating the max/min index of dcache lines
1263      * containing a dirty line; cache flush operations have to reset these.
1264      */
1265     env->cp15.c15_i_max = 0x000;
1266     env->cp15.c15_i_min = 0xff0;
1267     return 0;
1268 }
1269
1270 static const ARMCPRegInfo omap_cp_reginfo[] = {
1271     { .name = "DFSR", .cp = 15, .crn = 5, .crm = CP_ANY,
1272       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_OVERRIDE,
1273       .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0, },
1274     { .name = "", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 0,
1275       .access = PL1_RW, .type = ARM_CP_NOP },
1276     { .name = "TICONFIG", .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0,
1277       .access = PL1_RW,
1278       .fieldoffset = offsetof(CPUARMState, cp15.c15_ticonfig), .resetvalue = 0,
1279       .writefn = omap_ticonfig_write },
1280     { .name = "IMAX", .cp = 15, .crn = 15, .crm = 2, .opc1 = 0, .opc2 = 0,
1281       .access = PL1_RW,
1282       .fieldoffset = offsetof(CPUARMState, cp15.c15_i_max), .resetvalue = 0, },
1283     { .name = "IMIN", .cp = 15, .crn = 15, .crm = 3, .opc1 = 0, .opc2 = 0,
1284       .access = PL1_RW, .resetvalue = 0xff0,
1285       .fieldoffset = offsetof(CPUARMState, cp15.c15_i_min) },
1286     { .name = "THREADID", .cp = 15, .crn = 15, .crm = 4, .opc1 = 0, .opc2 = 0,
1287       .access = PL1_RW,
1288       .fieldoffset = offsetof(CPUARMState, cp15.c15_threadid), .resetvalue = 0,
1289       .writefn = omap_threadid_write },
1290     { .name = "TI925T_STATUS", .cp = 15, .crn = 15,
1291       .crm = 8, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
1292       .type = ARM_CP_NO_MIGRATE,
1293       .readfn = arm_cp_read_zero, .writefn = omap_wfi_write, },
1294     /* TODO: Peripheral port remap register:
1295      * On OMAP2 mcr p15, 0, rn, c15, c2, 4 sets up the interrupt controller
1296      * base address at $rn & ~0xfff and map size of 0x200 << ($rn & 0xfff),
1297      * when MMU is off.
1298      */
1299     { .name = "OMAP_CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
1300       .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
1301       .type = ARM_CP_OVERRIDE | ARM_CP_NO_MIGRATE,
1302       .writefn = omap_cachemaint_write },
1303     { .name = "C9", .cp = 15, .crn = 9,
1304       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW,
1305       .type = ARM_CP_CONST | ARM_CP_OVERRIDE, .resetvalue = 0 },
1306     REGINFO_SENTINEL
1307 };
1308
1309 static int xscale_cpar_write(CPUARMState *env, const ARMCPRegInfo *ri,
1310                              uint64_t value)
1311 {
1312     value &= 0x3fff;
1313     if (env->cp15.c15_cpar != value) {
1314         /* Changes cp0 to cp13 behavior, so needs a TB flush.  */
1315         tb_flush(env);
1316         env->cp15.c15_cpar = value;
1317     }
1318     return 0;
1319 }
1320
1321 static const ARMCPRegInfo xscale_cp_reginfo[] = {
1322     { .name = "XSCALE_CPAR",
1323       .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
1324       .fieldoffset = offsetof(CPUARMState, cp15.c15_cpar), .resetvalue = 0,
1325       .writefn = xscale_cpar_write, },
1326     { .name = "XSCALE_AUXCR",
1327       .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 1, .access = PL1_RW,
1328       .fieldoffset = offsetof(CPUARMState, cp15.c1_xscaleauxcr),
1329       .resetvalue = 0, },
1330     REGINFO_SENTINEL
1331 };
1332
1333 static const ARMCPRegInfo dummy_c15_cp_reginfo[] = {
1334     /* RAZ/WI the whole crn=15 space, when we don't have a more specific
1335      * implementation of this implementation-defined space.
1336      * Ideally this should eventually disappear in favour of actually
1337      * implementing the correct behaviour for all cores.
1338      */
1339     { .name = "C15_IMPDEF", .cp = 15, .crn = 15,
1340       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
1341       .access = PL1_RW, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1342       .resetvalue = 0 },
1343     REGINFO_SENTINEL
1344 };
1345
1346 static const ARMCPRegInfo cache_dirty_status_cp_reginfo[] = {
1347     /* Cache status: RAZ because we have no cache so it's always clean */
1348     { .name = "CDSR", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 6,
1349       .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1350       .resetvalue = 0 },
1351     REGINFO_SENTINEL
1352 };
1353
1354 static const ARMCPRegInfo cache_block_ops_cp_reginfo[] = {
1355     /* We never have a a block transfer operation in progress */
1356     { .name = "BXSR", .cp = 15, .crn = 7, .crm = 12, .opc1 = 0, .opc2 = 4,
1357       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1358       .resetvalue = 0 },
1359     /* The cache ops themselves: these all NOP for QEMU */
1360     { .name = "IICR", .cp = 15, .crm = 5, .opc1 = 0,
1361       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1362     { .name = "IDCR", .cp = 15, .crm = 6, .opc1 = 0,
1363       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1364     { .name = "CDCR", .cp = 15, .crm = 12, .opc1 = 0,
1365       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1366     { .name = "PIR", .cp = 15, .crm = 12, .opc1 = 1,
1367       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1368     { .name = "PDR", .cp = 15, .crm = 12, .opc1 = 2,
1369       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1370     { .name = "CIDCR", .cp = 15, .crm = 14, .opc1 = 0,
1371       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1372     REGINFO_SENTINEL
1373 };
1374
1375 static const ARMCPRegInfo cache_test_clean_cp_reginfo[] = {
1376     /* The cache test-and-clean instructions always return (1 << 30)
1377      * to indicate that there are no dirty cache lines.
1378      */
1379     { .name = "TC_DCACHE", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 3,
1380       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1381       .resetvalue = (1 << 30) },
1382     { .name = "TCI_DCACHE", .cp = 15, .crn = 7, .crm = 14, .opc1 = 0, .opc2 = 3,
1383       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1384       .resetvalue = (1 << 30) },
1385     REGINFO_SENTINEL
1386 };
1387
1388 static const ARMCPRegInfo strongarm_cp_reginfo[] = {
1389     /* Ignore ReadBuffer accesses */
1390     { .name = "C9_READBUFFER", .cp = 15, .crn = 9,
1391       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
1392       .access = PL1_RW, .resetvalue = 0,
1393       .type = ARM_CP_CONST | ARM_CP_OVERRIDE | ARM_CP_NO_MIGRATE },
1394     REGINFO_SENTINEL
1395 };
1396
1397 static int mpidr_read(CPUARMState *env, const ARMCPRegInfo *ri,
1398                       uint64_t *value)
1399 {
1400     CPUState *cs = CPU(arm_env_get_cpu(env));
1401     uint32_t mpidr = cs->cpu_index;
1402     /* We don't support setting cluster ID ([8..11])
1403      * so these bits always RAZ.
1404      */
1405     if (arm_feature(env, ARM_FEATURE_V7MP)) {
1406         mpidr |= (1U << 31);
1407         /* Cores which are uniprocessor (non-coherent)
1408          * but still implement the MP extensions set
1409          * bit 30. (For instance, A9UP.) However we do
1410          * not currently model any of those cores.
1411          */
1412     }
1413     *value = mpidr;
1414     return 0;
1415 }
1416
1417 static const ARMCPRegInfo mpidr_cp_reginfo[] = {
1418     { .name = "MPIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 5,
1419       .access = PL1_R, .readfn = mpidr_read, .type = ARM_CP_NO_MIGRATE },
1420     REGINFO_SENTINEL
1421 };
1422
1423 static int par64_read(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t *value)
1424 {
1425     *value = ((uint64_t)env->cp15.c7_par_hi << 32) | env->cp15.c7_par;
1426     return 0;
1427 }
1428
1429 static int par64_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
1430 {
1431     env->cp15.c7_par_hi = value >> 32;
1432     env->cp15.c7_par = value;
1433     return 0;
1434 }
1435
1436 static void par64_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1437 {
1438     env->cp15.c7_par_hi = 0;
1439     env->cp15.c7_par = 0;
1440 }
1441
1442 static int ttbr064_read(CPUARMState *env, const ARMCPRegInfo *ri,
1443                         uint64_t *value)
1444 {
1445     *value = ((uint64_t)env->cp15.c2_base0_hi << 32) | env->cp15.c2_base0;
1446     return 0;
1447 }
1448
1449 static int ttbr064_raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
1450                              uint64_t value)
1451 {
1452     env->cp15.c2_base0_hi = value >> 32;
1453     env->cp15.c2_base0 = value;
1454     return 0;
1455 }
1456
1457 static int ttbr064_write(CPUARMState *env, const ARMCPRegInfo *ri,
1458                          uint64_t value)
1459 {
1460     /* Writes to the 64 bit format TTBRs may change the ASID */
1461     tlb_flush(env, 1);
1462     return ttbr064_raw_write(env, ri, value);
1463 }
1464
1465 static void ttbr064_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1466 {
1467     env->cp15.c2_base0_hi = 0;
1468     env->cp15.c2_base0 = 0;
1469 }
1470
1471 static int ttbr164_read(CPUARMState *env, const ARMCPRegInfo *ri,
1472                         uint64_t *value)
1473 {
1474     *value = ((uint64_t)env->cp15.c2_base1_hi << 32) | env->cp15.c2_base1;
1475     return 0;
1476 }
1477
1478 static int ttbr164_write(CPUARMState *env, const ARMCPRegInfo *ri,
1479                          uint64_t value)
1480 {
1481     env->cp15.c2_base1_hi = value >> 32;
1482     env->cp15.c2_base1 = value;
1483     return 0;
1484 }
1485
1486 static void ttbr164_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1487 {
1488     env->cp15.c2_base1_hi = 0;
1489     env->cp15.c2_base1 = 0;
1490 }
1491
1492 static const ARMCPRegInfo lpae_cp_reginfo[] = {
1493     /* NOP AMAIR0/1: the override is because these clash with the rather
1494      * broadly specified TLB_LOCKDOWN entry in the generic cp_reginfo.
1495      */
1496     { .name = "AMAIR0", .cp = 15, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 0,
1497       .access = PL1_RW, .type = ARM_CP_CONST | ARM_CP_OVERRIDE,
1498       .resetvalue = 0 },
1499     { .name = "AMAIR1", .cp = 15, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 1,
1500       .access = PL1_RW, .type = ARM_CP_CONST | ARM_CP_OVERRIDE,
1501       .resetvalue = 0 },
1502     /* 64 bit access versions of the (dummy) debug registers */
1503     { .name = "DBGDRAR", .cp = 14, .crm = 1, .opc1 = 0,
1504       .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
1505     { .name = "DBGDSAR", .cp = 14, .crm = 2, .opc1 = 0,
1506       .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
1507     { .name = "PAR", .cp = 15, .crm = 7, .opc1 = 0,
1508       .access = PL1_RW, .type = ARM_CP_64BIT,
1509       .readfn = par64_read, .writefn = par64_write, .resetfn = par64_reset },
1510     { .name = "TTBR0", .cp = 15, .crm = 2, .opc1 = 0,
1511       .access = PL1_RW, .type = ARM_CP_64BIT, .readfn = ttbr064_read,
1512       .writefn = ttbr064_write, .raw_writefn = ttbr064_raw_write,
1513       .resetfn = ttbr064_reset },
1514     { .name = "TTBR1", .cp = 15, .crm = 2, .opc1 = 1,
1515       .access = PL1_RW, .type = ARM_CP_64BIT, .readfn = ttbr164_read,
1516       .writefn = ttbr164_write, .resetfn = ttbr164_reset },
1517     REGINFO_SENTINEL
1518 };
1519
1520 static int sctlr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
1521 {
1522     env->cp15.c1_sys = value;
1523     /* ??? Lots of these bits are not implemented.  */
1524     /* This may enable/disable the MMU, so do a TLB flush.  */
1525     tlb_flush(env, 1);
1526     return 0;
1527 }
1528
1529 void register_cp_regs_for_features(ARMCPU *cpu)
1530 {
1531     /* Register all the coprocessor registers based on feature bits */
1532     CPUARMState *env = &cpu->env;
1533     if (arm_feature(env, ARM_FEATURE_M)) {
1534         /* M profile has no coprocessor registers */
1535         return;
1536     }
1537
1538     define_arm_cp_regs(cpu, cp_reginfo);
1539     if (arm_feature(env, ARM_FEATURE_V6)) {
1540         /* The ID registers all have impdef reset values */
1541         ARMCPRegInfo v6_idregs[] = {
1542             { .name = "ID_PFR0", .cp = 15, .crn = 0, .crm = 1,
1543               .opc1 = 0, .opc2 = 0, .access = PL1_R, .type = ARM_CP_CONST,
1544               .resetvalue = cpu->id_pfr0 },
1545             { .name = "ID_PFR1", .cp = 15, .crn = 0, .crm = 1,
1546               .opc1 = 0, .opc2 = 1, .access = PL1_R, .type = ARM_CP_CONST,
1547               .resetvalue = cpu->id_pfr1 },
1548             { .name = "ID_DFR0", .cp = 15, .crn = 0, .crm = 1,
1549               .opc1 = 0, .opc2 = 2, .access = PL1_R, .type = ARM_CP_CONST,
1550               .resetvalue = cpu->id_dfr0 },
1551             { .name = "ID_AFR0", .cp = 15, .crn = 0, .crm = 1,
1552               .opc1 = 0, .opc2 = 3, .access = PL1_R, .type = ARM_CP_CONST,
1553               .resetvalue = cpu->id_afr0 },
1554             { .name = "ID_MMFR0", .cp = 15, .crn = 0, .crm = 1,
1555               .opc1 = 0, .opc2 = 4, .access = PL1_R, .type = ARM_CP_CONST,
1556               .resetvalue = cpu->id_mmfr0 },
1557             { .name = "ID_MMFR1", .cp = 15, .crn = 0, .crm = 1,
1558               .opc1 = 0, .opc2 = 5, .access = PL1_R, .type = ARM_CP_CONST,
1559               .resetvalue = cpu->id_mmfr1 },
1560             { .name = "ID_MMFR2", .cp = 15, .crn = 0, .crm = 1,
1561               .opc1 = 0, .opc2 = 6, .access = PL1_R, .type = ARM_CP_CONST,
1562               .resetvalue = cpu->id_mmfr2 },
1563             { .name = "ID_MMFR3", .cp = 15, .crn = 0, .crm = 1,
1564               .opc1 = 0, .opc2 = 7, .access = PL1_R, .type = ARM_CP_CONST,
1565               .resetvalue = cpu->id_mmfr3 },
1566             { .name = "ID_ISAR0", .cp = 15, .crn = 0, .crm = 2,
1567               .opc1 = 0, .opc2 = 0, .access = PL1_R, .type = ARM_CP_CONST,
1568               .resetvalue = cpu->id_isar0 },
1569             { .name = "ID_ISAR1", .cp = 15, .crn = 0, .crm = 2,
1570               .opc1 = 0, .opc2 = 1, .access = PL1_R, .type = ARM_CP_CONST,
1571               .resetvalue = cpu->id_isar1 },
1572             { .name = "ID_ISAR2", .cp = 15, .crn = 0, .crm = 2,
1573               .opc1 = 0, .opc2 = 2, .access = PL1_R, .type = ARM_CP_CONST,
1574               .resetvalue = cpu->id_isar2 },
1575             { .name = "ID_ISAR3", .cp = 15, .crn = 0, .crm = 2,
1576               .opc1 = 0, .opc2 = 3, .access = PL1_R, .type = ARM_CP_CONST,
1577               .resetvalue = cpu->id_isar3 },
1578             { .name = "ID_ISAR4", .cp = 15, .crn = 0, .crm = 2,
1579               .opc1 = 0, .opc2 = 4, .access = PL1_R, .type = ARM_CP_CONST,
1580               .resetvalue = cpu->id_isar4 },
1581             { .name = "ID_ISAR5", .cp = 15, .crn = 0, .crm = 2,
1582               .opc1 = 0, .opc2 = 5, .access = PL1_R, .type = ARM_CP_CONST,
1583               .resetvalue = cpu->id_isar5 },
1584             /* 6..7 are as yet unallocated and must RAZ */
1585             { .name = "ID_ISAR6", .cp = 15, .crn = 0, .crm = 2,
1586               .opc1 = 0, .opc2 = 6, .access = PL1_R, .type = ARM_CP_CONST,
1587               .resetvalue = 0 },
1588             { .name = "ID_ISAR7", .cp = 15, .crn = 0, .crm = 2,
1589               .opc1 = 0, .opc2 = 7, .access = PL1_R, .type = ARM_CP_CONST,
1590               .resetvalue = 0 },
1591             REGINFO_SENTINEL
1592         };
1593         define_arm_cp_regs(cpu, v6_idregs);
1594         define_arm_cp_regs(cpu, v6_cp_reginfo);
1595     } else {
1596         define_arm_cp_regs(cpu, not_v6_cp_reginfo);
1597     }
1598     if (arm_feature(env, ARM_FEATURE_V6K)) {
1599         define_arm_cp_regs(cpu, v6k_cp_reginfo);
1600     }
1601     if (arm_feature(env, ARM_FEATURE_V7)) {
1602         /* v7 performance monitor control register: same implementor
1603          * field as main ID register, and we implement no event counters.
1604          */
1605         ARMCPRegInfo pmcr = {
1606             .name = "PMCR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 0,
1607             .access = PL0_RW, .resetvalue = cpu->midr & 0xff000000,
1608             .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcr),
1609             .readfn = pmreg_read, .writefn = pmcr_write,
1610             .raw_readfn = raw_read, .raw_writefn = raw_write,
1611         };
1612         ARMCPRegInfo clidr = {
1613             .name = "CLIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 1,
1614             .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->clidr
1615         };
1616         define_one_arm_cp_reg(cpu, &pmcr);
1617         define_one_arm_cp_reg(cpu, &clidr);
1618         define_arm_cp_regs(cpu, v7_cp_reginfo);
1619     } else {
1620         define_arm_cp_regs(cpu, not_v7_cp_reginfo);
1621     }
1622     if (arm_feature(env, ARM_FEATURE_MPU)) {
1623         /* These are the MPU registers prior to PMSAv6. Any new
1624          * PMSA core later than the ARM946 will require that we
1625          * implement the PMSAv6 or PMSAv7 registers, which are
1626          * completely different.
1627          */
1628         assert(!arm_feature(env, ARM_FEATURE_V6));
1629         define_arm_cp_regs(cpu, pmsav5_cp_reginfo);
1630     } else {
1631         define_arm_cp_regs(cpu, vmsa_cp_reginfo);
1632     }
1633     if (arm_feature(env, ARM_FEATURE_THUMB2EE)) {
1634         define_arm_cp_regs(cpu, t2ee_cp_reginfo);
1635     }
1636     if (arm_feature(env, ARM_FEATURE_GENERIC_TIMER)) {
1637         define_arm_cp_regs(cpu, generic_timer_cp_reginfo);
1638     }
1639     if (arm_feature(env, ARM_FEATURE_VAPA)) {
1640         define_arm_cp_regs(cpu, vapa_cp_reginfo);
1641     }
1642     if (arm_feature(env, ARM_FEATURE_CACHE_TEST_CLEAN)) {
1643         define_arm_cp_regs(cpu, cache_test_clean_cp_reginfo);
1644     }
1645     if (arm_feature(env, ARM_FEATURE_CACHE_DIRTY_REG)) {
1646         define_arm_cp_regs(cpu, cache_dirty_status_cp_reginfo);
1647     }
1648     if (arm_feature(env, ARM_FEATURE_CACHE_BLOCK_OPS)) {
1649         define_arm_cp_regs(cpu, cache_block_ops_cp_reginfo);
1650     }
1651     if (arm_feature(env, ARM_FEATURE_OMAPCP)) {
1652         define_arm_cp_regs(cpu, omap_cp_reginfo);
1653     }
1654     if (arm_feature(env, ARM_FEATURE_STRONGARM)) {
1655         define_arm_cp_regs(cpu, strongarm_cp_reginfo);
1656     }
1657     if (arm_feature(env, ARM_FEATURE_XSCALE)) {
1658         define_arm_cp_regs(cpu, xscale_cp_reginfo);
1659     }
1660     if (arm_feature(env, ARM_FEATURE_DUMMY_C15_REGS)) {
1661         define_arm_cp_regs(cpu, dummy_c15_cp_reginfo);
1662     }
1663     if (arm_feature(env, ARM_FEATURE_LPAE)) {
1664         define_arm_cp_regs(cpu, lpae_cp_reginfo);
1665     }
1666     /* Slightly awkwardly, the OMAP and StrongARM cores need all of
1667      * cp15 crn=0 to be writes-ignored, whereas for other cores they should
1668      * be read-only (ie write causes UNDEF exception).
1669      */
1670     {
1671         ARMCPRegInfo id_cp_reginfo[] = {
1672             /* Note that the MIDR isn't a simple constant register because
1673              * of the TI925 behaviour where writes to another register can
1674              * cause the MIDR value to change.
1675              *
1676              * Unimplemented registers in the c15 0 0 0 space default to
1677              * MIDR. Define MIDR first as this entire space, then CTR, TCMTR
1678              * and friends override accordingly.
1679              */
1680             { .name = "MIDR",
1681               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = CP_ANY,
1682               .access = PL1_R, .resetvalue = cpu->midr,
1683               .writefn = arm_cp_write_ignore, .raw_writefn = raw_write,
1684               .fieldoffset = offsetof(CPUARMState, cp15.c0_cpuid),
1685               .type = ARM_CP_OVERRIDE },
1686             { .name = "CTR",
1687               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 1,
1688               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->ctr },
1689             { .name = "TCMTR",
1690               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 2,
1691               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1692             { .name = "TLBTR",
1693               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 3,
1694               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1695             /* crn = 0 op1 = 0 crm = 3..7 : currently unassigned; we RAZ. */
1696             { .name = "DUMMY",
1697               .cp = 15, .crn = 0, .crm = 3, .opc1 = 0, .opc2 = CP_ANY,
1698               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1699             { .name = "DUMMY",
1700               .cp = 15, .crn = 0, .crm = 4, .opc1 = 0, .opc2 = CP_ANY,
1701               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1702             { .name = "DUMMY",
1703               .cp = 15, .crn = 0, .crm = 5, .opc1 = 0, .opc2 = CP_ANY,
1704               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1705             { .name = "DUMMY",
1706               .cp = 15, .crn = 0, .crm = 6, .opc1 = 0, .opc2 = CP_ANY,
1707               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1708             { .name = "DUMMY",
1709               .cp = 15, .crn = 0, .crm = 7, .opc1 = 0, .opc2 = CP_ANY,
1710               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1711             REGINFO_SENTINEL
1712         };
1713         ARMCPRegInfo crn0_wi_reginfo = {
1714             .name = "CRN0_WI", .cp = 15, .crn = 0, .crm = CP_ANY,
1715             .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_W,
1716             .type = ARM_CP_NOP | ARM_CP_OVERRIDE
1717         };
1718         if (arm_feature(env, ARM_FEATURE_OMAPCP) ||
1719             arm_feature(env, ARM_FEATURE_STRONGARM)) {
1720             ARMCPRegInfo *r;
1721             /* Register the blanket "writes ignored" value first to cover the
1722              * whole space. Then update the specific ID registers to allow write
1723              * access, so that they ignore writes rather than causing them to
1724              * UNDEF.
1725              */
1726             define_one_arm_cp_reg(cpu, &crn0_wi_reginfo);
1727             for (r = id_cp_reginfo; r->type != ARM_CP_SENTINEL; r++) {
1728                 r->access = PL1_RW;
1729             }
1730         }
1731         define_arm_cp_regs(cpu, id_cp_reginfo);
1732     }
1733
1734     if (arm_feature(env, ARM_FEATURE_MPIDR)) {
1735         define_arm_cp_regs(cpu, mpidr_cp_reginfo);
1736     }
1737
1738     if (arm_feature(env, ARM_FEATURE_AUXCR)) {
1739         ARMCPRegInfo auxcr = {
1740             .name = "AUXCR", .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 1,
1741             .access = PL1_RW, .type = ARM_CP_CONST,
1742             .resetvalue = cpu->reset_auxcr
1743         };
1744         define_one_arm_cp_reg(cpu, &auxcr);
1745     }
1746
1747     /* Generic registers whose values depend on the implementation */
1748     {
1749         ARMCPRegInfo sctlr = {
1750             .name = "SCTLR", .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 0,
1751             .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c1_sys),
1752             .writefn = sctlr_write, .resetvalue = cpu->reset_sctlr,
1753             .raw_writefn = raw_write,
1754         };
1755         if (arm_feature(env, ARM_FEATURE_XSCALE)) {
1756             /* Normally we would always end the TB on an SCTLR write, but Linux
1757              * arch/arm/mach-pxa/sleep.S expects two instructions following
1758              * an MMU enable to execute from cache.  Imitate this behaviour.
1759              */
1760             sctlr.type |= ARM_CP_SUPPRESS_TB_END;
1761         }
1762         define_one_arm_cp_reg(cpu, &sctlr);
1763     }
1764 }
1765
1766 ARMCPU *cpu_arm_init(const char *cpu_model)
1767 {
1768     ARMCPU *cpu;
1769     ObjectClass *oc;
1770
1771     oc = cpu_class_by_name(TYPE_ARM_CPU, cpu_model);
1772     if (!oc) {
1773         return NULL;
1774     }
1775     cpu = ARM_CPU(object_new(object_class_get_name(oc)));
1776
1777     /* TODO this should be set centrally, once possible */
1778     object_property_set_bool(OBJECT(cpu), true, "realized", NULL);
1779
1780     return cpu;
1781 }
1782
1783 void arm_cpu_register_gdb_regs_for_features(ARMCPU *cpu)
1784 {
1785     CPUState *cs = CPU(cpu);
1786     CPUARMState *env = &cpu->env;
1787
1788     if (arm_feature(env, ARM_FEATURE_NEON)) {
1789         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
1790                                  51, "arm-neon.xml", 0);
1791     } else if (arm_feature(env, ARM_FEATURE_VFP3)) {
1792         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
1793                                  35, "arm-vfp3.xml", 0);
1794     } else if (arm_feature(env, ARM_FEATURE_VFP)) {
1795         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
1796                                  19, "arm-vfp.xml", 0);
1797     }
1798 }
1799
1800 /* Sort alphabetically by type name, except for "any". */
1801 static gint arm_cpu_list_compare(gconstpointer a, gconstpointer b)
1802 {
1803     ObjectClass *class_a = (ObjectClass *)a;
1804     ObjectClass *class_b = (ObjectClass *)b;
1805     const char *name_a, *name_b;
1806
1807     name_a = object_class_get_name(class_a);
1808     name_b = object_class_get_name(class_b);
1809     if (strcmp(name_a, "any-" TYPE_ARM_CPU) == 0) {
1810         return 1;
1811     } else if (strcmp(name_b, "any-" TYPE_ARM_CPU) == 0) {
1812         return -1;
1813     } else {
1814         return strcmp(name_a, name_b);
1815     }
1816 }
1817
1818 static void arm_cpu_list_entry(gpointer data, gpointer user_data)
1819 {
1820     ObjectClass *oc = data;
1821     CPUListState *s = user_data;
1822     const char *typename;
1823     char *name;
1824
1825     typename = object_class_get_name(oc);
1826     name = g_strndup(typename, strlen(typename) - strlen("-" TYPE_ARM_CPU));
1827     (*s->cpu_fprintf)(s->file, "  %s\n",
1828                       name);
1829     g_free(name);
1830 }
1831
1832 void arm_cpu_list(FILE *f, fprintf_function cpu_fprintf)
1833 {
1834     CPUListState s = {
1835         .file = f,
1836         .cpu_fprintf = cpu_fprintf,
1837     };
1838     GSList *list;
1839
1840     list = object_class_get_list(TYPE_ARM_CPU, false);
1841     list = g_slist_sort(list, arm_cpu_list_compare);
1842     (*cpu_fprintf)(f, "Available CPUs:\n");
1843     g_slist_foreach(list, arm_cpu_list_entry, &s);
1844     g_slist_free(list);
1845 }
1846
1847 static void arm_cpu_add_definition(gpointer data, gpointer user_data)
1848 {
1849     ObjectClass *oc = data;
1850     CpuDefinitionInfoList **cpu_list = user_data;
1851     CpuDefinitionInfoList *entry;
1852     CpuDefinitionInfo *info;
1853     const char *typename;
1854
1855     typename = object_class_get_name(oc);
1856     info = g_malloc0(sizeof(*info));
1857     info->name = g_strndup(typename,
1858                            strlen(typename) - strlen("-" TYPE_ARM_CPU));
1859
1860     entry = g_malloc0(sizeof(*entry));
1861     entry->value = info;
1862     entry->next = *cpu_list;
1863     *cpu_list = entry;
1864 }
1865
1866 CpuDefinitionInfoList *arch_query_cpu_definitions(Error **errp)
1867 {
1868     CpuDefinitionInfoList *cpu_list = NULL;
1869     GSList *list;
1870
1871     list = object_class_get_list(TYPE_ARM_CPU, false);
1872     g_slist_foreach(list, arm_cpu_add_definition, &cpu_list);
1873     g_slist_free(list);
1874
1875     return cpu_list;
1876 }
1877
1878 void define_one_arm_cp_reg_with_opaque(ARMCPU *cpu,
1879                                        const ARMCPRegInfo *r, void *opaque)
1880 {
1881     /* Define implementations of coprocessor registers.
1882      * We store these in a hashtable because typically
1883      * there are less than 150 registers in a space which
1884      * is 16*16*16*8*8 = 262144 in size.
1885      * Wildcarding is supported for the crm, opc1 and opc2 fields.
1886      * If a register is defined twice then the second definition is
1887      * used, so this can be used to define some generic registers and
1888      * then override them with implementation specific variations.
1889      * At least one of the original and the second definition should
1890      * include ARM_CP_OVERRIDE in its type bits -- this is just a guard
1891      * against accidental use.
1892      */
1893     int crm, opc1, opc2;
1894     int crmmin = (r->crm == CP_ANY) ? 0 : r->crm;
1895     int crmmax = (r->crm == CP_ANY) ? 15 : r->crm;
1896     int opc1min = (r->opc1 == CP_ANY) ? 0 : r->opc1;
1897     int opc1max = (r->opc1 == CP_ANY) ? 7 : r->opc1;
1898     int opc2min = (r->opc2 == CP_ANY) ? 0 : r->opc2;
1899     int opc2max = (r->opc2 == CP_ANY) ? 7 : r->opc2;
1900     /* 64 bit registers have only CRm and Opc1 fields */
1901     assert(!((r->type & ARM_CP_64BIT) && (r->opc2 || r->crn)));
1902     /* Check that the register definition has enough info to handle
1903      * reads and writes if they are permitted.
1904      */
1905     if (!(r->type & (ARM_CP_SPECIAL|ARM_CP_CONST))) {
1906         if (r->access & PL3_R) {
1907             assert(r->fieldoffset || r->readfn);
1908         }
1909         if (r->access & PL3_W) {
1910             assert(r->fieldoffset || r->writefn);
1911         }
1912     }
1913     /* Bad type field probably means missing sentinel at end of reg list */
1914     assert(cptype_valid(r->type));
1915     for (crm = crmmin; crm <= crmmax; crm++) {
1916         for (opc1 = opc1min; opc1 <= opc1max; opc1++) {
1917             for (opc2 = opc2min; opc2 <= opc2max; opc2++) {
1918                 uint32_t *key = g_new(uint32_t, 1);
1919                 ARMCPRegInfo *r2 = g_memdup(r, sizeof(ARMCPRegInfo));
1920                 int is64 = (r->type & ARM_CP_64BIT) ? 1 : 0;
1921                 *key = ENCODE_CP_REG(r->cp, is64, r->crn, crm, opc1, opc2);
1922                 if (opaque) {
1923                     r2->opaque = opaque;
1924                 }
1925                 /* Make sure reginfo passed to helpers for wildcarded regs
1926                  * has the correct crm/opc1/opc2 for this reg, not CP_ANY:
1927                  */
1928                 r2->crm = crm;
1929                 r2->opc1 = opc1;
1930                 r2->opc2 = opc2;
1931                 /* By convention, for wildcarded registers only the first
1932                  * entry is used for migration; the others are marked as
1933                  * NO_MIGRATE so we don't try to transfer the register
1934                  * multiple times. Special registers (ie NOP/WFI) are
1935                  * never migratable.
1936                  */
1937                 if ((r->type & ARM_CP_SPECIAL) ||
1938                     ((r->crm == CP_ANY) && crm != 0) ||
1939                     ((r->opc1 == CP_ANY) && opc1 != 0) ||
1940                     ((r->opc2 == CP_ANY) && opc2 != 0)) {
1941                     r2->type |= ARM_CP_NO_MIGRATE;
1942                 }
1943
1944                 /* Overriding of an existing definition must be explicitly
1945                  * requested.
1946                  */
1947                 if (!(r->type & ARM_CP_OVERRIDE)) {
1948                     ARMCPRegInfo *oldreg;
1949                     oldreg = g_hash_table_lookup(cpu->cp_regs, key);
1950                     if (oldreg && !(oldreg->type & ARM_CP_OVERRIDE)) {
1951                         fprintf(stderr, "Register redefined: cp=%d %d bit "
1952                                 "crn=%d crm=%d opc1=%d opc2=%d, "
1953                                 "was %s, now %s\n", r2->cp, 32 + 32 * is64,
1954                                 r2->crn, r2->crm, r2->opc1, r2->opc2,
1955                                 oldreg->name, r2->name);
1956                         g_assert_not_reached();
1957                     }
1958                 }
1959                 g_hash_table_insert(cpu->cp_regs, key, r2);
1960             }
1961         }
1962     }
1963 }
1964
1965 void define_arm_cp_regs_with_opaque(ARMCPU *cpu,
1966                                     const ARMCPRegInfo *regs, void *opaque)
1967 {
1968     /* Define a whole list of registers */
1969     const ARMCPRegInfo *r;
1970     for (r = regs; r->type != ARM_CP_SENTINEL; r++) {
1971         define_one_arm_cp_reg_with_opaque(cpu, r, opaque);
1972     }
1973 }
1974
1975 const ARMCPRegInfo *get_arm_cp_reginfo(ARMCPU *cpu, uint32_t encoded_cp)
1976 {
1977     return g_hash_table_lookup(cpu->cp_regs, &encoded_cp);
1978 }
1979
1980 int arm_cp_write_ignore(CPUARMState *env, const ARMCPRegInfo *ri,
1981                         uint64_t value)
1982 {
1983     /* Helper coprocessor write function for write-ignore registers */
1984     return 0;
1985 }
1986
1987 int arm_cp_read_zero(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t *value)
1988 {
1989     /* Helper coprocessor write function for read-as-zero registers */
1990     *value = 0;
1991     return 0;
1992 }
1993
1994 static int bad_mode_switch(CPUARMState *env, int mode)
1995 {
1996     /* Return true if it is not valid for us to switch to
1997      * this CPU mode (ie all the UNPREDICTABLE cases in
1998      * the ARM ARM CPSRWriteByInstr pseudocode).
1999      */
2000     switch (mode) {
2001     case ARM_CPU_MODE_USR:
2002     case ARM_CPU_MODE_SYS:
2003     case ARM_CPU_MODE_SVC:
2004     case ARM_CPU_MODE_ABT:
2005     case ARM_CPU_MODE_UND:
2006     case ARM_CPU_MODE_IRQ:
2007     case ARM_CPU_MODE_FIQ:
2008         return 0;
2009     default:
2010         return 1;
2011     }
2012 }
2013
2014 uint32_t cpsr_read(CPUARMState *env)
2015 {
2016     int ZF;
2017     ZF = (env->ZF == 0);
2018     return env->uncached_cpsr | (env->NF & 0x80000000) | (ZF << 30) |
2019         (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
2020         | (env->thumb << 5) | ((env->condexec_bits & 3) << 25)
2021         | ((env->condexec_bits & 0xfc) << 8)
2022         | (env->GE << 16);
2023 }
2024
2025 void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask)
2026 {
2027     if (mask & CPSR_NZCV) {
2028         env->ZF = (~val) & CPSR_Z;
2029         env->NF = val;
2030         env->CF = (val >> 29) & 1;
2031         env->VF = (val << 3) & 0x80000000;
2032     }
2033     if (mask & CPSR_Q)
2034         env->QF = ((val & CPSR_Q) != 0);
2035     if (mask & CPSR_T)
2036         env->thumb = ((val & CPSR_T) != 0);
2037     if (mask & CPSR_IT_0_1) {
2038         env->condexec_bits &= ~3;
2039         env->condexec_bits |= (val >> 25) & 3;
2040     }
2041     if (mask & CPSR_IT_2_7) {
2042         env->condexec_bits &= 3;
2043         env->condexec_bits |= (val >> 8) & 0xfc;
2044     }
2045     if (mask & CPSR_GE) {
2046         env->GE = (val >> 16) & 0xf;
2047     }
2048
2049     if ((env->uncached_cpsr ^ val) & mask & CPSR_M) {
2050         if (bad_mode_switch(env, val & CPSR_M)) {
2051             /* Attempt to switch to an invalid mode: this is UNPREDICTABLE.
2052              * We choose to ignore the attempt and leave the CPSR M field
2053              * untouched.
2054              */
2055             mask &= ~CPSR_M;
2056         } else {
2057             switch_mode(env, val & CPSR_M);
2058         }
2059     }
2060     mask &= ~CACHED_CPSR_BITS;
2061     env->uncached_cpsr = (env->uncached_cpsr & ~mask) | (val & mask);
2062 }
2063
2064 /* Sign/zero extend */
2065 uint32_t HELPER(sxtb16)(uint32_t x)
2066 {
2067     uint32_t res;
2068     res = (uint16_t)(int8_t)x;
2069     res |= (uint32_t)(int8_t)(x >> 16) << 16;
2070     return res;
2071 }
2072
2073 uint32_t HELPER(uxtb16)(uint32_t x)
2074 {
2075     uint32_t res;
2076     res = (uint16_t)(uint8_t)x;
2077     res |= (uint32_t)(uint8_t)(x >> 16) << 16;
2078     return res;
2079 }
2080
2081 uint32_t HELPER(clz)(uint32_t x)
2082 {
2083     return clz32(x);
2084 }
2085
2086 int32_t HELPER(sdiv)(int32_t num, int32_t den)
2087 {
2088     if (den == 0)
2089       return 0;
2090     if (num == INT_MIN && den == -1)
2091       return INT_MIN;
2092     return num / den;
2093 }
2094
2095 uint32_t HELPER(udiv)(uint32_t num, uint32_t den)
2096 {
2097     if (den == 0)
2098       return 0;
2099     return num / den;
2100 }
2101
2102 uint32_t HELPER(rbit)(uint32_t x)
2103 {
2104     x =  ((x & 0xff000000) >> 24)
2105        | ((x & 0x00ff0000) >> 8)
2106        | ((x & 0x0000ff00) << 8)
2107        | ((x & 0x000000ff) << 24);
2108     x =  ((x & 0xf0f0f0f0) >> 4)
2109        | ((x & 0x0f0f0f0f) << 4);
2110     x =  ((x & 0x88888888) >> 3)
2111        | ((x & 0x44444444) >> 1)
2112        | ((x & 0x22222222) << 1)
2113        | ((x & 0x11111111) << 3);
2114     return x;
2115 }
2116
2117 #if defined(CONFIG_USER_ONLY)
2118
2119 void arm_cpu_do_interrupt(CPUState *cs)
2120 {
2121     ARMCPU *cpu = ARM_CPU(cs);
2122     CPUARMState *env = &cpu->env;
2123
2124     env->exception_index = -1;
2125 }
2126
2127 int cpu_arm_handle_mmu_fault (CPUARMState *env, target_ulong address, int rw,
2128                               int mmu_idx)
2129 {
2130     if (rw == 2) {
2131         env->exception_index = EXCP_PREFETCH_ABORT;
2132         env->cp15.c6_insn = address;
2133     } else {
2134         env->exception_index = EXCP_DATA_ABORT;
2135         env->cp15.c6_data = address;
2136     }
2137     return 1;
2138 }
2139
2140 /* These should probably raise undefined insn exceptions.  */
2141 void HELPER(v7m_msr)(CPUARMState *env, uint32_t reg, uint32_t val)
2142 {
2143     cpu_abort(env, "v7m_mrs %d\n", reg);
2144 }
2145
2146 uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
2147 {
2148     cpu_abort(env, "v7m_mrs %d\n", reg);
2149     return 0;
2150 }
2151
2152 void switch_mode(CPUARMState *env, int mode)
2153 {
2154     if (mode != ARM_CPU_MODE_USR)
2155         cpu_abort(env, "Tried to switch out of user mode\n");
2156 }
2157
2158 void HELPER(set_r13_banked)(CPUARMState *env, uint32_t mode, uint32_t val)
2159 {
2160     cpu_abort(env, "banked r13 write\n");
2161 }
2162
2163 uint32_t HELPER(get_r13_banked)(CPUARMState *env, uint32_t mode)
2164 {
2165     cpu_abort(env, "banked r13 read\n");
2166     return 0;
2167 }
2168
2169 #else
2170
2171 /* Map CPU modes onto saved register banks.  */
2172 int bank_number(int mode)
2173 {
2174     switch (mode) {
2175     case ARM_CPU_MODE_USR:
2176     case ARM_CPU_MODE_SYS:
2177         return 0;
2178     case ARM_CPU_MODE_SVC:
2179         return 1;
2180     case ARM_CPU_MODE_ABT:
2181         return 2;
2182     case ARM_CPU_MODE_UND:
2183         return 3;
2184     case ARM_CPU_MODE_IRQ:
2185         return 4;
2186     case ARM_CPU_MODE_FIQ:
2187         return 5;
2188     }
2189     hw_error("bank number requested for bad CPSR mode value 0x%x\n", mode);
2190 }
2191
2192 void switch_mode(CPUARMState *env, int mode)
2193 {
2194     int old_mode;
2195     int i;
2196
2197     old_mode = env->uncached_cpsr & CPSR_M;
2198     if (mode == old_mode)
2199         return;
2200
2201     if (old_mode == ARM_CPU_MODE_FIQ) {
2202         memcpy (env->fiq_regs, env->regs + 8, 5 * sizeof(uint32_t));
2203         memcpy (env->regs + 8, env->usr_regs, 5 * sizeof(uint32_t));
2204     } else if (mode == ARM_CPU_MODE_FIQ) {
2205         memcpy (env->usr_regs, env->regs + 8, 5 * sizeof(uint32_t));
2206         memcpy (env->regs + 8, env->fiq_regs, 5 * sizeof(uint32_t));
2207     }
2208
2209     i = bank_number(old_mode);
2210     env->banked_r13[i] = env->regs[13];
2211     env->banked_r14[i] = env->regs[14];
2212     env->banked_spsr[i] = env->spsr;
2213
2214     i = bank_number(mode);
2215     env->regs[13] = env->banked_r13[i];
2216     env->regs[14] = env->banked_r14[i];
2217     env->spsr = env->banked_spsr[i];
2218 }
2219
2220 static void v7m_push(CPUARMState *env, uint32_t val)
2221 {
2222     env->regs[13] -= 4;
2223     stl_phys(env->regs[13], val);
2224 }
2225
2226 static uint32_t v7m_pop(CPUARMState *env)
2227 {
2228     uint32_t val;
2229     val = ldl_phys(env->regs[13]);
2230     env->regs[13] += 4;
2231     return val;
2232 }
2233
2234 /* Switch to V7M main or process stack pointer.  */
2235 static void switch_v7m_sp(CPUARMState *env, int process)
2236 {
2237     uint32_t tmp;
2238     if (env->v7m.current_sp != process) {
2239         tmp = env->v7m.other_sp;
2240         env->v7m.other_sp = env->regs[13];
2241         env->regs[13] = tmp;
2242         env->v7m.current_sp = process;
2243     }
2244 }
2245
2246 static void do_v7m_exception_exit(CPUARMState *env)
2247 {
2248     uint32_t type;
2249     uint32_t xpsr;
2250
2251     type = env->regs[15];
2252     if (env->v7m.exception != 0)
2253         armv7m_nvic_complete_irq(env->nvic, env->v7m.exception);
2254
2255     /* Switch to the target stack.  */
2256     switch_v7m_sp(env, (type & 4) != 0);
2257     /* Pop registers.  */
2258     env->regs[0] = v7m_pop(env);
2259     env->regs[1] = v7m_pop(env);
2260     env->regs[2] = v7m_pop(env);
2261     env->regs[3] = v7m_pop(env);
2262     env->regs[12] = v7m_pop(env);
2263     env->regs[14] = v7m_pop(env);
2264     env->regs[15] = v7m_pop(env);
2265     xpsr = v7m_pop(env);
2266     xpsr_write(env, xpsr, 0xfffffdff);
2267     /* Undo stack alignment.  */
2268     if (xpsr & 0x200)
2269         env->regs[13] |= 4;
2270     /* ??? The exception return type specifies Thread/Handler mode.  However
2271        this is also implied by the xPSR value. Not sure what to do
2272        if there is a mismatch.  */
2273     /* ??? Likewise for mismatches between the CONTROL register and the stack
2274        pointer.  */
2275 }
2276
2277 /* Exception names for debug logging; note that not all of these
2278  * precisely correspond to architectural exceptions.
2279  */
2280 static const char * const excnames[] = {
2281     [EXCP_UDEF] = "Undefined Instruction",
2282     [EXCP_SWI] = "SVC",
2283     [EXCP_PREFETCH_ABORT] = "Prefetch Abort",
2284     [EXCP_DATA_ABORT] = "Data Abort",
2285     [EXCP_IRQ] = "IRQ",
2286     [EXCP_FIQ] = "FIQ",
2287     [EXCP_BKPT] = "Breakpoint",
2288     [EXCP_EXCEPTION_EXIT] = "QEMU v7M exception exit",
2289     [EXCP_KERNEL_TRAP] = "QEMU intercept of kernel commpage",
2290     [EXCP_STREX] = "QEMU intercept of STREX",
2291 };
2292
2293 static inline void arm_log_exception(int idx)
2294 {
2295     if (qemu_loglevel_mask(CPU_LOG_INT)) {
2296         const char *exc = NULL;
2297
2298         if (idx >= 0 && idx < ARRAY_SIZE(excnames)) {
2299             exc = excnames[idx];
2300         }
2301         if (!exc) {
2302             exc = "unknown";
2303         }
2304         qemu_log_mask(CPU_LOG_INT, "Taking exception %d [%s]\n", idx, exc);
2305     }
2306 }
2307
2308 void arm_v7m_cpu_do_interrupt(CPUState *cs)
2309 {
2310     ARMCPU *cpu = ARM_CPU(cs);
2311     CPUARMState *env = &cpu->env;
2312     uint32_t xpsr = xpsr_read(env);
2313     uint32_t lr;
2314     uint32_t addr;
2315
2316     arm_log_exception(env->exception_index);
2317
2318     lr = 0xfffffff1;
2319     if (env->v7m.current_sp)
2320         lr |= 4;
2321     if (env->v7m.exception == 0)
2322         lr |= 8;
2323
2324     /* For exceptions we just mark as pending on the NVIC, and let that
2325        handle it.  */
2326     /* TODO: Need to escalate if the current priority is higher than the
2327        one we're raising.  */
2328     switch (env->exception_index) {
2329     case EXCP_UDEF:
2330         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
2331         return;
2332     case EXCP_SWI:
2333         /* The PC already points to the next instruction.  */
2334         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_SVC);
2335         return;
2336     case EXCP_PREFETCH_ABORT:
2337     case EXCP_DATA_ABORT:
2338         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_MEM);
2339         return;
2340     case EXCP_BKPT:
2341         if (semihosting_enabled) {
2342             int nr;
2343             nr = arm_lduw_code(env, env->regs[15], env->bswap_code) & 0xff;
2344             if (nr == 0xab) {
2345                 env->regs[15] += 2;
2346                 env->regs[0] = do_arm_semihosting(env);
2347                 qemu_log_mask(CPU_LOG_INT, "...handled as semihosting call\n");
2348                 return;
2349             }
2350         }
2351         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_DEBUG);
2352         return;
2353     case EXCP_IRQ:
2354         env->v7m.exception = armv7m_nvic_acknowledge_irq(env->nvic);
2355         break;
2356     case EXCP_EXCEPTION_EXIT:
2357         do_v7m_exception_exit(env);
2358         return;
2359     default:
2360         cpu_abort(env, "Unhandled exception 0x%x\n", env->exception_index);
2361         return; /* Never happens.  Keep compiler happy.  */
2362     }
2363
2364     /* Align stack pointer.  */
2365     /* ??? Should only do this if Configuration Control Register
2366        STACKALIGN bit is set.  */
2367     if (env->regs[13] & 4) {
2368         env->regs[13] -= 4;
2369         xpsr |= 0x200;
2370     }
2371     /* Switch to the handler mode.  */
2372     v7m_push(env, xpsr);
2373     v7m_push(env, env->regs[15]);
2374     v7m_push(env, env->regs[14]);
2375     v7m_push(env, env->regs[12]);
2376     v7m_push(env, env->regs[3]);
2377     v7m_push(env, env->regs[2]);
2378     v7m_push(env, env->regs[1]);
2379     v7m_push(env, env->regs[0]);
2380     switch_v7m_sp(env, 0);
2381     /* Clear IT bits */
2382     env->condexec_bits = 0;
2383     env->regs[14] = lr;
2384     addr = ldl_phys(env->v7m.vecbase + env->v7m.exception * 4);
2385     env->regs[15] = addr & 0xfffffffe;
2386     env->thumb = addr & 1;
2387 }
2388
2389 /* Handle a CPU exception.  */
2390 void arm_cpu_do_interrupt(CPUState *cs)
2391 {
2392     ARMCPU *cpu = ARM_CPU(cs);
2393     CPUARMState *env = &cpu->env;
2394     uint32_t addr;
2395     uint32_t mask;
2396     int new_mode;
2397     uint32_t offset;
2398
2399     assert(!IS_M(env));
2400
2401     arm_log_exception(env->exception_index);
2402
2403     /* TODO: Vectored interrupt controller.  */
2404     switch (env->exception_index) {
2405     case EXCP_UDEF:
2406         new_mode = ARM_CPU_MODE_UND;
2407         addr = 0x04;
2408         mask = CPSR_I;
2409         if (env->thumb)
2410             offset = 2;
2411         else
2412             offset = 4;
2413         break;
2414     case EXCP_SWI:
2415         if (semihosting_enabled) {
2416             /* Check for semihosting interrupt.  */
2417             if (env->thumb) {
2418                 mask = arm_lduw_code(env, env->regs[15] - 2, env->bswap_code)
2419                     & 0xff;
2420             } else {
2421                 mask = arm_ldl_code(env, env->regs[15] - 4, env->bswap_code)
2422                     & 0xffffff;
2423             }
2424             /* Only intercept calls from privileged modes, to provide some
2425                semblance of security.  */
2426             if (((mask == 0x123456 && !env->thumb)
2427                     || (mask == 0xab && env->thumb))
2428                   && (env->uncached_cpsr & CPSR_M) != ARM_CPU_MODE_USR) {
2429                 env->regs[0] = do_arm_semihosting(env);
2430                 qemu_log_mask(CPU_LOG_INT, "...handled as semihosting call\n");
2431                 return;
2432             }
2433         }
2434         new_mode = ARM_CPU_MODE_SVC;
2435         addr = 0x08;
2436         mask = CPSR_I;
2437         /* The PC already points to the next instruction.  */
2438         offset = 0;
2439         break;
2440     case EXCP_BKPT:
2441         /* See if this is a semihosting syscall.  */
2442         if (env->thumb && semihosting_enabled) {
2443             mask = arm_lduw_code(env, env->regs[15], env->bswap_code) & 0xff;
2444             if (mask == 0xab
2445                   && (env->uncached_cpsr & CPSR_M) != ARM_CPU_MODE_USR) {
2446                 env->regs[15] += 2;
2447                 env->regs[0] = do_arm_semihosting(env);
2448                 qemu_log_mask(CPU_LOG_INT, "...handled as semihosting call\n");
2449                 return;
2450             }
2451         }
2452         env->cp15.c5_insn = 2;
2453         /* Fall through to prefetch abort.  */
2454     case EXCP_PREFETCH_ABORT:
2455         qemu_log_mask(CPU_LOG_INT, "...with IFSR 0x%x IFAR 0x%x\n",
2456                       env->cp15.c5_insn, env->cp15.c6_insn);
2457         new_mode = ARM_CPU_MODE_ABT;
2458         addr = 0x0c;
2459         mask = CPSR_A | CPSR_I;
2460         offset = 4;
2461         break;
2462     case EXCP_DATA_ABORT:
2463         qemu_log_mask(CPU_LOG_INT, "...with DFSR 0x%x DFAR 0x%x\n",
2464                       env->cp15.c5_data, env->cp15.c6_data);
2465         new_mode = ARM_CPU_MODE_ABT;
2466         addr = 0x10;
2467         mask = CPSR_A | CPSR_I;
2468         offset = 8;
2469         break;
2470     case EXCP_IRQ:
2471         new_mode = ARM_CPU_MODE_IRQ;
2472         addr = 0x18;
2473         /* Disable IRQ and imprecise data aborts.  */
2474         mask = CPSR_A | CPSR_I;
2475         offset = 4;
2476         break;
2477     case EXCP_FIQ:
2478         new_mode = ARM_CPU_MODE_FIQ;
2479         addr = 0x1c;
2480         /* Disable FIQ, IRQ and imprecise data aborts.  */
2481         mask = CPSR_A | CPSR_I | CPSR_F;
2482         offset = 4;
2483         break;
2484     default:
2485         cpu_abort(env, "Unhandled exception 0x%x\n", env->exception_index);
2486         return; /* Never happens.  Keep compiler happy.  */
2487     }
2488     /* High vectors.  */
2489     if (env->cp15.c1_sys & (1 << 13)) {
2490         /* when enabled, base address cannot be remapped.  */
2491         addr += 0xffff0000;
2492     } else {
2493         /* ARM v7 architectures provide a vector base address register to remap
2494          * the interrupt vector table.
2495          * This register is only followed in non-monitor mode, and has a secure
2496          * and un-secure copy. Since the cpu is always in a un-secure operation
2497          * and is never in monitor mode this feature is always active.
2498          * Note: only bits 31:5 are valid.
2499          */
2500         addr += env->cp15.c12_vbar;
2501     }
2502     switch_mode (env, new_mode);
2503     env->spsr = cpsr_read(env);
2504     /* Clear IT bits.  */
2505     env->condexec_bits = 0;
2506     /* Switch to the new mode, and to the correct instruction set.  */
2507     env->uncached_cpsr = (env->uncached_cpsr & ~CPSR_M) | new_mode;
2508     env->uncached_cpsr |= mask;
2509     /* this is a lie, as the was no c1_sys on V4T/V5, but who cares
2510      * and we should just guard the thumb mode on V4 */
2511     if (arm_feature(env, ARM_FEATURE_V4T)) {
2512         env->thumb = (env->cp15.c1_sys & (1 << 30)) != 0;
2513     }
2514     env->regs[14] = env->regs[15] + offset;
2515     env->regs[15] = addr;
2516     cs->interrupt_request |= CPU_INTERRUPT_EXITTB;
2517 }
2518
2519 /* Check section/page access permissions.
2520    Returns the page protection flags, or zero if the access is not
2521    permitted.  */
2522 static inline int check_ap(CPUARMState *env, int ap, int domain_prot,
2523                            int access_type, int is_user)
2524 {
2525   int prot_ro;
2526
2527   if (domain_prot == 3) {
2528     return PAGE_READ | PAGE_WRITE;
2529   }
2530
2531   if (access_type == 1)
2532       prot_ro = 0;
2533   else
2534       prot_ro = PAGE_READ;
2535
2536   switch (ap) {
2537   case 0:
2538       if (access_type == 1)
2539           return 0;
2540       switch ((env->cp15.c1_sys >> 8) & 3) {
2541       case 1:
2542           return is_user ? 0 : PAGE_READ;
2543       case 2:
2544           return PAGE_READ;
2545       default:
2546           return 0;
2547       }
2548   case 1:
2549       return is_user ? 0 : PAGE_READ | PAGE_WRITE;
2550   case 2:
2551       if (is_user)
2552           return prot_ro;
2553       else
2554           return PAGE_READ | PAGE_WRITE;
2555   case 3:
2556       return PAGE_READ | PAGE_WRITE;
2557   case 4: /* Reserved.  */
2558       return 0;
2559   case 5:
2560       return is_user ? 0 : prot_ro;
2561   case 6:
2562       return prot_ro;
2563   case 7:
2564       if (!arm_feature (env, ARM_FEATURE_V6K))
2565           return 0;
2566       return prot_ro;
2567   default:
2568       abort();
2569   }
2570 }
2571
2572 static uint32_t get_level1_table_address(CPUARMState *env, uint32_t address)
2573 {
2574     uint32_t table;
2575
2576     if (address & env->cp15.c2_mask)
2577         table = env->cp15.c2_base1 & 0xffffc000;
2578     else
2579         table = env->cp15.c2_base0 & env->cp15.c2_base_mask;
2580
2581     table |= (address >> 18) & 0x3ffc;
2582     return table;
2583 }
2584
2585 static int get_phys_addr_v5(CPUARMState *env, uint32_t address, int access_type,
2586                             int is_user, hwaddr *phys_ptr,
2587                             int *prot, target_ulong *page_size)
2588 {
2589     int code;
2590     uint32_t table;
2591     uint32_t desc;
2592     int type;
2593     int ap;
2594     int domain;
2595     int domain_prot;
2596     hwaddr phys_addr;
2597
2598     /* Pagetable walk.  */
2599     /* Lookup l1 descriptor.  */
2600     table = get_level1_table_address(env, address);
2601     desc = ldl_phys(table);
2602     type = (desc & 3);
2603     domain = (desc >> 5) & 0x0f;
2604     domain_prot = (env->cp15.c3 >> (domain * 2)) & 3;
2605     if (type == 0) {
2606         /* Section translation fault.  */
2607         code = 5;
2608         goto do_fault;
2609     }
2610     if (domain_prot == 0 || domain_prot == 2) {
2611         if (type == 2)
2612             code = 9; /* Section domain fault.  */
2613         else
2614             code = 11; /* Page domain fault.  */
2615         goto do_fault;
2616     }
2617     if (type == 2) {
2618         /* 1Mb section.  */
2619         phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
2620         ap = (desc >> 10) & 3;
2621         code = 13;
2622         *page_size = 1024 * 1024;
2623     } else {
2624         /* Lookup l2 entry.  */
2625         if (type == 1) {
2626             /* Coarse pagetable.  */
2627             table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
2628         } else {
2629             /* Fine pagetable.  */
2630             table = (desc & 0xfffff000) | ((address >> 8) & 0xffc);
2631         }
2632         desc = ldl_phys(table);
2633         switch (desc & 3) {
2634         case 0: /* Page translation fault.  */
2635             code = 7;
2636             goto do_fault;
2637         case 1: /* 64k page.  */
2638             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
2639             ap = (desc >> (4 + ((address >> 13) & 6))) & 3;
2640             *page_size = 0x10000;
2641             break;
2642         case 2: /* 4k page.  */
2643             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
2644             ap = (desc >> (4 + ((address >> 13) & 6))) & 3;
2645             *page_size = 0x1000;
2646             break;
2647         case 3: /* 1k page.  */
2648             if (type == 1) {
2649                 if (arm_feature(env, ARM_FEATURE_XSCALE)) {
2650                     phys_addr = (desc & 0xfffff000) | (address & 0xfff);
2651                 } else {
2652                     /* Page translation fault.  */
2653                     code = 7;
2654                     goto do_fault;
2655                 }
2656             } else {
2657                 phys_addr = (desc & 0xfffffc00) | (address & 0x3ff);
2658             }
2659             ap = (desc >> 4) & 3;
2660             *page_size = 0x400;
2661             break;
2662         default:
2663             /* Never happens, but compiler isn't smart enough to tell.  */
2664             abort();
2665         }
2666         code = 15;
2667     }
2668     *prot = check_ap(env, ap, domain_prot, access_type, is_user);
2669     if (!*prot) {
2670         /* Access permission fault.  */
2671         goto do_fault;
2672     }
2673     *prot |= PAGE_EXEC;
2674     *phys_ptr = phys_addr;
2675     return 0;
2676 do_fault:
2677     return code | (domain << 4);
2678 }
2679
2680 static int get_phys_addr_v6(CPUARMState *env, uint32_t address, int access_type,
2681                             int is_user, hwaddr *phys_ptr,
2682                             int *prot, target_ulong *page_size)
2683 {
2684     int code;
2685     uint32_t table;
2686     uint32_t desc;
2687     uint32_t xn;
2688     uint32_t pxn = 0;
2689     int type;
2690     int ap;
2691     int domain = 0;
2692     int domain_prot;
2693     hwaddr phys_addr;
2694
2695     /* Pagetable walk.  */
2696     /* Lookup l1 descriptor.  */
2697     table = get_level1_table_address(env, address);
2698     desc = ldl_phys(table);
2699     type = (desc & 3);
2700     if (type == 0 || (type == 3 && !arm_feature(env, ARM_FEATURE_PXN))) {
2701         /* Section translation fault, or attempt to use the encoding
2702          * which is Reserved on implementations without PXN.
2703          */
2704         code = 5;
2705         goto do_fault;
2706     }
2707     if ((type == 1) || !(desc & (1 << 18))) {
2708         /* Page or Section.  */
2709         domain = (desc >> 5) & 0x0f;
2710     }
2711     domain_prot = (env->cp15.c3 >> (domain * 2)) & 3;
2712     if (domain_prot == 0 || domain_prot == 2) {
2713         if (type != 1) {
2714             code = 9; /* Section domain fault.  */
2715         } else {
2716             code = 11; /* Page domain fault.  */
2717         }
2718         goto do_fault;
2719     }
2720     if (type != 1) {
2721         if (desc & (1 << 18)) {
2722             /* Supersection.  */
2723             phys_addr = (desc & 0xff000000) | (address & 0x00ffffff);
2724             *page_size = 0x1000000;
2725         } else {
2726             /* Section.  */
2727             phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
2728             *page_size = 0x100000;
2729         }
2730         ap = ((desc >> 10) & 3) | ((desc >> 13) & 4);
2731         xn = desc & (1 << 4);
2732         pxn = desc & 1;
2733         code = 13;
2734     } else {
2735         if (arm_feature(env, ARM_FEATURE_PXN)) {
2736             pxn = (desc >> 2) & 1;
2737         }
2738         /* Lookup l2 entry.  */
2739         table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
2740         desc = ldl_phys(table);
2741         ap = ((desc >> 4) & 3) | ((desc >> 7) & 4);
2742         switch (desc & 3) {
2743         case 0: /* Page translation fault.  */
2744             code = 7;
2745             goto do_fault;
2746         case 1: /* 64k page.  */
2747             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
2748             xn = desc & (1 << 15);
2749             *page_size = 0x10000;
2750             break;
2751         case 2: case 3: /* 4k page.  */
2752             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
2753             xn = desc & 1;
2754             *page_size = 0x1000;
2755             break;
2756         default:
2757             /* Never happens, but compiler isn't smart enough to tell.  */
2758             abort();
2759         }
2760         code = 15;
2761     }
2762     if (domain_prot == 3) {
2763         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
2764     } else {
2765         if (pxn && !is_user) {
2766             xn = 1;
2767         }
2768         if (xn && access_type == 2)
2769             goto do_fault;
2770
2771         /* The simplified model uses AP[0] as an access control bit.  */
2772         if ((env->cp15.c1_sys & (1 << 29)) && (ap & 1) == 0) {
2773             /* Access flag fault.  */
2774             code = (code == 15) ? 6 : 3;
2775             goto do_fault;
2776         }
2777         *prot = check_ap(env, ap, domain_prot, access_type, is_user);
2778         if (!*prot) {
2779             /* Access permission fault.  */
2780             goto do_fault;
2781         }
2782         if (!xn) {
2783             *prot |= PAGE_EXEC;
2784         }
2785     }
2786     *phys_ptr = phys_addr;
2787     return 0;
2788 do_fault:
2789     return code | (domain << 4);
2790 }
2791
2792 /* Fault type for long-descriptor MMU fault reporting; this corresponds
2793  * to bits [5..2] in the STATUS field in long-format DFSR/IFSR.
2794  */
2795 typedef enum {
2796     translation_fault = 1,
2797     access_fault = 2,
2798     permission_fault = 3,
2799 } MMUFaultType;
2800
2801 static int get_phys_addr_lpae(CPUARMState *env, uint32_t address,
2802                               int access_type, int is_user,
2803                               hwaddr *phys_ptr, int *prot,
2804                               target_ulong *page_size_ptr)
2805 {
2806     /* Read an LPAE long-descriptor translation table. */
2807     MMUFaultType fault_type = translation_fault;
2808     uint32_t level = 1;
2809     uint32_t epd;
2810     uint32_t tsz;
2811     uint64_t ttbr;
2812     int ttbr_select;
2813     int n;
2814     hwaddr descaddr;
2815     uint32_t tableattrs;
2816     target_ulong page_size;
2817     uint32_t attrs;
2818
2819     /* Determine whether this address is in the region controlled by
2820      * TTBR0 or TTBR1 (or if it is in neither region and should fault).
2821      * This is a Non-secure PL0/1 stage 1 translation, so controlled by
2822      * TTBCR/TTBR0/TTBR1 in accordance with ARM ARM DDI0406C table B-32:
2823      */
2824     uint32_t t0sz = extract32(env->cp15.c2_control, 0, 3);
2825     uint32_t t1sz = extract32(env->cp15.c2_control, 16, 3);
2826     if (t0sz && !extract32(address, 32 - t0sz, t0sz)) {
2827         /* there is a ttbr0 region and we are in it (high bits all zero) */
2828         ttbr_select = 0;
2829     } else if (t1sz && !extract32(~address, 32 - t1sz, t1sz)) {
2830         /* there is a ttbr1 region and we are in it (high bits all one) */
2831         ttbr_select = 1;
2832     } else if (!t0sz) {
2833         /* ttbr0 region is "everything not in the ttbr1 region" */
2834         ttbr_select = 0;
2835     } else if (!t1sz) {
2836         /* ttbr1 region is "everything not in the ttbr0 region" */
2837         ttbr_select = 1;
2838     } else {
2839         /* in the gap between the two regions, this is a Translation fault */
2840         fault_type = translation_fault;
2841         goto do_fault;
2842     }
2843
2844     /* Note that QEMU ignores shareability and cacheability attributes,
2845      * so we don't need to do anything with the SH, ORGN, IRGN fields
2846      * in the TTBCR.  Similarly, TTBCR:A1 selects whether we get the
2847      * ASID from TTBR0 or TTBR1, but QEMU's TLB doesn't currently
2848      * implement any ASID-like capability so we can ignore it (instead
2849      * we will always flush the TLB any time the ASID is changed).
2850      */
2851     if (ttbr_select == 0) {
2852         ttbr = ((uint64_t)env->cp15.c2_base0_hi << 32) | env->cp15.c2_base0;
2853         epd = extract32(env->cp15.c2_control, 7, 1);
2854         tsz = t0sz;
2855     } else {
2856         ttbr = ((uint64_t)env->cp15.c2_base1_hi << 32) | env->cp15.c2_base1;
2857         epd = extract32(env->cp15.c2_control, 23, 1);
2858         tsz = t1sz;
2859     }
2860
2861     if (epd) {
2862         /* Translation table walk disabled => Translation fault on TLB miss */
2863         goto do_fault;
2864     }
2865
2866     /* If the region is small enough we will skip straight to a 2nd level
2867      * lookup. This affects the number of bits of the address used in
2868      * combination with the TTBR to find the first descriptor. ('n' here
2869      * matches the usage in the ARM ARM sB3.6.6, where bits [39..n] are
2870      * from the TTBR, [n-1..3] from the vaddr, and [2..0] always zero).
2871      */
2872     if (tsz > 1) {
2873         level = 2;
2874         n = 14 - tsz;
2875     } else {
2876         n = 5 - tsz;
2877     }
2878
2879     /* Clear the vaddr bits which aren't part of the within-region address,
2880      * so that we don't have to special case things when calculating the
2881      * first descriptor address.
2882      */
2883     address &= (0xffffffffU >> tsz);
2884
2885     /* Now we can extract the actual base address from the TTBR */
2886     descaddr = extract64(ttbr, 0, 40);
2887     descaddr &= ~((1ULL << n) - 1);
2888
2889     tableattrs = 0;
2890     for (;;) {
2891         uint64_t descriptor;
2892
2893         descaddr |= ((address >> (9 * (4 - level))) & 0xff8);
2894         descriptor = ldq_phys(descaddr);
2895         if (!(descriptor & 1) ||
2896             (!(descriptor & 2) && (level == 3))) {
2897             /* Invalid, or the Reserved level 3 encoding */
2898             goto do_fault;
2899         }
2900         descaddr = descriptor & 0xfffffff000ULL;
2901
2902         if ((descriptor & 2) && (level < 3)) {
2903             /* Table entry. The top five bits are attributes which  may
2904              * propagate down through lower levels of the table (and
2905              * which are all arranged so that 0 means "no effect", so
2906              * we can gather them up by ORing in the bits at each level).
2907              */
2908             tableattrs |= extract64(descriptor, 59, 5);
2909             level++;
2910             continue;
2911         }
2912         /* Block entry at level 1 or 2, or page entry at level 3.
2913          * These are basically the same thing, although the number
2914          * of bits we pull in from the vaddr varies.
2915          */
2916         page_size = (1 << (39 - (9 * level)));
2917         descaddr |= (address & (page_size - 1));
2918         /* Extract attributes from the descriptor and merge with table attrs */
2919         attrs = extract64(descriptor, 2, 10)
2920             | (extract64(descriptor, 52, 12) << 10);
2921         attrs |= extract32(tableattrs, 0, 2) << 11; /* XN, PXN */
2922         attrs |= extract32(tableattrs, 3, 1) << 5; /* APTable[1] => AP[2] */
2923         /* The sense of AP[1] vs APTable[0] is reversed, as APTable[0] == 1
2924          * means "force PL1 access only", which means forcing AP[1] to 0.
2925          */
2926         if (extract32(tableattrs, 2, 1)) {
2927             attrs &= ~(1 << 4);
2928         }
2929         /* Since we're always in the Non-secure state, NSTable is ignored. */
2930         break;
2931     }
2932     /* Here descaddr is the final physical address, and attributes
2933      * are all in attrs.
2934      */
2935     fault_type = access_fault;
2936     if ((attrs & (1 << 8)) == 0) {
2937         /* Access flag */
2938         goto do_fault;
2939     }
2940     fault_type = permission_fault;
2941     if (is_user && !(attrs & (1 << 4))) {
2942         /* Unprivileged access not enabled */
2943         goto do_fault;
2944     }
2945     *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
2946     if (attrs & (1 << 12) || (!is_user && (attrs & (1 << 11)))) {
2947         /* XN or PXN */
2948         if (access_type == 2) {
2949             goto do_fault;
2950         }
2951         *prot &= ~PAGE_EXEC;
2952     }
2953     if (attrs & (1 << 5)) {
2954         /* Write access forbidden */
2955         if (access_type == 1) {
2956             goto do_fault;
2957         }
2958         *prot &= ~PAGE_WRITE;
2959     }
2960
2961     *phys_ptr = descaddr;
2962     *page_size_ptr = page_size;
2963     return 0;
2964
2965 do_fault:
2966     /* Long-descriptor format IFSR/DFSR value */
2967     return (1 << 9) | (fault_type << 2) | level;
2968 }
2969
2970 static int get_phys_addr_mpu(CPUARMState *env, uint32_t address,
2971                              int access_type, int is_user,
2972                              hwaddr *phys_ptr, int *prot)
2973 {
2974     int n;
2975     uint32_t mask;
2976     uint32_t base;
2977
2978     *phys_ptr = address;
2979     for (n = 7; n >= 0; n--) {
2980         base = env->cp15.c6_region[n];
2981         if ((base & 1) == 0)
2982             continue;
2983         mask = 1 << ((base >> 1) & 0x1f);
2984         /* Keep this shift separate from the above to avoid an
2985            (undefined) << 32.  */
2986         mask = (mask << 1) - 1;
2987         if (((base ^ address) & ~mask) == 0)
2988             break;
2989     }
2990     if (n < 0)
2991         return 2;
2992
2993     if (access_type == 2) {
2994         mask = env->cp15.c5_insn;
2995     } else {
2996         mask = env->cp15.c5_data;
2997     }
2998     mask = (mask >> (n * 4)) & 0xf;
2999     switch (mask) {
3000     case 0:
3001         return 1;
3002     case 1:
3003         if (is_user)
3004           return 1;
3005         *prot = PAGE_READ | PAGE_WRITE;
3006         break;
3007     case 2:
3008         *prot = PAGE_READ;
3009         if (!is_user)
3010             *prot |= PAGE_WRITE;
3011         break;
3012     case 3:
3013         *prot = PAGE_READ | PAGE_WRITE;
3014         break;
3015     case 5:
3016         if (is_user)
3017             return 1;
3018         *prot = PAGE_READ;
3019         break;
3020     case 6:
3021         *prot = PAGE_READ;
3022         break;
3023     default:
3024         /* Bad permission.  */
3025         return 1;
3026     }
3027     *prot |= PAGE_EXEC;
3028     return 0;
3029 }
3030
3031 /* get_phys_addr - get the physical address for this virtual address
3032  *
3033  * Find the physical address corresponding to the given virtual address,
3034  * by doing a translation table walk on MMU based systems or using the
3035  * MPU state on MPU based systems.
3036  *
3037  * Returns 0 if the translation was successful. Otherwise, phys_ptr,
3038  * prot and page_size are not filled in, and the return value provides
3039  * information on why the translation aborted, in the format of a
3040  * DFSR/IFSR fault register, with the following caveats:
3041  *  * we honour the short vs long DFSR format differences.
3042  *  * the WnR bit is never set (the caller must do this).
3043  *  * for MPU based systems we don't bother to return a full FSR format
3044  *    value.
3045  *
3046  * @env: CPUARMState
3047  * @address: virtual address to get physical address for
3048  * @access_type: 0 for read, 1 for write, 2 for execute
3049  * @is_user: 0 for privileged access, 1 for user
3050  * @phys_ptr: set to the physical address corresponding to the virtual address
3051  * @prot: set to the permissions for the page containing phys_ptr
3052  * @page_size: set to the size of the page containing phys_ptr
3053  */
3054 static inline int get_phys_addr(CPUARMState *env, uint32_t address,
3055                                 int access_type, int is_user,
3056                                 hwaddr *phys_ptr, int *prot,
3057                                 target_ulong *page_size)
3058 {
3059     /* Fast Context Switch Extension.  */
3060     if (address < 0x02000000)
3061         address += env->cp15.c13_fcse;
3062
3063     if ((env->cp15.c1_sys & 1) == 0) {
3064         /* MMU/MPU disabled.  */
3065         *phys_ptr = address;
3066         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
3067         *page_size = TARGET_PAGE_SIZE;
3068         return 0;
3069     } else if (arm_feature(env, ARM_FEATURE_MPU)) {
3070         *page_size = TARGET_PAGE_SIZE;
3071         return get_phys_addr_mpu(env, address, access_type, is_user, phys_ptr,
3072                                  prot);
3073     } else if (extended_addresses_enabled(env)) {
3074         return get_phys_addr_lpae(env, address, access_type, is_user, phys_ptr,
3075                                   prot, page_size);
3076     } else if (env->cp15.c1_sys & (1 << 23)) {
3077         return get_phys_addr_v6(env, address, access_type, is_user, phys_ptr,
3078                                 prot, page_size);
3079     } else {
3080         return get_phys_addr_v5(env, address, access_type, is_user, phys_ptr,
3081                                 prot, page_size);
3082     }
3083 }
3084
3085 int cpu_arm_handle_mmu_fault (CPUARMState *env, target_ulong address,
3086                               int access_type, int mmu_idx)
3087 {
3088     hwaddr phys_addr;
3089     target_ulong page_size;
3090     int prot;
3091     int ret, is_user;
3092
3093     is_user = mmu_idx == MMU_USER_IDX;
3094     ret = get_phys_addr(env, address, access_type, is_user, &phys_addr, &prot,
3095                         &page_size);
3096     if (ret == 0) {
3097         /* Map a single [sub]page.  */
3098         phys_addr &= ~(hwaddr)0x3ff;
3099         address &= ~(uint32_t)0x3ff;
3100         tlb_set_page (env, address, phys_addr, prot, mmu_idx, page_size);
3101         return 0;
3102     }
3103
3104     if (access_type == 2) {
3105         env->cp15.c5_insn = ret;
3106         env->cp15.c6_insn = address;
3107         env->exception_index = EXCP_PREFETCH_ABORT;
3108     } else {
3109         env->cp15.c5_data = ret;
3110         if (access_type == 1 && arm_feature(env, ARM_FEATURE_V6))
3111             env->cp15.c5_data |= (1 << 11);
3112         env->cp15.c6_data = address;
3113         env->exception_index = EXCP_DATA_ABORT;
3114     }
3115     return 1;
3116 }
3117
3118 hwaddr arm_cpu_get_phys_page_debug(CPUState *cs, vaddr addr)
3119 {
3120     ARMCPU *cpu = ARM_CPU(cs);
3121     hwaddr phys_addr;
3122     target_ulong page_size;
3123     int prot;
3124     int ret;
3125
3126     ret = get_phys_addr(&cpu->env, addr, 0, 0, &phys_addr, &prot, &page_size);
3127
3128     if (ret != 0) {
3129         return -1;
3130     }
3131
3132     return phys_addr;
3133 }
3134
3135 void HELPER(set_r13_banked)(CPUARMState *env, uint32_t mode, uint32_t val)
3136 {
3137     if ((env->uncached_cpsr & CPSR_M) == mode) {
3138         env->regs[13] = val;
3139     } else {
3140         env->banked_r13[bank_number(mode)] = val;
3141     }
3142 }
3143
3144 uint32_t HELPER(get_r13_banked)(CPUARMState *env, uint32_t mode)
3145 {
3146     if ((env->uncached_cpsr & CPSR_M) == mode) {
3147         return env->regs[13];
3148     } else {
3149         return env->banked_r13[bank_number(mode)];
3150     }
3151 }
3152
3153 uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
3154 {
3155     switch (reg) {
3156     case 0: /* APSR */
3157         return xpsr_read(env) & 0xf8000000;
3158     case 1: /* IAPSR */
3159         return xpsr_read(env) & 0xf80001ff;
3160     case 2: /* EAPSR */
3161         return xpsr_read(env) & 0xff00fc00;
3162     case 3: /* xPSR */
3163         return xpsr_read(env) & 0xff00fdff;
3164     case 5: /* IPSR */
3165         return xpsr_read(env) & 0x000001ff;
3166     case 6: /* EPSR */
3167         return xpsr_read(env) & 0x0700fc00;
3168     case 7: /* IEPSR */
3169         return xpsr_read(env) & 0x0700edff;
3170     case 8: /* MSP */
3171         return env->v7m.current_sp ? env->v7m.other_sp : env->regs[13];
3172     case 9: /* PSP */
3173         return env->v7m.current_sp ? env->regs[13] : env->v7m.other_sp;
3174     case 16: /* PRIMASK */
3175         return (env->uncached_cpsr & CPSR_I) != 0;
3176     case 17: /* BASEPRI */
3177     case 18: /* BASEPRI_MAX */
3178         return env->v7m.basepri;
3179     case 19: /* FAULTMASK */
3180         return (env->uncached_cpsr & CPSR_F) != 0;
3181     case 20: /* CONTROL */
3182         return env->v7m.control;
3183     default:
3184         /* ??? For debugging only.  */
3185         cpu_abort(env, "Unimplemented system register read (%d)\n", reg);
3186         return 0;
3187     }
3188 }
3189
3190 void HELPER(v7m_msr)(CPUARMState *env, uint32_t reg, uint32_t val)
3191 {
3192     switch (reg) {
3193     case 0: /* APSR */
3194         xpsr_write(env, val, 0xf8000000);
3195         break;
3196     case 1: /* IAPSR */
3197         xpsr_write(env, val, 0xf8000000);
3198         break;
3199     case 2: /* EAPSR */
3200         xpsr_write(env, val, 0xfe00fc00);
3201         break;
3202     case 3: /* xPSR */
3203         xpsr_write(env, val, 0xfe00fc00);
3204         break;
3205     case 5: /* IPSR */
3206         /* IPSR bits are readonly.  */
3207         break;
3208     case 6: /* EPSR */
3209         xpsr_write(env, val, 0x0600fc00);
3210         break;
3211     case 7: /* IEPSR */
3212         xpsr_write(env, val, 0x0600fc00);
3213         break;
3214     case 8: /* MSP */
3215         if (env->v7m.current_sp)
3216             env->v7m.other_sp = val;
3217         else
3218             env->regs[13] = val;
3219         break;
3220     case 9: /* PSP */
3221         if (env->v7m.current_sp)
3222             env->regs[13] = val;
3223         else
3224             env->v7m.other_sp = val;
3225         break;
3226     case 16: /* PRIMASK */
3227         if (val & 1)
3228             env->uncached_cpsr |= CPSR_I;
3229         else
3230             env->uncached_cpsr &= ~CPSR_I;
3231         break;
3232     case 17: /* BASEPRI */
3233         env->v7m.basepri = val & 0xff;
3234         break;
3235     case 18: /* BASEPRI_MAX */
3236         val &= 0xff;
3237         if (val != 0 && (val < env->v7m.basepri || env->v7m.basepri == 0))
3238             env->v7m.basepri = val;
3239         break;
3240     case 19: /* FAULTMASK */
3241         if (val & 1)
3242             env->uncached_cpsr |= CPSR_F;
3243         else
3244             env->uncached_cpsr &= ~CPSR_F;
3245         break;
3246     case 20: /* CONTROL */
3247         env->v7m.control = val & 3;
3248         switch_v7m_sp(env, (val & 2) != 0);
3249         break;
3250     default:
3251         /* ??? For debugging only.  */
3252         cpu_abort(env, "Unimplemented system register write (%d)\n", reg);
3253         return;
3254     }
3255 }
3256
3257 #endif
3258
3259 /* Note that signed overflow is undefined in C.  The following routines are
3260    careful to use unsigned types where modulo arithmetic is required.
3261    Failure to do so _will_ break on newer gcc.  */
3262
3263 /* Signed saturating arithmetic.  */
3264
3265 /* Perform 16-bit signed saturating addition.  */
3266 static inline uint16_t add16_sat(uint16_t a, uint16_t b)
3267 {
3268     uint16_t res;
3269
3270     res = a + b;
3271     if (((res ^ a) & 0x8000) && !((a ^ b) & 0x8000)) {
3272         if (a & 0x8000)
3273             res = 0x8000;
3274         else
3275             res = 0x7fff;
3276     }
3277     return res;
3278 }
3279
3280 /* Perform 8-bit signed saturating addition.  */
3281 static inline uint8_t add8_sat(uint8_t a, uint8_t b)
3282 {
3283     uint8_t res;
3284
3285     res = a + b;
3286     if (((res ^ a) & 0x80) && !((a ^ b) & 0x80)) {
3287         if (a & 0x80)
3288             res = 0x80;
3289         else
3290             res = 0x7f;
3291     }
3292     return res;
3293 }
3294
3295 /* Perform 16-bit signed saturating subtraction.  */
3296 static inline uint16_t sub16_sat(uint16_t a, uint16_t b)
3297 {
3298     uint16_t res;
3299
3300     res = a - b;
3301     if (((res ^ a) & 0x8000) && ((a ^ b) & 0x8000)) {
3302         if (a & 0x8000)
3303             res = 0x8000;
3304         else
3305             res = 0x7fff;
3306     }
3307     return res;
3308 }
3309
3310 /* Perform 8-bit signed saturating subtraction.  */
3311 static inline uint8_t sub8_sat(uint8_t a, uint8_t b)
3312 {
3313     uint8_t res;
3314
3315     res = a - b;
3316     if (((res ^ a) & 0x80) && ((a ^ b) & 0x80)) {
3317         if (a & 0x80)
3318             res = 0x80;
3319         else
3320             res = 0x7f;
3321     }
3322     return res;
3323 }
3324
3325 #define ADD16(a, b, n) RESULT(add16_sat(a, b), n, 16);
3326 #define SUB16(a, b, n) RESULT(sub16_sat(a, b), n, 16);
3327 #define ADD8(a, b, n)  RESULT(add8_sat(a, b), n, 8);
3328 #define SUB8(a, b, n)  RESULT(sub8_sat(a, b), n, 8);
3329 #define PFX q
3330
3331 #include "op_addsub.h"
3332
3333 /* Unsigned saturating arithmetic.  */
3334 static inline uint16_t add16_usat(uint16_t a, uint16_t b)
3335 {
3336     uint16_t res;
3337     res = a + b;
3338     if (res < a)
3339         res = 0xffff;
3340     return res;
3341 }
3342
3343 static inline uint16_t sub16_usat(uint16_t a, uint16_t b)
3344 {
3345     if (a > b)
3346         return a - b;
3347     else
3348         return 0;
3349 }
3350
3351 static inline uint8_t add8_usat(uint8_t a, uint8_t b)
3352 {
3353     uint8_t res;
3354     res = a + b;
3355     if (res < a)
3356         res = 0xff;
3357     return res;
3358 }
3359
3360 static inline uint8_t sub8_usat(uint8_t a, uint8_t b)
3361 {
3362     if (a > b)
3363         return a - b;
3364     else
3365         return 0;
3366 }
3367
3368 #define ADD16(a, b, n) RESULT(add16_usat(a, b), n, 16);
3369 #define SUB16(a, b, n) RESULT(sub16_usat(a, b), n, 16);
3370 #define ADD8(a, b, n)  RESULT(add8_usat(a, b), n, 8);
3371 #define SUB8(a, b, n)  RESULT(sub8_usat(a, b), n, 8);
3372 #define PFX uq
3373
3374 #include "op_addsub.h"
3375
3376 /* Signed modulo arithmetic.  */
3377 #define SARITH16(a, b, n, op) do { \
3378     int32_t sum; \
3379     sum = (int32_t)(int16_t)(a) op (int32_t)(int16_t)(b); \
3380     RESULT(sum, n, 16); \
3381     if (sum >= 0) \
3382         ge |= 3 << (n * 2); \
3383     } while(0)
3384
3385 #define SARITH8(a, b, n, op) do { \
3386     int32_t sum; \
3387     sum = (int32_t)(int8_t)(a) op (int32_t)(int8_t)(b); \
3388     RESULT(sum, n, 8); \
3389     if (sum >= 0) \
3390         ge |= 1 << n; \
3391     } while(0)
3392
3393
3394 #define ADD16(a, b, n) SARITH16(a, b, n, +)
3395 #define SUB16(a, b, n) SARITH16(a, b, n, -)
3396 #define ADD8(a, b, n)  SARITH8(a, b, n, +)
3397 #define SUB8(a, b, n)  SARITH8(a, b, n, -)
3398 #define PFX s
3399 #define ARITH_GE
3400
3401 #include "op_addsub.h"
3402
3403 /* Unsigned modulo arithmetic.  */
3404 #define ADD16(a, b, n) do { \
3405     uint32_t sum; \
3406     sum = (uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b); \
3407     RESULT(sum, n, 16); \
3408     if ((sum >> 16) == 1) \
3409         ge |= 3 << (n * 2); \
3410     } while(0)
3411
3412 #define ADD8(a, b, n) do { \
3413     uint32_t sum; \
3414     sum = (uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b); \
3415     RESULT(sum, n, 8); \
3416     if ((sum >> 8) == 1) \
3417         ge |= 1 << n; \
3418     } while(0)
3419
3420 #define SUB16(a, b, n) do { \
3421     uint32_t sum; \
3422     sum = (uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b); \
3423     RESULT(sum, n, 16); \
3424     if ((sum >> 16) == 0) \
3425         ge |= 3 << (n * 2); \
3426     } while(0)
3427
3428 #define SUB8(a, b, n) do { \
3429     uint32_t sum; \
3430     sum = (uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b); \
3431     RESULT(sum, n, 8); \
3432     if ((sum >> 8) == 0) \
3433         ge |= 1 << n; \
3434     } while(0)
3435
3436 #define PFX u
3437 #define ARITH_GE
3438
3439 #include "op_addsub.h"
3440
3441 /* Halved signed arithmetic.  */
3442 #define ADD16(a, b, n) \
3443   RESULT(((int32_t)(int16_t)(a) + (int32_t)(int16_t)(b)) >> 1, n, 16)
3444 #define SUB16(a, b, n) \
3445   RESULT(((int32_t)(int16_t)(a) - (int32_t)(int16_t)(b)) >> 1, n, 16)
3446 #define ADD8(a, b, n) \
3447   RESULT(((int32_t)(int8_t)(a) + (int32_t)(int8_t)(b)) >> 1, n, 8)
3448 #define SUB8(a, b, n) \
3449   RESULT(((int32_t)(int8_t)(a) - (int32_t)(int8_t)(b)) >> 1, n, 8)
3450 #define PFX sh
3451
3452 #include "op_addsub.h"
3453
3454 /* Halved unsigned arithmetic.  */
3455 #define ADD16(a, b, n) \
3456   RESULT(((uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b)) >> 1, n, 16)
3457 #define SUB16(a, b, n) \
3458   RESULT(((uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b)) >> 1, n, 16)
3459 #define ADD8(a, b, n) \
3460   RESULT(((uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b)) >> 1, n, 8)
3461 #define SUB8(a, b, n) \
3462   RESULT(((uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b)) >> 1, n, 8)
3463 #define PFX uh
3464
3465 #include "op_addsub.h"
3466
3467 static inline uint8_t do_usad(uint8_t a, uint8_t b)
3468 {
3469     if (a > b)
3470         return a - b;
3471     else
3472         return b - a;
3473 }
3474
3475 /* Unsigned sum of absolute byte differences.  */
3476 uint32_t HELPER(usad8)(uint32_t a, uint32_t b)
3477 {
3478     uint32_t sum;
3479     sum = do_usad(a, b);
3480     sum += do_usad(a >> 8, b >> 8);
3481     sum += do_usad(a >> 16, b >>16);
3482     sum += do_usad(a >> 24, b >> 24);
3483     return sum;
3484 }
3485
3486 /* For ARMv6 SEL instruction.  */
3487 uint32_t HELPER(sel_flags)(uint32_t flags, uint32_t a, uint32_t b)
3488 {
3489     uint32_t mask;
3490
3491     mask = 0;
3492     if (flags & 1)
3493         mask |= 0xff;
3494     if (flags & 2)
3495         mask |= 0xff00;
3496     if (flags & 4)
3497         mask |= 0xff0000;
3498     if (flags & 8)
3499         mask |= 0xff000000;
3500     return (a & mask) | (b & ~mask);
3501 }
3502
3503 /* VFP support.  We follow the convention used for VFP instructions:
3504    Single precision routines have a "s" suffix, double precision a
3505    "d" suffix.  */
3506
3507 /* Convert host exception flags to vfp form.  */
3508 static inline int vfp_exceptbits_from_host(int host_bits)
3509 {
3510     int target_bits = 0;
3511
3512     if (host_bits & float_flag_invalid)
3513         target_bits |= 1;
3514     if (host_bits & float_flag_divbyzero)
3515         target_bits |= 2;
3516     if (host_bits & float_flag_overflow)
3517         target_bits |= 4;
3518     if (host_bits & (float_flag_underflow | float_flag_output_denormal))
3519         target_bits |= 8;
3520     if (host_bits & float_flag_inexact)
3521         target_bits |= 0x10;
3522     if (host_bits & float_flag_input_denormal)
3523         target_bits |= 0x80;
3524     return target_bits;
3525 }
3526
3527 uint32_t HELPER(vfp_get_fpscr)(CPUARMState *env)
3528 {
3529     int i;
3530     uint32_t fpscr;
3531
3532     fpscr = (env->vfp.xregs[ARM_VFP_FPSCR] & 0xffc8ffff)
3533             | (env->vfp.vec_len << 16)
3534             | (env->vfp.vec_stride << 20);
3535     i = get_float_exception_flags(&env->vfp.fp_status);
3536     i |= get_float_exception_flags(&env->vfp.standard_fp_status);
3537     fpscr |= vfp_exceptbits_from_host(i);
3538     return fpscr;
3539 }
3540
3541 uint32_t vfp_get_fpscr(CPUARMState *env)
3542 {
3543     return HELPER(vfp_get_fpscr)(env);
3544 }
3545
3546 /* Convert vfp exception flags to target form.  */
3547 static inline int vfp_exceptbits_to_host(int target_bits)
3548 {
3549     int host_bits = 0;
3550
3551     if (target_bits & 1)
3552         host_bits |= float_flag_invalid;
3553     if (target_bits & 2)
3554         host_bits |= float_flag_divbyzero;
3555     if (target_bits & 4)
3556         host_bits |= float_flag_overflow;
3557     if (target_bits & 8)
3558         host_bits |= float_flag_underflow;
3559     if (target_bits & 0x10)
3560         host_bits |= float_flag_inexact;
3561     if (target_bits & 0x80)
3562         host_bits |= float_flag_input_denormal;
3563     return host_bits;
3564 }
3565
3566 void HELPER(vfp_set_fpscr)(CPUARMState *env, uint32_t val)
3567 {
3568     int i;
3569     uint32_t changed;
3570
3571     changed = env->vfp.xregs[ARM_VFP_FPSCR];
3572     env->vfp.xregs[ARM_VFP_FPSCR] = (val & 0xffc8ffff);
3573     env->vfp.vec_len = (val >> 16) & 7;
3574     env->vfp.vec_stride = (val >> 20) & 3;
3575
3576     changed ^= val;
3577     if (changed & (3 << 22)) {
3578         i = (val >> 22) & 3;
3579         switch (i) {
3580         case 0:
3581             i = float_round_nearest_even;
3582             break;
3583         case 1:
3584             i = float_round_up;
3585             break;
3586         case 2:
3587             i = float_round_down;
3588             break;
3589         case 3:
3590             i = float_round_to_zero;
3591             break;
3592         }
3593         set_float_rounding_mode(i, &env->vfp.fp_status);
3594     }
3595     if (changed & (1 << 24)) {
3596         set_flush_to_zero((val & (1 << 24)) != 0, &env->vfp.fp_status);
3597         set_flush_inputs_to_zero((val & (1 << 24)) != 0, &env->vfp.fp_status);
3598     }
3599     if (changed & (1 << 25))
3600         set_default_nan_mode((val & (1 << 25)) != 0, &env->vfp.fp_status);
3601
3602     i = vfp_exceptbits_to_host(val);
3603     set_float_exception_flags(i, &env->vfp.fp_status);
3604     set_float_exception_flags(0, &env->vfp.standard_fp_status);
3605 }
3606
3607 void vfp_set_fpscr(CPUARMState *env, uint32_t val)
3608 {
3609     HELPER(vfp_set_fpscr)(env, val);
3610 }
3611
3612 #define VFP_HELPER(name, p) HELPER(glue(glue(vfp_,name),p))
3613
3614 #define VFP_BINOP(name) \
3615 float32 VFP_HELPER(name, s)(float32 a, float32 b, void *fpstp) \
3616 { \
3617     float_status *fpst = fpstp; \
3618     return float32_ ## name(a, b, fpst); \
3619 } \
3620 float64 VFP_HELPER(name, d)(float64 a, float64 b, void *fpstp) \
3621 { \
3622     float_status *fpst = fpstp; \
3623     return float64_ ## name(a, b, fpst); \
3624 }
3625 VFP_BINOP(add)
3626 VFP_BINOP(sub)
3627 VFP_BINOP(mul)
3628 VFP_BINOP(div)
3629 #undef VFP_BINOP
3630
3631 float32 VFP_HELPER(neg, s)(float32 a)
3632 {
3633     return float32_chs(a);
3634 }
3635
3636 float64 VFP_HELPER(neg, d)(float64 a)
3637 {
3638     return float64_chs(a);
3639 }
3640
3641 float32 VFP_HELPER(abs, s)(float32 a)
3642 {
3643     return float32_abs(a);
3644 }
3645
3646 float64 VFP_HELPER(abs, d)(float64 a)
3647 {
3648     return float64_abs(a);
3649 }
3650
3651 float32 VFP_HELPER(sqrt, s)(float32 a, CPUARMState *env)
3652 {
3653     return float32_sqrt(a, &env->vfp.fp_status);
3654 }
3655
3656 float64 VFP_HELPER(sqrt, d)(float64 a, CPUARMState *env)
3657 {
3658     return float64_sqrt(a, &env->vfp.fp_status);
3659 }
3660
3661 /* XXX: check quiet/signaling case */
3662 #define DO_VFP_cmp(p, type) \
3663 void VFP_HELPER(cmp, p)(type a, type b, CPUARMState *env)  \
3664 { \
3665     uint32_t flags; \
3666     switch(type ## _compare_quiet(a, b, &env->vfp.fp_status)) { \
3667     case 0: flags = 0x6; break; \
3668     case -1: flags = 0x8; break; \
3669     case 1: flags = 0x2; break; \
3670     default: case 2: flags = 0x3; break; \
3671     } \
3672     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
3673         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
3674 } \
3675 void VFP_HELPER(cmpe, p)(type a, type b, CPUARMState *env) \
3676 { \
3677     uint32_t flags; \
3678     switch(type ## _compare(a, b, &env->vfp.fp_status)) { \
3679     case 0: flags = 0x6; break; \
3680     case -1: flags = 0x8; break; \
3681     case 1: flags = 0x2; break; \
3682     default: case 2: flags = 0x3; break; \
3683     } \
3684     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
3685         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
3686 }
3687 DO_VFP_cmp(s, float32)
3688 DO_VFP_cmp(d, float64)
3689 #undef DO_VFP_cmp
3690
3691 /* Integer to float and float to integer conversions */
3692
3693 #define CONV_ITOF(name, fsz, sign) \
3694     float##fsz HELPER(name)(uint32_t x, void *fpstp) \
3695 { \
3696     float_status *fpst = fpstp; \
3697     return sign##int32_to_##float##fsz((sign##int32_t)x, fpst); \
3698 }
3699
3700 #define CONV_FTOI(name, fsz, sign, round) \
3701 uint32_t HELPER(name)(float##fsz x, void *fpstp) \
3702 { \
3703     float_status *fpst = fpstp; \
3704     if (float##fsz##_is_any_nan(x)) { \
3705         float_raise(float_flag_invalid, fpst); \
3706         return 0; \
3707     } \
3708     return float##fsz##_to_##sign##int32##round(x, fpst); \
3709 }
3710
3711 #define FLOAT_CONVS(name, p, fsz, sign) \
3712 CONV_ITOF(vfp_##name##to##p, fsz, sign) \
3713 CONV_FTOI(vfp_to##name##p, fsz, sign, ) \
3714 CONV_FTOI(vfp_to##name##z##p, fsz, sign, _round_to_zero)
3715
3716 FLOAT_CONVS(si, s, 32, )
3717 FLOAT_CONVS(si, d, 64, )
3718 FLOAT_CONVS(ui, s, 32, u)
3719 FLOAT_CONVS(ui, d, 64, u)
3720
3721 #undef CONV_ITOF
3722 #undef CONV_FTOI
3723 #undef FLOAT_CONVS
3724
3725 /* floating point conversion */
3726 float64 VFP_HELPER(fcvtd, s)(float32 x, CPUARMState *env)
3727 {
3728     float64 r = float32_to_float64(x, &env->vfp.fp_status);
3729     /* ARM requires that S<->D conversion of any kind of NaN generates
3730      * a quiet NaN by forcing the most significant frac bit to 1.
3731      */
3732     return float64_maybe_silence_nan(r);
3733 }
3734
3735 float32 VFP_HELPER(fcvts, d)(float64 x, CPUARMState *env)
3736 {
3737     float32 r =  float64_to_float32(x, &env->vfp.fp_status);
3738     /* ARM requires that S<->D conversion of any kind of NaN generates
3739      * a quiet NaN by forcing the most significant frac bit to 1.
3740      */
3741     return float32_maybe_silence_nan(r);
3742 }
3743
3744 /* VFP3 fixed point conversion.  */
3745 #define VFP_CONV_FIX(name, p, fsz, itype, sign) \
3746 float##fsz HELPER(vfp_##name##to##p)(uint##fsz##_t  x, uint32_t shift, \
3747                                     void *fpstp) \
3748 { \
3749     float_status *fpst = fpstp; \
3750     float##fsz tmp; \
3751     tmp = sign##int32_to_##float##fsz((itype##_t)x, fpst); \
3752     return float##fsz##_scalbn(tmp, -(int)shift, fpst); \
3753 } \
3754 uint##fsz##_t HELPER(vfp_to##name##p)(float##fsz x, uint32_t shift, \
3755                                        void *fpstp) \
3756 { \
3757     float_status *fpst = fpstp; \
3758     float##fsz tmp; \
3759     if (float##fsz##_is_any_nan(x)) { \
3760         float_raise(float_flag_invalid, fpst); \
3761         return 0; \
3762     } \
3763     tmp = float##fsz##_scalbn(x, shift, fpst); \
3764     return float##fsz##_to_##itype##_round_to_zero(tmp, fpst); \
3765 }
3766
3767 VFP_CONV_FIX(sh, d, 64, int16, )
3768 VFP_CONV_FIX(sl, d, 64, int32, )
3769 VFP_CONV_FIX(uh, d, 64, uint16, u)
3770 VFP_CONV_FIX(ul, d, 64, uint32, u)
3771 VFP_CONV_FIX(sh, s, 32, int16, )
3772 VFP_CONV_FIX(sl, s, 32, int32, )
3773 VFP_CONV_FIX(uh, s, 32, uint16, u)
3774 VFP_CONV_FIX(ul, s, 32, uint32, u)
3775 #undef VFP_CONV_FIX
3776
3777 /* Half precision conversions.  */
3778 static float32 do_fcvt_f16_to_f32(uint32_t a, CPUARMState *env, float_status *s)
3779 {
3780     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
3781     float32 r = float16_to_float32(make_float16(a), ieee, s);
3782     if (ieee) {
3783         return float32_maybe_silence_nan(r);
3784     }
3785     return r;
3786 }
3787
3788 static uint32_t do_fcvt_f32_to_f16(float32 a, CPUARMState *env, float_status *s)
3789 {
3790     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
3791     float16 r = float32_to_float16(a, ieee, s);
3792     if (ieee) {
3793         r = float16_maybe_silence_nan(r);
3794     }
3795     return float16_val(r);
3796 }
3797
3798 float32 HELPER(neon_fcvt_f16_to_f32)(uint32_t a, CPUARMState *env)
3799 {
3800     return do_fcvt_f16_to_f32(a, env, &env->vfp.standard_fp_status);
3801 }
3802
3803 uint32_t HELPER(neon_fcvt_f32_to_f16)(float32 a, CPUARMState *env)
3804 {
3805     return do_fcvt_f32_to_f16(a, env, &env->vfp.standard_fp_status);
3806 }
3807
3808 float32 HELPER(vfp_fcvt_f16_to_f32)(uint32_t a, CPUARMState *env)
3809 {
3810     return do_fcvt_f16_to_f32(a, env, &env->vfp.fp_status);
3811 }
3812
3813 uint32_t HELPER(vfp_fcvt_f32_to_f16)(float32 a, CPUARMState *env)
3814 {
3815     return do_fcvt_f32_to_f16(a, env, &env->vfp.fp_status);
3816 }
3817
3818 #define float32_two make_float32(0x40000000)
3819 #define float32_three make_float32(0x40400000)
3820 #define float32_one_point_five make_float32(0x3fc00000)
3821
3822 float32 HELPER(recps_f32)(float32 a, float32 b, CPUARMState *env)
3823 {
3824     float_status *s = &env->vfp.standard_fp_status;
3825     if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
3826         (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
3827         if (!(float32_is_zero(a) || float32_is_zero(b))) {
3828             float_raise(float_flag_input_denormal, s);
3829         }
3830         return float32_two;
3831     }
3832     return float32_sub(float32_two, float32_mul(a, b, s), s);
3833 }
3834
3835 float32 HELPER(rsqrts_f32)(float32 a, float32 b, CPUARMState *env)
3836 {
3837     float_status *s = &env->vfp.standard_fp_status;
3838     float32 product;
3839     if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
3840         (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
3841         if (!(float32_is_zero(a) || float32_is_zero(b))) {
3842             float_raise(float_flag_input_denormal, s);
3843         }
3844         return float32_one_point_five;
3845     }
3846     product = float32_mul(a, b, s);
3847     return float32_div(float32_sub(float32_three, product, s), float32_two, s);
3848 }
3849
3850 /* NEON helpers.  */
3851
3852 /* Constants 256 and 512 are used in some helpers; we avoid relying on
3853  * int->float conversions at run-time.  */
3854 #define float64_256 make_float64(0x4070000000000000LL)
3855 #define float64_512 make_float64(0x4080000000000000LL)
3856
3857 /* The algorithm that must be used to calculate the estimate
3858  * is specified by the ARM ARM.
3859  */
3860 static float64 recip_estimate(float64 a, CPUARMState *env)
3861 {
3862     /* These calculations mustn't set any fp exception flags,
3863      * so we use a local copy of the fp_status.
3864      */
3865     float_status dummy_status = env->vfp.standard_fp_status;
3866     float_status *s = &dummy_status;
3867     /* q = (int)(a * 512.0) */
3868     float64 q = float64_mul(float64_512, a, s);
3869     int64_t q_int = float64_to_int64_round_to_zero(q, s);
3870
3871     /* r = 1.0 / (((double)q + 0.5) / 512.0) */
3872     q = int64_to_float64(q_int, s);
3873     q = float64_add(q, float64_half, s);
3874     q = float64_div(q, float64_512, s);
3875     q = float64_div(float64_one, q, s);
3876
3877     /* s = (int)(256.0 * r + 0.5) */
3878     q = float64_mul(q, float64_256, s);
3879     q = float64_add(q, float64_half, s);
3880     q_int = float64_to_int64_round_to_zero(q, s);
3881
3882     /* return (double)s / 256.0 */
3883     return float64_div(int64_to_float64(q_int, s), float64_256, s);
3884 }
3885
3886 float32 HELPER(recpe_f32)(float32 a, CPUARMState *env)
3887 {
3888     float_status *s = &env->vfp.standard_fp_status;
3889     float64 f64;
3890     uint32_t val32 = float32_val(a);
3891
3892     int result_exp;
3893     int a_exp = (val32  & 0x7f800000) >> 23;
3894     int sign = val32 & 0x80000000;
3895
3896     if (float32_is_any_nan(a)) {
3897         if (float32_is_signaling_nan(a)) {
3898             float_raise(float_flag_invalid, s);
3899         }
3900         return float32_default_nan;
3901     } else if (float32_is_infinity(a)) {
3902         return float32_set_sign(float32_zero, float32_is_neg(a));
3903     } else if (float32_is_zero_or_denormal(a)) {
3904         if (!float32_is_zero(a)) {
3905             float_raise(float_flag_input_denormal, s);
3906         }
3907         float_raise(float_flag_divbyzero, s);
3908         return float32_set_sign(float32_infinity, float32_is_neg(a));
3909     } else if (a_exp >= 253) {
3910         float_raise(float_flag_underflow, s);
3911         return float32_set_sign(float32_zero, float32_is_neg(a));
3912     }
3913
3914     f64 = make_float64((0x3feULL << 52)
3915                        | ((int64_t)(val32 & 0x7fffff) << 29));
3916
3917     result_exp = 253 - a_exp;
3918
3919     f64 = recip_estimate(f64, env);
3920
3921     val32 = sign
3922         | ((result_exp & 0xff) << 23)
3923         | ((float64_val(f64) >> 29) & 0x7fffff);
3924     return make_float32(val32);
3925 }
3926
3927 /* The algorithm that must be used to calculate the estimate
3928  * is specified by the ARM ARM.
3929  */
3930 static float64 recip_sqrt_estimate(float64 a, CPUARMState *env)
3931 {
3932     /* These calculations mustn't set any fp exception flags,
3933      * so we use a local copy of the fp_status.
3934      */
3935     float_status dummy_status = env->vfp.standard_fp_status;
3936     float_status *s = &dummy_status;
3937     float64 q;
3938     int64_t q_int;
3939
3940     if (float64_lt(a, float64_half, s)) {
3941         /* range 0.25 <= a < 0.5 */
3942
3943         /* a in units of 1/512 rounded down */
3944         /* q0 = (int)(a * 512.0);  */
3945         q = float64_mul(float64_512, a, s);
3946         q_int = float64_to_int64_round_to_zero(q, s);
3947
3948         /* reciprocal root r */
3949         /* r = 1.0 / sqrt(((double)q0 + 0.5) / 512.0);  */
3950         q = int64_to_float64(q_int, s);
3951         q = float64_add(q, float64_half, s);
3952         q = float64_div(q, float64_512, s);
3953         q = float64_sqrt(q, s);
3954         q = float64_div(float64_one, q, s);
3955     } else {
3956         /* range 0.5 <= a < 1.0 */
3957
3958         /* a in units of 1/256 rounded down */
3959         /* q1 = (int)(a * 256.0); */
3960         q = float64_mul(float64_256, a, s);
3961         int64_t q_int = float64_to_int64_round_to_zero(q, s);
3962
3963         /* reciprocal root r */
3964         /* r = 1.0 /sqrt(((double)q1 + 0.5) / 256); */
3965         q = int64_to_float64(q_int, s);
3966         q = float64_add(q, float64_half, s);
3967         q = float64_div(q, float64_256, s);
3968         q = float64_sqrt(q, s);
3969         q = float64_div(float64_one, q, s);
3970     }
3971     /* r in units of 1/256 rounded to nearest */
3972     /* s = (int)(256.0 * r + 0.5); */
3973
3974     q = float64_mul(q, float64_256,s );
3975     q = float64_add(q, float64_half, s);
3976     q_int = float64_to_int64_round_to_zero(q, s);
3977
3978     /* return (double)s / 256.0;*/
3979     return float64_div(int64_to_float64(q_int, s), float64_256, s);
3980 }
3981
3982 float32 HELPER(rsqrte_f32)(float32 a, CPUARMState *env)
3983 {
3984     float_status *s = &env->vfp.standard_fp_status;
3985     int result_exp;
3986     float64 f64;
3987     uint32_t val;
3988     uint64_t val64;
3989
3990     val = float32_val(a);
3991
3992     if (float32_is_any_nan(a)) {
3993         if (float32_is_signaling_nan(a)) {
3994             float_raise(float_flag_invalid, s);
3995         }
3996         return float32_default_nan;
3997     } else if (float32_is_zero_or_denormal(a)) {
3998         if (!float32_is_zero(a)) {
3999             float_raise(float_flag_input_denormal, s);
4000         }
4001         float_raise(float_flag_divbyzero, s);
4002         return float32_set_sign(float32_infinity, float32_is_neg(a));
4003     } else if (float32_is_neg(a)) {
4004         float_raise(float_flag_invalid, s);
4005         return float32_default_nan;
4006     } else if (float32_is_infinity(a)) {
4007         return float32_zero;
4008     }
4009
4010     /* Normalize to a double-precision value between 0.25 and 1.0,
4011      * preserving the parity of the exponent.  */
4012     if ((val & 0x800000) == 0) {
4013         f64 = make_float64(((uint64_t)(val & 0x80000000) << 32)
4014                            | (0x3feULL << 52)
4015                            | ((uint64_t)(val & 0x7fffff) << 29));
4016     } else {
4017         f64 = make_float64(((uint64_t)(val & 0x80000000) << 32)
4018                            | (0x3fdULL << 52)
4019                            | ((uint64_t)(val & 0x7fffff) << 29));
4020     }
4021
4022     result_exp = (380 - ((val & 0x7f800000) >> 23)) / 2;
4023
4024     f64 = recip_sqrt_estimate(f64, env);
4025
4026     val64 = float64_val(f64);
4027
4028     val = ((result_exp & 0xff) << 23)
4029         | ((val64 >> 29)  & 0x7fffff);
4030     return make_float32(val);
4031 }
4032
4033 uint32_t HELPER(recpe_u32)(uint32_t a, CPUARMState *env)
4034 {
4035     float64 f64;
4036
4037     if ((a & 0x80000000) == 0) {
4038         return 0xffffffff;
4039     }
4040
4041     f64 = make_float64((0x3feULL << 52)
4042                        | ((int64_t)(a & 0x7fffffff) << 21));
4043
4044     f64 = recip_estimate (f64, env);
4045
4046     return 0x80000000 | ((float64_val(f64) >> 21) & 0x7fffffff);
4047 }
4048
4049 uint32_t HELPER(rsqrte_u32)(uint32_t a, CPUARMState *env)
4050 {
4051     float64 f64;
4052
4053     if ((a & 0xc0000000) == 0) {
4054         return 0xffffffff;
4055     }
4056
4057     if (a & 0x80000000) {
4058         f64 = make_float64((0x3feULL << 52)
4059                            | ((uint64_t)(a & 0x7fffffff) << 21));
4060     } else { /* bits 31-30 == '01' */
4061         f64 = make_float64((0x3fdULL << 52)
4062                            | ((uint64_t)(a & 0x3fffffff) << 22));
4063     }
4064
4065     f64 = recip_sqrt_estimate(f64, env);
4066
4067     return 0x80000000 | ((float64_val(f64) >> 21) & 0x7fffffff);
4068 }
4069
4070 /* VFPv4 fused multiply-accumulate */
4071 float32 VFP_HELPER(muladd, s)(float32 a, float32 b, float32 c, void *fpstp)
4072 {
4073     float_status *fpst = fpstp;
4074     return float32_muladd(a, b, c, 0, fpst);
4075 }
4076
4077 float64 VFP_HELPER(muladd, d)(float64 a, float64 b, float64 c, void *fpstp)
4078 {
4079     float_status *fpst = fpstp;
4080     return float64_muladd(a, b, c, 0, fpst);
4081 }