target/xtensa/cpu.h

   1 /*
   2  * Copyright (c) 2011, Max Filippov, Open Source and Linux Lab.
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions are met:
   7  *     * Redistributions of source code must retain the above copyright
   8  *       notice, this list of conditions and the following disclaimer.
   9  *     * Redistributions in binary form must reproduce the above copyright
  10  *       notice, this list of conditions and the following disclaimer in the
  11  *       documentation and/or other materials provided with the distribution.
  12  *     * Neither the name of the Open Source and Linux Lab nor the
  13  *       names of its contributors may be used to endorse or promote products
  14  *       derived from this software without specific prior written permission.
  15  *
  16  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  17  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  18  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  19  * ARE DISCLAIMED. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY
  20  * DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  21  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
  22  * LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND
  23  * ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  24  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  25  * SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  26  */
  27
  28 #ifndef XTENSA_CPU_H
  29 #define XTENSA_CPU_H
  30
  31 #define ALIGNED_ONLY
  32 #define TARGET_LONG_BITS 32
  33
  34 /* Xtensa processors have a weak memory model */
  35 #define TCG_GUEST_DEFAULT_MO      (0)
  36
  37 #define CPUArchState struct CPUXtensaState
  38
  39 #include "qemu-common.h"
  40 #include "cpu-qom.h"
  41 #include "exec/cpu-defs.h"
  42 #include "xtensa-isa.h"
  43
  44 #define NB_MMU_MODES 4
  45
  46 #define TARGET_PHYS_ADDR_SPACE_BITS 32
  47 #ifdef CONFIG_USER_ONLY
  48 #define TARGET_VIRT_ADDR_SPACE_BITS 30
  49 #else
  50 #define TARGET_VIRT_ADDR_SPACE_BITS 32
  51 #endif
  52 #define TARGET_PAGE_BITS 12
  53
  54 enum {
  55     /* Additional instructions */
  56     XTENSA_OPTION_CODE_DENSITY,
  57     XTENSA_OPTION_LOOP,
  58     XTENSA_OPTION_EXTENDED_L32R,
  59     XTENSA_OPTION_16_BIT_IMUL,
  60     XTENSA_OPTION_32_BIT_IMUL,
  61     XTENSA_OPTION_32_BIT_IMUL_HIGH,
  62     XTENSA_OPTION_32_BIT_IDIV,
  63     XTENSA_OPTION_MAC16,
  64     XTENSA_OPTION_MISC_OP_NSA,
  65     XTENSA_OPTION_MISC_OP_MINMAX,
  66     XTENSA_OPTION_MISC_OP_SEXT,
  67     XTENSA_OPTION_MISC_OP_CLAMPS,
  68     XTENSA_OPTION_COPROCESSOR,
  69     XTENSA_OPTION_BOOLEAN,
  70     XTENSA_OPTION_FP_COPROCESSOR,
  71     XTENSA_OPTION_MP_SYNCHRO,
  72     XTENSA_OPTION_CONDITIONAL_STORE,
  73     XTENSA_OPTION_ATOMCTL,
  74     XTENSA_OPTION_DEPBITS,
  75
  76     /* Interrupts and exceptions */
  77     XTENSA_OPTION_EXCEPTION,
  78     XTENSA_OPTION_RELOCATABLE_VECTOR,
  79     XTENSA_OPTION_UNALIGNED_EXCEPTION,
  80     XTENSA_OPTION_INTERRUPT,
  81     XTENSA_OPTION_HIGH_PRIORITY_INTERRUPT,
  82     XTENSA_OPTION_TIMER_INTERRUPT,
  83
  84     /* Local memory */
  85     XTENSA_OPTION_ICACHE,
  86     XTENSA_OPTION_ICACHE_TEST,
  87     XTENSA_OPTION_ICACHE_INDEX_LOCK,
  88     XTENSA_OPTION_DCACHE,
  89     XTENSA_OPTION_DCACHE_TEST,
  90     XTENSA_OPTION_DCACHE_INDEX_LOCK,
  91     XTENSA_OPTION_IRAM,
  92     XTENSA_OPTION_IROM,
  93     XTENSA_OPTION_DRAM,
  94     XTENSA_OPTION_DROM,
  95     XTENSA_OPTION_XLMI,
  96     XTENSA_OPTION_HW_ALIGNMENT,
  97     XTENSA_OPTION_MEMORY_ECC_PARITY,
  98
  99     /* Memory protection and translation */
 100     XTENSA_OPTION_REGION_PROTECTION,
 101     XTENSA_OPTION_REGION_TRANSLATION,
 102     XTENSA_OPTION_MMU,
 103     XTENSA_OPTION_CACHEATTR,
 104
 105     /* Other */
 106     XTENSA_OPTION_WINDOWED_REGISTER,
 107     XTENSA_OPTION_PROCESSOR_INTERFACE,
 108     XTENSA_OPTION_MISC_SR,
 109     XTENSA_OPTION_THREAD_POINTER,
 110     XTENSA_OPTION_PROCESSOR_ID,
 111     XTENSA_OPTION_DEBUG,
 112     XTENSA_OPTION_TRACE_PORT,
 113     XTENSA_OPTION_EXTERN_REGS,
 114 };
 115
 116 enum {
 117     EXPSTATE = 230,
 118     THREADPTR = 231,
 119     FCR = 232,
 120     FSR = 233,
 121 };
 122
 123 enum {
 124     LBEG = 0,
 125     LEND = 1,
 126     LCOUNT = 2,
 127     SAR = 3,
 128     BR = 4,
 129     LITBASE = 5,
 130     SCOMPARE1 = 12,
 131     ACCLO = 16,
 132     ACCHI = 17,
 133     MR = 32,
 134     WINDOW_BASE = 72,
 135     WINDOW_START = 73,
 136     PTEVADDR = 83,
 137     MMID = 89,
 138     RASID = 90,
 139     ITLBCFG = 91,
 140     DTLBCFG = 92,
 141     IBREAKENABLE = 96,
 142     MEMCTL = 97,
 143     CACHEATTR = 98,
 144     ATOMCTL = 99,
 145     DDR = 104,
 146     IBREAKA = 128,
 147     DBREAKA = 144,
 148     DBREAKC = 160,
 149     CONFIGID0 = 176,
 150     EPC1 = 177,
 151     DEPC = 192,
 152     EPS2 = 194,
 153     CONFIGID1 = 208,
 154     EXCSAVE1 = 209,
 155     CPENABLE = 224,
 156     INTSET = 226,
 157     INTCLEAR = 227,
 158     INTENABLE = 228,
 159     PS = 230,
 160     VECBASE = 231,
 161     EXCCAUSE = 232,
 162     DEBUGCAUSE = 233,
 163     CCOUNT = 234,
 164     PRID = 235,
 165     ICOUNT = 236,
 166     ICOUNTLEVEL = 237,
 167     EXCVADDR = 238,
 168     CCOMPARE = 240,
 169     MISC = 244,
 170 };
 171
 172 #define PS_INTLEVEL 0xf
 173 #define PS_INTLEVEL_SHIFT 0
 174
 175 #define PS_EXCM 0x10
 176 #define PS_UM 0x20
 177
 178 #define PS_RING 0xc0
 179 #define PS_RING_SHIFT 6
 180
 181 #define PS_OWB 0xf00
 182 #define PS_OWB_SHIFT 8
 183 #define PS_OWB_LEN 4
 184
 185 #define PS_CALLINC 0x30000
 186 #define PS_CALLINC_SHIFT 16
 187 #define PS_CALLINC_LEN 2
 188
 189 #define PS_WOE 0x40000
 190
 191 #define DEBUGCAUSE_IC 0x1
 192 #define DEBUGCAUSE_IB 0x2
 193 #define DEBUGCAUSE_DB 0x4
 194 #define DEBUGCAUSE_BI 0x8
 195 #define DEBUGCAUSE_BN 0x10
 196 #define DEBUGCAUSE_DI 0x20
 197 #define DEBUGCAUSE_DBNUM 0xf00
 198 #define DEBUGCAUSE_DBNUM_SHIFT 8
 199
 200 #define DBREAKC_SB 0x80000000
 201 #define DBREAKC_LB 0x40000000
 202 #define DBREAKC_SB_LB (DBREAKC_SB | DBREAKC_LB)
 203 #define DBREAKC_MASK 0x3f
 204
 205 #define MEMCTL_INIT 0x00800000
 206 #define MEMCTL_IUSEWAYS_SHIFT 18
 207 #define MEMCTL_IUSEWAYS_LEN 5
 208 #define MEMCTL_IUSEWAYS_MASK 0x007c0000
 209 #define MEMCTL_DALLOCWAYS_SHIFT 13
 210 #define MEMCTL_DALLOCWAYS_LEN 5
 211 #define MEMCTL_DALLOCWAYS_MASK 0x0003e000
 212 #define MEMCTL_DUSEWAYS_SHIFT 8
 213 #define MEMCTL_DUSEWAYS_LEN 5
 214 #define MEMCTL_DUSEWAYS_MASK 0x00001f00
 215 #define MEMCTL_ISNP 0x4
 216 #define MEMCTL_DSNP 0x2
 217 #define MEMCTL_IL0EN 0x1
 218
 219 #define MAX_INSN_LENGTH 64
 220 #define MAX_INSN_SLOTS 32
 221 #define MAX_OPCODE_ARGS 16
 222 #define MAX_NAREG 64
 223 #define MAX_NINTERRUPT 32
 224 #define MAX_NLEVEL 6
 225 #define MAX_NNMI 1
 226 #define MAX_NCCOMPARE 3
 227 #define MAX_TLB_WAY_SIZE 8
 228 #define MAX_NDBREAK 2
 229 #define MAX_NMEMORY 4
 230
 231 #define REGION_PAGE_MASK 0xe0000000
 232
 233 #define PAGE_CACHE_MASK    0x700
 234 #define PAGE_CACHE_SHIFT   8
 235 #define PAGE_CACHE_INVALID 0x000
 236 #define PAGE_CACHE_BYPASS  0x100
 237 #define PAGE_CACHE_WT      0x200
 238 #define PAGE_CACHE_WB      0x400
 239 #define PAGE_CACHE_ISOLATE 0x600
 240
 241 enum {
 242     /* Static vectors */
 243     EXC_RESET0,
 244     EXC_RESET1,
 245     EXC_MEMORY_ERROR,
 246
 247     /* Dynamic vectors */
 248     EXC_WINDOW_OVERFLOW4,
 249     EXC_WINDOW_UNDERFLOW4,
 250     EXC_WINDOW_OVERFLOW8,
 251     EXC_WINDOW_UNDERFLOW8,
 252     EXC_WINDOW_OVERFLOW12,
 253     EXC_WINDOW_UNDERFLOW12,
 254     EXC_IRQ,
 255     EXC_KERNEL,
 256     EXC_USER,
 257     EXC_DOUBLE,
 258     EXC_DEBUG,
 259     EXC_MAX
 260 };
 261
 262 enum {
 263     ILLEGAL_INSTRUCTION_CAUSE = 0,
 264     SYSCALL_CAUSE,
 265     INSTRUCTION_FETCH_ERROR_CAUSE,
 266     LOAD_STORE_ERROR_CAUSE,
 267     LEVEL1_INTERRUPT_CAUSE,
 268     ALLOCA_CAUSE,
 269     INTEGER_DIVIDE_BY_ZERO_CAUSE,
 270     PRIVILEGED_CAUSE = 8,
 271     LOAD_STORE_ALIGNMENT_CAUSE,
 272
 273     INSTR_PIF_DATA_ERROR_CAUSE = 12,
 274     LOAD_STORE_PIF_DATA_ERROR_CAUSE,
 275     INSTR_PIF_ADDR_ERROR_CAUSE,
 276     LOAD_STORE_PIF_ADDR_ERROR_CAUSE,
 277
 278     INST_TLB_MISS_CAUSE,
 279     INST_TLB_MULTI_HIT_CAUSE,
 280     INST_FETCH_PRIVILEGE_CAUSE,
 281     INST_FETCH_PROHIBITED_CAUSE = 20,
 282     LOAD_STORE_TLB_MISS_CAUSE = 24,
 283     LOAD_STORE_TLB_MULTI_HIT_CAUSE,
 284     LOAD_STORE_PRIVILEGE_CAUSE,
 285     LOAD_PROHIBITED_CAUSE = 28,
 286     STORE_PROHIBITED_CAUSE,
 287
 288     COPROCESSOR0_DISABLED = 32,
 289 };
 290
 291 typedef enum {
 292     INTTYPE_LEVEL,
 293     INTTYPE_EDGE,
 294     INTTYPE_NMI,
 295     INTTYPE_SOFTWARE,
 296     INTTYPE_TIMER,
 297     INTTYPE_DEBUG,
 298     INTTYPE_WRITE_ERR,
 299     INTTYPE_PROFILING,
 300     INTTYPE_MAX
 301 } interrupt_type;
 302
 303 struct CPUXtensaState;
 304
 305 typedef struct xtensa_tlb_entry {
 306     uint32_t vaddr;
 307     uint32_t paddr;
 308     uint8_t asid;
 309     uint8_t attr;
 310     bool variable;
 311 } xtensa_tlb_entry;
 312
 313 typedef struct xtensa_tlb {
 314     unsigned nways;
 315     const unsigned way_size[10];
 316     bool varway56;
 317     unsigned nrefillentries;
 318 } xtensa_tlb;
 319
 320 typedef struct XtensaGdbReg {
 321     int targno;
 322     unsigned flags;
 323     int type;
 324     int group;
 325     unsigned size;
 326 } XtensaGdbReg;
 327
 328 typedef struct XtensaGdbRegmap {
 329     int num_regs;
 330     int num_core_regs;
 331     /* PC + a + ar + sr + ur */
 332     XtensaGdbReg reg[1 + 16 + 64 + 256 + 256];
 333 } XtensaGdbRegmap;
 334
 335 typedef struct XtensaCcompareTimer {
 336     struct CPUXtensaState *env;
 337     QEMUTimer *timer;
 338 } XtensaCcompareTimer;
 339
 340 typedef struct XtensaMemory {
 341     unsigned num;
 342     struct XtensaMemoryRegion {
 343         uint32_t addr;
 344         uint32_t size;
 345     } location[MAX_NMEMORY];
 346 } XtensaMemory;
 347
 348 typedef struct DisasContext DisasContext;
 349 typedef void (*XtensaOpcodeOp)(DisasContext *dc, const uint32_t arg[],
 350                                const uint32_t par[]);
 351 typedef bool (*XtensaOpcodeBoolTest)(DisasContext *dc,
 352                                      const uint32_t arg[],
 353                                      const uint32_t par[]);
 354
 355 enum {
 356     XTENSA_OP_ILL = 0x1,
 357     XTENSA_OP_PRIVILEGED = 0x2,
 358     XTENSA_OP_SYSCALL = 0x4,
 359     XTENSA_OP_DEBUG_BREAK = 0x8,
 360
 361     XTENSA_OP_OVERFLOW = 0x10,
 362     XTENSA_OP_UNDERFLOW = 0x20,
 363     XTENSA_OP_ALLOCA = 0x40,
 364     XTENSA_OP_COPROCESSOR = 0x80,
 365
 366     XTENSA_OP_DIVIDE_BY_ZERO = 0x100,
 367
 368     XTENSA_OP_CHECK_INTERRUPTS = 0x200,
 369     XTENSA_OP_EXIT_TB_M1 = 0x400,
 370     XTENSA_OP_EXIT_TB_0 = 0x800,
 371 };
 372
 373 typedef struct XtensaOpcodeOps {
 374     const char *name;
 375     XtensaOpcodeOp translate;
 376     XtensaOpcodeBoolTest test_ill;
 377     const uint32_t *par;
 378     uint32_t op_flags;
 379 } XtensaOpcodeOps;
 380
 381 typedef struct XtensaOpcodeTranslators {
 382     unsigned num_opcodes;
 383     const XtensaOpcodeOps *opcode;
 384 } XtensaOpcodeTranslators;
 385
 386 extern const XtensaOpcodeTranslators xtensa_core_opcodes;
 387 extern const XtensaOpcodeTranslators xtensa_fpu2000_opcodes;
 388
 389 struct XtensaConfig {
 390     const char *name;
 391     uint64_t options;
 392     XtensaGdbRegmap gdb_regmap;
 393     unsigned nareg;
 394     int excm_level;
 395     int ndepc;
 396     unsigned inst_fetch_width;
 397     uint32_t vecbase;
 398     uint32_t exception_vector[EXC_MAX];
 399     unsigned ninterrupt;
 400     unsigned nlevel;
 401     uint32_t interrupt_vector[MAX_NLEVEL + MAX_NNMI + 1];
 402     uint32_t level_mask[MAX_NLEVEL + MAX_NNMI + 1];
 403     uint32_t inttype_mask[INTTYPE_MAX];
 404     struct {
 405         uint32_t level;
 406         interrupt_type inttype;
 407     } interrupt[MAX_NINTERRUPT];
 408     unsigned nccompare;
 409     uint32_t timerint[MAX_NCCOMPARE];
 410     unsigned nextint;
 411     unsigned extint[MAX_NINTERRUPT];
 412
 413     unsigned debug_level;
 414     unsigned nibreak;
 415     unsigned ndbreak;
 416
 417     unsigned icache_ways;
 418     unsigned dcache_ways;
 419     uint32_t memctl_mask;
 420
 421     XtensaMemory instrom;
 422     XtensaMemory instram;
 423     XtensaMemory datarom;
 424     XtensaMemory dataram;
 425     XtensaMemory sysrom;
 426     XtensaMemory sysram;
 427
 428     uint32_t configid[2];
 429
 430     void *isa_internal;
 431     xtensa_isa isa;
 432     XtensaOpcodeOps **opcode_ops;
 433     const XtensaOpcodeTranslators **opcode_translators;
 434
 435     uint32_t clock_freq_khz;
 436
 437     xtensa_tlb itlb;
 438     xtensa_tlb dtlb;
 439 };
 440
 441 typedef struct XtensaConfigList {
 442     const XtensaConfig *config;
 443     struct XtensaConfigList *next;
 444 } XtensaConfigList;
 445
 446 #ifdef HOST_WORDS_BIGENDIAN
 447 enum {
 448     FP_F32_HIGH,
 449     FP_F32_LOW,
 450 };
 451 #else
 452 enum {
 453     FP_F32_LOW,
 454     FP_F32_HIGH,
 455 };
 456 #endif
 457
 458 typedef struct CPUXtensaState {
 459     const XtensaConfig *config;
 460     uint32_t regs[16];
 461     uint32_t pc;
 462     uint32_t sregs[256];
 463     uint32_t uregs[256];
 464     uint32_t phys_regs[MAX_NAREG];
 465     union {
 466         float32 f32[2];
 467         float64 f64;
 468     } fregs[16];
 469     float_status fp_status;
 470
 471 #ifndef CONFIG_USER_ONLY
 472     xtensa_tlb_entry itlb[7][MAX_TLB_WAY_SIZE];
 473     xtensa_tlb_entry dtlb[10][MAX_TLB_WAY_SIZE];
 474     unsigned autorefill_idx;
 475     bool runstall;
 476     AddressSpace *address_space_er;
 477     MemoryRegion *system_er;
 478     int pending_irq_level; /* level of last raised IRQ */
 479     void **irq_inputs;
 480     XtensaCcompareTimer ccompare[MAX_NCCOMPARE];
 481     uint64_t time_base;
 482     uint64_t ccount_time;
 483     uint32_t ccount_base;
 484 #endif
 485
 486     int exception_taken;
 487     int yield_needed;
 488     unsigned static_vectors;
 489
 490     /* Watchpoints for DBREAK registers */
 491     struct CPUWatchpoint *cpu_watchpoint[MAX_NDBREAK];
 492
 493     CPU_COMMON
 494 } CPUXtensaState;
 495
 496 /**
 497  * XtensaCPU:
 498  * @env: #CPUXtensaState
 499  *
 500  * An Xtensa CPU.
 501  */
 502 struct XtensaCPU {
 503     /*< private >*/
 504     CPUState parent_obj;
 505     /*< public >*/
 506
 507     CPUXtensaState env;
 508 };
 509
 510 static inline XtensaCPU *xtensa_env_get_cpu(const CPUXtensaState *env)
 511 {
 512     return container_of(env, XtensaCPU, env);
 513 }
 514
 515 #define ENV_GET_CPU(e) CPU(xtensa_env_get_cpu(e))
 516
 517 #define ENV_OFFSET offsetof(XtensaCPU, env)
 518
 519
 520 int xtensa_cpu_handle_mmu_fault(CPUState *cs, vaddr address, int rw, int size,
 521                                 int mmu_idx);
 522 void xtensa_cpu_do_interrupt(CPUState *cpu);
 523 bool xtensa_cpu_exec_interrupt(CPUState *cpu, int interrupt_request);
 524 void xtensa_cpu_do_transaction_failed(CPUState *cs, hwaddr physaddr, vaddr addr,
 525                                       unsigned size, MMUAccessType access_type,
 526                                       int mmu_idx, MemTxAttrs attrs,
 527                                       MemTxResult response, uintptr_t retaddr);
 528 void xtensa_cpu_dump_state(CPUState *cpu, FILE *f,
 529                            fprintf_function cpu_fprintf, int flags);
 530 hwaddr xtensa_cpu_get_phys_page_debug(CPUState *cpu, vaddr addr);
 531 void xtensa_count_regs(const XtensaConfig *config,
 532                        unsigned *n_regs, unsigned *n_core_regs);
 533 int xtensa_cpu_gdb_read_register(CPUState *cpu, uint8_t *buf, int reg);
 534 int xtensa_cpu_gdb_write_register(CPUState *cpu, uint8_t *buf, int reg);
 535 void xtensa_cpu_do_unaligned_access(CPUState *cpu, vaddr addr,
 536                                     MMUAccessType access_type,
 537                                     int mmu_idx, uintptr_t retaddr);
 538
 539 #define cpu_signal_handler cpu_xtensa_signal_handler
 540 #define cpu_list xtensa_cpu_list
 541
 542 #define XTENSA_CPU_TYPE_SUFFIX "-" TYPE_XTENSA_CPU
 543 #define XTENSA_CPU_TYPE_NAME(model) model XTENSA_CPU_TYPE_SUFFIX
 544 #define CPU_RESOLVING_TYPE TYPE_XTENSA_CPU
 545
 546 #ifdef TARGET_WORDS_BIGENDIAN
 547 #define XTENSA_DEFAULT_CPU_MODEL "fsf"
 548 #define XTENSA_DEFAULT_CPU_NOMMU_MODEL "fsf"
 549 #else
 550 #define XTENSA_DEFAULT_CPU_MODEL "dc232b"
 551 #define XTENSA_DEFAULT_CPU_NOMMU_MODEL "de212"
 552 #endif
 553 #define XTENSA_DEFAULT_CPU_TYPE \
 554     XTENSA_CPU_TYPE_NAME(XTENSA_DEFAULT_CPU_MODEL)
 555 #define XTENSA_DEFAULT_CPU_NOMMU_TYPE \
 556     XTENSA_CPU_TYPE_NAME(XTENSA_DEFAULT_CPU_NOMMU_MODEL)
 557
 558 void xtensa_translate_init(void);
 559 void xtensa_breakpoint_handler(CPUState *cs);
 560 void xtensa_finalize_config(XtensaConfig *config);
 561 void xtensa_register_core(XtensaConfigList *node);
 562 void xtensa_sim_open_console(Chardev *chr);
 563 void check_interrupts(CPUXtensaState *s);
 564 void xtensa_irq_init(CPUXtensaState *env);
 565 void *xtensa_get_extint(CPUXtensaState *env, unsigned extint);
 566 void xtensa_timer_irq(CPUXtensaState *env, uint32_t id, uint32_t active);
 567 int cpu_xtensa_signal_handler(int host_signum, void *pinfo, void *puc);
 568 void xtensa_cpu_list(FILE *f, fprintf_function cpu_fprintf);
 569 void xtensa_sync_window_from_phys(CPUXtensaState *env);
 570 void xtensa_sync_phys_from_window(CPUXtensaState *env);
 571 void xtensa_rotate_window(CPUXtensaState *env, uint32_t delta);
 572 void xtensa_restore_owb(CPUXtensaState *env);
 573 void debug_exception_env(CPUXtensaState *new_env, uint32_t cause);
 574
 575 static inline void xtensa_select_static_vectors(CPUXtensaState *env,
 576                                                 unsigned n)
 577 {
 578     assert(n < 2);
 579     env->static_vectors = n;
 580 }
 581 void xtensa_runstall(CPUXtensaState *env, bool runstall);
 582 XtensaOpcodeOps *xtensa_find_opcode_ops(const XtensaOpcodeTranslators *t,
 583                                         const char *opcode);
 584
 585 #define XTENSA_OPTION_BIT(opt) (((uint64_t)1) << (opt))
 586 #define XTENSA_OPTION_ALL (~(uint64_t)0)
 587
 588 static inline bool xtensa_option_bits_enabled(const XtensaConfig *config,
 589         uint64_t opt)
 590 {
 591     return (config->options & opt) != 0;
 592 }
 593
 594 static inline bool xtensa_option_enabled(const XtensaConfig *config, int opt)
 595 {
 596     return xtensa_option_bits_enabled(config, XTENSA_OPTION_BIT(opt));
 597 }
 598
 599 static inline int xtensa_get_cintlevel(const CPUXtensaState *env)
 600 {
 601     int level = (env->sregs[PS] & PS_INTLEVEL) >> PS_INTLEVEL_SHIFT;
 602     if ((env->sregs[PS] & PS_EXCM) && env->config->excm_level > level) {
 603         level = env->config->excm_level;
 604     }
 605     return level;
 606 }
 607
 608 static inline int xtensa_get_ring(const CPUXtensaState *env)
 609 {
 610     if (xtensa_option_enabled(env->config, XTENSA_OPTION_MMU)) {
 611         return (env->sregs[PS] & PS_RING) >> PS_RING_SHIFT;
 612     } else {
 613         return 0;
 614     }
 615 }
 616
 617 static inline int xtensa_get_cring(const CPUXtensaState *env)
 618 {
 619     if (xtensa_option_enabled(env->config, XTENSA_OPTION_MMU) &&
 620             (env->sregs[PS] & PS_EXCM) == 0) {
 621         return (env->sregs[PS] & PS_RING) >> PS_RING_SHIFT;
 622     } else {
 623         return 0;
 624     }
 625 }
 626
 627 #ifndef CONFIG_USER_ONLY
 628 uint32_t xtensa_tlb_get_addr_mask(const CPUXtensaState *env,
 629                                   bool dtlb, uint32_t way);
 630 void split_tlb_entry_spec_way(const CPUXtensaState *env, uint32_t v, bool dtlb,
 631         uint32_t *vpn, uint32_t wi, uint32_t *ei);
 632 int xtensa_tlb_lookup(const CPUXtensaState *env, uint32_t addr, bool dtlb,
 633         uint32_t *pwi, uint32_t *pei, uint8_t *pring);
 634 void xtensa_tlb_set_entry_mmu(const CPUXtensaState *env,
 635         xtensa_tlb_entry *entry, bool dtlb,
 636         unsigned wi, unsigned ei, uint32_t vpn, uint32_t pte);
 637 void xtensa_tlb_set_entry(CPUXtensaState *env, bool dtlb,
 638         unsigned wi, unsigned ei, uint32_t vpn, uint32_t pte);
 639 int xtensa_get_physical_addr(CPUXtensaState *env, bool update_tlb,
 640         uint32_t vaddr, int is_write, int mmu_idx,
 641         uint32_t *paddr, uint32_t *page_size, unsigned *access);
 642 void reset_mmu(CPUXtensaState *env);
 643 void dump_mmu(FILE *f, fprintf_function cpu_fprintf, CPUXtensaState *env);
 644
 645 static inline MemoryRegion *xtensa_get_er_region(CPUXtensaState *env)
 646 {
 647     return env->system_er;
 648 }
 649
 650 static inline xtensa_tlb_entry *xtensa_tlb_get_entry(CPUXtensaState *env,
 651         bool dtlb, unsigned wi, unsigned ei)
 652 {
 653     return dtlb ?
 654         env->dtlb[wi] + ei :
 655         env->itlb[wi] + ei;
 656 }
 657 #endif
 658
 659 static inline uint32_t xtensa_replicate_windowstart(CPUXtensaState *env)
 660 {
 661     return env->sregs[WINDOW_START] |
 662         (env->sregs[WINDOW_START] << env->config->nareg / 4);
 663 }
 664
 665 /* MMU modes definitions */
 666 #define MMU_MODE0_SUFFIX _ring0
 667 #define MMU_MODE1_SUFFIX _ring1
 668 #define MMU_MODE2_SUFFIX _ring2
 669 #define MMU_MODE3_SUFFIX _ring3
 670 #define MMU_USER_IDX 3
 671
 672 static inline int cpu_mmu_index(CPUXtensaState *env, bool ifetch)
 673 {
 674     return xtensa_get_cring(env);
 675 }
 676
 677 #define XTENSA_TBFLAG_RING_MASK 0x3
 678 #define XTENSA_TBFLAG_EXCM 0x4
 679 #define XTENSA_TBFLAG_LITBASE 0x8
 680 #define XTENSA_TBFLAG_DEBUG 0x10
 681 #define XTENSA_TBFLAG_ICOUNT 0x20
 682 #define XTENSA_TBFLAG_CPENABLE_MASK 0x3fc0
 683 #define XTENSA_TBFLAG_CPENABLE_SHIFT 6
 684 #define XTENSA_TBFLAG_EXCEPTION 0x4000
 685 #define XTENSA_TBFLAG_WINDOW_MASK 0x18000
 686 #define XTENSA_TBFLAG_WINDOW_SHIFT 15
 687 #define XTENSA_TBFLAG_YIELD 0x20000
 688 #define XTENSA_TBFLAG_CWOE 0x40000
 689
 690 static inline void cpu_get_tb_cpu_state(CPUXtensaState *env, target_ulong *pc,
 691         target_ulong *cs_base, uint32_t *flags)
 692 {
 693     CPUState *cs = CPU(xtensa_env_get_cpu(env));
 694
 695     *pc = env->pc;
 696     *cs_base = 0;
 697     *flags = 0;
 698     *flags |= xtensa_get_ring(env);
 699     if (env->sregs[PS] & PS_EXCM) {
 700         *flags |= XTENSA_TBFLAG_EXCM;
 701     }
 702     if (xtensa_option_enabled(env->config, XTENSA_OPTION_EXTENDED_L32R) &&
 703             (env->sregs[LITBASE] & 1)) {
 704         *flags |= XTENSA_TBFLAG_LITBASE;
 705     }
 706     if (xtensa_option_enabled(env->config, XTENSA_OPTION_DEBUG)) {
 707         if (xtensa_get_cintlevel(env) < env->config->debug_level) {
 708             *flags |= XTENSA_TBFLAG_DEBUG;
 709         }
 710         if (xtensa_get_cintlevel(env) < env->sregs[ICOUNTLEVEL]) {
 711             *flags |= XTENSA_TBFLAG_ICOUNT;
 712         }
 713     }
 714     if (xtensa_option_enabled(env->config, XTENSA_OPTION_COPROCESSOR)) {
 715         *flags |= env->sregs[CPENABLE] << XTENSA_TBFLAG_CPENABLE_SHIFT;
 716     }
 717     if (cs->singlestep_enabled && env->exception_taken) {
 718         *flags |= XTENSA_TBFLAG_EXCEPTION;
 719     }
 720     if (xtensa_option_enabled(env->config, XTENSA_OPTION_WINDOWED_REGISTER) &&
 721         (env->sregs[PS] & (PS_WOE | PS_EXCM)) == PS_WOE) {
 722         uint32_t windowstart = xtensa_replicate_windowstart(env) >>
 723             (env->sregs[WINDOW_BASE] + 1);
 724         uint32_t w = ctz32(windowstart | 0x8);
 725
 726         *flags |= (w << XTENSA_TBFLAG_WINDOW_SHIFT) | XTENSA_TBFLAG_CWOE;
 727     } else {
 728         *flags |= 3 << XTENSA_TBFLAG_WINDOW_SHIFT;
 729     }
 730     if (env->yield_needed) {
 731         *flags |= XTENSA_TBFLAG_YIELD;
 732     }
 733 }
 734
 735 #include "exec/cpu-all.h"
 736
 737 #endif