target-i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19 #ifndef CPU_I386_H
  20 #define CPU_I386_H
  21
  22 #include "config.h"
  23 #include "qemu-common.h"
  24
  25 #ifdef TARGET_X86_64
  26 #define TARGET_LONG_BITS 64
  27 #else
  28 #define TARGET_LONG_BITS 32
  29 #endif
  30
  31 /* target supports implicit self modifying code */
  32 #define TARGET_HAS_SMC
  33 /* support for self modifying code even if the modified instruction is
  34    close to the modifying instruction */
  35 #define TARGET_HAS_PRECISE_SMC
  36
  37 #define TARGET_HAS_ICE 1
  38
  39 #ifdef TARGET_X86_64
  40 #define ELF_MACHINE     EM_X86_64
  41 #else
  42 #define ELF_MACHINE     EM_386
  43 #endif
  44
  45 #define CPUArchState struct CPUX86State
  46
  47 #include "exec/cpu-defs.h"
  48
  49 #include "fpu/softfloat.h"
  50
  51 #define R_EAX 0
  52 #define R_ECX 1
  53 #define R_EDX 2
  54 #define R_EBX 3
  55 #define R_ESP 4
  56 #define R_EBP 5
  57 #define R_ESI 6
  58 #define R_EDI 7
  59
  60 #define R_AL 0
  61 #define R_CL 1
  62 #define R_DL 2
  63 #define R_BL 3
  64 #define R_AH 4
  65 #define R_CH 5
  66 #define R_DH 6
  67 #define R_BH 7
  68
  69 #define R_ES 0
  70 #define R_CS 1
  71 #define R_SS 2
  72 #define R_DS 3
  73 #define R_FS 4
  74 #define R_GS 5
  75
  76 /* segment descriptor fields */
  77 #define DESC_G_MASK     (1 << 23)
  78 #define DESC_B_SHIFT    22
  79 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  80 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  81 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  82 #define DESC_AVL_MASK   (1 << 20)
  83 #define DESC_P_MASK     (1 << 15)
  84 #define DESC_DPL_SHIFT  13
  85 #define DESC_DPL_MASK   (3 << DESC_DPL_SHIFT)
  86 #define DESC_S_MASK     (1 << 12)
  87 #define DESC_TYPE_SHIFT 8
  88 #define DESC_TYPE_MASK  (15 << DESC_TYPE_SHIFT)
  89 #define DESC_A_MASK     (1 << 8)
  90
  91 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
  92 #define DESC_C_MASK     (1 << 10) /* code: conforming */
  93 #define DESC_R_MASK     (1 << 9)  /* code: readable */
  94
  95 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
  96 #define DESC_W_MASK     (1 << 9)  /* data: writable */
  97
  98 #define DESC_TSS_BUSY_MASK (1 << 9)
  99
 100 /* eflags masks */
 101 #define CC_C    0x0001
 102 #define CC_P    0x0004
 103 #define CC_A    0x0010
 104 #define CC_Z    0x0040
 105 #define CC_S    0x0080
 106 #define CC_O    0x0800
 107
 108 #define TF_SHIFT   8
 109 #define IOPL_SHIFT 12
 110 #define VM_SHIFT   17
 111
 112 #define TF_MASK                 0x00000100
 113 #define IF_MASK                 0x00000200
 114 #define DF_MASK                 0x00000400
 115 #define IOPL_MASK               0x00003000
 116 #define NT_MASK                 0x00004000
 117 #define RF_MASK                 0x00010000
 118 #define VM_MASK                 0x00020000
 119 #define AC_MASK                 0x00040000
 120 #define VIF_MASK                0x00080000
 121 #define VIP_MASK                0x00100000
 122 #define ID_MASK                 0x00200000
 123
 124 /* hidden flags - used internally by qemu to represent additional cpu
 125    states. Only the CPL, INHIBIT_IRQ, SMM and SVMI are not
 126    redundant. We avoid using the IOPL_MASK, TF_MASK, VM_MASK and AC_MASK
 127    bit positions to ease oring with eflags. */
 128 /* current cpl */
 129 #define HF_CPL_SHIFT         0
 130 /* true if soft mmu is being used */
 131 #define HF_SOFTMMU_SHIFT     2
 132 /* true if hardware interrupts must be disabled for next instruction */
 133 #define HF_INHIBIT_IRQ_SHIFT 3
 134 /* 16 or 32 segments */
 135 #define HF_CS32_SHIFT        4
 136 #define HF_SS32_SHIFT        5
 137 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 138 #define HF_ADDSEG_SHIFT      6
 139 /* copy of CR0.PE (protected mode) */
 140 #define HF_PE_SHIFT          7
 141 #define HF_TF_SHIFT          8 /* must be same as eflags */
 142 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 143 #define HF_EM_SHIFT         10
 144 #define HF_TS_SHIFT         11
 145 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 146 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 147 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 148 #define HF_RF_SHIFT         16 /* must be same as eflags */
 149 #define HF_VM_SHIFT         17 /* must be same as eflags */
 150 #define HF_AC_SHIFT         18 /* must be same as eflags */
 151 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
 152 #define HF_SVME_SHIFT       20 /* SVME enabled (copy of EFER.SVME) */
 153 #define HF_SVMI_SHIFT       21 /* SVM intercepts are active */
 154 #define HF_OSFXSR_SHIFT     22 /* CR4.OSFXSR */
 155 #define HF_SMAP_SHIFT       23 /* CR4.SMAP */
 156
 157 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 158 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
 159 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 160 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 161 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 162 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 163 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 164 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 165 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 166 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 167 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 168 #define HF_IOPL_MASK         (3 << HF_IOPL_SHIFT)
 169 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 170 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 171 #define HF_RF_MASK           (1 << HF_RF_SHIFT)
 172 #define HF_VM_MASK           (1 << HF_VM_SHIFT)
 173 #define HF_AC_MASK           (1 << HF_AC_SHIFT)
 174 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
 175 #define HF_SVME_MASK         (1 << HF_SVME_SHIFT)
 176 #define HF_SVMI_MASK         (1 << HF_SVMI_SHIFT)
 177 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 178 #define HF_SMAP_MASK         (1 << HF_SMAP_SHIFT)
 179
 180 /* hflags2 */
 181
 182 #define HF2_GIF_SHIFT        0 /* if set CPU takes interrupts */
 183 #define HF2_HIF_SHIFT        1 /* value of IF_MASK when entering SVM */
 184 #define HF2_NMI_SHIFT        2 /* CPU serving NMI */
 185 #define HF2_VINTR_SHIFT      3 /* value of V_INTR_MASKING bit */
 186
 187 #define HF2_GIF_MASK          (1 << HF2_GIF_SHIFT)
 188 #define HF2_HIF_MASK          (1 << HF2_HIF_SHIFT)
 189 #define HF2_NMI_MASK          (1 << HF2_NMI_SHIFT)
 190 #define HF2_VINTR_MASK        (1 << HF2_VINTR_SHIFT)
 191
 192 #define CR0_PE_SHIFT 0
 193 #define CR0_MP_SHIFT 1
 194
 195 #define CR0_PE_MASK  (1 << 0)
 196 #define CR0_MP_MASK  (1 << 1)
 197 #define CR0_EM_MASK  (1 << 2)
 198 #define CR0_TS_MASK  (1 << 3)
 199 #define CR0_ET_MASK  (1 << 4)
 200 #define CR0_NE_MASK  (1 << 5)
 201 #define CR0_WP_MASK  (1 << 16)
 202 #define CR0_AM_MASK  (1 << 18)
 203 #define CR0_PG_MASK  (1 << 31)
 204
 205 #define CR4_VME_MASK  (1 << 0)
 206 #define CR4_PVI_MASK  (1 << 1)
 207 #define CR4_TSD_MASK  (1 << 2)
 208 #define CR4_DE_MASK   (1 << 3)
 209 #define CR4_PSE_MASK  (1 << 4)
 210 #define CR4_PAE_MASK  (1 << 5)
 211 #define CR4_MCE_MASK  (1 << 6)
 212 #define CR4_PGE_MASK  (1 << 7)
 213 #define CR4_PCE_MASK  (1 << 8)
 214 #define CR4_OSFXSR_SHIFT 9
 215 #define CR4_OSFXSR_MASK (1 << CR4_OSFXSR_SHIFT)
 216 #define CR4_OSXMMEXCPT_MASK  (1 << 10)
 217 #define CR4_VMXE_MASK   (1 << 13)
 218 #define CR4_SMXE_MASK   (1 << 14)
 219 #define CR4_FSGSBASE_MASK (1 << 16)
 220 #define CR4_PCIDE_MASK  (1 << 17)
 221 #define CR4_OSXSAVE_MASK (1 << 18)
 222 #define CR4_SMEP_MASK   (1 << 20)
 223 #define CR4_SMAP_MASK   (1 << 21)
 224
 225 #define DR6_BD          (1 << 13)
 226 #define DR6_BS          (1 << 14)
 227 #define DR6_BT          (1 << 15)
 228 #define DR6_FIXED_1     0xffff0ff0
 229
 230 #define DR7_GD          (1 << 13)
 231 #define DR7_TYPE_SHIFT  16
 232 #define DR7_LEN_SHIFT   18
 233 #define DR7_FIXED_1     0x00000400
 234 #define DR7_LOCAL_BP_MASK    0x55
 235 #define DR7_MAX_BP           4
 236 #define DR7_TYPE_BP_INST     0x0
 237 #define DR7_TYPE_DATA_WR     0x1
 238 #define DR7_TYPE_IO_RW       0x2
 239 #define DR7_TYPE_DATA_RW     0x3
 240
 241 #define PG_PRESENT_BIT  0
 242 #define PG_RW_BIT       1
 243 #define PG_USER_BIT     2
 244 #define PG_PWT_BIT      3
 245 #define PG_PCD_BIT      4
 246 #define PG_ACCESSED_BIT 5
 247 #define PG_DIRTY_BIT    6
 248 #define PG_PSE_BIT      7
 249 #define PG_GLOBAL_BIT   8
 250 #define PG_NX_BIT       63
 251
 252 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 253 #define PG_RW_MASK       (1 << PG_RW_BIT)
 254 #define PG_USER_MASK     (1 << PG_USER_BIT)
 255 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 256 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 257 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 258 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 259 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 260 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 261 #define PG_HI_USER_MASK  0x7ff0000000000000LL
 262 #define PG_NX_MASK       (1LL << PG_NX_BIT)
 263
 264 #define PG_ERROR_W_BIT     1
 265
 266 #define PG_ERROR_P_MASK    0x01
 267 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 268 #define PG_ERROR_U_MASK    0x04
 269 #define PG_ERROR_RSVD_MASK 0x08
 270 #define PG_ERROR_I_D_MASK  0x10
 271
 272 #define MCG_CTL_P       (1ULL<<8)   /* MCG_CAP register available */
 273 #define MCG_SER_P       (1ULL<<24) /* MCA recovery/new status bits */
 274
 275 #define MCE_CAP_DEF     (MCG_CTL_P|MCG_SER_P)
 276 #define MCE_BANKS_DEF   10
 277
 278 #define MCG_STATUS_RIPV (1ULL<<0)   /* restart ip valid */
 279 #define MCG_STATUS_EIPV (1ULL<<1)   /* ip points to correct instruction */
 280 #define MCG_STATUS_MCIP (1ULL<<2)   /* machine check in progress */
 281
 282 #define MCI_STATUS_VAL  (1ULL<<63)  /* valid error */
 283 #define MCI_STATUS_OVER (1ULL<<62)  /* previous errors lost */
 284 #define MCI_STATUS_UC   (1ULL<<61)  /* uncorrected error */
 285 #define MCI_STATUS_EN   (1ULL<<60)  /* error enabled */
 286 #define MCI_STATUS_MISCV (1ULL<<59) /* misc error reg. valid */
 287 #define MCI_STATUS_ADDRV (1ULL<<58) /* addr reg. valid */
 288 #define MCI_STATUS_PCC  (1ULL<<57)  /* processor context corrupt */
 289 #define MCI_STATUS_S    (1ULL<<56)  /* Signaled machine check */
 290 #define MCI_STATUS_AR   (1ULL<<55)  /* Action required */
 291
 292 /* MISC register defines */
 293 #define MCM_ADDR_SEGOFF 0       /* segment offset */
 294 #define MCM_ADDR_LINEAR 1       /* linear address */
 295 #define MCM_ADDR_PHYS   2       /* physical address */
 296 #define MCM_ADDR_MEM    3       /* memory address */
 297 #define MCM_ADDR_GENERIC 7      /* generic */
 298
 299 #define MSR_IA32_TSC                    0x10
 300 #define MSR_IA32_APICBASE               0x1b
 301 #define MSR_IA32_APICBASE_BSP           (1<<8)
 302 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 303 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
 304 #define MSR_IA32_FEATURE_CONTROL        0x0000003a
 305 #define MSR_TSC_ADJUST                  0x0000003b
 306 #define MSR_IA32_TSCDEADLINE            0x6e0
 307
 308 #define MSR_MTRRcap                     0xfe
 309 #define MSR_MTRRcap_VCNT                8
 310 #define MSR_MTRRcap_FIXRANGE_SUPPORT    (1 << 8)
 311 #define MSR_MTRRcap_WC_SUPPORTED        (1 << 10)
 312
 313 #define MSR_IA32_SYSENTER_CS            0x174
 314 #define MSR_IA32_SYSENTER_ESP           0x175
 315 #define MSR_IA32_SYSENTER_EIP           0x176
 316
 317 #define MSR_MCG_CAP                     0x179
 318 #define MSR_MCG_STATUS                  0x17a
 319 #define MSR_MCG_CTL                     0x17b
 320
 321 #define MSR_IA32_PERF_STATUS            0x198
 322
 323 #define MSR_IA32_MISC_ENABLE            0x1a0
 324 /* Indicates good rep/movs microcode on some processors: */
 325 #define MSR_IA32_MISC_ENABLE_DEFAULT    1
 326
 327 #define MSR_MTRRphysBase(reg)           (0x200 + 2 * (reg))
 328 #define MSR_MTRRphysMask(reg)           (0x200 + 2 * (reg) + 1)
 329
 330 #define MSR_MTRRfix64K_00000            0x250
 331 #define MSR_MTRRfix16K_80000            0x258
 332 #define MSR_MTRRfix16K_A0000            0x259
 333 #define MSR_MTRRfix4K_C0000             0x268
 334 #define MSR_MTRRfix4K_C8000             0x269
 335 #define MSR_MTRRfix4K_D0000             0x26a
 336 #define MSR_MTRRfix4K_D8000             0x26b
 337 #define MSR_MTRRfix4K_E0000             0x26c
 338 #define MSR_MTRRfix4K_E8000             0x26d
 339 #define MSR_MTRRfix4K_F0000             0x26e
 340 #define MSR_MTRRfix4K_F8000             0x26f
 341
 342 #define MSR_PAT                         0x277
 343
 344 #define MSR_MTRRdefType                 0x2ff
 345
 346 #define MSR_MC0_CTL                     0x400
 347 #define MSR_MC0_STATUS                  0x401
 348 #define MSR_MC0_ADDR                    0x402
 349 #define MSR_MC0_MISC                    0x403
 350
 351 #define MSR_EFER                        0xc0000080
 352
 353 #define MSR_EFER_SCE   (1 << 0)
 354 #define MSR_EFER_LME   (1 << 8)
 355 #define MSR_EFER_LMA   (1 << 10)
 356 #define MSR_EFER_NXE   (1 << 11)
 357 #define MSR_EFER_SVME  (1 << 12)
 358 #define MSR_EFER_FFXSR (1 << 14)
 359
 360 #define MSR_STAR                        0xc0000081
 361 #define MSR_LSTAR                       0xc0000082
 362 #define MSR_CSTAR                       0xc0000083
 363 #define MSR_FMASK                       0xc0000084
 364 #define MSR_FSBASE                      0xc0000100
 365 #define MSR_GSBASE                      0xc0000101
 366 #define MSR_KERNELGSBASE                0xc0000102
 367 #define MSR_TSC_AUX                     0xc0000103
 368
 369 #define MSR_VM_HSAVE_PA                 0xc0010117
 370
 371 /* CPUID feature words */
 372 typedef enum FeatureWord {
 373     FEAT_1_EDX,         /* CPUID[1].EDX */
 374     FEAT_1_ECX,         /* CPUID[1].ECX */
 375     FEAT_7_0_EBX,       /* CPUID[EAX=7,ECX=0].EBX */
 376     FEAT_8000_0001_EDX, /* CPUID[8000_0001].EDX */
 377     FEAT_8000_0001_ECX, /* CPUID[8000_0001].ECX */
 378     FEAT_C000_0001_EDX, /* CPUID[C000_0001].EDX */
 379     FEAT_KVM,           /* CPUID[4000_0001].EAX (KVM_CPUID_FEATURES) */
 380     FEAT_SVM,           /* CPUID[8000_000A].EDX */
 381     FEATURE_WORDS,
 382 } FeatureWord;
 383
 384 typedef uint32_t FeatureWordArray[FEATURE_WORDS];
 385
 386 /* cpuid_features bits */
 387 #define CPUID_FP87 (1 << 0)
 388 #define CPUID_VME  (1 << 1)
 389 #define CPUID_DE   (1 << 2)
 390 #define CPUID_PSE  (1 << 3)
 391 #define CPUID_TSC  (1 << 4)
 392 #define CPUID_MSR  (1 << 5)
 393 #define CPUID_PAE  (1 << 6)
 394 #define CPUID_MCE  (1 << 7)
 395 #define CPUID_CX8  (1 << 8)
 396 #define CPUID_APIC (1 << 9)
 397 #define CPUID_SEP  (1 << 11) /* sysenter/sysexit */
 398 #define CPUID_MTRR (1 << 12)
 399 #define CPUID_PGE  (1 << 13)
 400 #define CPUID_MCA  (1 << 14)
 401 #define CPUID_CMOV (1 << 15)
 402 #define CPUID_PAT  (1 << 16)
 403 #define CPUID_PSE36   (1 << 17)
 404 #define CPUID_PN   (1 << 18)
 405 #define CPUID_CLFLUSH (1 << 19)
 406 #define CPUID_DTS (1 << 21)
 407 #define CPUID_ACPI (1 << 22)
 408 #define CPUID_MMX  (1 << 23)
 409 #define CPUID_FXSR (1 << 24)
 410 #define CPUID_SSE  (1 << 25)
 411 #define CPUID_SSE2 (1 << 26)
 412 #define CPUID_SS (1 << 27)
 413 #define CPUID_HT (1 << 28)
 414 #define CPUID_TM (1 << 29)
 415 #define CPUID_IA64 (1 << 30)
 416 #define CPUID_PBE (1 << 31)
 417
 418 #define CPUID_EXT_SSE3     (1 << 0)
 419 #define CPUID_EXT_PCLMULQDQ (1 << 1)
 420 #define CPUID_EXT_DTES64   (1 << 2)
 421 #define CPUID_EXT_MONITOR  (1 << 3)
 422 #define CPUID_EXT_DSCPL    (1 << 4)
 423 #define CPUID_EXT_VMX      (1 << 5)
 424 #define CPUID_EXT_SMX      (1 << 6)
 425 #define CPUID_EXT_EST      (1 << 7)
 426 #define CPUID_EXT_TM2      (1 << 8)
 427 #define CPUID_EXT_SSSE3    (1 << 9)
 428 #define CPUID_EXT_CID      (1 << 10)
 429 #define CPUID_EXT_FMA      (1 << 12)
 430 #define CPUID_EXT_CX16     (1 << 13)
 431 #define CPUID_EXT_XTPR     (1 << 14)
 432 #define CPUID_EXT_PDCM     (1 << 15)
 433 #define CPUID_EXT_PCID     (1 << 17)
 434 #define CPUID_EXT_DCA      (1 << 18)
 435 #define CPUID_EXT_SSE41    (1 << 19)
 436 #define CPUID_EXT_SSE42    (1 << 20)
 437 #define CPUID_EXT_X2APIC   (1 << 21)
 438 #define CPUID_EXT_MOVBE    (1 << 22)
 439 #define CPUID_EXT_POPCNT   (1 << 23)
 440 #define CPUID_EXT_TSC_DEADLINE_TIMER (1 << 24)
 441 #define CPUID_EXT_AES      (1 << 25)
 442 #define CPUID_EXT_XSAVE    (1 << 26)
 443 #define CPUID_EXT_OSXSAVE  (1 << 27)
 444 #define CPUID_EXT_AVX      (1 << 28)
 445 #define CPUID_EXT_F16C     (1 << 29)
 446 #define CPUID_EXT_RDRAND   (1 << 30)
 447 #define CPUID_EXT_HYPERVISOR  (1 << 31)
 448
 449 #define CPUID_EXT2_FPU     (1 << 0)
 450 #define CPUID_EXT2_VME     (1 << 1)
 451 #define CPUID_EXT2_DE      (1 << 2)
 452 #define CPUID_EXT2_PSE     (1 << 3)
 453 #define CPUID_EXT2_TSC     (1 << 4)
 454 #define CPUID_EXT2_MSR     (1 << 5)
 455 #define CPUID_EXT2_PAE     (1 << 6)
 456 #define CPUID_EXT2_MCE     (1 << 7)
 457 #define CPUID_EXT2_CX8     (1 << 8)
 458 #define CPUID_EXT2_APIC    (1 << 9)
 459 #define CPUID_EXT2_SYSCALL (1 << 11)
 460 #define CPUID_EXT2_MTRR    (1 << 12)
 461 #define CPUID_EXT2_PGE     (1 << 13)
 462 #define CPUID_EXT2_MCA     (1 << 14)
 463 #define CPUID_EXT2_CMOV    (1 << 15)
 464 #define CPUID_EXT2_PAT     (1 << 16)
 465 #define CPUID_EXT2_PSE36   (1 << 17)
 466 #define CPUID_EXT2_MP      (1 << 19)
 467 #define CPUID_EXT2_NX      (1 << 20)
 468 #define CPUID_EXT2_MMXEXT  (1 << 22)
 469 #define CPUID_EXT2_MMX     (1 << 23)
 470 #define CPUID_EXT2_FXSR    (1 << 24)
 471 #define CPUID_EXT2_FFXSR   (1 << 25)
 472 #define CPUID_EXT2_PDPE1GB (1 << 26)
 473 #define CPUID_EXT2_RDTSCP  (1 << 27)
 474 #define CPUID_EXT2_LM      (1 << 29)
 475 #define CPUID_EXT2_3DNOWEXT (1 << 30)
 476 #define CPUID_EXT2_3DNOW   (1 << 31)
 477
 478 /* CPUID[8000_0001].EDX bits that are aliase of CPUID[1].EDX bits on AMD CPUs */
 479 #define CPUID_EXT2_AMD_ALIASES (CPUID_EXT2_FPU | CPUID_EXT2_VME | \
 480                                 CPUID_EXT2_DE | CPUID_EXT2_PSE | \
 481                                 CPUID_EXT2_TSC | CPUID_EXT2_MSR | \
 482                                 CPUID_EXT2_PAE | CPUID_EXT2_MCE | \
 483                                 CPUID_EXT2_CX8 | CPUID_EXT2_APIC | \
 484                                 CPUID_EXT2_MTRR | CPUID_EXT2_PGE | \
 485                                 CPUID_EXT2_MCA | CPUID_EXT2_CMOV | \
 486                                 CPUID_EXT2_PAT | CPUID_EXT2_PSE36 | \
 487                                 CPUID_EXT2_MMX | CPUID_EXT2_FXSR)
 488
 489 #define CPUID_EXT3_LAHF_LM (1 << 0)
 490 #define CPUID_EXT3_CMP_LEG (1 << 1)
 491 #define CPUID_EXT3_SVM     (1 << 2)
 492 #define CPUID_EXT3_EXTAPIC (1 << 3)
 493 #define CPUID_EXT3_CR8LEG  (1 << 4)
 494 #define CPUID_EXT3_ABM     (1 << 5)
 495 #define CPUID_EXT3_SSE4A   (1 << 6)
 496 #define CPUID_EXT3_MISALIGNSSE (1 << 7)
 497 #define CPUID_EXT3_3DNOWPREFETCH (1 << 8)
 498 #define CPUID_EXT3_OSVW    (1 << 9)
 499 #define CPUID_EXT3_IBS     (1 << 10)
 500 #define CPUID_EXT3_XOP     (1 << 11)
 501 #define CPUID_EXT3_SKINIT  (1 << 12)
 502 #define CPUID_EXT3_WDT     (1 << 13)
 503 #define CPUID_EXT3_LWP     (1 << 15)
 504 #define CPUID_EXT3_FMA4    (1 << 16)
 505 #define CPUID_EXT3_TCE     (1 << 17)
 506 #define CPUID_EXT3_NODEID  (1 << 19)
 507 #define CPUID_EXT3_TBM     (1 << 21)
 508 #define CPUID_EXT3_TOPOEXT (1 << 22)
 509 #define CPUID_EXT3_PERFCORE (1 << 23)
 510 #define CPUID_EXT3_PERFNB  (1 << 24)
 511
 512 #define CPUID_SVM_NPT          (1 << 0)
 513 #define CPUID_SVM_LBRV         (1 << 1)
 514 #define CPUID_SVM_SVMLOCK      (1 << 2)
 515 #define CPUID_SVM_NRIPSAVE     (1 << 3)
 516 #define CPUID_SVM_TSCSCALE     (1 << 4)
 517 #define CPUID_SVM_VMCBCLEAN    (1 << 5)
 518 #define CPUID_SVM_FLUSHASID    (1 << 6)
 519 #define CPUID_SVM_DECODEASSIST (1 << 7)
 520 #define CPUID_SVM_PAUSEFILTER  (1 << 10)
 521 #define CPUID_SVM_PFTHRESHOLD  (1 << 12)
 522
 523 #define CPUID_7_0_EBX_FSGSBASE (1 << 0)
 524 #define CPUID_7_0_EBX_BMI1     (1 << 3)
 525 #define CPUID_7_0_EBX_HLE      (1 << 4)
 526 #define CPUID_7_0_EBX_AVX2     (1 << 5)
 527 #define CPUID_7_0_EBX_SMEP     (1 << 7)
 528 #define CPUID_7_0_EBX_BMI2     (1 << 8)
 529 #define CPUID_7_0_EBX_ERMS     (1 << 9)
 530 #define CPUID_7_0_EBX_INVPCID  (1 << 10)
 531 #define CPUID_7_0_EBX_RTM      (1 << 11)
 532 #define CPUID_7_0_EBX_RDSEED   (1 << 18)
 533 #define CPUID_7_0_EBX_ADX      (1 << 19)
 534 #define CPUID_7_0_EBX_SMAP     (1 << 20)
 535
 536 #define CPUID_VENDOR_SZ      12
 537
 538 #define CPUID_VENDOR_INTEL_1 0x756e6547 /* "Genu" */
 539 #define CPUID_VENDOR_INTEL_2 0x49656e69 /* "ineI" */
 540 #define CPUID_VENDOR_INTEL_3 0x6c65746e /* "ntel" */
 541 #define CPUID_VENDOR_INTEL "GenuineIntel"
 542
 543 #define CPUID_VENDOR_AMD_1   0x68747541 /* "Auth" */
 544 #define CPUID_VENDOR_AMD_2   0x69746e65 /* "enti" */
 545 #define CPUID_VENDOR_AMD_3   0x444d4163 /* "cAMD" */
 546 #define CPUID_VENDOR_AMD   "AuthenticAMD"
 547
 548 #define CPUID_VENDOR_VIA   "CentaurHauls"
 549
 550 #define CPUID_MWAIT_IBE     (1 << 1) /* Interrupts can exit capability */
 551 #define CPUID_MWAIT_EMX     (1 << 0) /* enumeration supported */
 552
 553 #define EXCP00_DIVZ     0
 554 #define EXCP01_DB       1
 555 #define EXCP02_NMI      2
 556 #define EXCP03_INT3     3
 557 #define EXCP04_INTO     4
 558 #define EXCP05_BOUND    5
 559 #define EXCP06_ILLOP    6
 560 #define EXCP07_PREX     7
 561 #define EXCP08_DBLE     8
 562 #define EXCP09_XERR     9
 563 #define EXCP0A_TSS      10
 564 #define EXCP0B_NOSEG    11
 565 #define EXCP0C_STACK    12
 566 #define EXCP0D_GPF      13
 567 #define EXCP0E_PAGE     14
 568 #define EXCP10_COPR     16
 569 #define EXCP11_ALGN     17
 570 #define EXCP12_MCHK     18
 571
 572 #define EXCP_SYSCALL    0x100 /* only happens in user only emulation
 573                                  for syscall instruction */
 574
 575 /* i386-specific interrupt pending bits.  */
 576 #define CPU_INTERRUPT_POLL      CPU_INTERRUPT_TGT_EXT_1
 577 #define CPU_INTERRUPT_SMI       CPU_INTERRUPT_TGT_EXT_2
 578 #define CPU_INTERRUPT_NMI       CPU_INTERRUPT_TGT_EXT_3
 579 #define CPU_INTERRUPT_MCE       CPU_INTERRUPT_TGT_EXT_4
 580 #define CPU_INTERRUPT_VIRQ      CPU_INTERRUPT_TGT_INT_0
 581 #define CPU_INTERRUPT_INIT      CPU_INTERRUPT_TGT_INT_1
 582 #define CPU_INTERRUPT_SIPI      CPU_INTERRUPT_TGT_INT_2
 583 #define CPU_INTERRUPT_TPR       CPU_INTERRUPT_TGT_INT_3
 584
 585
 586 typedef enum {
 587     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
 588     CC_OP_EFLAGS,  /* all cc are explicitly computed, CC_SRC = flags */
 589
 590     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
 591     CC_OP_MULW,
 592     CC_OP_MULL,
 593     CC_OP_MULQ,
 594
 595     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 596     CC_OP_ADDW,
 597     CC_OP_ADDL,
 598     CC_OP_ADDQ,
 599
 600     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 601     CC_OP_ADCW,
 602     CC_OP_ADCL,
 603     CC_OP_ADCQ,
 604
 605     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 606     CC_OP_SUBW,
 607     CC_OP_SUBL,
 608     CC_OP_SUBQ,
 609
 610     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 611     CC_OP_SBBW,
 612     CC_OP_SBBL,
 613     CC_OP_SBBQ,
 614
 615     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
 616     CC_OP_LOGICW,
 617     CC_OP_LOGICL,
 618     CC_OP_LOGICQ,
 619
 620     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
 621     CC_OP_INCW,
 622     CC_OP_INCL,
 623     CC_OP_INCQ,
 624
 625     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
 626     CC_OP_DECW,
 627     CC_OP_DECL,
 628     CC_OP_DECQ,
 629
 630     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
 631     CC_OP_SHLW,
 632     CC_OP_SHLL,
 633     CC_OP_SHLQ,
 634
 635     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
 636     CC_OP_SARW,
 637     CC_OP_SARL,
 638     CC_OP_SARQ,
 639
 640     CC_OP_BMILGB, /* Z,S via CC_DST, C = SRC==0; O=0; P,A undefined */
 641     CC_OP_BMILGW,
 642     CC_OP_BMILGL,
 643     CC_OP_BMILGQ,
 644
 645     CC_OP_ADCX, /* CC_DST = C, CC_SRC = rest.  */
 646     CC_OP_ADOX, /* CC_DST = O, CC_SRC = rest.  */
 647     CC_OP_ADCOX, /* CC_DST = C, CC_SRC2 = O, CC_SRC = rest.  */
 648
 649     CC_OP_CLR, /* Z set, all other flags clear.  */
 650
 651     CC_OP_NB,
 652 } CCOp;
 653
 654 typedef struct SegmentCache {
 655     uint32_t selector;
 656     target_ulong base;
 657     uint32_t limit;
 658     uint32_t flags;
 659 } SegmentCache;
 660
 661 typedef union {
 662     uint8_t _b[16];
 663     uint16_t _w[8];
 664     uint32_t _l[4];
 665     uint64_t _q[2];
 666     float32 _s[4];
 667     float64 _d[2];
 668 } XMMReg;
 669
 670 typedef union {
 671     uint8_t _b[8];
 672     uint16_t _w[4];
 673     uint32_t _l[2];
 674     float32 _s[2];
 675     uint64_t q;
 676 } MMXReg;
 677
 678 #ifdef HOST_WORDS_BIGENDIAN
 679 #define XMM_B(n) _b[15 - (n)]
 680 #define XMM_W(n) _w[7 - (n)]
 681 #define XMM_L(n) _l[3 - (n)]
 682 #define XMM_S(n) _s[3 - (n)]
 683 #define XMM_Q(n) _q[1 - (n)]
 684 #define XMM_D(n) _d[1 - (n)]
 685
 686 #define MMX_B(n) _b[7 - (n)]
 687 #define MMX_W(n) _w[3 - (n)]
 688 #define MMX_L(n) _l[1 - (n)]
 689 #define MMX_S(n) _s[1 - (n)]
 690 #else
 691 #define XMM_B(n) _b[n]
 692 #define XMM_W(n) _w[n]
 693 #define XMM_L(n) _l[n]
 694 #define XMM_S(n) _s[n]
 695 #define XMM_Q(n) _q[n]
 696 #define XMM_D(n) _d[n]
 697
 698 #define MMX_B(n) _b[n]
 699 #define MMX_W(n) _w[n]
 700 #define MMX_L(n) _l[n]
 701 #define MMX_S(n) _s[n]
 702 #endif
 703 #define MMX_Q(n) q
 704
 705 typedef union {
 706     floatx80 d __attribute__((aligned(16)));
 707     MMXReg mmx;
 708 } FPReg;
 709
 710 typedef struct {
 711     uint64_t base;
 712     uint64_t mask;
 713 } MTRRVar;
 714
 715 #define CPU_NB_REGS64 16
 716 #define CPU_NB_REGS32 8
 717
 718 #ifdef TARGET_X86_64
 719 #define CPU_NB_REGS CPU_NB_REGS64
 720 #else
 721 #define CPU_NB_REGS CPU_NB_REGS32
 722 #endif
 723
 724 #define NB_MMU_MODES 3
 725
 726 typedef enum TPRAccess {
 727     TPR_ACCESS_READ,
 728     TPR_ACCESS_WRITE,
 729 } TPRAccess;
 730
 731 typedef struct CPUX86State {
 732     /* standard registers */
 733     target_ulong regs[CPU_NB_REGS];
 734     target_ulong eip;
 735     target_ulong eflags; /* eflags register. During CPU emulation, CC
 736                         flags and DF are set to zero because they are
 737                         stored elsewhere */
 738
 739     /* emulator internal eflags handling */
 740     target_ulong cc_dst;
 741     target_ulong cc_src;
 742     target_ulong cc_src2;
 743     uint32_t cc_op;
 744     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
 745     uint32_t hflags; /* TB flags, see HF_xxx constants. These flags
 746                         are known at translation time. */
 747     uint32_t hflags2; /* various other flags, see HF2_xxx constants. */
 748
 749     /* segments */
 750     SegmentCache segs[6]; /* selector values */
 751     SegmentCache ldt;
 752     SegmentCache tr;
 753     SegmentCache gdt; /* only base and limit are used */
 754     SegmentCache idt; /* only base and limit are used */
 755
 756     target_ulong cr[5]; /* NOTE: cr1 is unused */
 757     int32_t a20_mask;
 758
 759     /* FPU state */
 760     unsigned int fpstt; /* top of stack index */
 761     uint16_t fpus;
 762     uint16_t fpuc;
 763     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
 764     FPReg fpregs[8];
 765     /* KVM-only so far */
 766     uint16_t fpop;
 767     uint64_t fpip;
 768     uint64_t fpdp;
 769
 770     /* emulator internal variables */
 771     float_status fp_status;
 772     floatx80 ft0;
 773
 774     float_status mmx_status; /* for 3DNow! float ops */
 775     float_status sse_status;
 776     uint32_t mxcsr;
 777     XMMReg xmm_regs[CPU_NB_REGS];
 778     XMMReg xmm_t0;
 779     MMXReg mmx_t0;
 780
 781     /* sysenter registers */
 782     uint32_t sysenter_cs;
 783     target_ulong sysenter_esp;
 784     target_ulong sysenter_eip;
 785     uint64_t efer;
 786     uint64_t star;
 787
 788     uint64_t vm_hsave;
 789     uint64_t vm_vmcb;
 790     uint64_t tsc_offset;
 791     uint64_t intercept;
 792     uint16_t intercept_cr_read;
 793     uint16_t intercept_cr_write;
 794     uint16_t intercept_dr_read;
 795     uint16_t intercept_dr_write;
 796     uint32_t intercept_exceptions;
 797     uint8_t v_tpr;
 798
 799 #ifdef TARGET_X86_64
 800     target_ulong lstar;
 801     target_ulong cstar;
 802     target_ulong fmask;
 803     target_ulong kernelgsbase;
 804 #endif
 805     uint64_t system_time_msr;
 806     uint64_t wall_clock_msr;
 807     uint64_t steal_time_msr;
 808     uint64_t async_pf_en_msr;
 809     uint64_t pv_eoi_en_msr;
 810
 811     uint64_t tsc;
 812     uint64_t tsc_adjust;
 813     uint64_t tsc_deadline;
 814
 815     uint64_t mcg_status;
 816     uint64_t msr_ia32_misc_enable;
 817     uint64_t msr_ia32_feature_control;
 818
 819     /* exception/interrupt handling */
 820     int error_code;
 821     int exception_is_int;
 822     target_ulong exception_next_eip;
 823     target_ulong dr[8]; /* debug registers */
 824     union {
 825         CPUBreakpoint *cpu_breakpoint[4];
 826         CPUWatchpoint *cpu_watchpoint[4];
 827     }; /* break/watchpoints for dr[0..3] */
 828     uint32_t smbase;
 829     int old_exception;  /* exception in flight */
 830
 831     /* KVM states, automatically cleared on reset */
 832     uint8_t nmi_injected;
 833     uint8_t nmi_pending;
 834
 835     CPU_COMMON
 836
 837     uint64_t pat;
 838
 839     /* processor features (e.g. for CPUID insn) */
 840     uint32_t cpuid_level;
 841     uint32_t cpuid_xlevel;
 842     uint32_t cpuid_xlevel2;
 843     uint32_t cpuid_vendor1;
 844     uint32_t cpuid_vendor2;
 845     uint32_t cpuid_vendor3;
 846     uint32_t cpuid_version;
 847     FeatureWordArray features;
 848     uint32_t cpuid_model[12];
 849     uint32_t cpuid_apic_id;
 850
 851     /* MTRRs */
 852     uint64_t mtrr_fixed[11];
 853     uint64_t mtrr_deftype;
 854     MTRRVar mtrr_var[8];
 855
 856     /* For KVM */
 857     uint32_t mp_state;
 858     int32_t exception_injected;
 859     int32_t interrupt_injected;
 860     uint8_t soft_interrupt;
 861     uint8_t has_error_code;
 862     uint32_t sipi_vector;
 863     bool tsc_valid;
 864     int tsc_khz;
 865     void *kvm_xsave_buf;
 866
 867     /* in order to simplify APIC support, we leave this pointer to the
 868        user */
 869     struct DeviceState *apic_state;
 870
 871     uint64_t mcg_cap;
 872     uint64_t mcg_ctl;
 873     uint64_t mce_banks[MCE_BANKS_DEF*4];
 874
 875     uint64_t tsc_aux;
 876
 877     /* vmstate */
 878     uint16_t fpus_vmstate;
 879     uint16_t fptag_vmstate;
 880     uint16_t fpregs_format_vmstate;
 881
 882     uint64_t xstate_bv;
 883     XMMReg ymmh_regs[CPU_NB_REGS];
 884
 885     uint64_t xcr0;
 886
 887     TPRAccess tpr_access_type;
 888 } CPUX86State;
 889
 890 #include "cpu-qom.h"
 891
 892 X86CPU *cpu_x86_init(const char *cpu_model);
 893 X86CPU *cpu_x86_create(const char *cpu_model, DeviceState *icc_bridge,
 894                        Error **errp);
 895 int cpu_x86_exec(CPUX86State *s);
 896 void x86_cpu_list(FILE *f, fprintf_function cpu_fprintf);
 897 void x86_cpudef_setup(void);
 898 int cpu_x86_support_mca_broadcast(CPUX86State *env);
 899
 900 int cpu_get_pic_interrupt(CPUX86State *s);
 901 /* MSDOS compatibility mode FPU exception support */
 902 void cpu_set_ferr(CPUX86State *s);
 903
 904 /* this function must always be used to load data in the segment
 905    cache: it synchronizes the hflags with the segment cache values */
 906 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
 907                                           int seg_reg, unsigned int selector,
 908                                           target_ulong base,
 909                                           unsigned int limit,
 910                                           unsigned int flags)
 911 {
 912     SegmentCache *sc;
 913     unsigned int new_hflags;
 914
 915     sc = &env->segs[seg_reg];
 916     sc->selector = selector;
 917     sc->base = base;
 918     sc->limit = limit;
 919     sc->flags = flags;
 920
 921     /* update the hidden flags */
 922     {
 923         if (seg_reg == R_CS) {
 924 #ifdef TARGET_X86_64
 925             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
 926                 /* long mode */
 927                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
 928                 env->hflags &= ~(HF_ADDSEG_MASK);
 929             } else
 930 #endif
 931             {
 932                 /* legacy / compatibility case */
 933                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
 934                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
 935                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
 936                     new_hflags;
 937             }
 938         }
 939         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
 940             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
 941         if (env->hflags & HF_CS64_MASK) {
 942             /* zero base assumed for DS, ES and SS in long mode */
 943         } else if (!(env->cr[0] & CR0_PE_MASK) ||
 944                    (env->eflags & VM_MASK) ||
 945                    !(env->hflags & HF_CS32_MASK)) {
 946             /* XXX: try to avoid this test. The problem comes from the
 947                fact that is real mode or vm86 mode we only modify the
 948                'base' and 'selector' fields of the segment cache to go
 949                faster. A solution may be to force addseg to one in
 950                translate-i386.c. */
 951             new_hflags |= HF_ADDSEG_MASK;
 952         } else {
 953             new_hflags |= ((env->segs[R_DS].base |
 954                             env->segs[R_ES].base |
 955                             env->segs[R_SS].base) != 0) <<
 956                 HF_ADDSEG_SHIFT;
 957         }
 958         env->hflags = (env->hflags &
 959                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
 960     }
 961 }
 962
 963 static inline void cpu_x86_load_seg_cache_sipi(X86CPU *cpu,
 964                                                int sipi_vector)
 965 {
 966     CPUState *cs = CPU(cpu);
 967     CPUX86State *env = &cpu->env;
 968
 969     env->eip = 0;
 970     cpu_x86_load_seg_cache(env, R_CS, sipi_vector << 8,
 971                            sipi_vector << 12,
 972                            env->segs[R_CS].limit,
 973                            env->segs[R_CS].flags);
 974     cs->halted = 0;
 975 }
 976
 977 int cpu_x86_get_descr_debug(CPUX86State *env, unsigned int selector,
 978                             target_ulong *base, unsigned int *limit,
 979                             unsigned int *flags);
 980
 981 /* wrapper, just in case memory mappings must be changed */
 982 static inline void cpu_x86_set_cpl(CPUX86State *s, int cpl)
 983 {
 984 #if HF_CPL_MASK == 3
 985     s->hflags = (s->hflags & ~HF_CPL_MASK) | cpl;
 986 #else
 987 #error HF_CPL_MASK is hardcoded
 988 #endif
 989 }
 990
 991 /* op_helper.c */
 992 /* used for debug or cpu save/restore */
 993 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, floatx80 f);
 994 floatx80 cpu_set_fp80(uint64_t mant, uint16_t upper);
 995
 996 /* cpu-exec.c */
 997 /* the following helpers are only usable in user mode simulation as
 998    they can trigger unexpected exceptions */
 999 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
1000 void cpu_x86_fsave(CPUX86State *s, target_ulong ptr, int data32);
1001 void cpu_x86_frstor(CPUX86State *s, target_ulong ptr, int data32);
1002
1003 /* you can call this signal handler from your SIGBUS and SIGSEGV
1004    signal handlers to inform the virtual CPU of exceptions. non zero
1005    is returned if the signal was handled by the virtual CPU.  */
1006 int cpu_x86_signal_handler(int host_signum, void *pinfo,
1007                            void *puc);
1008
1009 /* cpuid.c */
1010 void cpu_x86_cpuid(CPUX86State *env, uint32_t index, uint32_t count,
1011                    uint32_t *eax, uint32_t *ebx,
1012                    uint32_t *ecx, uint32_t *edx);
1013 void cpu_clear_apic_feature(CPUX86State *env);
1014 void host_cpuid(uint32_t function, uint32_t count,
1015                 uint32_t *eax, uint32_t *ebx, uint32_t *ecx, uint32_t *edx);
1016
1017 /* helper.c */
1018 int cpu_x86_handle_mmu_fault(CPUX86State *env, target_ulong addr,
1019                              int is_write, int mmu_idx);
1020 #define cpu_handle_mmu_fault cpu_x86_handle_mmu_fault
1021 void x86_cpu_set_a20(X86CPU *cpu, int a20_state);
1022
1023 static inline bool hw_local_breakpoint_enabled(unsigned long dr7, int index)
1024 {
1025     return (dr7 >> (index * 2)) & 1;
1026 }
1027
1028 static inline bool hw_global_breakpoint_enabled(unsigned long dr7, int index)
1029 {
1030     return (dr7 >> (index * 2)) & 2;
1031
1032 }
1033 static inline bool hw_breakpoint_enabled(unsigned long dr7, int index)
1034 {
1035     return hw_global_breakpoint_enabled(dr7, index) ||
1036            hw_local_breakpoint_enabled(dr7, index);
1037 }
1038
1039 static inline int hw_breakpoint_type(unsigned long dr7, int index)
1040 {
1041     return (dr7 >> (DR7_TYPE_SHIFT + (index * 4))) & 3;
1042 }
1043
1044 static inline int hw_breakpoint_len(unsigned long dr7, int index)
1045 {
1046     int len = ((dr7 >> (DR7_LEN_SHIFT + (index * 4))) & 3);
1047     return (len == 2) ? 8 : len + 1;
1048 }
1049
1050 void hw_breakpoint_insert(CPUX86State *env, int index);
1051 void hw_breakpoint_remove(CPUX86State *env, int index);
1052 bool check_hw_breakpoints(CPUX86State *env, bool force_dr6_update);
1053 void breakpoint_handler(CPUX86State *env);
1054
1055 /* will be suppressed */
1056 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
1057 void cpu_x86_update_cr3(CPUX86State *env, target_ulong new_cr3);
1058 void cpu_x86_update_cr4(CPUX86State *env, uint32_t new_cr4);
1059
1060 /* hw/pc.c */
1061 void cpu_smm_update(CPUX86State *env);
1062 uint64_t cpu_get_tsc(CPUX86State *env);
1063
1064 #define TARGET_PAGE_BITS 12
1065
1066 #ifdef TARGET_X86_64
1067 #define TARGET_PHYS_ADDR_SPACE_BITS 52
1068 /* ??? This is really 48 bits, sign-extended, but the only thing
1069    accessible to userland with bit 48 set is the VSYSCALL, and that
1070    is handled via other mechanisms.  */
1071 #define TARGET_VIRT_ADDR_SPACE_BITS 47
1072 #else
1073 #define TARGET_PHYS_ADDR_SPACE_BITS 36
1074 #define TARGET_VIRT_ADDR_SPACE_BITS 32
1075 #endif
1076
1077 static inline CPUX86State *cpu_init(const char *cpu_model)
1078 {
1079     X86CPU *cpu = cpu_x86_init(cpu_model);
1080     if (cpu == NULL) {
1081         return NULL;
1082     }
1083     return &cpu->env;
1084 }
1085
1086 #define cpu_exec cpu_x86_exec
1087 #define cpu_gen_code cpu_x86_gen_code
1088 #define cpu_signal_handler cpu_x86_signal_handler
1089 #define cpu_list x86_cpu_list
1090 #define cpudef_setup    x86_cpudef_setup
1091
1092 /* MMU modes definitions */
1093 #define MMU_MODE0_SUFFIX _kernel
1094 #define MMU_MODE1_SUFFIX _user
1095 #define MMU_MODE2_SUFFIX _ksmap /* Kernel with SMAP override */
1096 #define MMU_KERNEL_IDX  0
1097 #define MMU_USER_IDX    1
1098 #define MMU_KSMAP_IDX   2
1099 static inline int cpu_mmu_index (CPUX86State *env)
1100 {
1101     return (env->hflags & HF_CPL_MASK) == 3 ? MMU_USER_IDX :
1102         ((env->hflags & HF_SMAP_MASK) && (env->eflags & AC_MASK))
1103         ? MMU_KSMAP_IDX : MMU_KERNEL_IDX;
1104 }
1105
1106 #define CC_DST  (env->cc_dst)
1107 #define CC_SRC  (env->cc_src)
1108 #define CC_SRC2 (env->cc_src2)
1109 #define CC_OP   (env->cc_op)
1110
1111 /* n must be a constant to be efficient */
1112 static inline target_long lshift(target_long x, int n)
1113 {
1114     if (n >= 0) {
1115         return x << n;
1116     } else {
1117         return x >> (-n);
1118     }
1119 }
1120
1121 /* float macros */
1122 #define FT0    (env->ft0)
1123 #define ST0    (env->fpregs[env->fpstt].d)
1124 #define ST(n)  (env->fpregs[(env->fpstt + (n)) & 7].d)
1125 #define ST1    ST(1)
1126
1127 /* translate.c */
1128 void optimize_flags_init(void);
1129
1130 #include "exec/cpu-all.h"
1131 #include "svm.h"
1132
1133 #if !defined(CONFIG_USER_ONLY)
1134 #include "hw/i386/apic.h"
1135 #endif
1136
1137 static inline bool cpu_has_work(CPUState *cs)
1138 {
1139     X86CPU *cpu = X86_CPU(cs);
1140     CPUX86State *env = &cpu->env;
1141
1142     return ((cs->interrupt_request & (CPU_INTERRUPT_HARD |
1143                                       CPU_INTERRUPT_POLL)) &&
1144             (env->eflags & IF_MASK)) ||
1145            (cs->interrupt_request & (CPU_INTERRUPT_NMI |
1146                                      CPU_INTERRUPT_INIT |
1147                                      CPU_INTERRUPT_SIPI |
1148                                      CPU_INTERRUPT_MCE));
1149 }
1150
1151 #include "exec/exec-all.h"
1152
1153 static inline void cpu_get_tb_cpu_state(CPUX86State *env, target_ulong *pc,
1154                                         target_ulong *cs_base, int *flags)
1155 {
1156     *cs_base = env->segs[R_CS].base;
1157     *pc = *cs_base + env->eip;
1158     *flags = env->hflags |
1159         (env->eflags & (IOPL_MASK | TF_MASK | RF_MASK | VM_MASK | AC_MASK));
1160 }
1161
1162 void do_cpu_init(X86CPU *cpu);
1163 void do_cpu_sipi(X86CPU *cpu);
1164
1165 #define MCE_INJECT_BROADCAST    1
1166 #define MCE_INJECT_UNCOND_AO    2
1167
1168 void cpu_x86_inject_mce(Monitor *mon, X86CPU *cpu, int bank,
1169                         uint64_t status, uint64_t mcg_status, uint64_t addr,
1170                         uint64_t misc, int flags);
1171
1172 /* excp_helper.c */
1173 void QEMU_NORETURN raise_exception(CPUX86State *env, int exception_index);
1174 void QEMU_NORETURN raise_exception_err(CPUX86State *env, int exception_index,
1175                                        int error_code);
1176 void QEMU_NORETURN raise_interrupt(CPUX86State *nenv, int intno, int is_int,
1177                                    int error_code, int next_eip_addend);
1178
1179 /* cc_helper.c */
1180 extern const uint8_t parity_table[256];
1181 uint32_t cpu_cc_compute_all(CPUX86State *env1, int op);
1182
1183 static inline uint32_t cpu_compute_eflags(CPUX86State *env)
1184 {
1185     return env->eflags | cpu_cc_compute_all(env, CC_OP) | (env->df & DF_MASK);
1186 }
1187
1188 /* NOTE: CC_OP must be modified manually to CC_OP_EFLAGS */
1189 static inline void cpu_load_eflags(CPUX86State *env, int eflags,
1190                                    int update_mask)
1191 {
1192     CC_SRC = eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
1193     env->df = 1 - (2 * ((eflags >> 10) & 1));
1194     env->eflags = (env->eflags & ~update_mask) |
1195         (eflags & update_mask) | 0x2;
1196 }
1197
1198 /* load efer and update the corresponding hflags. XXX: do consistency
1199    checks with cpuid bits? */
1200 static inline void cpu_load_efer(CPUX86State *env, uint64_t val)
1201 {
1202     env->efer = val;
1203     env->hflags &= ~(HF_LMA_MASK | HF_SVME_MASK);
1204     if (env->efer & MSR_EFER_LMA) {
1205         env->hflags |= HF_LMA_MASK;
1206     }
1207     if (env->efer & MSR_EFER_SVME) {
1208         env->hflags |= HF_SVME_MASK;
1209     }
1210 }
1211
1212 /* svm_helper.c */
1213 void cpu_svm_check_intercept_param(CPUX86State *env1, uint32_t type,
1214                                    uint64_t param);
1215 void cpu_vmexit(CPUX86State *nenv, uint32_t exit_code, uint64_t exit_info_1);
1216
1217 /* seg_helper.c */
1218 void do_interrupt_x86_hardirq(CPUX86State *env, int intno, int is_hw);
1219
1220 void do_smm_enter(X86CPU *cpu);
1221
1222 void cpu_report_tpr_access(CPUX86State *env, TPRAccess access);
1223
1224 void disable_kvm_pv_eoi(void);
1225
1226 void x86_cpu_compat_set_features(const char *cpu_model, FeatureWord w,
1227                                  uint32_t feat_add, uint32_t feat_remove);
1228
1229
1230 /* Return name of 32-bit register, from a R_* constant */
1231 const char *get_register_name_32(unsigned int reg);
1232
1233 uint32_t x86_cpu_apic_id_from_index(unsigned int cpu_index);
1234 void enable_compat_apic_id_mode(void);
1235
1236 #define APIC_DEFAULT_ADDRESS 0xfee00000
1237 #define APIC_SPACE_SIZE      0x100000
1238
1239 #endif /* CPU_I386_H */