drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #ifdef pr_fmt
  32 #undef pr_fmt
  33 #endif
  34
  35 #define pr_fmt(fmt) "amdgpu: " fmt
  36
  37 #ifdef dev_fmt
  38 #undef dev_fmt
  39 #endif
  40
  41 #define dev_fmt(fmt) "amdgpu: " fmt
  42
  43 #include "amdgpu_ctx.h"
  44
  45 #include <linux/atomic.h>
  46 #include <linux/wait.h>
  47 #include <linux/list.h>
  48 #include <linux/kref.h>
  49 #include <linux/rbtree.h>
  50 #include <linux/hashtable.h>
  51 #include <linux/dma-fence.h>
  52 #include <linux/pci.h>
  53
  54 #include <drm/ttm/ttm_bo.h>
  55 #include <drm/ttm/ttm_placement.h>
  56
  57 #include <drm/amdgpu_drm.h>
  58 #include <drm/drm_gem.h>
  59 #include <drm/drm_ioctl.h>
  60
  61 #include <kgd_kfd_interface.h>
  62 #include "dm_pp_interface.h"
  63 #include "kgd_pp_interface.h"
  64
  65 #include "amd_shared.h"
  66 #include "amdgpu_mode.h"
  67 #include "amdgpu_ih.h"
  68 #include "amdgpu_irq.h"
  69 #include "amdgpu_ucode.h"
  70 #include "amdgpu_ttm.h"
  71 #include "amdgpu_psp.h"
  72 #include "amdgpu_gds.h"
  73 #include "amdgpu_sync.h"
  74 #include "amdgpu_ring.h"
  75 #include "amdgpu_vm.h"
  76 #include "amdgpu_dpm.h"
  77 #include "amdgpu_acp.h"
  78 #include "amdgpu_uvd.h"
  79 #include "amdgpu_vce.h"
  80 #include "amdgpu_vcn.h"
  81 #include "amdgpu_jpeg.h"
  82 #include "amdgpu_vpe.h"
  83 #include "amdgpu_umsch_mm.h"
  84 #include "amdgpu_gmc.h"
  85 #include "amdgpu_gfx.h"
  86 #include "amdgpu_sdma.h"
  87 #include "amdgpu_lsdma.h"
  88 #include "amdgpu_nbio.h"
  89 #include "amdgpu_hdp.h"
  90 #include "amdgpu_dm.h"
  91 #include "amdgpu_virt.h"
  92 #include "amdgpu_csa.h"
  93 #include "amdgpu_mes_ctx.h"
  94 #include "amdgpu_gart.h"
  95 #include "amdgpu_debugfs.h"
  96 #include "amdgpu_job.h"
  97 #include "amdgpu_bo_list.h"
  98 #include "amdgpu_gem.h"
  99 #include "amdgpu_doorbell.h"
 100 #include "amdgpu_amdkfd.h"
 101 #include "amdgpu_discovery.h"
 102 #include "amdgpu_mes.h"
 103 #include "amdgpu_umc.h"
 104 #include "amdgpu_mmhub.h"
 105 #include "amdgpu_gfxhub.h"
 106 #include "amdgpu_df.h"
 107 #include "amdgpu_smuio.h"
 108 #include "amdgpu_fdinfo.h"
 109 #include "amdgpu_mca.h"
 110 #include "amdgpu_ras.h"
 111 #include "amdgpu_xcp.h"
 112
 113 #define MAX_GPU_INSTANCE                64
 114
 115 struct amdgpu_gpu_instance
 116 {
 117         struct amdgpu_device            *adev;
 118         int                             mgpu_fan_enabled;
 119 };
 120
 121 struct amdgpu_mgpu_info
 122 {
 123         struct amdgpu_gpu_instance      gpu_ins[MAX_GPU_INSTANCE];
 124         struct mutex                    mutex;
 125         uint32_t                        num_gpu;
 126         uint32_t                        num_dgpu;
 127         uint32_t                        num_apu;
 128
 129         /* delayed reset_func for XGMI configuration if necessary */
 130         struct delayed_work             delayed_reset_work;
 131         bool                            pending_reset;
 132 };
 133
 134 enum amdgpu_ss {
 135         AMDGPU_SS_DRV_LOAD,
 136         AMDGPU_SS_DEV_D0,
 137         AMDGPU_SS_DEV_D3,
 138         AMDGPU_SS_DRV_UNLOAD
 139 };
 140
 141 struct amdgpu_watchdog_timer
 142 {
 143         bool timeout_fatal_disable;
 144         uint32_t period; /* maxCycles = (1 << period), the number of cycles before a timeout */
 145 };
 146
 147 #define AMDGPU_MAX_TIMEOUT_PARAM_LENGTH 256
 148
 149 /*
 150  * Modules parameters.
 151  */
 152 extern int amdgpu_modeset;
 153 extern unsigned int amdgpu_vram_limit;
 154 extern int amdgpu_vis_vram_limit;
 155 extern int amdgpu_gart_size;
 156 extern int amdgpu_gtt_size;
 157 extern int amdgpu_moverate;
 158 extern int amdgpu_audio;
 159 extern int amdgpu_disp_priority;
 160 extern int amdgpu_hw_i2c;
 161 extern int amdgpu_pcie_gen2;
 162 extern int amdgpu_msi;
 163 extern char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 164 extern int amdgpu_dpm;
 165 extern int amdgpu_fw_load_type;
 166 extern int amdgpu_aspm;
 167 extern int amdgpu_runtime_pm;
 168 extern uint amdgpu_ip_block_mask;
 169 extern int amdgpu_bapm;
 170 extern int amdgpu_deep_color;
 171 extern int amdgpu_vm_size;
 172 extern int amdgpu_vm_block_size;
 173 extern int amdgpu_vm_fragment_size;
 174 extern int amdgpu_vm_fault_stop;
 175 extern int amdgpu_vm_debug;
 176 extern int amdgpu_vm_update_mode;
 177 extern int amdgpu_exp_hw_support;
 178 extern int amdgpu_dc;
 179 extern int amdgpu_sched_jobs;
 180 extern int amdgpu_sched_hw_submission;
 181 extern uint amdgpu_pcie_gen_cap;
 182 extern uint amdgpu_pcie_lane_cap;
 183 extern u64 amdgpu_cg_mask;
 184 extern uint amdgpu_pg_mask;
 185 extern uint amdgpu_sdma_phase_quantum;
 186 extern char *amdgpu_disable_cu;
 187 extern char *amdgpu_virtual_display;
 188 extern uint amdgpu_pp_feature_mask;
 189 extern uint amdgpu_force_long_training;
 190 extern int amdgpu_lbpw;
 191 extern int amdgpu_compute_multipipe;
 192 extern int amdgpu_gpu_recovery;
 193 extern int amdgpu_emu_mode;
 194 extern uint amdgpu_smu_memory_pool_size;
 195 extern int amdgpu_smu_pptable_id;
 196 extern uint amdgpu_dc_feature_mask;
 197 extern uint amdgpu_dc_debug_mask;
 198 extern uint amdgpu_dc_visual_confirm;
 199 extern uint amdgpu_dm_abm_level;
 200 extern int amdgpu_backlight;
 201 extern struct amdgpu_mgpu_info mgpu_info;
 202 extern int amdgpu_ras_enable;
 203 extern uint amdgpu_ras_mask;
 204 extern int amdgpu_bad_page_threshold;
 205 extern bool amdgpu_ignore_bad_page_threshold;
 206 extern struct amdgpu_watchdog_timer amdgpu_watchdog_timer;
 207 extern int amdgpu_async_gfx_ring;
 208 extern int amdgpu_mcbp;
 209 extern int amdgpu_discovery;
 210 extern int amdgpu_mes;
 211 extern int amdgpu_mes_kiq;
 212 extern int amdgpu_noretry;
 213 extern int amdgpu_force_asic_type;
 214 extern int amdgpu_smartshift_bias;
 215 extern int amdgpu_use_xgmi_p2p;
 216 extern int amdgpu_mtype_local;
 217 extern bool enforce_isolation;
 218 #ifdef CONFIG_HSA_AMD
 219 extern int sched_policy;
 220 extern bool debug_evictions;
 221 extern bool no_system_mem_limit;
 222 extern int halt_if_hws_hang;
 223 #else
 224 static const int __maybe_unused sched_policy = KFD_SCHED_POLICY_HWS;
 225 static const bool __maybe_unused debug_evictions; /* = false */
 226 static const bool __maybe_unused no_system_mem_limit;
 227 static const int __maybe_unused halt_if_hws_hang;
 228 #endif
 229 #ifdef CONFIG_HSA_AMD_P2P
 230 extern bool pcie_p2p;
 231 #endif
 232
 233 extern int amdgpu_tmz;
 234 extern int amdgpu_reset_method;
 235
 236 #ifdef CONFIG_DRM_AMDGPU_SI
 237 extern int amdgpu_si_support;
 238 #endif
 239 #ifdef CONFIG_DRM_AMDGPU_CIK
 240 extern int amdgpu_cik_support;
 241 #endif
 242 extern int amdgpu_num_kcq;
 243
 244 #define AMDGPU_VCNFW_LOG_SIZE (32 * 1024)
 245 extern int amdgpu_vcnfw_log;
 246 extern int amdgpu_sg_display;
 247 extern int amdgpu_umsch_mm;
 248
 249 extern int amdgpu_user_partt_mode;
 250
 251 #define AMDGPU_VM_MAX_NUM_CTX                   4096
 252 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 253 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 254 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 255 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 256 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 257 #define AMDGPUFB_CONN_LIMIT                     4
 258 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 259
 260 #define AMDGPU_VBIOS_VGA_ALLOCATION             (9 * 1024 * 1024) /* reserve 8MB for vga emulator and 1 MB for FB */
 261
 262 /* hard reset data */
 263 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 264
 265 /* reset flags */
 266 #define AMDGPU_RESET_GFX                        (1 << 0)
 267 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 268 #define AMDGPU_RESET_DMA                        (1 << 2)
 269 #define AMDGPU_RESET_CP                         (1 << 3)
 270 #define AMDGPU_RESET_GRBM                       (1 << 4)
 271 #define AMDGPU_RESET_DMA1                       (1 << 5)
 272 #define AMDGPU_RESET_RLC                        (1 << 6)
 273 #define AMDGPU_RESET_SEM                        (1 << 7)
 274 #define AMDGPU_RESET_IH                         (1 << 8)
 275 #define AMDGPU_RESET_VMC                        (1 << 9)
 276 #define AMDGPU_RESET_MC                         (1 << 10)
 277 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 278 #define AMDGPU_RESET_UVD                        (1 << 12)
 279 #define AMDGPU_RESET_VCE                        (1 << 13)
 280 #define AMDGPU_RESET_VCE1                       (1 << 14)
 281
 282 /* max cursor sizes (in pixels) */
 283 #define CIK_CURSOR_WIDTH 128
 284 #define CIK_CURSOR_HEIGHT 128
 285
 286 /* smart shift bias level limits */
 287 #define AMDGPU_SMARTSHIFT_MAX_BIAS (100)
 288 #define AMDGPU_SMARTSHIFT_MIN_BIAS (-100)
 289
 290 /* Extra time delay(in ms) to eliminate the influence of temperature momentary fluctuation */
 291 #define AMDGPU_SWCTF_EXTRA_DELAY                50
 292
 293 struct amdgpu_xcp_mgr;
 294 struct amdgpu_device;
 295 struct amdgpu_irq_src;
 296 struct amdgpu_fpriv;
 297 struct amdgpu_bo_va_mapping;
 298 struct kfd_vm_fault_info;
 299 struct amdgpu_hive_info;
 300 struct amdgpu_reset_context;
 301 struct amdgpu_reset_control;
 302
 303 enum amdgpu_cp_irq {
 304         AMDGPU_CP_IRQ_GFX_ME0_PIPE0_EOP = 0,
 305         AMDGPU_CP_IRQ_GFX_ME0_PIPE1_EOP,
 306         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 307         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 308         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 309         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 310         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 311         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 312         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 313         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 314
 315         AMDGPU_CP_IRQ_LAST
 316 };
 317
 318 enum amdgpu_thermal_irq {
 319         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 320         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 321
 322         AMDGPU_THERMAL_IRQ_LAST
 323 };
 324
 325 enum amdgpu_kiq_irq {
 326         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 327         AMDGPU_CP_KIQ_IRQ_LAST
 328 };
 329 #define SRIOV_USEC_TIMEOUT  1200000 /* wait 12 * 100ms for SRIOV */
 330 #define MAX_KIQ_REG_WAIT       5000 /* in usecs, 5ms */
 331 #define MAX_KIQ_REG_BAILOUT_INTERVAL   5 /* in msecs, 5ms */
 332 #define MAX_KIQ_REG_TRY 1000
 333
 334 int amdgpu_device_ip_set_clockgating_state(void *dev,
 335                                            enum amd_ip_block_type block_type,
 336                                            enum amd_clockgating_state state);
 337 int amdgpu_device_ip_set_powergating_state(void *dev,
 338                                            enum amd_ip_block_type block_type,
 339                                            enum amd_powergating_state state);
 340 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 341                                             u64 *flags);
 342 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 343                                    enum amd_ip_block_type block_type);
 344 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 345                               enum amd_ip_block_type block_type);
 346
 347 #define AMDGPU_MAX_IP_NUM 16
 348
 349 struct amdgpu_ip_block_status {
 350         bool valid;
 351         bool sw;
 352         bool hw;
 353         bool late_initialized;
 354         bool hang;
 355 };
 356
 357 struct amdgpu_ip_block_version {
 358         const enum amd_ip_block_type type;
 359         const u32 major;
 360         const u32 minor;
 361         const u32 rev;
 362         const struct amd_ip_funcs *funcs;
 363 };
 364
 365 #define HW_REV(_Major, _Minor, _Rev) \
 366         ((((uint32_t) (_Major)) << 16) | ((uint32_t) (_Minor) << 8) | ((uint32_t) (_Rev)))
 367
 368 struct amdgpu_ip_block {
 369         struct amdgpu_ip_block_status status;
 370         const struct amdgpu_ip_block_version *version;
 371 };
 372
 373 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 374                                        enum amd_ip_block_type type,
 375                                        u32 major, u32 minor);
 376
 377 struct amdgpu_ip_block *
 378 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 379                               enum amd_ip_block_type type);
 380
 381 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 382                                const struct amdgpu_ip_block_version *ip_block_version);
 383
 384 /*
 385  * BIOS.
 386  */
 387 bool amdgpu_get_bios(struct amdgpu_device *adev);
 388 bool amdgpu_read_bios(struct amdgpu_device *adev);
 389 bool amdgpu_soc15_read_bios_from_rom(struct amdgpu_device *adev,
 390                                      u8 *bios, u32 length_bytes);
 391 /*
 392  * Clocks
 393  */
 394
 395 #define AMDGPU_MAX_PPLL 3
 396
 397 struct amdgpu_clock {
 398         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 399         struct amdgpu_pll spll;
 400         struct amdgpu_pll mpll;
 401         /* 10 Khz units */
 402         uint32_t default_mclk;
 403         uint32_t default_sclk;
 404         uint32_t default_dispclk;
 405         uint32_t current_dispclk;
 406         uint32_t dp_extclk;
 407         uint32_t max_pixel_clock;
 408 };
 409
 410 /* sub-allocation manager, it has to be protected by another lock.
 411  * By conception this is an helper for other part of the driver
 412  * like the indirect buffer or semaphore, which both have their
 413  * locking.
 414  *
 415  * Principe is simple, we keep a list of sub allocation in offset
 416  * order (first entry has offset == 0, last entry has the highest
 417  * offset).
 418  *
 419  * When allocating new object we first check if there is room at
 420  * the end total_size - (last_object_offset + last_object_size) >=
 421  * alloc_size. If so we allocate new object there.
 422  *
 423  * When there is not enough room at the end, we start waiting for
 424  * each sub object until we reach object_offset+object_size >=
 425  * alloc_size, this object then become the sub object we return.
 426  *
 427  * Alignment can't be bigger than page size.
 428  *
 429  * Hole are not considered for allocation to keep things simple.
 430  * Assumption is that there won't be hole (all object on same
 431  * alignment).
 432  */
 433
 434 struct amdgpu_sa_manager {
 435         struct drm_suballoc_manager     base;
 436         struct amdgpu_bo                *bo;
 437         uint64_t                        gpu_addr;
 438         void                            *cpu_ptr;
 439 };
 440
 441 int amdgpu_fence_slab_init(void);
 442 void amdgpu_fence_slab_fini(void);
 443
 444 /*
 445  * IRQS.
 446  */
 447
 448 struct amdgpu_flip_work {
 449         struct delayed_work             flip_work;
 450         struct work_struct              unpin_work;
 451         struct amdgpu_device            *adev;
 452         int                             crtc_id;
 453         u32                             target_vblank;
 454         uint64_t                        base;
 455         struct drm_pending_vblank_event *event;
 456         struct amdgpu_bo                *old_abo;
 457         unsigned                        shared_count;
 458         struct dma_fence                **shared;
 459         struct dma_fence_cb             cb;
 460         bool                            async;
 461 };
 462
 463
 464 /*
 465  * file private structure
 466  */
 467
 468 struct amdgpu_fpriv {
 469         struct amdgpu_vm        vm;
 470         struct amdgpu_bo_va     *prt_va;
 471         struct amdgpu_bo_va     *csa_va;
 472         struct mutex            bo_list_lock;
 473         struct idr              bo_list_handles;
 474         struct amdgpu_ctx_mgr   ctx_mgr;
 475         /** GPU partition selection */
 476         uint32_t                xcp_id;
 477 };
 478
 479 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv);
 480
 481 /*
 482  * Writeback
 483  */
 484 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
 485
 486 struct amdgpu_wb {
 487         struct amdgpu_bo        *wb_obj;
 488         volatile uint32_t       *wb;
 489         uint64_t                gpu_addr;
 490         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
 491         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
 492 };
 493
 494 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
 495 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
 496
 497 /*
 498  * Benchmarking
 499  */
 500 int amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
 501
 502 /*
 503  * ASIC specific register table accessible by UMD
 504  */
 505 struct amdgpu_allowed_register_entry {
 506         uint32_t reg_offset;
 507         bool grbm_indexed;
 508 };
 509
 510 enum amd_reset_method {
 511         AMD_RESET_METHOD_NONE = -1,
 512         AMD_RESET_METHOD_LEGACY = 0,
 513         AMD_RESET_METHOD_MODE0,
 514         AMD_RESET_METHOD_MODE1,
 515         AMD_RESET_METHOD_MODE2,
 516         AMD_RESET_METHOD_BACO,
 517         AMD_RESET_METHOD_PCI,
 518 };
 519
 520 struct amdgpu_video_codec_info {
 521         u32 codec_type;
 522         u32 max_width;
 523         u32 max_height;
 524         u32 max_pixels_per_frame;
 525         u32 max_level;
 526 };
 527
 528 #define codec_info_build(type, width, height, level) \
 529                          .codec_type = type,\
 530                          .max_width = width,\
 531                          .max_height = height,\
 532                          .max_pixels_per_frame = height * width,\
 533                          .max_level = level,
 534
 535 struct amdgpu_video_codecs {
 536         const u32 codec_count;
 537         const struct amdgpu_video_codec_info *codec_array;
 538 };
 539
 540 /*
 541  * ASIC specific functions.
 542  */
 543 struct amdgpu_asic_funcs {
 544         bool (*read_disabled_bios)(struct amdgpu_device *adev);
 545         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
 546                                    u8 *bios, u32 length_bytes);
 547         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
 548                              u32 sh_num, u32 reg_offset, u32 *value);
 549         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
 550         int (*reset)(struct amdgpu_device *adev);
 551         enum amd_reset_method (*reset_method)(struct amdgpu_device *adev);
 552         /* get the reference clock */
 553         u32 (*get_xclk)(struct amdgpu_device *adev);
 554         /* MM block clocks */
 555         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
 556         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
 557         /* static power management */
 558         int (*get_pcie_lanes)(struct amdgpu_device *adev);
 559         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
 560         /* get config memsize register */
 561         u32 (*get_config_memsize)(struct amdgpu_device *adev);
 562         /* flush hdp write queue */
 563         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 564         /* invalidate hdp read cache */
 565         void (*invalidate_hdp)(struct amdgpu_device *adev,
 566                                struct amdgpu_ring *ring);
 567         /* check if the asic needs a full reset of if soft reset will work */
 568         bool (*need_full_reset)(struct amdgpu_device *adev);
 569         /* initialize doorbell layout for specific asic*/
 570         void (*init_doorbell_index)(struct amdgpu_device *adev);
 571         /* PCIe bandwidth usage */
 572         void (*get_pcie_usage)(struct amdgpu_device *adev, uint64_t *count0,
 573                                uint64_t *count1);
 574         /* do we need to reset the asic at init time (e.g., kexec) */
 575         bool (*need_reset_on_init)(struct amdgpu_device *adev);
 576         /* PCIe replay counter */
 577         uint64_t (*get_pcie_replay_count)(struct amdgpu_device *adev);
 578         /* device supports BACO */
 579         bool (*supports_baco)(struct amdgpu_device *adev);
 580         /* pre asic_init quirks */
 581         void (*pre_asic_init)(struct amdgpu_device *adev);
 582         /* enter/exit umd stable pstate */
 583         int (*update_umd_stable_pstate)(struct amdgpu_device *adev, bool enter);
 584         /* query video codecs */
 585         int (*query_video_codecs)(struct amdgpu_device *adev, bool encode,
 586                                   const struct amdgpu_video_codecs **codecs);
 587         /* encode "> 32bits" smn addressing */
 588         u64 (*encode_ext_smn_addressing)(int ext_id);
 589 };
 590
 591 /*
 592  * IOCTL.
 593  */
 594 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
 595                                 struct drm_file *filp);
 596
 597 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 598 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
 599                                     struct drm_file *filp);
 600 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 601 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
 602                                 struct drm_file *filp);
 603
 604 /* VRAM scratch page for HDP bug, default vram page */
 605 struct amdgpu_mem_scratch {
 606         struct amdgpu_bo                *robj;
 607         volatile uint32_t               *ptr;
 608         u64                             gpu_addr;
 609 };
 610
 611 /*
 612  * CGS
 613  */
 614 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
 615 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
 616
 617 /*
 618  * Core structure, functions and helpers.
 619  */
 620 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
 621 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 622
 623 typedef uint32_t (*amdgpu_rreg_ext_t)(struct amdgpu_device*, uint64_t);
 624 typedef void (*amdgpu_wreg_ext_t)(struct amdgpu_device*, uint64_t, uint32_t);
 625
 626 typedef uint64_t (*amdgpu_rreg64_t)(struct amdgpu_device*, uint32_t);
 627 typedef void (*amdgpu_wreg64_t)(struct amdgpu_device*, uint32_t, uint64_t);
 628
 629 typedef uint64_t (*amdgpu_rreg64_ext_t)(struct amdgpu_device*, uint64_t);
 630 typedef void (*amdgpu_wreg64_ext_t)(struct amdgpu_device*, uint64_t, uint64_t);
 631
 632 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 633 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
 634
 635 struct amdgpu_mmio_remap {
 636         u32 reg_offset;
 637         resource_size_t bus_addr;
 638 };
 639
 640 /* Define the HW IP blocks will be used in driver , add more if necessary */
 641 enum amd_hw_ip_block_type {
 642         GC_HWIP = 1,
 643         HDP_HWIP,
 644         SDMA0_HWIP,
 645         SDMA1_HWIP,
 646         SDMA2_HWIP,
 647         SDMA3_HWIP,
 648         SDMA4_HWIP,
 649         SDMA5_HWIP,
 650         SDMA6_HWIP,
 651         SDMA7_HWIP,
 652         LSDMA_HWIP,
 653         MMHUB_HWIP,
 654         ATHUB_HWIP,
 655         NBIO_HWIP,
 656         MP0_HWIP,
 657         MP1_HWIP,
 658         UVD_HWIP,
 659         VCN_HWIP = UVD_HWIP,
 660         JPEG_HWIP = VCN_HWIP,
 661         VCN1_HWIP,
 662         VCE_HWIP,
 663         VPE_HWIP,
 664         DF_HWIP,
 665         DCE_HWIP,
 666         OSSSYS_HWIP,
 667         SMUIO_HWIP,
 668         PWR_HWIP,
 669         NBIF_HWIP,
 670         THM_HWIP,
 671         CLK_HWIP,
 672         UMC_HWIP,
 673         RSMU_HWIP,
 674         XGMI_HWIP,
 675         DCI_HWIP,
 676         PCIE_HWIP,
 677         MAX_HWIP
 678 };
 679
 680 #define HWIP_MAX_INSTANCE       44
 681
 682 #define HW_ID_MAX               300
 683 #define IP_VERSION(mj, mn, rv) (((mj) << 16) | ((mn) << 8) | (rv))
 684 #define IP_VERSION_MAJ(ver) ((ver) >> 16)
 685 #define IP_VERSION_MIN(ver) (((ver) >> 8) & 0xFF)
 686 #define IP_VERSION_REV(ver) ((ver) & 0xFF)
 687
 688 struct amdgpu_ip_map_info {
 689         /* Map of logical to actual dev instances/mask */
 690         uint32_t                dev_inst[MAX_HWIP][HWIP_MAX_INSTANCE];
 691         int8_t (*logical_to_dev_inst)(struct amdgpu_device *adev,
 692                                       enum amd_hw_ip_block_type block,
 693                                       int8_t inst);
 694         uint32_t (*logical_to_dev_mask)(struct amdgpu_device *adev,
 695                                         enum amd_hw_ip_block_type block,
 696                                         uint32_t mask);
 697 };
 698
 699 struct amd_powerplay {
 700         void *pp_handle;
 701         const struct amd_pm_funcs *pp_funcs;
 702 };
 703
 704 struct ip_discovery_top;
 705
 706 /* polaris10 kickers */
 707 #define ASICID_IS_P20(did, rid)         (((did == 0x67DF) && \
 708                                          ((rid == 0xE3) || \
 709                                           (rid == 0xE4) || \
 710                                           (rid == 0xE5) || \
 711                                           (rid == 0xE7) || \
 712                                           (rid == 0xEF))) || \
 713                                          ((did == 0x6FDF) && \
 714                                          ((rid == 0xE7) || \
 715                                           (rid == 0xEF) || \
 716                                           (rid == 0xFF))))
 717
 718 #define ASICID_IS_P30(did, rid)         ((did == 0x67DF) && \
 719                                         ((rid == 0xE1) || \
 720                                          (rid == 0xF7)))
 721
 722 /* polaris11 kickers */
 723 #define ASICID_IS_P21(did, rid)         (((did == 0x67EF) && \
 724                                          ((rid == 0xE0) || \
 725                                           (rid == 0xE5))) || \
 726                                          ((did == 0x67FF) && \
 727                                          ((rid == 0xCF) || \
 728                                           (rid == 0xEF) || \
 729                                           (rid == 0xFF))))
 730
 731 #define ASICID_IS_P31(did, rid)         ((did == 0x67EF) && \
 732                                         ((rid == 0xE2)))
 733
 734 /* polaris12 kickers */
 735 #define ASICID_IS_P23(did, rid)         (((did == 0x6987) && \
 736                                          ((rid == 0xC0) || \
 737                                           (rid == 0xC1) || \
 738                                           (rid == 0xC3) || \
 739                                           (rid == 0xC7))) || \
 740                                          ((did == 0x6981) && \
 741                                          ((rid == 0x00) || \
 742                                           (rid == 0x01) || \
 743                                           (rid == 0x10))))
 744
 745 struct amdgpu_mqd_prop {
 746         uint64_t mqd_gpu_addr;
 747         uint64_t hqd_base_gpu_addr;
 748         uint64_t rptr_gpu_addr;
 749         uint64_t wptr_gpu_addr;
 750         uint32_t queue_size;
 751         bool use_doorbell;
 752         uint32_t doorbell_index;
 753         uint64_t eop_gpu_addr;
 754         uint32_t hqd_pipe_priority;
 755         uint32_t hqd_queue_priority;
 756         bool hqd_active;
 757 };
 758
 759 struct amdgpu_mqd {
 760         unsigned mqd_size;
 761         int (*init_mqd)(struct amdgpu_device *adev, void *mqd,
 762                         struct amdgpu_mqd_prop *p);
 763 };
 764
 765 #define AMDGPU_RESET_MAGIC_NUM 64
 766 #define AMDGPU_MAX_DF_PERFMONS 4
 767 #define AMDGPU_PRODUCT_NAME_LEN 64
 768 struct amdgpu_reset_domain;
 769
 770 /*
 771  * Non-zero (true) if the GPU has VRAM. Zero (false) otherwise.
 772  */
 773 #define AMDGPU_HAS_VRAM(_adev) ((_adev)->gmc.real_vram_size)
 774
 775 struct amdgpu_device {
 776         struct device                   *dev;
 777         struct pci_dev                  *pdev;
 778         struct drm_device               ddev;
 779
 780 #ifdef CONFIG_DRM_AMD_ACP
 781         struct amdgpu_acp               acp;
 782 #endif
 783         struct amdgpu_hive_info *hive;
 784         struct amdgpu_xcp_mgr *xcp_mgr;
 785         /* ASIC */
 786         enum amd_asic_type              asic_type;
 787         uint32_t                        family;
 788         uint32_t                        rev_id;
 789         uint32_t                        external_rev_id;
 790         unsigned long                   flags;
 791         unsigned long                   apu_flags;
 792         int                             usec_timeout;
 793         const struct amdgpu_asic_funcs  *asic_funcs;
 794         bool                            shutdown;
 795         bool                            need_swiotlb;
 796         bool                            accel_working;
 797         struct notifier_block           acpi_nb;
 798         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
 799         struct debugfs_blob_wrapper     debugfs_vbios_blob;
 800         struct debugfs_blob_wrapper     debugfs_discovery_blob;
 801         struct mutex                    srbm_mutex;
 802         /* GRBM index mutex. Protects concurrent access to GRBM index */
 803         struct mutex                    grbm_idx_mutex;
 804         struct dev_pm_domain            vga_pm_domain;
 805         bool                            have_disp_power_ref;
 806         bool                            have_atomics_support;
 807
 808         /* BIOS */
 809         bool                            is_atom_fw;
 810         uint8_t                         *bios;
 811         uint32_t                        bios_size;
 812         uint32_t                        bios_scratch_reg_offset;
 813         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
 814
 815         /* Register/doorbell mmio */
 816         resource_size_t                 rmmio_base;
 817         resource_size_t                 rmmio_size;
 818         void __iomem                    *rmmio;
 819         /* protects concurrent MM_INDEX/DATA based register access */
 820         spinlock_t mmio_idx_lock;
 821         struct amdgpu_mmio_remap        rmmio_remap;
 822         /* protects concurrent SMC based register access */
 823         spinlock_t smc_idx_lock;
 824         amdgpu_rreg_t                   smc_rreg;
 825         amdgpu_wreg_t                   smc_wreg;
 826         /* protects concurrent PCIE register access */
 827         spinlock_t pcie_idx_lock;
 828         amdgpu_rreg_t                   pcie_rreg;
 829         amdgpu_wreg_t                   pcie_wreg;
 830         amdgpu_rreg_t                   pciep_rreg;
 831         amdgpu_wreg_t                   pciep_wreg;
 832         amdgpu_rreg_ext_t               pcie_rreg_ext;
 833         amdgpu_wreg_ext_t               pcie_wreg_ext;
 834         amdgpu_rreg64_t                 pcie_rreg64;
 835         amdgpu_wreg64_t                 pcie_wreg64;
 836         amdgpu_rreg64_ext_t                     pcie_rreg64_ext;
 837         amdgpu_wreg64_ext_t                     pcie_wreg64_ext;
 838         /* protects concurrent UVD register access */
 839         spinlock_t uvd_ctx_idx_lock;
 840         amdgpu_rreg_t                   uvd_ctx_rreg;
 841         amdgpu_wreg_t                   uvd_ctx_wreg;
 842         /* protects concurrent DIDT register access */
 843         spinlock_t didt_idx_lock;
 844         amdgpu_rreg_t                   didt_rreg;
 845         amdgpu_wreg_t                   didt_wreg;
 846         /* protects concurrent gc_cac register access */
 847         spinlock_t gc_cac_idx_lock;
 848         amdgpu_rreg_t                   gc_cac_rreg;
 849         amdgpu_wreg_t                   gc_cac_wreg;
 850         /* protects concurrent se_cac register access */
 851         spinlock_t se_cac_idx_lock;
 852         amdgpu_rreg_t                   se_cac_rreg;
 853         amdgpu_wreg_t                   se_cac_wreg;
 854         /* protects concurrent ENDPOINT (audio) register access */
 855         spinlock_t audio_endpt_idx_lock;
 856         amdgpu_block_rreg_t             audio_endpt_rreg;
 857         amdgpu_block_wreg_t             audio_endpt_wreg;
 858         struct amdgpu_doorbell          doorbell;
 859
 860         /* clock/pll info */
 861         struct amdgpu_clock            clock;
 862
 863         /* MC */
 864         struct amdgpu_gmc               gmc;
 865         struct amdgpu_gart              gart;
 866         dma_addr_t                      dummy_page_addr;
 867         struct amdgpu_vm_manager        vm_manager;
 868         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
 869         DECLARE_BITMAP(vmhubs_mask, AMDGPU_MAX_VMHUBS);
 870
 871         /* memory management */
 872         struct amdgpu_mman              mman;
 873         struct amdgpu_mem_scratch       mem_scratch;
 874         struct amdgpu_wb                wb;
 875         atomic64_t                      num_bytes_moved;
 876         atomic64_t                      num_evictions;
 877         atomic64_t                      num_vram_cpu_page_faults;
 878         atomic_t                        gpu_reset_counter;
 879         atomic_t                        vram_lost_counter;
 880
 881         /* data for buffer migration throttling */
 882         struct {
 883                 spinlock_t              lock;
 884                 s64                     last_update_us;
 885                 s64                     accum_us; /* accumulated microseconds */
 886                 s64                     accum_us_vis; /* for visible VRAM */
 887                 u32                     log2_max_MBps;
 888         } mm_stats;
 889
 890         /* display */
 891         bool                            enable_virtual_display;
 892         struct amdgpu_vkms_output       *amdgpu_vkms_output;
 893         struct amdgpu_mode_info         mode_info;
 894         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
 895         struct delayed_work         hotplug_work;
 896         struct amdgpu_irq_src           crtc_irq;
 897         struct amdgpu_irq_src           vline0_irq;
 898         struct amdgpu_irq_src           vupdate_irq;
 899         struct amdgpu_irq_src           pageflip_irq;
 900         struct amdgpu_irq_src           hpd_irq;
 901         struct amdgpu_irq_src           dmub_trace_irq;
 902         struct amdgpu_irq_src           dmub_outbox_irq;
 903
 904         /* rings */
 905         u64                             fence_context;
 906         unsigned                        num_rings;
 907         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
 908         struct dma_fence __rcu          *gang_submit;
 909         bool                            ib_pool_ready;
 910         struct amdgpu_sa_manager        ib_pools[AMDGPU_IB_POOL_MAX];
 911         struct amdgpu_sched             gpu_sched[AMDGPU_HW_IP_NUM][AMDGPU_RING_PRIO_MAX];
 912
 913         /* interrupts */
 914         struct amdgpu_irq               irq;
 915
 916         /* powerplay */
 917         struct amd_powerplay            powerplay;
 918         struct amdgpu_pm                pm;
 919         u64                             cg_flags;
 920         u32                             pg_flags;
 921
 922         /* nbio */
 923         struct amdgpu_nbio              nbio;
 924
 925         /* hdp */
 926         struct amdgpu_hdp               hdp;
 927
 928         /* smuio */
 929         struct amdgpu_smuio             smuio;
 930
 931         /* mmhub */
 932         struct amdgpu_mmhub             mmhub;
 933
 934         /* gfxhub */
 935         struct amdgpu_gfxhub            gfxhub;
 936
 937         /* gfx */
 938         struct amdgpu_gfx               gfx;
 939
 940         /* sdma */
 941         struct amdgpu_sdma              sdma;
 942
 943         /* lsdma */
 944         struct amdgpu_lsdma             lsdma;
 945
 946         /* uvd */
 947         struct amdgpu_uvd               uvd;
 948
 949         /* vce */
 950         struct amdgpu_vce               vce;
 951
 952         /* vcn */
 953         struct amdgpu_vcn               vcn;
 954
 955         /* jpeg */
 956         struct amdgpu_jpeg              jpeg;
 957
 958         /* vpe */
 959         struct amdgpu_vpe               vpe;
 960
 961         /* umsch */
 962         struct amdgpu_umsch_mm          umsch_mm;
 963         bool                            enable_umsch_mm;
 964
 965         /* firmwares */
 966         struct amdgpu_firmware          firmware;
 967
 968         /* PSP */
 969         struct psp_context              psp;
 970
 971         /* GDS */
 972         struct amdgpu_gds               gds;
 973
 974         /* KFD */
 975         struct amdgpu_kfd_dev           kfd;
 976
 977         /* UMC */
 978         struct amdgpu_umc               umc;
 979
 980         /* display related functionality */
 981         struct amdgpu_display_manager dm;
 982
 983         /* mes */
 984         bool                            enable_mes;
 985         bool                            enable_mes_kiq;
 986         struct amdgpu_mes               mes;
 987         struct amdgpu_mqd               mqds[AMDGPU_HW_IP_NUM];
 988
 989         /* df */
 990         struct amdgpu_df                df;
 991
 992         /* MCA */
 993         struct amdgpu_mca               mca;
 994
 995         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
 996         uint32_t                        harvest_ip_mask;
 997         int                             num_ip_blocks;
 998         struct mutex    mn_lock;
 999         DECLARE_HASHTABLE(mn_hash, 7);
1000
1001         /* tracking pinned memory */
1002         atomic64_t vram_pin_size;
1003         atomic64_t visible_pin_size;
1004         atomic64_t gart_pin_size;
1005
1006         /* soc15 register offset based on ip, instance and  segment */
1007         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
1008         struct amdgpu_ip_map_info       ip_map;
1009
1010         /* delayed work_func for deferring clockgating during resume */
1011         struct delayed_work     delayed_init_work;
1012
1013         struct amdgpu_virt      virt;
1014
1015         /* link all shadow bo */
1016         struct list_head                shadow_list;
1017         struct mutex                    shadow_list_lock;
1018
1019         /* record hw reset is performed */
1020         bool has_hw_reset;
1021         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1022
1023         /* s3/s4 mask */
1024         bool                            in_suspend;
1025         bool                            in_s3;
1026         bool                            in_s4;
1027         bool                            in_s0ix;
1028
1029         enum pp_mp1_state               mp1_state;
1030         struct amdgpu_doorbell_index doorbell_index;
1031
1032         struct mutex                    notifier_lock;
1033
1034         int asic_reset_res;
1035         struct work_struct              xgmi_reset_work;
1036         struct list_head                reset_list;
1037
1038         long                            gfx_timeout;
1039         long                            sdma_timeout;
1040         long                            video_timeout;
1041         long                            compute_timeout;
1042
1043         uint64_t                        unique_id;
1044         uint64_t        df_perfmon_config_assign_mask[AMDGPU_MAX_DF_PERFMONS];
1045
1046         /* enable runtime pm on the device */
1047         bool                            in_runpm;
1048         bool                            has_pr3;
1049
1050         bool                            ucode_sysfs_en;
1051
1052         /* Chip product information */
1053         char                            product_number[20];
1054         char                            product_name[AMDGPU_PRODUCT_NAME_LEN];
1055         char                            serial[20];
1056
1057         atomic_t                        throttling_logging_enabled;
1058         struct ratelimit_state          throttling_logging_rs;
1059         uint32_t                        ras_hw_enabled;
1060         uint32_t                        ras_enabled;
1061
1062         bool                            no_hw_access;
1063         struct pci_saved_state          *pci_state;
1064         pci_channel_state_t             pci_channel_state;
1065
1066         /* Track auto wait count on s_barrier settings */
1067         bool                            barrier_has_auto_waitcnt;
1068
1069         struct amdgpu_reset_control     *reset_cntl;
1070         uint32_t                        ip_versions[MAX_HWIP][HWIP_MAX_INSTANCE];
1071
1072         bool                            ram_is_direct_mapped;
1073
1074         struct list_head                ras_list;
1075
1076         struct ip_discovery_top         *ip_top;
1077
1078         struct amdgpu_reset_domain      *reset_domain;
1079
1080         struct mutex                    benchmark_mutex;
1081
1082         /* reset dump register */
1083         uint32_t                        *reset_dump_reg_list;
1084         uint32_t                        *reset_dump_reg_value;
1085         int                             num_regs;
1086 #ifdef CONFIG_DEV_COREDUMP
1087         struct amdgpu_task_info         reset_task_info;
1088         bool                            reset_vram_lost;
1089         struct timespec64               reset_time;
1090 #endif
1091
1092         bool                            scpm_enabled;
1093         uint32_t                        scpm_status;
1094
1095         struct work_struct              reset_work;
1096
1097         bool                            job_hang;
1098         bool                            dc_enabled;
1099         /* Mask of active clusters */
1100         uint32_t                        aid_mask;
1101
1102         /* Debug */
1103         bool                            debug_vm;
1104         bool                            debug_largebar;
1105         bool                            debug_disable_soft_recovery;
1106 };
1107
1108 static inline struct amdgpu_device *drm_to_adev(struct drm_device *ddev)
1109 {
1110         return container_of(ddev, struct amdgpu_device, ddev);
1111 }
1112
1113 static inline struct drm_device *adev_to_drm(struct amdgpu_device *adev)
1114 {
1115         return &adev->ddev;
1116 }
1117
1118 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_device *bdev)
1119 {
1120         return container_of(bdev, struct amdgpu_device, mman.bdev);
1121 }
1122
1123 int amdgpu_device_init(struct amdgpu_device *adev,
1124                        uint32_t flags);
1125 void amdgpu_device_fini_hw(struct amdgpu_device *adev);
1126 void amdgpu_device_fini_sw(struct amdgpu_device *adev);
1127
1128 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1129
1130 void amdgpu_device_mm_access(struct amdgpu_device *adev, loff_t pos,
1131                              void *buf, size_t size, bool write);
1132 size_t amdgpu_device_aper_access(struct amdgpu_device *adev, loff_t pos,
1133                                  void *buf, size_t size, bool write);
1134
1135 void amdgpu_device_vram_access(struct amdgpu_device *adev, loff_t pos,
1136                                void *buf, size_t size, bool write);
1137 uint32_t amdgpu_device_wait_on_rreg(struct amdgpu_device *adev,
1138                             uint32_t inst, uint32_t reg_addr, char reg_name[],
1139                             uint32_t expected_value, uint32_t mask);
1140 uint32_t amdgpu_device_rreg(struct amdgpu_device *adev,
1141                             uint32_t reg, uint32_t acc_flags);
1142 u32 amdgpu_device_indirect_rreg_ext(struct amdgpu_device *adev,
1143                                     u64 reg_addr);
1144 void amdgpu_device_wreg(struct amdgpu_device *adev,
1145                         uint32_t reg, uint32_t v,
1146                         uint32_t acc_flags);
1147 void amdgpu_device_indirect_wreg_ext(struct amdgpu_device *adev,
1148                                      u64 reg_addr, u32 reg_data);
1149 void amdgpu_mm_wreg_mmio_rlc(struct amdgpu_device *adev,
1150                              uint32_t reg, uint32_t v, uint32_t xcc_id);
1151 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1152 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1153
1154 u32 amdgpu_device_indirect_rreg(struct amdgpu_device *adev,
1155                                 u32 reg_addr);
1156 u64 amdgpu_device_indirect_rreg64(struct amdgpu_device *adev,
1157                                   u32 reg_addr);
1158 u64 amdgpu_device_indirect_rreg64_ext(struct amdgpu_device *adev,
1159                                   u64 reg_addr);
1160 void amdgpu_device_indirect_wreg(struct amdgpu_device *adev,
1161                                  u32 reg_addr, u32 reg_data);
1162 void amdgpu_device_indirect_wreg64(struct amdgpu_device *adev,
1163                                    u32 reg_addr, u64 reg_data);
1164 void amdgpu_device_indirect_wreg64_ext(struct amdgpu_device *adev,
1165                                    u64 reg_addr, u64 reg_data);
1166 u32 amdgpu_device_get_rev_id(struct amdgpu_device *adev);
1167 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1168 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1169
1170 void amdgpu_device_set_sriov_virtual_display(struct amdgpu_device *adev);
1171
1172 int amdgpu_device_pre_asic_reset(struct amdgpu_device *adev,
1173                                  struct amdgpu_reset_context *reset_context);
1174
1175 int amdgpu_do_asic_reset(struct list_head *device_list_handle,
1176                          struct amdgpu_reset_context *reset_context);
1177
1178 int emu_soc_asic_init(struct amdgpu_device *adev);
1179
1180 /*
1181  * Registers read & write functions.
1182  */
1183 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1184 #define AMDGPU_REGS_RLC (1<<2)
1185
1186 #define RREG32_NO_KIQ(reg) amdgpu_device_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1187 #define WREG32_NO_KIQ(reg, v) amdgpu_device_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1188
1189 #define RREG32_KIQ(reg) amdgpu_kiq_rreg(adev, (reg))
1190 #define WREG32_KIQ(reg, v) amdgpu_kiq_wreg(adev, (reg), (v))
1191
1192 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1193 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1194
1195 #define RREG32(reg) amdgpu_device_rreg(adev, (reg), 0)
1196 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_device_rreg(adev, (reg), 0))
1197 #define WREG32(reg, v) amdgpu_device_wreg(adev, (reg), (v), 0)
1198 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1199 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1200 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1201 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1202 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1203 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1204 #define RREG32_PCIE_EXT(reg) adev->pcie_rreg_ext(adev, (reg))
1205 #define WREG32_PCIE_EXT(reg, v) adev->pcie_wreg_ext(adev, (reg), (v))
1206 #define RREG64_PCIE(reg) adev->pcie_rreg64(adev, (reg))
1207 #define WREG64_PCIE(reg, v) adev->pcie_wreg64(adev, (reg), (v))
1208 #define RREG64_PCIE_EXT(reg) adev->pcie_rreg64_ext(adev, (reg))
1209 #define WREG64_PCIE_EXT(reg, v) adev->pcie_wreg64_ext(adev, (reg), (v))
1210 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1211 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1212 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1213 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1214 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1215 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1216 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1217 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1218 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1219 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1220 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1221 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1222 #define WREG32_P(reg, val, mask)                                \
1223         do {                                                    \
1224                 uint32_t tmp_ = RREG32(reg);                    \
1225                 tmp_ &= (mask);                                 \
1226                 tmp_ |= ((val) & ~(mask));                      \
1227                 WREG32(reg, tmp_);                              \
1228         } while (0)
1229 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1230 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1231 #define WREG32_PLL_P(reg, val, mask)                            \
1232         do {                                                    \
1233                 uint32_t tmp_ = RREG32_PLL(reg);                \
1234                 tmp_ &= (mask);                                 \
1235                 tmp_ |= ((val) & ~(mask));                      \
1236                 WREG32_PLL(reg, tmp_);                          \
1237         } while (0)
1238
1239 #define WREG32_SMC_P(_Reg, _Val, _Mask)                         \
1240         do {                                                    \
1241                 u32 tmp = RREG32_SMC(_Reg);                     \
1242                 tmp &= (_Mask);                                 \
1243                 tmp |= ((_Val) & ~(_Mask));                     \
1244                 WREG32_SMC(_Reg, tmp);                          \
1245         } while (0)
1246
1247 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_device_rreg((adev), (reg), false))
1248
1249 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1250 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1251
1252 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1253         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1254          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1255
1256 #define REG_GET_FIELD(value, reg, field)                                \
1257         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1258
1259 #define WREG32_FIELD(reg, field, val)   \
1260         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1261
1262 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1263         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1264
1265 /*
1266  * BIOS helpers.
1267  */
1268 #define RBIOS8(i) (adev->bios[i])
1269 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1270 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1271
1272 /*
1273  * ASICs macro.
1274  */
1275 #define amdgpu_asic_set_vga_state(adev, state) \
1276     ((adev)->asic_funcs->set_vga_state ? (adev)->asic_funcs->set_vga_state((adev), (state)) : 0)
1277 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1278 #define amdgpu_asic_reset_method(adev) (adev)->asic_funcs->reset_method((adev))
1279 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1280 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1281 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1282 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1283 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1284 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1285 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1286 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1287 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1288 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1289 #define amdgpu_asic_flush_hdp(adev, r) \
1290         ((adev)->asic_funcs->flush_hdp ? (adev)->asic_funcs->flush_hdp((adev), (r)) : (adev)->hdp.funcs->flush_hdp((adev), (r)))
1291 #define amdgpu_asic_invalidate_hdp(adev, r) \
1292         ((adev)->asic_funcs->invalidate_hdp ? (adev)->asic_funcs->invalidate_hdp((adev), (r)) : \
1293          ((adev)->hdp.funcs->invalidate_hdp ? (adev)->hdp.funcs->invalidate_hdp((adev), (r)) : (void)0))
1294 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1295 #define amdgpu_asic_init_doorbell_index(adev) (adev)->asic_funcs->init_doorbell_index((adev))
1296 #define amdgpu_asic_get_pcie_usage(adev, cnt0, cnt1) ((adev)->asic_funcs->get_pcie_usage((adev), (cnt0), (cnt1)))
1297 #define amdgpu_asic_need_reset_on_init(adev) (adev)->asic_funcs->need_reset_on_init((adev))
1298 #define amdgpu_asic_get_pcie_replay_count(adev) ((adev)->asic_funcs->get_pcie_replay_count((adev)))
1299 #define amdgpu_asic_supports_baco(adev) (adev)->asic_funcs->supports_baco((adev))
1300 #define amdgpu_asic_pre_asic_init(adev) (adev)->asic_funcs->pre_asic_init((adev))
1301 #define amdgpu_asic_update_umd_stable_pstate(adev, enter) \
1302         ((adev)->asic_funcs->update_umd_stable_pstate ? (adev)->asic_funcs->update_umd_stable_pstate((adev), (enter)) : 0)
1303 #define amdgpu_asic_query_video_codecs(adev, e, c) (adev)->asic_funcs->query_video_codecs((adev), (e), (c))
1304
1305 #define amdgpu_inc_vram_lost(adev) atomic_inc(&((adev)->vram_lost_counter));
1306
1307 #define BIT_MASK_UPPER(i) ((i) >= BITS_PER_LONG ? 0 : ~0UL << (i))
1308 #define for_each_inst(i, inst_mask)        \
1309         for (i = ffs(inst_mask); i-- != 0; \
1310              i = ffs(inst_mask & BIT_MASK_UPPER(i + 1)))
1311
1312 #define MIN(X, Y) ((X) < (Y) ? (X) : (Y))
1313
1314 /* Common functions */
1315 bool amdgpu_device_has_job_running(struct amdgpu_device *adev);
1316 bool amdgpu_device_should_recover_gpu(struct amdgpu_device *adev);
1317 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1318                               struct amdgpu_job *job,
1319                               struct amdgpu_reset_context *reset_context);
1320 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1321 int amdgpu_device_pci_reset(struct amdgpu_device *adev);
1322 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1323 bool amdgpu_device_pcie_dynamic_switching_supported(void);
1324 bool amdgpu_device_should_use_aspm(struct amdgpu_device *adev);
1325 bool amdgpu_device_aspm_support_quirk(void);
1326
1327 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1328                                   u64 num_vis_bytes);
1329 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1330 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1331                                              const u32 *registers,
1332                                              const u32 array_size);
1333
1334 int amdgpu_device_mode1_reset(struct amdgpu_device *adev);
1335 bool amdgpu_device_supports_atpx(struct drm_device *dev);
1336 bool amdgpu_device_supports_px(struct drm_device *dev);
1337 bool amdgpu_device_supports_boco(struct drm_device *dev);
1338 bool amdgpu_device_supports_smart_shift(struct drm_device *dev);
1339 bool amdgpu_device_supports_baco(struct drm_device *dev);
1340 bool amdgpu_device_is_peer_accessible(struct amdgpu_device *adev,
1341                                       struct amdgpu_device *peer_adev);
1342 int amdgpu_device_baco_enter(struct drm_device *dev);
1343 int amdgpu_device_baco_exit(struct drm_device *dev);
1344
1345 void amdgpu_device_flush_hdp(struct amdgpu_device *adev,
1346                 struct amdgpu_ring *ring);
1347 void amdgpu_device_invalidate_hdp(struct amdgpu_device *adev,
1348                 struct amdgpu_ring *ring);
1349
1350 void amdgpu_device_halt(struct amdgpu_device *adev);
1351 u32 amdgpu_device_pcie_port_rreg(struct amdgpu_device *adev,
1352                                 u32 reg);
1353 void amdgpu_device_pcie_port_wreg(struct amdgpu_device *adev,
1354                                 u32 reg, u32 v);
1355 struct dma_fence *amdgpu_device_switch_gang(struct amdgpu_device *adev,
1356                                             struct dma_fence *gang);
1357 bool amdgpu_device_has_display_hardware(struct amdgpu_device *adev);
1358
1359 /* atpx handler */
1360 #if defined(CONFIG_VGA_SWITCHEROO)
1361 void amdgpu_register_atpx_handler(void);
1362 void amdgpu_unregister_atpx_handler(void);
1363 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1364 bool amdgpu_is_atpx_hybrid(void);
1365 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1366 bool amdgpu_has_atpx(void);
1367 #else
1368 static inline void amdgpu_register_atpx_handler(void) {}
1369 static inline void amdgpu_unregister_atpx_handler(void) {}
1370 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1371 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1372 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1373 static inline bool amdgpu_has_atpx(void) { return false; }
1374 #endif
1375
1376 #if defined(CONFIG_VGA_SWITCHEROO) && defined(CONFIG_ACPI)
1377 void *amdgpu_atpx_get_dhandle(void);
1378 #else
1379 static inline void *amdgpu_atpx_get_dhandle(void) { return NULL; }
1380 #endif
1381
1382 /*
1383  * KMS
1384  */
1385 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1386 extern const int amdgpu_max_kms_ioctl;
1387
1388 int amdgpu_driver_load_kms(struct amdgpu_device *adev, unsigned long flags);
1389 void amdgpu_driver_unload_kms(struct drm_device *dev);
1390 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1391 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1392 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1393                                  struct drm_file *file_priv);
1394 void amdgpu_driver_release_kms(struct drm_device *dev);
1395
1396 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1397 int amdgpu_device_suspend(struct drm_device *dev, bool fbcon);
1398 int amdgpu_device_resume(struct drm_device *dev, bool fbcon);
1399 u32 amdgpu_get_vblank_counter_kms(struct drm_crtc *crtc);
1400 int amdgpu_enable_vblank_kms(struct drm_crtc *crtc);
1401 void amdgpu_disable_vblank_kms(struct drm_crtc *crtc);
1402 int amdgpu_info_ioctl(struct drm_device *dev, void *data,
1403                       struct drm_file *filp);
1404
1405 /*
1406  * functions used by amdgpu_encoder.c
1407  */
1408 struct amdgpu_afmt_acr {
1409         u32 clock;
1410
1411         int n_32khz;
1412         int cts_32khz;
1413
1414         int n_44_1khz;
1415         int cts_44_1khz;
1416
1417         int n_48khz;
1418         int cts_48khz;
1419
1420 };
1421
1422 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1423
1424 /* amdgpu_acpi.c */
1425
1426 struct amdgpu_numa_info {
1427         uint64_t size;
1428         int pxm;
1429         int nid;
1430 };
1431
1432 /* ATCS Device/Driver State */
1433 #define AMDGPU_ATCS_PSC_DEV_STATE_D0            0
1434 #define AMDGPU_ATCS_PSC_DEV_STATE_D3_HOT        3
1435 #define AMDGPU_ATCS_PSC_DRV_STATE_OPR           0
1436 #define AMDGPU_ATCS_PSC_DRV_STATE_NOT_OPR       1
1437
1438 #if defined(CONFIG_ACPI)
1439 int amdgpu_acpi_init(struct amdgpu_device *adev);
1440 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1441 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1442 bool amdgpu_acpi_is_power_shift_control_supported(void);
1443 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1444                                                 u8 perf_req, bool advertise);
1445 int amdgpu_acpi_power_shift_control(struct amdgpu_device *adev,
1446                                     u8 dev_state, bool drv_state);
1447 int amdgpu_acpi_smart_shift_update(struct drm_device *dev, enum amdgpu_ss ss_state);
1448 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1449 int amdgpu_acpi_get_tmr_info(struct amdgpu_device *adev, u64 *tmr_offset,
1450                              u64 *tmr_size);
1451 int amdgpu_acpi_get_mem_info(struct amdgpu_device *adev, int xcc_id,
1452                              struct amdgpu_numa_info *numa_info);
1453
1454 void amdgpu_acpi_get_backlight_caps(struct amdgpu_dm_backlight_caps *caps);
1455 bool amdgpu_acpi_should_gpu_reset(struct amdgpu_device *adev);
1456 void amdgpu_acpi_detect(void);
1457 void amdgpu_acpi_release(void);
1458 #else
1459 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1460 static inline int amdgpu_acpi_get_tmr_info(struct amdgpu_device *adev,
1461                                            u64 *tmr_offset, u64 *tmr_size)
1462 {
1463         return -EINVAL;
1464 }
1465 static inline int amdgpu_acpi_get_mem_info(struct amdgpu_device *adev,
1466                                            int xcc_id,
1467                                            struct amdgpu_numa_info *numa_info)
1468 {
1469         return -EINVAL;
1470 }
1471 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1472 static inline bool amdgpu_acpi_should_gpu_reset(struct amdgpu_device *adev) { return false; }
1473 static inline void amdgpu_acpi_detect(void) { }
1474 static inline void amdgpu_acpi_release(void) { }
1475 static inline bool amdgpu_acpi_is_power_shift_control_supported(void) { return false; }
1476 static inline int amdgpu_acpi_power_shift_control(struct amdgpu_device *adev,
1477                                                   u8 dev_state, bool drv_state) { return 0; }
1478 static inline int amdgpu_acpi_smart_shift_update(struct drm_device *dev,
1479                                                  enum amdgpu_ss ss_state) { return 0; }
1480 #endif
1481
1482 #if defined(CONFIG_ACPI) && defined(CONFIG_SUSPEND)
1483 bool amdgpu_acpi_is_s3_active(struct amdgpu_device *adev);
1484 bool amdgpu_acpi_is_s0ix_active(struct amdgpu_device *adev);
1485 #else
1486 static inline bool amdgpu_acpi_is_s0ix_active(struct amdgpu_device *adev) { return false; }
1487 static inline bool amdgpu_acpi_is_s3_active(struct amdgpu_device *adev) { return false; }
1488 #endif
1489
1490 #if defined(CONFIG_DRM_AMD_DC)
1491 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1492 #else
1493 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1494 #endif
1495
1496
1497 void amdgpu_register_gpu_instance(struct amdgpu_device *adev);
1498 void amdgpu_unregister_gpu_instance(struct amdgpu_device *adev);
1499
1500 pci_ers_result_t amdgpu_pci_error_detected(struct pci_dev *pdev,
1501                                            pci_channel_state_t state);
1502 pci_ers_result_t amdgpu_pci_mmio_enabled(struct pci_dev *pdev);
1503 pci_ers_result_t amdgpu_pci_slot_reset(struct pci_dev *pdev);
1504 void amdgpu_pci_resume(struct pci_dev *pdev);
1505
1506 bool amdgpu_device_cache_pci_state(struct pci_dev *pdev);
1507 bool amdgpu_device_load_pci_state(struct pci_dev *pdev);
1508
1509 bool amdgpu_device_skip_hw_access(struct amdgpu_device *adev);
1510
1511 int amdgpu_device_set_cg_state(struct amdgpu_device *adev,
1512                                enum amd_clockgating_state state);
1513 int amdgpu_device_set_pg_state(struct amdgpu_device *adev,
1514                                enum amd_powergating_state state);
1515
1516 static inline bool amdgpu_device_has_timeouts_enabled(struct amdgpu_device *adev)
1517 {
1518         return amdgpu_gpu_recovery != 0 &&
1519                 adev->gfx_timeout != MAX_SCHEDULE_TIMEOUT &&
1520                 adev->compute_timeout != MAX_SCHEDULE_TIMEOUT &&
1521                 adev->sdma_timeout != MAX_SCHEDULE_TIMEOUT &&
1522                 adev->video_timeout != MAX_SCHEDULE_TIMEOUT;
1523 }
1524
1525 #include "amdgpu_object.h"
1526
1527 static inline bool amdgpu_is_tmz(struct amdgpu_device *adev)
1528 {
1529        return adev->gmc.tmz_enabled;
1530 }
1531
1532 int amdgpu_in_reset(struct amdgpu_device *adev);
1533
1534 extern const struct attribute_group amdgpu_vram_mgr_attr_group;
1535 extern const struct attribute_group amdgpu_gtt_mgr_attr_group;
1536 extern const struct attribute_group amdgpu_flash_attr_group;
1537
1538 #endif