drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_gds.h"
  55
  56 #include "gpu_scheduler.h"
  57
  58 /*
  59  * Modules parameters.
  60  */
  61 extern int amdgpu_modeset;
  62 extern int amdgpu_vram_limit;
  63 extern int amdgpu_gart_size;
  64 extern int amdgpu_benchmarking;
  65 extern int amdgpu_testing;
  66 extern int amdgpu_audio;
  67 extern int amdgpu_disp_priority;
  68 extern int amdgpu_hw_i2c;
  69 extern int amdgpu_pcie_gen2;
  70 extern int amdgpu_msi;
  71 extern int amdgpu_lockup_timeout;
  72 extern int amdgpu_dpm;
  73 extern int amdgpu_smc_load_fw;
  74 extern int amdgpu_aspm;
  75 extern int amdgpu_runtime_pm;
  76 extern int amdgpu_hard_reset;
  77 extern unsigned amdgpu_ip_block_mask;
  78 extern int amdgpu_bapm;
  79 extern int amdgpu_deep_color;
  80 extern int amdgpu_vm_size;
  81 extern int amdgpu_vm_block_size;
  82 extern int amdgpu_enable_scheduler;
  83 extern int amdgpu_sched_jobs;
  84 extern int amdgpu_sched_hw_submission;
  85
  86 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
  87 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  88 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
  89 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
  90 #define AMDGPU_IB_POOL_SIZE                     16
  91 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
  92 #define AMDGPUFB_CONN_LIMIT                     4
  93 #define AMDGPU_BIOS_NUM_SCRATCH                 8
  94
  95 /* max number of rings */
  96 #define AMDGPU_MAX_RINGS                        16
  97 #define AMDGPU_MAX_GFX_RINGS                    1
  98 #define AMDGPU_MAX_COMPUTE_RINGS                8
  99 #define AMDGPU_MAX_VCE_RINGS                    2
 100
 101 /* number of hw syncs before falling back on blocking */
 102 #define AMDGPU_NUM_SYNCS                        4
 103
 104 /* hardcode that limit for now */
 105 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 106
 107 /* hard reset data */
 108 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 109
 110 /* reset flags */
 111 #define AMDGPU_RESET_GFX                        (1 << 0)
 112 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 113 #define AMDGPU_RESET_DMA                        (1 << 2)
 114 #define AMDGPU_RESET_CP                         (1 << 3)
 115 #define AMDGPU_RESET_GRBM                       (1 << 4)
 116 #define AMDGPU_RESET_DMA1                       (1 << 5)
 117 #define AMDGPU_RESET_RLC                        (1 << 6)
 118 #define AMDGPU_RESET_SEM                        (1 << 7)
 119 #define AMDGPU_RESET_IH                         (1 << 8)
 120 #define AMDGPU_RESET_VMC                        (1 << 9)
 121 #define AMDGPU_RESET_MC                         (1 << 10)
 122 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 123 #define AMDGPU_RESET_UVD                        (1 << 12)
 124 #define AMDGPU_RESET_VCE                        (1 << 13)
 125 #define AMDGPU_RESET_VCE1                       (1 << 14)
 126
 127 /* CG block flags */
 128 #define AMDGPU_CG_BLOCK_GFX                     (1 << 0)
 129 #define AMDGPU_CG_BLOCK_MC                      (1 << 1)
 130 #define AMDGPU_CG_BLOCK_SDMA                    (1 << 2)
 131 #define AMDGPU_CG_BLOCK_UVD                     (1 << 3)
 132 #define AMDGPU_CG_BLOCK_VCE                     (1 << 4)
 133 #define AMDGPU_CG_BLOCK_HDP                     (1 << 5)
 134 #define AMDGPU_CG_BLOCK_BIF                     (1 << 6)
 135
 136 /* CG flags */
 137 #define AMDGPU_CG_SUPPORT_GFX_MGCG              (1 << 0)
 138 #define AMDGPU_CG_SUPPORT_GFX_MGLS              (1 << 1)
 139 #define AMDGPU_CG_SUPPORT_GFX_CGCG              (1 << 2)
 140 #define AMDGPU_CG_SUPPORT_GFX_CGLS              (1 << 3)
 141 #define AMDGPU_CG_SUPPORT_GFX_CGTS              (1 << 4)
 142 #define AMDGPU_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 143 #define AMDGPU_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 144 #define AMDGPU_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 145 #define AMDGPU_CG_SUPPORT_MC_LS                 (1 << 8)
 146 #define AMDGPU_CG_SUPPORT_MC_MGCG               (1 << 9)
 147 #define AMDGPU_CG_SUPPORT_SDMA_LS               (1 << 10)
 148 #define AMDGPU_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 149 #define AMDGPU_CG_SUPPORT_BIF_LS                (1 << 12)
 150 #define AMDGPU_CG_SUPPORT_UVD_MGCG              (1 << 13)
 151 #define AMDGPU_CG_SUPPORT_VCE_MGCG              (1 << 14)
 152 #define AMDGPU_CG_SUPPORT_HDP_LS                (1 << 15)
 153 #define AMDGPU_CG_SUPPORT_HDP_MGCG              (1 << 16)
 154
 155 /* PG flags */
 156 #define AMDGPU_PG_SUPPORT_GFX_PG                (1 << 0)
 157 #define AMDGPU_PG_SUPPORT_GFX_SMG               (1 << 1)
 158 #define AMDGPU_PG_SUPPORT_GFX_DMG               (1 << 2)
 159 #define AMDGPU_PG_SUPPORT_UVD                   (1 << 3)
 160 #define AMDGPU_PG_SUPPORT_VCE                   (1 << 4)
 161 #define AMDGPU_PG_SUPPORT_CP                    (1 << 5)
 162 #define AMDGPU_PG_SUPPORT_GDS                   (1 << 6)
 163 #define AMDGPU_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 164 #define AMDGPU_PG_SUPPORT_SDMA                  (1 << 8)
 165 #define AMDGPU_PG_SUPPORT_ACP                   (1 << 9)
 166 #define AMDGPU_PG_SUPPORT_SAMU                  (1 << 10)
 167
 168 /* GFX current status */
 169 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 170 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 171 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 172 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 173 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 174
 175 /* max cursor sizes (in pixels) */
 176 #define CIK_CURSOR_WIDTH 128
 177 #define CIK_CURSOR_HEIGHT 128
 178
 179 struct amdgpu_device;
 180 struct amdgpu_fence;
 181 struct amdgpu_ib;
 182 struct amdgpu_vm;
 183 struct amdgpu_ring;
 184 struct amdgpu_semaphore;
 185 struct amdgpu_cs_parser;
 186 struct amdgpu_irq_src;
 187 struct amdgpu_fpriv;
 188
 189 enum amdgpu_cp_irq {
 190         AMDGPU_CP_IRQ_GFX_EOP = 0,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 197         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 198         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 199
 200         AMDGPU_CP_IRQ_LAST
 201 };
 202
 203 enum amdgpu_sdma_irq {
 204         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 205         AMDGPU_SDMA_IRQ_TRAP1,
 206
 207         AMDGPU_SDMA_IRQ_LAST
 208 };
 209
 210 enum amdgpu_thermal_irq {
 211         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 212         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 213
 214         AMDGPU_THERMAL_IRQ_LAST
 215 };
 216
 217 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 218                                   enum amd_ip_block_type block_type,
 219                                   enum amd_clockgating_state state);
 220 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 221                                   enum amd_ip_block_type block_type,
 222                                   enum amd_powergating_state state);
 223
 224 struct amdgpu_ip_block_version {
 225         enum amd_ip_block_type type;
 226         u32 major;
 227         u32 minor;
 228         u32 rev;
 229         const struct amd_ip_funcs *funcs;
 230 };
 231
 232 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 233                                 enum amd_ip_block_type type,
 234                                 u32 major, u32 minor);
 235
 236 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 237                                         struct amdgpu_device *adev,
 238                                         enum amd_ip_block_type type);
 239
 240 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 241 struct amdgpu_buffer_funcs {
 242         /* maximum bytes in a single operation */
 243         uint32_t        copy_max_bytes;
 244
 245         /* number of dw to reserve per operation */
 246         unsigned        copy_num_dw;
 247
 248         /* used for buffer migration */
 249         void (*emit_copy_buffer)(struct amdgpu_ring *ring,
 250                                  /* src addr in bytes */
 251                                  uint64_t src_offset,
 252                                  /* dst addr in bytes */
 253                                  uint64_t dst_offset,
 254                                  /* number of byte to transfer */
 255                                  uint32_t byte_count);
 256
 257         /* maximum bytes in a single operation */
 258         uint32_t        fill_max_bytes;
 259
 260         /* number of dw to reserve per operation */
 261         unsigned        fill_num_dw;
 262
 263         /* used for buffer clearing */
 264         void (*emit_fill_buffer)(struct amdgpu_ring *ring,
 265                                  /* value to write to memory */
 266                                  uint32_t src_data,
 267                                  /* dst addr in bytes */
 268                                  uint64_t dst_offset,
 269                                  /* number of byte to fill */
 270                                  uint32_t byte_count);
 271 };
 272
 273 /* provided by hw blocks that can write ptes, e.g., sdma */
 274 struct amdgpu_vm_pte_funcs {
 275         /* copy pte entries from GART */
 276         void (*copy_pte)(struct amdgpu_ib *ib,
 277                          uint64_t pe, uint64_t src,
 278                          unsigned count);
 279         /* write pte one entry at a time with addr mapping */
 280         void (*write_pte)(struct amdgpu_ib *ib,
 281                           uint64_t pe,
 282                           uint64_t addr, unsigned count,
 283                           uint32_t incr, uint32_t flags);
 284         /* for linear pte/pde updates without addr mapping */
 285         void (*set_pte_pde)(struct amdgpu_ib *ib,
 286                             uint64_t pe,
 287                             uint64_t addr, unsigned count,
 288                             uint32_t incr, uint32_t flags);
 289         /* pad the indirect buffer to the necessary number of dw */
 290         void (*pad_ib)(struct amdgpu_ib *ib);
 291 };
 292
 293 /* provided by the gmc block */
 294 struct amdgpu_gart_funcs {
 295         /* flush the vm tlb via mmio */
 296         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 297                               uint32_t vmid);
 298         /* write pte/pde updates using the cpu */
 299         int (*set_pte_pde)(struct amdgpu_device *adev,
 300                            void *cpu_pt_addr, /* cpu addr of page table */
 301                            uint32_t gpu_page_idx, /* pte/pde to update */
 302                            uint64_t addr, /* addr to write into pte/pde */
 303                            uint32_t flags); /* access flags */
 304 };
 305
 306 /* provided by the ih block */
 307 struct amdgpu_ih_funcs {
 308         /* ring read/write ptr handling, called from interrupt context */
 309         u32 (*get_wptr)(struct amdgpu_device *adev);
 310         void (*decode_iv)(struct amdgpu_device *adev,
 311                           struct amdgpu_iv_entry *entry);
 312         void (*set_rptr)(struct amdgpu_device *adev);
 313 };
 314
 315 /* provided by hw blocks that expose a ring buffer for commands */
 316 struct amdgpu_ring_funcs {
 317         /* ring read/write ptr handling */
 318         u32 (*get_rptr)(struct amdgpu_ring *ring);
 319         u32 (*get_wptr)(struct amdgpu_ring *ring);
 320         void (*set_wptr)(struct amdgpu_ring *ring);
 321         /* validating and patching of IBs */
 322         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 323         /* command emit functions */
 324         void (*emit_ib)(struct amdgpu_ring *ring,
 325                         struct amdgpu_ib *ib);
 326         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 327                            uint64_t seq, unsigned flags);
 328         bool (*emit_semaphore)(struct amdgpu_ring *ring,
 329                                struct amdgpu_semaphore *semaphore,
 330                                bool emit_wait);
 331         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 332                               uint64_t pd_addr);
 333         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 334         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 335                                 uint32_t gds_base, uint32_t gds_size,
 336                                 uint32_t gws_base, uint32_t gws_size,
 337                                 uint32_t oa_base, uint32_t oa_size);
 338         /* testing functions */
 339         int (*test_ring)(struct amdgpu_ring *ring);
 340         int (*test_ib)(struct amdgpu_ring *ring);
 341         bool (*is_lockup)(struct amdgpu_ring *ring);
 342 };
 343
 344 /*
 345  * BIOS.
 346  */
 347 bool amdgpu_get_bios(struct amdgpu_device *adev);
 348 bool amdgpu_read_bios(struct amdgpu_device *adev);
 349
 350 /*
 351  * Dummy page
 352  */
 353 struct amdgpu_dummy_page {
 354         struct page     *page;
 355         dma_addr_t      addr;
 356 };
 357 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 358 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 359
 360
 361 /*
 362  * Clocks
 363  */
 364
 365 #define AMDGPU_MAX_PPLL 3
 366
 367 struct amdgpu_clock {
 368         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 369         struct amdgpu_pll spll;
 370         struct amdgpu_pll mpll;
 371         /* 10 Khz units */
 372         uint32_t default_mclk;
 373         uint32_t default_sclk;
 374         uint32_t default_dispclk;
 375         uint32_t current_dispclk;
 376         uint32_t dp_extclk;
 377         uint32_t max_pixel_clock;
 378 };
 379
 380 /*
 381  * Fences.
 382  */
 383 struct amdgpu_fence_driver {
 384         struct amdgpu_ring              *ring;
 385         uint64_t                        gpu_addr;
 386         volatile uint32_t               *cpu_addr;
 387         /* sync_seq is protected by ring emission lock */
 388         uint64_t                        sync_seq[AMDGPU_MAX_RINGS];
 389         atomic64_t                      last_seq;
 390         bool                            initialized;
 391         struct amdgpu_irq_src           *irq_src;
 392         unsigned                        irq_type;
 393         struct delayed_work             lockup_work;
 394         wait_queue_head_t               fence_queue;
 395 };
 396
 397 /* some special values for the owner field */
 398 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 399 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 400 #define AMDGPU_FENCE_OWNER_MOVE         ((void*)2ul)
 401
 402 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 403 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 404
 405 struct amdgpu_fence {
 406         struct fence base;
 407
 408         /* RB, DMA, etc. */
 409         struct amdgpu_ring              *ring;
 410         uint64_t                        seq;
 411
 412         /* filp or special value for fence creator */
 413         void                            *owner;
 414
 415         wait_queue_t                    fence_wake;
 416 };
 417
 418 struct amdgpu_user_fence {
 419         /* write-back bo */
 420         struct amdgpu_bo        *bo;
 421         /* write-back address offset to bo start */
 422         uint32_t                offset;
 423 };
 424
 425 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 426 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 427 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 428
 429 void amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring);
 430 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 431                                    struct amdgpu_irq_src *irq_src,
 432                                    unsigned irq_type);
 433 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 434 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 435 int amdgpu_fence_emit(struct amdgpu_ring *ring, void *owner,
 436                       struct amdgpu_fence **fence);
 437 void amdgpu_fence_process(struct amdgpu_ring *ring);
 438 int amdgpu_fence_wait_next(struct amdgpu_ring *ring);
 439 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 440 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 441
 442 bool amdgpu_fence_signaled(struct amdgpu_fence *fence);
 443 int amdgpu_fence_wait(struct amdgpu_fence *fence, bool interruptible);
 444 signed long amdgpu_fence_wait_any(struct amdgpu_device *adev,
 445                           struct amdgpu_fence **fences,
 446                           bool intr, long t);
 447 struct amdgpu_fence *amdgpu_fence_ref(struct amdgpu_fence *fence);
 448 void amdgpu_fence_unref(struct amdgpu_fence **fence);
 449
 450 bool amdgpu_fence_need_sync(struct amdgpu_fence *fence,
 451                             struct amdgpu_ring *ring);
 452 void amdgpu_fence_note_sync(struct amdgpu_fence *fence,
 453                             struct amdgpu_ring *ring);
 454
 455 static inline struct amdgpu_fence *amdgpu_fence_later(struct amdgpu_fence *a,
 456                                                       struct amdgpu_fence *b)
 457 {
 458         if (!a) {
 459                 return b;
 460         }
 461
 462         if (!b) {
 463                 return a;
 464         }
 465
 466         BUG_ON(a->ring != b->ring);
 467
 468         if (a->seq > b->seq) {
 469                 return a;
 470         } else {
 471                 return b;
 472         }
 473 }
 474
 475 static inline bool amdgpu_fence_is_earlier(struct amdgpu_fence *a,
 476                                            struct amdgpu_fence *b)
 477 {
 478         if (!a) {
 479                 return false;
 480         }
 481
 482         if (!b) {
 483                 return true;
 484         }
 485
 486         BUG_ON(a->ring != b->ring);
 487
 488         return a->seq < b->seq;
 489 }
 490
 491 int amdgpu_user_fence_emit(struct amdgpu_ring *ring, struct amdgpu_user_fence *user,
 492                            void *owner, struct amdgpu_fence **fence);
 493
 494 /*
 495  * TTM.
 496  */
 497 struct amdgpu_mman {
 498         struct ttm_bo_global_ref        bo_global_ref;
 499         struct drm_global_reference     mem_global_ref;
 500         struct ttm_bo_device            bdev;
 501         bool                            mem_global_referenced;
 502         bool                            initialized;
 503
 504 #if defined(CONFIG_DEBUG_FS)
 505         struct dentry                   *vram;
 506         struct dentry                   *gtt;
 507 #endif
 508
 509         /* buffer handling */
 510         const struct amdgpu_buffer_funcs        *buffer_funcs;
 511         struct amdgpu_ring                      *buffer_funcs_ring;
 512 };
 513
 514 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 515                        uint64_t src_offset,
 516                        uint64_t dst_offset,
 517                        uint32_t byte_count,
 518                        struct reservation_object *resv,
 519                        struct amdgpu_fence **fence);
 520 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 521
 522 struct amdgpu_bo_list_entry {
 523         struct amdgpu_bo                *robj;
 524         struct ttm_validate_buffer      tv;
 525         struct amdgpu_bo_va             *bo_va;
 526         unsigned                        prefered_domains;
 527         unsigned                        allowed_domains;
 528         uint32_t                        priority;
 529 };
 530
 531 struct amdgpu_bo_va_mapping {
 532         struct list_head                list;
 533         struct interval_tree_node       it;
 534         uint64_t                        offset;
 535         uint32_t                        flags;
 536 };
 537
 538 /* bo virtual addresses in a specific vm */
 539 struct amdgpu_bo_va {
 540         /* protected by bo being reserved */
 541         struct list_head                bo_list;
 542         struct fence                    *last_pt_update;
 543         unsigned                        ref_count;
 544
 545         /* protected by vm mutex and spinlock */
 546         struct list_head                vm_status;
 547
 548         /* mappings for this bo_va */
 549         struct list_head                invalids;
 550         struct list_head                valids;
 551
 552         /* constant after initialization */
 553         struct amdgpu_vm                *vm;
 554         struct amdgpu_bo                *bo;
 555 };
 556
 557 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 558
 559 struct amdgpu_bo {
 560         /* Protected by gem.mutex */
 561         struct list_head                list;
 562         /* Protected by tbo.reserved */
 563         u32                             initial_domain;
 564         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 565         struct ttm_placement            placement;
 566         struct ttm_buffer_object        tbo;
 567         struct ttm_bo_kmap_obj          kmap;
 568         u64                             flags;
 569         unsigned                        pin_count;
 570         void                            *kptr;
 571         u64                             tiling_flags;
 572         u64                             metadata_flags;
 573         void                            *metadata;
 574         u32                             metadata_size;
 575         /* list of all virtual address to which this bo
 576          * is associated to
 577          */
 578         struct list_head                va;
 579         /* Constant after initialization */
 580         struct amdgpu_device            *adev;
 581         struct drm_gem_object           gem_base;
 582
 583         struct ttm_bo_kmap_obj          dma_buf_vmap;
 584         pid_t                           pid;
 585         struct amdgpu_mn                *mn;
 586         struct list_head                mn_list;
 587 };
 588 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 589
 590 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 591 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 592                                 struct drm_file *file_priv);
 593 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 594                                 struct drm_file *file_priv);
 595 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 596 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 597 struct drm_gem_object *amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 598                                                         struct dma_buf_attachment *attach,
 599                                                         struct sg_table *sg);
 600 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 601                                         struct drm_gem_object *gobj,
 602                                         int flags);
 603 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 604 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 605 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 606 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 607 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 608 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 609
 610 /* sub-allocation manager, it has to be protected by another lock.
 611  * By conception this is an helper for other part of the driver
 612  * like the indirect buffer or semaphore, which both have their
 613  * locking.
 614  *
 615  * Principe is simple, we keep a list of sub allocation in offset
 616  * order (first entry has offset == 0, last entry has the highest
 617  * offset).
 618  *
 619  * When allocating new object we first check if there is room at
 620  * the end total_size - (last_object_offset + last_object_size) >=
 621  * alloc_size. If so we allocate new object there.
 622  *
 623  * When there is not enough room at the end, we start waiting for
 624  * each sub object until we reach object_offset+object_size >=
 625  * alloc_size, this object then become the sub object we return.
 626  *
 627  * Alignment can't be bigger than page size.
 628  *
 629  * Hole are not considered for allocation to keep things simple.
 630  * Assumption is that there won't be hole (all object on same
 631  * alignment).
 632  */
 633 struct amdgpu_sa_manager {
 634         wait_queue_head_t       wq;
 635         struct amdgpu_bo        *bo;
 636         struct list_head        *hole;
 637         struct list_head        flist[AMDGPU_MAX_RINGS];
 638         struct list_head        olist;
 639         unsigned                size;
 640         uint64_t                gpu_addr;
 641         void                    *cpu_ptr;
 642         uint32_t                domain;
 643         uint32_t                align;
 644 };
 645
 646 struct amdgpu_sa_bo;
 647
 648 /* sub-allocation buffer */
 649 struct amdgpu_sa_bo {
 650         struct list_head                olist;
 651         struct list_head                flist;
 652         struct amdgpu_sa_manager        *manager;
 653         unsigned                        soffset;
 654         unsigned                        eoffset;
 655         struct amdgpu_fence             *fence;
 656 };
 657
 658 /*
 659  * GEM objects.
 660  */
 661 struct amdgpu_gem {
 662         struct mutex            mutex;
 663         struct list_head        objects;
 664 };
 665
 666 int amdgpu_gem_init(struct amdgpu_device *adev);
 667 void amdgpu_gem_fini(struct amdgpu_device *adev);
 668 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 669                                 int alignment, u32 initial_domain,
 670                                 u64 flags, bool kernel,
 671                                 struct drm_gem_object **obj);
 672
 673 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 674                             struct drm_device *dev,
 675                             struct drm_mode_create_dumb *args);
 676 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 677                           struct drm_device *dev,
 678                           uint32_t handle, uint64_t *offset_p);
 679
 680 /*
 681  * Semaphores.
 682  */
 683 struct amdgpu_semaphore {
 684         struct amdgpu_sa_bo     *sa_bo;
 685         signed                  waiters;
 686         uint64_t                gpu_addr;
 687 };
 688
 689 int amdgpu_semaphore_create(struct amdgpu_device *adev,
 690                             struct amdgpu_semaphore **semaphore);
 691 bool amdgpu_semaphore_emit_signal(struct amdgpu_ring *ring,
 692                                   struct amdgpu_semaphore *semaphore);
 693 bool amdgpu_semaphore_emit_wait(struct amdgpu_ring *ring,
 694                                 struct amdgpu_semaphore *semaphore);
 695 void amdgpu_semaphore_free(struct amdgpu_device *adev,
 696                            struct amdgpu_semaphore **semaphore,
 697                            struct amdgpu_fence *fence);
 698
 699 /*
 700  * Synchronization
 701  */
 702 struct amdgpu_sync {
 703         struct amdgpu_semaphore *semaphores[AMDGPU_NUM_SYNCS];
 704         struct amdgpu_fence     *sync_to[AMDGPU_MAX_RINGS];
 705         struct amdgpu_fence     *last_vm_update;
 706 };
 707
 708 void amdgpu_sync_create(struct amdgpu_sync *sync);
 709 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 710                       struct fence *f);
 711 int amdgpu_sync_resv(struct amdgpu_device *adev,
 712                      struct amdgpu_sync *sync,
 713                      struct reservation_object *resv,
 714                      void *owner);
 715 int amdgpu_sync_rings(struct amdgpu_sync *sync,
 716                       struct amdgpu_ring *ring);
 717 void amdgpu_sync_free(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 718                       struct amdgpu_fence *fence);
 719
 720 /*
 721  * GART structures, functions & helpers
 722  */
 723 struct amdgpu_mc;
 724
 725 #define AMDGPU_GPU_PAGE_SIZE 4096
 726 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 727 #define AMDGPU_GPU_PAGE_SHIFT 12
 728 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 729
 730 struct amdgpu_gart {
 731         dma_addr_t                      table_addr;
 732         struct amdgpu_bo                *robj;
 733         void                            *ptr;
 734         unsigned                        num_gpu_pages;
 735         unsigned                        num_cpu_pages;
 736         unsigned                        table_size;
 737         struct page                     **pages;
 738         dma_addr_t                      *pages_addr;
 739         bool                            ready;
 740         const struct amdgpu_gart_funcs *gart_funcs;
 741 };
 742
 743 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 744 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 745 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 746 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 747 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 748 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 749 int amdgpu_gart_init(struct amdgpu_device *adev);
 750 void amdgpu_gart_fini(struct amdgpu_device *adev);
 751 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 752                         int pages);
 753 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 754                      int pages, struct page **pagelist,
 755                      dma_addr_t *dma_addr, uint32_t flags);
 756
 757 /*
 758  * GPU MC structures, functions & helpers
 759  */
 760 struct amdgpu_mc {
 761         resource_size_t         aper_size;
 762         resource_size_t         aper_base;
 763         resource_size_t         agp_base;
 764         /* for some chips with <= 32MB we need to lie
 765          * about vram size near mc fb location */
 766         u64                     mc_vram_size;
 767         u64                     visible_vram_size;
 768         u64                     gtt_size;
 769         u64                     gtt_start;
 770         u64                     gtt_end;
 771         u64                     vram_start;
 772         u64                     vram_end;
 773         unsigned                vram_width;
 774         u64                     real_vram_size;
 775         int                     vram_mtrr;
 776         u64                     gtt_base_align;
 777         u64                     mc_mask;
 778         const struct firmware   *fw;    /* MC firmware */
 779         uint32_t                fw_version;
 780         struct amdgpu_irq_src   vm_fault;
 781         uint32_t                vram_type;
 782 };
 783
 784 /*
 785  * GPU doorbell structures, functions & helpers
 786  */
 787 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 788 {
 789         AMDGPU_DOORBELL_KIQ                     = 0x000,
 790         AMDGPU_DOORBELL_HIQ                     = 0x001,
 791         AMDGPU_DOORBELL_DIQ                     = 0x002,
 792         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 793         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 794         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 795         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 796         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 797         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 798         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 799         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 800         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 801         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 802         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 803         AMDGPU_DOORBELL_IH                      = 0x1E8,
 804         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 805         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 806 } AMDGPU_DOORBELL_ASSIGNMENT;
 807
 808 struct amdgpu_doorbell {
 809         /* doorbell mmio */
 810         resource_size_t         base;
 811         resource_size_t         size;
 812         u32 __iomem             *ptr;
 813         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 814 };
 815
 816 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 817                                 phys_addr_t *aperture_base,
 818                                 size_t *aperture_size,
 819                                 size_t *start_offset);
 820
 821 /*
 822  * IRQS.
 823  */
 824
 825 struct amdgpu_flip_work {
 826         struct work_struct              flip_work;
 827         struct work_struct              unpin_work;
 828         struct amdgpu_device            *adev;
 829         int                             crtc_id;
 830         uint64_t                        base;
 831         struct drm_pending_vblank_event *event;
 832         struct amdgpu_bo                *old_rbo;
 833         struct fence                    *fence;
 834 };
 835
 836
 837 /*
 838  * CP & rings.
 839  */
 840
 841 struct amdgpu_ib {
 842         struct amdgpu_sa_bo             *sa_bo;
 843         uint32_t                        length_dw;
 844         uint64_t                        gpu_addr;
 845         uint32_t                        *ptr;
 846         struct amdgpu_ring              *ring;
 847         struct amdgpu_fence             *fence;
 848         struct amdgpu_user_fence        *user;
 849         struct amdgpu_vm                *vm;
 850         struct amdgpu_ctx               *ctx;
 851         struct amdgpu_sync              sync;
 852         uint32_t                        gds_base, gds_size;
 853         uint32_t                        gws_base, gws_size;
 854         uint32_t                        oa_base, oa_size;
 855         uint32_t                        flags;
 856         /* resulting sequence number */
 857         uint64_t                        sequence;
 858 };
 859
 860 enum amdgpu_ring_type {
 861         AMDGPU_RING_TYPE_GFX,
 862         AMDGPU_RING_TYPE_COMPUTE,
 863         AMDGPU_RING_TYPE_SDMA,
 864         AMDGPU_RING_TYPE_UVD,
 865         AMDGPU_RING_TYPE_VCE
 866 };
 867
 868 extern struct amd_sched_backend_ops amdgpu_sched_ops;
 869
 870 int amdgpu_sched_ib_submit_kernel_helper(struct amdgpu_device *adev,
 871                                          struct amdgpu_ring *ring,
 872                                          struct amdgpu_ib *ibs,
 873                                          unsigned num_ibs,
 874                                          int (*free_job)(struct amdgpu_cs_parser *),
 875                                          void *owner,
 876                                          struct fence **fence);
 877
 878 struct amdgpu_ring {
 879         struct amdgpu_device            *adev;
 880         const struct amdgpu_ring_funcs  *funcs;
 881         struct amdgpu_fence_driver      fence_drv;
 882         struct amd_gpu_scheduler        *scheduler;
 883
 884         spinlock_t              fence_lock;
 885         struct mutex            *ring_lock;
 886         struct amdgpu_bo        *ring_obj;
 887         volatile uint32_t       *ring;
 888         unsigned                rptr_offs;
 889         u64                     next_rptr_gpu_addr;
 890         volatile u32            *next_rptr_cpu_addr;
 891         unsigned                wptr;
 892         unsigned                wptr_old;
 893         unsigned                ring_size;
 894         unsigned                ring_free_dw;
 895         int                     count_dw;
 896         atomic_t                last_rptr;
 897         atomic64_t              last_activity;
 898         uint64_t                gpu_addr;
 899         uint32_t                align_mask;
 900         uint32_t                ptr_mask;
 901         bool                    ready;
 902         u32                     nop;
 903         u32                     idx;
 904         u64                     last_semaphore_signal_addr;
 905         u64                     last_semaphore_wait_addr;
 906         u32                     me;
 907         u32                     pipe;
 908         u32                     queue;
 909         struct amdgpu_bo        *mqd_obj;
 910         u32                     doorbell_index;
 911         bool                    use_doorbell;
 912         unsigned                wptr_offs;
 913         unsigned                next_rptr_offs;
 914         unsigned                fence_offs;
 915         struct amdgpu_ctx       *current_ctx;
 916         enum amdgpu_ring_type   type;
 917         char                    name[16];
 918         bool                    is_pte_ring;
 919 };
 920
 921 /*
 922  * VM
 923  */
 924
 925 /* maximum number of VMIDs */
 926 #define AMDGPU_NUM_VM   16
 927
 928 /* number of entries in page table */
 929 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 930
 931 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 932 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 933 #define AMDGPU_VM_PTB_ALIGN_MASK (AMDGPU_VM_PTB_ALIGN_SIZE - 1)
 934 #define AMDGPU_VM_PTB_ALIGN(a) (((a) + AMDGPU_VM_PTB_ALIGN_MASK) & ~AMDGPU_VM_PTB_ALIGN_MASK)
 935
 936 #define AMDGPU_PTE_VALID        (1 << 0)
 937 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 938 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 939
 940 /* VI only */
 941 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 942
 943 #define AMDGPU_PTE_READABLE     (1 << 5)
 944 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 945
 946 /* PTE (Page Table Entry) fragment field for different page sizes */
 947 #define AMDGPU_PTE_FRAG_4KB     (0 << 7)
 948 #define AMDGPU_PTE_FRAG_64KB    (4 << 7)
 949 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 950
 951 struct amdgpu_vm_pt {
 952         struct amdgpu_bo                *bo;
 953         uint64_t                        addr;
 954 };
 955
 956 struct amdgpu_vm_id {
 957         unsigned                id;
 958         uint64_t                pd_gpu_addr;
 959         /* last flushed PD/PT update */
 960         struct amdgpu_fence     *flushed_updates;
 961         /* last use of vmid */
 962         struct amdgpu_fence     *last_id_use;
 963 };
 964
 965 struct amdgpu_vm {
 966         struct mutex            mutex;
 967
 968         struct rb_root          va;
 969
 970         /* protecting invalidated */
 971         spinlock_t              status_lock;
 972
 973         /* BOs moved, but not yet updated in the PT */
 974         struct list_head        invalidated;
 975
 976         /* BOs cleared in the PT because of a move */
 977         struct list_head        cleared;
 978
 979         /* BO mappings freed, but not yet updated in the PT */
 980         struct list_head        freed;
 981
 982         /* contains the page directory */
 983         struct amdgpu_bo        *page_directory;
 984         unsigned                max_pde_used;
 985
 986         /* array of page tables, one for each page directory entry */
 987         struct amdgpu_vm_pt     *page_tables;
 988
 989         /* for id and flush management per ring */
 990         struct amdgpu_vm_id     ids[AMDGPU_MAX_RINGS];
 991 };
 992
 993 struct amdgpu_vm_manager {
 994         struct amdgpu_fence             *active[AMDGPU_NUM_VM];
 995         uint32_t                        max_pfn;
 996         /* number of VMIDs */
 997         unsigned                        nvm;
 998         /* vram base address for page table entry  */
 999         u64                             vram_base_offset;
1000         /* is vm enabled? */
1001         bool                            enabled;
1002         /* for hw to save the PD addr on suspend/resume */
1003         uint32_t                        saved_table_addr[AMDGPU_NUM_VM];
1004         /* vm pte handling */
1005         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
1006         struct amdgpu_ring                      *vm_pte_funcs_ring;
1007 };
1008
1009 /*
1010  * context related structures
1011  */
1012
1013 #define AMDGPU_CTX_MAX_CS_PENDING       16
1014
1015 struct amdgpu_ctx_ring {
1016         uint64_t                sequence;
1017         struct fence            *fences[AMDGPU_CTX_MAX_CS_PENDING];
1018         struct amd_sched_entity entity;
1019 };
1020
1021 struct amdgpu_ctx {
1022         struct kref             refcount;
1023         struct amdgpu_device    *adev;
1024         unsigned                reset_counter;
1025         spinlock_t              ring_lock;
1026         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
1027 };
1028
1029 struct amdgpu_ctx_mgr {
1030         struct amdgpu_device    *adev;
1031         struct mutex            lock;
1032         /* protected by lock */
1033         struct idr              ctx_handles;
1034 };
1035
1036 int amdgpu_ctx_init(struct amdgpu_device *adev, bool kernel,
1037                     struct amdgpu_ctx *ctx);
1038 void amdgpu_ctx_fini(struct amdgpu_ctx *ctx);
1039
1040 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1041 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1042
1043 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
1044                               struct fence *fence, uint64_t queued_seq);
1045 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
1046                                    struct amdgpu_ring *ring, uint64_t seq);
1047
1048 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1049                      struct drm_file *filp);
1050
1051 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
1052 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
1053
1054 /*
1055  * file private structure
1056  */
1057
1058 struct amdgpu_fpriv {
1059         struct amdgpu_vm        vm;
1060         struct mutex            bo_list_lock;
1061         struct idr              bo_list_handles;
1062         struct amdgpu_ctx_mgr   ctx_mgr;
1063 };
1064
1065 /*
1066  * residency list
1067  */
1068
1069 struct amdgpu_bo_list {
1070         struct mutex lock;
1071         struct amdgpu_bo *gds_obj;
1072         struct amdgpu_bo *gws_obj;
1073         struct amdgpu_bo *oa_obj;
1074         bool has_userptr;
1075         unsigned num_entries;
1076         struct amdgpu_bo_list_entry *array;
1077 };
1078
1079 struct amdgpu_bo_list *
1080 amdgpu_bo_list_clone(struct amdgpu_bo_list *list);
1081 struct amdgpu_bo_list *
1082 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1083 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1084 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1085
1086 /*
1087  * GFX stuff
1088  */
1089 #include "clearstate_defs.h"
1090
1091 struct amdgpu_rlc {
1092         /* for power gating */
1093         struct amdgpu_bo        *save_restore_obj;
1094         uint64_t                save_restore_gpu_addr;
1095         volatile uint32_t       *sr_ptr;
1096         const u32               *reg_list;
1097         u32                     reg_list_size;
1098         /* for clear state */
1099         struct amdgpu_bo        *clear_state_obj;
1100         uint64_t                clear_state_gpu_addr;
1101         volatile uint32_t       *cs_ptr;
1102         const struct cs_section_def   *cs_data;
1103         u32                     clear_state_size;
1104         /* for cp tables */
1105         struct amdgpu_bo        *cp_table_obj;
1106         uint64_t                cp_table_gpu_addr;
1107         volatile uint32_t       *cp_table_ptr;
1108         u32                     cp_table_size;
1109 };
1110
1111 struct amdgpu_mec {
1112         struct amdgpu_bo        *hpd_eop_obj;
1113         u64                     hpd_eop_gpu_addr;
1114         u32 num_pipe;
1115         u32 num_mec;
1116         u32 num_queue;
1117 };
1118
1119 /*
1120  * GPU scratch registers structures, functions & helpers
1121  */
1122 struct amdgpu_scratch {
1123         unsigned                num_reg;
1124         uint32_t                reg_base;
1125         bool                    free[32];
1126         uint32_t                reg[32];
1127 };
1128
1129 /*
1130  * GFX configurations
1131  */
1132 struct amdgpu_gca_config {
1133         unsigned max_shader_engines;
1134         unsigned max_tile_pipes;
1135         unsigned max_cu_per_sh;
1136         unsigned max_sh_per_se;
1137         unsigned max_backends_per_se;
1138         unsigned max_texture_channel_caches;
1139         unsigned max_gprs;
1140         unsigned max_gs_threads;
1141         unsigned max_hw_contexts;
1142         unsigned sc_prim_fifo_size_frontend;
1143         unsigned sc_prim_fifo_size_backend;
1144         unsigned sc_hiz_tile_fifo_size;
1145         unsigned sc_earlyz_tile_fifo_size;
1146
1147         unsigned num_tile_pipes;
1148         unsigned backend_enable_mask;
1149         unsigned mem_max_burst_length_bytes;
1150         unsigned mem_row_size_in_kb;
1151         unsigned shader_engine_tile_size;
1152         unsigned num_gpus;
1153         unsigned multi_gpu_tile_size;
1154         unsigned mc_arb_ramcfg;
1155         unsigned gb_addr_config;
1156
1157         uint32_t tile_mode_array[32];
1158         uint32_t macrotile_mode_array[16];
1159 };
1160
1161 struct amdgpu_gfx {
1162         struct mutex                    gpu_clock_mutex;
1163         struct amdgpu_gca_config        config;
1164         struct amdgpu_rlc               rlc;
1165         struct amdgpu_mec               mec;
1166         struct amdgpu_scratch           scratch;
1167         const struct firmware           *me_fw; /* ME firmware */
1168         uint32_t                        me_fw_version;
1169         const struct firmware           *pfp_fw; /* PFP firmware */
1170         uint32_t                        pfp_fw_version;
1171         const struct firmware           *ce_fw; /* CE firmware */
1172         uint32_t                        ce_fw_version;
1173         const struct firmware           *rlc_fw; /* RLC firmware */
1174         uint32_t                        rlc_fw_version;
1175         const struct firmware           *mec_fw; /* MEC firmware */
1176         uint32_t                        mec_fw_version;
1177         const struct firmware           *mec2_fw; /* MEC2 firmware */
1178         uint32_t                        mec2_fw_version;
1179         uint32_t                        me_feature_version;
1180         uint32_t                        ce_feature_version;
1181         uint32_t                        pfp_feature_version;
1182         uint32_t                        rlc_feature_version;
1183         uint32_t                        mec_feature_version;
1184         uint32_t                        mec2_feature_version;
1185         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1186         unsigned                        num_gfx_rings;
1187         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1188         unsigned                        num_compute_rings;
1189         struct amdgpu_irq_src           eop_irq;
1190         struct amdgpu_irq_src           priv_reg_irq;
1191         struct amdgpu_irq_src           priv_inst_irq;
1192         /* gfx status */
1193         uint32_t gfx_current_status;
1194         /* sync signal for const engine */
1195         unsigned ce_sync_offs;
1196         /* ce ram size*/
1197         unsigned ce_ram_size;
1198 };
1199
1200 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
1201                   unsigned size, struct amdgpu_ib *ib);
1202 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib);
1203 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
1204                        struct amdgpu_ib *ib, void *owner);
1205 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1206 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1207 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1208 /* Ring access between begin & end cannot sleep */
1209 void amdgpu_ring_free_size(struct amdgpu_ring *ring);
1210 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1211 int amdgpu_ring_lock(struct amdgpu_ring *ring, unsigned ndw);
1212 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1213 void amdgpu_ring_unlock_commit(struct amdgpu_ring *ring);
1214 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1215 void amdgpu_ring_unlock_undo(struct amdgpu_ring *ring);
1216 void amdgpu_ring_lockup_update(struct amdgpu_ring *ring);
1217 bool amdgpu_ring_test_lockup(struct amdgpu_ring *ring);
1218 unsigned amdgpu_ring_backup(struct amdgpu_ring *ring,
1219                             uint32_t **data);
1220 int amdgpu_ring_restore(struct amdgpu_ring *ring,
1221                         unsigned size, uint32_t *data);
1222 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1223                      unsigned ring_size, u32 nop, u32 align_mask,
1224                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1225                      enum amdgpu_ring_type ring_type);
1226 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1227
1228 /*
1229  * CS.
1230  */
1231 struct amdgpu_cs_chunk {
1232         uint32_t                chunk_id;
1233         uint32_t                length_dw;
1234         uint32_t                *kdata;
1235         void __user             *user_ptr;
1236 };
1237
1238 struct amdgpu_cs_parser {
1239         struct amdgpu_device    *adev;
1240         struct drm_file         *filp;
1241         struct amdgpu_ctx       *ctx;
1242         struct amdgpu_bo_list *bo_list;
1243         /* chunks */
1244         unsigned                nchunks;
1245         struct amdgpu_cs_chunk  *chunks;
1246         /* relocations */
1247         struct amdgpu_bo_list_entry     *vm_bos;
1248         struct list_head        validated;
1249
1250         struct amdgpu_ib        *ibs;
1251         uint32_t                num_ibs;
1252
1253         struct ww_acquire_ctx   ticket;
1254
1255         /* user fence */
1256         struct amdgpu_user_fence uf;
1257
1258         struct amdgpu_ring *ring;
1259         struct mutex job_lock;
1260         struct work_struct job_work;
1261         int (*prepare_job)(struct amdgpu_cs_parser *sched_job);
1262         int (*run_job)(struct amdgpu_cs_parser *sched_job);
1263         int (*free_job)(struct amdgpu_cs_parser *sched_job);
1264         struct amd_sched_fence *s_fence;
1265 };
1266
1267 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p, uint32_t ib_idx, int idx)
1268 {
1269         return p->ibs[ib_idx].ptr[idx];
1270 }
1271
1272 /*
1273  * Writeback
1274  */
1275 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1276
1277 struct amdgpu_wb {
1278         struct amdgpu_bo        *wb_obj;
1279         volatile uint32_t       *wb;
1280         uint64_t                gpu_addr;
1281         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1282         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1283 };
1284
1285 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1286 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1287
1288 /**
1289  * struct amdgpu_pm - power management datas
1290  * It keeps track of various data needed to take powermanagement decision.
1291  */
1292
1293 enum amdgpu_pm_state_type {
1294         /* not used for dpm */
1295         POWER_STATE_TYPE_DEFAULT,
1296         POWER_STATE_TYPE_POWERSAVE,
1297         /* user selectable states */
1298         POWER_STATE_TYPE_BATTERY,
1299         POWER_STATE_TYPE_BALANCED,
1300         POWER_STATE_TYPE_PERFORMANCE,
1301         /* internal states */
1302         POWER_STATE_TYPE_INTERNAL_UVD,
1303         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1304         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1305         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1306         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1307         POWER_STATE_TYPE_INTERNAL_BOOT,
1308         POWER_STATE_TYPE_INTERNAL_THERMAL,
1309         POWER_STATE_TYPE_INTERNAL_ACPI,
1310         POWER_STATE_TYPE_INTERNAL_ULV,
1311         POWER_STATE_TYPE_INTERNAL_3DPERF,
1312 };
1313
1314 enum amdgpu_int_thermal_type {
1315         THERMAL_TYPE_NONE,
1316         THERMAL_TYPE_EXTERNAL,
1317         THERMAL_TYPE_EXTERNAL_GPIO,
1318         THERMAL_TYPE_RV6XX,
1319         THERMAL_TYPE_RV770,
1320         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1321         THERMAL_TYPE_EVERGREEN,
1322         THERMAL_TYPE_SUMO,
1323         THERMAL_TYPE_NI,
1324         THERMAL_TYPE_SI,
1325         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1326         THERMAL_TYPE_CI,
1327         THERMAL_TYPE_KV,
1328 };
1329
1330 enum amdgpu_dpm_auto_throttle_src {
1331         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1332         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1333 };
1334
1335 enum amdgpu_dpm_event_src {
1336         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1337         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1338         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1339         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1340         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1341 };
1342
1343 #define AMDGPU_MAX_VCE_LEVELS 6
1344
1345 enum amdgpu_vce_level {
1346         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1347         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1348         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1349         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1350         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1351         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1352 };
1353
1354 struct amdgpu_ps {
1355         u32 caps; /* vbios flags */
1356         u32 class; /* vbios flags */
1357         u32 class2; /* vbios flags */
1358         /* UVD clocks */
1359         u32 vclk;
1360         u32 dclk;
1361         /* VCE clocks */
1362         u32 evclk;
1363         u32 ecclk;
1364         bool vce_active;
1365         enum amdgpu_vce_level vce_level;
1366         /* asic priv */
1367         void *ps_priv;
1368 };
1369
1370 struct amdgpu_dpm_thermal {
1371         /* thermal interrupt work */
1372         struct work_struct work;
1373         /* low temperature threshold */
1374         int                min_temp;
1375         /* high temperature threshold */
1376         int                max_temp;
1377         /* was last interrupt low to high or high to low */
1378         bool               high_to_low;
1379         /* interrupt source */
1380         struct amdgpu_irq_src   irq;
1381 };
1382
1383 enum amdgpu_clk_action
1384 {
1385         AMDGPU_SCLK_UP = 1,
1386         AMDGPU_SCLK_DOWN
1387 };
1388
1389 struct amdgpu_blacklist_clocks
1390 {
1391         u32 sclk;
1392         u32 mclk;
1393         enum amdgpu_clk_action action;
1394 };
1395
1396 struct amdgpu_clock_and_voltage_limits {
1397         u32 sclk;
1398         u32 mclk;
1399         u16 vddc;
1400         u16 vddci;
1401 };
1402
1403 struct amdgpu_clock_array {
1404         u32 count;
1405         u32 *values;
1406 };
1407
1408 struct amdgpu_clock_voltage_dependency_entry {
1409         u32 clk;
1410         u16 v;
1411 };
1412
1413 struct amdgpu_clock_voltage_dependency_table {
1414         u32 count;
1415         struct amdgpu_clock_voltage_dependency_entry *entries;
1416 };
1417
1418 union amdgpu_cac_leakage_entry {
1419         struct {
1420                 u16 vddc;
1421                 u32 leakage;
1422         };
1423         struct {
1424                 u16 vddc1;
1425                 u16 vddc2;
1426                 u16 vddc3;
1427         };
1428 };
1429
1430 struct amdgpu_cac_leakage_table {
1431         u32 count;
1432         union amdgpu_cac_leakage_entry *entries;
1433 };
1434
1435 struct amdgpu_phase_shedding_limits_entry {
1436         u16 voltage;
1437         u32 sclk;
1438         u32 mclk;
1439 };
1440
1441 struct amdgpu_phase_shedding_limits_table {
1442         u32 count;
1443         struct amdgpu_phase_shedding_limits_entry *entries;
1444 };
1445
1446 struct amdgpu_uvd_clock_voltage_dependency_entry {
1447         u32 vclk;
1448         u32 dclk;
1449         u16 v;
1450 };
1451
1452 struct amdgpu_uvd_clock_voltage_dependency_table {
1453         u8 count;
1454         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1455 };
1456
1457 struct amdgpu_vce_clock_voltage_dependency_entry {
1458         u32 ecclk;
1459         u32 evclk;
1460         u16 v;
1461 };
1462
1463 struct amdgpu_vce_clock_voltage_dependency_table {
1464         u8 count;
1465         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1466 };
1467
1468 struct amdgpu_ppm_table {
1469         u8 ppm_design;
1470         u16 cpu_core_number;
1471         u32 platform_tdp;
1472         u32 small_ac_platform_tdp;
1473         u32 platform_tdc;
1474         u32 small_ac_platform_tdc;
1475         u32 apu_tdp;
1476         u32 dgpu_tdp;
1477         u32 dgpu_ulv_power;
1478         u32 tj_max;
1479 };
1480
1481 struct amdgpu_cac_tdp_table {
1482         u16 tdp;
1483         u16 configurable_tdp;
1484         u16 tdc;
1485         u16 battery_power_limit;
1486         u16 small_power_limit;
1487         u16 low_cac_leakage;
1488         u16 high_cac_leakage;
1489         u16 maximum_power_delivery_limit;
1490 };
1491
1492 struct amdgpu_dpm_dynamic_state {
1493         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1494         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1495         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1496         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1497         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1498         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1499         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1500         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1501         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1502         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1503         struct amdgpu_clock_array valid_sclk_values;
1504         struct amdgpu_clock_array valid_mclk_values;
1505         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1506         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1507         u32 mclk_sclk_ratio;
1508         u32 sclk_mclk_delta;
1509         u16 vddc_vddci_delta;
1510         u16 min_vddc_for_pcie_gen2;
1511         struct amdgpu_cac_leakage_table cac_leakage_table;
1512         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1513         struct amdgpu_ppm_table *ppm_table;
1514         struct amdgpu_cac_tdp_table *cac_tdp_table;
1515 };
1516
1517 struct amdgpu_dpm_fan {
1518         u16 t_min;
1519         u16 t_med;
1520         u16 t_high;
1521         u16 pwm_min;
1522         u16 pwm_med;
1523         u16 pwm_high;
1524         u8 t_hyst;
1525         u32 cycle_delay;
1526         u16 t_max;
1527         u8 control_mode;
1528         u16 default_max_fan_pwm;
1529         u16 default_fan_output_sensitivity;
1530         u16 fan_output_sensitivity;
1531         bool ucode_fan_control;
1532 };
1533
1534 enum amdgpu_pcie_gen {
1535         AMDGPU_PCIE_GEN1 = 0,
1536         AMDGPU_PCIE_GEN2 = 1,
1537         AMDGPU_PCIE_GEN3 = 2,
1538         AMDGPU_PCIE_GEN_INVALID = 0xffff
1539 };
1540
1541 enum amdgpu_dpm_forced_level {
1542         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1543         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1544         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1545 };
1546
1547 struct amdgpu_vce_state {
1548         /* vce clocks */
1549         u32 evclk;
1550         u32 ecclk;
1551         /* gpu clocks */
1552         u32 sclk;
1553         u32 mclk;
1554         u8 clk_idx;
1555         u8 pstate;
1556 };
1557
1558 struct amdgpu_dpm_funcs {
1559         int (*get_temperature)(struct amdgpu_device *adev);
1560         int (*pre_set_power_state)(struct amdgpu_device *adev);
1561         int (*set_power_state)(struct amdgpu_device *adev);
1562         void (*post_set_power_state)(struct amdgpu_device *adev);
1563         void (*display_configuration_changed)(struct amdgpu_device *adev);
1564         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1565         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1566         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1567         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1568         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1569         bool (*vblank_too_short)(struct amdgpu_device *adev);
1570         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1571         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1572         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1573         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1574         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1575         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1576         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1577 };
1578
1579 struct amdgpu_dpm {
1580         struct amdgpu_ps        *ps;
1581         /* number of valid power states */
1582         int                     num_ps;
1583         /* current power state that is active */
1584         struct amdgpu_ps        *current_ps;
1585         /* requested power state */
1586         struct amdgpu_ps        *requested_ps;
1587         /* boot up power state */
1588         struct amdgpu_ps        *boot_ps;
1589         /* default uvd power state */
1590         struct amdgpu_ps        *uvd_ps;
1591         /* vce requirements */
1592         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1593         enum amdgpu_vce_level vce_level;
1594         enum amdgpu_pm_state_type state;
1595         enum amdgpu_pm_state_type user_state;
1596         u32                     platform_caps;
1597         u32                     voltage_response_time;
1598         u32                     backbias_response_time;
1599         void                    *priv;
1600         u32                     new_active_crtcs;
1601         int                     new_active_crtc_count;
1602         u32                     current_active_crtcs;
1603         int                     current_active_crtc_count;
1604         struct amdgpu_dpm_dynamic_state dyn_state;
1605         struct amdgpu_dpm_fan fan;
1606         u32 tdp_limit;
1607         u32 near_tdp_limit;
1608         u32 near_tdp_limit_adjusted;
1609         u32 sq_ramping_threshold;
1610         u32 cac_leakage;
1611         u16 tdp_od_limit;
1612         u32 tdp_adjustment;
1613         u16 load_line_slope;
1614         bool power_control;
1615         bool ac_power;
1616         /* special states active */
1617         bool                    thermal_active;
1618         bool                    uvd_active;
1619         bool                    vce_active;
1620         /* thermal handling */
1621         struct amdgpu_dpm_thermal thermal;
1622         /* forced levels */
1623         enum amdgpu_dpm_forced_level forced_level;
1624 };
1625
1626 struct amdgpu_pm {
1627         struct mutex            mutex;
1628         u32                     current_sclk;
1629         u32                     current_mclk;
1630         u32                     default_sclk;
1631         u32                     default_mclk;
1632         struct amdgpu_i2c_chan *i2c_bus;
1633         /* internal thermal controller on rv6xx+ */
1634         enum amdgpu_int_thermal_type int_thermal_type;
1635         struct device           *int_hwmon_dev;
1636         /* fan control parameters */
1637         bool                    no_fan;
1638         u8                      fan_pulses_per_revolution;
1639         u8                      fan_min_rpm;
1640         u8                      fan_max_rpm;
1641         /* dpm */
1642         bool                    dpm_enabled;
1643         struct amdgpu_dpm       dpm;
1644         const struct firmware   *fw;    /* SMC firmware */
1645         uint32_t                fw_version;
1646         const struct amdgpu_dpm_funcs *funcs;
1647 };
1648
1649 /*
1650  * UVD
1651  */
1652 #define AMDGPU_MAX_UVD_HANDLES  10
1653 #define AMDGPU_UVD_STACK_SIZE   (1024*1024)
1654 #define AMDGPU_UVD_HEAP_SIZE    (1024*1024)
1655 #define AMDGPU_UVD_FIRMWARE_OFFSET 256
1656
1657 struct amdgpu_uvd {
1658         struct amdgpu_bo        *vcpu_bo;
1659         void                    *cpu_addr;
1660         uint64_t                gpu_addr;
1661         void                    *saved_bo;
1662         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1663         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1664         struct delayed_work     idle_work;
1665         const struct firmware   *fw;    /* UVD firmware */
1666         struct amdgpu_ring      ring;
1667         struct amdgpu_irq_src   irq;
1668         bool                    address_64_bit;
1669 };
1670
1671 /*
1672  * VCE
1673  */
1674 #define AMDGPU_MAX_VCE_HANDLES  16
1675 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1676
1677 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1678 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1679
1680 struct amdgpu_vce {
1681         struct amdgpu_bo        *vcpu_bo;
1682         uint64_t                gpu_addr;
1683         unsigned                fw_version;
1684         unsigned                fb_version;
1685         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1686         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1687         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1688         struct delayed_work     idle_work;
1689         const struct firmware   *fw;    /* VCE firmware */
1690         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1691         struct amdgpu_irq_src   irq;
1692         unsigned                harvest_config;
1693 };
1694
1695 /*
1696  * SDMA
1697  */
1698 struct amdgpu_sdma {
1699         /* SDMA firmware */
1700         const struct firmware   *fw;
1701         uint32_t                fw_version;
1702         uint32_t                feature_version;
1703
1704         struct amdgpu_ring      ring;
1705 };
1706
1707 /*
1708  * Firmware
1709  */
1710 struct amdgpu_firmware {
1711         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1712         bool smu_load;
1713         struct amdgpu_bo *fw_buf;
1714         unsigned int fw_size;
1715 };
1716
1717 /*
1718  * Benchmarking
1719  */
1720 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1721
1722
1723 /*
1724  * Testing
1725  */
1726 void amdgpu_test_moves(struct amdgpu_device *adev);
1727 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1728                            struct amdgpu_ring *cpA,
1729                            struct amdgpu_ring *cpB);
1730 void amdgpu_test_syncing(struct amdgpu_device *adev);
1731
1732 /*
1733  * MMU Notifier
1734  */
1735 #if defined(CONFIG_MMU_NOTIFIER)
1736 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1737 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1738 #else
1739 static int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1740 {
1741         return -ENODEV;
1742 }
1743 static void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1744 #endif
1745
1746 /*
1747  * Debugfs
1748  */
1749 struct amdgpu_debugfs {
1750         struct drm_info_list    *files;
1751         unsigned                num_files;
1752 };
1753
1754 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1755                              struct drm_info_list *files,
1756                              unsigned nfiles);
1757 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1758
1759 #if defined(CONFIG_DEBUG_FS)
1760 int amdgpu_debugfs_init(struct drm_minor *minor);
1761 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1762 #endif
1763
1764 /*
1765  * amdgpu smumgr functions
1766  */
1767 struct amdgpu_smumgr_funcs {
1768         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1769         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1770         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1771 };
1772
1773 /*
1774  * amdgpu smumgr
1775  */
1776 struct amdgpu_smumgr {
1777         struct amdgpu_bo *toc_buf;
1778         struct amdgpu_bo *smu_buf;
1779         /* asic priv smu data */
1780         void *priv;
1781         spinlock_t smu_lock;
1782         /* smumgr functions */
1783         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1784         /* ucode loading complete flag */
1785         uint32_t fw_flags;
1786 };
1787
1788 /*
1789  * ASIC specific register table accessible by UMD
1790  */
1791 struct amdgpu_allowed_register_entry {
1792         uint32_t reg_offset;
1793         bool untouched;
1794         bool grbm_indexed;
1795 };
1796
1797 struct amdgpu_cu_info {
1798         uint32_t number; /* total active CU number */
1799         uint32_t ao_cu_mask;
1800         uint32_t bitmap[4][4];
1801 };
1802
1803
1804 /*
1805  * ASIC specific functions.
1806  */
1807 struct amdgpu_asic_funcs {
1808         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1809         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1810                              u32 sh_num, u32 reg_offset, u32 *value);
1811         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1812         int (*reset)(struct amdgpu_device *adev);
1813         /* wait for mc_idle */
1814         int (*wait_for_mc_idle)(struct amdgpu_device *adev);
1815         /* get the reference clock */
1816         u32 (*get_xclk)(struct amdgpu_device *adev);
1817         /* get the gpu clock counter */
1818         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1819         int (*get_cu_info)(struct amdgpu_device *adev, struct amdgpu_cu_info *info);
1820         /* MM block clocks */
1821         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1822         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1823 };
1824
1825 /*
1826  * IOCTL.
1827  */
1828 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1829                             struct drm_file *filp);
1830 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1831                                 struct drm_file *filp);
1832
1833 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1834                           struct drm_file *filp);
1835 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1836                         struct drm_file *filp);
1837 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1838                           struct drm_file *filp);
1839 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1840                               struct drm_file *filp);
1841 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1842                           struct drm_file *filp);
1843 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1844                         struct drm_file *filp);
1845 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1846 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1847
1848 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1849                                 struct drm_file *filp);
1850
1851 /* VRAM scratch page for HDP bug, default vram page */
1852 struct amdgpu_vram_scratch {
1853         struct amdgpu_bo                *robj;
1854         volatile uint32_t               *ptr;
1855         u64                             gpu_addr;
1856 };
1857
1858 /*
1859  * ACPI
1860  */
1861 struct amdgpu_atif_notification_cfg {
1862         bool enabled;
1863         int command_code;
1864 };
1865
1866 struct amdgpu_atif_notifications {
1867         bool display_switch;
1868         bool expansion_mode_change;
1869         bool thermal_state;
1870         bool forced_power_state;
1871         bool system_power_state;
1872         bool display_conf_change;
1873         bool px_gfx_switch;
1874         bool brightness_change;
1875         bool dgpu_display_event;
1876 };
1877
1878 struct amdgpu_atif_functions {
1879         bool system_params;
1880         bool sbios_requests;
1881         bool select_active_disp;
1882         bool lid_state;
1883         bool get_tv_standard;
1884         bool set_tv_standard;
1885         bool get_panel_expansion_mode;
1886         bool set_panel_expansion_mode;
1887         bool temperature_change;
1888         bool graphics_device_types;
1889 };
1890
1891 struct amdgpu_atif {
1892         struct amdgpu_atif_notifications notifications;
1893         struct amdgpu_atif_functions functions;
1894         struct amdgpu_atif_notification_cfg notification_cfg;
1895         struct amdgpu_encoder *encoder_for_bl;
1896 };
1897
1898 struct amdgpu_atcs_functions {
1899         bool get_ext_state;
1900         bool pcie_perf_req;
1901         bool pcie_dev_rdy;
1902         bool pcie_bus_width;
1903 };
1904
1905 struct amdgpu_atcs {
1906         struct amdgpu_atcs_functions functions;
1907 };
1908
1909 /*
1910  * CGS
1911  */
1912 void *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1913 void amdgpu_cgs_destroy_device(void *cgs_device);
1914
1915
1916 /*
1917  * Core structure, functions and helpers.
1918  */
1919 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1920 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1921
1922 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1923 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1924
1925 struct amdgpu_ip_block_status {
1926         bool valid;
1927         bool sw;
1928         bool hw;
1929 };
1930
1931 struct amdgpu_device {
1932         struct device                   *dev;
1933         struct drm_device               *ddev;
1934         struct pci_dev                  *pdev;
1935         struct rw_semaphore             exclusive_lock;
1936
1937         /* ASIC */
1938         enum amd_asic_type              asic_type;
1939         uint32_t                        family;
1940         uint32_t                        rev_id;
1941         uint32_t                        external_rev_id;
1942         unsigned long                   flags;
1943         int                             usec_timeout;
1944         const struct amdgpu_asic_funcs  *asic_funcs;
1945         bool                            shutdown;
1946         bool                            suspend;
1947         bool                            need_dma32;
1948         bool                            accel_working;
1949         bool                            needs_reset;
1950         struct work_struct              reset_work;
1951         struct notifier_block           acpi_nb;
1952         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1953         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1954         unsigned                        debugfs_count;
1955 #if defined(CONFIG_DEBUG_FS)
1956         struct dentry                   *debugfs_regs;
1957 #endif
1958         struct amdgpu_atif              atif;
1959         struct amdgpu_atcs              atcs;
1960         struct mutex                    srbm_mutex;
1961         /* GRBM index mutex. Protects concurrent access to GRBM index */
1962         struct mutex                    grbm_idx_mutex;
1963         struct dev_pm_domain            vga_pm_domain;
1964         bool                            have_disp_power_ref;
1965
1966         /* BIOS */
1967         uint8_t                         *bios;
1968         bool                            is_atom_bios;
1969         uint16_t                        bios_header_start;
1970         struct amdgpu_bo                *stollen_vga_memory;
1971         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1972
1973         /* Register/doorbell mmio */
1974         resource_size_t                 rmmio_base;
1975         resource_size_t                 rmmio_size;
1976         void __iomem                    *rmmio;
1977         /* protects concurrent MM_INDEX/DATA based register access */
1978         spinlock_t mmio_idx_lock;
1979         /* protects concurrent SMC based register access */
1980         spinlock_t smc_idx_lock;
1981         amdgpu_rreg_t                   smc_rreg;
1982         amdgpu_wreg_t                   smc_wreg;
1983         /* protects concurrent PCIE register access */
1984         spinlock_t pcie_idx_lock;
1985         amdgpu_rreg_t                   pcie_rreg;
1986         amdgpu_wreg_t                   pcie_wreg;
1987         /* protects concurrent UVD register access */
1988         spinlock_t uvd_ctx_idx_lock;
1989         amdgpu_rreg_t                   uvd_ctx_rreg;
1990         amdgpu_wreg_t                   uvd_ctx_wreg;
1991         /* protects concurrent DIDT register access */
1992         spinlock_t didt_idx_lock;
1993         amdgpu_rreg_t                   didt_rreg;
1994         amdgpu_wreg_t                   didt_wreg;
1995         /* protects concurrent ENDPOINT (audio) register access */
1996         spinlock_t audio_endpt_idx_lock;
1997         amdgpu_block_rreg_t             audio_endpt_rreg;
1998         amdgpu_block_wreg_t             audio_endpt_wreg;
1999         void __iomem                    *rio_mem;
2000         resource_size_t                 rio_mem_size;
2001         struct amdgpu_doorbell          doorbell;
2002
2003         /* clock/pll info */
2004         struct amdgpu_clock            clock;
2005
2006         /* MC */
2007         struct amdgpu_mc                mc;
2008         struct amdgpu_gart              gart;
2009         struct amdgpu_dummy_page        dummy_page;
2010         struct amdgpu_vm_manager        vm_manager;
2011
2012         /* memory management */
2013         struct amdgpu_mman              mman;
2014         struct amdgpu_gem               gem;
2015         struct amdgpu_vram_scratch      vram_scratch;
2016         struct amdgpu_wb                wb;
2017         atomic64_t                      vram_usage;
2018         atomic64_t                      vram_vis_usage;
2019         atomic64_t                      gtt_usage;
2020         atomic64_t                      num_bytes_moved;
2021         atomic_t                        gpu_reset_counter;
2022
2023         /* display */
2024         struct amdgpu_mode_info         mode_info;
2025         struct work_struct              hotplug_work;
2026         struct amdgpu_irq_src           crtc_irq;
2027         struct amdgpu_irq_src           pageflip_irq;
2028         struct amdgpu_irq_src           hpd_irq;
2029
2030         /* rings */
2031         unsigned                        fence_context;
2032         struct mutex                    ring_lock;
2033         unsigned                        num_rings;
2034         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2035         bool                            ib_pool_ready;
2036         struct amdgpu_sa_manager        ring_tmp_bo;
2037
2038         /* interrupts */
2039         struct amdgpu_irq               irq;
2040
2041         /* dpm */
2042         struct amdgpu_pm                pm;
2043         u32                             cg_flags;
2044         u32                             pg_flags;
2045
2046         /* amdgpu smumgr */
2047         struct amdgpu_smumgr smu;
2048
2049         /* gfx */
2050         struct amdgpu_gfx               gfx;
2051
2052         /* sdma */
2053         struct amdgpu_sdma              sdma[2];
2054         struct amdgpu_irq_src           sdma_trap_irq;
2055         struct amdgpu_irq_src           sdma_illegal_inst_irq;
2056
2057         /* uvd */
2058         bool                            has_uvd;
2059         struct amdgpu_uvd               uvd;
2060
2061         /* vce */
2062         struct amdgpu_vce               vce;
2063
2064         /* firmwares */
2065         struct amdgpu_firmware          firmware;
2066
2067         /* GDS */
2068         struct amdgpu_gds               gds;
2069
2070         const struct amdgpu_ip_block_version *ip_blocks;
2071         int                             num_ip_blocks;
2072         struct amdgpu_ip_block_status   *ip_block_status;
2073         struct mutex    mn_lock;
2074         DECLARE_HASHTABLE(mn_hash, 7);
2075
2076         /* tracking pinned memory */
2077         u64 vram_pin_size;
2078         u64 gart_pin_size;
2079
2080         /* amdkfd interface */
2081         struct kfd_dev          *kfd;
2082
2083         /* kernel conext for IB submission */
2084         struct amdgpu_ctx       kernel_ctx;
2085 };
2086
2087 bool amdgpu_device_is_px(struct drm_device *dev);
2088 int amdgpu_device_init(struct amdgpu_device *adev,
2089                        struct drm_device *ddev,
2090                        struct pci_dev *pdev,
2091                        uint32_t flags);
2092 void amdgpu_device_fini(struct amdgpu_device *adev);
2093 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2094
2095 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2096                         bool always_indirect);
2097 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2098                     bool always_indirect);
2099 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2100 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2101
2102 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2103 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2104
2105 /*
2106  * Cast helper
2107  */
2108 extern const struct fence_ops amdgpu_fence_ops;
2109 static inline struct amdgpu_fence *to_amdgpu_fence(struct fence *f)
2110 {
2111         struct amdgpu_fence *__f = container_of(f, struct amdgpu_fence, base);
2112
2113         if (__f->base.ops == &amdgpu_fence_ops)
2114                 return __f;
2115
2116         return NULL;
2117 }
2118
2119 /*
2120  * Registers read & write functions.
2121  */
2122 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2123 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2124 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2125 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2126 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2127 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2128 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2129 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2130 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2131 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2132 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2133 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2134 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2135 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2136 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2137 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2138 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2139 #define WREG32_P(reg, val, mask)                                \
2140         do {                                                    \
2141                 uint32_t tmp_ = RREG32(reg);                    \
2142                 tmp_ &= (mask);                                 \
2143                 tmp_ |= ((val) & ~(mask));                      \
2144                 WREG32(reg, tmp_);                              \
2145         } while (0)
2146 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2147 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2148 #define WREG32_PLL_P(reg, val, mask)                            \
2149         do {                                                    \
2150                 uint32_t tmp_ = RREG32_PLL(reg);                \
2151                 tmp_ &= (mask);                                 \
2152                 tmp_ |= ((val) & ~(mask));                      \
2153                 WREG32_PLL(reg, tmp_);                          \
2154         } while (0)
2155 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2156 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2157 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2158
2159 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2160 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2161
2162 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2163 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2164
2165 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2166         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2167          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2168
2169 #define REG_GET_FIELD(value, reg, field)                                \
2170         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2171
2172 /*
2173  * BIOS helpers.
2174  */
2175 #define RBIOS8(i) (adev->bios[i])
2176 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2177 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2178
2179 /*
2180  * RING helpers.
2181  */
2182 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2183 {
2184         if (ring->count_dw <= 0)
2185                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2186         ring->ring[ring->wptr++] = v;
2187         ring->wptr &= ring->ptr_mask;
2188         ring->count_dw--;
2189         ring->ring_free_dw--;
2190 }
2191
2192 /*
2193  * ASICs macro.
2194  */
2195 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2196 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2197 #define amdgpu_asic_wait_for_mc_idle(adev) (adev)->asic_funcs->wait_for_mc_idle((adev))
2198 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2199 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2200 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2201 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2202 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2203 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2204 #define amdgpu_asic_get_cu_info(adev, info) (adev)->asic_funcs->get_cu_info((adev), (info))
2205 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2206 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2207 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2208 #define amdgpu_vm_write_pte(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (addr), (count), (incr), (flags)))
2209 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2210 #define amdgpu_vm_pad_ib(adev, ib) ((adev)->vm_manager.vm_pte_funcs->pad_ib((ib)))
2211 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2212 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2213 #define amdgpu_ring_test_ib(r) (r)->funcs->test_ib((r))
2214 #define amdgpu_ring_is_lockup(r) (r)->funcs->is_lockup((r))
2215 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2216 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2217 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2218 #define amdgpu_ring_emit_ib(r, ib) (r)->funcs->emit_ib((r), (ib))
2219 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2220 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2221 #define amdgpu_ring_emit_semaphore(r, semaphore, emit_wait) (r)->funcs->emit_semaphore((r), (semaphore), (emit_wait))
2222 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2223 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2224 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2225 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2226 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2227 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2228 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2229 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2230 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2231 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2232 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2233 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2234 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2235 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2236 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2237 #define amdgpu_display_page_flip(adev, crtc, base) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base))
2238 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2239 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2240 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2241 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2242 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2243 #define amdgpu_emit_copy_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((r), (s), (d), (b))
2244 #define amdgpu_emit_fill_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((r), (s), (d), (b))
2245 #define amdgpu_dpm_get_temperature(adev) (adev)->pm.funcs->get_temperature((adev))
2246 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2247 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2248 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2249 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2250 #define amdgpu_dpm_get_sclk(adev, l) (adev)->pm.funcs->get_sclk((adev), (l))
2251 #define amdgpu_dpm_get_mclk(adev, l) (adev)->pm.funcs->get_mclk((adev), (l))
2252 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2253 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m))
2254 #define amdgpu_dpm_force_performance_level(adev, l) (adev)->pm.funcs->force_performance_level((adev), (l))
2255 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2256 #define amdgpu_dpm_powergate_uvd(adev, g) (adev)->pm.funcs->powergate_uvd((adev), (g))
2257 #define amdgpu_dpm_powergate_vce(adev, g) (adev)->pm.funcs->powergate_vce((adev), (g))
2258 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2259 #define amdgpu_dpm_set_fan_control_mode(adev, m) (adev)->pm.funcs->set_fan_control_mode((adev), (m))
2260 #define amdgpu_dpm_get_fan_control_mode(adev) (adev)->pm.funcs->get_fan_control_mode((adev))
2261 #define amdgpu_dpm_set_fan_speed_percent(adev, s) (adev)->pm.funcs->set_fan_speed_percent((adev), (s))
2262 #define amdgpu_dpm_get_fan_speed_percent(adev, s) (adev)->pm.funcs->get_fan_speed_percent((adev), (s))
2263
2264 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2265
2266 /* Common functions */
2267 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2268 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2269 bool amdgpu_card_posted(struct amdgpu_device *adev);
2270 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2271 bool amdgpu_boot_test_post_card(struct amdgpu_device *adev);
2272 struct amdgpu_cs_parser *amdgpu_cs_parser_create(struct amdgpu_device *adev,
2273                                                  struct drm_file *filp,
2274                                                  struct amdgpu_ctx *ctx,
2275                                                  struct amdgpu_ib *ibs,
2276                                                  uint32_t num_ibs);
2277
2278 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2279 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2280                        u32 ip_instance, u32 ring,
2281                        struct amdgpu_ring **out_ring);
2282 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2283 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2284 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2285                                      uint32_t flags);
2286 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2287 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2288 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2289                                  struct ttm_mem_reg *mem);
2290 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2291 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2292 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2293 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2294                                              const u32 *registers,
2295                                              const u32 array_size);
2296
2297 bool amdgpu_device_is_px(struct drm_device *dev);
2298 /* atpx handler */
2299 #if defined(CONFIG_VGA_SWITCHEROO)
2300 void amdgpu_register_atpx_handler(void);
2301 void amdgpu_unregister_atpx_handler(void);
2302 #else
2303 static inline void amdgpu_register_atpx_handler(void) {}
2304 static inline void amdgpu_unregister_atpx_handler(void) {}
2305 #endif
2306
2307 /*
2308  * KMS
2309  */
2310 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2311 extern int amdgpu_max_kms_ioctl;
2312
2313 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2314 int amdgpu_driver_unload_kms(struct drm_device *dev);
2315 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2316 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2317 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2318                                  struct drm_file *file_priv);
2319 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2320                                 struct drm_file *file_priv);
2321 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2322 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2323 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, int crtc);
2324 int amdgpu_enable_vblank_kms(struct drm_device *dev, int crtc);
2325 void amdgpu_disable_vblank_kms(struct drm_device *dev, int crtc);
2326 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, int crtc,
2327                                     int *max_error,
2328                                     struct timeval *vblank_time,
2329                                     unsigned flags);
2330 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2331                              unsigned long arg);
2332
2333 /*
2334  * vm
2335  */
2336 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2337 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2338 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
2339                                           struct amdgpu_vm *vm,
2340                                           struct list_head *head);
2341 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
2342                       struct amdgpu_sync *sync);
2343 void amdgpu_vm_flush(struct amdgpu_ring *ring,
2344                      struct amdgpu_vm *vm,
2345                      struct amdgpu_fence *updates);
2346 void amdgpu_vm_fence(struct amdgpu_device *adev,
2347                      struct amdgpu_vm *vm,
2348                      struct amdgpu_fence *fence);
2349 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr);
2350 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
2351                                     struct amdgpu_vm *vm);
2352 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
2353                                 struct amdgpu_vm *vm);
2354 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
2355                                 struct amdgpu_vm *vm, struct amdgpu_sync *sync);
2356 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
2357                         struct amdgpu_bo_va *bo_va,
2358                         struct ttm_mem_reg *mem);
2359 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
2360                              struct amdgpu_bo *bo);
2361 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
2362                                        struct amdgpu_bo *bo);
2363 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
2364                                       struct amdgpu_vm *vm,
2365                                       struct amdgpu_bo *bo);
2366 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
2367                      struct amdgpu_bo_va *bo_va,
2368                      uint64_t addr, uint64_t offset,
2369                      uint64_t size, uint32_t flags);
2370 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
2371                        struct amdgpu_bo_va *bo_va,
2372                        uint64_t addr);
2373 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
2374                       struct amdgpu_bo_va *bo_va);
2375
2376 /*
2377  * functions used by amdgpu_encoder.c
2378  */
2379 struct amdgpu_afmt_acr {
2380         u32 clock;
2381
2382         int n_32khz;
2383         int cts_32khz;
2384
2385         int n_44_1khz;
2386         int cts_44_1khz;
2387
2388         int n_48khz;
2389         int cts_48khz;
2390
2391 };
2392
2393 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2394
2395 /* amdgpu_acpi.c */
2396 #if defined(CONFIG_ACPI)
2397 int amdgpu_acpi_init(struct amdgpu_device *adev);
2398 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2399 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2400 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2401                                                 u8 perf_req, bool advertise);
2402 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2403 #else
2404 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2405 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2406 #endif
2407
2408 struct amdgpu_bo_va_mapping *
2409 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2410                        uint64_t addr, struct amdgpu_bo **bo);
2411
2412 #include "amdgpu_object.h"
2413
2414 #endif