drivers/gpu/drm/amd/display/dc/dc.h

   1 /*
   2  * Copyright 2012-2023 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef DC_INTERFACE_H_
  27 #define DC_INTERFACE_H_
  28
  29 #include "dc_types.h"
  30 #include "dc_state.h"
  31 #include "dc_plane.h"
  32 #include "grph_object_defs.h"
  33 #include "logger_types.h"
  34 #include "hdcp_msg_types.h"
  35 #include "gpio_types.h"
  36 #include "link_service_types.h"
  37 #include "grph_object_ctrl_defs.h"
  38 #include <inc/hw/opp.h>
  39
  40 #include "hwss/hw_sequencer.h"
  41 #include "inc/compressor.h"
  42 #include "inc/hw/dmcu.h"
  43 #include "dml/display_mode_lib.h"
  44
  45 #include "dml2/dml2_wrapper.h"
  46
  47 struct abm_save_restore;
  48
  49 /* forward declaration */
  50 struct aux_payload;
  51 struct set_config_cmd_payload;
  52 struct dmub_notification;
  53
  54 #define DC_VER "3.2.265"
  55
  56 #define MAX_SURFACES 3
  57 #define MAX_PLANES 6
  58 #define MAX_STREAMS 6
  59 #define MIN_VIEWPORT_SIZE 12
  60 #define MAX_NUM_EDP 2
  61
  62 /* Display Core Interfaces */
  63 struct dc_versions {
  64         const char *dc_ver;
  65         struct dmcu_version dmcu_version;
  66 };
  67
  68 enum dp_protocol_version {
  69         DP_VERSION_1_4 = 0,
  70         DP_VERSION_2_1,
  71         DP_VERSION_UNKNOWN,
  72 };
  73
  74 enum dc_plane_type {
  75         DC_PLANE_TYPE_INVALID,
  76         DC_PLANE_TYPE_DCE_RGB,
  77         DC_PLANE_TYPE_DCE_UNDERLAY,
  78         DC_PLANE_TYPE_DCN_UNIVERSAL,
  79 };
  80
  81 // Sizes defined as multiples of 64KB
  82 enum det_size {
  83         DET_SIZE_DEFAULT = 0,
  84         DET_SIZE_192KB = 3,
  85         DET_SIZE_256KB = 4,
  86         DET_SIZE_320KB = 5,
  87         DET_SIZE_384KB = 6
  88 };
  89
  90
  91 struct dc_plane_cap {
  92         enum dc_plane_type type;
  93         uint32_t per_pixel_alpha : 1;
  94         struct {
  95                 uint32_t argb8888 : 1;
  96                 uint32_t nv12 : 1;
  97                 uint32_t fp16 : 1;
  98                 uint32_t p010 : 1;
  99                 uint32_t ayuv : 1;
 100         } pixel_format_support;
 101         // max upscaling factor x1000
 102         // upscaling factors are always >= 1
 103         // for example, 1080p -> 8K is 4.0, or 4000 raw value
 104         struct {
 105                 uint32_t argb8888;
 106                 uint32_t nv12;
 107                 uint32_t fp16;
 108         } max_upscale_factor;
 109         // max downscale factor x1000
 110         // downscale factors are always <= 1
 111         // for example, 8K -> 1080p is 0.25, or 250 raw value
 112         struct {
 113                 uint32_t argb8888;
 114                 uint32_t nv12;
 115                 uint32_t fp16;
 116         } max_downscale_factor;
 117         // minimal width/height
 118         uint32_t min_width;
 119         uint32_t min_height;
 120 };
 121
 122 /**
 123  * DOC: color-management-caps
 124  *
 125  * **Color management caps (DPP and MPC)**
 126  *
 127  * Modules/color calculates various color operations which are translated to
 128  * abstracted HW. DCE 5-12 had almost no important changes, but starting with
 129  * DCN1, every new generation comes with fairly major differences in color
 130  * pipeline. Therefore, we abstract color pipe capabilities so modules/DM can
 131  * decide mapping to HW block based on logical capabilities.
 132  */
 133
 134 /**
 135  * struct rom_curve_caps - predefined transfer function caps for degamma and regamma
 136  * @srgb: RGB color space transfer func
 137  * @bt2020: BT.2020 transfer func
 138  * @gamma2_2: standard gamma
 139  * @pq: perceptual quantizer transfer function
 140  * @hlg: hybrid log–gamma transfer function
 141  */
 142 struct rom_curve_caps {
 143         uint16_t srgb : 1;
 144         uint16_t bt2020 : 1;
 145         uint16_t gamma2_2 : 1;
 146         uint16_t pq : 1;
 147         uint16_t hlg : 1;
 148 };
 149
 150 /**
 151  * struct dpp_color_caps - color pipeline capabilities for display pipe and
 152  * plane blocks
 153  *
 154  * @dcn_arch: all DCE generations treated the same
 155  * @input_lut_shared: shared with DGAM. Input LUT is different than most LUTs,
 156  * just plain 256-entry lookup
 157  * @icsc: input color space conversion
 158  * @dgam_ram: programmable degamma LUT
 159  * @post_csc: post color space conversion, before gamut remap
 160  * @gamma_corr: degamma correction
 161  * @hw_3d_lut: 3D LUT support. It implies a shaper LUT before. It may be shared
 162  * with MPC by setting mpc:shared_3d_lut flag
 163  * @ogam_ram: programmable out/blend gamma LUT
 164  * @ocsc: output color space conversion
 165  * @dgam_rom_for_yuv: pre-defined degamma LUT for YUV planes
 166  * @dgam_rom_caps: pre-definied curve caps for degamma 1D LUT
 167  * @ogam_rom_caps: pre-definied curve caps for regamma 1D LUT
 168  *
 169  * Note: hdr_mult and gamut remap (CTM) are always available in DPP (in that order)
 170  */
 171 struct dpp_color_caps {
 172         uint16_t dcn_arch : 1;
 173         uint16_t input_lut_shared : 1;
 174         uint16_t icsc : 1;
 175         uint16_t dgam_ram : 1;
 176         uint16_t post_csc : 1;
 177         uint16_t gamma_corr : 1;
 178         uint16_t hw_3d_lut : 1;
 179         uint16_t ogam_ram : 1;
 180         uint16_t ocsc : 1;
 181         uint16_t dgam_rom_for_yuv : 1;
 182         struct rom_curve_caps dgam_rom_caps;
 183         struct rom_curve_caps ogam_rom_caps;
 184 };
 185
 186 /**
 187  * struct mpc_color_caps - color pipeline capabilities for multiple pipe and
 188  * plane combined blocks
 189  *
 190  * @gamut_remap: color transformation matrix
 191  * @ogam_ram: programmable out gamma LUT
 192  * @ocsc: output color space conversion matrix
 193  * @num_3dluts: MPC 3D LUT; always assumes a preceding shaper LUT
 194  * @shared_3d_lut: shared 3D LUT flag. Can be either DPP or MPC, but single
 195  * instance
 196  * @ogam_rom_caps: pre-definied curve caps for regamma 1D LUT
 197  */
 198 struct mpc_color_caps {
 199         uint16_t gamut_remap : 1;
 200         uint16_t ogam_ram : 1;
 201         uint16_t ocsc : 1;
 202         uint16_t num_3dluts : 3;
 203         uint16_t shared_3d_lut:1;
 204         struct rom_curve_caps ogam_rom_caps;
 205 };
 206
 207 /**
 208  * struct dc_color_caps - color pipes capabilities for DPP and MPC hw blocks
 209  * @dpp: color pipes caps for DPP
 210  * @mpc: color pipes caps for MPC
 211  */
 212 struct dc_color_caps {
 213         struct dpp_color_caps dpp;
 214         struct mpc_color_caps mpc;
 215 };
 216
 217 struct dc_dmub_caps {
 218         bool psr;
 219         bool mclk_sw;
 220         bool subvp_psr;
 221         bool gecc_enable;
 222 };
 223
 224 struct dc_caps {
 225         uint32_t max_streams;
 226         uint32_t max_links;
 227         uint32_t max_audios;
 228         uint32_t max_slave_planes;
 229         uint32_t max_slave_yuv_planes;
 230         uint32_t max_slave_rgb_planes;
 231         uint32_t max_planes;
 232         uint32_t max_downscale_ratio;
 233         uint32_t i2c_speed_in_khz;
 234         uint32_t i2c_speed_in_khz_hdcp;
 235         uint32_t dmdata_alloc_size;
 236         unsigned int max_cursor_size;
 237         unsigned int max_video_width;
 238         /*
 239          * max video plane width that can be safely assumed to be always
 240          * supported by single DPP pipe.
 241          */
 242         unsigned int max_optimizable_video_width;
 243         unsigned int min_horizontal_blanking_period;
 244         int linear_pitch_alignment;
 245         bool dcc_const_color;
 246         bool dynamic_audio;
 247         bool is_apu;
 248         bool dual_link_dvi;
 249         bool post_blend_color_processing;
 250         bool force_dp_tps4_for_cp2520;
 251         bool disable_dp_clk_share;
 252         bool psp_setup_panel_mode;
 253         bool extended_aux_timeout_support;
 254         bool dmcub_support;
 255         bool zstate_support;
 256         bool ips_support;
 257         uint32_t num_of_internal_disp;
 258         enum dp_protocol_version max_dp_protocol_version;
 259         unsigned int mall_size_per_mem_channel;
 260         unsigned int mall_size_total;
 261         unsigned int cursor_cache_size;
 262         struct dc_plane_cap planes[MAX_PLANES];
 263         struct dc_color_caps color;
 264         struct dc_dmub_caps dmub_caps;
 265         bool dp_hpo;
 266         bool dp_hdmi21_pcon_support;
 267         bool edp_dsc_support;
 268         bool vbios_lttpr_aware;
 269         bool vbios_lttpr_enable;
 270         uint32_t max_otg_num;
 271         uint32_t max_cab_allocation_bytes;
 272         uint32_t cache_line_size;
 273         uint32_t cache_num_ways;
 274         uint16_t subvp_fw_processing_delay_us;
 275         uint8_t subvp_drr_max_vblank_margin_us;
 276         uint16_t subvp_prefetch_end_to_mall_start_us;
 277         uint8_t subvp_swath_height_margin_lines; // subvp start line must be aligned to 2 x swath height
 278         uint16_t subvp_pstate_allow_width_us;
 279         uint16_t subvp_vertical_int_margin_us;
 280         bool seamless_odm;
 281         uint32_t max_v_total;
 282         uint32_t max_disp_clock_khz_at_vmin;
 283         uint8_t subvp_drr_vblank_start_margin_us;
 284 };
 285
 286 struct dc_bug_wa {
 287         bool no_connect_phy_config;
 288         bool dedcn20_305_wa;
 289         bool skip_clock_update;
 290         bool lt_early_cr_pattern;
 291         struct {
 292                 uint8_t uclk : 1;
 293                 uint8_t fclk : 1;
 294                 uint8_t dcfclk : 1;
 295                 uint8_t dcfclk_ds: 1;
 296         } clock_update_disable_mask;
 297 };
 298 struct dc_dcc_surface_param {
 299         struct dc_size surface_size;
 300         enum surface_pixel_format format;
 301         enum swizzle_mode_values swizzle_mode;
 302         enum dc_scan_direction scan;
 303 };
 304
 305 struct dc_dcc_setting {
 306         unsigned int max_compressed_blk_size;
 307         unsigned int max_uncompressed_blk_size;
 308         bool independent_64b_blks;
 309         //These bitfields to be used starting with DCN
 310         struct {
 311                 uint32_t dcc_256_64_64 : 1;//available in ASICs before DCN (the worst compression case)
 312                 uint32_t dcc_128_128_uncontrained : 1;  //available in ASICs before DCN
 313                 uint32_t dcc_256_128_128 : 1;           //available starting with DCN
 314                 uint32_t dcc_256_256_unconstrained : 1;  //available in ASICs before DCN (the best compression case)
 315         } dcc_controls;
 316 };
 317
 318 struct dc_surface_dcc_cap {
 319         union {
 320                 struct {
 321                         struct dc_dcc_setting rgb;
 322                 } grph;
 323
 324                 struct {
 325                         struct dc_dcc_setting luma;
 326                         struct dc_dcc_setting chroma;
 327                 } video;
 328         };
 329
 330         bool capable;
 331         bool const_color_support;
 332 };
 333
 334 struct dc_static_screen_params {
 335         struct {
 336                 bool force_trigger;
 337                 bool cursor_update;
 338                 bool surface_update;
 339                 bool overlay_update;
 340         } triggers;
 341         unsigned int num_frames;
 342 };
 343
 344
 345 /* Surface update type is used by dc_update_surfaces_and_stream
 346  * The update type is determined at the very beginning of the function based
 347  * on parameters passed in and decides how much programming (or updating) is
 348  * going to be done during the call.
 349  *
 350  * UPDATE_TYPE_FAST is used for really fast updates that do not require much
 351  * logical calculations or hardware register programming. This update MUST be
 352  * ISR safe on windows. Currently fast update will only be used to flip surface
 353  * address.
 354  *
 355  * UPDATE_TYPE_MED is used for slower updates which require significant hw
 356  * re-programming however do not affect bandwidth consumption or clock
 357  * requirements. At present, this is the level at which front end updates
 358  * that do not require us to run bw_calcs happen. These are in/out transfer func
 359  * updates, viewport offset changes, recout size changes and pixel depth changes.
 360  * This update can be done at ISR, but we want to minimize how often this happens.
 361  *
 362  * UPDATE_TYPE_FULL is slow. Really slow. This requires us to recalculate our
 363  * bandwidth and clocks, possibly rearrange some pipes and reprogram anything front
 364  * end related. Any time viewport dimensions, recout dimensions, scaling ratios or
 365  * gamma need to be adjusted or pipe needs to be turned on (or disconnected) we do
 366  * a full update. This cannot be done at ISR level and should be a rare event.
 367  * Unless someone is stress testing mpo enter/exit, playing with colour or adjusting
 368  * underscan we don't expect to see this call at all.
 369  */
 370
 371 enum surface_update_type {
 372         UPDATE_TYPE_FAST, /* super fast, safe to execute in isr */
 373         UPDATE_TYPE_MED,  /* ISR safe, most of programming needed, no bw/clk change*/
 374         UPDATE_TYPE_FULL, /* may need to shuffle resources */
 375 };
 376
 377 /* Forward declaration*/
 378 struct dc;
 379 struct dc_plane_state;
 380 struct dc_state;
 381
 382
 383 struct dc_cap_funcs {
 384         bool (*get_dcc_compression_cap)(const struct dc *dc,
 385                         const struct dc_dcc_surface_param *input,
 386                         struct dc_surface_dcc_cap *output);
 387         bool (*get_subvp_en)(struct dc *dc, struct dc_state *context);
 388 };
 389
 390 struct link_training_settings;
 391
 392 union allow_lttpr_non_transparent_mode {
 393         struct {
 394                 bool DP1_4A : 1;
 395                 bool DP2_0 : 1;
 396         } bits;
 397         unsigned char raw;
 398 };
 399
 400 /* Structure to hold configuration flags set by dm at dc creation. */
 401 struct dc_config {
 402         bool gpu_vm_support;
 403         bool disable_disp_pll_sharing;
 404         bool fbc_support;
 405         bool disable_fractional_pwm;
 406         bool allow_seamless_boot_optimization;
 407         bool seamless_boot_edp_requested;
 408         bool edp_not_connected;
 409         bool edp_no_power_sequencing;
 410         bool force_enum_edp;
 411         bool forced_clocks;
 412         union allow_lttpr_non_transparent_mode allow_lttpr_non_transparent_mode;
 413         bool multi_mon_pp_mclk_switch;
 414         bool disable_dmcu;
 415         bool enable_4to1MPC;
 416         bool enable_windowed_mpo_odm;
 417         bool forceHBR2CP2520; // Used for switching between test patterns TPS4 and CP2520
 418         uint32_t allow_edp_hotplug_detection;
 419         bool clamp_min_dcfclk;
 420         uint64_t vblank_alignment_dto_params;
 421         uint8_t  vblank_alignment_max_frame_time_diff;
 422         bool is_asymmetric_memory;
 423         bool is_single_rank_dimm;
 424         bool is_vmin_only_asic;
 425         bool use_pipe_ctx_sync_logic;
 426         bool ignore_dpref_ss;
 427         bool enable_mipi_converter_optimization;
 428         bool use_default_clock_table;
 429         bool force_bios_enable_lttpr;
 430         uint8_t force_bios_fixed_vs;
 431         int sdpif_request_limit_words_per_umc;
 432         bool use_old_fixed_vs_sequence;
 433         bool dc_mode_clk_limit_support;
 434         bool EnableMinDispClkODM;
 435         bool enable_auto_dpm_test_logs;
 436         unsigned int disable_ips;
 437 };
 438
 439 enum visual_confirm {
 440         VISUAL_CONFIRM_DISABLE = 0,
 441         VISUAL_CONFIRM_SURFACE = 1,
 442         VISUAL_CONFIRM_HDR = 2,
 443         VISUAL_CONFIRM_MPCTREE = 4,
 444         VISUAL_CONFIRM_PSR = 5,
 445         VISUAL_CONFIRM_SWAPCHAIN = 6,
 446         VISUAL_CONFIRM_FAMS = 7,
 447         VISUAL_CONFIRM_SWIZZLE = 9,
 448         VISUAL_CONFIRM_REPLAY = 12,
 449         VISUAL_CONFIRM_SUBVP = 14,
 450         VISUAL_CONFIRM_MCLK_SWITCH = 16,
 451 };
 452
 453 enum dc_psr_power_opts {
 454         psr_power_opt_invalid = 0x0,
 455         psr_power_opt_smu_opt_static_screen = 0x1,
 456         psr_power_opt_z10_static_screen = 0x10,
 457         psr_power_opt_ds_disable_allow = 0x100,
 458 };
 459
 460 enum dml_hostvm_override_opts {
 461         DML_HOSTVM_NO_OVERRIDE = 0x0,
 462         DML_HOSTVM_OVERRIDE_FALSE = 0x1,
 463         DML_HOSTVM_OVERRIDE_TRUE = 0x2,
 464 };
 465
 466 enum dc_replay_power_opts {
 467         replay_power_opt_invalid                = 0x0,
 468         replay_power_opt_smu_opt_static_screen  = 0x1,
 469         replay_power_opt_z10_static_screen      = 0x10,
 470 };
 471
 472 enum dcc_option {
 473         DCC_ENABLE = 0,
 474         DCC_DISABLE = 1,
 475         DCC_HALF_REQ_DISALBE = 2,
 476 };
 477
 478 /**
 479  * enum pipe_split_policy - Pipe split strategy supported by DCN
 480  *
 481  * This enum is used to define the pipe split policy supported by DCN. By
 482  * default, DC favors MPC_SPLIT_DYNAMIC.
 483  */
 484 enum pipe_split_policy {
 485         /**
 486          * @MPC_SPLIT_DYNAMIC: DC will automatically decide how to split the
 487          * pipe in order to bring the best trade-off between performance and
 488          * power consumption. This is the recommended option.
 489          */
 490         MPC_SPLIT_DYNAMIC = 0,
 491
 492         /**
 493          * @MPC_SPLIT_AVOID: Avoid pipe split, which means that DC will not
 494          * try any sort of split optimization.
 495          */
 496         MPC_SPLIT_AVOID = 1,
 497
 498         /**
 499          * @MPC_SPLIT_AVOID_MULT_DISP: With this option, DC will only try to
 500          * optimize the pipe utilization when using a single display; if the
 501          * user connects to a second display, DC will avoid pipe split.
 502          */
 503         MPC_SPLIT_AVOID_MULT_DISP = 2,
 504 };
 505
 506 enum wm_report_mode {
 507         WM_REPORT_DEFAULT = 0,
 508         WM_REPORT_OVERRIDE = 1,
 509 };
 510 enum dtm_pstate{
 511         dtm_level_p0 = 0,/*highest voltage*/
 512         dtm_level_p1,
 513         dtm_level_p2,
 514         dtm_level_p3,
 515         dtm_level_p4,/*when active_display_count = 0*/
 516 };
 517
 518 enum dcn_pwr_state {
 519         DCN_PWR_STATE_UNKNOWN = -1,
 520         DCN_PWR_STATE_MISSION_MODE = 0,
 521         DCN_PWR_STATE_LOW_POWER = 3,
 522 };
 523
 524 enum dcn_zstate_support_state {
 525         DCN_ZSTATE_SUPPORT_UNKNOWN,
 526         DCN_ZSTATE_SUPPORT_ALLOW,
 527         DCN_ZSTATE_SUPPORT_ALLOW_Z8_ONLY,
 528         DCN_ZSTATE_SUPPORT_ALLOW_Z8_Z10_ONLY,
 529         DCN_ZSTATE_SUPPORT_ALLOW_Z10_ONLY,
 530         DCN_ZSTATE_SUPPORT_DISALLOW,
 531 };
 532
 533 /*
 534  * struct dc_clocks - DC pipe clocks
 535  *
 536  * For any clocks that may differ per pipe only the max is stored in this
 537  * structure
 538  */
 539 struct dc_clocks {
 540         int dispclk_khz;
 541         int actual_dispclk_khz;
 542         int dppclk_khz;
 543         int actual_dppclk_khz;
 544         int disp_dpp_voltage_level_khz;
 545         int dcfclk_khz;
 546         int socclk_khz;
 547         int dcfclk_deep_sleep_khz;
 548         int fclk_khz;
 549         int phyclk_khz;
 550         int dramclk_khz;
 551         bool p_state_change_support;
 552         enum dcn_zstate_support_state zstate_support;
 553         bool dtbclk_en;
 554         int ref_dtbclk_khz;
 555         bool fclk_p_state_change_support;
 556         enum dcn_pwr_state pwr_state;
 557         /*
 558          * Elements below are not compared for the purposes of
 559          * optimization required
 560          */
 561         bool prev_p_state_change_support;
 562         bool fclk_prev_p_state_change_support;
 563         int num_ways;
 564
 565         /*
 566          * @fw_based_mclk_switching
 567          *
 568          * DC has a mechanism that leverage the variable refresh rate to switch
 569          * memory clock in cases that we have a large latency to achieve the
 570          * memory clock change and a short vblank window. DC has some
 571          * requirements to enable this feature, and this field describes if the
 572          * system support or not such a feature.
 573          */
 574         bool fw_based_mclk_switching;
 575         bool fw_based_mclk_switching_shut_down;
 576         int prev_num_ways;
 577         enum dtm_pstate dtm_level;
 578         int max_supported_dppclk_khz;
 579         int max_supported_dispclk_khz;
 580         int bw_dppclk_khz; /*a copy of dppclk_khz*/
 581         int bw_dispclk_khz;
 582 };
 583
 584 struct dc_bw_validation_profile {
 585         bool enable;
 586
 587         unsigned long long total_ticks;
 588         unsigned long long voltage_level_ticks;
 589         unsigned long long watermark_ticks;
 590         unsigned long long rq_dlg_ticks;
 591
 592         unsigned long long total_count;
 593         unsigned long long skip_fast_count;
 594         unsigned long long skip_pass_count;
 595         unsigned long long skip_fail_count;
 596 };
 597
 598 #define BW_VAL_TRACE_SETUP() \
 599                 unsigned long long end_tick = 0; \
 600                 unsigned long long voltage_level_tick = 0; \
 601                 unsigned long long watermark_tick = 0; \
 602                 unsigned long long start_tick = dc->debug.bw_val_profile.enable ? \
 603                                 dm_get_timestamp(dc->ctx) : 0
 604
 605 #define BW_VAL_TRACE_COUNT() \
 606                 if (dc->debug.bw_val_profile.enable) \
 607                         dc->debug.bw_val_profile.total_count++
 608
 609 #define BW_VAL_TRACE_SKIP(status) \
 610                 if (dc->debug.bw_val_profile.enable) { \
 611                         if (!voltage_level_tick) \
 612                                 voltage_level_tick = dm_get_timestamp(dc->ctx); \
 613                         dc->debug.bw_val_profile.skip_ ## status ## _count++; \
 614                 }
 615
 616 #define BW_VAL_TRACE_END_VOLTAGE_LEVEL() \
 617                 if (dc->debug.bw_val_profile.enable) \
 618                         voltage_level_tick = dm_get_timestamp(dc->ctx)
 619
 620 #define BW_VAL_TRACE_END_WATERMARKS() \
 621                 if (dc->debug.bw_val_profile.enable) \
 622                         watermark_tick = dm_get_timestamp(dc->ctx)
 623
 624 #define BW_VAL_TRACE_FINISH() \
 625                 if (dc->debug.bw_val_profile.enable) { \
 626                         end_tick = dm_get_timestamp(dc->ctx); \
 627                         dc->debug.bw_val_profile.total_ticks += end_tick - start_tick; \
 628                         dc->debug.bw_val_profile.voltage_level_ticks += voltage_level_tick - start_tick; \
 629                         if (watermark_tick) { \
 630                                 dc->debug.bw_val_profile.watermark_ticks += watermark_tick - voltage_level_tick; \
 631                                 dc->debug.bw_val_profile.rq_dlg_ticks += end_tick - watermark_tick; \
 632                         } \
 633                 }
 634
 635 union mem_low_power_enable_options {
 636         struct {
 637                 bool vga: 1;
 638                 bool i2c: 1;
 639                 bool dmcu: 1;
 640                 bool dscl: 1;
 641                 bool cm: 1;
 642                 bool mpc: 1;
 643                 bool optc: 1;
 644                 bool vpg: 1;
 645                 bool afmt: 1;
 646         } bits;
 647         uint32_t u32All;
 648 };
 649
 650 union root_clock_optimization_options {
 651         struct {
 652                 bool dpp: 1;
 653                 bool dsc: 1;
 654                 bool hdmistream: 1;
 655                 bool hdmichar: 1;
 656                 bool dpstream: 1;
 657                 bool symclk32_se: 1;
 658                 bool symclk32_le: 1;
 659                 bool symclk_fe: 1;
 660                 bool physymclk: 1;
 661                 bool dpiasymclk: 1;
 662                 uint32_t reserved: 22;
 663         } bits;
 664         uint32_t u32All;
 665 };
 666
 667 union fine_grain_clock_gating_enable_options {
 668         struct {
 669                 bool dccg_global_fgcg_rep : 1; /* Global fine grain clock gating of repeaters */
 670                 bool dchub : 1;    /* Display controller hub */
 671                 bool dchubbub : 1;
 672                 bool dpp : 1;      /* Display pipes and planes */
 673                 bool opp : 1;      /* Output pixel processing */
 674                 bool optc : 1;     /* Output pipe timing combiner */
 675                 bool dio : 1;      /* Display output */
 676                 bool dwb : 1;      /* Display writeback */
 677                 bool mmhubbub : 1; /* Multimedia hub */
 678                 bool dmu : 1;      /* Display core management unit */
 679                 bool az : 1;       /* Azalia */
 680                 bool dchvm : 1;
 681                 bool dsc : 1;      /* Display stream compression */
 682
 683                 uint32_t reserved : 19;
 684         } bits;
 685         uint32_t u32All;
 686 };
 687
 688 enum pg_hw_pipe_resources {
 689         PG_HUBP = 0,
 690         PG_DPP,
 691         PG_DSC,
 692         PG_MPCC,
 693         PG_OPP,
 694         PG_OPTC,
 695         PG_HW_PIPE_RESOURCES_NUM_ELEMENT
 696 };
 697
 698 enum pg_hw_resources {
 699         PG_DCCG = 0,
 700         PG_DCIO,
 701         PG_DIO,
 702         PG_DCHUBBUB,
 703         PG_DCHVM,
 704         PG_DWB,
 705         PG_HPO,
 706         PG_HW_RESOURCES_NUM_ELEMENT
 707 };
 708
 709 struct pg_block_update {
 710         bool pg_pipe_res_update[PG_HW_PIPE_RESOURCES_NUM_ELEMENT][MAX_PIPES];
 711         bool pg_res_update[PG_HW_RESOURCES_NUM_ELEMENT];
 712 };
 713
 714 union dpia_debug_options {
 715         struct {
 716                 uint32_t disable_dpia:1; /* bit 0 */
 717                 uint32_t force_non_lttpr:1; /* bit 1 */
 718                 uint32_t extend_aux_rd_interval:1; /* bit 2 */
 719                 uint32_t disable_mst_dsc_work_around:1; /* bit 3 */
 720                 uint32_t enable_force_tbt3_work_around:1; /* bit 4 */
 721                 uint32_t reserved:27;
 722         } bits;
 723         uint32_t raw;
 724 };
 725
 726 /* AUX wake work around options
 727  * 0: enable/disable work around
 728  * 1: use default timeout LINK_AUX_WAKE_TIMEOUT_MS
 729  * 15-2: reserved
 730  * 31-16: timeout in ms
 731  */
 732 union aux_wake_wa_options {
 733         struct {
 734                 uint32_t enable_wa : 1;
 735                 uint32_t use_default_timeout : 1;
 736                 uint32_t rsvd: 14;
 737                 uint32_t timeout_ms : 16;
 738         } bits;
 739         uint32_t raw;
 740 };
 741
 742 struct dc_debug_data {
 743         uint32_t ltFailCount;
 744         uint32_t i2cErrorCount;
 745         uint32_t auxErrorCount;
 746 };
 747
 748 struct dc_phy_addr_space_config {
 749         struct {
 750                 uint64_t start_addr;
 751                 uint64_t end_addr;
 752                 uint64_t fb_top;
 753                 uint64_t fb_offset;
 754                 uint64_t fb_base;
 755                 uint64_t agp_top;
 756                 uint64_t agp_bot;
 757                 uint64_t agp_base;
 758         } system_aperture;
 759
 760         struct {
 761                 uint64_t page_table_start_addr;
 762                 uint64_t page_table_end_addr;
 763                 uint64_t page_table_base_addr;
 764                 bool base_addr_is_mc_addr;
 765         } gart_config;
 766
 767         bool valid;
 768         bool is_hvm_enabled;
 769         uint64_t page_table_default_page_addr;
 770 };
 771
 772 struct dc_virtual_addr_space_config {
 773         uint64_t        page_table_base_addr;
 774         uint64_t        page_table_start_addr;
 775         uint64_t        page_table_end_addr;
 776         uint32_t        page_table_block_size_in_bytes;
 777         uint8_t         page_table_depth; // 1 = 1 level, 2 = 2 level, etc.  0 = invalid
 778 };
 779
 780 struct dc_bounding_box_overrides {
 781         int sr_exit_time_ns;
 782         int sr_enter_plus_exit_time_ns;
 783         int sr_exit_z8_time_ns;
 784         int sr_enter_plus_exit_z8_time_ns;
 785         int urgent_latency_ns;
 786         int percent_of_ideal_drambw;
 787         int dram_clock_change_latency_ns;
 788         int dummy_clock_change_latency_ns;
 789         int fclk_clock_change_latency_ns;
 790         /* This forces a hard min on the DCFCLK we use
 791          * for DML.  Unlike the debug option for forcing
 792          * DCFCLK, this override affects watermark calculations
 793          */
 794         int min_dcfclk_mhz;
 795 };
 796
 797 struct dc_state;
 798 struct resource_pool;
 799 struct dce_hwseq;
 800 struct link_service;
 801
 802 /*
 803  * struct dc_debug_options - DC debug struct
 804  *
 805  * This struct provides a simple mechanism for developers to change some
 806  * configurations, enable/disable features, and activate extra debug options.
 807  * This can be very handy to narrow down whether some specific feature is
 808  * causing an issue or not.
 809  */
 810 struct dc_debug_options {
 811         bool native422_support;
 812         bool disable_dsc;
 813         enum visual_confirm visual_confirm;
 814         int visual_confirm_rect_height;
 815
 816         bool sanity_checks;
 817         bool max_disp_clk;
 818         bool surface_trace;
 819         bool timing_trace;
 820         bool clock_trace;
 821         bool validation_trace;
 822         bool bandwidth_calcs_trace;
 823         int max_downscale_src_width;
 824
 825         /* stutter efficiency related */
 826         bool disable_stutter;
 827         bool use_max_lb;
 828         enum dcc_option disable_dcc;
 829
 830         /*
 831          * @pipe_split_policy: Define which pipe split policy is used by the
 832          * display core.
 833          */
 834         enum pipe_split_policy pipe_split_policy;
 835         bool force_single_disp_pipe_split;
 836         bool voltage_align_fclk;
 837         bool disable_min_fclk;
 838
 839         bool disable_dfs_bypass;
 840         bool disable_dpp_power_gate;
 841         bool disable_hubp_power_gate;
 842         bool disable_dsc_power_gate;
 843         bool disable_optc_power_gate;
 844         bool disable_hpo_power_gate;
 845         int dsc_min_slice_height_override;
 846         int dsc_bpp_increment_div;
 847         bool disable_pplib_wm_range;
 848         enum wm_report_mode pplib_wm_report_mode;
 849         unsigned int min_disp_clk_khz;
 850         unsigned int min_dpp_clk_khz;
 851         unsigned int min_dram_clk_khz;
 852         int sr_exit_time_dpm0_ns;
 853         int sr_enter_plus_exit_time_dpm0_ns;
 854         int sr_exit_time_ns;
 855         int sr_enter_plus_exit_time_ns;
 856         int sr_exit_z8_time_ns;
 857         int sr_enter_plus_exit_z8_time_ns;
 858         int urgent_latency_ns;
 859         uint32_t underflow_assert_delay_us;
 860         int percent_of_ideal_drambw;
 861         int dram_clock_change_latency_ns;
 862         bool optimized_watermark;
 863         int always_scale;
 864         bool disable_pplib_clock_request;
 865         bool disable_clock_gate;
 866         bool disable_mem_low_power;
 867         bool pstate_enabled;
 868         bool disable_dmcu;
 869         bool force_abm_enable;
 870         bool disable_stereo_support;
 871         bool vsr_support;
 872         bool performance_trace;
 873         bool az_endpoint_mute_only;
 874         bool always_use_regamma;
 875         bool recovery_enabled;
 876         bool avoid_vbios_exec_table;
 877         bool scl_reset_length10;
 878         bool hdmi20_disable;
 879         bool skip_detection_link_training;
 880         uint32_t edid_read_retry_times;
 881         unsigned int force_odm_combine; //bit vector based on otg inst
 882         unsigned int seamless_boot_odm_combine;
 883         unsigned int force_odm_combine_4to1; //bit vector based on otg inst
 884         int minimum_z8_residency_time;
 885         int minimum_z10_residency_time;
 886         bool disable_z9_mpc;
 887         unsigned int force_fclk_khz;
 888         bool enable_tri_buf;
 889         bool dmub_offload_enabled;
 890         bool dmcub_emulation;
 891         bool disable_idle_power_optimizations;
 892         unsigned int mall_size_override;
 893         unsigned int mall_additional_timer_percent;
 894         bool mall_error_as_fatal;
 895         bool dmub_command_table; /* for testing only */
 896         struct dc_bw_validation_profile bw_val_profile;
 897         bool disable_fec;
 898         bool disable_48mhz_pwrdwn;
 899         /* This forces a hard min on the DCFCLK requested to SMU/PP
 900          * watermarks are not affected.
 901          */
 902         unsigned int force_min_dcfclk_mhz;
 903         int dwb_fi_phase;
 904         bool disable_timing_sync;
 905         bool cm_in_bypass;
 906         int force_clock_mode;/*every mode change.*/
 907
 908         bool disable_dram_clock_change_vactive_support;
 909         bool validate_dml_output;
 910         bool enable_dmcub_surface_flip;
 911         bool usbc_combo_phy_reset_wa;
 912         bool enable_dram_clock_change_one_display_vactive;
 913         /* TODO - remove once tested */
 914         bool legacy_dp2_lt;
 915         bool set_mst_en_for_sst;
 916         bool disable_uhbr;
 917         bool force_dp2_lt_fallback_method;
 918         bool ignore_cable_id;
 919         union mem_low_power_enable_options enable_mem_low_power;
 920         union root_clock_optimization_options root_clock_optimization;
 921         union fine_grain_clock_gating_enable_options enable_fine_grain_clock_gating;
 922         bool hpo_optimization;
 923         bool force_vblank_alignment;
 924
 925         /* Enable dmub aux for legacy ddc */
 926         bool enable_dmub_aux_for_legacy_ddc;
 927         bool disable_fams;
 928         bool disable_fams_gaming;
 929         /* FEC/PSR1 sequence enable delay in 100us */
 930         uint8_t fec_enable_delay_in100us;
 931         bool enable_driver_sequence_debug;
 932         enum det_size crb_alloc_policy;
 933         int crb_alloc_policy_min_disp_count;
 934         bool disable_z10;
 935         bool enable_z9_disable_interface;
 936         bool psr_skip_crtc_disable;
 937         union dpia_debug_options dpia_debug;
 938         bool disable_fixed_vs_aux_timeout_wa;
 939         uint32_t fixed_vs_aux_delay_config_wa;
 940         bool force_disable_subvp;
 941         bool force_subvp_mclk_switch;
 942         bool allow_sw_cursor_fallback;
 943         unsigned int force_subvp_num_ways;
 944         unsigned int force_mall_ss_num_ways;
 945         bool alloc_extra_way_for_cursor;
 946         uint32_t subvp_extra_lines;
 947         bool force_usr_allow;
 948         /* uses value at boot and disables switch */
 949         bool disable_dtb_ref_clk_switch;
 950         bool extended_blank_optimization;
 951         union aux_wake_wa_options aux_wake_wa;
 952         uint32_t mst_start_top_delay;
 953         uint8_t psr_power_use_phy_fsm;
 954         enum dml_hostvm_override_opts dml_hostvm_override;
 955         bool dml_disallow_alternate_prefetch_modes;
 956         bool use_legacy_soc_bb_mechanism;
 957         bool exit_idle_opt_for_cursor_updates;
 958         bool using_dml2;
 959         bool enable_single_display_2to1_odm_policy;
 960         bool enable_double_buffered_dsc_pg_support;
 961         bool enable_dp_dig_pixel_rate_div_policy;
 962         enum lttpr_mode lttpr_mode_override;
 963         unsigned int dsc_delay_factor_wa_x1000;
 964         unsigned int min_prefetch_in_strobe_ns;
 965         bool disable_unbounded_requesting;
 966         bool dig_fifo_off_in_blank;
 967         bool override_dispclk_programming;
 968         bool otg_crc_db;
 969         bool disallow_dispclk_dppclk_ds;
 970         bool disable_fpo_optimizations;
 971         bool support_eDP1_5;
 972         uint32_t fpo_vactive_margin_us;
 973         bool disable_fpo_vactive;
 974         bool disable_boot_optimizations;
 975         bool override_odm_optimization;
 976         bool minimize_dispclk_using_odm;
 977         bool disable_subvp_high_refresh;
 978         bool disable_dp_plus_plus_wa;
 979         uint32_t fpo_vactive_min_active_margin_us;
 980         uint32_t fpo_vactive_max_blank_us;
 981         bool enable_hpo_pg_support;
 982         bool enable_legacy_fast_update;
 983         bool disable_dc_mode_overwrite;
 984         bool replay_skip_crtc_disabled;
 985         bool ignore_pg;/*do nothing, let pmfw control it*/
 986         bool psp_disabled_wa;
 987         unsigned int ips2_eval_delay_us;
 988         unsigned int ips2_entry_delay_us;
 989         bool disable_timeout;
 990         bool disable_extblankadj;
 991         unsigned int static_screen_wait_frames;
 992 };
 993
 994 struct gpu_info_soc_bounding_box_v1_0;
 995
 996 /* Generic structure that can be used to query properties of DC. More fields
 997  * can be added as required.
 998  */
 999 struct dc_current_properties {
1000         unsigned int cursor_size_limit;
1001 };
1002
1003 struct dc {
1004         struct dc_debug_options debug;
1005         struct dc_versions versions;
1006         struct dc_caps caps;
1007         struct dc_cap_funcs cap_funcs;
1008         struct dc_config config;
1009         struct dc_bounding_box_overrides bb_overrides;
1010         struct dc_bug_wa work_arounds;
1011         struct dc_context *ctx;
1012         struct dc_phy_addr_space_config vm_pa_config;
1013
1014         uint8_t link_count;
1015         struct dc_link *links[MAX_PIPES * 2];
1016         struct link_service *link_srv;
1017
1018         struct dc_state *current_state;
1019         struct resource_pool *res_pool;
1020
1021         struct clk_mgr *clk_mgr;
1022
1023         /* Display Engine Clock levels */
1024         struct dm_pp_clock_levels sclk_lvls;
1025
1026         /* Inputs into BW and WM calculations. */
1027         struct bw_calcs_dceip *bw_dceip;
1028         struct bw_calcs_vbios *bw_vbios;
1029         struct dcn_soc_bounding_box *dcn_soc;
1030         struct dcn_ip_params *dcn_ip;
1031         struct display_mode_lib dml;
1032
1033         /* HW functions */
1034         struct hw_sequencer_funcs hwss;
1035         struct dce_hwseq *hwseq;
1036
1037         /* Require to optimize clocks and bandwidth for added/removed planes */
1038         bool optimized_required;
1039         bool idle_optimizations_allowed;
1040         bool enable_c20_dtm_b0;
1041
1042         /* Require to maintain clocks and bandwidth for UEFI enabled HW */
1043
1044         /* FBC compressor */
1045         struct compressor *fbc_compressor;
1046
1047         struct dc_debug_data debug_data;
1048         struct dpcd_vendor_signature vendor_signature;
1049
1050         const char *build_id;
1051         struct vm_helper *vm_helper;
1052
1053         uint32_t *dcn_reg_offsets;
1054         uint32_t *nbio_reg_offsets;
1055         uint32_t *clk_reg_offsets;
1056
1057         /* Scratch memory */
1058         struct {
1059                 struct {
1060                         /*
1061                          * For matching clock_limits table in driver with table
1062                          * from PMFW.
1063                          */
1064                         struct _vcs_dpi_voltage_scaling_st clock_limits[DC__VOLTAGE_STATES];
1065                 } update_bw_bounding_box;
1066         } scratch;
1067
1068         struct dml2_configuration_options dml2_options;
1069 };
1070
1071 enum frame_buffer_mode {
1072         FRAME_BUFFER_MODE_LOCAL_ONLY = 0,
1073         FRAME_BUFFER_MODE_ZFB_ONLY,
1074         FRAME_BUFFER_MODE_MIXED_ZFB_AND_LOCAL,
1075 } ;
1076
1077 struct dchub_init_data {
1078         int64_t zfb_phys_addr_base;
1079         int64_t zfb_mc_base_addr;
1080         uint64_t zfb_size_in_byte;
1081         enum frame_buffer_mode fb_mode;
1082         bool dchub_initialzied;
1083         bool dchub_info_valid;
1084 };
1085
1086 struct dc_init_data {
1087         struct hw_asic_id asic_id;
1088         void *driver; /* ctx */
1089         struct cgs_device *cgs_device;
1090         struct dc_bounding_box_overrides bb_overrides;
1091
1092         int num_virtual_links;
1093         /*
1094          * If 'vbios_override' not NULL, it will be called instead
1095          * of the real VBIOS. Intended use is Diagnostics on FPGA.
1096          */
1097         struct dc_bios *vbios_override;
1098         enum dce_environment dce_environment;
1099
1100         struct dmub_offload_funcs *dmub_if;
1101         struct dc_reg_helper_state *dmub_offload;
1102
1103         struct dc_config flags;
1104         uint64_t log_mask;
1105
1106         struct dpcd_vendor_signature vendor_signature;
1107         bool force_smu_not_present;
1108         /*
1109          * IP offset for run time initializaion of register addresses
1110          *
1111          * DCN3.5+ will fail dc_create() if these fields are null for them. They are
1112          * applicable starting with DCN32/321 and are not used for ASICs upstreamed
1113          * before them.
1114          */
1115         uint32_t *dcn_reg_offsets;
1116         uint32_t *nbio_reg_offsets;
1117         uint32_t *clk_reg_offsets;
1118 };
1119
1120 struct dc_callback_init {
1121         struct cp_psp cp_psp;
1122 };
1123
1124 struct dc *dc_create(const struct dc_init_data *init_params);
1125 void dc_hardware_init(struct dc *dc);
1126
1127 int dc_get_vmid_use_vector(struct dc *dc);
1128 void dc_setup_vm_context(struct dc *dc, struct dc_virtual_addr_space_config *va_config, int vmid);
1129 /* Returns the number of vmids supported */
1130 int dc_setup_system_context(struct dc *dc, struct dc_phy_addr_space_config *pa_config);
1131 void dc_init_callbacks(struct dc *dc,
1132                 const struct dc_callback_init *init_params);
1133 void dc_deinit_callbacks(struct dc *dc);
1134 void dc_destroy(struct dc **dc);
1135
1136 /* Surface Interfaces */
1137
1138 enum {
1139         TRANSFER_FUNC_POINTS = 1025
1140 };
1141
1142 struct dc_hdr_static_metadata {
1143         /* display chromaticities and white point in units of 0.00001 */
1144         unsigned int chromaticity_green_x;
1145         unsigned int chromaticity_green_y;
1146         unsigned int chromaticity_blue_x;
1147         unsigned int chromaticity_blue_y;
1148         unsigned int chromaticity_red_x;
1149         unsigned int chromaticity_red_y;
1150         unsigned int chromaticity_white_point_x;
1151         unsigned int chromaticity_white_point_y;
1152
1153         uint32_t min_luminance;
1154         uint32_t max_luminance;
1155         uint32_t maximum_content_light_level;
1156         uint32_t maximum_frame_average_light_level;
1157 };
1158
1159 enum dc_transfer_func_type {
1160         TF_TYPE_PREDEFINED,
1161         TF_TYPE_DISTRIBUTED_POINTS,
1162         TF_TYPE_BYPASS,
1163         TF_TYPE_HWPWL
1164 };
1165
1166 struct dc_transfer_func_distributed_points {
1167         struct fixed31_32 red[TRANSFER_FUNC_POINTS];
1168         struct fixed31_32 green[TRANSFER_FUNC_POINTS];
1169         struct fixed31_32 blue[TRANSFER_FUNC_POINTS];
1170
1171         uint16_t end_exponent;
1172         uint16_t x_point_at_y1_red;
1173         uint16_t x_point_at_y1_green;
1174         uint16_t x_point_at_y1_blue;
1175 };
1176
1177 enum dc_transfer_func_predefined {
1178         TRANSFER_FUNCTION_SRGB,
1179         TRANSFER_FUNCTION_BT709,
1180         TRANSFER_FUNCTION_PQ,
1181         TRANSFER_FUNCTION_LINEAR,
1182         TRANSFER_FUNCTION_UNITY,
1183         TRANSFER_FUNCTION_HLG,
1184         TRANSFER_FUNCTION_HLG12,
1185         TRANSFER_FUNCTION_GAMMA22,
1186         TRANSFER_FUNCTION_GAMMA24,
1187         TRANSFER_FUNCTION_GAMMA26
1188 };
1189
1190
1191 struct dc_transfer_func {
1192         struct kref refcount;
1193         enum dc_transfer_func_type type;
1194         enum dc_transfer_func_predefined tf;
1195         /* FP16 1.0 reference level in nits, default is 80 nits, only for PQ*/
1196         uint32_t sdr_ref_white_level;
1197         union {
1198                 struct pwl_params pwl;
1199                 struct dc_transfer_func_distributed_points tf_pts;
1200         };
1201 };
1202
1203
1204 union dc_3dlut_state {
1205         struct {
1206                 uint32_t initialized:1;         /*if 3dlut is went through color module for initialization */
1207                 uint32_t rmu_idx_valid:1;       /*if mux settings are valid*/
1208                 uint32_t rmu_mux_num:3;         /*index of mux to use*/
1209                 uint32_t mpc_rmu0_mux:4;        /*select mpcc on mux, one of the following : mpcc0, mpcc1, mpcc2, mpcc3*/
1210                 uint32_t mpc_rmu1_mux:4;
1211                 uint32_t mpc_rmu2_mux:4;
1212                 uint32_t reserved:15;
1213         } bits;
1214         uint32_t raw;
1215 };
1216
1217
1218 struct dc_3dlut {
1219         struct kref refcount;
1220         struct tetrahedral_params lut_3d;
1221         struct fixed31_32 hdr_multiplier;
1222         union dc_3dlut_state state;
1223 };
1224 /*
1225  * This structure is filled in by dc_surface_get_status and contains
1226  * the last requested address and the currently active address so the called
1227  * can determine if there are any outstanding flips
1228  */
1229 struct dc_plane_status {
1230         struct dc_plane_address requested_address;
1231         struct dc_plane_address current_address;
1232         bool is_flip_pending;
1233         bool is_right_eye;
1234 };
1235
1236 union surface_update_flags {
1237
1238         struct {
1239                 uint32_t addr_update:1;
1240                 /* Medium updates */
1241                 uint32_t dcc_change:1;
1242                 uint32_t color_space_change:1;
1243                 uint32_t horizontal_mirror_change:1;
1244                 uint32_t per_pixel_alpha_change:1;
1245                 uint32_t global_alpha_change:1;
1246                 uint32_t hdr_mult:1;
1247                 uint32_t rotation_change:1;
1248                 uint32_t swizzle_change:1;
1249                 uint32_t scaling_change:1;
1250                 uint32_t position_change:1;
1251                 uint32_t in_transfer_func_change:1;
1252                 uint32_t input_csc_change:1;
1253                 uint32_t coeff_reduction_change:1;
1254                 uint32_t output_tf_change:1;
1255                 uint32_t pixel_format_change:1;
1256                 uint32_t plane_size_change:1;
1257                 uint32_t gamut_remap_change:1;
1258
1259                 /* Full updates */
1260                 uint32_t new_plane:1;
1261                 uint32_t bpp_change:1;
1262                 uint32_t gamma_change:1;
1263                 uint32_t bandwidth_change:1;
1264                 uint32_t clock_change:1;
1265                 uint32_t stereo_format_change:1;
1266                 uint32_t lut_3d:1;
1267                 uint32_t tmz_changed:1;
1268                 uint32_t full_update:1;
1269         } bits;
1270
1271         uint32_t raw;
1272 };
1273
1274 struct dc_plane_state {
1275         struct dc_plane_address address;
1276         struct dc_plane_flip_time time;
1277         bool triplebuffer_flips;
1278         struct scaling_taps scaling_quality;
1279         struct rect src_rect;
1280         struct rect dst_rect;
1281         struct rect clip_rect;
1282
1283         struct plane_size plane_size;
1284         union dc_tiling_info tiling_info;
1285
1286         struct dc_plane_dcc_param dcc;
1287
1288         struct dc_gamma *gamma_correction;
1289         struct dc_transfer_func *in_transfer_func;
1290         struct dc_bias_and_scale *bias_and_scale;
1291         struct dc_csc_transform input_csc_color_matrix;
1292         struct fixed31_32 coeff_reduction_factor;
1293         struct fixed31_32 hdr_mult;
1294         struct colorspace_transform gamut_remap_matrix;
1295
1296         // TODO: No longer used, remove
1297         struct dc_hdr_static_metadata hdr_static_ctx;
1298
1299         enum dc_color_space color_space;
1300
1301         struct dc_3dlut *lut3d_func;
1302         struct dc_transfer_func *in_shaper_func;
1303         struct dc_transfer_func *blend_tf;
1304
1305         struct dc_transfer_func *gamcor_tf;
1306         enum surface_pixel_format format;
1307         enum dc_rotation_angle rotation;
1308         enum plane_stereo_format stereo_format;
1309
1310         bool is_tiling_rotated;
1311         bool per_pixel_alpha;
1312         bool pre_multiplied_alpha;
1313         bool global_alpha;
1314         int  global_alpha_value;
1315         bool visible;
1316         bool flip_immediate;
1317         bool horizontal_mirror;
1318         int layer_index;
1319
1320         union surface_update_flags update_flags;
1321         bool flip_int_enabled;
1322         bool skip_manual_trigger;
1323
1324         /* private to DC core */
1325         struct dc_plane_status status;
1326         struct dc_context *ctx;
1327
1328         /* HACK: Workaround for forcing full reprogramming under some conditions */
1329         bool force_full_update;
1330
1331         bool is_phantom; // TODO: Change mall_stream_config into mall_plane_config instead
1332
1333         /* private to dc_surface.c */
1334         enum dc_irq_source irq_source;
1335         struct kref refcount;
1336         struct tg_color visual_confirm_color;
1337
1338         bool is_statically_allocated;
1339 };
1340
1341 struct dc_plane_info {
1342         struct plane_size plane_size;
1343         union dc_tiling_info tiling_info;
1344         struct dc_plane_dcc_param dcc;
1345         enum surface_pixel_format format;
1346         enum dc_rotation_angle rotation;
1347         enum plane_stereo_format stereo_format;
1348         enum dc_color_space color_space;
1349         bool horizontal_mirror;
1350         bool visible;
1351         bool per_pixel_alpha;
1352         bool pre_multiplied_alpha;
1353         bool global_alpha;
1354         int  global_alpha_value;
1355         bool input_csc_enabled;
1356         int layer_index;
1357 };
1358
1359 struct dc_scaling_info {
1360         struct rect src_rect;
1361         struct rect dst_rect;
1362         struct rect clip_rect;
1363         struct scaling_taps scaling_quality;
1364 };
1365
1366 struct dc_fast_update {
1367         const struct dc_flip_addrs *flip_addr;
1368         const struct dc_gamma *gamma;
1369         const struct colorspace_transform *gamut_remap_matrix;
1370         const struct dc_csc_transform *input_csc_color_matrix;
1371         const struct fixed31_32 *coeff_reduction_factor;
1372         struct dc_transfer_func *out_transfer_func;
1373         struct dc_csc_transform *output_csc_transform;
1374 };
1375
1376 struct dc_surface_update {
1377         struct dc_plane_state *surface;
1378
1379         /* isr safe update parameters.  null means no updates */
1380         const struct dc_flip_addrs *flip_addr;
1381         const struct dc_plane_info *plane_info;
1382         const struct dc_scaling_info *scaling_info;
1383         struct fixed31_32 hdr_mult;
1384         /* following updates require alloc/sleep/spin that is not isr safe,
1385          * null means no updates
1386          */
1387         const struct dc_gamma *gamma;
1388         const struct dc_transfer_func *in_transfer_func;
1389
1390         const struct dc_csc_transform *input_csc_color_matrix;
1391         const struct fixed31_32 *coeff_reduction_factor;
1392         const struct dc_transfer_func *func_shaper;
1393         const struct dc_3dlut *lut3d_func;
1394         const struct dc_transfer_func *blend_tf;
1395         const struct colorspace_transform *gamut_remap_matrix;
1396 };
1397
1398 /*
1399  * Create a new surface with default parameters;
1400  */
1401 void dc_gamma_retain(struct dc_gamma *dc_gamma);
1402 void dc_gamma_release(struct dc_gamma **dc_gamma);
1403 struct dc_gamma *dc_create_gamma(void);
1404
1405 void dc_transfer_func_retain(struct dc_transfer_func *dc_tf);
1406 void dc_transfer_func_release(struct dc_transfer_func *dc_tf);
1407 struct dc_transfer_func *dc_create_transfer_func(void);
1408
1409 struct dc_3dlut *dc_create_3dlut_func(void);
1410 void dc_3dlut_func_release(struct dc_3dlut *lut);
1411 void dc_3dlut_func_retain(struct dc_3dlut *lut);
1412
1413 void dc_post_update_surfaces_to_stream(
1414                 struct dc *dc);
1415
1416 #include "dc_stream.h"
1417
1418 /**
1419  * struct dc_validation_set - Struct to store surface/stream associations for validation
1420  */
1421 struct dc_validation_set {
1422         /**
1423          * @stream: Stream state properties
1424          */
1425         struct dc_stream_state *stream;
1426
1427         /**
1428          * @plane_states: Surface state
1429          */
1430         struct dc_plane_state *plane_states[MAX_SURFACES];
1431
1432         /**
1433          * @plane_count: Total of active planes
1434          */
1435         uint8_t plane_count;
1436 };
1437
1438 bool dc_validate_boot_timing(const struct dc *dc,
1439                                 const struct dc_sink *sink,
1440                                 struct dc_crtc_timing *crtc_timing);
1441
1442 enum dc_status dc_validate_plane(struct dc *dc, const struct dc_plane_state *plane_state);
1443
1444 void get_clock_requirements_for_state(struct dc_state *state, struct AsicStateEx *info);
1445
1446 enum dc_status dc_validate_with_context(struct dc *dc,
1447                                         const struct dc_validation_set set[],
1448                                         int set_count,
1449                                         struct dc_state *context,
1450                                         bool fast_validate);
1451
1452 bool dc_set_generic_gpio_for_stereo(bool enable,
1453                 struct gpio_service *gpio_service);
1454
1455 /*
1456  * fast_validate: we return after determining if we can support the new state,
1457  * but before we populate the programming info
1458  */
1459 enum dc_status dc_validate_global_state(
1460                 struct dc *dc,
1461                 struct dc_state *new_ctx,
1462                 bool fast_validate);
1463
1464 bool dc_acquire_release_mpc_3dlut(
1465                 struct dc *dc, bool acquire,
1466                 struct dc_stream_state *stream,
1467                 struct dc_3dlut **lut,
1468                 struct dc_transfer_func **shaper);
1469
1470 bool dc_resource_is_dsc_encoding_supported(const struct dc *dc);
1471 void get_audio_check(struct audio_info *aud_modes,
1472         struct audio_check *aud_chk);
1473
1474 enum dc_status dc_commit_streams(struct dc *dc,
1475                                  struct dc_stream_state *streams[],
1476                                  uint8_t stream_count);
1477
1478
1479 struct dc_plane_state *dc_get_surface_for_mpcc(struct dc *dc,
1480                 struct dc_stream_state *stream,
1481                 int mpcc_inst);
1482
1483
1484 uint32_t dc_get_opp_for_plane(struct dc *dc, struct dc_plane_state *plane);
1485
1486 void dc_set_disable_128b_132b_stream_overhead(bool disable);
1487
1488 /* The function returns minimum bandwidth required to drive a given timing
1489  * return - minimum required timing bandwidth in kbps.
1490  */
1491 uint32_t dc_bandwidth_in_kbps_from_timing(
1492                 const struct dc_crtc_timing *timing,
1493                 const enum dc_link_encoding_format link_encoding);
1494
1495 /* Link Interfaces */
1496 /*
1497  * A link contains one or more sinks and their connected status.
1498  * The currently active signal type (HDMI, DP-SST, DP-MST) is also reported.
1499  */
1500 struct dc_link {
1501         struct dc_sink *remote_sinks[MAX_SINKS_PER_LINK];
1502         unsigned int sink_count;
1503         struct dc_sink *local_sink;
1504         unsigned int link_index;
1505         enum dc_connection_type type;
1506         enum signal_type connector_signal;
1507         enum dc_irq_source irq_source_hpd;
1508         enum dc_irq_source irq_source_hpd_rx;/* aka DP Short Pulse  */
1509
1510         bool is_hpd_filter_disabled;
1511         bool dp_ss_off;
1512
1513         /**
1514          * @link_state_valid:
1515          *
1516          * If there is no link and local sink, this variable should be set to
1517          * false. Otherwise, it should be set to true; usually, the function
1518          * core_link_enable_stream sets this field to true.
1519          */
1520         bool link_state_valid;
1521         bool aux_access_disabled;
1522         bool sync_lt_in_progress;
1523         bool skip_stream_reenable;
1524         bool is_internal_display;
1525         /** @todo Rename. Flag an endpoint as having a programmable mapping to a DIG encoder. */
1526         bool is_dig_mapping_flexible;
1527         bool hpd_status; /* HPD status of link without physical HPD pin. */
1528         bool is_hpd_pending; /* Indicates a new received hpd */
1529
1530         /* USB4 DPIA links skip verifying link cap, instead performing the fallback method
1531          * for every link training. This is incompatible with DP LL compliance automation,
1532          * which expects the same link settings to be used every retry on a link loss.
1533          * This flag is used to skip the fallback when link loss occurs during automation.
1534          */
1535         bool skip_fallback_on_link_loss;
1536
1537         bool edp_sink_present;
1538
1539         struct dp_trace dp_trace;
1540
1541         /* caps is the same as reported_link_cap. link_traing use
1542          * reported_link_cap. Will clean up.  TODO
1543          */
1544         struct dc_link_settings reported_link_cap;
1545         struct dc_link_settings verified_link_cap;
1546         struct dc_link_settings cur_link_settings;
1547         struct dc_lane_settings cur_lane_setting[LANE_COUNT_DP_MAX];
1548         struct dc_link_settings preferred_link_setting;
1549         /* preferred_training_settings are override values that
1550          * come from DM. DM is responsible for the memory
1551          * management of the override pointers.
1552          */
1553         struct dc_link_training_overrides preferred_training_settings;
1554         struct dp_audio_test_data audio_test_data;
1555
1556         uint8_t ddc_hw_inst;
1557
1558         uint8_t hpd_src;
1559
1560         uint8_t link_enc_hw_inst;
1561         /* DIG link encoder ID. Used as index in link encoder resource pool.
1562          * For links with fixed mapping to DIG, this is not changed after dc_link
1563          * object creation.
1564          */
1565         enum engine_id eng_id;
1566         enum engine_id dpia_preferred_eng_id;
1567
1568         bool test_pattern_enabled;
1569         enum dp_test_pattern current_test_pattern;
1570         union compliance_test_state compliance_test_state;
1571
1572         void *priv;
1573
1574         struct ddc_service *ddc;
1575
1576         enum dp_panel_mode panel_mode;
1577         bool aux_mode;
1578
1579         /* Private to DC core */
1580
1581         const struct dc *dc;
1582
1583         struct dc_context *ctx;
1584
1585         struct panel_cntl *panel_cntl;
1586         struct link_encoder *link_enc;
1587         struct graphics_object_id link_id;
1588         /* Endpoint type distinguishes display endpoints which do not have entries
1589          * in the BIOS connector table from those that do. Helps when tracking link
1590          * encoder to display endpoint assignments.
1591          */
1592         enum display_endpoint_type ep_type;
1593         union ddi_channel_mapping ddi_channel_mapping;
1594         struct connector_device_tag_info device_tag;
1595         struct dpcd_caps dpcd_caps;
1596         uint32_t dongle_max_pix_clk;
1597         unsigned short chip_caps;
1598         unsigned int dpcd_sink_count;
1599         struct hdcp_caps hdcp_caps;
1600         enum edp_revision edp_revision;
1601         union dpcd_sink_ext_caps dpcd_sink_ext_caps;
1602
1603         struct psr_settings psr_settings;
1604
1605         struct replay_settings replay_settings;
1606
1607         /* Drive settings read from integrated info table */
1608         struct dc_lane_settings bios_forced_drive_settings;
1609
1610         /* Vendor specific LTTPR workaround variables */
1611         uint8_t vendor_specific_lttpr_link_rate_wa;
1612         bool apply_vendor_specific_lttpr_link_rate_wa;
1613
1614         /* MST record stream using this link */
1615         struct link_flags {
1616                 bool dp_keep_receiver_powered;
1617                 bool dp_skip_DID2;
1618                 bool dp_skip_reset_segment;
1619                 bool dp_skip_fs_144hz;
1620                 bool dp_mot_reset_segment;
1621                 /* Some USB4 docks do not handle turning off MST DSC once it has been enabled. */
1622                 bool dpia_mst_dsc_always_on;
1623                 /* Forced DPIA into TBT3 compatibility mode. */
1624                 bool dpia_forced_tbt3_mode;
1625                 bool dongle_mode_timing_override;
1626                 bool blank_stream_on_ocs_change;
1627                 bool read_dpcd204h_on_irq_hpd;
1628         } wa_flags;
1629         struct link_mst_stream_allocation_table mst_stream_alloc_table;
1630
1631         struct dc_link_status link_status;
1632         struct dprx_states dprx_states;
1633
1634         struct gpio *hpd_gpio;
1635         enum dc_link_fec_state fec_state;
1636         bool link_powered_externally;   // Used to bypass hardware sequencing delays when panel is powered down forcibly
1637
1638         struct dc_panel_config panel_config;
1639         struct phy_state phy_state;
1640         // BW ALLOCATON USB4 ONLY
1641         struct dc_dpia_bw_alloc dpia_bw_alloc_config;
1642         bool skip_implict_edp_power_control;
1643 };
1644
1645 /* Return an enumerated dc_link.
1646  * dc_link order is constant and determined at
1647  * boot time.  They cannot be created or destroyed.
1648  * Use dc_get_caps() to get number of links.
1649  */
1650 struct dc_link *dc_get_link_at_index(struct dc *dc, uint32_t link_index);
1651
1652 /* Return instance id of the edp link. Inst 0 is primary edp link. */
1653 bool dc_get_edp_link_panel_inst(const struct dc *dc,
1654                 const struct dc_link *link,
1655                 unsigned int *inst_out);
1656
1657 /* Return an array of link pointers to edp links. */
1658 void dc_get_edp_links(const struct dc *dc,
1659                 struct dc_link **edp_links,
1660                 int *edp_num);
1661
1662 void dc_set_edp_power(const struct dc *dc, struct dc_link *edp_link,
1663                                  bool powerOn);
1664
1665 /* The function initiates detection handshake over the given link. It first
1666  * determines if there are display connections over the link. If so it initiates
1667  * detection protocols supported by the connected receiver device. The function
1668  * contains protocol specific handshake sequences which are sometimes mandatory
1669  * to establish a proper connection between TX and RX. So it is always
1670  * recommended to call this function as the first link operation upon HPD event
1671  * or power up event. Upon completion, the function will update link structure
1672  * in place based on latest RX capabilities. The function may also cause dpms
1673  * to be reset to off for all currently enabled streams to the link. It is DM's
1674  * responsibility to serialize detection and DPMS updates.
1675  *
1676  * @reason - Indicate which event triggers this detection. dc may customize
1677  * detection flow depending on the triggering events.
1678  * return false - if detection is not fully completed. This could happen when
1679  * there is an unrecoverable error during detection or detection is partially
1680  * completed (detection has been delegated to dm mst manager ie.
1681  * link->connection_type == dc_connection_mst_branch when returning false).
1682  * return true - detection is completed, link has been fully updated with latest
1683  * detection result.
1684  */
1685 bool dc_link_detect(struct dc_link *link, enum dc_detect_reason reason);
1686
1687 struct dc_sink_init_data;
1688
1689 /* When link connection type is dc_connection_mst_branch, remote sink can be
1690  * added to the link. The interface creates a remote sink and associates it with
1691  * current link. The sink will be retained by link until remove remote sink is
1692  * called.
1693  *
1694  * @dc_link - link the remote sink will be added to.
1695  * @edid - byte array of EDID raw data.
1696  * @len - size of the edid in byte
1697  * @init_data -
1698  */
1699 struct dc_sink *dc_link_add_remote_sink(
1700                 struct dc_link *dc_link,
1701                 const uint8_t *edid,
1702                 int len,
1703                 struct dc_sink_init_data *init_data);
1704
1705 /* Remove remote sink from a link with dc_connection_mst_branch connection type.
1706  * @link - link the sink should be removed from
1707  * @sink - sink to be removed.
1708  */
1709 void dc_link_remove_remote_sink(
1710         struct dc_link *link,
1711         struct dc_sink *sink);
1712
1713 /* Enable HPD interrupt handler for a given link */
1714 void dc_link_enable_hpd(const struct dc_link *link);
1715
1716 /* Disable HPD interrupt handler for a given link */
1717 void dc_link_disable_hpd(const struct dc_link *link);
1718
1719 /* determine if there is a sink connected to the link
1720  *
1721  * @type - dc_connection_single if connected, dc_connection_none otherwise.
1722  * return - false if an unexpected error occurs, true otherwise.
1723  *
1724  * NOTE: This function doesn't detect downstream sink connections i.e
1725  * dc_connection_mst_branch, dc_connection_sst_branch. In this case, it will
1726  * return dc_connection_single if the branch device is connected despite of
1727  * downstream sink's connection status.
1728  */
1729 bool dc_link_detect_connection_type(struct dc_link *link,
1730                 enum dc_connection_type *type);
1731
1732 /* query current hpd pin value
1733  * return - true HPD is asserted (HPD high), false otherwise (HPD low)
1734  *
1735  */
1736 bool dc_link_get_hpd_state(struct dc_link *link);
1737
1738 /* Getter for cached link status from given link */
1739 const struct dc_link_status *dc_link_get_status(const struct dc_link *link);
1740
1741 /* enable/disable hardware HPD filter.
1742  *
1743  * @link - The link the HPD pin is associated with.
1744  * @enable = true - enable hardware HPD filter. HPD event will only queued to irq
1745  * handler once after no HPD change has been detected within dc default HPD
1746  * filtering interval since last HPD event. i.e if display keeps toggling hpd
1747  * pulses within default HPD interval, no HPD event will be received until HPD
1748  * toggles have stopped. Then HPD event will be queued to irq handler once after
1749  * dc default HPD filtering interval since last HPD event.
1750  *
1751  * @enable = false - disable hardware HPD filter. HPD event will be queued
1752  * immediately to irq handler after no HPD change has been detected within
1753  * IRQ_HPD (aka HPD short pulse) interval (i.e 2ms).
1754  */
1755 void dc_link_enable_hpd_filter(struct dc_link *link, bool enable);
1756
1757 /* submit i2c read/write payloads through ddc channel
1758  * @link_index - index to a link with ddc in i2c mode
1759  * @cmd - i2c command structure
1760  * return - true if success, false otherwise.
1761  */
1762 bool dc_submit_i2c(
1763                 struct dc *dc,
1764                 uint32_t link_index,
1765                 struct i2c_command *cmd);
1766
1767 /* submit i2c read/write payloads through oem channel
1768  * @link_index - index to a link with ddc in i2c mode
1769  * @cmd - i2c command structure
1770  * return - true if success, false otherwise.
1771  */
1772 bool dc_submit_i2c_oem(
1773                 struct dc *dc,
1774                 struct i2c_command *cmd);
1775
1776 enum aux_return_code_type;
1777 /* Attempt to transfer the given aux payload. This function does not perform
1778  * retries or handle error states. The reply is returned in the payload->reply
1779  * and the result through operation_result. Returns the number of bytes
1780  * transferred,or -1 on a failure.
1781  */
1782 int dc_link_aux_transfer_raw(struct ddc_service *ddc,
1783                 struct aux_payload *payload,
1784                 enum aux_return_code_type *operation_result);
1785
1786 bool dc_is_oem_i2c_device_present(
1787         struct dc *dc,
1788         size_t slave_address
1789 );
1790
1791 /* return true if the connected receiver supports the hdcp version */
1792 bool dc_link_is_hdcp14(struct dc_link *link, enum signal_type signal);
1793 bool dc_link_is_hdcp22(struct dc_link *link, enum signal_type signal);
1794
1795 /* Notify DC about DP RX Interrupt (aka DP IRQ_HPD).
1796  *
1797  * TODO - When defer_handling is true the function will have a different purpose.
1798  * It no longer does complete hpd rx irq handling. We should create a separate
1799  * interface specifically for this case.
1800  *
1801  * Return:
1802  * true - Downstream port status changed. DM should call DC to do the
1803  * detection.
1804  * false - no change in Downstream port status. No further action required
1805  * from DM.
1806  */
1807 bool dc_link_handle_hpd_rx_irq(struct dc_link *dc_link,
1808                 union hpd_irq_data *hpd_irq_dpcd_data, bool *out_link_loss,
1809                 bool defer_handling, bool *has_left_work);
1810 /* handle DP specs define test automation sequence*/
1811 void dc_link_dp_handle_automated_test(struct dc_link *link);
1812
1813 /* handle DP Link loss sequence and try to recover RX link loss with best
1814  * effort
1815  */
1816 void dc_link_dp_handle_link_loss(struct dc_link *link);
1817
1818 /* Determine if hpd rx irq should be handled or ignored
1819  * return true - hpd rx irq should be handled.
1820  * return false - it is safe to ignore hpd rx irq event
1821  */
1822 bool dc_link_dp_allow_hpd_rx_irq(const struct dc_link *link);
1823
1824 /* Determine if link loss is indicated with a given hpd_irq_dpcd_data.
1825  * @link - link the hpd irq data associated with
1826  * @hpd_irq_dpcd_data - input hpd irq data
1827  * return - true if hpd irq data indicates a link lost
1828  */
1829 bool dc_link_check_link_loss_status(struct dc_link *link,
1830                 union hpd_irq_data *hpd_irq_dpcd_data);
1831
1832 /* Read hpd rx irq data from a given link
1833  * @link - link where the hpd irq data should be read from
1834  * @irq_data - output hpd irq data
1835  * return - DC_OK if hpd irq data is read successfully, otherwise hpd irq data
1836  * read has failed.
1837  */
1838 enum dc_status dc_link_dp_read_hpd_rx_irq_data(
1839         struct dc_link *link,
1840         union hpd_irq_data *irq_data);
1841
1842 /* The function clears recorded DP RX states in the link. DM should call this
1843  * function when it is resuming from S3 power state to previously connected links.
1844  *
1845  * TODO - in the future we should consider to expand link resume interface to
1846  * support clearing previous rx states. So we don't have to rely on dm to call
1847  * this interface explicitly.
1848  */
1849 void dc_link_clear_dprx_states(struct dc_link *link);
1850
1851 /* Destruct the mst topology of the link and reset the allocated payload table
1852  *
1853  * NOTE: this should only be called if DM chooses not to call dc_link_detect but
1854  * still wants to reset MST topology on an unplug event */
1855 bool dc_link_reset_cur_dp_mst_topology(struct dc_link *link);
1856
1857 /* The function calculates effective DP link bandwidth when a given link is
1858  * using the given link settings.
1859  *
1860  * return - total effective link bandwidth in kbps.
1861  */
1862 uint32_t dc_link_bandwidth_kbps(
1863         const struct dc_link *link,
1864         const struct dc_link_settings *link_setting);
1865
1866 /* The function takes a snapshot of current link resource allocation state
1867  * @dc: pointer to dc of the dm calling this
1868  * @map: a dc link resource snapshot defined internally to dc.
1869  *
1870  * DM needs to capture a snapshot of current link resource allocation mapping
1871  * and store it in its persistent storage.
1872  *
1873  * Some of the link resource is using first come first serve policy.
1874  * The allocation mapping depends on original hotplug order. This information
1875  * is lost after driver is loaded next time. The snapshot is used in order to
1876  * restore link resource to its previous state so user will get consistent
1877  * link capability allocation across reboot.
1878  *
1879  */
1880 void dc_get_cur_link_res_map(const struct dc *dc, uint32_t *map);
1881
1882 /* This function restores link resource allocation state from a snapshot
1883  * @dc: pointer to dc of the dm calling this
1884  * @map: a dc link resource snapshot defined internally to dc.
1885  *
1886  * DM needs to call this function after initial link detection on boot and
1887  * before first commit streams to restore link resource allocation state
1888  * from previous boot session.
1889  *
1890  * Some of the link resource is using first come first serve policy.
1891  * The allocation mapping depends on original hotplug order. This information
1892  * is lost after driver is loaded next time. The snapshot is used in order to
1893  * restore link resource to its previous state so user will get consistent
1894  * link capability allocation across reboot.
1895  *
1896  */
1897 void dc_restore_link_res_map(const struct dc *dc, uint32_t *map);
1898
1899 /* TODO: this is not meant to be exposed to DM. Should switch to stream update
1900  * interface i.e stream_update->dsc_config
1901  */
1902 bool dc_link_update_dsc_config(struct pipe_ctx *pipe_ctx);
1903
1904 /* translate a raw link rate data to bandwidth in kbps */
1905 uint32_t dc_link_bw_kbps_from_raw_frl_link_rate_data(const struct dc *dc, uint8_t bw);
1906
1907 /* determine the optimal bandwidth given link and required bw.
1908  * @link - current detected link
1909  * @req_bw - requested bandwidth in kbps
1910  * @link_settings - returned most optimal link settings that can fit the
1911  * requested bandwidth
1912  * return - false if link can't support requested bandwidth, true if link
1913  * settings is found.
1914  */
1915 bool dc_link_decide_edp_link_settings(struct dc_link *link,
1916                 struct dc_link_settings *link_settings,
1917                 uint32_t req_bw);
1918
1919 /* return the max dp link settings can be driven by the link without considering
1920  * connected RX device and its capability
1921  */
1922 bool dc_link_dp_get_max_link_enc_cap(const struct dc_link *link,
1923                 struct dc_link_settings *max_link_enc_cap);
1924
1925 /* determine when the link is driving MST mode, what DP link channel coding
1926  * format will be used. The decision will remain unchanged until next HPD event.
1927  *
1928  * @link -  a link with DP RX connection
1929  * return - if stream is committed to this link with MST signal type, type of
1930  * channel coding format dc will choose.
1931  */
1932 enum dp_link_encoding dc_link_dp_mst_decide_link_encoding_format(
1933                 const struct dc_link *link);
1934
1935 /* get max dp link settings the link can enable with all things considered. (i.e
1936  * TX/RX/Cable capabilities and dp override policies.
1937  *
1938  * @link - a link with DP RX connection
1939  * return - max dp link settings the link can enable.
1940  *
1941  */
1942 const struct dc_link_settings *dc_link_get_link_cap(const struct dc_link *link);
1943
1944 /* Get the highest encoding format that the link supports; highest meaning the
1945  * encoding format which supports the maximum bandwidth.
1946  *
1947  * @link - a link with DP RX connection
1948  * return - highest encoding format link supports.
1949  */
1950 enum dc_link_encoding_format dc_link_get_highest_encoding_format(const struct dc_link *link);
1951
1952 /* Check if a RX (ex. DP sink, MST hub, passive or active dongle) is connected
1953  * to a link with dp connector signal type.
1954  * @link - a link with dp connector signal type
1955  * return - true if connected, false otherwise
1956  */
1957 bool dc_link_is_dp_sink_present(struct dc_link *link);
1958
1959 /* Force DP lane settings update to main-link video signal and notify the change
1960  * to DP RX via DPCD. This is a debug interface used for video signal integrity
1961  * tuning purpose. The interface assumes link has already been enabled with DP
1962  * signal.
1963  *
1964  * @lt_settings - a container structure with desired hw_lane_settings
1965  */
1966 void dc_link_set_drive_settings(struct dc *dc,
1967                                 struct link_training_settings *lt_settings,
1968                                 struct dc_link *link);
1969
1970 /* Enable a test pattern in Link or PHY layer in an active link for compliance
1971  * test or debugging purpose. The test pattern will remain until next un-plug.
1972  *
1973  * @link - active link with DP signal output enabled.
1974  * @test_pattern - desired test pattern to output.
1975  * NOTE: set to DP_TEST_PATTERN_VIDEO_MODE to disable previous test pattern.
1976  * @test_pattern_color_space - for video test pattern choose a desired color
1977  * space.
1978  * @p_link_settings - For PHY pattern choose a desired link settings
1979  * @p_custom_pattern - some test pattern will require a custom input to
1980  * customize some pattern details. Otherwise keep it to NULL.
1981  * @cust_pattern_size - size of the custom pattern input.
1982  *
1983  */
1984 bool dc_link_dp_set_test_pattern(
1985         struct dc_link *link,
1986         enum dp_test_pattern test_pattern,
1987         enum dp_test_pattern_color_space test_pattern_color_space,
1988         const struct link_training_settings *p_link_settings,
1989         const unsigned char *p_custom_pattern,
1990         unsigned int cust_pattern_size);
1991
1992 /* Force DP link settings to always use a specific value until reboot to a
1993  * specific link. If link has already been enabled, the interface will also
1994  * switch to desired link settings immediately. This is a debug interface to
1995  * generic dp issue trouble shooting.
1996  */
1997 void dc_link_set_preferred_link_settings(struct dc *dc,
1998                 struct dc_link_settings *link_setting,
1999                 struct dc_link *link);
2000
2001 /* Force DP link to customize a specific link training behavior by overriding to
2002  * standard DP specs defined protocol. This is a debug interface to trouble shoot
2003  * display specific link training issues or apply some display specific
2004  * workaround in link training.
2005  *
2006  * @link_settings - if not NULL, force preferred link settings to the link.
2007  * @lt_override - a set of override pointers. If any pointer is none NULL, dc
2008  * will apply this particular override in future link training. If NULL is
2009  * passed in, dc resets previous overrides.
2010  * NOTE: DM must keep the memory from override pointers until DM resets preferred
2011  * training settings.
2012  */
2013 void dc_link_set_preferred_training_settings(struct dc *dc,
2014                 struct dc_link_settings *link_setting,
2015                 struct dc_link_training_overrides *lt_overrides,
2016                 struct dc_link *link,
2017                 bool skip_immediate_retrain);
2018
2019 /* return - true if FEC is supported with connected DP RX, false otherwise */
2020 bool dc_link_is_fec_supported(const struct dc_link *link);
2021
2022 /* query FEC enablement policy to determine if FEC will be enabled by dc during
2023  * link enablement.
2024  * return - true if FEC should be enabled, false otherwise.
2025  */
2026 bool dc_link_should_enable_fec(const struct dc_link *link);
2027
2028 /* determine lttpr mode the current link should be enabled with a specific link
2029  * settings.
2030  */
2031 enum lttpr_mode dc_link_decide_lttpr_mode(struct dc_link *link,
2032                 struct dc_link_settings *link_setting);
2033
2034 /* Force DP RX to update its power state.
2035  * NOTE: this interface doesn't update dp main-link. Calling this function will
2036  * cause DP TX main-link and DP RX power states out of sync. DM has to restore
2037  * RX power state back upon finish DM specific execution requiring DP RX in a
2038  * specific power state.
2039  * @on - true to set DP RX in D0 power state, false to set DP RX in D3 power
2040  * state.
2041  */
2042 void dc_link_dp_receiver_power_ctrl(struct dc_link *link, bool on);
2043
2044 /* Force link to read base dp receiver caps from dpcd 000h - 00Fh and overwrite
2045  * current value read from extended receiver cap from 02200h - 0220Fh.
2046  * Some DP RX has problems of providing accurate DP receiver caps from extended
2047  * field, this interface is a workaround to revert link back to use base caps.
2048  */
2049 void dc_link_overwrite_extended_receiver_cap(
2050                 struct dc_link *link);
2051
2052 void dc_link_edp_panel_backlight_power_on(struct dc_link *link,
2053                 bool wait_for_hpd);
2054
2055 /* Set backlight level of an embedded panel (eDP, LVDS).
2056  * backlight_pwm_u16_16 is unsigned 32 bit with 16 bit integer
2057  * and 16 bit fractional, where 1.0 is max backlight value.
2058  */
2059 bool dc_link_set_backlight_level(const struct dc_link *dc_link,
2060                 uint32_t backlight_pwm_u16_16,
2061                 uint32_t frame_ramp);
2062
2063 /* Set/get nits-based backlight level of an embedded panel (eDP, LVDS). */
2064 bool dc_link_set_backlight_level_nits(struct dc_link *link,
2065                 bool isHDR,
2066                 uint32_t backlight_millinits,
2067                 uint32_t transition_time_in_ms);
2068
2069 bool dc_link_get_backlight_level_nits(struct dc_link *link,
2070                 uint32_t *backlight_millinits,
2071                 uint32_t *backlight_millinits_peak);
2072
2073 int dc_link_get_backlight_level(const struct dc_link *dc_link);
2074
2075 int dc_link_get_target_backlight_pwm(const struct dc_link *link);
2076
2077 bool dc_link_set_psr_allow_active(struct dc_link *dc_link, const bool *enable,
2078                 bool wait, bool force_static, const unsigned int *power_opts);
2079
2080 bool dc_link_get_psr_state(const struct dc_link *dc_link, enum dc_psr_state *state);
2081
2082 bool dc_link_setup_psr(struct dc_link *dc_link,
2083                 const struct dc_stream_state *stream, struct psr_config *psr_config,
2084                 struct psr_context *psr_context);
2085
2086 /*
2087  * Communicate with DMUB to allow or disallow Panel Replay on the specified link:
2088  *
2089  * @link: pointer to the dc_link struct instance
2090  * @enable: enable(active) or disable(inactive) replay
2091  * @wait: state transition need to wait the active set completed.
2092  * @force_static: force disable(inactive) the replay
2093  * @power_opts: set power optimazation parameters to DMUB.
2094  *
2095  * return: allow Replay active will return true, else will return false.
2096  */
2097 bool dc_link_set_replay_allow_active(struct dc_link *dc_link, const bool *enable,
2098                 bool wait, bool force_static, const unsigned int *power_opts);
2099
2100 bool dc_link_get_replay_state(const struct dc_link *dc_link, uint64_t *state);
2101
2102 /* On eDP links this function call will stall until T12 has elapsed.
2103  * If the panel is not in power off state, this function will return
2104  * immediately.
2105  */
2106 bool dc_link_wait_for_t12(struct dc_link *link);
2107
2108 /* Determine if dp trace has been initialized to reflect upto date result *
2109  * return - true if trace is initialized and has valid data. False dp trace
2110  * doesn't have valid result.
2111  */
2112 bool dc_dp_trace_is_initialized(struct dc_link *link);
2113
2114 /* Query a dp trace flag to indicate if the current dp trace data has been
2115  * logged before
2116  */
2117 bool dc_dp_trace_is_logged(struct dc_link *link,
2118                 bool in_detection);
2119
2120 /* Set dp trace flag to indicate whether DM has already logged the current dp
2121  * trace data. DM can set is_logged to true upon logging and check
2122  * dc_dp_trace_is_logged before logging to avoid logging the same result twice.
2123  */
2124 void dc_dp_trace_set_is_logged_flag(struct dc_link *link,
2125                 bool in_detection,
2126                 bool is_logged);
2127
2128 /* Obtain driver time stamp for last dp link training end. The time stamp is
2129  * formatted based on dm_get_timestamp DM function.
2130  * @in_detection - true to get link training end time stamp of last link
2131  * training in detection sequence. false to get link training end time stamp
2132  * of last link training in commit (dpms) sequence
2133  */
2134 unsigned long long dc_dp_trace_get_lt_end_timestamp(struct dc_link *link,
2135                 bool in_detection);
2136
2137 /* Get how many link training attempts dc has done with latest sequence.
2138  * @in_detection - true to get link training count of last link
2139  * training in detection sequence. false to get link training count of last link
2140  * training in commit (dpms) sequence
2141  */
2142 const struct dp_trace_lt_counts *dc_dp_trace_get_lt_counts(struct dc_link *link,
2143                 bool in_detection);
2144
2145 /* Get how many link loss has happened since last link training attempts */
2146 unsigned int dc_dp_trace_get_link_loss_count(struct dc_link *link);
2147
2148 /*
2149  *  USB4 DPIA BW ALLOCATION PUBLIC FUNCTIONS
2150  */
2151 /*
2152  * Send a request from DP-Tx requesting to allocate BW remotely after
2153  * allocating it locally. This will get processed by CM and a CB function
2154  * will be called.
2155  *
2156  * @link: pointer to the dc_link struct instance
2157  * @req_bw: The requested bw in Kbyte to allocated
2158  *
2159  * return: none
2160  */
2161 void dc_link_set_usb4_req_bw_req(struct dc_link *link, int req_bw);
2162
2163 /*
2164  * Handle function for when the status of the Request above is complete.
2165  * We will find out the result of allocating on CM and update structs.
2166  *
2167  * @link: pointer to the dc_link struct instance
2168  * @bw: Allocated or Estimated BW depending on the result
2169  * @result: Response type
2170  *
2171  * return: none
2172  */
2173 void dc_link_handle_usb4_bw_alloc_response(struct dc_link *link,
2174                 uint8_t bw, uint8_t result);
2175
2176 /*
2177  * Handle the USB4 BW Allocation related functionality here:
2178  * Plug => Try to allocate max bw from timing parameters supported by the sink
2179  * Unplug => de-allocate bw
2180  *
2181  * @link: pointer to the dc_link struct instance
2182  * @peak_bw: Peak bw used by the link/sink
2183  *
2184  * return: allocated bw else return 0
2185  */
2186 int dc_link_dp_dpia_handle_usb4_bandwidth_allocation_for_link(
2187                 struct dc_link *link, int peak_bw);
2188
2189 /*
2190  * Validate the BW of all the valid DPIA links to make sure it doesn't exceed
2191  * available BW for each host router
2192  *
2193  * @dc: pointer to dc struct
2194  * @stream: pointer to all possible streams
2195  * @count: number of valid DPIA streams
2196  *
2197  * return: TRUE if bw used by DPIAs doesn't exceed available BW else return FALSE
2198  */
2199 bool dc_link_dp_dpia_validate(struct dc *dc, const struct dc_stream_state *streams,
2200                 const unsigned int count);
2201
2202 /* Sink Interfaces - A sink corresponds to a display output device */
2203
2204 struct dc_container_id {
2205         // 128bit GUID in binary form
2206         unsigned char  guid[16];
2207         // 8 byte port ID -> ELD.PortID
2208         unsigned int   portId[2];
2209         // 128bit GUID in binary formufacturer name -> ELD.ManufacturerName
2210         unsigned short manufacturerName;
2211         // 2 byte product code -> ELD.ProductCode
2212         unsigned short productCode;
2213 };
2214
2215
2216 struct dc_sink_dsc_caps {
2217         // 'true' if these are virtual DPCD's DSC caps (immediately upstream of sink in MST topology),
2218         // 'false' if they are sink's DSC caps
2219         bool is_virtual_dpcd_dsc;
2220 #if defined(CONFIG_DRM_AMD_DC_FP)
2221         // 'true' if MST topology supports DSC passthrough for sink
2222         // 'false' if MST topology does not support DSC passthrough
2223         bool is_dsc_passthrough_supported;
2224 #endif
2225         struct dsc_dec_dpcd_caps dsc_dec_caps;
2226 };
2227
2228 struct dc_sink_fec_caps {
2229         bool is_rx_fec_supported;
2230         bool is_topology_fec_supported;
2231 };
2232
2233 struct scdc_caps {
2234         union hdmi_scdc_manufacturer_OUI_data manufacturer_OUI;
2235         union hdmi_scdc_device_id_data device_id;
2236 };
2237
2238 /*
2239  * The sink structure contains EDID and other display device properties
2240  */
2241 struct dc_sink {
2242         enum signal_type sink_signal;
2243         struct dc_edid dc_edid; /* raw edid */
2244         struct dc_edid_caps edid_caps; /* parse display caps */
2245         struct dc_container_id *dc_container_id;
2246         uint32_t dongle_max_pix_clk;
2247         void *priv;
2248         struct stereo_3d_features features_3d[TIMING_3D_FORMAT_MAX];
2249         bool converter_disable_audio;
2250
2251         struct scdc_caps scdc_caps;
2252         struct dc_sink_dsc_caps dsc_caps;
2253         struct dc_sink_fec_caps fec_caps;
2254
2255         bool is_vsc_sdp_colorimetry_supported;
2256
2257         /* private to DC core */
2258         struct dc_link *link;
2259         struct dc_context *ctx;
2260
2261         uint32_t sink_id;
2262
2263         /* private to dc_sink.c */
2264         // refcount must be the last member in dc_sink, since we want the
2265         // sink structure to be logically cloneable up to (but not including)
2266         // refcount
2267         struct kref refcount;
2268 };
2269
2270 void dc_sink_retain(struct dc_sink *sink);
2271 void dc_sink_release(struct dc_sink *sink);
2272
2273 struct dc_sink_init_data {
2274         enum signal_type sink_signal;
2275         struct dc_link *link;
2276         uint32_t dongle_max_pix_clk;
2277         bool converter_disable_audio;
2278 };
2279
2280 struct dc_sink *dc_sink_create(const struct dc_sink_init_data *init_params);
2281
2282 /* Newer interfaces  */
2283 struct dc_cursor {
2284         struct dc_plane_address address;
2285         struct dc_cursor_attributes attributes;
2286 };
2287
2288
2289 /* Interrupt interfaces */
2290 enum dc_irq_source dc_interrupt_to_irq_source(
2291                 struct dc *dc,
2292                 uint32_t src_id,
2293                 uint32_t ext_id);
2294 bool dc_interrupt_set(struct dc *dc, enum dc_irq_source src, bool enable);
2295 void dc_interrupt_ack(struct dc *dc, enum dc_irq_source src);
2296 enum dc_irq_source dc_get_hpd_irq_source_at_index(
2297                 struct dc *dc, uint32_t link_index);
2298
2299 void dc_notify_vsync_int_state(struct dc *dc, struct dc_stream_state *stream, bool enable);
2300
2301 /* Power Interfaces */
2302
2303 void dc_set_power_state(
2304                 struct dc *dc,
2305                 enum dc_acpi_cm_power_state power_state);
2306 void dc_resume(struct dc *dc);
2307
2308 void dc_power_down_on_boot(struct dc *dc);
2309
2310 /*
2311  * HDCP Interfaces
2312  */
2313 enum hdcp_message_status dc_process_hdcp_msg(
2314                 enum signal_type signal,
2315                 struct dc_link *link,
2316                 struct hdcp_protection_message *message_info);
2317 bool dc_is_dmcu_initialized(struct dc *dc);
2318
2319 enum dc_status dc_set_clock(struct dc *dc, enum dc_clock_type clock_type, uint32_t clk_khz, uint32_t stepping);
2320 void dc_get_clock(struct dc *dc, enum dc_clock_type clock_type, struct dc_clock_config *clock_cfg);
2321
2322 bool dc_is_plane_eligible_for_idle_optimizations(struct dc *dc, struct dc_plane_state *plane,
2323                                 struct dc_cursor_attributes *cursor_attr);
2324
2325 void dc_allow_idle_optimizations(struct dc *dc, bool allow);
2326 bool dc_dmub_is_ips_idle_state(struct dc *dc);
2327
2328 /* set min and max memory clock to lowest and highest DPM level, respectively */
2329 void dc_unlock_memory_clock_frequency(struct dc *dc);
2330
2331 /* set min memory clock to the min required for current mode, max to maxDPM */
2332 void dc_lock_memory_clock_frequency(struct dc *dc);
2333
2334 /* set soft max for memclk, to be used for AC/DC switching clock limitations */
2335 void dc_enable_dcmode_clk_limit(struct dc *dc, bool enable);
2336
2337 /* cleanup on driver unload */
2338 void dc_hardware_release(struct dc *dc);
2339
2340 /* disables fw based mclk switch */
2341 void dc_mclk_switch_using_fw_based_vblank_stretch_shut_down(struct dc *dc);
2342
2343 bool dc_set_psr_allow_active(struct dc *dc, bool enable);
2344
2345 bool dc_set_replay_allow_active(struct dc *dc, bool active);
2346
2347 void dc_z10_restore(const struct dc *dc);
2348 void dc_z10_save_init(struct dc *dc);
2349
2350 bool dc_is_dmub_outbox_supported(struct dc *dc);
2351 bool dc_enable_dmub_notifications(struct dc *dc);
2352
2353 bool dc_abm_save_restore(
2354                 struct dc *dc,
2355                 struct dc_stream_state *stream,
2356                 struct abm_save_restore *pData);
2357
2358 void dc_enable_dmub_outbox(struct dc *dc);
2359
2360 bool dc_process_dmub_aux_transfer_async(struct dc *dc,
2361                                 uint32_t link_index,
2362                                 struct aux_payload *payload);
2363
2364 /* Get dc link index from dpia port index */
2365 uint8_t get_link_index_from_dpia_port_index(const struct dc *dc,
2366                                 uint8_t dpia_port_index);
2367
2368 bool dc_process_dmub_set_config_async(struct dc *dc,
2369                                 uint32_t link_index,
2370                                 struct set_config_cmd_payload *payload,
2371                                 struct dmub_notification *notify);
2372
2373 enum dc_status dc_process_dmub_set_mst_slots(const struct dc *dc,
2374                                 uint32_t link_index,
2375                                 uint8_t mst_alloc_slots,
2376                                 uint8_t *mst_slots_in_use);
2377
2378 void dc_process_dmub_dpia_hpd_int_enable(const struct dc *dc,
2379                                 uint32_t hpd_int_enable);
2380
2381 void dc_print_dmub_diagnostic_data(const struct dc *dc);
2382
2383 void dc_query_current_properties(struct dc *dc, struct dc_current_properties *properties);
2384
2385 struct dc_power_profile {
2386         int power_level; /* Lower is better */
2387 };
2388
2389 struct dc_power_profile dc_get_power_profile_for_dc_state(const struct dc_state *context);
2390
2391 /* DSC Interfaces */
2392 #include "dc_dsc.h"
2393
2394 /* Disable acc mode Interfaces */
2395 void dc_disable_accelerated_mode(struct dc *dc);
2396
2397 bool dc_is_timing_changed(struct dc_stream_state *cur_stream,
2398                        struct dc_stream_state *new_stream);
2399
2400 #endif /* DC_INTERFACE_H_ */