include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/irq.h>
  40 #include <linux/spinlock_types.h>
  41 #include <linux/semaphore.h>
  42 #include <linux/slab.h>
  43 #include <linux/vmalloc.h>
  44 #include <linux/radix-tree.h>
  45 #include <linux/workqueue.h>
  46 #include <linux/mempool.h>
  47 #include <linux/interrupt.h>
  48 #include <linux/idr.h>
  49 #include <linux/notifier.h>
  50
  51 #include <linux/mlx5/device.h>
  52 #include <linux/mlx5/doorbell.h>
  53 #include <linux/mlx5/eq.h>
  54 #include <linux/timecounter.h>
  55 #include <linux/ptp_clock_kernel.h>
  56
  57 enum {
  58         MLX5_BOARD_ID_LEN = 64,
  59         MLX5_MAX_NAME_LEN = 16,
  60 };
  61
  62 enum {
  63         /* one minute for the sake of bringup. Generally, commands must always
  64          * complete and we may need to increase this timeout value
  65          */
  66         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  67         MLX5_CMD_WQ_MAX_NAME    = 32,
  68 };
  69
  70 enum {
  71         CMD_OWNER_SW            = 0x0,
  72         CMD_OWNER_HW            = 0x1,
  73         CMD_STATUS_SUCCESS      = 0,
  74 };
  75
  76 enum mlx5_sqp_t {
  77         MLX5_SQP_SMI            = 0,
  78         MLX5_SQP_GSI            = 1,
  79         MLX5_SQP_IEEE_1588      = 2,
  80         MLX5_SQP_SNIFFER        = 3,
  81         MLX5_SQP_SYNC_UMR       = 4,
  82 };
  83
  84 enum {
  85         MLX5_MAX_PORTS  = 2,
  86 };
  87
  88 enum {
  89         MLX5_ATOMIC_MODE_OFFSET = 16,
  90         MLX5_ATOMIC_MODE_IB_COMP = 1,
  91         MLX5_ATOMIC_MODE_CX = 2,
  92         MLX5_ATOMIC_MODE_8B = 3,
  93         MLX5_ATOMIC_MODE_16B = 4,
  94         MLX5_ATOMIC_MODE_32B = 5,
  95         MLX5_ATOMIC_MODE_64B = 6,
  96         MLX5_ATOMIC_MODE_128B = 7,
  97         MLX5_ATOMIC_MODE_256B = 8,
  98 };
  99
 100 enum {
 101         MLX5_REG_QPTS            = 0x4002,
 102         MLX5_REG_QETCR           = 0x4005,
 103         MLX5_REG_QTCT            = 0x400a,
 104         MLX5_REG_QPDPM           = 0x4013,
 105         MLX5_REG_QCAM            = 0x4019,
 106         MLX5_REG_DCBX_PARAM      = 0x4020,
 107         MLX5_REG_DCBX_APP        = 0x4021,
 108         MLX5_REG_FPGA_CAP        = 0x4022,
 109         MLX5_REG_FPGA_CTRL       = 0x4023,
 110         MLX5_REG_FPGA_ACCESS_REG = 0x4024,
 111         MLX5_REG_PCAP            = 0x5001,
 112         MLX5_REG_PMTU            = 0x5003,
 113         MLX5_REG_PTYS            = 0x5004,
 114         MLX5_REG_PAOS            = 0x5006,
 115         MLX5_REG_PFCC            = 0x5007,
 116         MLX5_REG_PPCNT           = 0x5008,
 117         MLX5_REG_PPTB            = 0x500b,
 118         MLX5_REG_PBMC            = 0x500c,
 119         MLX5_REG_PMAOS           = 0x5012,
 120         MLX5_REG_PUDE            = 0x5009,
 121         MLX5_REG_PMPE            = 0x5010,
 122         MLX5_REG_PELC            = 0x500e,
 123         MLX5_REG_PVLC            = 0x500f,
 124         MLX5_REG_PCMR            = 0x5041,
 125         MLX5_REG_PMLP            = 0x5002,
 126         MLX5_REG_PPLM            = 0x5023,
 127         MLX5_REG_PCAM            = 0x507f,
 128         MLX5_REG_NODE_DESC       = 0x6001,
 129         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 130         MLX5_REG_MCIA            = 0x9014,
 131         MLX5_REG_MLCR            = 0x902b,
 132         MLX5_REG_MTRC_CAP        = 0x9040,
 133         MLX5_REG_MTRC_CONF       = 0x9041,
 134         MLX5_REG_MTRC_STDB       = 0x9042,
 135         MLX5_REG_MTRC_CTRL       = 0x9043,
 136         MLX5_REG_MPCNT           = 0x9051,
 137         MLX5_REG_MTPPS           = 0x9053,
 138         MLX5_REG_MTPPSE          = 0x9054,
 139         MLX5_REG_MPEGC           = 0x9056,
 140         MLX5_REG_MCQI            = 0x9061,
 141         MLX5_REG_MCC             = 0x9062,
 142         MLX5_REG_MCDA            = 0x9063,
 143         MLX5_REG_MCAM            = 0x907f,
 144 };
 145
 146 enum mlx5_qpts_trust_state {
 147         MLX5_QPTS_TRUST_PCP  = 1,
 148         MLX5_QPTS_TRUST_DSCP = 2,
 149 };
 150
 151 enum mlx5_dcbx_oper_mode {
 152         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 153         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 154 };
 155
 156 enum {
 157         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 158         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 159         MLX5_ATOMIC_OPS_EXTENDED_CMP_SWAP = 1 << 2,
 160         MLX5_ATOMIC_OPS_EXTENDED_FETCH_ADD = 1 << 3,
 161 };
 162
 163 enum mlx5_page_fault_resume_flags {
 164         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 165         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 166         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 167         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 168 };
 169
 170 enum dbg_rsc_type {
 171         MLX5_DBG_RSC_QP,
 172         MLX5_DBG_RSC_EQ,
 173         MLX5_DBG_RSC_CQ,
 174 };
 175
 176 enum port_state_policy {
 177         MLX5_POLICY_DOWN        = 0,
 178         MLX5_POLICY_UP          = 1,
 179         MLX5_POLICY_FOLLOW      = 2,
 180         MLX5_POLICY_INVALID     = 0xffffffff
 181 };
 182
 183 struct mlx5_field_desc {
 184         struct dentry          *dent;
 185         int                     i;
 186 };
 187
 188 struct mlx5_rsc_debug {
 189         struct mlx5_core_dev   *dev;
 190         void                   *object;
 191         enum dbg_rsc_type       type;
 192         struct dentry          *root;
 193         struct mlx5_field_desc  fields[0];
 194 };
 195
 196 enum mlx5_dev_event {
 197         MLX5_DEV_EVENT_SYS_ERROR = 128, /* 0 - 127 are FW events */
 198 };
 199
 200 enum mlx5_port_status {
 201         MLX5_PORT_UP        = 1,
 202         MLX5_PORT_DOWN      = 2,
 203 };
 204
 205 struct mlx5_bfreg_info {
 206         u32                    *sys_pages;
 207         int                     num_low_latency_bfregs;
 208         unsigned int           *count;
 209
 210         /*
 211          * protect bfreg allocation data structs
 212          */
 213         struct mutex            lock;
 214         u32                     ver;
 215         bool                    lib_uar_4k;
 216         u32                     num_sys_pages;
 217         u32                     num_static_sys_pages;
 218         u32                     total_num_bfregs;
 219         u32                     num_dyn_bfregs;
 220 };
 221
 222 struct mlx5_cmd_first {
 223         __be32          data[4];
 224 };
 225
 226 struct mlx5_cmd_msg {
 227         struct list_head                list;
 228         struct cmd_msg_cache           *parent;
 229         u32                             len;
 230         struct mlx5_cmd_first           first;
 231         struct mlx5_cmd_mailbox        *next;
 232 };
 233
 234 struct mlx5_cmd_debug {
 235         struct dentry          *dbg_root;
 236         struct dentry          *dbg_in;
 237         struct dentry          *dbg_out;
 238         struct dentry          *dbg_outlen;
 239         struct dentry          *dbg_status;
 240         struct dentry          *dbg_run;
 241         void                   *in_msg;
 242         void                   *out_msg;
 243         u8                      status;
 244         u16                     inlen;
 245         u16                     outlen;
 246 };
 247
 248 struct cmd_msg_cache {
 249         /* protect block chain allocations
 250          */
 251         spinlock_t              lock;
 252         struct list_head        head;
 253         unsigned int            max_inbox_size;
 254         unsigned int            num_ent;
 255 };
 256
 257 enum {
 258         MLX5_NUM_COMMAND_CACHES = 5,
 259 };
 260
 261 struct mlx5_cmd_stats {
 262         u64             sum;
 263         u64             n;
 264         struct dentry  *root;
 265         struct dentry  *avg;
 266         struct dentry  *count;
 267         /* protect command average calculations */
 268         spinlock_t      lock;
 269 };
 270
 271 struct mlx5_cmd {
 272         struct mlx5_nb    nb;
 273
 274         void           *cmd_alloc_buf;
 275         dma_addr_t      alloc_dma;
 276         int             alloc_size;
 277         void           *cmd_buf;
 278         dma_addr_t      dma;
 279         u16             cmdif_rev;
 280         u8              log_sz;
 281         u8              log_stride;
 282         int             max_reg_cmds;
 283         int             events;
 284         u32 __iomem    *vector;
 285
 286         /* protect command queue allocations
 287          */
 288         spinlock_t      alloc_lock;
 289
 290         /* protect token allocations
 291          */
 292         spinlock_t      token_lock;
 293         u8              token;
 294         unsigned long   bitmask;
 295         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 296         struct workqueue_struct *wq;
 297         struct semaphore sem;
 298         struct semaphore pages_sem;
 299         int     mode;
 300         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 301         struct dma_pool *pool;
 302         struct mlx5_cmd_debug dbg;
 303         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 304         int checksum_disabled;
 305         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 306 };
 307
 308 struct mlx5_port_caps {
 309         int     gid_table_len;
 310         int     pkey_table_len;
 311         u8      ext_port_cap;
 312         bool    has_smi;
 313 };
 314
 315 struct mlx5_cmd_mailbox {
 316         void           *buf;
 317         dma_addr_t      dma;
 318         struct mlx5_cmd_mailbox *next;
 319 };
 320
 321 struct mlx5_buf_list {
 322         void                   *buf;
 323         dma_addr_t              map;
 324 };
 325
 326 struct mlx5_frag_buf {
 327         struct mlx5_buf_list    *frags;
 328         int                     npages;
 329         int                     size;
 330         u8                      page_shift;
 331 };
 332
 333 struct mlx5_frag_buf_ctrl {
 334         struct mlx5_buf_list   *frags;
 335         u32                     sz_m1;
 336         u16                     frag_sz_m1;
 337         u16                     strides_offset;
 338         u8                      log_sz;
 339         u8                      log_stride;
 340         u8                      log_frag_strides;
 341 };
 342
 343 struct mlx5_core_psv {
 344         u32     psv_idx;
 345         struct psv_layout {
 346                 u32     pd;
 347                 u16     syndrome;
 348                 u16     reserved;
 349                 u16     bg;
 350                 u16     app_tag;
 351                 u32     ref_tag;
 352         } psv;
 353 };
 354
 355 struct mlx5_core_sig_ctx {
 356         struct mlx5_core_psv    psv_memory;
 357         struct mlx5_core_psv    psv_wire;
 358         struct ib_sig_err       err_item;
 359         bool                    sig_status_checked;
 360         bool                    sig_err_exists;
 361         u32                     sigerr_count;
 362 };
 363
 364 enum {
 365         MLX5_MKEY_MR = 1,
 366         MLX5_MKEY_MW,
 367 };
 368
 369 struct mlx5_core_mkey {
 370         u64                     iova;
 371         u64                     size;
 372         u32                     key;
 373         u32                     pd;
 374         u32                     type;
 375 };
 376
 377 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 378
 379 enum mlx5_res_type {
 380         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 381         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 382         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 383         MLX5_RES_SRQ    = 3,
 384         MLX5_RES_XSRQ   = 4,
 385         MLX5_RES_XRQ    = 5,
 386         MLX5_RES_DCT    = MLX5_EVENT_QUEUE_TYPE_DCT,
 387 };
 388
 389 struct mlx5_core_rsc_common {
 390         enum mlx5_res_type      res;
 391         atomic_t                refcount;
 392         struct completion       free;
 393 };
 394
 395 struct mlx5_uars_page {
 396         void __iomem           *map;
 397         bool                    wc;
 398         u32                     index;
 399         struct list_head        list;
 400         unsigned int            bfregs;
 401         unsigned long          *reg_bitmap; /* for non fast path bf regs */
 402         unsigned long          *fp_bitmap;
 403         unsigned int            reg_avail;
 404         unsigned int            fp_avail;
 405         struct kref             ref_count;
 406         struct mlx5_core_dev   *mdev;
 407 };
 408
 409 struct mlx5_bfreg_head {
 410         /* protect blue flame registers allocations */
 411         struct mutex            lock;
 412         struct list_head        list;
 413 };
 414
 415 struct mlx5_bfreg_data {
 416         struct mlx5_bfreg_head  reg_head;
 417         struct mlx5_bfreg_head  wc_head;
 418 };
 419
 420 struct mlx5_sq_bfreg {
 421         void __iomem           *map;
 422         struct mlx5_uars_page  *up;
 423         bool                    wc;
 424         u32                     index;
 425         unsigned int            offset;
 426 };
 427
 428 struct mlx5_core_health {
 429         struct health_buffer __iomem   *health;
 430         __be32 __iomem                 *health_counter;
 431         struct timer_list               timer;
 432         u32                             prev;
 433         int                             miss_counter;
 434         bool                            sick;
 435         /* wq spinlock to synchronize draining */
 436         spinlock_t                      wq_lock;
 437         struct workqueue_struct        *wq;
 438         unsigned long                   flags;
 439         struct work_struct              work;
 440         struct delayed_work             recover_work;
 441 };
 442
 443 struct mlx5_qp_table {
 444         struct notifier_block   nb;
 445
 446         /* protect radix tree
 447          */
 448         spinlock_t              lock;
 449         struct radix_tree_root  tree;
 450 };
 451
 452 struct mlx5_mkey_table {
 453         /* protect radix tree
 454          */
 455         rwlock_t                lock;
 456         struct radix_tree_root  tree;
 457 };
 458
 459 struct mlx5_vf_context {
 460         int     enabled;
 461         u64     port_guid;
 462         u64     node_guid;
 463         enum port_state_policy  policy;
 464 };
 465
 466 struct mlx5_core_sriov {
 467         struct mlx5_vf_context  *vfs_ctx;
 468         int                     num_vfs;
 469         int                     enabled_vfs;
 470 };
 471
 472 struct mlx5_fc_stats {
 473         spinlock_t counters_idr_lock; /* protects counters_idr */
 474         struct idr counters_idr;
 475         struct list_head counters;
 476         struct llist_head addlist;
 477         struct llist_head dellist;
 478
 479         struct workqueue_struct *wq;
 480         struct delayed_work work;
 481         unsigned long next_query;
 482         unsigned long sampling_interval; /* jiffies */
 483 };
 484
 485 struct mlx5_events;
 486 struct mlx5_mpfs;
 487 struct mlx5_eswitch;
 488 struct mlx5_lag;
 489 struct mlx5_eq_table;
 490
 491 struct mlx5_rate_limit {
 492         u32                     rate;
 493         u32                     max_burst_sz;
 494         u16                     typical_pkt_sz;
 495 };
 496
 497 struct mlx5_rl_entry {
 498         struct mlx5_rate_limit  rl;
 499         u16                     index;
 500         u16                     refcount;
 501 };
 502
 503 struct mlx5_rl_table {
 504         /* protect rate limit table */
 505         struct mutex            rl_lock;
 506         u16                     max_size;
 507         u32                     max_rate;
 508         u32                     min_rate;
 509         struct mlx5_rl_entry   *rl_entry;
 510 };
 511
 512 struct mlx5_priv {
 513         char                    name[MLX5_MAX_NAME_LEN];
 514         struct mlx5_eq_table    *eq_table;
 515
 516         /* pages stuff */
 517         struct mlx5_nb          pg_nb;
 518         struct workqueue_struct *pg_wq;
 519         struct rb_root          page_root;
 520         int                     fw_pages;
 521         atomic_t                reg_pages;
 522         struct list_head        free_list;
 523         int                     vfs_pages;
 524
 525         struct mlx5_core_health health;
 526
 527         /* start: qp staff */
 528         struct mlx5_qp_table    qp_table;
 529         struct dentry          *qp_debugfs;
 530         struct dentry          *eq_debugfs;
 531         struct dentry          *cq_debugfs;
 532         struct dentry          *cmdif_debugfs;
 533         /* end: qp staff */
 534
 535         /* start: mkey staff */
 536         struct mlx5_mkey_table  mkey_table;
 537         /* end: mkey staff */
 538
 539         /* start: alloc staff */
 540         /* protect buffer alocation according to numa node */
 541         struct mutex            alloc_mutex;
 542         int                     numa_node;
 543
 544         struct mutex            pgdir_mutex;
 545         struct list_head        pgdir_list;
 546         /* end: alloc staff */
 547         struct dentry          *dbg_root;
 548
 549         /* protect mkey key part */
 550         spinlock_t              mkey_lock;
 551         u8                      mkey_key;
 552
 553         struct list_head        dev_list;
 554         struct list_head        ctx_list;
 555         spinlock_t              ctx_lock;
 556         struct mlx5_events      *events;
 557
 558         struct mlx5_flow_steering *steering;
 559         struct mlx5_mpfs        *mpfs;
 560         struct mlx5_eswitch     *eswitch;
 561         struct mlx5_core_sriov  sriov;
 562         struct mlx5_lag         *lag;
 563         unsigned long           pci_dev_data;
 564         struct mlx5_fc_stats            fc_stats;
 565         struct mlx5_rl_table            rl_table;
 566
 567         struct mlx5_bfreg_data          bfregs;
 568         struct mlx5_uars_page          *uar;
 569 };
 570
 571 enum mlx5_device_state {
 572         MLX5_DEVICE_STATE_UP,
 573         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 574 };
 575
 576 enum mlx5_interface_state {
 577         MLX5_INTERFACE_STATE_UP = BIT(0),
 578 };
 579
 580 enum mlx5_pci_status {
 581         MLX5_PCI_STATUS_DISABLED,
 582         MLX5_PCI_STATUS_ENABLED,
 583 };
 584
 585 enum mlx5_pagefault_type_flags {
 586         MLX5_PFAULT_REQUESTOR = 1 << 0,
 587         MLX5_PFAULT_WRITE     = 1 << 1,
 588         MLX5_PFAULT_RDMA      = 1 << 2,
 589 };
 590
 591 struct mlx5_td {
 592         struct list_head tirs_list;
 593         u32              tdn;
 594 };
 595
 596 struct mlx5e_resources {
 597         u32                        pdn;
 598         struct mlx5_td             td;
 599         struct mlx5_core_mkey      mkey;
 600         struct mlx5_sq_bfreg       bfreg;
 601 };
 602
 603 #define MLX5_MAX_RESERVED_GIDS 8
 604
 605 struct mlx5_rsvd_gids {
 606         unsigned int start;
 607         unsigned int count;
 608         struct ida ida;
 609 };
 610
 611 #define MAX_PIN_NUM     8
 612 struct mlx5_pps {
 613         u8                         pin_caps[MAX_PIN_NUM];
 614         struct work_struct         out_work;
 615         u64                        start[MAX_PIN_NUM];
 616         u8                         enabled;
 617 };
 618
 619 struct mlx5_clock {
 620         struct mlx5_core_dev      *mdev;
 621         struct mlx5_nb             pps_nb;
 622         seqlock_t                  lock;
 623         struct cyclecounter        cycles;
 624         struct timecounter         tc;
 625         struct hwtstamp_config     hwtstamp_config;
 626         u32                        nominal_c_mult;
 627         unsigned long              overflow_period;
 628         struct delayed_work        overflow_work;
 629         struct ptp_clock          *ptp;
 630         struct ptp_clock_info      ptp_info;
 631         struct mlx5_pps            pps_info;
 632 };
 633
 634 struct mlx5_fw_tracer;
 635 struct mlx5_vxlan;
 636
 637 struct mlx5_core_dev {
 638         struct pci_dev         *pdev;
 639         /* sync pci state */
 640         struct mutex            pci_status_mutex;
 641         enum mlx5_pci_status    pci_status;
 642         u8                      rev_id;
 643         char                    board_id[MLX5_BOARD_ID_LEN];
 644         struct mlx5_cmd         cmd;
 645         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 646         struct {
 647                 u32 hca_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 648                 u32 hca_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 649                 u32 pcam[MLX5_ST_SZ_DW(pcam_reg)];
 650                 u32 mcam[MLX5_ST_SZ_DW(mcam_reg)];
 651                 u32 fpga[MLX5_ST_SZ_DW(fpga_cap)];
 652                 u32 qcam[MLX5_ST_SZ_DW(qcam_reg)];
 653         } caps;
 654         u64                     sys_image_guid;
 655         phys_addr_t             iseg_base;
 656         struct mlx5_init_seg __iomem *iseg;
 657         enum mlx5_device_state  state;
 658         /* sync interface state */
 659         struct mutex            intf_state_mutex;
 660         unsigned long           intf_state;
 661         struct mlx5_priv        priv;
 662         struct mlx5_profile     *profile;
 663         atomic_t                num_qps;
 664         u32                     issi;
 665         struct mlx5e_resources  mlx5e_res;
 666         struct mlx5_vxlan       *vxlan;
 667         struct {
 668                 struct mlx5_rsvd_gids   reserved_gids;
 669                 u32                     roce_en;
 670         } roce;
 671 #ifdef CONFIG_MLX5_FPGA
 672         struct mlx5_fpga_device *fpga;
 673 #endif
 674         struct mlx5_clock        clock;
 675         struct mlx5_ib_clock_info  *clock_info;
 676         struct page             *clock_info_page;
 677         struct mlx5_fw_tracer   *tracer;
 678 };
 679
 680 struct mlx5_db {
 681         __be32                  *db;
 682         union {
 683                 struct mlx5_db_pgdir            *pgdir;
 684                 struct mlx5_ib_user_db_page     *user_page;
 685         }                       u;
 686         dma_addr_t              dma;
 687         int                     index;
 688 };
 689
 690 enum {
 691         MLX5_COMP_EQ_SIZE = 1024,
 692 };
 693
 694 enum {
 695         MLX5_PTYS_IB = 1 << 0,
 696         MLX5_PTYS_EN = 1 << 2,
 697 };
 698
 699 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 700
 701 enum {
 702         MLX5_CMD_ENT_STATE_PENDING_COMP,
 703 };
 704
 705 struct mlx5_cmd_work_ent {
 706         unsigned long           state;
 707         struct mlx5_cmd_msg    *in;
 708         struct mlx5_cmd_msg    *out;
 709         void                   *uout;
 710         int                     uout_size;
 711         mlx5_cmd_cbk_t          callback;
 712         struct delayed_work     cb_timeout_work;
 713         void                   *context;
 714         int                     idx;
 715         struct completion       done;
 716         struct mlx5_cmd        *cmd;
 717         struct work_struct      work;
 718         struct mlx5_cmd_layout *lay;
 719         int                     ret;
 720         int                     page_queue;
 721         u8                      status;
 722         u8                      token;
 723         u64                     ts1;
 724         u64                     ts2;
 725         u16                     op;
 726         bool                    polling;
 727 };
 728
 729 struct mlx5_pas {
 730         u64     pa;
 731         u8      log_sz;
 732 };
 733
 734 enum phy_port_state {
 735         MLX5_AAA_111
 736 };
 737
 738 struct mlx5_hca_vport_context {
 739         u32                     field_select;
 740         bool                    sm_virt_aware;
 741         bool                    has_smi;
 742         bool                    has_raw;
 743         enum port_state_policy  policy;
 744         enum phy_port_state     phys_state;
 745         enum ib_port_state      vport_state;
 746         u8                      port_physical_state;
 747         u64                     sys_image_guid;
 748         u64                     port_guid;
 749         u64                     node_guid;
 750         u32                     cap_mask1;
 751         u32                     cap_mask1_perm;
 752         u16                     cap_mask2;
 753         u16                     cap_mask2_perm;
 754         u16                     lid;
 755         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 756         u8                      lmc;
 757         u8                      subnet_timeout;
 758         u16                     sm_lid;
 759         u8                      sm_sl;
 760         u16                     qkey_violation_counter;
 761         u16                     pkey_violation_counter;
 762         bool                    grh_required;
 763 };
 764
 765 static inline void *mlx5_buf_offset(struct mlx5_frag_buf *buf, int offset)
 766 {
 767                 return buf->frags->buf + offset;
 768 }
 769
 770 #define STRUCT_FIELD(header, field) \
 771         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 772         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 773
 774 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 775 {
 776         return pci_get_drvdata(pdev);
 777 }
 778
 779 extern struct dentry *mlx5_debugfs_root;
 780
 781 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 782 {
 783         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 784 }
 785
 786 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 787 {
 788         return ioread32be(&dev->iseg->fw_rev) >> 16;
 789 }
 790
 791 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 792 {
 793         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 794 }
 795
 796 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 797 {
 798         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 799 }
 800
 801 static inline u32 mlx5_base_mkey(const u32 key)
 802 {
 803         return key & 0xffffff00u;
 804 }
 805
 806 static inline void mlx5_init_fbc_offset(struct mlx5_buf_list *frags,
 807                                         u8 log_stride, u8 log_sz,
 808                                         u16 strides_offset,
 809                                         struct mlx5_frag_buf_ctrl *fbc)
 810 {
 811         fbc->frags      = frags;
 812         fbc->log_stride = log_stride;
 813         fbc->log_sz     = log_sz;
 814         fbc->sz_m1      = (1 << fbc->log_sz) - 1;
 815         fbc->log_frag_strides = PAGE_SHIFT - fbc->log_stride;
 816         fbc->frag_sz_m1 = (1 << fbc->log_frag_strides) - 1;
 817         fbc->strides_offset = strides_offset;
 818 }
 819
 820 static inline void mlx5_init_fbc(struct mlx5_buf_list *frags,
 821                                  u8 log_stride, u8 log_sz,
 822                                  struct mlx5_frag_buf_ctrl *fbc)
 823 {
 824         mlx5_init_fbc_offset(frags, log_stride, log_sz, 0, fbc);
 825 }
 826
 827 static inline void *mlx5_frag_buf_get_wqe(struct mlx5_frag_buf_ctrl *fbc,
 828                                           u32 ix)
 829 {
 830         unsigned int frag;
 831
 832         ix  += fbc->strides_offset;
 833         frag = ix >> fbc->log_frag_strides;
 834
 835         return fbc->frags[frag].buf + ((fbc->frag_sz_m1 & ix) << fbc->log_stride);
 836 }
 837
 838 static inline u32
 839 mlx5_frag_buf_get_idx_last_contig_stride(struct mlx5_frag_buf_ctrl *fbc, u32 ix)
 840 {
 841         u32 last_frag_stride_idx = (ix + fbc->strides_offset) | fbc->frag_sz_m1;
 842
 843         return min_t(u32, last_frag_stride_idx - fbc->strides_offset, fbc->sz_m1);
 844 }
 845
 846 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 847 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 848 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 849 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 850
 851 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 852                   int out_size);
 853 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 854                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 855                      void *context);
 856 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
 857                           void *out, int out_size);
 858 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 859
 860 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 861 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 862 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 863 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 864 int mlx5_health_init(struct mlx5_core_dev *dev);
 865 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 866 void mlx5_stop_health_poll(struct mlx5_core_dev *dev, bool disable_health);
 867 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 868 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
 869 void mlx5_drain_health_recovery(struct mlx5_core_dev *dev);
 870 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 871                         struct mlx5_frag_buf *buf, int node);
 872 int mlx5_buf_alloc(struct mlx5_core_dev *dev,
 873                    int size, struct mlx5_frag_buf *buf);
 874 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 875 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 876                              struct mlx5_frag_buf *buf, int node);
 877 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 878 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 879                                                       gfp_t flags, int npages);
 880 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 881                                  struct mlx5_cmd_mailbox *head);
 882 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
 883 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
 884 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 885                              struct mlx5_core_mkey *mkey,
 886                              u32 *in, int inlen,
 887                              u32 *out, int outlen,
 888                              mlx5_cmd_cbk_t callback, void *context);
 889 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 890                           struct mlx5_core_mkey *mkey,
 891                           u32 *in, int inlen);
 892 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
 893                            struct mlx5_core_mkey *mkey);
 894 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
 895                          u32 *out, int outlen);
 896 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 897 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 898 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 899                       u16 opmod, u8 port);
 900 int mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 901 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 902 void mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 903 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 904 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 905                                  s32 npages);
 906 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 907 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 908 void mlx5_register_debugfs(void);
 909 void mlx5_unregister_debugfs(void);
 910
 911 void mlx5_fill_page_array(struct mlx5_frag_buf *buf, __be64 *pas);
 912 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
 913 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
 914                     unsigned int *irqn);
 915 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 916 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 917
 918 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
 919 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
 920 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
 921                          int size_in, void *data_out, int size_out,
 922                          u16 reg_num, int arg, int write);
 923
 924 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
 925 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
 926                        int node);
 927 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
 928
 929 const char *mlx5_command_str(int command);
 930 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
 931 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
 932 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
 933                          int npsvs, u32 *sig_index);
 934 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
 935 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
 936 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
 937                         struct mlx5_odp_caps *odp_caps);
 938 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
 939                              u8 port_num, void *out, size_t sz);
 940 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 941 int mlx5_core_page_fault_resume(struct mlx5_core_dev *dev, u32 token,
 942                                 u32 wq_num, u8 type, int error);
 943 #endif
 944
 945 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
 946 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
 947 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u16 *index,
 948                      struct mlx5_rate_limit *rl);
 949 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, struct mlx5_rate_limit *rl);
 950 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
 951 bool mlx5_rl_are_equal(struct mlx5_rate_limit *rl_0,
 952                        struct mlx5_rate_limit *rl_1);
 953 int mlx5_alloc_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg,
 954                      bool map_wc, bool fast_path);
 955 void mlx5_free_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg);
 956
 957 unsigned int mlx5_comp_vectors_count(struct mlx5_core_dev *dev);
 958 struct cpumask *
 959 mlx5_comp_irq_get_affinity_mask(struct mlx5_core_dev *dev, int vector);
 960 unsigned int mlx5_core_reserved_gids_count(struct mlx5_core_dev *dev);
 961 int mlx5_core_roce_gid_set(struct mlx5_core_dev *dev, unsigned int index,
 962                            u8 roce_version, u8 roce_l3_type, const u8 *gid,
 963                            const u8 *mac, bool vlan, u16 vlan_id, u8 port_num);
 964
 965 static inline int fw_initializing(struct mlx5_core_dev *dev)
 966 {
 967         return ioread32be(&dev->iseg->initializing) >> 31;
 968 }
 969
 970 static inline u32 mlx5_mkey_to_idx(u32 mkey)
 971 {
 972         return mkey >> 8;
 973 }
 974
 975 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
 976 {
 977         return mkey_idx << 8;
 978 }
 979
 980 static inline u8 mlx5_mkey_variant(u32 mkey)
 981 {
 982         return mkey & 0xff;
 983 }
 984
 985 enum {
 986         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
 987         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
 988 };
 989
 990 enum {
 991         MR_CACHE_LAST_STD_ENTRY = 20,
 992         MLX5_IMR_MTT_CACHE_ENTRY,
 993         MLX5_IMR_KSM_CACHE_ENTRY,
 994         MAX_MR_CACHE_ENTRIES
 995 };
 996
 997 enum {
 998         MLX5_INTERFACE_PROTOCOL_IB  = 0,
 999         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1000 };
1001
1002 struct mlx5_interface {
1003         void *                  (*add)(struct mlx5_core_dev *dev);
1004         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1005         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1006         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1007         int                     protocol;
1008         struct list_head        list;
1009 };
1010
1011 int mlx5_register_interface(struct mlx5_interface *intf);
1012 void mlx5_unregister_interface(struct mlx5_interface *intf);
1013 int mlx5_notifier_register(struct mlx5_core_dev *dev, struct notifier_block *nb);
1014 int mlx5_notifier_unregister(struct mlx5_core_dev *dev, struct notifier_block *nb);
1015
1016 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1017
1018 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1019 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1020 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1021 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1022 int mlx5_lag_query_cong_counters(struct mlx5_core_dev *dev,
1023                                  u64 *values,
1024                                  int num_counters,
1025                                  size_t *offsets);
1026 struct mlx5_uars_page *mlx5_get_uars_page(struct mlx5_core_dev *mdev);
1027 void mlx5_put_uars_page(struct mlx5_core_dev *mdev, struct mlx5_uars_page *up);
1028
1029 #ifdef CONFIG_MLX5_CORE_IPOIB
1030 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1031                                           struct ib_device *ibdev,
1032                                           const char *name,
1033                                           void (*setup)(struct net_device *));
1034 #endif /* CONFIG_MLX5_CORE_IPOIB */
1035 int mlx5_rdma_rn_get_params(struct mlx5_core_dev *mdev,
1036                             struct ib_device *device,
1037                             struct rdma_netdev_alloc_params *params);
1038
1039 struct mlx5_profile {
1040         u64     mask;
1041         u8      log_max_qp;
1042         struct {
1043                 int     size;
1044                 int     limit;
1045         } mr_cache[MAX_MR_CACHE_ENTRIES];
1046 };
1047
1048 enum {
1049         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1050 };
1051
1052 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1053 {
1054         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1055 }
1056
1057 #define MLX5_TOTAL_VPORTS(mdev) (1 + pci_sriov_get_totalvfs((mdev)->pdev))
1058 #define MLX5_VPORT_MANAGER(mdev) \
1059         (MLX5_CAP_GEN(mdev, vport_group_manager) && \
1060          (MLX5_CAP_GEN(mdev, port_type) == MLX5_CAP_PORT_TYPE_ETH) && \
1061          mlx5_core_is_pf(mdev))
1062
1063 static inline int mlx5_get_gid_table_len(u16 param)
1064 {
1065         if (param > 4) {
1066                 pr_warn("gid table length is zero\n");
1067                 return 0;
1068         }
1069
1070         return 8 * (1 << param);
1071 }
1072
1073 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1074 {
1075         return !!(dev->priv.rl_table.max_size);
1076 }
1077
1078 static inline int mlx5_core_is_mp_slave(struct mlx5_core_dev *dev)
1079 {
1080         return MLX5_CAP_GEN(dev, affiliate_nic_vport_criteria) &&
1081                MLX5_CAP_GEN(dev, num_vhca_ports) <= 1;
1082 }
1083
1084 static inline int mlx5_core_is_mp_master(struct mlx5_core_dev *dev)
1085 {
1086         return MLX5_CAP_GEN(dev, num_vhca_ports) > 1;
1087 }
1088
1089 static inline int mlx5_core_mp_enabled(struct mlx5_core_dev *dev)
1090 {
1091         return mlx5_core_is_mp_slave(dev) ||
1092                mlx5_core_is_mp_master(dev);
1093 }
1094
1095 static inline int mlx5_core_native_port_num(struct mlx5_core_dev *dev)
1096 {
1097         if (!mlx5_core_mp_enabled(dev))
1098                 return 1;
1099
1100         return MLX5_CAP_GEN(dev, native_port_num);
1101 }
1102
1103 enum {
1104         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1105 };
1106
1107 #endif /* MLX5_DRIVER_H */