drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <drm/ttm/ttm_bo_api.h>
  40 #include <drm/ttm/ttm_bo_driver.h>
  41 #include <drm/ttm/ttm_placement.h>
  42 #include <drm/ttm/ttm_module.h>
  43 #include <drm/ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include <kgd_kfd_interface.h>
  50
  51 #include "amd_shared.h"
  52 #include "amdgpu_mode.h"
  53 #include "amdgpu_ih.h"
  54 #include "amdgpu_irq.h"
  55 #include "amdgpu_ucode.h"
  56 #include "amdgpu_ttm.h"
  57 #include "amdgpu_psp.h"
  58 #include "amdgpu_gds.h"
  59 #include "amdgpu_sync.h"
  60 #include "amdgpu_ring.h"
  61 #include "amdgpu_vm.h"
  62 #include "amd_powerplay.h"
  63 #include "amdgpu_dpm.h"
  64 #include "amdgpu_acp.h"
  65 #include "amdgpu_uvd.h"
  66 #include "amdgpu_vce.h"
  67 #include "amdgpu_vcn.h"
  68
  69 #include "gpu_scheduler.h"
  70 #include "amdgpu_virt.h"
  71 #include "amdgpu_gart.h"
  72
  73 /*
  74  * Modules parameters.
  75  */
  76 extern int amdgpu_modeset;
  77 extern int amdgpu_vram_limit;
  78 extern int amdgpu_gart_size;
  79 extern int amdgpu_moverate;
  80 extern int amdgpu_benchmarking;
  81 extern int amdgpu_testing;
  82 extern int amdgpu_audio;
  83 extern int amdgpu_disp_priority;
  84 extern int amdgpu_hw_i2c;
  85 extern int amdgpu_pcie_gen2;
  86 extern int amdgpu_msi;
  87 extern int amdgpu_lockup_timeout;
  88 extern int amdgpu_dpm;
  89 extern int amdgpu_fw_load_type;
  90 extern int amdgpu_aspm;
  91 extern int amdgpu_runtime_pm;
  92 extern unsigned amdgpu_ip_block_mask;
  93 extern int amdgpu_bapm;
  94 extern int amdgpu_deep_color;
  95 extern int amdgpu_vm_size;
  96 extern int amdgpu_vm_block_size;
  97 extern int amdgpu_vm_fault_stop;
  98 extern int amdgpu_vm_debug;
  99 extern int amdgpu_vm_update_mode;
 100 extern int amdgpu_sched_jobs;
 101 extern int amdgpu_sched_hw_submission;
 102 extern int amdgpu_no_evict;
 103 extern int amdgpu_direct_gma_size;
 104 extern unsigned amdgpu_pcie_gen_cap;
 105 extern unsigned amdgpu_pcie_lane_cap;
 106 extern unsigned amdgpu_cg_mask;
 107 extern unsigned amdgpu_pg_mask;
 108 extern char *amdgpu_disable_cu;
 109 extern char *amdgpu_virtual_display;
 110 extern unsigned amdgpu_pp_feature_mask;
 111 extern int amdgpu_vram_page_split;
 112 extern int amdgpu_ngg;
 113 extern int amdgpu_prim_buf_per_se;
 114 extern int amdgpu_pos_buf_per_se;
 115 extern int amdgpu_cntl_sb_buf_per_se;
 116 extern int amdgpu_param_buf_per_se;
 117 extern int amdgpu_job_hang_limit;
 118 extern int amdgpu_lbpw;
 119
 120 #ifdef CONFIG_DRM_AMDGPU_SI
 121 extern int amdgpu_si_support;
 122 #endif
 123 #ifdef CONFIG_DRM_AMDGPU_CIK
 124 extern int amdgpu_cik_support;
 125 #endif
 126
 127 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 128 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 129 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 130 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 131 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 132 #define AMDGPU_IB_POOL_SIZE                     16
 133 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 134 #define AMDGPUFB_CONN_LIMIT                     4
 135 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 136
 137 /* max number of IP instances */
 138 #define AMDGPU_MAX_SDMA_INSTANCES               2
 139
 140 /* hard reset data */
 141 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 142
 143 /* reset flags */
 144 #define AMDGPU_RESET_GFX                        (1 << 0)
 145 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 146 #define AMDGPU_RESET_DMA                        (1 << 2)
 147 #define AMDGPU_RESET_CP                         (1 << 3)
 148 #define AMDGPU_RESET_GRBM                       (1 << 4)
 149 #define AMDGPU_RESET_DMA1                       (1 << 5)
 150 #define AMDGPU_RESET_RLC                        (1 << 6)
 151 #define AMDGPU_RESET_SEM                        (1 << 7)
 152 #define AMDGPU_RESET_IH                         (1 << 8)
 153 #define AMDGPU_RESET_VMC                        (1 << 9)
 154 #define AMDGPU_RESET_MC                         (1 << 10)
 155 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 156 #define AMDGPU_RESET_UVD                        (1 << 12)
 157 #define AMDGPU_RESET_VCE                        (1 << 13)
 158 #define AMDGPU_RESET_VCE1                       (1 << 14)
 159
 160 /* GFX current status */
 161 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 162 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 163 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 164 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 165 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 166
 167 /* max cursor sizes (in pixels) */
 168 #define CIK_CURSOR_WIDTH 128
 169 #define CIK_CURSOR_HEIGHT 128
 170
 171 struct amdgpu_device;
 172 struct amdgpu_ib;
 173 struct amdgpu_cs_parser;
 174 struct amdgpu_job;
 175 struct amdgpu_irq_src;
 176 struct amdgpu_fpriv;
 177
 178 enum amdgpu_cp_irq {
 179         AMDGPU_CP_IRQ_GFX_EOP = 0,
 180         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 181         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 182         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 183         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 184         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 185         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 186         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 187         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 188
 189         AMDGPU_CP_IRQ_LAST
 190 };
 191
 192 enum amdgpu_sdma_irq {
 193         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 194         AMDGPU_SDMA_IRQ_TRAP1,
 195
 196         AMDGPU_SDMA_IRQ_LAST
 197 };
 198
 199 enum amdgpu_thermal_irq {
 200         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 201         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 202
 203         AMDGPU_THERMAL_IRQ_LAST
 204 };
 205
 206 enum amdgpu_kiq_irq {
 207         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 208         AMDGPU_CP_KIQ_IRQ_LAST
 209 };
 210
 211 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 212                                   enum amd_ip_block_type block_type,
 213                                   enum amd_clockgating_state state);
 214 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 215                                   enum amd_ip_block_type block_type,
 216                                   enum amd_powergating_state state);
 217 void amdgpu_get_clockgating_state(struct amdgpu_device *adev, u32 *flags);
 218 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
 219                          enum amd_ip_block_type block_type);
 220 bool amdgpu_is_idle(struct amdgpu_device *adev,
 221                     enum amd_ip_block_type block_type);
 222
 223 #define AMDGPU_MAX_IP_NUM 16
 224
 225 struct amdgpu_ip_block_status {
 226         bool valid;
 227         bool sw;
 228         bool hw;
 229         bool late_initialized;
 230         bool hang;
 231 };
 232
 233 struct amdgpu_ip_block_version {
 234         const enum amd_ip_block_type type;
 235         const u32 major;
 236         const u32 minor;
 237         const u32 rev;
 238         const struct amd_ip_funcs *funcs;
 239 };
 240
 241 struct amdgpu_ip_block {
 242         struct amdgpu_ip_block_status status;
 243         const struct amdgpu_ip_block_version *version;
 244 };
 245
 246 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 247                                 enum amd_ip_block_type type,
 248                                 u32 major, u32 minor);
 249
 250 struct amdgpu_ip_block * amdgpu_get_ip_block(struct amdgpu_device *adev,
 251                                              enum amd_ip_block_type type);
 252
 253 int amdgpu_ip_block_add(struct amdgpu_device *adev,
 254                         const struct amdgpu_ip_block_version *ip_block_version);
 255
 256 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 257 struct amdgpu_buffer_funcs {
 258         /* maximum bytes in a single operation */
 259         uint32_t        copy_max_bytes;
 260
 261         /* number of dw to reserve per operation */
 262         unsigned        copy_num_dw;
 263
 264         /* used for buffer migration */
 265         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 266                                  /* src addr in bytes */
 267                                  uint64_t src_offset,
 268                                  /* dst addr in bytes */
 269                                  uint64_t dst_offset,
 270                                  /* number of byte to transfer */
 271                                  uint32_t byte_count);
 272
 273         /* maximum bytes in a single operation */
 274         uint32_t        fill_max_bytes;
 275
 276         /* number of dw to reserve per operation */
 277         unsigned        fill_num_dw;
 278
 279         /* used for buffer clearing */
 280         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 281                                  /* value to write to memory */
 282                                  uint32_t src_data,
 283                                  /* dst addr in bytes */
 284                                  uint64_t dst_offset,
 285                                  /* number of byte to fill */
 286                                  uint32_t byte_count);
 287 };
 288
 289 /* provided by hw blocks that can write ptes, e.g., sdma */
 290 struct amdgpu_vm_pte_funcs {
 291         /* copy pte entries from GART */
 292         void (*copy_pte)(struct amdgpu_ib *ib,
 293                          uint64_t pe, uint64_t src,
 294                          unsigned count);
 295         /* write pte one entry at a time with addr mapping */
 296         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 297                           uint64_t value, unsigned count,
 298                           uint32_t incr);
 299         /* for linear pte/pde updates without addr mapping */
 300         void (*set_pte_pde)(struct amdgpu_ib *ib,
 301                             uint64_t pe,
 302                             uint64_t addr, unsigned count,
 303                             uint32_t incr, uint64_t flags);
 304 };
 305
 306 /* provided by the gmc block */
 307 struct amdgpu_gart_funcs {
 308         /* flush the vm tlb via mmio */
 309         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 310                               uint32_t vmid);
 311         /* write pte/pde updates using the cpu */
 312         int (*set_pte_pde)(struct amdgpu_device *adev,
 313                            void *cpu_pt_addr, /* cpu addr of page table */
 314                            uint32_t gpu_page_idx, /* pte/pde to update */
 315                            uint64_t addr, /* addr to write into pte/pde */
 316                            uint64_t flags); /* access flags */
 317         /* enable/disable PRT support */
 318         void (*set_prt)(struct amdgpu_device *adev, bool enable);
 319         /* set pte flags based per asic */
 320         uint64_t (*get_vm_pte_flags)(struct amdgpu_device *adev,
 321                                      uint32_t flags);
 322         /* get the pde for a given mc addr */
 323         u64 (*get_vm_pde)(struct amdgpu_device *adev, u64 addr);
 324         uint32_t (*get_invalidate_req)(unsigned int vm_id);
 325 };
 326
 327 /* provided by the ih block */
 328 struct amdgpu_ih_funcs {
 329         /* ring read/write ptr handling, called from interrupt context */
 330         u32 (*get_wptr)(struct amdgpu_device *adev);
 331         void (*decode_iv)(struct amdgpu_device *adev,
 332                           struct amdgpu_iv_entry *entry);
 333         void (*set_rptr)(struct amdgpu_device *adev);
 334 };
 335
 336 /*
 337  * BIOS.
 338  */
 339 bool amdgpu_get_bios(struct amdgpu_device *adev);
 340 bool amdgpu_read_bios(struct amdgpu_device *adev);
 341
 342 /*
 343  * Dummy page
 344  */
 345 struct amdgpu_dummy_page {
 346         struct page     *page;
 347         dma_addr_t      addr;
 348 };
 349 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 350 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 351
 352
 353 /*
 354  * Clocks
 355  */
 356
 357 #define AMDGPU_MAX_PPLL 3
 358
 359 struct amdgpu_clock {
 360         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 361         struct amdgpu_pll spll;
 362         struct amdgpu_pll mpll;
 363         /* 10 Khz units */
 364         uint32_t default_mclk;
 365         uint32_t default_sclk;
 366         uint32_t default_dispclk;
 367         uint32_t current_dispclk;
 368         uint32_t dp_extclk;
 369         uint32_t max_pixel_clock;
 370 };
 371
 372 /*
 373  * BO.
 374  */
 375 struct amdgpu_bo_list_entry {
 376         struct amdgpu_bo                *robj;
 377         struct ttm_validate_buffer      tv;
 378         struct amdgpu_bo_va             *bo_va;
 379         uint32_t                        priority;
 380         struct page                     **user_pages;
 381         int                             user_invalidated;
 382 };
 383
 384 struct amdgpu_bo_va_mapping {
 385         struct list_head                list;
 386         struct rb_node                  rb;
 387         uint64_t                        start;
 388         uint64_t                        last;
 389         uint64_t                        __subtree_last;
 390         uint64_t                        offset;
 391         uint64_t                        flags;
 392 };
 393
 394 /* bo virtual addresses in a specific vm */
 395 struct amdgpu_bo_va {
 396         /* protected by bo being reserved */
 397         struct list_head                bo_list;
 398         struct dma_fence                *last_pt_update;
 399         unsigned                        ref_count;
 400
 401         /* protected by vm mutex and spinlock */
 402         struct list_head                vm_status;
 403
 404         /* mappings for this bo_va */
 405         struct list_head                invalids;
 406         struct list_head                valids;
 407
 408         /* constant after initialization */
 409         struct amdgpu_vm                *vm;
 410         struct amdgpu_bo                *bo;
 411 };
 412
 413 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 414
 415 struct amdgpu_bo {
 416         /* Protected by tbo.reserved */
 417         u32                             prefered_domains;
 418         u32                             allowed_domains;
 419         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 420         struct ttm_placement            placement;
 421         struct ttm_buffer_object        tbo;
 422         struct ttm_bo_kmap_obj          kmap;
 423         u64                             flags;
 424         unsigned                        pin_count;
 425         void                            *kptr;
 426         u64                             tiling_flags;
 427         u64                             metadata_flags;
 428         void                            *metadata;
 429         u32                             metadata_size;
 430         unsigned                        prime_shared_count;
 431         /* list of all virtual address to which this bo
 432          * is associated to
 433          */
 434         struct list_head                va;
 435         /* Constant after initialization */
 436         struct drm_gem_object           gem_base;
 437         struct amdgpu_bo                *parent;
 438         struct amdgpu_bo                *shadow;
 439
 440         struct ttm_bo_kmap_obj          dma_buf_vmap;
 441         struct amdgpu_mn                *mn;
 442         struct list_head                mn_list;
 443         struct list_head                shadow_list;
 444 };
 445 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 446
 447 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 448 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 449                                 struct drm_file *file_priv);
 450 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 451                                 struct drm_file *file_priv);
 452 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 453 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 454 struct drm_gem_object *
 455 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 456                                  struct dma_buf_attachment *attach,
 457                                  struct sg_table *sg);
 458 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 459                                         struct drm_gem_object *gobj,
 460                                         int flags);
 461 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 462 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 463 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 464 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 465 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 466 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 467
 468 /* sub-allocation manager, it has to be protected by another lock.
 469  * By conception this is an helper for other part of the driver
 470  * like the indirect buffer or semaphore, which both have their
 471  * locking.
 472  *
 473  * Principe is simple, we keep a list of sub allocation in offset
 474  * order (first entry has offset == 0, last entry has the highest
 475  * offset).
 476  *
 477  * When allocating new object we first check if there is room at
 478  * the end total_size - (last_object_offset + last_object_size) >=
 479  * alloc_size. If so we allocate new object there.
 480  *
 481  * When there is not enough room at the end, we start waiting for
 482  * each sub object until we reach object_offset+object_size >=
 483  * alloc_size, this object then become the sub object we return.
 484  *
 485  * Alignment can't be bigger than page size.
 486  *
 487  * Hole are not considered for allocation to keep things simple.
 488  * Assumption is that there won't be hole (all object on same
 489  * alignment).
 490  */
 491
 492 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 493
 494 struct amdgpu_sa_manager {
 495         wait_queue_head_t       wq;
 496         struct amdgpu_bo        *bo;
 497         struct list_head        *hole;
 498         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 499         struct list_head        olist;
 500         unsigned                size;
 501         uint64_t                gpu_addr;
 502         void                    *cpu_ptr;
 503         uint32_t                domain;
 504         uint32_t                align;
 505 };
 506
 507 /* sub-allocation buffer */
 508 struct amdgpu_sa_bo {
 509         struct list_head                olist;
 510         struct list_head                flist;
 511         struct amdgpu_sa_manager        *manager;
 512         unsigned                        soffset;
 513         unsigned                        eoffset;
 514         struct dma_fence                *fence;
 515 };
 516
 517 /*
 518  * GEM objects.
 519  */
 520 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 521 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 522                                 int alignment, u32 initial_domain,
 523                                 u64 flags, bool kernel,
 524                                 struct drm_gem_object **obj);
 525
 526 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 527                             struct drm_device *dev,
 528                             struct drm_mode_create_dumb *args);
 529 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 530                           struct drm_device *dev,
 531                           uint32_t handle, uint64_t *offset_p);
 532 int amdgpu_fence_slab_init(void);
 533 void amdgpu_fence_slab_fini(void);
 534
 535 /*
 536  * VMHUB structures, functions & helpers
 537  */
 538 struct amdgpu_vmhub {
 539         uint32_t        ctx0_ptb_addr_lo32;
 540         uint32_t        ctx0_ptb_addr_hi32;
 541         uint32_t        vm_inv_eng0_req;
 542         uint32_t        vm_inv_eng0_ack;
 543         uint32_t        vm_context0_cntl;
 544         uint32_t        vm_l2_pro_fault_status;
 545         uint32_t        vm_l2_pro_fault_cntl;
 546 };
 547
 548 /*
 549  * GPU MC structures, functions & helpers
 550  */
 551 struct amdgpu_mc {
 552         resource_size_t         aper_size;
 553         resource_size_t         aper_base;
 554         resource_size_t         agp_base;
 555         /* for some chips with <= 32MB we need to lie
 556          * about vram size near mc fb location */
 557         u64                     mc_vram_size;
 558         u64                     visible_vram_size;
 559         u64                     gtt_size;
 560         u64                     gtt_start;
 561         u64                     gtt_end;
 562         u64                     vram_start;
 563         u64                     vram_end;
 564         unsigned                vram_width;
 565         u64                     real_vram_size;
 566         int                     vram_mtrr;
 567         u64                     mc_mask;
 568         const struct firmware   *fw;    /* MC firmware */
 569         uint32_t                fw_version;
 570         struct amdgpu_irq_src   vm_fault;
 571         uint32_t                vram_type;
 572         uint32_t                srbm_soft_reset;
 573         bool                    prt_warning;
 574         uint64_t                stolen_size;
 575         /* apertures */
 576         u64                                     shared_aperture_start;
 577         u64                                     shared_aperture_end;
 578         u64                                     private_aperture_start;
 579         u64                                     private_aperture_end;
 580         /* protects concurrent invalidation */
 581         spinlock_t              invalidate_lock;
 582 };
 583
 584 /*
 585  * GPU doorbell structures, functions & helpers
 586  */
 587 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 588 {
 589         AMDGPU_DOORBELL_KIQ                     = 0x000,
 590         AMDGPU_DOORBELL_HIQ                     = 0x001,
 591         AMDGPU_DOORBELL_DIQ                     = 0x002,
 592         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 593         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 594         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 595         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 596         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 597         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 598         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 599         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 600         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 601         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 602         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 603         AMDGPU_DOORBELL_IH                      = 0x1E8,
 604         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 605         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 606 } AMDGPU_DOORBELL_ASSIGNMENT;
 607
 608 struct amdgpu_doorbell {
 609         /* doorbell mmio */
 610         resource_size_t         base;
 611         resource_size_t         size;
 612         u32 __iomem             *ptr;
 613         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 614 };
 615
 616 /*
 617  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 618  */
 619 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 620 {
 621         /*
 622          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 623          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 624          *  Compute related doorbells are allocated from 0x00 to 0x8a
 625          */
 626
 627
 628         /* kernel scheduling */
 629         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 630
 631         /* HSA interface queue and debug queue */
 632         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 633         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 634
 635         /* Compute engines */
 636         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 637         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 638         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 639         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 640         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 641         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 642         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 643         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 644
 645         /* User queue doorbell range (128 doorbells) */
 646         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 647         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 648
 649         /* Graphics engine */
 650         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 651
 652         /*
 653          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 654          * Graphics voltage island aperture 1
 655          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 656          */
 657
 658         /* sDMA engines */
 659         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 660         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 661         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 662         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 663
 664         /* Interrupt handler */
 665         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 666         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 667         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 668
 669         /* VCN engine use 32 bits doorbell  */
 670         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 671         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 672         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 673         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 674
 675         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 676          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 677          */
 678         AMDGPU_DOORBELL64_RING0_1                 = 0xF8,
 679         AMDGPU_DOORBELL64_RING2_3                 = 0xF9,
 680         AMDGPU_DOORBELL64_RING4_5                 = 0xFA,
 681         AMDGPU_DOORBELL64_RING6_7                 = 0xFB,
 682
 683         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xFC,
 684         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xFD,
 685         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFE,
 686         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFF,
 687
 688         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 689         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 690 } AMDGPU_DOORBELL64_ASSIGNMENT;
 691
 692
 693 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 694                                 phys_addr_t *aperture_base,
 695                                 size_t *aperture_size,
 696                                 size_t *start_offset);
 697
 698 /*
 699  * IRQS.
 700  */
 701
 702 struct amdgpu_flip_work {
 703         struct delayed_work             flip_work;
 704         struct work_struct              unpin_work;
 705         struct amdgpu_device            *adev;
 706         int                             crtc_id;
 707         u32                             target_vblank;
 708         uint64_t                        base;
 709         struct drm_pending_vblank_event *event;
 710         struct amdgpu_bo                *old_abo;
 711         struct dma_fence                *excl;
 712         unsigned                        shared_count;
 713         struct dma_fence                **shared;
 714         struct dma_fence_cb             cb;
 715         bool                            async;
 716 };
 717
 718
 719 /*
 720  * CP & rings.
 721  */
 722
 723 struct amdgpu_ib {
 724         struct amdgpu_sa_bo             *sa_bo;
 725         uint32_t                        length_dw;
 726         uint64_t                        gpu_addr;
 727         uint32_t                        *ptr;
 728         uint32_t                        flags;
 729 };
 730
 731 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
 732
 733 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 734                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 735 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 736                              struct amdgpu_job **job);
 737
 738 void amdgpu_job_free_resources(struct amdgpu_job *job);
 739 void amdgpu_job_free(struct amdgpu_job *job);
 740 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 741                       struct amd_sched_entity *entity, void *owner,
 742                       struct dma_fence **f);
 743
 744 /*
 745  * Queue manager
 746  */
 747 struct amdgpu_queue_mapper {
 748         int             hw_ip;
 749         struct mutex    lock;
 750         /* protected by lock */
 751         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
 752 };
 753
 754 struct amdgpu_queue_mgr {
 755         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
 756 };
 757
 758 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
 759                           struct amdgpu_queue_mgr *mgr);
 760 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
 761                           struct amdgpu_queue_mgr *mgr);
 762 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
 763                          struct amdgpu_queue_mgr *mgr,
 764                          int hw_ip, int instance, int ring,
 765                          struct amdgpu_ring **out_ring);
 766
 767 /*
 768  * context related structures
 769  */
 770
 771 struct amdgpu_ctx_ring {
 772         uint64_t                sequence;
 773         struct dma_fence        **fences;
 774         struct amd_sched_entity entity;
 775 };
 776
 777 struct amdgpu_ctx {
 778         struct kref             refcount;
 779         struct amdgpu_device    *adev;
 780         struct amdgpu_queue_mgr queue_mgr;
 781         unsigned                reset_counter;
 782         spinlock_t              ring_lock;
 783         struct dma_fence        **fences;
 784         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 785         bool preamble_presented;
 786 };
 787
 788 struct amdgpu_ctx_mgr {
 789         struct amdgpu_device    *adev;
 790         struct mutex            lock;
 791         /* protected by lock */
 792         struct idr              ctx_handles;
 793 };
 794
 795 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 796 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 797
 798 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 799                               struct dma_fence *fence);
 800 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 801                                    struct amdgpu_ring *ring, uint64_t seq);
 802
 803 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 804                      struct drm_file *filp);
 805
 806 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 807 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 808
 809 /*
 810  * file private structure
 811  */
 812
 813 struct amdgpu_fpriv {
 814         struct amdgpu_vm        vm;
 815         struct amdgpu_bo_va     *prt_va;
 816         struct mutex            bo_list_lock;
 817         struct idr              bo_list_handles;
 818         struct amdgpu_ctx_mgr   ctx_mgr;
 819         u32                     vram_lost_counter;
 820 };
 821
 822 /*
 823  * residency list
 824  */
 825
 826 struct amdgpu_bo_list {
 827         struct mutex lock;
 828         struct rcu_head rhead;
 829         struct kref refcount;
 830         struct amdgpu_bo *gds_obj;
 831         struct amdgpu_bo *gws_obj;
 832         struct amdgpu_bo *oa_obj;
 833         unsigned first_userptr;
 834         unsigned num_entries;
 835         struct amdgpu_bo_list_entry *array;
 836 };
 837
 838 struct amdgpu_bo_list *
 839 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
 840 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
 841                              struct list_head *validated);
 842 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
 843 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
 844
 845 /*
 846  * GFX stuff
 847  */
 848 #include "clearstate_defs.h"
 849
 850 struct amdgpu_rlc_funcs {
 851         void (*enter_safe_mode)(struct amdgpu_device *adev);
 852         void (*exit_safe_mode)(struct amdgpu_device *adev);
 853 };
 854
 855 struct amdgpu_rlc {
 856         /* for power gating */
 857         struct amdgpu_bo        *save_restore_obj;
 858         uint64_t                save_restore_gpu_addr;
 859         volatile uint32_t       *sr_ptr;
 860         const u32               *reg_list;
 861         u32                     reg_list_size;
 862         /* for clear state */
 863         struct amdgpu_bo        *clear_state_obj;
 864         uint64_t                clear_state_gpu_addr;
 865         volatile uint32_t       *cs_ptr;
 866         const struct cs_section_def   *cs_data;
 867         u32                     clear_state_size;
 868         /* for cp tables */
 869         struct amdgpu_bo        *cp_table_obj;
 870         uint64_t                cp_table_gpu_addr;
 871         volatile uint32_t       *cp_table_ptr;
 872         u32                     cp_table_size;
 873
 874         /* safe mode for updating CG/PG state */
 875         bool in_safe_mode;
 876         const struct amdgpu_rlc_funcs *funcs;
 877
 878         /* for firmware data */
 879         u32 save_and_restore_offset;
 880         u32 clear_state_descriptor_offset;
 881         u32 avail_scratch_ram_locations;
 882         u32 reg_restore_list_size;
 883         u32 reg_list_format_start;
 884         u32 reg_list_format_separate_start;
 885         u32 starting_offsets_start;
 886         u32 reg_list_format_size_bytes;
 887         u32 reg_list_size_bytes;
 888
 889         u32 *register_list_format;
 890         u32 *register_restore;
 891 };
 892
 893 #define AMDGPU_MAX_COMPUTE_QUEUES KGD_MAX_QUEUES
 894
 895 struct amdgpu_mec {
 896         struct amdgpu_bo        *hpd_eop_obj;
 897         u64                     hpd_eop_gpu_addr;
 898         struct amdgpu_bo        *mec_fw_obj;
 899         u64                     mec_fw_gpu_addr;
 900         u32 num_mec;
 901         u32 num_pipe_per_mec;
 902         u32 num_queue_per_pipe;
 903         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
 904
 905         /* These are the resources for which amdgpu takes ownership */
 906         DECLARE_BITMAP(queue_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 907 };
 908
 909 struct amdgpu_kiq {
 910         u64                     eop_gpu_addr;
 911         struct amdgpu_bo        *eop_obj;
 912         struct mutex            ring_mutex;
 913         struct amdgpu_ring      ring;
 914         struct amdgpu_irq_src   irq;
 915 };
 916
 917 /*
 918  * GPU scratch registers structures, functions & helpers
 919  */
 920 struct amdgpu_scratch {
 921         unsigned                num_reg;
 922         uint32_t                reg_base;
 923         uint32_t                free_mask;
 924 };
 925
 926 /*
 927  * GFX configurations
 928  */
 929 #define AMDGPU_GFX_MAX_SE 4
 930 #define AMDGPU_GFX_MAX_SH_PER_SE 2
 931
 932 struct amdgpu_rb_config {
 933         uint32_t rb_backend_disable;
 934         uint32_t user_rb_backend_disable;
 935         uint32_t raster_config;
 936         uint32_t raster_config_1;
 937 };
 938
 939 struct gb_addr_config {
 940         uint16_t pipe_interleave_size;
 941         uint8_t num_pipes;
 942         uint8_t max_compress_frags;
 943         uint8_t num_banks;
 944         uint8_t num_se;
 945         uint8_t num_rb_per_se;
 946 };
 947
 948 struct amdgpu_gfx_config {
 949         unsigned max_shader_engines;
 950         unsigned max_tile_pipes;
 951         unsigned max_cu_per_sh;
 952         unsigned max_sh_per_se;
 953         unsigned max_backends_per_se;
 954         unsigned max_texture_channel_caches;
 955         unsigned max_gprs;
 956         unsigned max_gs_threads;
 957         unsigned max_hw_contexts;
 958         unsigned sc_prim_fifo_size_frontend;
 959         unsigned sc_prim_fifo_size_backend;
 960         unsigned sc_hiz_tile_fifo_size;
 961         unsigned sc_earlyz_tile_fifo_size;
 962
 963         unsigned num_tile_pipes;
 964         unsigned backend_enable_mask;
 965         unsigned mem_max_burst_length_bytes;
 966         unsigned mem_row_size_in_kb;
 967         unsigned shader_engine_tile_size;
 968         unsigned num_gpus;
 969         unsigned multi_gpu_tile_size;
 970         unsigned mc_arb_ramcfg;
 971         unsigned gb_addr_config;
 972         unsigned num_rbs;
 973         unsigned gs_vgt_table_depth;
 974         unsigned gs_prim_buffer_depth;
 975
 976         uint32_t tile_mode_array[32];
 977         uint32_t macrotile_mode_array[16];
 978
 979         struct gb_addr_config gb_addr_config_fields;
 980         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
 981
 982         /* gfx configure feature */
 983         uint32_t double_offchip_lds_buf;
 984 };
 985
 986 struct amdgpu_cu_info {
 987         uint32_t max_waves_per_simd;
 988         uint32_t wave_front_size;
 989         uint32_t max_scratch_slots_per_cu;
 990         uint32_t lds_size;
 991
 992         /* total active CU number */
 993         uint32_t number;
 994         uint32_t ao_cu_mask;
 995         uint32_t ao_cu_bitmap[4][4];
 996         uint32_t bitmap[4][4];
 997 };
 998
 999 struct amdgpu_gfx_funcs {
1000         /* get the gpu clock counter */
1001         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1002         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
1003         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
1004         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
1005         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
1006 };
1007
1008 struct amdgpu_ngg_buf {
1009         struct amdgpu_bo        *bo;
1010         uint64_t                gpu_addr;
1011         uint32_t                size;
1012         uint32_t                bo_size;
1013 };
1014
1015 enum {
1016         NGG_PRIM = 0,
1017         NGG_POS,
1018         NGG_CNTL,
1019         NGG_PARAM,
1020         NGG_BUF_MAX
1021 };
1022
1023 struct amdgpu_ngg {
1024         struct amdgpu_ngg_buf   buf[NGG_BUF_MAX];
1025         uint32_t                gds_reserve_addr;
1026         uint32_t                gds_reserve_size;
1027         bool                    init;
1028 };
1029
1030 struct amdgpu_gfx {
1031         struct mutex                    gpu_clock_mutex;
1032         struct amdgpu_gfx_config        config;
1033         struct amdgpu_rlc               rlc;
1034         struct amdgpu_mec               mec;
1035         struct amdgpu_kiq               kiq;
1036         struct amdgpu_scratch           scratch;
1037         const struct firmware           *me_fw; /* ME firmware */
1038         uint32_t                        me_fw_version;
1039         const struct firmware           *pfp_fw; /* PFP firmware */
1040         uint32_t                        pfp_fw_version;
1041         const struct firmware           *ce_fw; /* CE firmware */
1042         uint32_t                        ce_fw_version;
1043         const struct firmware           *rlc_fw; /* RLC firmware */
1044         uint32_t                        rlc_fw_version;
1045         const struct firmware           *mec_fw; /* MEC firmware */
1046         uint32_t                        mec_fw_version;
1047         const struct firmware           *mec2_fw; /* MEC2 firmware */
1048         uint32_t                        mec2_fw_version;
1049         uint32_t                        me_feature_version;
1050         uint32_t                        ce_feature_version;
1051         uint32_t                        pfp_feature_version;
1052         uint32_t                        rlc_feature_version;
1053         uint32_t                        mec_feature_version;
1054         uint32_t                        mec2_feature_version;
1055         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1056         unsigned                        num_gfx_rings;
1057         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1058         unsigned                        num_compute_rings;
1059         struct amdgpu_irq_src           eop_irq;
1060         struct amdgpu_irq_src           priv_reg_irq;
1061         struct amdgpu_irq_src           priv_inst_irq;
1062         /* gfx status */
1063         uint32_t                        gfx_current_status;
1064         /* ce ram size*/
1065         unsigned                        ce_ram_size;
1066         struct amdgpu_cu_info           cu_info;
1067         const struct amdgpu_gfx_funcs   *funcs;
1068
1069         /* reset mask */
1070         uint32_t                        grbm_soft_reset;
1071         uint32_t                        srbm_soft_reset;
1072         bool                            in_reset;
1073         /* s3/s4 mask */
1074         bool                            in_suspend;
1075         /* NGG */
1076         struct amdgpu_ngg               ngg;
1077 };
1078
1079 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1080                   unsigned size, struct amdgpu_ib *ib);
1081 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1082                     struct dma_fence *f);
1083 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1084                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
1085                        struct dma_fence **f);
1086 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1087 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1088 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1089
1090 /*
1091  * CS.
1092  */
1093 struct amdgpu_cs_chunk {
1094         uint32_t                chunk_id;
1095         uint32_t                length_dw;
1096         void                    *kdata;
1097 };
1098
1099 struct amdgpu_cs_parser {
1100         struct amdgpu_device    *adev;
1101         struct drm_file         *filp;
1102         struct amdgpu_ctx       *ctx;
1103
1104         /* chunks */
1105         unsigned                nchunks;
1106         struct amdgpu_cs_chunk  *chunks;
1107
1108         /* scheduler job object */
1109         struct amdgpu_job       *job;
1110
1111         /* buffer objects */
1112         struct ww_acquire_ctx           ticket;
1113         struct amdgpu_bo_list           *bo_list;
1114         struct amdgpu_bo_list_entry     vm_pd;
1115         struct list_head                validated;
1116         struct dma_fence                *fence;
1117         uint64_t                        bytes_moved_threshold;
1118         uint64_t                        bytes_moved;
1119         struct amdgpu_bo_list_entry     *evictable;
1120
1121         /* user fence */
1122         struct amdgpu_bo_list_entry     uf_entry;
1123
1124         unsigned num_post_dep_syncobjs;
1125         struct drm_syncobj **post_dep_syncobjs;
1126 };
1127
1128 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1129 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1130 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1131
1132 struct amdgpu_job {
1133         struct amd_sched_job    base;
1134         struct amdgpu_device    *adev;
1135         struct amdgpu_vm        *vm;
1136         struct amdgpu_ring      *ring;
1137         struct amdgpu_sync      sync;
1138         struct amdgpu_sync      dep_sync;
1139         struct amdgpu_sync      sched_sync;
1140         struct amdgpu_ib        *ibs;
1141         struct dma_fence        *fence; /* the hw fence */
1142         uint32_t                preamble_status;
1143         uint32_t                num_ibs;
1144         void                    *owner;
1145         uint64_t                fence_ctx; /* the fence_context this job uses */
1146         bool                    vm_needs_flush;
1147         unsigned                vm_id;
1148         uint64_t                vm_pd_addr;
1149         uint32_t                gds_base, gds_size;
1150         uint32_t                gws_base, gws_size;
1151         uint32_t                oa_base, oa_size;
1152
1153         /* user fence handling */
1154         uint64_t                uf_addr;
1155         uint64_t                uf_sequence;
1156
1157 };
1158 #define to_amdgpu_job(sched_job)                \
1159                 container_of((sched_job), struct amdgpu_job, base)
1160
1161 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1162                                       uint32_t ib_idx, int idx)
1163 {
1164         return p->job->ibs[ib_idx].ptr[idx];
1165 }
1166
1167 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1168                                        uint32_t ib_idx, int idx,
1169                                        uint32_t value)
1170 {
1171         p->job->ibs[ib_idx].ptr[idx] = value;
1172 }
1173
1174 /*
1175  * Writeback
1176  */
1177 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1178
1179 struct amdgpu_wb {
1180         struct amdgpu_bo        *wb_obj;
1181         volatile uint32_t       *wb;
1182         uint64_t                gpu_addr;
1183         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1184         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1185 };
1186
1187 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1188 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1189 int amdgpu_wb_get_64bit(struct amdgpu_device *adev, u32 *wb);
1190 void amdgpu_wb_free_64bit(struct amdgpu_device *adev, u32 wb);
1191
1192 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1193
1194 /*
1195  * SDMA
1196  */
1197 struct amdgpu_sdma_instance {
1198         /* SDMA firmware */
1199         const struct firmware   *fw;
1200         uint32_t                fw_version;
1201         uint32_t                feature_version;
1202
1203         struct amdgpu_ring      ring;
1204         bool                    burst_nop;
1205 };
1206
1207 struct amdgpu_sdma {
1208         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1209 #ifdef CONFIG_DRM_AMDGPU_SI
1210         //SI DMA has a difference trap irq number for the second engine
1211         struct amdgpu_irq_src   trap_irq_1;
1212 #endif
1213         struct amdgpu_irq_src   trap_irq;
1214         struct amdgpu_irq_src   illegal_inst_irq;
1215         int                     num_instances;
1216         uint32_t                    srbm_soft_reset;
1217 };
1218
1219 /*
1220  * Firmware
1221  */
1222 enum amdgpu_firmware_load_type {
1223         AMDGPU_FW_LOAD_DIRECT = 0,
1224         AMDGPU_FW_LOAD_SMU,
1225         AMDGPU_FW_LOAD_PSP,
1226 };
1227
1228 struct amdgpu_firmware {
1229         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1230         enum amdgpu_firmware_load_type load_type;
1231         struct amdgpu_bo *fw_buf;
1232         unsigned int fw_size;
1233         unsigned int max_ucodes;
1234         /* firmwares are loaded by psp instead of smu from vega10 */
1235         const struct amdgpu_psp_funcs *funcs;
1236         struct amdgpu_bo *rbuf;
1237         struct mutex mutex;
1238
1239         /* gpu info firmware data pointer */
1240         const struct firmware *gpu_info_fw;
1241 };
1242
1243 /*
1244  * Benchmarking
1245  */
1246 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1247
1248
1249 /*
1250  * Testing
1251  */
1252 void amdgpu_test_moves(struct amdgpu_device *adev);
1253
1254 /*
1255  * MMU Notifier
1256  */
1257 #if defined(CONFIG_MMU_NOTIFIER)
1258 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1259 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1260 #else
1261 static inline int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1262 {
1263         return -ENODEV;
1264 }
1265 static inline void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1266 #endif
1267
1268 /*
1269  * Debugfs
1270  */
1271 struct amdgpu_debugfs {
1272         const struct drm_info_list      *files;
1273         unsigned                num_files;
1274 };
1275
1276 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1277                              const struct drm_info_list *files,
1278                              unsigned nfiles);
1279 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1280
1281 #if defined(CONFIG_DEBUG_FS)
1282 int amdgpu_debugfs_init(struct drm_minor *minor);
1283 #endif
1284
1285 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1286
1287 /*
1288  * amdgpu smumgr functions
1289  */
1290 struct amdgpu_smumgr_funcs {
1291         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1292         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1293         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1294 };
1295
1296 /*
1297  * amdgpu smumgr
1298  */
1299 struct amdgpu_smumgr {
1300         struct amdgpu_bo *toc_buf;
1301         struct amdgpu_bo *smu_buf;
1302         /* asic priv smu data */
1303         void *priv;
1304         spinlock_t smu_lock;
1305         /* smumgr functions */
1306         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1307         /* ucode loading complete flag */
1308         uint32_t fw_flags;
1309 };
1310
1311 /*
1312  * ASIC specific register table accessible by UMD
1313  */
1314 struct amdgpu_allowed_register_entry {
1315         uint32_t reg_offset;
1316         bool grbm_indexed;
1317 };
1318
1319 /*
1320  * ASIC specific functions.
1321  */
1322 struct amdgpu_asic_funcs {
1323         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1324         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1325                                    u8 *bios, u32 length_bytes);
1326         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1327                              u32 sh_num, u32 reg_offset, u32 *value);
1328         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1329         int (*reset)(struct amdgpu_device *adev);
1330         /* get the reference clock */
1331         u32 (*get_xclk)(struct amdgpu_device *adev);
1332         /* MM block clocks */
1333         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1334         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1335         /* static power management */
1336         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1337         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1338         /* get config memsize register */
1339         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1340 };
1341
1342 /*
1343  * IOCTL.
1344  */
1345 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1346                             struct drm_file *filp);
1347 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1348                                 struct drm_file *filp);
1349
1350 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1351                           struct drm_file *filp);
1352 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1353                         struct drm_file *filp);
1354 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1355                           struct drm_file *filp);
1356 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1357                               struct drm_file *filp);
1358 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1359                           struct drm_file *filp);
1360 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1361                         struct drm_file *filp);
1362 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1363 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1364 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1365                                 struct drm_file *filp);
1366
1367 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1368                                 struct drm_file *filp);
1369
1370 /* VRAM scratch page for HDP bug, default vram page */
1371 struct amdgpu_vram_scratch {
1372         struct amdgpu_bo                *robj;
1373         volatile uint32_t               *ptr;
1374         u64                             gpu_addr;
1375 };
1376
1377 /*
1378  * ACPI
1379  */
1380 struct amdgpu_atif_notification_cfg {
1381         bool enabled;
1382         int command_code;
1383 };
1384
1385 struct amdgpu_atif_notifications {
1386         bool display_switch;
1387         bool expansion_mode_change;
1388         bool thermal_state;
1389         bool forced_power_state;
1390         bool system_power_state;
1391         bool display_conf_change;
1392         bool px_gfx_switch;
1393         bool brightness_change;
1394         bool dgpu_display_event;
1395 };
1396
1397 struct amdgpu_atif_functions {
1398         bool system_params;
1399         bool sbios_requests;
1400         bool select_active_disp;
1401         bool lid_state;
1402         bool get_tv_standard;
1403         bool set_tv_standard;
1404         bool get_panel_expansion_mode;
1405         bool set_panel_expansion_mode;
1406         bool temperature_change;
1407         bool graphics_device_types;
1408 };
1409
1410 struct amdgpu_atif {
1411         struct amdgpu_atif_notifications notifications;
1412         struct amdgpu_atif_functions functions;
1413         struct amdgpu_atif_notification_cfg notification_cfg;
1414         struct amdgpu_encoder *encoder_for_bl;
1415 };
1416
1417 struct amdgpu_atcs_functions {
1418         bool get_ext_state;
1419         bool pcie_perf_req;
1420         bool pcie_dev_rdy;
1421         bool pcie_bus_width;
1422 };
1423
1424 struct amdgpu_atcs {
1425         struct amdgpu_atcs_functions functions;
1426 };
1427
1428 /*
1429  * CGS
1430  */
1431 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1432 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1433
1434 /*
1435  * Core structure, functions and helpers.
1436  */
1437 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1438 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1439
1440 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1441 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1442
1443 #define AMDGPU_RESET_MAGIC_NUM 64
1444 struct amdgpu_device {
1445         struct device                   *dev;
1446         struct drm_device               *ddev;
1447         struct pci_dev                  *pdev;
1448
1449 #ifdef CONFIG_DRM_AMD_ACP
1450         struct amdgpu_acp               acp;
1451 #endif
1452
1453         /* ASIC */
1454         enum amd_asic_type              asic_type;
1455         uint32_t                        family;
1456         uint32_t                        rev_id;
1457         uint32_t                        external_rev_id;
1458         unsigned long                   flags;
1459         int                             usec_timeout;
1460         const struct amdgpu_asic_funcs  *asic_funcs;
1461         bool                            shutdown;
1462         bool                            need_dma32;
1463         bool                            accel_working;
1464         struct work_struct              reset_work;
1465         struct notifier_block           acpi_nb;
1466         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1467         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1468         unsigned                        debugfs_count;
1469 #if defined(CONFIG_DEBUG_FS)
1470         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1471 #endif
1472         struct amdgpu_atif              atif;
1473         struct amdgpu_atcs              atcs;
1474         struct mutex                    srbm_mutex;
1475         /* GRBM index mutex. Protects concurrent access to GRBM index */
1476         struct mutex                    grbm_idx_mutex;
1477         struct dev_pm_domain            vga_pm_domain;
1478         bool                            have_disp_power_ref;
1479
1480         /* BIOS */
1481         bool                            is_atom_fw;
1482         uint8_t                         *bios;
1483         uint32_t                        bios_size;
1484         struct amdgpu_bo                *stollen_vga_memory;
1485         uint32_t                        bios_scratch_reg_offset;
1486         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1487
1488         /* Register/doorbell mmio */
1489         resource_size_t                 rmmio_base;
1490         resource_size_t                 rmmio_size;
1491         void __iomem                    *rmmio;
1492         /* protects concurrent MM_INDEX/DATA based register access */
1493         spinlock_t mmio_idx_lock;
1494         /* protects concurrent SMC based register access */
1495         spinlock_t smc_idx_lock;
1496         amdgpu_rreg_t                   smc_rreg;
1497         amdgpu_wreg_t                   smc_wreg;
1498         /* protects concurrent PCIE register access */
1499         spinlock_t pcie_idx_lock;
1500         amdgpu_rreg_t                   pcie_rreg;
1501         amdgpu_wreg_t                   pcie_wreg;
1502         amdgpu_rreg_t                   pciep_rreg;
1503         amdgpu_wreg_t                   pciep_wreg;
1504         /* protects concurrent UVD register access */
1505         spinlock_t uvd_ctx_idx_lock;
1506         amdgpu_rreg_t                   uvd_ctx_rreg;
1507         amdgpu_wreg_t                   uvd_ctx_wreg;
1508         /* protects concurrent DIDT register access */
1509         spinlock_t didt_idx_lock;
1510         amdgpu_rreg_t                   didt_rreg;
1511         amdgpu_wreg_t                   didt_wreg;
1512         /* protects concurrent gc_cac register access */
1513         spinlock_t gc_cac_idx_lock;
1514         amdgpu_rreg_t                   gc_cac_rreg;
1515         amdgpu_wreg_t                   gc_cac_wreg;
1516         /* protects concurrent se_cac register access */
1517         spinlock_t se_cac_idx_lock;
1518         amdgpu_rreg_t                   se_cac_rreg;
1519         amdgpu_wreg_t                   se_cac_wreg;
1520         /* protects concurrent ENDPOINT (audio) register access */
1521         spinlock_t audio_endpt_idx_lock;
1522         amdgpu_block_rreg_t             audio_endpt_rreg;
1523         amdgpu_block_wreg_t             audio_endpt_wreg;
1524         void __iomem                    *rio_mem;
1525         resource_size_t                 rio_mem_size;
1526         struct amdgpu_doorbell          doorbell;
1527
1528         /* clock/pll info */
1529         struct amdgpu_clock            clock;
1530
1531         /* MC */
1532         struct amdgpu_mc                mc;
1533         struct amdgpu_gart              gart;
1534         struct amdgpu_dummy_page        dummy_page;
1535         struct amdgpu_vm_manager        vm_manager;
1536         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1537
1538         /* memory management */
1539         struct amdgpu_mman              mman;
1540         struct amdgpu_vram_scratch      vram_scratch;
1541         struct amdgpu_wb                wb;
1542         atomic64_t                      vram_usage;
1543         atomic64_t                      vram_vis_usage;
1544         atomic64_t                      gtt_usage;
1545         atomic64_t                      num_bytes_moved;
1546         atomic64_t                      num_evictions;
1547         atomic64_t                      num_vram_cpu_page_faults;
1548         atomic_t                        gpu_reset_counter;
1549         atomic_t                        vram_lost_counter;
1550
1551         /* data for buffer migration throttling */
1552         struct {
1553                 spinlock_t              lock;
1554                 s64                     last_update_us;
1555                 s64                     accum_us; /* accumulated microseconds */
1556                 u32                     log2_max_MBps;
1557         } mm_stats;
1558
1559         /* display */
1560         bool                            enable_virtual_display;
1561         struct amdgpu_mode_info         mode_info;
1562         struct work_struct              hotplug_work;
1563         struct amdgpu_irq_src           crtc_irq;
1564         struct amdgpu_irq_src           pageflip_irq;
1565         struct amdgpu_irq_src           hpd_irq;
1566
1567         /* rings */
1568         u64                             fence_context;
1569         unsigned                        num_rings;
1570         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1571         bool                            ib_pool_ready;
1572         struct amdgpu_sa_manager        ring_tmp_bo;
1573
1574         /* interrupts */
1575         struct amdgpu_irq               irq;
1576
1577         /* powerplay */
1578         struct amd_powerplay            powerplay;
1579         bool                            pp_enabled;
1580         bool                            pp_force_state_enabled;
1581
1582         /* dpm */
1583         struct amdgpu_pm                pm;
1584         u32                             cg_flags;
1585         u32                             pg_flags;
1586
1587         /* amdgpu smumgr */
1588         struct amdgpu_smumgr smu;
1589
1590         /* gfx */
1591         struct amdgpu_gfx               gfx;
1592
1593         /* sdma */
1594         struct amdgpu_sdma              sdma;
1595
1596         union {
1597                 struct {
1598                         /* uvd */
1599                         struct amdgpu_uvd               uvd;
1600
1601                         /* vce */
1602                         struct amdgpu_vce               vce;
1603                 };
1604
1605                 /* vcn */
1606                 struct amdgpu_vcn               vcn;
1607         };
1608
1609         /* firmwares */
1610         struct amdgpu_firmware          firmware;
1611
1612         /* PSP */
1613         struct psp_context              psp;
1614
1615         /* GDS */
1616         struct amdgpu_gds               gds;
1617
1618         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1619         int                             num_ip_blocks;
1620         struct mutex    mn_lock;
1621         DECLARE_HASHTABLE(mn_hash, 7);
1622
1623         /* tracking pinned memory */
1624         u64 vram_pin_size;
1625         u64 invisible_pin_size;
1626         u64 gart_pin_size;
1627
1628         /* amdkfd interface */
1629         struct kfd_dev          *kfd;
1630
1631         /* delayed work_func for deferring clockgating during resume */
1632         struct delayed_work     late_init_work;
1633
1634         struct amdgpu_virt      virt;
1635
1636         /* link all shadow bo */
1637         struct list_head                shadow_list;
1638         struct mutex                    shadow_list_lock;
1639         /* link all gtt */
1640         spinlock_t                      gtt_list_lock;
1641         struct list_head                gtt_list;
1642         /* keep an lru list of rings by HW IP */
1643         struct list_head                ring_lru_list;
1644         spinlock_t                      ring_lru_list_lock;
1645
1646         /* record hw reset is performed */
1647         bool has_hw_reset;
1648         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1649
1650         /* record last mm index being written through WREG32*/
1651         unsigned long last_mm_index;
1652 };
1653
1654 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1655 {
1656         return container_of(bdev, struct amdgpu_device, mman.bdev);
1657 }
1658
1659 int amdgpu_device_init(struct amdgpu_device *adev,
1660                        struct drm_device *ddev,
1661                        struct pci_dev *pdev,
1662                        uint32_t flags);
1663 void amdgpu_device_fini(struct amdgpu_device *adev);
1664 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1665
1666 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1667                         uint32_t acc_flags);
1668 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1669                     uint32_t acc_flags);
1670 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1671 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1672
1673 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1674 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1675 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1676 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1677
1678 /*
1679  * Registers read & write functions.
1680  */
1681
1682 #define AMDGPU_REGS_IDX       (1<<0)
1683 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1684
1685 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1686 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1687
1688 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1689 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1690 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1691 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1692 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1693 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1694 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1695 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1696 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1697 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1698 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1699 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1700 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1701 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1702 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1703 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1704 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1705 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1706 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1707 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1708 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1709 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1710 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1711 #define WREG32_P(reg, val, mask)                                \
1712         do {                                                    \
1713                 uint32_t tmp_ = RREG32(reg);                    \
1714                 tmp_ &= (mask);                                 \
1715                 tmp_ |= ((val) & ~(mask));                      \
1716                 WREG32(reg, tmp_);                              \
1717         } while (0)
1718 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1719 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1720 #define WREG32_PLL_P(reg, val, mask)                            \
1721         do {                                                    \
1722                 uint32_t tmp_ = RREG32_PLL(reg);                \
1723                 tmp_ &= (mask);                                 \
1724                 tmp_ |= ((val) & ~(mask));                      \
1725                 WREG32_PLL(reg, tmp_);                          \
1726         } while (0)
1727 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1728 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1729 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1730
1731 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1732 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1733 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1734 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1735
1736 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1737 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1738
1739 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1740         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1741          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1742
1743 #define REG_GET_FIELD(value, reg, field)                                \
1744         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1745
1746 #define WREG32_FIELD(reg, field, val)   \
1747         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1748
1749 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1750         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1751
1752 /*
1753  * BIOS helpers.
1754  */
1755 #define RBIOS8(i) (adev->bios[i])
1756 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1757 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1758
1759 static inline struct amdgpu_sdma_instance *
1760 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1761 {
1762         struct amdgpu_device *adev = ring->adev;
1763         int i;
1764
1765         for (i = 0; i < adev->sdma.num_instances; i++)
1766                 if (&adev->sdma.instance[i].ring == ring)
1767                         break;
1768
1769         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1770                 return &adev->sdma.instance[i];
1771         else
1772                 return NULL;
1773 }
1774
1775 /*
1776  * ASICs macro.
1777  */
1778 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1779 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1780 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1781 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1782 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1783 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1784 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1785 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1786 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1787 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1788 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1789 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1790 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
1791 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1792 #define amdgpu_gart_get_vm_pde(adev, addr) (adev)->gart.gart_funcs->get_vm_pde((adev), (addr))
1793 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1794 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1795 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1796 #define amdgpu_vm_get_pte_flags(adev, flags) (adev)->gart.gart_funcs->get_vm_pte_flags((adev),(flags))
1797 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1798 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1799 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1800 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1801 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1802 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1803 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
1804 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1805 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1806 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1807 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1808 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1809 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
1810 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1811 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1812 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1813 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1814 #define amdgpu_ring_emit_tmz(r, b) (r)->funcs->emit_tmz((r), (b))
1815 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1816 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1817 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1818 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1819 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1820 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1821 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1822 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
1823 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1824 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1825 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1826 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1827 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1828 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1829 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1830 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1831 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1832 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1833 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1834 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1835 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1836 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1837 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1838 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1839
1840 /* Common functions */
1841 int amdgpu_gpu_reset(struct amdgpu_device *adev);
1842 bool amdgpu_need_backup(struct amdgpu_device *adev);
1843 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
1844 bool amdgpu_need_post(struct amdgpu_device *adev);
1845 void amdgpu_update_display_priority(struct amdgpu_device *adev);
1846
1847 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes);
1848 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1849 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1850 int amdgpu_ttm_tt_get_user_pages(struct ttm_tt *ttm, struct page **pages);
1851 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
1852                                      uint32_t flags);
1853 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
1854 struct mm_struct *amdgpu_ttm_tt_get_usermm(struct ttm_tt *ttm);
1855 bool amdgpu_ttm_tt_affect_userptr(struct ttm_tt *ttm, unsigned long start,
1856                                   unsigned long end);
1857 bool amdgpu_ttm_tt_userptr_invalidated(struct ttm_tt *ttm,
1858                                        int *last_invalidated);
1859 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
1860 uint64_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
1861                                  struct ttm_mem_reg *mem);
1862 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
1863 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
1864 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
1865 int amdgpu_ttm_init(struct amdgpu_device *adev);
1866 void amdgpu_ttm_fini(struct amdgpu_device *adev);
1867 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
1868                                              const u32 *registers,
1869                                              const u32 array_size);
1870
1871 bool amdgpu_device_is_px(struct drm_device *dev);
1872 /* atpx handler */
1873 #if defined(CONFIG_VGA_SWITCHEROO)
1874 void amdgpu_register_atpx_handler(void);
1875 void amdgpu_unregister_atpx_handler(void);
1876 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1877 bool amdgpu_is_atpx_hybrid(void);
1878 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1879 bool amdgpu_has_atpx(void);
1880 #else
1881 static inline void amdgpu_register_atpx_handler(void) {}
1882 static inline void amdgpu_unregister_atpx_handler(void) {}
1883 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1884 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1885 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1886 static inline bool amdgpu_has_atpx(void) { return false; }
1887 #endif
1888
1889 /*
1890  * KMS
1891  */
1892 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1893 extern const int amdgpu_max_kms_ioctl;
1894
1895 bool amdgpu_kms_vram_lost(struct amdgpu_device *adev,
1896                           struct amdgpu_fpriv *fpriv);
1897 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1898 void amdgpu_driver_unload_kms(struct drm_device *dev);
1899 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1900 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1901 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1902                                  struct drm_file *file_priv);
1903 int amdgpu_suspend(struct amdgpu_device *adev);
1904 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1905 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1906 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1907 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1908 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1909 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1910                              unsigned long arg);
1911
1912 /*
1913  * functions used by amdgpu_encoder.c
1914  */
1915 struct amdgpu_afmt_acr {
1916         u32 clock;
1917
1918         int n_32khz;
1919         int cts_32khz;
1920
1921         int n_44_1khz;
1922         int cts_44_1khz;
1923
1924         int n_48khz;
1925         int cts_48khz;
1926
1927 };
1928
1929 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1930
1931 /* amdgpu_acpi.c */
1932 #if defined(CONFIG_ACPI)
1933 int amdgpu_acpi_init(struct amdgpu_device *adev);
1934 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1935 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1936 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1937                                                 u8 perf_req, bool advertise);
1938 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1939 #else
1940 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1941 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1942 #endif
1943
1944 struct amdgpu_bo_va_mapping *
1945 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1946                        uint64_t addr, struct amdgpu_bo **bo);
1947 int amdgpu_cs_sysvm_access_required(struct amdgpu_cs_parser *parser);
1948
1949 #include "amdgpu_object.h"
1950 #endif