drivers/pci/controller/dwc/pcie-designware.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*
   3  * Synopsys DesignWare PCIe host controller driver
   4  *
   5  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   6  *              http://www.samsung.com
   7  *
   8  * Author: Jingoo Han <[email protected]>
   9  */
  10
  11 #ifndef _PCIE_DESIGNWARE_H
  12 #define _PCIE_DESIGNWARE_H
  13
  14 #include <linux/bitfield.h>
  15 #include <linux/dma-mapping.h>
  16 #include <linux/irq.h>
  17 #include <linux/msi.h>
  18 #include <linux/pci.h>
  19
  20 #include <linux/pci-epc.h>
  21 #include <linux/pci-epf.h>
  22
  23 /* Parameters for the waiting for link up routine */
  24 #define LINK_WAIT_MAX_RETRIES           10
  25 #define LINK_WAIT_USLEEP_MIN            90000
  26 #define LINK_WAIT_USLEEP_MAX            100000
  27
  28 /* Parameters for the waiting for iATU enabled routine */
  29 #define LINK_WAIT_MAX_IATU_RETRIES      5
  30 #define LINK_WAIT_IATU                  9
  31
  32 /* Synopsys-specific PCIe configuration registers */
  33 #define PCIE_PORT_AFR                   0x70C
  34 #define PORT_AFR_N_FTS_MASK             GENMASK(15, 8)
  35 #define PORT_AFR_CC_N_FTS_MASK          GENMASK(23, 16)
  36
  37 #define PCIE_PORT_LINK_CONTROL          0x710
  38 #define PORT_LINK_DLL_LINK_EN           BIT(5)
  39 #define PORT_LINK_MODE_MASK             GENMASK(21, 16)
  40 #define PORT_LINK_MODE(n)               FIELD_PREP(PORT_LINK_MODE_MASK, n)
  41 #define PORT_LINK_MODE_1_LANES          PORT_LINK_MODE(0x1)
  42 #define PORT_LINK_MODE_2_LANES          PORT_LINK_MODE(0x3)
  43 #define PORT_LINK_MODE_4_LANES          PORT_LINK_MODE(0x7)
  44 #define PORT_LINK_MODE_8_LANES          PORT_LINK_MODE(0xf)
  45
  46 #define PCIE_PORT_DEBUG0                0x728
  47 #define PORT_LOGIC_LTSSM_STATE_MASK     0x1f
  48 #define PORT_LOGIC_LTSSM_STATE_L0       0x11
  49 #define PCIE_PORT_DEBUG1                0x72C
  50 #define PCIE_PORT_DEBUG1_LINK_UP                BIT(4)
  51 #define PCIE_PORT_DEBUG1_LINK_IN_TRAINING       BIT(29)
  52
  53 #define PCIE_LINK_WIDTH_SPEED_CONTROL   0x80C
  54 #define PORT_LOGIC_N_FTS_MASK           GENMASK(7, 0)
  55 #define PORT_LOGIC_SPEED_CHANGE         BIT(17)
  56 #define PORT_LOGIC_LINK_WIDTH_MASK      GENMASK(12, 8)
  57 #define PORT_LOGIC_LINK_WIDTH(n)        FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n)
  58 #define PORT_LOGIC_LINK_WIDTH_1_LANES   PORT_LOGIC_LINK_WIDTH(0x1)
  59 #define PORT_LOGIC_LINK_WIDTH_2_LANES   PORT_LOGIC_LINK_WIDTH(0x2)
  60 #define PORT_LOGIC_LINK_WIDTH_4_LANES   PORT_LOGIC_LINK_WIDTH(0x4)
  61 #define PORT_LOGIC_LINK_WIDTH_8_LANES   PORT_LOGIC_LINK_WIDTH(0x8)
  62
  63 #define PCIE_MSI_ADDR_LO                0x820
  64 #define PCIE_MSI_ADDR_HI                0x824
  65 #define PCIE_MSI_INTR0_ENABLE           0x828
  66 #define PCIE_MSI_INTR0_MASK             0x82C
  67 #define PCIE_MSI_INTR0_STATUS           0x830
  68
  69 #define PCIE_PORT_MULTI_LANE_CTRL       0x8C0
  70 #define PORT_MLTI_UPCFG_SUPPORT         BIT(7)
  71
  72 #define PCIE_ATU_VIEWPORT               0x900
  73 #define PCIE_ATU_REGION_INBOUND         BIT(31)
  74 #define PCIE_ATU_REGION_OUTBOUND        0
  75 #define PCIE_ATU_REGION_INDEX2          0x2
  76 #define PCIE_ATU_REGION_INDEX1          0x1
  77 #define PCIE_ATU_REGION_INDEX0          0x0
  78 #define PCIE_ATU_CR1                    0x904
  79 #define PCIE_ATU_TYPE_MEM               0x0
  80 #define PCIE_ATU_TYPE_IO                0x2
  81 #define PCIE_ATU_TYPE_CFG0              0x4
  82 #define PCIE_ATU_TYPE_CFG1              0x5
  83 #define PCIE_ATU_CR2                    0x908
  84 #define PCIE_ATU_ENABLE                 BIT(31)
  85 #define PCIE_ATU_BAR_MODE_ENABLE        BIT(30)
  86 #define PCIE_ATU_LOWER_BASE             0x90C
  87 #define PCIE_ATU_UPPER_BASE             0x910
  88 #define PCIE_ATU_LIMIT                  0x914
  89 #define PCIE_ATU_LOWER_TARGET           0x918
  90 #define PCIE_ATU_BUS(x)                 FIELD_PREP(GENMASK(31, 24), x)
  91 #define PCIE_ATU_DEV(x)                 FIELD_PREP(GENMASK(23, 19), x)
  92 #define PCIE_ATU_FUNC(x)                FIELD_PREP(GENMASK(18, 16), x)
  93 #define PCIE_ATU_UPPER_TARGET           0x91C
  94
  95 #define PCIE_MISC_CONTROL_1_OFF         0x8BC
  96 #define PCIE_DBI_RO_WR_EN               BIT(0)
  97
  98 #define PCIE_PL_CHK_REG_CONTROL_STATUS                  0xB20
  99 #define PCIE_PL_CHK_REG_CHK_REG_START                   BIT(0)
 100 #define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS              BIT(1)
 101 #define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR        BIT(16)
 102 #define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR             BIT(17)
 103 #define PCIE_PL_CHK_REG_CHK_REG_COMPLETE                BIT(18)
 104
 105 #define PCIE_PL_CHK_REG_ERR_ADDR                        0xB28
 106
 107 /*
 108  * iATU Unroll-specific register definitions
 109  * From 4.80 core version the address translation will be made by unroll
 110  */
 111 #define PCIE_ATU_UNR_REGION_CTRL1       0x00
 112 #define PCIE_ATU_UNR_REGION_CTRL2       0x04
 113 #define PCIE_ATU_UNR_LOWER_BASE         0x08
 114 #define PCIE_ATU_UNR_UPPER_BASE         0x0C
 115 #define PCIE_ATU_UNR_LOWER_LIMIT        0x10
 116 #define PCIE_ATU_UNR_LOWER_TARGET       0x14
 117 #define PCIE_ATU_UNR_UPPER_TARGET       0x18
 118 #define PCIE_ATU_UNR_UPPER_LIMIT        0x20
 119
 120 /*
 121  * The default address offset between dbi_base and atu_base. Root controller
 122  * drivers are not required to initialize atu_base if the offset matches this
 123  * default; the driver core automatically derives atu_base from dbi_base using
 124  * this offset, if atu_base not set.
 125  */
 126 #define DEFAULT_DBI_ATU_OFFSET (0x3 << 20)
 127
 128 /* Register address builder */
 129 #define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region) \
 130                 ((region) << 9)
 131
 132 #define PCIE_GET_ATU_INB_UNR_REG_OFFSET(region) \
 133                 (((region) << 9) | BIT(8))
 134
 135 #define MAX_MSI_IRQS                    256
 136 #define MAX_MSI_IRQS_PER_CTRL           32
 137 #define MAX_MSI_CTRLS                   (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL)
 138 #define MSI_REG_CTRL_BLOCK_SIZE         12
 139 #define MSI_DEF_NUM_VECTORS             32
 140
 141 /* Maximum number of inbound/outbound iATUs */
 142 #define MAX_IATU_IN                     256
 143 #define MAX_IATU_OUT                    256
 144
 145 struct pcie_port;
 146 struct dw_pcie;
 147 struct dw_pcie_ep;
 148
 149 enum dw_pcie_region_type {
 150         DW_PCIE_REGION_UNKNOWN,
 151         DW_PCIE_REGION_INBOUND,
 152         DW_PCIE_REGION_OUTBOUND,
 153 };
 154
 155 enum dw_pcie_device_mode {
 156         DW_PCIE_UNKNOWN_TYPE,
 157         DW_PCIE_EP_TYPE,
 158         DW_PCIE_LEG_EP_TYPE,
 159         DW_PCIE_RC_TYPE,
 160 };
 161
 162 struct dw_pcie_host_ops {
 163         int (*rd_own_conf)(struct pcie_port *pp, int where, int size, u32 *val);
 164         int (*wr_own_conf)(struct pcie_port *pp, int where, int size, u32 val);
 165         int (*rd_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
 166                              unsigned int devfn, int where, int size, u32 *val);
 167         int (*wr_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
 168                              unsigned int devfn, int where, int size, u32 val);
 169         int (*host_init)(struct pcie_port *pp);
 170         void (*scan_bus)(struct pcie_port *pp);
 171         void (*set_num_vectors)(struct pcie_port *pp);
 172         int (*msi_host_init)(struct pcie_port *pp);
 173 };
 174
 175 struct pcie_port {
 176         u8                      root_bus_nr;
 177         u64                     cfg0_base;
 178         void __iomem            *va_cfg0_base;
 179         u32                     cfg0_size;
 180         u64                     cfg1_base;
 181         void __iomem            *va_cfg1_base;
 182         u32                     cfg1_size;
 183         resource_size_t         io_base;
 184         phys_addr_t             io_bus_addr;
 185         u32                     io_size;
 186         u64                     mem_base;
 187         phys_addr_t             mem_bus_addr;
 188         u32                     mem_size;
 189         struct resource         *cfg;
 190         struct resource         *io;
 191         struct resource         *mem;
 192         struct resource         *busn;
 193         int                     irq;
 194         const struct dw_pcie_host_ops *ops;
 195         int                     msi_irq;
 196         struct irq_domain       *irq_domain;
 197         struct irq_domain       *msi_domain;
 198         dma_addr_t              msi_data;
 199         struct page             *msi_page;
 200         struct irq_chip         *msi_irq_chip;
 201         u32                     num_vectors;
 202         u32                     irq_mask[MAX_MSI_CTRLS];
 203         struct pci_bus          *root_bus;
 204         raw_spinlock_t          lock;
 205         DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
 206 };
 207
 208 enum dw_pcie_as_type {
 209         DW_PCIE_AS_UNKNOWN,
 210         DW_PCIE_AS_MEM,
 211         DW_PCIE_AS_IO,
 212 };
 213
 214 struct dw_pcie_ep_ops {
 215         void    (*ep_init)(struct dw_pcie_ep *ep);
 216         int     (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no,
 217                              enum pci_epc_irq_type type, u16 interrupt_num);
 218         const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep);
 219 };
 220
 221 struct dw_pcie_ep {
 222         struct pci_epc          *epc;
 223         const struct dw_pcie_ep_ops *ops;
 224         phys_addr_t             phys_base;
 225         size_t                  addr_size;
 226         size_t                  page_size;
 227         u8                      bar_to_atu[PCI_STD_NUM_BARS];
 228         phys_addr_t             *outbound_addr;
 229         unsigned long           *ib_window_map;
 230         unsigned long           *ob_window_map;
 231         u32                     num_ib_windows;
 232         u32                     num_ob_windows;
 233         void __iomem            *msi_mem;
 234         phys_addr_t             msi_mem_phys;
 235         u8                      msi_cap;        /* MSI capability offset */
 236         u8                      msix_cap;       /* MSI-X capability offset */
 237         struct pci_epf_bar      *epf_bar[PCI_STD_NUM_BARS];
 238 };
 239
 240 struct dw_pcie_ops {
 241         u64     (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr);
 242         u32     (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 243                             size_t size);
 244         void    (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 245                              size_t size, u32 val);
 246         u32     (*read_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 247                              size_t size);
 248         void    (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 249                               size_t size, u32 val);
 250         int     (*link_up)(struct dw_pcie *pcie);
 251         int     (*start_link)(struct dw_pcie *pcie);
 252         void    (*stop_link)(struct dw_pcie *pcie);
 253 };
 254
 255 struct dw_pcie {
 256         struct device           *dev;
 257         void __iomem            *dbi_base;
 258         void __iomem            *dbi_base2;
 259         /* Used when iatu_unroll_enabled is true */
 260         void __iomem            *atu_base;
 261         u32                     num_viewport;
 262         u8                      iatu_unroll_enabled;
 263         struct pcie_port        pp;
 264         struct dw_pcie_ep       ep;
 265         const struct dw_pcie_ops *ops;
 266         unsigned int            version;
 267 };
 268
 269 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)
 270
 271 #define to_dw_pcie_from_ep(endpoint)   \
 272                 container_of((endpoint), struct dw_pcie, ep)
 273
 274 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap);
 275 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap);
 276
 277 int dw_pcie_read(void __iomem *addr, int size, u32 *val);
 278 int dw_pcie_write(void __iomem *addr, int size, u32 val);
 279
 280 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size);
 281 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
 282 u32 dw_pcie_read_dbi2(struct dw_pcie *pci, u32 reg, size_t size);
 283 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
 284 u32 dw_pcie_read_atu(struct dw_pcie *pci, u32 reg, size_t size);
 285 void dw_pcie_write_atu(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
 286 int dw_pcie_link_up(struct dw_pcie *pci);
 287 void dw_pcie_upconfig_setup(struct dw_pcie *pci);
 288 void dw_pcie_link_set_max_speed(struct dw_pcie *pci, u32 link_gen);
 289 void dw_pcie_link_set_n_fts(struct dw_pcie *pci, u32 n_fts);
 290 int dw_pcie_wait_for_link(struct dw_pcie *pci);
 291 void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index,
 292                                int type, u64 cpu_addr, u64 pci_addr,
 293                                u32 size);
 294 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int bar,
 295                              u64 cpu_addr, enum dw_pcie_as_type as_type);
 296 void dw_pcie_disable_atu(struct dw_pcie *pci, int index,
 297                          enum dw_pcie_region_type type);
 298 void dw_pcie_setup(struct dw_pcie *pci);
 299
 300 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
 301 {
 302         dw_pcie_write_dbi(pci, reg, 0x4, val);
 303 }
 304
 305 static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
 306 {
 307         return dw_pcie_read_dbi(pci, reg, 0x4);
 308 }
 309
 310 static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
 311 {
 312         dw_pcie_write_dbi(pci, reg, 0x2, val);
 313 }
 314
 315 static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
 316 {
 317         return dw_pcie_read_dbi(pci, reg, 0x2);
 318 }
 319
 320 static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
 321 {
 322         dw_pcie_write_dbi(pci, reg, 0x1, val);
 323 }
 324
 325 static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
 326 {
 327         return dw_pcie_read_dbi(pci, reg, 0x1);
 328 }
 329
 330 static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
 331 {
 332         dw_pcie_write_dbi2(pci, reg, 0x4, val);
 333 }
 334
 335 static inline u32 dw_pcie_readl_dbi2(struct dw_pcie *pci, u32 reg)
 336 {
 337         return dw_pcie_read_dbi2(pci, reg, 0x4);
 338 }
 339
 340 static inline void dw_pcie_writel_atu(struct dw_pcie *pci, u32 reg, u32 val)
 341 {
 342         dw_pcie_write_atu(pci, reg, 0x4, val);
 343 }
 344
 345 static inline u32 dw_pcie_readl_atu(struct dw_pcie *pci, u32 reg)
 346 {
 347         return dw_pcie_read_atu(pci, reg, 0x4);
 348 }
 349
 350 static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
 351 {
 352         u32 reg;
 353         u32 val;
 354
 355         reg = PCIE_MISC_CONTROL_1_OFF;
 356         val = dw_pcie_readl_dbi(pci, reg);
 357         val |= PCIE_DBI_RO_WR_EN;
 358         dw_pcie_writel_dbi(pci, reg, val);
 359 }
 360
 361 static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
 362 {
 363         u32 reg;
 364         u32 val;
 365
 366         reg = PCIE_MISC_CONTROL_1_OFF;
 367         val = dw_pcie_readl_dbi(pci, reg);
 368         val &= ~PCIE_DBI_RO_WR_EN;
 369         dw_pcie_writel_dbi(pci, reg, val);
 370 }
 371
 372 #ifdef CONFIG_PCIE_DW_HOST
 373 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
 374 void dw_pcie_msi_init(struct pcie_port *pp);
 375 void dw_pcie_free_msi(struct pcie_port *pp);
 376 void dw_pcie_setup_rc(struct pcie_port *pp);
 377 int dw_pcie_host_init(struct pcie_port *pp);
 378 void dw_pcie_host_deinit(struct pcie_port *pp);
 379 int dw_pcie_allocate_domains(struct pcie_port *pp);
 380 #else
 381 static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
 382 {
 383         return IRQ_NONE;
 384 }
 385
 386 static inline void dw_pcie_msi_init(struct pcie_port *pp)
 387 {
 388 }
 389
 390 static inline void dw_pcie_free_msi(struct pcie_port *pp)
 391 {
 392 }
 393
 394 static inline void dw_pcie_setup_rc(struct pcie_port *pp)
 395 {
 396 }
 397
 398 static inline int dw_pcie_host_init(struct pcie_port *pp)
 399 {
 400         return 0;
 401 }
 402
 403 static inline void dw_pcie_host_deinit(struct pcie_port *pp)
 404 {
 405 }
 406
 407 static inline int dw_pcie_allocate_domains(struct pcie_port *pp)
 408 {
 409         return 0;
 410 }
 411 #endif
 412
 413 #ifdef CONFIG_PCIE_DW_EP
 414 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
 415 int dw_pcie_ep_init(struct dw_pcie_ep *ep);
 416 int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep);
 417 void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep);
 418 void dw_pcie_ep_exit(struct dw_pcie_ep *ep);
 419 int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no);
 420 int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
 421                              u8 interrupt_num);
 422 int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
 423                              u16 interrupt_num);
 424 void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar);
 425 #else
 426 static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
 427 {
 428 }
 429
 430 static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
 431 {
 432         return 0;
 433 }
 434
 435 static inline int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep)
 436 {
 437         return 0;
 438 }
 439
 440 static inline void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep)
 441 {
 442 }
 443
 444 static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
 445 {
 446 }
 447
 448 static inline int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no)
 449 {
 450         return 0;
 451 }
 452
 453 static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
 454                                            u8 interrupt_num)
 455 {
 456         return 0;
 457 }
 458
 459 static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
 460                                            u16 interrupt_num)
 461 {
 462         return 0;
 463 }
 464
 465 static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar)
 466 {
 467 }
 468 #endif
 469 #endif /* _PCIE_DESIGNWARE_H */