drivers/irqchip/irq-gic.c

   1 /*
   2  *  Copyright (C) 2002 ARM Limited, All Rights Reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License version 2 as
   6  * published by the Free Software Foundation.
   7  *
   8  * Interrupt architecture for the GIC:
   9  *
  10  * o There is one Interrupt Distributor, which receives interrupts
  11  *   from system devices and sends them to the Interrupt Controllers.
  12  *
  13  * o There is one CPU Interface per CPU, which sends interrupts sent
  14  *   by the Distributor, and interrupts generated locally, to the
  15  *   associated CPU. The base address of the CPU interface is usually
  16  *   aliased so that the same address points to different chips depending
  17  *   on the CPU it is accessed from.
  18  *
  19  * Note that IRQs 0-31 are special - they are local to each CPU.
  20  * As such, the enable set/clear, pending set/clear and active bit
  21  * registers are banked per-cpu for these sources.
  22  */
  23 #include <linux/init.h>
  24 #include <linux/kernel.h>
  25 #include <linux/err.h>
  26 #include <linux/module.h>
  27 #include <linux/list.h>
  28 #include <linux/smp.h>
  29 #include <linux/cpu.h>
  30 #include <linux/cpu_pm.h>
  31 #include <linux/cpumask.h>
  32 #include <linux/io.h>
  33 #include <linux/of.h>
  34 #include <linux/of_address.h>
  35 #include <linux/of_irq.h>
  36 #include <linux/acpi.h>
  37 #include <linux/irqdomain.h>
  38 #include <linux/interrupt.h>
  39 #include <linux/percpu.h>
  40 #include <linux/slab.h>
  41 #include <linux/irqchip.h>
  42 #include <linux/irqchip/chained_irq.h>
  43 #include <linux/irqchip/arm-gic.h>
  44
  45 #include <asm/cputype.h>
  46 #include <asm/irq.h>
  47 #include <asm/exception.h>
  48 #include <asm/smp_plat.h>
  49 #include <asm/virt.h>
  50
  51 #include "irq-gic-common.h"
  52
  53 #ifdef CONFIG_ARM64
  54 #include <asm/cpufeature.h>
  55
  56 static void gic_check_cpu_features(void)
  57 {
  58         WARN_TAINT_ONCE(this_cpu_has_cap(ARM64_HAS_SYSREG_GIC_CPUIF),
  59                         TAINT_CPU_OUT_OF_SPEC,
  60                         "GICv3 system registers enabled, broken firmware!\n");
  61 }
  62 #else
  63 #define gic_check_cpu_features()        do { } while(0)
  64 #endif
  65
  66 union gic_base {
  67         void __iomem *common_base;
  68         void __percpu * __iomem *percpu_base;
  69 };
  70
  71 struct gic_chip_data {
  72         struct irq_chip chip;
  73         union gic_base dist_base;
  74         union gic_base cpu_base;
  75 #ifdef CONFIG_CPU_PM
  76         u32 saved_spi_enable[DIV_ROUND_UP(1020, 32)];
  77         u32 saved_spi_active[DIV_ROUND_UP(1020, 32)];
  78         u32 saved_spi_conf[DIV_ROUND_UP(1020, 16)];
  79         u32 saved_spi_target[DIV_ROUND_UP(1020, 4)];
  80         u32 __percpu *saved_ppi_enable;
  81         u32 __percpu *saved_ppi_active;
  82         u32 __percpu *saved_ppi_conf;
  83 #endif
  84         struct irq_domain *domain;
  85         unsigned int gic_irqs;
  86 #ifdef CONFIG_GIC_NON_BANKED
  87         void __iomem *(*get_base)(union gic_base *);
  88 #endif
  89 };
  90
  91 static DEFINE_RAW_SPINLOCK(irq_controller_lock);
  92
  93 /*
  94  * The GIC mapping of CPU interfaces does not necessarily match
  95  * the logical CPU numbering.  Let's use a mapping as returned
  96  * by the GIC itself.
  97  */
  98 #define NR_GIC_CPU_IF 8
  99 static u8 gic_cpu_map[NR_GIC_CPU_IF] __read_mostly;
 100
 101 static struct static_key supports_deactivate = STATIC_KEY_INIT_TRUE;
 102
 103 static struct gic_chip_data gic_data[CONFIG_ARM_GIC_MAX_NR] __read_mostly;
 104
 105 #ifdef CONFIG_GIC_NON_BANKED
 106 static void __iomem *gic_get_percpu_base(union gic_base *base)
 107 {
 108         return raw_cpu_read(*base->percpu_base);
 109 }
 110
 111 static void __iomem *gic_get_common_base(union gic_base *base)
 112 {
 113         return base->common_base;
 114 }
 115
 116 static inline void __iomem *gic_data_dist_base(struct gic_chip_data *data)
 117 {
 118         return data->get_base(&data->dist_base);
 119 }
 120
 121 static inline void __iomem *gic_data_cpu_base(struct gic_chip_data *data)
 122 {
 123         return data->get_base(&data->cpu_base);
 124 }
 125
 126 static inline void gic_set_base_accessor(struct gic_chip_data *data,
 127                                          void __iomem *(*f)(union gic_base *))
 128 {
 129         data->get_base = f;
 130 }
 131 #else
 132 #define gic_data_dist_base(d)   ((d)->dist_base.common_base)
 133 #define gic_data_cpu_base(d)    ((d)->cpu_base.common_base)
 134 #define gic_set_base_accessor(d, f)
 135 #endif
 136
 137 static inline void __iomem *gic_dist_base(struct irq_data *d)
 138 {
 139         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 140         return gic_data_dist_base(gic_data);
 141 }
 142
 143 static inline void __iomem *gic_cpu_base(struct irq_data *d)
 144 {
 145         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 146         return gic_data_cpu_base(gic_data);
 147 }
 148
 149 static inline unsigned int gic_irq(struct irq_data *d)
 150 {
 151         return d->hwirq;
 152 }
 153
 154 static inline bool cascading_gic_irq(struct irq_data *d)
 155 {
 156         void *data = irq_data_get_irq_handler_data(d);
 157
 158         /*
 159          * If handler_data is set, this is a cascading interrupt, and
 160          * it cannot possibly be forwarded.
 161          */
 162         return data != NULL;
 163 }
 164
 165 /*
 166  * Routines to acknowledge, disable and enable interrupts
 167  */
 168 static void gic_poke_irq(struct irq_data *d, u32 offset)
 169 {
 170         u32 mask = 1 << (gic_irq(d) % 32);
 171         writel_relaxed(mask, gic_dist_base(d) + offset + (gic_irq(d) / 32) * 4);
 172 }
 173
 174 static int gic_peek_irq(struct irq_data *d, u32 offset)
 175 {
 176         u32 mask = 1 << (gic_irq(d) % 32);
 177         return !!(readl_relaxed(gic_dist_base(d) + offset + (gic_irq(d) / 32) * 4) & mask);
 178 }
 179
 180 static void gic_mask_irq(struct irq_data *d)
 181 {
 182         gic_poke_irq(d, GIC_DIST_ENABLE_CLEAR);
 183 }
 184
 185 static void gic_eoimode1_mask_irq(struct irq_data *d)
 186 {
 187         gic_mask_irq(d);
 188         /*
 189          * When masking a forwarded interrupt, make sure it is
 190          * deactivated as well.
 191          *
 192          * This ensures that an interrupt that is getting
 193          * disabled/masked will not get "stuck", because there is
 194          * noone to deactivate it (guest is being terminated).
 195          */
 196         if (irqd_is_forwarded_to_vcpu(d))
 197                 gic_poke_irq(d, GIC_DIST_ACTIVE_CLEAR);
 198 }
 199
 200 static void gic_unmask_irq(struct irq_data *d)
 201 {
 202         gic_poke_irq(d, GIC_DIST_ENABLE_SET);
 203 }
 204
 205 static void gic_eoi_irq(struct irq_data *d)
 206 {
 207         writel_relaxed(gic_irq(d), gic_cpu_base(d) + GIC_CPU_EOI);
 208 }
 209
 210 static void gic_eoimode1_eoi_irq(struct irq_data *d)
 211 {
 212         /* Do not deactivate an IRQ forwarded to a vcpu. */
 213         if (irqd_is_forwarded_to_vcpu(d))
 214                 return;
 215
 216         writel_relaxed(gic_irq(d), gic_cpu_base(d) + GIC_CPU_DEACTIVATE);
 217 }
 218
 219 static int gic_irq_set_irqchip_state(struct irq_data *d,
 220                                      enum irqchip_irq_state which, bool val)
 221 {
 222         u32 reg;
 223
 224         switch (which) {
 225         case IRQCHIP_STATE_PENDING:
 226                 reg = val ? GIC_DIST_PENDING_SET : GIC_DIST_PENDING_CLEAR;
 227                 break;
 228
 229         case IRQCHIP_STATE_ACTIVE:
 230                 reg = val ? GIC_DIST_ACTIVE_SET : GIC_DIST_ACTIVE_CLEAR;
 231                 break;
 232
 233         case IRQCHIP_STATE_MASKED:
 234                 reg = val ? GIC_DIST_ENABLE_CLEAR : GIC_DIST_ENABLE_SET;
 235                 break;
 236
 237         default:
 238                 return -EINVAL;
 239         }
 240
 241         gic_poke_irq(d, reg);
 242         return 0;
 243 }
 244
 245 static int gic_irq_get_irqchip_state(struct irq_data *d,
 246                                       enum irqchip_irq_state which, bool *val)
 247 {
 248         switch (which) {
 249         case IRQCHIP_STATE_PENDING:
 250                 *val = gic_peek_irq(d, GIC_DIST_PENDING_SET);
 251                 break;
 252
 253         case IRQCHIP_STATE_ACTIVE:
 254                 *val = gic_peek_irq(d, GIC_DIST_ACTIVE_SET);
 255                 break;
 256
 257         case IRQCHIP_STATE_MASKED:
 258                 *val = !gic_peek_irq(d, GIC_DIST_ENABLE_SET);
 259                 break;
 260
 261         default:
 262                 return -EINVAL;
 263         }
 264
 265         return 0;
 266 }
 267
 268 static int gic_set_type(struct irq_data *d, unsigned int type)
 269 {
 270         void __iomem *base = gic_dist_base(d);
 271         unsigned int gicirq = gic_irq(d);
 272
 273         /* Interrupt configuration for SGIs can't be changed */
 274         if (gicirq < 16)
 275                 return -EINVAL;
 276
 277         /* SPIs have restrictions on the supported types */
 278         if (gicirq >= 32 && type != IRQ_TYPE_LEVEL_HIGH &&
 279                             type != IRQ_TYPE_EDGE_RISING)
 280                 return -EINVAL;
 281
 282         return gic_configure_irq(gicirq, type, base, NULL);
 283 }
 284
 285 static int gic_irq_set_vcpu_affinity(struct irq_data *d, void *vcpu)
 286 {
 287         /* Only interrupts on the primary GIC can be forwarded to a vcpu. */
 288         if (cascading_gic_irq(d))
 289                 return -EINVAL;
 290
 291         if (vcpu)
 292                 irqd_set_forwarded_to_vcpu(d);
 293         else
 294                 irqd_clr_forwarded_to_vcpu(d);
 295         return 0;
 296 }
 297
 298 #ifdef CONFIG_SMP
 299 static int gic_set_affinity(struct irq_data *d, const struct cpumask *mask_val,
 300                             bool force)
 301 {
 302         void __iomem *reg = gic_dist_base(d) + GIC_DIST_TARGET + (gic_irq(d) & ~3);
 303         unsigned int cpu, shift = (gic_irq(d) % 4) * 8;
 304         u32 val, mask, bit;
 305         unsigned long flags;
 306
 307         if (!force)
 308                 cpu = cpumask_any_and(mask_val, cpu_online_mask);
 309         else
 310                 cpu = cpumask_first(mask_val);
 311
 312         if (cpu >= NR_GIC_CPU_IF || cpu >= nr_cpu_ids)
 313                 return -EINVAL;
 314
 315         raw_spin_lock_irqsave(&irq_controller_lock, flags);
 316         mask = 0xff << shift;
 317         bit = gic_cpu_map[cpu] << shift;
 318         val = readl_relaxed(reg) & ~mask;
 319         writel_relaxed(val | bit, reg);
 320         raw_spin_unlock_irqrestore(&irq_controller_lock, flags);
 321
 322         return IRQ_SET_MASK_OK_DONE;
 323 }
 324 #endif
 325
 326 static void __exception_irq_entry gic_handle_irq(struct pt_regs *regs)
 327 {
 328         u32 irqstat, irqnr;
 329         struct gic_chip_data *gic = &gic_data[0];
 330         void __iomem *cpu_base = gic_data_cpu_base(gic);
 331
 332         do {
 333                 irqstat = readl_relaxed(cpu_base + GIC_CPU_INTACK);
 334                 irqnr = irqstat & GICC_IAR_INT_ID_MASK;
 335
 336                 if (likely(irqnr > 15 && irqnr < 1020)) {
 337                         if (static_key_true(&supports_deactivate))
 338                                 writel_relaxed(irqstat, cpu_base + GIC_CPU_EOI);
 339                         handle_domain_irq(gic->domain, irqnr, regs);
 340                         continue;
 341                 }
 342                 if (irqnr < 16) {
 343                         writel_relaxed(irqstat, cpu_base + GIC_CPU_EOI);
 344                         if (static_key_true(&supports_deactivate))
 345                                 writel_relaxed(irqstat, cpu_base + GIC_CPU_DEACTIVATE);
 346 #ifdef CONFIG_SMP
 347                         handle_IPI(irqnr, regs);
 348 #endif
 349                         continue;
 350                 }
 351                 break;
 352         } while (1);
 353 }
 354
 355 static void gic_handle_cascade_irq(struct irq_desc *desc)
 356 {
 357         struct gic_chip_data *chip_data = irq_desc_get_handler_data(desc);
 358         struct irq_chip *chip = irq_desc_get_chip(desc);
 359         unsigned int cascade_irq, gic_irq;
 360         unsigned long status;
 361
 362         chained_irq_enter(chip, desc);
 363
 364         raw_spin_lock(&irq_controller_lock);
 365         status = readl_relaxed(gic_data_cpu_base(chip_data) + GIC_CPU_INTACK);
 366         raw_spin_unlock(&irq_controller_lock);
 367
 368         gic_irq = (status & GICC_IAR_INT_ID_MASK);
 369         if (gic_irq == GICC_INT_SPURIOUS)
 370                 goto out;
 371
 372         cascade_irq = irq_find_mapping(chip_data->domain, gic_irq);
 373         if (unlikely(gic_irq < 32 || gic_irq > 1020))
 374                 handle_bad_irq(desc);
 375         else
 376                 generic_handle_irq(cascade_irq);
 377
 378  out:
 379         chained_irq_exit(chip, desc);
 380 }
 381
 382 static struct irq_chip gic_chip = {
 383         .irq_mask               = gic_mask_irq,
 384         .irq_unmask             = gic_unmask_irq,
 385         .irq_eoi                = gic_eoi_irq,
 386         .irq_set_type           = gic_set_type,
 387         .irq_get_irqchip_state  = gic_irq_get_irqchip_state,
 388         .irq_set_irqchip_state  = gic_irq_set_irqchip_state,
 389         .flags                  = IRQCHIP_SET_TYPE_MASKED |
 390                                   IRQCHIP_SKIP_SET_WAKE |
 391                                   IRQCHIP_MASK_ON_SUSPEND,
 392 };
 393
 394 static struct irq_chip gic_eoimode1_chip = {
 395         .name                   = "GICv2",
 396         .irq_mask               = gic_eoimode1_mask_irq,
 397         .irq_unmask             = gic_unmask_irq,
 398         .irq_eoi                = gic_eoimode1_eoi_irq,
 399         .irq_set_type           = gic_set_type,
 400         .irq_get_irqchip_state  = gic_irq_get_irqchip_state,
 401         .irq_set_irqchip_state  = gic_irq_set_irqchip_state,
 402         .irq_set_vcpu_affinity  = gic_irq_set_vcpu_affinity,
 403         .flags                  = IRQCHIP_SET_TYPE_MASKED |
 404                                   IRQCHIP_SKIP_SET_WAKE |
 405                                   IRQCHIP_MASK_ON_SUSPEND,
 406 };
 407
 408 void __init gic_cascade_irq(unsigned int gic_nr, unsigned int irq)
 409 {
 410         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 411         irq_set_chained_handler_and_data(irq, gic_handle_cascade_irq,
 412                                          &gic_data[gic_nr]);
 413 }
 414
 415 static u8 gic_get_cpumask(struct gic_chip_data *gic)
 416 {
 417         void __iomem *base = gic_data_dist_base(gic);
 418         u32 mask, i;
 419
 420         for (i = mask = 0; i < 32; i += 4) {
 421                 mask = readl_relaxed(base + GIC_DIST_TARGET + i);
 422                 mask |= mask >> 16;
 423                 mask |= mask >> 8;
 424                 if (mask)
 425                         break;
 426         }
 427
 428         if (!mask && num_possible_cpus() > 1)
 429                 pr_crit("GIC CPU mask not found - kernel will fail to boot.\n");
 430
 431         return mask;
 432 }
 433
 434 static void gic_cpu_if_up(struct gic_chip_data *gic)
 435 {
 436         void __iomem *cpu_base = gic_data_cpu_base(gic);
 437         u32 bypass = 0;
 438         u32 mode = 0;
 439
 440         if (gic == &gic_data[0] && static_key_true(&supports_deactivate))
 441                 mode = GIC_CPU_CTRL_EOImodeNS;
 442
 443         /*
 444         * Preserve bypass disable bits to be written back later
 445         */
 446         bypass = readl(cpu_base + GIC_CPU_CTRL);
 447         bypass &= GICC_DIS_BYPASS_MASK;
 448
 449         writel_relaxed(bypass | mode | GICC_ENABLE, cpu_base + GIC_CPU_CTRL);
 450 }
 451
 452
 453 static void __init gic_dist_init(struct gic_chip_data *gic)
 454 {
 455         unsigned int i;
 456         u32 cpumask;
 457         unsigned int gic_irqs = gic->gic_irqs;
 458         void __iomem *base = gic_data_dist_base(gic);
 459
 460         writel_relaxed(GICD_DISABLE, base + GIC_DIST_CTRL);
 461
 462         /*
 463          * Set all global interrupts to this CPU only.
 464          */
 465         cpumask = gic_get_cpumask(gic);
 466         cpumask |= cpumask << 8;
 467         cpumask |= cpumask << 16;
 468         for (i = 32; i < gic_irqs; i += 4)
 469                 writel_relaxed(cpumask, base + GIC_DIST_TARGET + i * 4 / 4);
 470
 471         gic_dist_config(base, gic_irqs, NULL);
 472
 473         writel_relaxed(GICD_ENABLE, base + GIC_DIST_CTRL);
 474 }
 475
 476 static void gic_cpu_init(struct gic_chip_data *gic)
 477 {
 478         void __iomem *dist_base = gic_data_dist_base(gic);
 479         void __iomem *base = gic_data_cpu_base(gic);
 480         unsigned int cpu_mask, cpu = smp_processor_id();
 481         int i;
 482
 483         /*
 484          * Setting up the CPU map is only relevant for the primary GIC
 485          * because any nested/secondary GICs do not directly interface
 486          * with the CPU(s).
 487          */
 488         if (gic == &gic_data[0]) {
 489                 /*
 490                  * Get what the GIC says our CPU mask is.
 491                  */
 492                 BUG_ON(cpu >= NR_GIC_CPU_IF);
 493                 gic_check_cpu_features();
 494                 cpu_mask = gic_get_cpumask(gic);
 495                 gic_cpu_map[cpu] = cpu_mask;
 496
 497                 /*
 498                  * Clear our mask from the other map entries in case they're
 499                  * still undefined.
 500                  */
 501                 for (i = 0; i < NR_GIC_CPU_IF; i++)
 502                         if (i != cpu)
 503                                 gic_cpu_map[i] &= ~cpu_mask;
 504         }
 505
 506         gic_cpu_config(dist_base, NULL);
 507
 508         writel_relaxed(GICC_INT_PRI_THRESHOLD, base + GIC_CPU_PRIMASK);
 509         gic_cpu_if_up(gic);
 510 }
 511
 512 int gic_cpu_if_down(unsigned int gic_nr)
 513 {
 514         void __iomem *cpu_base;
 515         u32 val = 0;
 516
 517         if (gic_nr >= CONFIG_ARM_GIC_MAX_NR)
 518                 return -EINVAL;
 519
 520         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 521         val = readl(cpu_base + GIC_CPU_CTRL);
 522         val &= ~GICC_ENABLE;
 523         writel_relaxed(val, cpu_base + GIC_CPU_CTRL);
 524
 525         return 0;
 526 }
 527
 528 #ifdef CONFIG_CPU_PM
 529 /*
 530  * Saves the GIC distributor registers during suspend or idle.  Must be called
 531  * with interrupts disabled but before powering down the GIC.  After calling
 532  * this function, no interrupts will be delivered by the GIC, and another
 533  * platform-specific wakeup source must be enabled.
 534  */
 535 static void gic_dist_save(unsigned int gic_nr)
 536 {
 537         unsigned int gic_irqs;
 538         void __iomem *dist_base;
 539         int i;
 540
 541         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 542
 543         gic_irqs = gic_data[gic_nr].gic_irqs;
 544         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 545
 546         if (!dist_base)
 547                 return;
 548
 549         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 550                 gic_data[gic_nr].saved_spi_conf[i] =
 551                         readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 552
 553         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 554                 gic_data[gic_nr].saved_spi_target[i] =
 555                         readl_relaxed(dist_base + GIC_DIST_TARGET + i * 4);
 556
 557         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 558                 gic_data[gic_nr].saved_spi_enable[i] =
 559                         readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 560
 561         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 562                 gic_data[gic_nr].saved_spi_active[i] =
 563                         readl_relaxed(dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 564 }
 565
 566 /*
 567  * Restores the GIC distributor registers during resume or when coming out of
 568  * idle.  Must be called before enabling interrupts.  If a level interrupt
 569  * that occured while the GIC was suspended is still present, it will be
 570  * handled normally, but any edge interrupts that occured will not be seen by
 571  * the GIC and need to be handled by the platform-specific wakeup source.
 572  */
 573 static void gic_dist_restore(unsigned int gic_nr)
 574 {
 575         unsigned int gic_irqs;
 576         unsigned int i;
 577         void __iomem *dist_base;
 578
 579         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 580
 581         gic_irqs = gic_data[gic_nr].gic_irqs;
 582         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 583
 584         if (!dist_base)
 585                 return;
 586
 587         writel_relaxed(GICD_DISABLE, dist_base + GIC_DIST_CTRL);
 588
 589         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 590                 writel_relaxed(gic_data[gic_nr].saved_spi_conf[i],
 591                         dist_base + GIC_DIST_CONFIG + i * 4);
 592
 593         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 594                 writel_relaxed(GICD_INT_DEF_PRI_X4,
 595                         dist_base + GIC_DIST_PRI + i * 4);
 596
 597         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 598                 writel_relaxed(gic_data[gic_nr].saved_spi_target[i],
 599                         dist_base + GIC_DIST_TARGET + i * 4);
 600
 601         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++) {
 602                 writel_relaxed(GICD_INT_EN_CLR_X32,
 603                         dist_base + GIC_DIST_ENABLE_CLEAR + i * 4);
 604                 writel_relaxed(gic_data[gic_nr].saved_spi_enable[i],
 605                         dist_base + GIC_DIST_ENABLE_SET + i * 4);
 606         }
 607
 608         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++) {
 609                 writel_relaxed(GICD_INT_EN_CLR_X32,
 610                         dist_base + GIC_DIST_ACTIVE_CLEAR + i * 4);
 611                 writel_relaxed(gic_data[gic_nr].saved_spi_active[i],
 612                         dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 613         }
 614
 615         writel_relaxed(GICD_ENABLE, dist_base + GIC_DIST_CTRL);
 616 }
 617
 618 static void gic_cpu_save(unsigned int gic_nr)
 619 {
 620         int i;
 621         u32 *ptr;
 622         void __iomem *dist_base;
 623         void __iomem *cpu_base;
 624
 625         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 626
 627         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 628         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 629
 630         if (!dist_base || !cpu_base)
 631                 return;
 632
 633         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 634         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 635                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 636
 637         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_active);
 638         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 639                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 640
 641         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 642         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 643                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 644
 645 }
 646
 647 static void gic_cpu_restore(unsigned int gic_nr)
 648 {
 649         int i;
 650         u32 *ptr;
 651         void __iomem *dist_base;
 652         void __iomem *cpu_base;
 653
 654         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 655
 656         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 657         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 658
 659         if (!dist_base || !cpu_base)
 660                 return;
 661
 662         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 663         for (i = 0; i < DIV_ROUND_UP(32, 32); i++) {
 664                 writel_relaxed(GICD_INT_EN_CLR_X32,
 665                                dist_base + GIC_DIST_ENABLE_CLEAR + i * 4);
 666                 writel_relaxed(ptr[i], dist_base + GIC_DIST_ENABLE_SET + i * 4);
 667         }
 668
 669         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_active);
 670         for (i = 0; i < DIV_ROUND_UP(32, 32); i++) {
 671                 writel_relaxed(GICD_INT_EN_CLR_X32,
 672                                dist_base + GIC_DIST_ACTIVE_CLEAR + i * 4);
 673                 writel_relaxed(ptr[i], dist_base + GIC_DIST_ACTIVE_SET + i * 4);
 674         }
 675
 676         ptr = raw_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 677         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 678                 writel_relaxed(ptr[i], dist_base + GIC_DIST_CONFIG + i * 4);
 679
 680         for (i = 0; i < DIV_ROUND_UP(32, 4); i++)
 681                 writel_relaxed(GICD_INT_DEF_PRI_X4,
 682                                         dist_base + GIC_DIST_PRI + i * 4);
 683
 684         writel_relaxed(GICC_INT_PRI_THRESHOLD, cpu_base + GIC_CPU_PRIMASK);
 685         gic_cpu_if_up(&gic_data[gic_nr]);
 686 }
 687
 688 static int gic_notifier(struct notifier_block *self, unsigned long cmd, void *v)
 689 {
 690         int i;
 691
 692         for (i = 0; i < CONFIG_ARM_GIC_MAX_NR; i++) {
 693 #ifdef CONFIG_GIC_NON_BANKED
 694                 /* Skip over unused GICs */
 695                 if (!gic_data[i].get_base)
 696                         continue;
 697 #endif
 698                 switch (cmd) {
 699                 case CPU_PM_ENTER:
 700                         gic_cpu_save(i);
 701                         break;
 702                 case CPU_PM_ENTER_FAILED:
 703                 case CPU_PM_EXIT:
 704                         gic_cpu_restore(i);
 705                         break;
 706                 case CPU_CLUSTER_PM_ENTER:
 707                         gic_dist_save(i);
 708                         break;
 709                 case CPU_CLUSTER_PM_ENTER_FAILED:
 710                 case CPU_CLUSTER_PM_EXIT:
 711                         gic_dist_restore(i);
 712                         break;
 713                 }
 714         }
 715
 716         return NOTIFY_OK;
 717 }
 718
 719 static struct notifier_block gic_notifier_block = {
 720         .notifier_call = gic_notifier,
 721 };
 722
 723 static void __init gic_pm_init(struct gic_chip_data *gic)
 724 {
 725         gic->saved_ppi_enable = __alloc_percpu(DIV_ROUND_UP(32, 32) * 4,
 726                 sizeof(u32));
 727         BUG_ON(!gic->saved_ppi_enable);
 728
 729         gic->saved_ppi_active = __alloc_percpu(DIV_ROUND_UP(32, 32) * 4,
 730                 sizeof(u32));
 731         BUG_ON(!gic->saved_ppi_active);
 732
 733         gic->saved_ppi_conf = __alloc_percpu(DIV_ROUND_UP(32, 16) * 4,
 734                 sizeof(u32));
 735         BUG_ON(!gic->saved_ppi_conf);
 736
 737         if (gic == &gic_data[0])
 738                 cpu_pm_register_notifier(&gic_notifier_block);
 739 }
 740 #else
 741 static void __init gic_pm_init(struct gic_chip_data *gic)
 742 {
 743 }
 744 #endif
 745
 746 #ifdef CONFIG_SMP
 747 static void gic_raise_softirq(const struct cpumask *mask, unsigned int irq)
 748 {
 749         int cpu;
 750         unsigned long flags, map = 0;
 751
 752         raw_spin_lock_irqsave(&irq_controller_lock, flags);
 753
 754         /* Convert our logical CPU mask into a physical one. */
 755         for_each_cpu(cpu, mask)
 756                 map |= gic_cpu_map[cpu];
 757
 758         /*
 759          * Ensure that stores to Normal memory are visible to the
 760          * other CPUs before they observe us issuing the IPI.
 761          */
 762         dmb(ishst);
 763
 764         /* this always happens on GIC0 */
 765         writel_relaxed(map << 16 | irq, gic_data_dist_base(&gic_data[0]) + GIC_DIST_SOFTINT);
 766
 767         raw_spin_unlock_irqrestore(&irq_controller_lock, flags);
 768 }
 769 #endif
 770
 771 #ifdef CONFIG_BL_SWITCHER
 772 /*
 773  * gic_send_sgi - send a SGI directly to given CPU interface number
 774  *
 775  * cpu_id: the ID for the destination CPU interface
 776  * irq: the IPI number to send a SGI for
 777  */
 778 void gic_send_sgi(unsigned int cpu_id, unsigned int irq)
 779 {
 780         BUG_ON(cpu_id >= NR_GIC_CPU_IF);
 781         cpu_id = 1 << cpu_id;
 782         /* this always happens on GIC0 */
 783         writel_relaxed((cpu_id << 16) | irq, gic_data_dist_base(&gic_data[0]) + GIC_DIST_SOFTINT);
 784 }
 785
 786 /*
 787  * gic_get_cpu_id - get the CPU interface ID for the specified CPU
 788  *
 789  * @cpu: the logical CPU number to get the GIC ID for.
 790  *
 791  * Return the CPU interface ID for the given logical CPU number,
 792  * or -1 if the CPU number is too large or the interface ID is
 793  * unknown (more than one bit set).
 794  */
 795 int gic_get_cpu_id(unsigned int cpu)
 796 {
 797         unsigned int cpu_bit;
 798
 799         if (cpu >= NR_GIC_CPU_IF)
 800                 return -1;
 801         cpu_bit = gic_cpu_map[cpu];
 802         if (cpu_bit & (cpu_bit - 1))
 803                 return -1;
 804         return __ffs(cpu_bit);
 805 }
 806
 807 /*
 808  * gic_migrate_target - migrate IRQs to another CPU interface
 809  *
 810  * @new_cpu_id: the CPU target ID to migrate IRQs to
 811  *
 812  * Migrate all peripheral interrupts with a target matching the current CPU
 813  * to the interface corresponding to @new_cpu_id.  The CPU interface mapping
 814  * is also updated.  Targets to other CPU interfaces are unchanged.
 815  * This must be called with IRQs locally disabled.
 816  */
 817 void gic_migrate_target(unsigned int new_cpu_id)
 818 {
 819         unsigned int cur_cpu_id, gic_irqs, gic_nr = 0;
 820         void __iomem *dist_base;
 821         int i, ror_val, cpu = smp_processor_id();
 822         u32 val, cur_target_mask, active_mask;
 823
 824         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
 825
 826         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 827         if (!dist_base)
 828                 return;
 829         gic_irqs = gic_data[gic_nr].gic_irqs;
 830
 831         cur_cpu_id = __ffs(gic_cpu_map[cpu]);
 832         cur_target_mask = 0x01010101 << cur_cpu_id;
 833         ror_val = (cur_cpu_id - new_cpu_id) & 31;
 834
 835         raw_spin_lock(&irq_controller_lock);
 836
 837         /* Update the target interface for this logical CPU */
 838         gic_cpu_map[cpu] = 1 << new_cpu_id;
 839
 840         /*
 841          * Find all the peripheral interrupts targetting the current
 842          * CPU interface and migrate them to the new CPU interface.
 843          * We skip DIST_TARGET 0 to 7 as they are read-only.
 844          */
 845         for (i = 8; i < DIV_ROUND_UP(gic_irqs, 4); i++) {
 846                 val = readl_relaxed(dist_base + GIC_DIST_TARGET + i * 4);
 847                 active_mask = val & cur_target_mask;
 848                 if (active_mask) {
 849                         val &= ~active_mask;
 850                         val |= ror32(active_mask, ror_val);
 851                         writel_relaxed(val, dist_base + GIC_DIST_TARGET + i*4);
 852                 }
 853         }
 854
 855         raw_spin_unlock(&irq_controller_lock);
 856
 857         /*
 858          * Now let's migrate and clear any potential SGIs that might be
 859          * pending for us (cur_cpu_id).  Since GIC_DIST_SGI_PENDING_SET
 860          * is a banked register, we can only forward the SGI using
 861          * GIC_DIST_SOFTINT.  The original SGI source is lost but Linux
 862          * doesn't use that information anyway.
 863          *
 864          * For the same reason we do not adjust SGI source information
 865          * for previously sent SGIs by us to other CPUs either.
 866          */
 867         for (i = 0; i < 16; i += 4) {
 868                 int j;
 869                 val = readl_relaxed(dist_base + GIC_DIST_SGI_PENDING_SET + i);
 870                 if (!val)
 871                         continue;
 872                 writel_relaxed(val, dist_base + GIC_DIST_SGI_PENDING_CLEAR + i);
 873                 for (j = i; j < i + 4; j++) {
 874                         if (val & 0xff)
 875                                 writel_relaxed((1 << (new_cpu_id + 16)) | j,
 876                                                 dist_base + GIC_DIST_SOFTINT);
 877                         val >>= 8;
 878                 }
 879         }
 880 }
 881
 882 /*
 883  * gic_get_sgir_physaddr - get the physical address for the SGI register
 884  *
 885  * REturn the physical address of the SGI register to be used
 886  * by some early assembly code when the kernel is not yet available.
 887  */
 888 static unsigned long gic_dist_physaddr;
 889
 890 unsigned long gic_get_sgir_physaddr(void)
 891 {
 892         if (!gic_dist_physaddr)
 893                 return 0;
 894         return gic_dist_physaddr + GIC_DIST_SOFTINT;
 895 }
 896
 897 void __init gic_init_physaddr(struct device_node *node)
 898 {
 899         struct resource res;
 900         if (of_address_to_resource(node, 0, &res) == 0) {
 901                 gic_dist_physaddr = res.start;
 902                 pr_info("GIC physical location is %#lx\n", gic_dist_physaddr);
 903         }
 904 }
 905
 906 #else
 907 #define gic_init_physaddr(node)  do { } while (0)
 908 #endif
 909
 910 static int gic_irq_domain_map(struct irq_domain *d, unsigned int irq,
 911                                 irq_hw_number_t hw)
 912 {
 913         struct gic_chip_data *gic = d->host_data;
 914
 915         if (hw < 32) {
 916                 irq_set_percpu_devid(irq);
 917                 irq_domain_set_info(d, irq, hw, &gic->chip, d->host_data,
 918                                     handle_percpu_devid_irq, NULL, NULL);
 919                 irq_set_status_flags(irq, IRQ_NOAUTOEN);
 920         } else {
 921                 irq_domain_set_info(d, irq, hw, &gic->chip, d->host_data,
 922                                     handle_fasteoi_irq, NULL, NULL);
 923                 irq_set_probe(irq);
 924         }
 925         return 0;
 926 }
 927
 928 static void gic_irq_domain_unmap(struct irq_domain *d, unsigned int irq)
 929 {
 930 }
 931
 932 static int gic_irq_domain_translate(struct irq_domain *d,
 933                                     struct irq_fwspec *fwspec,
 934                                     unsigned long *hwirq,
 935                                     unsigned int *type)
 936 {
 937         if (is_of_node(fwspec->fwnode)) {
 938                 if (fwspec->param_count < 3)
 939                         return -EINVAL;
 940
 941                 /* Get the interrupt number and add 16 to skip over SGIs */
 942                 *hwirq = fwspec->param[1] + 16;
 943
 944                 /*
 945                  * For SPIs, we need to add 16 more to get the GIC irq
 946                  * ID number
 947                  */
 948                 if (!fwspec->param[0])
 949                         *hwirq += 16;
 950
 951                 *type = fwspec->param[2] & IRQ_TYPE_SENSE_MASK;
 952                 return 0;
 953         }
 954
 955         if (is_fwnode_irqchip(fwspec->fwnode)) {
 956                 if(fwspec->param_count != 2)
 957                         return -EINVAL;
 958
 959                 *hwirq = fwspec->param[0];
 960                 *type = fwspec->param[1];
 961                 return 0;
 962         }
 963
 964         return -EINVAL;
 965 }
 966
 967 #ifdef CONFIG_SMP
 968 static int gic_secondary_init(struct notifier_block *nfb, unsigned long action,
 969                               void *hcpu)
 970 {
 971         if (action == CPU_STARTING || action == CPU_STARTING_FROZEN)
 972                 gic_cpu_init(&gic_data[0]);
 973         return NOTIFY_OK;
 974 }
 975
 976 /*
 977  * Notifier for enabling the GIC CPU interface. Set an arbitrarily high
 978  * priority because the GIC needs to be up before the ARM generic timers.
 979  */
 980 static struct notifier_block gic_cpu_notifier = {
 981         .notifier_call = gic_secondary_init,
 982         .priority = 100,
 983 };
 984 #endif
 985
 986 static int gic_irq_domain_alloc(struct irq_domain *domain, unsigned int virq,
 987                                 unsigned int nr_irqs, void *arg)
 988 {
 989         int i, ret;
 990         irq_hw_number_t hwirq;
 991         unsigned int type = IRQ_TYPE_NONE;
 992         struct irq_fwspec *fwspec = arg;
 993
 994         ret = gic_irq_domain_translate(domain, fwspec, &hwirq, &type);
 995         if (ret)
 996                 return ret;
 997
 998         for (i = 0; i < nr_irqs; i++)
 999                 gic_irq_domain_map(domain, virq + i, hwirq + i);
1000
1001         return 0;
1002 }
1003
1004 static const struct irq_domain_ops gic_irq_domain_hierarchy_ops = {
1005         .translate = gic_irq_domain_translate,
1006         .alloc = gic_irq_domain_alloc,
1007         .free = irq_domain_free_irqs_top,
1008 };
1009
1010 static const struct irq_domain_ops gic_irq_domain_ops = {
1011         .map = gic_irq_domain_map,
1012         .unmap = gic_irq_domain_unmap,
1013 };
1014
1015 static void __init __gic_init_bases(unsigned int gic_nr, int irq_start,
1016                            void __iomem *dist_base, void __iomem *cpu_base,
1017                            u32 percpu_offset, struct fwnode_handle *handle)
1018 {
1019         irq_hw_number_t hwirq_base;
1020         struct gic_chip_data *gic;
1021         int gic_irqs, irq_base, i;
1022
1023         BUG_ON(gic_nr >= CONFIG_ARM_GIC_MAX_NR);
1024
1025         gic = &gic_data[gic_nr];
1026
1027         /* Initialize irq_chip */
1028         if (static_key_true(&supports_deactivate) && gic_nr == 0) {
1029                 gic->chip = gic_eoimode1_chip;
1030         } else {
1031                 gic->chip = gic_chip;
1032                 gic->chip.name = kasprintf(GFP_KERNEL, "GIC-%d", gic_nr);
1033         }
1034
1035 #ifdef CONFIG_SMP
1036         if (gic_nr == 0)
1037                 gic->chip.irq_set_affinity = gic_set_affinity;
1038 #endif
1039
1040 #ifdef CONFIG_GIC_NON_BANKED
1041         if (percpu_offset) { /* Frankein-GIC without banked registers... */
1042                 unsigned int cpu;
1043
1044                 gic->dist_base.percpu_base = alloc_percpu(void __iomem *);
1045                 gic->cpu_base.percpu_base = alloc_percpu(void __iomem *);
1046                 if (WARN_ON(!gic->dist_base.percpu_base ||
1047                             !gic->cpu_base.percpu_base)) {
1048                         free_percpu(gic->dist_base.percpu_base);
1049                         free_percpu(gic->cpu_base.percpu_base);
1050                         return;
1051                 }
1052
1053                 for_each_possible_cpu(cpu) {
1054                         u32 mpidr = cpu_logical_map(cpu);
1055                         u32 core_id = MPIDR_AFFINITY_LEVEL(mpidr, 0);
1056                         unsigned long offset = percpu_offset * core_id;
1057                         *per_cpu_ptr(gic->dist_base.percpu_base, cpu) = dist_base + offset;
1058                         *per_cpu_ptr(gic->cpu_base.percpu_base, cpu) = cpu_base + offset;
1059                 }
1060
1061                 gic_set_base_accessor(gic, gic_get_percpu_base);
1062         } else
1063 #endif
1064         {                       /* Normal, sane GIC... */
1065                 WARN(percpu_offset,
1066                      "GIC_NON_BANKED not enabled, ignoring %08x offset!",
1067                      percpu_offset);
1068                 gic->dist_base.common_base = dist_base;
1069                 gic->cpu_base.common_base = cpu_base;
1070                 gic_set_base_accessor(gic, gic_get_common_base);
1071         }
1072
1073         /*
1074          * Find out how many interrupts are supported.
1075          * The GIC only supports up to 1020 interrupt sources.
1076          */
1077         gic_irqs = readl_relaxed(gic_data_dist_base(gic) + GIC_DIST_CTR) & 0x1f;
1078         gic_irqs = (gic_irqs + 1) * 32;
1079         if (gic_irqs > 1020)
1080                 gic_irqs = 1020;
1081         gic->gic_irqs = gic_irqs;
1082
1083         if (handle) {           /* DT/ACPI */
1084                 gic->domain = irq_domain_create_linear(handle, gic_irqs,
1085                                                        &gic_irq_domain_hierarchy_ops,
1086                                                        gic);
1087         } else {                /* Legacy support */
1088                 /*
1089                  * For primary GICs, skip over SGIs.
1090                  * For secondary GICs, skip over PPIs, too.
1091                  */
1092                 if (gic_nr == 0 && (irq_start & 31) > 0) {
1093                         hwirq_base = 16;
1094                         if (irq_start != -1)
1095                                 irq_start = (irq_start & ~31) + 16;
1096                 } else {
1097                         hwirq_base = 32;
1098                 }
1099
1100                 gic_irqs -= hwirq_base; /* calculate # of irqs to allocate */
1101
1102                 irq_base = irq_alloc_descs(irq_start, 16, gic_irqs,
1103                                            numa_node_id());
1104                 if (IS_ERR_VALUE(irq_base)) {
1105                         WARN(1, "Cannot allocate irq_descs @ IRQ%d, assuming pre-allocated\n",
1106                              irq_start);
1107                         irq_base = irq_start;
1108                 }
1109
1110                 gic->domain = irq_domain_add_legacy(NULL, gic_irqs, irq_base,
1111                                         hwirq_base, &gic_irq_domain_ops, gic);
1112         }
1113
1114         if (WARN_ON(!gic->domain))
1115                 return;
1116
1117         if (gic_nr == 0) {
1118                 /*
1119                  * Initialize the CPU interface map to all CPUs.
1120                  * It will be refined as each CPU probes its ID.
1121                  * This is only necessary for the primary GIC.
1122                  */
1123                 for (i = 0; i < NR_GIC_CPU_IF; i++)
1124                         gic_cpu_map[i] = 0xff;
1125 #ifdef CONFIG_SMP
1126                 set_smp_cross_call(gic_raise_softirq);
1127                 register_cpu_notifier(&gic_cpu_notifier);
1128 #endif
1129                 set_handle_irq(gic_handle_irq);
1130                 if (static_key_true(&supports_deactivate))
1131                         pr_info("GIC: Using split EOI/Deactivate mode\n");
1132         }
1133
1134         gic_dist_init(gic);
1135         gic_cpu_init(gic);
1136         gic_pm_init(gic);
1137 }
1138
1139 void __init gic_init(unsigned int gic_nr, int irq_start,
1140                      void __iomem *dist_base, void __iomem *cpu_base)
1141 {
1142         /*
1143          * Non-DT/ACPI systems won't run a hypervisor, so let's not
1144          * bother with these...
1145          */
1146         static_key_slow_dec(&supports_deactivate);
1147         __gic_init_bases(gic_nr, irq_start, dist_base, cpu_base, 0, NULL);
1148 }
1149
1150 #ifdef CONFIG_OF
1151 static int gic_cnt __initdata;
1152
1153 static bool gic_check_eoimode(struct device_node *node, void __iomem **base)
1154 {
1155         struct resource cpuif_res;
1156
1157         of_address_to_resource(node, 1, &cpuif_res);
1158
1159         if (!is_hyp_mode_available())
1160                 return false;
1161         if (resource_size(&cpuif_res) < SZ_8K)
1162                 return false;
1163         if (resource_size(&cpuif_res) == SZ_128K) {
1164                 u32 val_low, val_high;
1165
1166                 /*
1167                  * Verify that we have the first 4kB of a GIC400
1168                  * aliased over the first 64kB by checking the
1169                  * GICC_IIDR register on both ends.
1170                  */
1171                 val_low = readl_relaxed(*base + GIC_CPU_IDENT);
1172                 val_high = readl_relaxed(*base + GIC_CPU_IDENT + 0xf000);
1173                 if ((val_low & 0xffff0fff) != 0x0202043B ||
1174                     val_low != val_high)
1175                         return false;
1176
1177                 /*
1178                  * Move the base up by 60kB, so that we have a 8kB
1179                  * contiguous region, which allows us to use GICC_DIR
1180                  * at its normal offset. Please pass me that bucket.
1181                  */
1182                 *base += 0xf000;
1183                 cpuif_res.start += 0xf000;
1184                 pr_warn("GIC: Adjusting CPU interface base to %pa",
1185                         &cpuif_res.start);
1186         }
1187
1188         return true;
1189 }
1190
1191 int __init
1192 gic_of_init(struct device_node *node, struct device_node *parent)
1193 {
1194         void __iomem *cpu_base;
1195         void __iomem *dist_base;
1196         u32 percpu_offset;
1197         int irq;
1198
1199         if (WARN_ON(!node))
1200                 return -ENODEV;
1201
1202         dist_base = of_iomap(node, 0);
1203         WARN(!dist_base, "unable to map gic dist registers\n");
1204
1205         cpu_base = of_iomap(node, 1);
1206         WARN(!cpu_base, "unable to map gic cpu registers\n");
1207
1208         /*
1209          * Disable split EOI/Deactivate if either HYP is not available
1210          * or the CPU interface is too small.
1211          */
1212         if (gic_cnt == 0 && !gic_check_eoimode(node, &cpu_base))
1213                 static_key_slow_dec(&supports_deactivate);
1214
1215         if (of_property_read_u32(node, "cpu-offset", &percpu_offset))
1216                 percpu_offset = 0;
1217
1218         __gic_init_bases(gic_cnt, -1, dist_base, cpu_base, percpu_offset,
1219                          &node->fwnode);
1220         if (!gic_cnt)
1221                 gic_init_physaddr(node);
1222
1223         if (parent) {
1224                 irq = irq_of_parse_and_map(node, 0);
1225                 gic_cascade_irq(gic_cnt, irq);
1226         }
1227
1228         if (IS_ENABLED(CONFIG_ARM_GIC_V2M))
1229                 gicv2m_init(&node->fwnode, gic_data[gic_cnt].domain);
1230
1231         gic_cnt++;
1232         return 0;
1233 }
1234 IRQCHIP_DECLARE(gic_400, "arm,gic-400", gic_of_init);
1235 IRQCHIP_DECLARE(arm11mp_gic, "arm,arm11mp-gic", gic_of_init);
1236 IRQCHIP_DECLARE(arm1176jzf_dc_gic, "arm,arm1176jzf-devchip-gic", gic_of_init);
1237 IRQCHIP_DECLARE(cortex_a15_gic, "arm,cortex-a15-gic", gic_of_init);
1238 IRQCHIP_DECLARE(cortex_a9_gic, "arm,cortex-a9-gic", gic_of_init);
1239 IRQCHIP_DECLARE(cortex_a7_gic, "arm,cortex-a7-gic", gic_of_init);
1240 IRQCHIP_DECLARE(msm_8660_qgic, "qcom,msm-8660-qgic", gic_of_init);
1241 IRQCHIP_DECLARE(msm_qgic2, "qcom,msm-qgic2", gic_of_init);
1242 IRQCHIP_DECLARE(pl390, "arm,pl390", gic_of_init);
1243
1244 #endif
1245
1246 #ifdef CONFIG_ACPI
1247 static phys_addr_t cpu_phy_base __initdata;
1248
1249 static int __init
1250 gic_acpi_parse_madt_cpu(struct acpi_subtable_header *header,
1251                         const unsigned long end)
1252 {
1253         struct acpi_madt_generic_interrupt *processor;
1254         phys_addr_t gic_cpu_base;
1255         static int cpu_base_assigned;
1256
1257         processor = (struct acpi_madt_generic_interrupt *)header;
1258
1259         if (BAD_MADT_GICC_ENTRY(processor, end))
1260                 return -EINVAL;
1261
1262         /*
1263          * There is no support for non-banked GICv1/2 register in ACPI spec.
1264          * All CPU interface addresses have to be the same.
1265          */
1266         gic_cpu_base = processor->base_address;
1267         if (cpu_base_assigned && gic_cpu_base != cpu_phy_base)
1268                 return -EINVAL;
1269
1270         cpu_phy_base = gic_cpu_base;
1271         cpu_base_assigned = 1;
1272         return 0;
1273 }
1274
1275 /* The things you have to do to just *count* something... */
1276 static int __init acpi_dummy_func(struct acpi_subtable_header *header,
1277                                   const unsigned long end)
1278 {
1279         return 0;
1280 }
1281
1282 static bool __init acpi_gic_redist_is_present(void)
1283 {
1284         return acpi_table_parse_madt(ACPI_MADT_TYPE_GENERIC_REDISTRIBUTOR,
1285                                      acpi_dummy_func, 0) > 0;
1286 }
1287
1288 static bool __init gic_validate_dist(struct acpi_subtable_header *header,
1289                                      struct acpi_probe_entry *ape)
1290 {
1291         struct acpi_madt_generic_distributor *dist;
1292         dist = (struct acpi_madt_generic_distributor *)header;
1293
1294         return (dist->version == ape->driver_data &&
1295                 (dist->version != ACPI_MADT_GIC_VERSION_NONE ||
1296                  !acpi_gic_redist_is_present()));
1297 }
1298
1299 #define ACPI_GICV2_DIST_MEM_SIZE        (SZ_4K)
1300 #define ACPI_GIC_CPU_IF_MEM_SIZE        (SZ_8K)
1301
1302 static int __init gic_v2_acpi_init(struct acpi_subtable_header *header,
1303                                    const unsigned long end)
1304 {
1305         struct acpi_madt_generic_distributor *dist;
1306         void __iomem *cpu_base, *dist_base;
1307         struct fwnode_handle *domain_handle;
1308         int count;
1309
1310         /* Collect CPU base addresses */
1311         count = acpi_table_parse_madt(ACPI_MADT_TYPE_GENERIC_INTERRUPT,
1312                                       gic_acpi_parse_madt_cpu, 0);
1313         if (count <= 0) {
1314                 pr_err("No valid GICC entries exist\n");
1315                 return -EINVAL;
1316         }
1317
1318         cpu_base = ioremap(cpu_phy_base, ACPI_GIC_CPU_IF_MEM_SIZE);
1319         if (!cpu_base) {
1320                 pr_err("Unable to map GICC registers\n");
1321                 return -ENOMEM;
1322         }
1323
1324         dist = (struct acpi_madt_generic_distributor *)header;
1325         dist_base = ioremap(dist->base_address, ACPI_GICV2_DIST_MEM_SIZE);
1326         if (!dist_base) {
1327                 pr_err("Unable to map GICD registers\n");
1328                 iounmap(cpu_base);
1329                 return -ENOMEM;
1330         }
1331
1332         /*
1333          * Disable split EOI/Deactivate if HYP is not available. ACPI
1334          * guarantees that we'll always have a GICv2, so the CPU
1335          * interface will always be the right size.
1336          */
1337         if (!is_hyp_mode_available())
1338                 static_key_slow_dec(&supports_deactivate);
1339
1340         /*
1341          * Initialize GIC instance zero (no multi-GIC support).
1342          */
1343         domain_handle = irq_domain_alloc_fwnode(dist_base);
1344         if (!domain_handle) {
1345                 pr_err("Unable to allocate domain handle\n");
1346                 iounmap(cpu_base);
1347                 iounmap(dist_base);
1348                 return -ENOMEM;
1349         }
1350
1351         __gic_init_bases(0, -1, dist_base, cpu_base, 0, domain_handle);
1352
1353         acpi_set_irq_model(ACPI_IRQ_MODEL_GIC, domain_handle);
1354
1355         if (IS_ENABLED(CONFIG_ARM_GIC_V2M))
1356                 gicv2m_init(NULL, gic_data[0].domain);
1357
1358         return 0;
1359 }
1360 IRQCHIP_ACPI_DECLARE(gic_v2, ACPI_MADT_TYPE_GENERIC_DISTRIBUTOR,
1361                      gic_validate_dist, ACPI_MADT_GIC_VERSION_V2,
1362                      gic_v2_acpi_init);
1363 IRQCHIP_ACPI_DECLARE(gic_v2_maybe, ACPI_MADT_TYPE_GENERIC_DISTRIBUTOR,
1364                      gic_validate_dist, ACPI_MADT_GIC_VERSION_NONE,
1365                      gic_v2_acpi_init);
1366 #endif