drivers/gpu/drm/i915/intel_ringbuffer.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 #ifndef _INTEL_RINGBUFFER_H_
   3 #define _INTEL_RINGBUFFER_H_
   4
   5 #include <linux/hashtable.h>
   6 #include "i915_gem_batch_pool.h"
   7 #include "i915_gem_request.h"
   8 #include "i915_gem_timeline.h"
   9 #include "i915_selftest.h"
  10
  11 struct drm_printer;
  12
  13 #define I915_CMD_HASH_ORDER 9
  14
  15 /* Early gen2 devices have a cacheline of just 32 bytes, using 64 is overkill,
  16  * but keeps the logic simple. Indeed, the whole purpose of this macro is just
  17  * to give some inclination as to some of the magic values used in the various
  18  * workarounds!
  19  */
  20 #define CACHELINE_BYTES 64
  21 #define CACHELINE_DWORDS (CACHELINE_BYTES / sizeof(uint32_t))
  22
  23 struct intel_hw_status_page {
  24         struct i915_vma *vma;
  25         u32 *page_addr;
  26         u32 ggtt_offset;
  27 };
  28
  29 #define I915_READ_TAIL(engine) I915_READ(RING_TAIL((engine)->mmio_base))
  30 #define I915_WRITE_TAIL(engine, val) I915_WRITE(RING_TAIL((engine)->mmio_base), val)
  31
  32 #define I915_READ_START(engine) I915_READ(RING_START((engine)->mmio_base))
  33 #define I915_WRITE_START(engine, val) I915_WRITE(RING_START((engine)->mmio_base), val)
  34
  35 #define I915_READ_HEAD(engine)  I915_READ(RING_HEAD((engine)->mmio_base))
  36 #define I915_WRITE_HEAD(engine, val) I915_WRITE(RING_HEAD((engine)->mmio_base), val)
  37
  38 #define I915_READ_CTL(engine) I915_READ(RING_CTL((engine)->mmio_base))
  39 #define I915_WRITE_CTL(engine, val) I915_WRITE(RING_CTL((engine)->mmio_base), val)
  40
  41 #define I915_READ_IMR(engine) I915_READ(RING_IMR((engine)->mmio_base))
  42 #define I915_WRITE_IMR(engine, val) I915_WRITE(RING_IMR((engine)->mmio_base), val)
  43
  44 #define I915_READ_MODE(engine) I915_READ(RING_MI_MODE((engine)->mmio_base))
  45 #define I915_WRITE_MODE(engine, val) I915_WRITE(RING_MI_MODE((engine)->mmio_base), val)
  46
  47 /* seqno size is actually only a uint32, but since we plan to use MI_FLUSH_DW to
  48  * do the writes, and that must have qw aligned offsets, simply pretend it's 8b.
  49  */
  50 #define gen8_semaphore_seqno_size sizeof(uint64_t)
  51 #define GEN8_SEMAPHORE_OFFSET(__from, __to)                          \
  52         (((__from) * I915_NUM_ENGINES  + (__to)) * gen8_semaphore_seqno_size)
  53 #define GEN8_SIGNAL_OFFSET(__ring, to)                       \
  54         (dev_priv->semaphore->node.start + \
  55          GEN8_SEMAPHORE_OFFSET((__ring)->id, (to)))
  56 #define GEN8_WAIT_OFFSET(__ring, from)                       \
  57         (dev_priv->semaphore->node.start + \
  58          GEN8_SEMAPHORE_OFFSET(from, (__ring)->id))
  59
  60 enum intel_engine_hangcheck_action {
  61         ENGINE_IDLE = 0,
  62         ENGINE_WAIT,
  63         ENGINE_ACTIVE_SEQNO,
  64         ENGINE_ACTIVE_HEAD,
  65         ENGINE_ACTIVE_SUBUNITS,
  66         ENGINE_WAIT_KICK,
  67         ENGINE_DEAD,
  68 };
  69
  70 static inline const char *
  71 hangcheck_action_to_str(const enum intel_engine_hangcheck_action a)
  72 {
  73         switch (a) {
  74         case ENGINE_IDLE:
  75                 return "idle";
  76         case ENGINE_WAIT:
  77                 return "wait";
  78         case ENGINE_ACTIVE_SEQNO:
  79                 return "active seqno";
  80         case ENGINE_ACTIVE_HEAD:
  81                 return "active head";
  82         case ENGINE_ACTIVE_SUBUNITS:
  83                 return "active subunits";
  84         case ENGINE_WAIT_KICK:
  85                 return "wait kick";
  86         case ENGINE_DEAD:
  87                 return "dead";
  88         }
  89
  90         return "unknown";
  91 }
  92
  93 #define I915_MAX_SLICES 3
  94 #define I915_MAX_SUBSLICES 3
  95
  96 #define instdone_slice_mask(dev_priv__) \
  97         (INTEL_GEN(dev_priv__) == 7 ? \
  98          1 : INTEL_INFO(dev_priv__)->sseu.slice_mask)
  99
 100 #define instdone_subslice_mask(dev_priv__) \
 101         (INTEL_GEN(dev_priv__) == 7 ? \
 102          1 : INTEL_INFO(dev_priv__)->sseu.subslice_mask)
 103
 104 #define for_each_instdone_slice_subslice(dev_priv__, slice__, subslice__) \
 105         for ((slice__) = 0, (subslice__) = 0; \
 106              (slice__) < I915_MAX_SLICES; \
 107              (subslice__) = ((subslice__) + 1) < I915_MAX_SUBSLICES ? (subslice__) + 1 : 0, \
 108                (slice__) += ((subslice__) == 0)) \
 109                 for_each_if((BIT(slice__) & instdone_slice_mask(dev_priv__)) && \
 110                             (BIT(subslice__) & instdone_subslice_mask(dev_priv__)))
 111
 112 struct intel_instdone {
 113         u32 instdone;
 114         /* The following exist only in the RCS engine */
 115         u32 slice_common;
 116         u32 sampler[I915_MAX_SLICES][I915_MAX_SUBSLICES];
 117         u32 row[I915_MAX_SLICES][I915_MAX_SUBSLICES];
 118 };
 119
 120 struct intel_engine_hangcheck {
 121         u64 acthd;
 122         u32 seqno;
 123         enum intel_engine_hangcheck_action action;
 124         unsigned long action_timestamp;
 125         int deadlock;
 126         struct intel_instdone instdone;
 127         struct drm_i915_gem_request *active_request;
 128         bool stalled;
 129 };
 130
 131 struct intel_ring {
 132         struct i915_vma *vma;
 133         void *vaddr;
 134
 135         struct list_head request_list;
 136
 137         u32 head;
 138         u32 tail;
 139         u32 emit;
 140
 141         u32 space;
 142         u32 size;
 143         u32 effective_size;
 144 };
 145
 146 struct i915_gem_context;
 147 struct drm_i915_reg_table;
 148
 149 /*
 150  * we use a single page to load ctx workarounds so all of these
 151  * values are referred in terms of dwords
 152  *
 153  * struct i915_wa_ctx_bb:
 154  *  offset: specifies batch starting position, also helpful in case
 155  *    if we want to have multiple batches at different offsets based on
 156  *    some criteria. It is not a requirement at the moment but provides
 157  *    an option for future use.
 158  *  size: size of the batch in DWORDS
 159  */
 160 struct i915_ctx_workarounds {
 161         struct i915_wa_ctx_bb {
 162                 u32 offset;
 163                 u32 size;
 164         } indirect_ctx, per_ctx;
 165         struct i915_vma *vma;
 166 };
 167
 168 struct drm_i915_gem_request;
 169
 170 /*
 171  * Engine IDs definitions.
 172  * Keep instances of the same type engine together.
 173  */
 174 enum intel_engine_id {
 175         RCS = 0,
 176         BCS,
 177         VCS,
 178         VCS2,
 179 #define _VCS(n) (VCS + (n))
 180         VECS
 181 };
 182
 183 struct i915_priolist {
 184         struct rb_node node;
 185         struct list_head requests;
 186         int priority;
 187 };
 188
 189 /**
 190  * struct intel_engine_execlists - execlist submission queue and port state
 191  *
 192  * The struct intel_engine_execlists represents the combined logical state of
 193  * driver and the hardware state for execlist mode of submission.
 194  */
 195 struct intel_engine_execlists {
 196         /**
 197          * @tasklet: softirq tasklet for bottom handler
 198          */
 199         struct tasklet_struct tasklet;
 200
 201         /**
 202          * @default_priolist: priority list for I915_PRIORITY_NORMAL
 203          */
 204         struct i915_priolist default_priolist;
 205
 206         /**
 207          * @no_priolist: priority lists disabled
 208          */
 209         bool no_priolist;
 210
 211         /**
 212          * @port: execlist port states
 213          *
 214          * For each hardware ELSP (ExecList Submission Port) we keep
 215          * track of the last request and the number of times we submitted
 216          * that port to hw. We then count the number of times the hw reports
 217          * a context completion or preemption. As only one context can
 218          * be active on hw, we limit resubmission of context to port[0]. This
 219          * is called Lite Restore, of the context.
 220          */
 221         struct execlist_port {
 222                 /**
 223                  * @request_count: combined request and submission count
 224                  */
 225                 struct drm_i915_gem_request *request_count;
 226 #define EXECLIST_COUNT_BITS 2
 227 #define port_request(p) ptr_mask_bits((p)->request_count, EXECLIST_COUNT_BITS)
 228 #define port_count(p) ptr_unmask_bits((p)->request_count, EXECLIST_COUNT_BITS)
 229 #define port_pack(rq, count) ptr_pack_bits(rq, count, EXECLIST_COUNT_BITS)
 230 #define port_unpack(p, count) ptr_unpack_bits((p)->request_count, count, EXECLIST_COUNT_BITS)
 231 #define port_set(p, packed) ((p)->request_count = (packed))
 232 #define port_isset(p) ((p)->request_count)
 233 #define port_index(p, execlists) ((p) - (execlists)->port)
 234
 235                 /**
 236                  * @context_id: context ID for port
 237                  */
 238                 GEM_DEBUG_DECL(u32 context_id);
 239
 240 #define EXECLIST_MAX_PORTS 2
 241         } port[EXECLIST_MAX_PORTS];
 242
 243         /**
 244          * @active: is the HW active? We consider the HW as active after
 245          * submitting any context for execution and until we have seen the
 246          * last context completion event. After that, we do not expect any
 247          * more events until we submit, and so can park the HW.
 248          *
 249          * As we have a small number of different sources from which we feed
 250          * the HW, we track the state of each inside a single bitfield.
 251          */
 252         unsigned int active;
 253 #define EXECLISTS_ACTIVE_USER 0
 254 #define EXECLISTS_ACTIVE_PREEMPT 1
 255
 256         /**
 257          * @port_mask: number of execlist ports - 1
 258          */
 259         unsigned int port_mask;
 260
 261         /**
 262          * @queue: queue of requests, in priority lists
 263          */
 264         struct rb_root queue;
 265
 266         /**
 267          * @first: leftmost level in priority @queue
 268          */
 269         struct rb_node *first;
 270
 271         /**
 272          * @fw_domains: forcewake domains for irq tasklet
 273          */
 274         unsigned int fw_domains;
 275
 276         /**
 277          * @csb_head: context status buffer head
 278          */
 279         unsigned int csb_head;
 280
 281         /**
 282          * @csb_use_mmio: access csb through mmio, instead of hwsp
 283          */
 284         bool csb_use_mmio;
 285 };
 286
 287 #define INTEL_ENGINE_CS_MAX_NAME 8
 288
 289 struct intel_engine_cs {
 290         struct drm_i915_private *i915;
 291         char name[INTEL_ENGINE_CS_MAX_NAME];
 292
 293         enum intel_engine_id id;
 294         unsigned int hw_id;
 295         unsigned int guc_id;
 296
 297         u8 uabi_id;
 298         u8 uabi_class;
 299
 300         u8 class;
 301         u8 instance;
 302         u32 context_size;
 303         u32 mmio_base;
 304         unsigned int irq_shift;
 305
 306         struct intel_ring *buffer;
 307         struct intel_timeline *timeline;
 308
 309         struct drm_i915_gem_object *default_state;
 310
 311         atomic_t irq_count;
 312         unsigned long irq_posted;
 313 #define ENGINE_IRQ_BREADCRUMB 0
 314 #define ENGINE_IRQ_EXECLIST 1
 315
 316         /* Rather than have every client wait upon all user interrupts,
 317          * with the herd waking after every interrupt and each doing the
 318          * heavyweight seqno dance, we delegate the task (of being the
 319          * bottom-half of the user interrupt) to the first client. After
 320          * every interrupt, we wake up one client, who does the heavyweight
 321          * coherent seqno read and either goes back to sleep (if incomplete),
 322          * or wakes up all the completed clients in parallel, before then
 323          * transferring the bottom-half status to the next client in the queue.
 324          *
 325          * Compared to walking the entire list of waiters in a single dedicated
 326          * bottom-half, we reduce the latency of the first waiter by avoiding
 327          * a context switch, but incur additional coherent seqno reads when
 328          * following the chain of request breadcrumbs. Since it is most likely
 329          * that we have a single client waiting on each seqno, then reducing
 330          * the overhead of waking that client is much preferred.
 331          */
 332         struct intel_breadcrumbs {
 333                 spinlock_t irq_lock; /* protects irq_*; irqsafe */
 334                 struct intel_wait *irq_wait; /* oldest waiter by retirement */
 335
 336                 spinlock_t rb_lock; /* protects the rb and wraps irq_lock */
 337                 struct rb_root waiters; /* sorted by retirement, priority */
 338                 struct rb_root signals; /* sorted by retirement */
 339                 struct task_struct *signaler; /* used for fence signalling */
 340                 struct drm_i915_gem_request __rcu *first_signal;
 341                 struct timer_list fake_irq; /* used after a missed interrupt */
 342                 struct timer_list hangcheck; /* detect missed interrupts */
 343
 344                 unsigned int hangcheck_interrupts;
 345                 unsigned int irq_enabled;
 346
 347                 bool irq_armed : 1;
 348                 I915_SELFTEST_DECLARE(bool mock : 1);
 349         } breadcrumbs;
 350
 351         /*
 352          * A pool of objects to use as shadow copies of client batch buffers
 353          * when the command parser is enabled. Prevents the client from
 354          * modifying the batch contents after software parsing.
 355          */
 356         struct i915_gem_batch_pool batch_pool;
 357
 358         struct intel_hw_status_page status_page;
 359         struct i915_ctx_workarounds wa_ctx;
 360         struct i915_vma *scratch;
 361
 362         u32             irq_keep_mask; /* always keep these interrupts */
 363         u32             irq_enable_mask; /* bitmask to enable ring interrupt */
 364         void            (*irq_enable)(struct intel_engine_cs *engine);
 365         void            (*irq_disable)(struct intel_engine_cs *engine);
 366
 367         int             (*init_hw)(struct intel_engine_cs *engine);
 368         void            (*reset_hw)(struct intel_engine_cs *engine,
 369                                     struct drm_i915_gem_request *req);
 370
 371         void            (*park)(struct intel_engine_cs *engine);
 372         void            (*unpark)(struct intel_engine_cs *engine);
 373
 374         void            (*set_default_submission)(struct intel_engine_cs *engine);
 375
 376         struct intel_ring *(*context_pin)(struct intel_engine_cs *engine,
 377                                           struct i915_gem_context *ctx);
 378         void            (*context_unpin)(struct intel_engine_cs *engine,
 379                                          struct i915_gem_context *ctx);
 380         int             (*request_alloc)(struct drm_i915_gem_request *req);
 381         int             (*init_context)(struct drm_i915_gem_request *req);
 382
 383         int             (*emit_flush)(struct drm_i915_gem_request *request,
 384                                       u32 mode);
 385 #define EMIT_INVALIDATE BIT(0)
 386 #define EMIT_FLUSH      BIT(1)
 387 #define EMIT_BARRIER    (EMIT_INVALIDATE | EMIT_FLUSH)
 388         int             (*emit_bb_start)(struct drm_i915_gem_request *req,
 389                                          u64 offset, u32 length,
 390                                          unsigned int dispatch_flags);
 391 #define I915_DISPATCH_SECURE BIT(0)
 392 #define I915_DISPATCH_PINNED BIT(1)
 393 #define I915_DISPATCH_RS     BIT(2)
 394         void            (*emit_breadcrumb)(struct drm_i915_gem_request *req,
 395                                            u32 *cs);
 396         int             emit_breadcrumb_sz;
 397
 398         /* Pass the request to the hardware queue (e.g. directly into
 399          * the legacy ringbuffer or to the end of an execlist).
 400          *
 401          * This is called from an atomic context with irqs disabled; must
 402          * be irq safe.
 403          */
 404         void            (*submit_request)(struct drm_i915_gem_request *req);
 405
 406         /* Call when the priority on a request has changed and it and its
 407          * dependencies may need rescheduling. Note the request itself may
 408          * not be ready to run!
 409          *
 410          * Called under the struct_mutex.
 411          */
 412         void            (*schedule)(struct drm_i915_gem_request *request,
 413                                     int priority);
 414
 415         /*
 416          * Cancel all requests on the hardware, or queued for execution.
 417          * This should only cancel the ready requests that have been
 418          * submitted to the engine (via the engine->submit_request callback).
 419          * This is called when marking the device as wedged.
 420          */
 421         void            (*cancel_requests)(struct intel_engine_cs *engine);
 422
 423         /* Some chipsets are not quite as coherent as advertised and need
 424          * an expensive kick to force a true read of the up-to-date seqno.
 425          * However, the up-to-date seqno is not always required and the last
 426          * seen value is good enough. Note that the seqno will always be
 427          * monotonic, even if not coherent.
 428          */
 429         void            (*irq_seqno_barrier)(struct intel_engine_cs *engine);
 430         void            (*cleanup)(struct intel_engine_cs *engine);
 431
 432         /* GEN8 signal/wait table - never trust comments!
 433          *        signal to     signal to    signal to   signal to      signal to
 434          *          RCS            VCS          BCS        VECS          VCS2
 435          *      --------------------------------------------------------------------
 436          *  RCS | NOP (0x00) | VCS (0x08) | BCS (0x10) | VECS (0x18) | VCS2 (0x20) |
 437          *      |-------------------------------------------------------------------
 438          *  VCS | RCS (0x28) | NOP (0x30) | BCS (0x38) | VECS (0x40) | VCS2 (0x48) |
 439          *      |-------------------------------------------------------------------
 440          *  BCS | RCS (0x50) | VCS (0x58) | NOP (0x60) | VECS (0x68) | VCS2 (0x70) |
 441          *      |-------------------------------------------------------------------
 442          * VECS | RCS (0x78) | VCS (0x80) | BCS (0x88) |  NOP (0x90) | VCS2 (0x98) |
 443          *      |-------------------------------------------------------------------
 444          * VCS2 | RCS (0xa0) | VCS (0xa8) | BCS (0xb0) | VECS (0xb8) | NOP  (0xc0) |
 445          *      |-------------------------------------------------------------------
 446          *
 447          * Generalization:
 448          *  f(x, y) := (x->id * NUM_RINGS * seqno_size) + (seqno_size * y->id)
 449          *  ie. transpose of g(x, y)
 450          *
 451          *       sync from      sync from    sync from    sync from     sync from
 452          *          RCS            VCS          BCS        VECS          VCS2
 453          *      --------------------------------------------------------------------
 454          *  RCS | NOP (0x00) | VCS (0x28) | BCS (0x50) | VECS (0x78) | VCS2 (0xa0) |
 455          *      |-------------------------------------------------------------------
 456          *  VCS | RCS (0x08) | NOP (0x30) | BCS (0x58) | VECS (0x80) | VCS2 (0xa8) |
 457          *      |-------------------------------------------------------------------
 458          *  BCS | RCS (0x10) | VCS (0x38) | NOP (0x60) | VECS (0x88) | VCS2 (0xb0) |
 459          *      |-------------------------------------------------------------------
 460          * VECS | RCS (0x18) | VCS (0x40) | BCS (0x68) |  NOP (0x90) | VCS2 (0xb8) |
 461          *      |-------------------------------------------------------------------
 462          * VCS2 | RCS (0x20) | VCS (0x48) | BCS (0x70) | VECS (0x98) |  NOP (0xc0) |
 463          *      |-------------------------------------------------------------------
 464          *
 465          * Generalization:
 466          *  g(x, y) := (y->id * NUM_RINGS * seqno_size) + (seqno_size * x->id)
 467          *  ie. transpose of f(x, y)
 468          */
 469         struct {
 470                 union {
 471 #define GEN6_SEMAPHORE_LAST     VECS_HW
 472 #define GEN6_NUM_SEMAPHORES     (GEN6_SEMAPHORE_LAST + 1)
 473 #define GEN6_SEMAPHORES_MASK    GENMASK(GEN6_SEMAPHORE_LAST, 0)
 474                         struct {
 475                                 /* our mbox written by others */
 476                                 u32             wait[GEN6_NUM_SEMAPHORES];
 477                                 /* mboxes this ring signals to */
 478                                 i915_reg_t      signal[GEN6_NUM_SEMAPHORES];
 479                         } mbox;
 480                         u64             signal_ggtt[I915_NUM_ENGINES];
 481                 };
 482
 483                 /* AKA wait() */
 484                 int     (*sync_to)(struct drm_i915_gem_request *req,
 485                                    struct drm_i915_gem_request *signal);
 486                 u32     *(*signal)(struct drm_i915_gem_request *req, u32 *cs);
 487         } semaphore;
 488
 489         struct intel_engine_execlists execlists;
 490
 491         /* Contexts are pinned whilst they are active on the GPU. The last
 492          * context executed remains active whilst the GPU is idle - the
 493          * switch away and write to the context object only occurs on the
 494          * next execution.  Contexts are only unpinned on retirement of the
 495          * following request ensuring that we can always write to the object
 496          * on the context switch even after idling. Across suspend, we switch
 497          * to the kernel context and trash it as the save may not happen
 498          * before the hardware is powered down.
 499          */
 500         struct i915_gem_context *last_retired_context;
 501
 502         /* We track the current MI_SET_CONTEXT in order to eliminate
 503          * redudant context switches. This presumes that requests are not
 504          * reordered! Or when they are the tracking is updated along with
 505          * the emission of individual requests into the legacy command
 506          * stream (ring).
 507          */
 508         struct i915_gem_context *legacy_active_context;
 509
 510         /* status_notifier: list of callbacks for context-switch changes */
 511         struct atomic_notifier_head context_status_notifier;
 512
 513         struct intel_engine_hangcheck hangcheck;
 514
 515         bool needs_cmd_parser;
 516
 517         /*
 518          * Table of commands the command parser needs to know about
 519          * for this engine.
 520          */
 521         DECLARE_HASHTABLE(cmd_hash, I915_CMD_HASH_ORDER);
 522
 523         /*
 524          * Table of registers allowed in commands that read/write registers.
 525          */
 526         const struct drm_i915_reg_table *reg_tables;
 527         int reg_table_count;
 528
 529         /*
 530          * Returns the bitmask for the length field of the specified command.
 531          * Return 0 for an unrecognized/invalid command.
 532          *
 533          * If the command parser finds an entry for a command in the engine's
 534          * cmd_tables, it gets the command's length based on the table entry.
 535          * If not, it calls this function to determine the per-engine length
 536          * field encoding for the command (i.e. different opcode ranges use
 537          * certain bits to encode the command length in the header).
 538          */
 539         u32 (*get_cmd_length_mask)(u32 cmd_header);
 540 };
 541
 542 static inline void
 543 execlists_set_active(struct intel_engine_execlists *execlists,
 544                      unsigned int bit)
 545 {
 546         __set_bit(bit, (unsigned long *)&execlists->active);
 547 }
 548
 549 static inline void
 550 execlists_clear_active(struct intel_engine_execlists *execlists,
 551                        unsigned int bit)
 552 {
 553         __clear_bit(bit, (unsigned long *)&execlists->active);
 554 }
 555
 556 static inline bool
 557 execlists_is_active(const struct intel_engine_execlists *execlists,
 558                     unsigned int bit)
 559 {
 560         return test_bit(bit, (unsigned long *)&execlists->active);
 561 }
 562
 563 void
 564 execlists_cancel_port_requests(struct intel_engine_execlists * const execlists);
 565
 566 void
 567 execlists_unwind_incomplete_requests(struct intel_engine_execlists *execlists);
 568
 569 static inline unsigned int
 570 execlists_num_ports(const struct intel_engine_execlists * const execlists)
 571 {
 572         return execlists->port_mask + 1;
 573 }
 574
 575 static inline void
 576 execlists_port_complete(struct intel_engine_execlists * const execlists,
 577                         struct execlist_port * const port)
 578 {
 579         const unsigned int m = execlists->port_mask;
 580
 581         GEM_BUG_ON(port_index(port, execlists) != 0);
 582         GEM_BUG_ON(!execlists_is_active(execlists, EXECLISTS_ACTIVE_USER));
 583
 584         memmove(port, port + 1, m * sizeof(struct execlist_port));
 585         memset(port + m, 0, sizeof(struct execlist_port));
 586 }
 587
 588 static inline unsigned int
 589 intel_engine_flag(const struct intel_engine_cs *engine)
 590 {
 591         return BIT(engine->id);
 592 }
 593
 594 static inline u32
 595 intel_read_status_page(struct intel_engine_cs *engine, int reg)
 596 {
 597         /* Ensure that the compiler doesn't optimize away the load. */
 598         return READ_ONCE(engine->status_page.page_addr[reg]);
 599 }
 600
 601 static inline void
 602 intel_write_status_page(struct intel_engine_cs *engine, int reg, u32 value)
 603 {
 604         /* Writing into the status page should be done sparingly. Since
 605          * we do when we are uncertain of the device state, we take a bit
 606          * of extra paranoia to try and ensure that the HWS takes the value
 607          * we give and that it doesn't end up trapped inside the CPU!
 608          */
 609         if (static_cpu_has(X86_FEATURE_CLFLUSH)) {
 610                 mb();
 611                 clflush(&engine->status_page.page_addr[reg]);
 612                 engine->status_page.page_addr[reg] = value;
 613                 clflush(&engine->status_page.page_addr[reg]);
 614                 mb();
 615         } else {
 616                 WRITE_ONCE(engine->status_page.page_addr[reg], value);
 617         }
 618 }
 619
 620 /*
 621  * Reads a dword out of the status page, which is written to from the command
 622  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
 623  * MI_STORE_DATA_IMM.
 624  *
 625  * The following dwords have a reserved meaning:
 626  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
 627  * 0x04: ring 0 head pointer
 628  * 0x05: ring 1 head pointer (915-class)
 629  * 0x06: ring 2 head pointer (915-class)
 630  * 0x10-0x1b: Context status DWords (GM45)
 631  * 0x1f: Last written status offset. (GM45)
 632  * 0x20-0x2f: Reserved (Gen6+)
 633  *
 634  * The area from dword 0x30 to 0x3ff is available for driver usage.
 635  */
 636 #define I915_GEM_HWS_INDEX              0x30
 637 #define I915_GEM_HWS_INDEX_ADDR (I915_GEM_HWS_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 638 #define I915_GEM_HWS_PREEMPT_INDEX      0x32
 639 #define I915_GEM_HWS_PREEMPT_ADDR (I915_GEM_HWS_PREEMPT_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 640 #define I915_GEM_HWS_SCRATCH_INDEX      0x40
 641 #define I915_GEM_HWS_SCRATCH_ADDR (I915_GEM_HWS_SCRATCH_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 642
 643 #define I915_HWS_CSB_BUF0_INDEX         0x10
 644 #define I915_HWS_CSB_WRITE_INDEX        0x1f
 645 #define CNL_HWS_CSB_WRITE_INDEX         0x2f
 646
 647 struct intel_ring *
 648 intel_engine_create_ring(struct intel_engine_cs *engine, int size);
 649 int intel_ring_pin(struct intel_ring *ring,
 650                    struct drm_i915_private *i915,
 651                    unsigned int offset_bias);
 652 void intel_ring_reset(struct intel_ring *ring, u32 tail);
 653 unsigned int intel_ring_update_space(struct intel_ring *ring);
 654 void intel_ring_unpin(struct intel_ring *ring);
 655 void intel_ring_free(struct intel_ring *ring);
 656
 657 void intel_engine_stop(struct intel_engine_cs *engine);
 658 void intel_engine_cleanup(struct intel_engine_cs *engine);
 659
 660 void intel_legacy_submission_resume(struct drm_i915_private *dev_priv);
 661
 662 int __must_check intel_ring_cacheline_align(struct drm_i915_gem_request *req);
 663
 664 int intel_ring_wait_for_space(struct intel_ring *ring, unsigned int bytes);
 665 u32 __must_check *intel_ring_begin(struct drm_i915_gem_request *req,
 666                                    unsigned int n);
 667
 668 static inline void
 669 intel_ring_advance(struct drm_i915_gem_request *req, u32 *cs)
 670 {
 671         /* Dummy function.
 672          *
 673          * This serves as a placeholder in the code so that the reader
 674          * can compare against the preceding intel_ring_begin() and
 675          * check that the number of dwords emitted matches the space
 676          * reserved for the command packet (i.e. the value passed to
 677          * intel_ring_begin()).
 678          */
 679         GEM_BUG_ON((req->ring->vaddr + req->ring->emit) != cs);
 680 }
 681
 682 static inline u32
 683 intel_ring_wrap(const struct intel_ring *ring, u32 pos)
 684 {
 685         return pos & (ring->size - 1);
 686 }
 687
 688 static inline u32
 689 intel_ring_offset(const struct drm_i915_gem_request *req, void *addr)
 690 {
 691         /* Don't write ring->size (equivalent to 0) as that hangs some GPUs. */
 692         u32 offset = addr - req->ring->vaddr;
 693         GEM_BUG_ON(offset > req->ring->size);
 694         return intel_ring_wrap(req->ring, offset);
 695 }
 696
 697 static inline void
 698 assert_ring_tail_valid(const struct intel_ring *ring, unsigned int tail)
 699 {
 700         /* We could combine these into a single tail operation, but keeping
 701          * them as seperate tests will help identify the cause should one
 702          * ever fire.
 703          */
 704         GEM_BUG_ON(!IS_ALIGNED(tail, 8));
 705         GEM_BUG_ON(tail >= ring->size);
 706
 707         /*
 708          * "Ring Buffer Use"
 709          *      Gen2 BSpec "1. Programming Environment" / 1.4.4.6
 710          *      Gen3 BSpec "1c Memory Interface Functions" / 2.3.4.5
 711          *      Gen4+ BSpec "1c Memory Interface and Command Stream" / 5.3.4.5
 712          * "If the Ring Buffer Head Pointer and the Tail Pointer are on the
 713          * same cacheline, the Head Pointer must not be greater than the Tail
 714          * Pointer."
 715          *
 716          * We use ring->head as the last known location of the actual RING_HEAD,
 717          * it may have advanced but in the worst case it is equally the same
 718          * as ring->head and so we should never program RING_TAIL to advance
 719          * into the same cacheline as ring->head.
 720          */
 721 #define cacheline(a) round_down(a, CACHELINE_BYTES)
 722         GEM_BUG_ON(cacheline(tail) == cacheline(ring->head) &&
 723                    tail < ring->head);
 724 #undef cacheline
 725 }
 726
 727 static inline unsigned int
 728 intel_ring_set_tail(struct intel_ring *ring, unsigned int tail)
 729 {
 730         /* Whilst writes to the tail are strictly order, there is no
 731          * serialisation between readers and the writers. The tail may be
 732          * read by i915_gem_request_retire() just as it is being updated
 733          * by execlists, as although the breadcrumb is complete, the context
 734          * switch hasn't been seen.
 735          */
 736         assert_ring_tail_valid(ring, tail);
 737         ring->tail = tail;
 738         return tail;
 739 }
 740
 741 void intel_engine_init_global_seqno(struct intel_engine_cs *engine, u32 seqno);
 742
 743 void intel_engine_setup_common(struct intel_engine_cs *engine);
 744 int intel_engine_init_common(struct intel_engine_cs *engine);
 745 int intel_engine_create_scratch(struct intel_engine_cs *engine, int size);
 746 void intel_engine_cleanup_common(struct intel_engine_cs *engine);
 747
 748 int intel_init_render_ring_buffer(struct intel_engine_cs *engine);
 749 int intel_init_bsd_ring_buffer(struct intel_engine_cs *engine);
 750 int intel_init_blt_ring_buffer(struct intel_engine_cs *engine);
 751 int intel_init_vebox_ring_buffer(struct intel_engine_cs *engine);
 752
 753 u64 intel_engine_get_active_head(struct intel_engine_cs *engine);
 754 u64 intel_engine_get_last_batch_head(struct intel_engine_cs *engine);
 755
 756 static inline u32 intel_engine_get_seqno(struct intel_engine_cs *engine)
 757 {
 758         return intel_read_status_page(engine, I915_GEM_HWS_INDEX);
 759 }
 760
 761 static inline u32 intel_engine_last_submit(struct intel_engine_cs *engine)
 762 {
 763         /* We are only peeking at the tail of the submit queue (and not the
 764          * queue itself) in order to gain a hint as to the current active
 765          * state of the engine. Callers are not expected to be taking
 766          * engine->timeline->lock, nor are they expected to be concerned
 767          * wtih serialising this hint with anything, so document it as
 768          * a hint and nothing more.
 769          */
 770         return READ_ONCE(engine->timeline->seqno);
 771 }
 772
 773 int init_workarounds_ring(struct intel_engine_cs *engine);
 774 int intel_ring_workarounds_emit(struct drm_i915_gem_request *req);
 775
 776 void intel_engine_get_instdone(struct intel_engine_cs *engine,
 777                                struct intel_instdone *instdone);
 778
 779 /*
 780  * Arbitrary size for largest possible 'add request' sequence. The code paths
 781  * are complex and variable. Empirical measurement shows that the worst case
 782  * is BDW at 192 bytes (6 + 6 + 36 dwords), then ILK at 136 bytes. However,
 783  * we need to allocate double the largest single packet within that emission
 784  * to account for tail wraparound (so 6 + 6 + 72 dwords for BDW).
 785  */
 786 #define MIN_SPACE_FOR_ADD_REQUEST 336
 787
 788 static inline u32 intel_hws_seqno_address(struct intel_engine_cs *engine)
 789 {
 790         return engine->status_page.ggtt_offset + I915_GEM_HWS_INDEX_ADDR;
 791 }
 792
 793 static inline u32 intel_hws_preempt_done_address(struct intel_engine_cs *engine)
 794 {
 795         return engine->status_page.ggtt_offset + I915_GEM_HWS_PREEMPT_ADDR;
 796 }
 797
 798 /* intel_breadcrumbs.c -- user interrupt bottom-half for waiters */
 799 int intel_engine_init_breadcrumbs(struct intel_engine_cs *engine);
 800
 801 static inline void intel_wait_init(struct intel_wait *wait,
 802                                    struct drm_i915_gem_request *rq)
 803 {
 804         wait->tsk = current;
 805         wait->request = rq;
 806 }
 807
 808 static inline void intel_wait_init_for_seqno(struct intel_wait *wait, u32 seqno)
 809 {
 810         wait->tsk = current;
 811         wait->seqno = seqno;
 812 }
 813
 814 static inline bool intel_wait_has_seqno(const struct intel_wait *wait)
 815 {
 816         return wait->seqno;
 817 }
 818
 819 static inline bool
 820 intel_wait_update_seqno(struct intel_wait *wait, u32 seqno)
 821 {
 822         wait->seqno = seqno;
 823         return intel_wait_has_seqno(wait);
 824 }
 825
 826 static inline bool
 827 intel_wait_update_request(struct intel_wait *wait,
 828                           const struct drm_i915_gem_request *rq)
 829 {
 830         return intel_wait_update_seqno(wait, i915_gem_request_global_seqno(rq));
 831 }
 832
 833 static inline bool
 834 intel_wait_check_seqno(const struct intel_wait *wait, u32 seqno)
 835 {
 836         return wait->seqno == seqno;
 837 }
 838
 839 static inline bool
 840 intel_wait_check_request(const struct intel_wait *wait,
 841                          const struct drm_i915_gem_request *rq)
 842 {
 843         return intel_wait_check_seqno(wait, i915_gem_request_global_seqno(rq));
 844 }
 845
 846 static inline bool intel_wait_complete(const struct intel_wait *wait)
 847 {
 848         return RB_EMPTY_NODE(&wait->node);
 849 }
 850
 851 bool intel_engine_add_wait(struct intel_engine_cs *engine,
 852                            struct intel_wait *wait);
 853 void intel_engine_remove_wait(struct intel_engine_cs *engine,
 854                               struct intel_wait *wait);
 855 void intel_engine_enable_signaling(struct drm_i915_gem_request *request,
 856                                    bool wakeup);
 857 void intel_engine_cancel_signaling(struct drm_i915_gem_request *request);
 858
 859 static inline bool intel_engine_has_waiter(const struct intel_engine_cs *engine)
 860 {
 861         return READ_ONCE(engine->breadcrumbs.irq_wait);
 862 }
 863
 864 unsigned int intel_engine_wakeup(struct intel_engine_cs *engine);
 865 #define ENGINE_WAKEUP_WAITER BIT(0)
 866 #define ENGINE_WAKEUP_ASLEEP BIT(1)
 867
 868 void intel_engine_pin_breadcrumbs_irq(struct intel_engine_cs *engine);
 869 void intel_engine_unpin_breadcrumbs_irq(struct intel_engine_cs *engine);
 870
 871 void __intel_engine_disarm_breadcrumbs(struct intel_engine_cs *engine);
 872 void intel_engine_disarm_breadcrumbs(struct intel_engine_cs *engine);
 873
 874 void intel_engine_reset_breadcrumbs(struct intel_engine_cs *engine);
 875 void intel_engine_fini_breadcrumbs(struct intel_engine_cs *engine);
 876 bool intel_breadcrumbs_busy(struct intel_engine_cs *engine);
 877
 878 static inline u32 *gen8_emit_pipe_control(u32 *batch, u32 flags, u32 offset)
 879 {
 880         memset(batch, 0, 6 * sizeof(u32));
 881
 882         batch[0] = GFX_OP_PIPE_CONTROL(6);
 883         batch[1] = flags;
 884         batch[2] = offset;
 885
 886         return batch + 6;
 887 }
 888
 889 static inline u32 *
 890 gen8_emit_ggtt_write_rcs(u32 *cs, u32 value, u32 gtt_offset)
 891 {
 892         /* We're using qword write, offset should be aligned to 8 bytes. */
 893         GEM_BUG_ON(!IS_ALIGNED(gtt_offset, 8));
 894
 895         /* w/a for post sync ops following a GPGPU operation we
 896          * need a prior CS_STALL, which is emitted by the flush
 897          * following the batch.
 898          */
 899         *cs++ = GFX_OP_PIPE_CONTROL(6);
 900         *cs++ = PIPE_CONTROL_GLOBAL_GTT_IVB | PIPE_CONTROL_CS_STALL |
 901                 PIPE_CONTROL_QW_WRITE;
 902         *cs++ = gtt_offset;
 903         *cs++ = 0;
 904         *cs++ = value;
 905         /* We're thrashing one dword of HWS. */
 906         *cs++ = 0;
 907
 908         return cs;
 909 }
 910
 911 static inline u32 *
 912 gen8_emit_ggtt_write(u32 *cs, u32 value, u32 gtt_offset)
 913 {
 914         /* w/a: bit 5 needs to be zero for MI_FLUSH_DW address. */
 915         GEM_BUG_ON(gtt_offset & (1 << 5));
 916         /* Offset should be aligned to 8 bytes for both (QW/DW) write types */
 917         GEM_BUG_ON(!IS_ALIGNED(gtt_offset, 8));
 918
 919         *cs++ = (MI_FLUSH_DW + 1) | MI_FLUSH_DW_OP_STOREDW;
 920         *cs++ = gtt_offset | MI_FLUSH_DW_USE_GTT;
 921         *cs++ = 0;
 922         *cs++ = value;
 923
 924         return cs;
 925 }
 926
 927 bool intel_engine_is_idle(struct intel_engine_cs *engine);
 928 bool intel_engines_are_idle(struct drm_i915_private *dev_priv);
 929
 930 bool intel_engine_has_kernel_context(const struct intel_engine_cs *engine);
 931
 932 void intel_engines_park(struct drm_i915_private *i915);
 933 void intel_engines_unpark(struct drm_i915_private *i915);
 934
 935 void intel_engines_reset_default_submission(struct drm_i915_private *i915);
 936 unsigned int intel_engines_has_context_isolation(struct drm_i915_private *i915);
 937
 938 bool intel_engine_can_store_dword(struct intel_engine_cs *engine);
 939
 940 void intel_engine_dump(struct intel_engine_cs *engine, struct drm_printer *p);
 941
 942 #endif /* _INTEL_RINGBUFFER_H_ */