drivers/pci/controller/dwc/pcie-intel-gw.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCIe host controller driver for Intel Gateway SoCs
   4  *
   5  * Copyright (c) 2019 Intel Corporation.
   6  */
   7
   8 #include <linux/bitfield.h>
   9 #include <linux/clk.h>
  10 #include <linux/gpio/consumer.h>
  11 #include <linux/iopoll.h>
  12 #include <linux/pci_regs.h>
  13 #include <linux/phy/phy.h>
  14 #include <linux/platform_device.h>
  15 #include <linux/reset.h>
  16
  17 #include "../../pci.h"
  18 #include "pcie-designware.h"
  19
  20 #define PORT_AFR_N_FTS_GEN12_DFT        (SZ_128 - 1)
  21 #define PORT_AFR_N_FTS_GEN3             180
  22 #define PORT_AFR_N_FTS_GEN4             196
  23
  24 /* PCIe Application logic Registers */
  25 #define PCIE_APP_CCR                    0x10
  26 #define PCIE_APP_CCR_LTSSM_ENABLE       BIT(0)
  27
  28 #define PCIE_APP_MSG_CR                 0x30
  29 #define PCIE_APP_MSG_XMT_PM_TURNOFF     BIT(0)
  30
  31 #define PCIE_APP_PMC                    0x44
  32 #define PCIE_APP_PMC_IN_L2              BIT(20)
  33
  34 #define PCIE_APP_IRNEN                  0xF4
  35 #define PCIE_APP_IRNCR                  0xF8
  36 #define PCIE_APP_IRN_AER_REPORT         BIT(0)
  37 #define PCIE_APP_IRN_PME                BIT(2)
  38 #define PCIE_APP_IRN_RX_VDM_MSG         BIT(4)
  39 #define PCIE_APP_IRN_PM_TO_ACK          BIT(9)
  40 #define PCIE_APP_IRN_LINK_AUTO_BW_STAT  BIT(11)
  41 #define PCIE_APP_IRN_BW_MGT             BIT(12)
  42 #define PCIE_APP_IRN_INTA               BIT(13)
  43 #define PCIE_APP_IRN_INTB               BIT(14)
  44 #define PCIE_APP_IRN_INTC               BIT(15)
  45 #define PCIE_APP_IRN_INTD               BIT(16)
  46 #define PCIE_APP_IRN_MSG_LTR            BIT(18)
  47 #define PCIE_APP_IRN_SYS_ERR_RC         BIT(29)
  48 #define PCIE_APP_INTX_OFST              12
  49
  50 #define PCIE_APP_IRN_INT \
  51         (PCIE_APP_IRN_AER_REPORT | PCIE_APP_IRN_PME | \
  52         PCIE_APP_IRN_RX_VDM_MSG | PCIE_APP_IRN_SYS_ERR_RC | \
  53         PCIE_APP_IRN_PM_TO_ACK | PCIE_APP_IRN_MSG_LTR | \
  54         PCIE_APP_IRN_BW_MGT | PCIE_APP_IRN_LINK_AUTO_BW_STAT | \
  55         PCIE_APP_IRN_INTA | PCIE_APP_IRN_INTB | \
  56         PCIE_APP_IRN_INTC | PCIE_APP_IRN_INTD)
  57
  58 #define BUS_IATU_OFFSET                 SZ_256M
  59 #define RESET_INTERVAL_MS               100
  60
  61 struct intel_pcie {
  62         struct dw_pcie          pci;
  63         void __iomem            *app_base;
  64         struct gpio_desc        *reset_gpio;
  65         u32                     rst_intrvl;
  66         struct clk              *core_clk;
  67         struct reset_control    *core_rst;
  68         struct phy              *phy;
  69 };
  70
  71 static void pcie_update_bits(void __iomem *base, u32 ofs, u32 mask, u32 val)
  72 {
  73         u32 old;
  74
  75         old = readl(base + ofs);
  76         val = (old & ~mask) | (val & mask);
  77
  78         if (val != old)
  79                 writel(val, base + ofs);
  80 }
  81
  82 static inline void pcie_app_wr(struct intel_pcie *pcie, u32 ofs, u32 val)
  83 {
  84         writel(val, pcie->app_base + ofs);
  85 }
  86
  87 static void pcie_app_wr_mask(struct intel_pcie *pcie, u32 ofs,
  88                              u32 mask, u32 val)
  89 {
  90         pcie_update_bits(pcie->app_base, ofs, mask, val);
  91 }
  92
  93 static inline u32 pcie_rc_cfg_rd(struct intel_pcie *pcie, u32 ofs)
  94 {
  95         return dw_pcie_readl_dbi(&pcie->pci, ofs);
  96 }
  97
  98 static inline void pcie_rc_cfg_wr(struct intel_pcie *pcie, u32 ofs, u32 val)
  99 {
 100         dw_pcie_writel_dbi(&pcie->pci, ofs, val);
 101 }
 102
 103 static void pcie_rc_cfg_wr_mask(struct intel_pcie *pcie, u32 ofs,
 104                                 u32 mask, u32 val)
 105 {
 106         pcie_update_bits(pcie->pci.dbi_base, ofs, mask, val);
 107 }
 108
 109 static void intel_pcie_ltssm_enable(struct intel_pcie *pcie)
 110 {
 111         pcie_app_wr_mask(pcie, PCIE_APP_CCR, PCIE_APP_CCR_LTSSM_ENABLE,
 112                          PCIE_APP_CCR_LTSSM_ENABLE);
 113 }
 114
 115 static void intel_pcie_ltssm_disable(struct intel_pcie *pcie)
 116 {
 117         pcie_app_wr_mask(pcie, PCIE_APP_CCR, PCIE_APP_CCR_LTSSM_ENABLE, 0);
 118 }
 119
 120 static void intel_pcie_link_setup(struct intel_pcie *pcie)
 121 {
 122         u32 val;
 123         u8 offset = dw_pcie_find_capability(&pcie->pci, PCI_CAP_ID_EXP);
 124
 125         val = pcie_rc_cfg_rd(pcie, offset + PCI_EXP_LNKCTL);
 126
 127         val &= ~(PCI_EXP_LNKCTL_LD | PCI_EXP_LNKCTL_ASPMC);
 128         pcie_rc_cfg_wr(pcie, offset + PCI_EXP_LNKCTL, val);
 129 }
 130
 131 static void intel_pcie_init_n_fts(struct dw_pcie *pci)
 132 {
 133         switch (pci->link_gen) {
 134         case 3:
 135                 pci->n_fts[1] = PORT_AFR_N_FTS_GEN3;
 136                 break;
 137         case 4:
 138                 pci->n_fts[1] = PORT_AFR_N_FTS_GEN4;
 139                 break;
 140         default:
 141                 pci->n_fts[1] = PORT_AFR_N_FTS_GEN12_DFT;
 142                 break;
 143         }
 144         pci->n_fts[0] = PORT_AFR_N_FTS_GEN12_DFT;
 145 }
 146
 147 static int intel_pcie_ep_rst_init(struct intel_pcie *pcie)
 148 {
 149         struct device *dev = pcie->pci.dev;
 150         int ret;
 151
 152         pcie->reset_gpio = devm_gpiod_get(dev, "reset", GPIOD_OUT_LOW);
 153         if (IS_ERR(pcie->reset_gpio)) {
 154                 ret = PTR_ERR(pcie->reset_gpio);
 155                 if (ret != -EPROBE_DEFER)
 156                         dev_err(dev, "Failed to request PCIe GPIO: %d\n", ret);
 157                 return ret;
 158         }
 159
 160         /* Make initial reset last for 100us */
 161         usleep_range(100, 200);
 162
 163         return 0;
 164 }
 165
 166 static void intel_pcie_core_rst_assert(struct intel_pcie *pcie)
 167 {
 168         reset_control_assert(pcie->core_rst);
 169 }
 170
 171 static void intel_pcie_core_rst_deassert(struct intel_pcie *pcie)
 172 {
 173         /*
 174          * One micro-second delay to make sure the reset pulse
 175          * wide enough so that core reset is clean.
 176          */
 177         udelay(1);
 178         reset_control_deassert(pcie->core_rst);
 179
 180         /*
 181          * Some SoC core reset also reset PHY, more delay needed
 182          * to make sure the reset process is done.
 183          */
 184         usleep_range(1000, 2000);
 185 }
 186
 187 static void intel_pcie_device_rst_assert(struct intel_pcie *pcie)
 188 {
 189         gpiod_set_value_cansleep(pcie->reset_gpio, 1);
 190 }
 191
 192 static void intel_pcie_device_rst_deassert(struct intel_pcie *pcie)
 193 {
 194         msleep(pcie->rst_intrvl);
 195         gpiod_set_value_cansleep(pcie->reset_gpio, 0);
 196 }
 197
 198 static void intel_pcie_core_irq_disable(struct intel_pcie *pcie)
 199 {
 200         pcie_app_wr(pcie, PCIE_APP_IRNEN, 0);
 201         pcie_app_wr(pcie, PCIE_APP_IRNCR, PCIE_APP_IRN_INT);
 202 }
 203
 204 static int intel_pcie_get_resources(struct platform_device *pdev)
 205 {
 206         struct intel_pcie *pcie = platform_get_drvdata(pdev);
 207         struct dw_pcie *pci = &pcie->pci;
 208         struct device *dev = pci->dev;
 209         int ret;
 210
 211         pcie->core_clk = devm_clk_get(dev, NULL);
 212         if (IS_ERR(pcie->core_clk)) {
 213                 ret = PTR_ERR(pcie->core_clk);
 214                 if (ret != -EPROBE_DEFER)
 215                         dev_err(dev, "Failed to get clks: %d\n", ret);
 216                 return ret;
 217         }
 218
 219         pcie->core_rst = devm_reset_control_get(dev, NULL);
 220         if (IS_ERR(pcie->core_rst)) {
 221                 ret = PTR_ERR(pcie->core_rst);
 222                 if (ret != -EPROBE_DEFER)
 223                         dev_err(dev, "Failed to get resets: %d\n", ret);
 224                 return ret;
 225         }
 226
 227         ret = device_property_read_u32(dev, "reset-assert-ms",
 228                                        &pcie->rst_intrvl);
 229         if (ret)
 230                 pcie->rst_intrvl = RESET_INTERVAL_MS;
 231
 232         pcie->app_base = devm_platform_ioremap_resource_byname(pdev, "app");
 233         if (IS_ERR(pcie->app_base))
 234                 return PTR_ERR(pcie->app_base);
 235
 236         pcie->phy = devm_phy_get(dev, "pcie");
 237         if (IS_ERR(pcie->phy)) {
 238                 ret = PTR_ERR(pcie->phy);
 239                 if (ret != -EPROBE_DEFER)
 240                         dev_err(dev, "Couldn't get pcie-phy: %d\n", ret);
 241                 return ret;
 242         }
 243
 244         return 0;
 245 }
 246
 247 static int intel_pcie_wait_l2(struct intel_pcie *pcie)
 248 {
 249         u32 value;
 250         int ret;
 251         struct dw_pcie *pci = &pcie->pci;
 252
 253         if (pci->link_gen < 3)
 254                 return 0;
 255
 256         /* Send PME_TURN_OFF message */
 257         pcie_app_wr_mask(pcie, PCIE_APP_MSG_CR, PCIE_APP_MSG_XMT_PM_TURNOFF,
 258                          PCIE_APP_MSG_XMT_PM_TURNOFF);
 259
 260         /* Read PMC status and wait for falling into L2 link state */
 261         ret = readl_poll_timeout(pcie->app_base + PCIE_APP_PMC, value,
 262                                  value & PCIE_APP_PMC_IN_L2, 20,
 263                                  jiffies_to_usecs(5 * HZ));
 264         if (ret)
 265                 dev_err(pcie->pci.dev, "PCIe link enter L2 timeout!\n");
 266
 267         return ret;
 268 }
 269
 270 static void intel_pcie_turn_off(struct intel_pcie *pcie)
 271 {
 272         if (dw_pcie_link_up(&pcie->pci))
 273                 intel_pcie_wait_l2(pcie);
 274
 275         /* Put endpoint device in reset state */
 276         intel_pcie_device_rst_assert(pcie);
 277         pcie_rc_cfg_wr_mask(pcie, PCI_COMMAND, PCI_COMMAND_MEMORY, 0);
 278 }
 279
 280 static int intel_pcie_host_setup(struct intel_pcie *pcie)
 281 {
 282         int ret;
 283         struct dw_pcie *pci = &pcie->pci;
 284
 285         intel_pcie_core_rst_assert(pcie);
 286         intel_pcie_device_rst_assert(pcie);
 287
 288         ret = phy_init(pcie->phy);
 289         if (ret)
 290                 return ret;
 291
 292         intel_pcie_core_rst_deassert(pcie);
 293
 294         ret = clk_prepare_enable(pcie->core_clk);
 295         if (ret) {
 296                 dev_err(pcie->pci.dev, "Core clock enable failed: %d\n", ret);
 297                 goto clk_err;
 298         }
 299
 300         pci->atu_base = pci->dbi_base + 0xC0000;
 301
 302         intel_pcie_ltssm_disable(pcie);
 303         intel_pcie_link_setup(pcie);
 304         intel_pcie_init_n_fts(pci);
 305
 306         ret = dw_pcie_setup_rc(&pci->pp);
 307         if (ret)
 308                 goto app_init_err;
 309
 310         dw_pcie_upconfig_setup(pci);
 311
 312         intel_pcie_device_rst_deassert(pcie);
 313         intel_pcie_ltssm_enable(pcie);
 314
 315         ret = dw_pcie_wait_for_link(pci);
 316         if (ret)
 317                 goto app_init_err;
 318
 319         /* Enable integrated interrupts */
 320         pcie_app_wr_mask(pcie, PCIE_APP_IRNEN, PCIE_APP_IRN_INT,
 321                          PCIE_APP_IRN_INT);
 322
 323         return 0;
 324
 325 app_init_err:
 326         clk_disable_unprepare(pcie->core_clk);
 327 clk_err:
 328         intel_pcie_core_rst_assert(pcie);
 329         phy_exit(pcie->phy);
 330
 331         return ret;
 332 }
 333
 334 static void __intel_pcie_remove(struct intel_pcie *pcie)
 335 {
 336         intel_pcie_core_irq_disable(pcie);
 337         intel_pcie_turn_off(pcie);
 338         clk_disable_unprepare(pcie->core_clk);
 339         intel_pcie_core_rst_assert(pcie);
 340         phy_exit(pcie->phy);
 341 }
 342
 343 static int intel_pcie_remove(struct platform_device *pdev)
 344 {
 345         struct intel_pcie *pcie = platform_get_drvdata(pdev);
 346         struct dw_pcie_rp *pp = &pcie->pci.pp;
 347
 348         dw_pcie_host_deinit(pp);
 349         __intel_pcie_remove(pcie);
 350
 351         return 0;
 352 }
 353
 354 static int intel_pcie_suspend_noirq(struct device *dev)
 355 {
 356         struct intel_pcie *pcie = dev_get_drvdata(dev);
 357         int ret;
 358
 359         intel_pcie_core_irq_disable(pcie);
 360         ret = intel_pcie_wait_l2(pcie);
 361         if (ret)
 362                 return ret;
 363
 364         phy_exit(pcie->phy);
 365         clk_disable_unprepare(pcie->core_clk);
 366         return ret;
 367 }
 368
 369 static int intel_pcie_resume_noirq(struct device *dev)
 370 {
 371         struct intel_pcie *pcie = dev_get_drvdata(dev);
 372
 373         return intel_pcie_host_setup(pcie);
 374 }
 375
 376 static int intel_pcie_rc_init(struct dw_pcie_rp *pp)
 377 {
 378         struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 379         struct intel_pcie *pcie = dev_get_drvdata(pci->dev);
 380
 381         return intel_pcie_host_setup(pcie);
 382 }
 383
 384 static u64 intel_pcie_cpu_addr(struct dw_pcie *pcie, u64 cpu_addr)
 385 {
 386         return cpu_addr + BUS_IATU_OFFSET;
 387 }
 388
 389 static const struct dw_pcie_ops intel_pcie_ops = {
 390         .cpu_addr_fixup = intel_pcie_cpu_addr,
 391 };
 392
 393 static const struct dw_pcie_host_ops intel_pcie_dw_ops = {
 394         .host_init =            intel_pcie_rc_init,
 395 };
 396
 397 static int intel_pcie_probe(struct platform_device *pdev)
 398 {
 399         struct device *dev = &pdev->dev;
 400         struct intel_pcie *pcie;
 401         struct dw_pcie_rp *pp;
 402         struct dw_pcie *pci;
 403         int ret;
 404
 405         pcie = devm_kzalloc(dev, sizeof(*pcie), GFP_KERNEL);
 406         if (!pcie)
 407                 return -ENOMEM;
 408
 409         platform_set_drvdata(pdev, pcie);
 410         pci = &pcie->pci;
 411         pci->dev = dev;
 412         pp = &pci->pp;
 413
 414         ret = intel_pcie_get_resources(pdev);
 415         if (ret)
 416                 return ret;
 417
 418         ret = intel_pcie_ep_rst_init(pcie);
 419         if (ret)
 420                 return ret;
 421
 422         pci->ops = &intel_pcie_ops;
 423         pp->ops = &intel_pcie_dw_ops;
 424
 425         ret = dw_pcie_host_init(pp);
 426         if (ret) {
 427                 dev_err(dev, "Cannot initialize host\n");
 428                 return ret;
 429         }
 430
 431         return 0;
 432 }
 433
 434 static const struct dev_pm_ops intel_pcie_pm_ops = {
 435         NOIRQ_SYSTEM_SLEEP_PM_OPS(intel_pcie_suspend_noirq,
 436                                   intel_pcie_resume_noirq)
 437 };
 438
 439 static const struct of_device_id of_intel_pcie_match[] = {
 440         { .compatible = "intel,lgm-pcie" },
 441         {}
 442 };
 443
 444 static struct platform_driver intel_pcie_driver = {
 445         .probe = intel_pcie_probe,
 446         .remove = intel_pcie_remove,
 447         .driver = {
 448                 .name = "intel-gw-pcie",
 449                 .of_match_table = of_intel_pcie_match,
 450                 .pm = &intel_pcie_pm_ops,
 451         },
 452 };
 453 builtin_platform_driver(intel_pcie_driver);