arch/x86/kernel/apic/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000, 2009 Ingo Molnar <[email protected]>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/perf_event.h>
  18 #include <linux/kernel_stat.h>
  19 #include <linux/mc146818rtc.h>
  20 #include <linux/acpi_pmtmr.h>
  21 #include <linux/clockchips.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/bootmem.h>
  24 #include <linux/ftrace.h>
  25 #include <linux/ioport.h>
  26 #include <linux/export.h>
  27 #include <linux/syscore_ops.h>
  28 #include <linux/delay.h>
  29 #include <linux/timex.h>
  30 #include <linux/i8253.h>
  31 #include <linux/dmar.h>
  32 #include <linux/init.h>
  33 #include <linux/cpu.h>
  34 #include <linux/dmi.h>
  35 #include <linux/smp.h>
  36 #include <linux/mm.h>
  37
  38 #include <asm/trace/irq_vectors.h>
  39 #include <asm/irq_remapping.h>
  40 #include <asm/perf_event.h>
  41 #include <asm/x86_init.h>
  42 #include <asm/pgalloc.h>
  43 #include <linux/atomic.h>
  44 #include <asm/mpspec.h>
  45 #include <asm/i8259.h>
  46 #include <asm/proto.h>
  47 #include <asm/apic.h>
  48 #include <asm/io_apic.h>
  49 #include <asm/desc.h>
  50 #include <asm/hpet.h>
  51 #include <asm/mtrr.h>
  52 #include <asm/time.h>
  53 #include <asm/smp.h>
  54 #include <asm/mce.h>
  55 #include <asm/tsc.h>
  56 #include <asm/hypervisor.h>
  57 #include <asm/cpu_device_id.h>
  58 #include <asm/intel-family.h>
  59
  60 unsigned int num_processors;
  61
  62 unsigned disabled_cpus;
  63
  64 /* Processor that is doing the boot up */
  65 unsigned int boot_cpu_physical_apicid = -1U;
  66 EXPORT_SYMBOL_GPL(boot_cpu_physical_apicid);
  67
  68 u8 boot_cpu_apic_version;
  69
  70 /*
  71  * The highest APIC ID seen during enumeration.
  72  */
  73 static unsigned int max_physical_apicid;
  74
  75 /*
  76  * Bitmask of physically existing CPUs:
  77  */
  78 physid_mask_t phys_cpu_present_map;
  79
  80 /*
  81  * Processor to be disabled specified by kernel parameter
  82  * disable_cpu_apicid=<int>, mostly used for the kdump 2nd kernel to
  83  * avoid undefined behaviour caused by sending INIT from AP to BSP.
  84  */
  85 static unsigned int disabled_cpu_apicid __read_mostly = BAD_APICID;
  86
  87 /*
  88  * This variable controls which CPUs receive external NMIs.  By default,
  89  * external NMIs are delivered only to the BSP.
  90  */
  91 static int apic_extnmi = APIC_EXTNMI_BSP;
  92
  93 /*
  94  * Map cpu index to physical APIC ID
  95  */
  96 DEFINE_EARLY_PER_CPU_READ_MOSTLY(u16, x86_cpu_to_apicid, BAD_APICID);
  97 DEFINE_EARLY_PER_CPU_READ_MOSTLY(u16, x86_bios_cpu_apicid, BAD_APICID);
  98 DEFINE_EARLY_PER_CPU_READ_MOSTLY(u32, x86_cpu_to_acpiid, U32_MAX);
  99 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_apicid);
 100 EXPORT_EARLY_PER_CPU_SYMBOL(x86_bios_cpu_apicid);
 101 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_acpiid);
 102
 103 #ifdef CONFIG_X86_32
 104
 105 /*
 106  * On x86_32, the mapping between cpu and logical apicid may vary
 107  * depending on apic in use.  The following early percpu variable is
 108  * used for the mapping.  This is where the behaviors of x86_64 and 32
 109  * actually diverge.  Let's keep it ugly for now.
 110  */
 111 DEFINE_EARLY_PER_CPU_READ_MOSTLY(int, x86_cpu_to_logical_apicid, BAD_APICID);
 112
 113 /* Local APIC was disabled by the BIOS and enabled by the kernel */
 114 static int enabled_via_apicbase;
 115
 116 /*
 117  * Handle interrupt mode configuration register (IMCR).
 118  * This register controls whether the interrupt signals
 119  * that reach the BSP come from the master PIC or from the
 120  * local APIC. Before entering Symmetric I/O Mode, either
 121  * the BIOS or the operating system must switch out of
 122  * PIC Mode by changing the IMCR.
 123  */
 124 static inline void imcr_pic_to_apic(void)
 125 {
 126         /* select IMCR register */
 127         outb(0x70, 0x22);
 128         /* NMI and 8259 INTR go through APIC */
 129         outb(0x01, 0x23);
 130 }
 131
 132 static inline void imcr_apic_to_pic(void)
 133 {
 134         /* select IMCR register */
 135         outb(0x70, 0x22);
 136         /* NMI and 8259 INTR go directly to BSP */
 137         outb(0x00, 0x23);
 138 }
 139 #endif
 140
 141 /*
 142  * Knob to control our willingness to enable the local APIC.
 143  *
 144  * +1=force-enable
 145  */
 146 static int force_enable_local_apic __initdata;
 147
 148 /*
 149  * APIC command line parameters
 150  */
 151 static int __init parse_lapic(char *arg)
 152 {
 153         if (IS_ENABLED(CONFIG_X86_32) && !arg)
 154                 force_enable_local_apic = 1;
 155         else if (arg && !strncmp(arg, "notscdeadline", 13))
 156                 setup_clear_cpu_cap(X86_FEATURE_TSC_DEADLINE_TIMER);
 157         return 0;
 158 }
 159 early_param("lapic", parse_lapic);
 160
 161 #ifdef CONFIG_X86_64
 162 static int apic_calibrate_pmtmr __initdata;
 163 static __init int setup_apicpmtimer(char *s)
 164 {
 165         apic_calibrate_pmtmr = 1;
 166         notsc_setup(NULL);
 167         return 0;
 168 }
 169 __setup("apicpmtimer", setup_apicpmtimer);
 170 #endif
 171
 172 unsigned long mp_lapic_addr;
 173 int disable_apic;
 174 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 175 static int disable_apic_timer __initdata;
 176 /* Local APIC timer works in C2 */
 177 int local_apic_timer_c2_ok;
 178 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 179
 180 /*
 181  * Debug level, exported for io_apic.c
 182  */
 183 unsigned int apic_verbosity;
 184
 185 int pic_mode;
 186
 187 /* Have we found an MP table */
 188 int smp_found_config;
 189
 190 static struct resource lapic_resource = {
 191         .name = "Local APIC",
 192         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 193 };
 194
 195 unsigned int lapic_timer_frequency = 0;
 196
 197 static void apic_pm_activate(void);
 198
 199 static unsigned long apic_phys;
 200
 201 /*
 202  * Get the LAPIC version
 203  */
 204 static inline int lapic_get_version(void)
 205 {
 206         return GET_APIC_VERSION(apic_read(APIC_LVR));
 207 }
 208
 209 /*
 210  * Check, if the APIC is integrated or a separate chip
 211  */
 212 static inline int lapic_is_integrated(void)
 213 {
 214         return APIC_INTEGRATED(lapic_get_version());
 215 }
 216
 217 /*
 218  * Check, whether this is a modern or a first generation APIC
 219  */
 220 static int modern_apic(void)
 221 {
 222         /* AMD systems use old APIC versions, so check the CPU */
 223         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 224             boot_cpu_data.x86 >= 0xf)
 225                 return 1;
 226         return lapic_get_version() >= 0x14;
 227 }
 228
 229 /*
 230  * right after this call apic become NOOP driven
 231  * so apic->write/read doesn't do anything
 232  */
 233 static void __init apic_disable(void)
 234 {
 235         pr_info("APIC: switched to apic NOOP\n");
 236         apic = &apic_noop;
 237 }
 238
 239 void native_apic_wait_icr_idle(void)
 240 {
 241         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 242                 cpu_relax();
 243 }
 244
 245 u32 native_safe_apic_wait_icr_idle(void)
 246 {
 247         u32 send_status;
 248         int timeout;
 249
 250         timeout = 0;
 251         do {
 252                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 253                 if (!send_status)
 254                         break;
 255                 inc_irq_stat(icr_read_retry_count);
 256                 udelay(100);
 257         } while (timeout++ < 1000);
 258
 259         return send_status;
 260 }
 261
 262 void native_apic_icr_write(u32 low, u32 id)
 263 {
 264         unsigned long flags;
 265
 266         local_irq_save(flags);
 267         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 268         apic_write(APIC_ICR, low);
 269         local_irq_restore(flags);
 270 }
 271
 272 u64 native_apic_icr_read(void)
 273 {
 274         u32 icr1, icr2;
 275
 276         icr2 = apic_read(APIC_ICR2);
 277         icr1 = apic_read(APIC_ICR);
 278
 279         return icr1 | ((u64)icr2 << 32);
 280 }
 281
 282 #ifdef CONFIG_X86_32
 283 /**
 284  * get_physical_broadcast - Get number of physical broadcast IDs
 285  */
 286 int get_physical_broadcast(void)
 287 {
 288         return modern_apic() ? 0xff : 0xf;
 289 }
 290 #endif
 291
 292 /**
 293  * lapic_get_maxlvt - get the maximum number of local vector table entries
 294  */
 295 int lapic_get_maxlvt(void)
 296 {
 297         /*
 298          * - we always have APIC integrated on 64bit mode
 299          * - 82489DXs do not report # of LVT entries
 300          */
 301         return lapic_is_integrated() ? GET_APIC_MAXLVT(apic_read(APIC_LVR)) : 2;
 302 }
 303
 304 /*
 305  * Local APIC timer
 306  */
 307
 308 /* Clock divisor */
 309 #define APIC_DIVISOR 16
 310 #define TSC_DIVISOR  8
 311
 312 /*
 313  * This function sets up the local APIC timer, with a timeout of
 314  * 'clocks' APIC bus clock. During calibration we actually call
 315  * this function twice on the boot CPU, once with a bogus timeout
 316  * value, second time for real. The other (noncalibrating) CPUs
 317  * call this function only once, with the real, calibrated value.
 318  *
 319  * We do reads before writes even if unnecessary, to get around the
 320  * P5 APIC double write bug.
 321  */
 322 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 323 {
 324         unsigned int lvtt_value, tmp_value;
 325
 326         lvtt_value = LOCAL_TIMER_VECTOR;
 327         if (!oneshot)
 328                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 329         else if (boot_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER))
 330                 lvtt_value |= APIC_LVT_TIMER_TSCDEADLINE;
 331
 332         if (!lapic_is_integrated())
 333                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 334
 335         if (!irqen)
 336                 lvtt_value |= APIC_LVT_MASKED;
 337
 338         apic_write(APIC_LVTT, lvtt_value);
 339
 340         if (lvtt_value & APIC_LVT_TIMER_TSCDEADLINE) {
 341                 /*
 342                  * See Intel SDM: TSC-Deadline Mode chapter. In xAPIC mode,
 343                  * writing to the APIC LVTT and TSC_DEADLINE MSR isn't serialized.
 344                  * According to Intel, MFENCE can do the serialization here.
 345                  */
 346                 asm volatile("mfence" : : : "memory");
 347
 348                 printk_once(KERN_DEBUG "TSC deadline timer enabled\n");
 349                 return;
 350         }
 351
 352         /*
 353          * Divide PICLK by 16
 354          */
 355         tmp_value = apic_read(APIC_TDCR);
 356         apic_write(APIC_TDCR,
 357                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 358                 APIC_TDR_DIV_16);
 359
 360         if (!oneshot)
 361                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 362 }
 363
 364 /*
 365  * Setup extended LVT, AMD specific
 366  *
 367  * Software should use the LVT offsets the BIOS provides.  The offsets
 368  * are determined by the subsystems using it like those for MCE
 369  * threshold or IBS.  On K8 only offset 0 (APIC500) and MCE interrupts
 370  * are supported. Beginning with family 10h at least 4 offsets are
 371  * available.
 372  *
 373  * Since the offsets must be consistent for all cores, we keep track
 374  * of the LVT offsets in software and reserve the offset for the same
 375  * vector also to be used on other cores. An offset is freed by
 376  * setting the entry to APIC_EILVT_MASKED.
 377  *
 378  * If the BIOS is right, there should be no conflicts. Otherwise a
 379  * "[Firmware Bug]: ..." error message is generated. However, if
 380  * software does not properly determines the offsets, it is not
 381  * necessarily a BIOS bug.
 382  */
 383
 384 static atomic_t eilvt_offsets[APIC_EILVT_NR_MAX];
 385
 386 static inline int eilvt_entry_is_changeable(unsigned int old, unsigned int new)
 387 {
 388         return (old & APIC_EILVT_MASKED)
 389                 || (new == APIC_EILVT_MASKED)
 390                 || ((new & ~APIC_EILVT_MASKED) == old);
 391 }
 392
 393 static unsigned int reserve_eilvt_offset(int offset, unsigned int new)
 394 {
 395         unsigned int rsvd, vector;
 396
 397         if (offset >= APIC_EILVT_NR_MAX)
 398                 return ~0;
 399
 400         rsvd = atomic_read(&eilvt_offsets[offset]);
 401         do {
 402                 vector = rsvd & ~APIC_EILVT_MASKED;     /* 0: unassigned */
 403                 if (vector && !eilvt_entry_is_changeable(vector, new))
 404                         /* may not change if vectors are different */
 405                         return rsvd;
 406                 rsvd = atomic_cmpxchg(&eilvt_offsets[offset], rsvd, new);
 407         } while (rsvd != new);
 408
 409         rsvd &= ~APIC_EILVT_MASKED;
 410         if (rsvd && rsvd != vector)
 411                 pr_info("LVT offset %d assigned for vector 0x%02x\n",
 412                         offset, rsvd);
 413
 414         return new;
 415 }
 416
 417 /*
 418  * If mask=1, the LVT entry does not generate interrupts while mask=0
 419  * enables the vector. See also the BKDGs. Must be called with
 420  * preemption disabled.
 421  */
 422
 423 int setup_APIC_eilvt(u8 offset, u8 vector, u8 msg_type, u8 mask)
 424 {
 425         unsigned long reg = APIC_EILVTn(offset);
 426         unsigned int new, old, reserved;
 427
 428         new = (mask << 16) | (msg_type << 8) | vector;
 429         old = apic_read(reg);
 430         reserved = reserve_eilvt_offset(offset, new);
 431
 432         if (reserved != new) {
 433                 pr_err(FW_BUG "cpu %d, try to use APIC%lX (LVT offset %d) for "
 434                        "vector 0x%x, but the register is already in use for "
 435                        "vector 0x%x on another cpu\n",
 436                        smp_processor_id(), reg, offset, new, reserved);
 437                 return -EINVAL;
 438         }
 439
 440         if (!eilvt_entry_is_changeable(old, new)) {
 441                 pr_err(FW_BUG "cpu %d, try to use APIC%lX (LVT offset %d) for "
 442                        "vector 0x%x, but the register is already in use for "
 443                        "vector 0x%x on this cpu\n",
 444                        smp_processor_id(), reg, offset, new, old);
 445                 return -EBUSY;
 446         }
 447
 448         apic_write(reg, new);
 449
 450         return 0;
 451 }
 452 EXPORT_SYMBOL_GPL(setup_APIC_eilvt);
 453
 454 /*
 455  * Program the next event, relative to now
 456  */
 457 static int lapic_next_event(unsigned long delta,
 458                             struct clock_event_device *evt)
 459 {
 460         apic_write(APIC_TMICT, delta);
 461         return 0;
 462 }
 463
 464 static int lapic_next_deadline(unsigned long delta,
 465                                struct clock_event_device *evt)
 466 {
 467         u64 tsc;
 468
 469         tsc = rdtsc();
 470         wrmsrl(MSR_IA32_TSC_DEADLINE, tsc + (((u64) delta) * TSC_DIVISOR));
 471         return 0;
 472 }
 473
 474 static int lapic_timer_shutdown(struct clock_event_device *evt)
 475 {
 476         unsigned int v;
 477
 478         /* Lapic used as dummy for broadcast ? */
 479         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 480                 return 0;
 481
 482         v = apic_read(APIC_LVTT);
 483         v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 484         apic_write(APIC_LVTT, v);
 485         apic_write(APIC_TMICT, 0);
 486         return 0;
 487 }
 488
 489 static inline int
 490 lapic_timer_set_periodic_oneshot(struct clock_event_device *evt, bool oneshot)
 491 {
 492         /* Lapic used as dummy for broadcast ? */
 493         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 494                 return 0;
 495
 496         __setup_APIC_LVTT(lapic_timer_frequency, oneshot, 1);
 497         return 0;
 498 }
 499
 500 static int lapic_timer_set_periodic(struct clock_event_device *evt)
 501 {
 502         return lapic_timer_set_periodic_oneshot(evt, false);
 503 }
 504
 505 static int lapic_timer_set_oneshot(struct clock_event_device *evt)
 506 {
 507         return lapic_timer_set_periodic_oneshot(evt, true);
 508 }
 509
 510 /*
 511  * Local APIC timer broadcast function
 512  */
 513 static void lapic_timer_broadcast(const struct cpumask *mask)
 514 {
 515 #ifdef CONFIG_SMP
 516         apic->send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 517 #endif
 518 }
 519
 520
 521 /*
 522  * The local apic timer can be used for any function which is CPU local.
 523  */
 524 static struct clock_event_device lapic_clockevent = {
 525         .name                           = "lapic",
 526         .features                       = CLOCK_EVT_FEAT_PERIODIC |
 527                                           CLOCK_EVT_FEAT_ONESHOT | CLOCK_EVT_FEAT_C3STOP
 528                                           | CLOCK_EVT_FEAT_DUMMY,
 529         .shift                          = 32,
 530         .set_state_shutdown             = lapic_timer_shutdown,
 531         .set_state_periodic             = lapic_timer_set_periodic,
 532         .set_state_oneshot              = lapic_timer_set_oneshot,
 533         .set_state_oneshot_stopped      = lapic_timer_shutdown,
 534         .set_next_event                 = lapic_next_event,
 535         .broadcast                      = lapic_timer_broadcast,
 536         .rating                         = 100,
 537         .irq                            = -1,
 538 };
 539 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 540
 541 #define DEADLINE_MODEL_MATCH_FUNC(model, func)  \
 542         { X86_VENDOR_INTEL, 6, model, X86_FEATURE_ANY, (unsigned long)&func }
 543
 544 #define DEADLINE_MODEL_MATCH_REV(model, rev)    \
 545         { X86_VENDOR_INTEL, 6, model, X86_FEATURE_ANY, (unsigned long)rev }
 546
 547 static u32 hsx_deadline_rev(void)
 548 {
 549         switch (boot_cpu_data.x86_mask) {
 550         case 0x02: return 0x3a; /* EP */
 551         case 0x04: return 0x0f; /* EX */
 552         }
 553
 554         return ~0U;
 555 }
 556
 557 static u32 bdx_deadline_rev(void)
 558 {
 559         switch (boot_cpu_data.x86_mask) {
 560         case 0x02: return 0x00000011;
 561         case 0x03: return 0x0700000e;
 562         case 0x04: return 0x0f00000c;
 563         case 0x05: return 0x0e000003;
 564         }
 565
 566         return ~0U;
 567 }
 568
 569 static const struct x86_cpu_id deadline_match[] = {
 570         DEADLINE_MODEL_MATCH_FUNC( INTEL_FAM6_HASWELL_X,        hsx_deadline_rev),
 571         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_BROADWELL_X,      0x0b000020),
 572         DEADLINE_MODEL_MATCH_FUNC( INTEL_FAM6_BROADWELL_XEON_D, bdx_deadline_rev),
 573         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_SKYLAKE_X,        0x02000014),
 574
 575         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_HASWELL_CORE,     0x22),
 576         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_HASWELL_ULT,      0x20),
 577         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_HASWELL_GT3E,     0x17),
 578
 579         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_BROADWELL_CORE,   0x25),
 580         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_BROADWELL_GT3E,   0x17),
 581
 582         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_SKYLAKE_MOBILE,   0xb2),
 583         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_SKYLAKE_DESKTOP,  0xb2),
 584
 585         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_KABYLAKE_MOBILE,  0x52),
 586         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_KABYLAKE_DESKTOP, 0x52),
 587
 588         {},
 589 };
 590
 591 static void apic_check_deadline_errata(void)
 592 {
 593         const struct x86_cpu_id *m;
 594         u32 rev;
 595
 596         if (!boot_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER))
 597                 return;
 598
 599         m = x86_match_cpu(deadline_match);
 600         if (!m)
 601                 return;
 602
 603         /*
 604          * Function pointers will have the MSB set due to address layout,
 605          * immediate revisions will not.
 606          */
 607         if ((long)m->driver_data < 0)
 608                 rev = ((u32 (*)(void))(m->driver_data))();
 609         else
 610                 rev = (u32)m->driver_data;
 611
 612         if (boot_cpu_data.microcode >= rev)
 613                 return;
 614
 615         setup_clear_cpu_cap(X86_FEATURE_TSC_DEADLINE_TIMER);
 616         pr_err(FW_BUG "TSC_DEADLINE disabled due to Errata; "
 617                "please update microcode to version: 0x%x (or later)\n", rev);
 618 }
 619
 620 /*
 621  * Setup the local APIC timer for this CPU. Copy the initialized values
 622  * of the boot CPU and register the clock event in the framework.
 623  */
 624 static void setup_APIC_timer(void)
 625 {
 626         struct clock_event_device *levt = this_cpu_ptr(&lapic_events);
 627
 628         if (this_cpu_has(X86_FEATURE_ARAT)) {
 629                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_C3STOP;
 630                 /* Make LAPIC timer preferrable over percpu HPET */
 631                 lapic_clockevent.rating = 150;
 632         }
 633
 634         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 635         levt->cpumask = cpumask_of(smp_processor_id());
 636
 637         if (this_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER)) {
 638                 levt->name = "lapic-deadline";
 639                 levt->features &= ~(CLOCK_EVT_FEAT_PERIODIC |
 640                                     CLOCK_EVT_FEAT_DUMMY);
 641                 levt->set_next_event = lapic_next_deadline;
 642                 clockevents_config_and_register(levt,
 643                                                 tsc_khz * (1000 / TSC_DIVISOR),
 644                                                 0xF, ~0UL);
 645         } else
 646                 clockevents_register_device(levt);
 647 }
 648
 649 /*
 650  * Install the updated TSC frequency from recalibration at the TSC
 651  * deadline clockevent devices.
 652  */
 653 static void __lapic_update_tsc_freq(void *info)
 654 {
 655         struct clock_event_device *levt = this_cpu_ptr(&lapic_events);
 656
 657         if (!this_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER))
 658                 return;
 659
 660         clockevents_update_freq(levt, tsc_khz * (1000 / TSC_DIVISOR));
 661 }
 662
 663 void lapic_update_tsc_freq(void)
 664 {
 665         /*
 666          * The clockevent device's ->mult and ->shift can both be
 667          * changed. In order to avoid races, schedule the frequency
 668          * update code on each CPU.
 669          */
 670         on_each_cpu(__lapic_update_tsc_freq, NULL, 0);
 671 }
 672
 673 /*
 674  * In this functions we calibrate APIC bus clocks to the external timer.
 675  *
 676  * We want to do the calibration only once since we want to have local timer
 677  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 678  * frequency.
 679  *
 680  * This was previously done by reading the PIT/HPET and waiting for a wrap
 681  * around to find out, that a tick has elapsed. I have a box, where the PIT
 682  * readout is broken, so it never gets out of the wait loop again. This was
 683  * also reported by others.
 684  *
 685  * Monitoring the jiffies value is inaccurate and the clockevents
 686  * infrastructure allows us to do a simple substitution of the interrupt
 687  * handler.
 688  *
 689  * The calibration routine also uses the pm_timer when possible, as the PIT
 690  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 691  * back to normal later in the boot process).
 692  */
 693
 694 #define LAPIC_CAL_LOOPS         (HZ/10)
 695
 696 static __initdata int lapic_cal_loops = -1;
 697 static __initdata long lapic_cal_t1, lapic_cal_t2;
 698 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 699 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 700 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 701
 702 /*
 703  * Temporary interrupt handler.
 704  */
 705 static void __init lapic_cal_handler(struct clock_event_device *dev)
 706 {
 707         unsigned long long tsc = 0;
 708         long tapic = apic_read(APIC_TMCCT);
 709         unsigned long pm = acpi_pm_read_early();
 710
 711         if (boot_cpu_has(X86_FEATURE_TSC))
 712                 tsc = rdtsc();
 713
 714         switch (lapic_cal_loops++) {
 715         case 0:
 716                 lapic_cal_t1 = tapic;
 717                 lapic_cal_tsc1 = tsc;
 718                 lapic_cal_pm1 = pm;
 719                 lapic_cal_j1 = jiffies;
 720                 break;
 721
 722         case LAPIC_CAL_LOOPS:
 723                 lapic_cal_t2 = tapic;
 724                 lapic_cal_tsc2 = tsc;
 725                 if (pm < lapic_cal_pm1)
 726                         pm += ACPI_PM_OVRRUN;
 727                 lapic_cal_pm2 = pm;
 728                 lapic_cal_j2 = jiffies;
 729                 break;
 730         }
 731 }
 732
 733 static int __init
 734 calibrate_by_pmtimer(long deltapm, long *delta, long *deltatsc)
 735 {
 736         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 737         const long pm_thresh = pm_100ms / 100;
 738         unsigned long mult;
 739         u64 res;
 740
 741 #ifndef CONFIG_X86_PM_TIMER
 742         return -1;
 743 #endif
 744
 745         apic_printk(APIC_VERBOSE, "... PM-Timer delta = %ld\n", deltapm);
 746
 747         /* Check, if the PM timer is available */
 748         if (!deltapm)
 749                 return -1;
 750
 751         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 752
 753         if (deltapm > (pm_100ms - pm_thresh) &&
 754             deltapm < (pm_100ms + pm_thresh)) {
 755                 apic_printk(APIC_VERBOSE, "... PM-Timer result ok\n");
 756                 return 0;
 757         }
 758
 759         res = (((u64)deltapm) *  mult) >> 22;
 760         do_div(res, 1000000);
 761         pr_warning("APIC calibration not consistent "
 762                    "with PM-Timer: %ldms instead of 100ms\n",(long)res);
 763
 764         /* Correct the lapic counter value */
 765         res = (((u64)(*delta)) * pm_100ms);
 766         do_div(res, deltapm);
 767         pr_info("APIC delta adjusted to PM-Timer: "
 768                 "%lu (%ld)\n", (unsigned long)res, *delta);
 769         *delta = (long)res;
 770
 771         /* Correct the tsc counter value */
 772         if (boot_cpu_has(X86_FEATURE_TSC)) {
 773                 res = (((u64)(*deltatsc)) * pm_100ms);
 774                 do_div(res, deltapm);
 775                 apic_printk(APIC_VERBOSE, "TSC delta adjusted to "
 776                                           "PM-Timer: %lu (%ld)\n",
 777                                         (unsigned long)res, *deltatsc);
 778                 *deltatsc = (long)res;
 779         }
 780
 781         return 0;
 782 }
 783
 784 static int __init calibrate_APIC_clock(void)
 785 {
 786         struct clock_event_device *levt = this_cpu_ptr(&lapic_events);
 787         void (*real_handler)(struct clock_event_device *dev);
 788         unsigned long deltaj;
 789         long delta, deltatsc;
 790         int pm_referenced = 0;
 791
 792         /**
 793          * check if lapic timer has already been calibrated by platform
 794          * specific routine, such as tsc calibration code. if so, we just fill
 795          * in the clockevent structure and return.
 796          */
 797
 798         if (boot_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER)) {
 799                 return 0;
 800         } else if (lapic_timer_frequency) {
 801                 apic_printk(APIC_VERBOSE, "lapic timer already calibrated %d\n",
 802                                 lapic_timer_frequency);
 803                 lapic_clockevent.mult = div_sc(lapic_timer_frequency/APIC_DIVISOR,
 804                                         TICK_NSEC, lapic_clockevent.shift);
 805                 lapic_clockevent.max_delta_ns =
 806                         clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 807                 lapic_clockevent.max_delta_ticks = 0x7FFFFF;
 808                 lapic_clockevent.min_delta_ns =
 809                         clockevent_delta2ns(0xF, &lapic_clockevent);
 810                 lapic_clockevent.min_delta_ticks = 0xF;
 811                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 812                 return 0;
 813         }
 814
 815         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 816                     "calibrating APIC timer ...\n");
 817
 818         local_irq_disable();
 819
 820         /* Replace the global interrupt handler */
 821         real_handler = global_clock_event->event_handler;
 822         global_clock_event->event_handler = lapic_cal_handler;
 823
 824         /*
 825          * Setup the APIC counter to maximum. There is no way the lapic
 826          * can underflow in the 100ms detection time frame
 827          */
 828         __setup_APIC_LVTT(0xffffffff, 0, 0);
 829
 830         /* Let the interrupts run */
 831         local_irq_enable();
 832
 833         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 834                 cpu_relax();
 835
 836         local_irq_disable();
 837
 838         /* Restore the real event handler */
 839         global_clock_event->event_handler = real_handler;
 840
 841         /* Build delta t1-t2 as apic timer counts down */
 842         delta = lapic_cal_t1 - lapic_cal_t2;
 843         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 844
 845         deltatsc = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 846
 847         /* we trust the PM based calibration if possible */
 848         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 849                                         &delta, &deltatsc);
 850
 851         /* Calculate the scaled math multiplication factor */
 852         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 853                                        lapic_clockevent.shift);
 854         lapic_clockevent.max_delta_ns =
 855                 clockevent_delta2ns(0x7FFFFFFF, &lapic_clockevent);
 856         lapic_clockevent.max_delta_ticks = 0x7FFFFFFF;
 857         lapic_clockevent.min_delta_ns =
 858                 clockevent_delta2ns(0xF, &lapic_clockevent);
 859         lapic_clockevent.min_delta_ticks = 0xF;
 860
 861         lapic_timer_frequency = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 862
 863         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 864         apic_printk(APIC_VERBOSE, "..... mult: %u\n", lapic_clockevent.mult);
 865         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 866                     lapic_timer_frequency);
 867
 868         if (boot_cpu_has(X86_FEATURE_TSC)) {
 869                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 870                             "%ld.%04ld MHz.\n",
 871                             (deltatsc / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 872                             (deltatsc / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 873         }
 874
 875         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 876                     "%u.%04u MHz.\n",
 877                     lapic_timer_frequency / (1000000 / HZ),
 878                     lapic_timer_frequency % (1000000 / HZ));
 879
 880         /*
 881          * Do a sanity check on the APIC calibration result
 882          */
 883         if (lapic_timer_frequency < (1000000 / HZ)) {
 884                 local_irq_enable();
 885                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 886                 return -1;
 887         }
 888
 889         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 890
 891         /*
 892          * PM timer calibration failed or not turned on
 893          * so lets try APIC timer based calibration
 894          */
 895         if (!pm_referenced) {
 896                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 897
 898                 /*
 899                  * Setup the apic timer manually
 900                  */
 901                 levt->event_handler = lapic_cal_handler;
 902                 lapic_timer_set_periodic(levt);
 903                 lapic_cal_loops = -1;
 904
 905                 /* Let the interrupts run */
 906                 local_irq_enable();
 907
 908                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 909                         cpu_relax();
 910
 911                 /* Stop the lapic timer */
 912                 local_irq_disable();
 913                 lapic_timer_shutdown(levt);
 914
 915                 /* Jiffies delta */
 916                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 917                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 918
 919                 /* Check, if the jiffies result is consistent */
 920                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 921                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 922                 else
 923                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 924         }
 925         local_irq_enable();
 926
 927         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 928                 pr_warning("APIC timer disabled due to verification failure\n");
 929                         return -1;
 930         }
 931
 932         return 0;
 933 }
 934
 935 /*
 936  * Setup the boot APIC
 937  *
 938  * Calibrate and verify the result.
 939  */
 940 void __init setup_boot_APIC_clock(void)
 941 {
 942         /*
 943          * The local apic timer can be disabled via the kernel
 944          * commandline or from the CPU detection code. Register the lapic
 945          * timer as a dummy clock event source on SMP systems, so the
 946          * broadcast mechanism is used. On UP systems simply ignore it.
 947          */
 948         if (disable_apic_timer) {
 949                 pr_info("Disabling APIC timer\n");
 950                 /* No broadcast on UP ! */
 951                 if (num_possible_cpus() > 1) {
 952                         lapic_clockevent.mult = 1;
 953                         setup_APIC_timer();
 954                 }
 955                 return;
 956         }
 957
 958         if (calibrate_APIC_clock()) {
 959                 /* No broadcast on UP ! */
 960                 if (num_possible_cpus() > 1)
 961                         setup_APIC_timer();
 962                 return;
 963         }
 964
 965         /*
 966          * If nmi_watchdog is set to IO_APIC, we need the
 967          * PIT/HPET going.  Otherwise register lapic as a dummy
 968          * device.
 969          */
 970         lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 971
 972         /* Setup the lapic or request the broadcast */
 973         setup_APIC_timer();
 974         amd_e400_c1e_apic_setup();
 975 }
 976
 977 void setup_secondary_APIC_clock(void)
 978 {
 979         setup_APIC_timer();
 980         amd_e400_c1e_apic_setup();
 981 }
 982
 983 /*
 984  * The guts of the apic timer interrupt
 985  */
 986 static void local_apic_timer_interrupt(void)
 987 {
 988         struct clock_event_device *evt = this_cpu_ptr(&lapic_events);
 989
 990         /*
 991          * Normally we should not be here till LAPIC has been initialized but
 992          * in some cases like kdump, its possible that there is a pending LAPIC
 993          * timer interrupt from previous kernel's context and is delivered in
 994          * new kernel the moment interrupts are enabled.
 995          *
 996          * Interrupts are enabled early and LAPIC is setup much later, hence
 997          * its possible that when we get here evt->event_handler is NULL.
 998          * Check for event_handler being NULL and discard the interrupt as
 999          * spurious.
1000          */
1001         if (!evt->event_handler) {
1002                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n",
1003                            smp_processor_id());
1004                 /* Switch it off */
1005                 lapic_timer_shutdown(evt);
1006                 return;
1007         }
1008
1009         /*
1010          * the NMI deadlock-detector uses this.
1011          */
1012         inc_irq_stat(apic_timer_irqs);
1013
1014         evt->event_handler(evt);
1015 }
1016
1017 /*
1018  * Local APIC timer interrupt. This is the most natural way for doing
1019  * local interrupts, but local timer interrupts can be emulated by
1020  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
1021  *
1022  * [ if a single-CPU system runs an SMP kernel then we call the local
1023  *   interrupt as well. Thus we cannot inline the local irq ... ]
1024  */
1025 __visible void __irq_entry smp_apic_timer_interrupt(struct pt_regs *regs)
1026 {
1027         struct pt_regs *old_regs = set_irq_regs(regs);
1028
1029         /*
1030          * NOTE! We'd better ACK the irq immediately,
1031          * because timer handling can be slow.
1032          *
1033          * update_process_times() expects us to have done irq_enter().
1034          * Besides, if we don't timer interrupts ignore the global
1035          * interrupt lock, which is the WrongThing (tm) to do.
1036          */
1037         entering_ack_irq();
1038         trace_local_timer_entry(LOCAL_TIMER_VECTOR);
1039         local_apic_timer_interrupt();
1040         trace_local_timer_exit(LOCAL_TIMER_VECTOR);
1041         exiting_irq();
1042
1043         set_irq_regs(old_regs);
1044 }
1045
1046 int setup_profiling_timer(unsigned int multiplier)
1047 {
1048         return -EINVAL;
1049 }
1050
1051 /*
1052  * Local APIC start and shutdown
1053  */
1054
1055 /**
1056  * clear_local_APIC - shutdown the local APIC
1057  *
1058  * This is called, when a CPU is disabled and before rebooting, so the state of
1059  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
1060  * leftovers during boot.
1061  */
1062 void clear_local_APIC(void)
1063 {
1064         int maxlvt;
1065         u32 v;
1066
1067         /* APIC hasn't been mapped yet */
1068         if (!x2apic_mode && !apic_phys)
1069                 return;
1070
1071         maxlvt = lapic_get_maxlvt();
1072         /*
1073          * Masking an LVT entry can trigger a local APIC error
1074          * if the vector is zero. Mask LVTERR first to prevent this.
1075          */
1076         if (maxlvt >= 3) {
1077                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
1078                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
1079         }
1080         /*
1081          * Careful: we have to set masks only first to deassert
1082          * any level-triggered sources.
1083          */
1084         v = apic_read(APIC_LVTT);
1085         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
1086         v = apic_read(APIC_LVT0);
1087         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
1088         v = apic_read(APIC_LVT1);
1089         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
1090         if (maxlvt >= 4) {
1091                 v = apic_read(APIC_LVTPC);
1092                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
1093         }
1094
1095         /* lets not touch this if we didn't frob it */
1096 #ifdef CONFIG_X86_THERMAL_VECTOR
1097         if (maxlvt >= 5) {
1098                 v = apic_read(APIC_LVTTHMR);
1099                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
1100         }
1101 #endif
1102 #ifdef CONFIG_X86_MCE_INTEL
1103         if (maxlvt >= 6) {
1104                 v = apic_read(APIC_LVTCMCI);
1105                 if (!(v & APIC_LVT_MASKED))
1106                         apic_write(APIC_LVTCMCI, v | APIC_LVT_MASKED);
1107         }
1108 #endif
1109
1110         /*
1111          * Clean APIC state for other OSs:
1112          */
1113         apic_write(APIC_LVTT, APIC_LVT_MASKED);
1114         apic_write(APIC_LVT0, APIC_LVT_MASKED);
1115         apic_write(APIC_LVT1, APIC_LVT_MASKED);
1116         if (maxlvt >= 3)
1117                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
1118         if (maxlvt >= 4)
1119                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
1120
1121         /* Integrated APIC (!82489DX) ? */
1122         if (lapic_is_integrated()) {
1123                 if (maxlvt > 3)
1124                         /* Clear ESR due to Pentium errata 3AP and 11AP */
1125                         apic_write(APIC_ESR, 0);
1126                 apic_read(APIC_ESR);
1127         }
1128 }
1129
1130 /**
1131  * disable_local_APIC - clear and disable the local APIC
1132  */
1133 void disable_local_APIC(void)
1134 {
1135         unsigned int value;
1136
1137         /* APIC hasn't been mapped yet */
1138         if (!x2apic_mode && !apic_phys)
1139                 return;
1140
1141         clear_local_APIC();
1142
1143         /*
1144          * Disable APIC (implies clearing of registers
1145          * for 82489DX!).
1146          */
1147         value = apic_read(APIC_SPIV);
1148         value &= ~APIC_SPIV_APIC_ENABLED;
1149         apic_write(APIC_SPIV, value);
1150
1151 #ifdef CONFIG_X86_32
1152         /*
1153          * When LAPIC was disabled by the BIOS and enabled by the kernel,
1154          * restore the disabled state.
1155          */
1156         if (enabled_via_apicbase) {
1157                 unsigned int l, h;
1158
1159                 rdmsr(MSR_IA32_APICBASE, l, h);
1160                 l &= ~MSR_IA32_APICBASE_ENABLE;
1161                 wrmsr(MSR_IA32_APICBASE, l, h);
1162         }
1163 #endif
1164 }
1165
1166 /*
1167  * If Linux enabled the LAPIC against the BIOS default disable it down before
1168  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
1169  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
1170  * for the case where Linux didn't enable the LAPIC.
1171  */
1172 void lapic_shutdown(void)
1173 {
1174         unsigned long flags;
1175
1176         if (!boot_cpu_has(X86_FEATURE_APIC) && !apic_from_smp_config())
1177                 return;
1178
1179         local_irq_save(flags);
1180
1181 #ifdef CONFIG_X86_32
1182         if (!enabled_via_apicbase)
1183                 clear_local_APIC();
1184         else
1185 #endif
1186                 disable_local_APIC();
1187
1188
1189         local_irq_restore(flags);
1190 }
1191
1192 /**
1193  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1194  */
1195 void __init sync_Arb_IDs(void)
1196 {
1197         /*
1198          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1199          * needed on AMD.
1200          */
1201         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1202                 return;
1203
1204         /*
1205          * Wait for idle.
1206          */
1207         apic_wait_icr_idle();
1208
1209         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1210         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1211                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1212 }
1213
1214 enum apic_intr_mode_id apic_intr_mode;
1215
1216 static int __init apic_intr_mode_select(void)
1217 {
1218         /* Check kernel option */
1219         if (disable_apic) {
1220                 pr_info("APIC disabled via kernel command line\n");
1221                 return APIC_PIC;
1222         }
1223
1224         /* Check BIOS */
1225 #ifdef CONFIG_X86_64
1226         /* On 64-bit, the APIC must be integrated, Check local APIC only */
1227         if (!boot_cpu_has(X86_FEATURE_APIC)) {
1228                 disable_apic = 1;
1229                 pr_info("APIC disabled by BIOS\n");
1230                 return APIC_PIC;
1231         }
1232 #else
1233         /* On 32-bit, the APIC may be integrated APIC or 82489DX */
1234
1235         /* Neither 82489DX nor integrated APIC ? */
1236         if (!boot_cpu_has(X86_FEATURE_APIC) && !smp_found_config) {
1237                 disable_apic = 1;
1238                 return APIC_PIC;
1239         }
1240
1241         /* If the BIOS pretends there is an integrated APIC ? */
1242         if (!boot_cpu_has(X86_FEATURE_APIC) &&
1243                 APIC_INTEGRATED(boot_cpu_apic_version)) {
1244                 disable_apic = 1;
1245                 pr_err(FW_BUG "Local APIC %d not detected, force emulation\n",
1246                                        boot_cpu_physical_apicid);
1247                 return APIC_PIC;
1248         }
1249 #endif
1250
1251         /* Check MP table or ACPI MADT configuration */
1252         if (!smp_found_config) {
1253                 disable_ioapic_support();
1254                 if (!acpi_lapic) {
1255                         pr_info("APIC: ACPI MADT or MP tables are not detected\n");
1256                         return APIC_VIRTUAL_WIRE_NO_CONFIG;
1257                 }
1258                 return APIC_VIRTUAL_WIRE;
1259         }
1260
1261 #ifdef CONFIG_SMP
1262         /* If SMP should be disabled, then really disable it! */
1263         if (!setup_max_cpus) {
1264                 pr_info("APIC: SMP mode deactivated\n");
1265                 return APIC_SYMMETRIC_IO_NO_ROUTING;
1266         }
1267
1268         if (read_apic_id() != boot_cpu_physical_apicid) {
1269                 panic("Boot APIC ID in local APIC unexpected (%d vs %d)",
1270                      read_apic_id(), boot_cpu_physical_apicid);
1271                 /* Or can we switch back to PIC here? */
1272         }
1273 #endif
1274
1275         return APIC_SYMMETRIC_IO;
1276 }
1277
1278 /* Init the interrupt delivery mode for the BSP */
1279 void __init apic_intr_mode_init(void)
1280 {
1281         bool upmode = IS_ENABLED(CONFIG_UP_LATE_INIT);
1282
1283         apic_intr_mode = apic_intr_mode_select();
1284
1285         switch (apic_intr_mode) {
1286         case APIC_PIC:
1287                 pr_info("APIC: Keep in PIC mode(8259)\n");
1288                 return;
1289         case APIC_VIRTUAL_WIRE:
1290                 pr_info("APIC: Switch to virtual wire mode setup\n");
1291                 default_setup_apic_routing();
1292                 break;
1293         case APIC_VIRTUAL_WIRE_NO_CONFIG:
1294                 pr_info("APIC: Switch to virtual wire mode setup with no configuration\n");
1295                 upmode = true;
1296                 default_setup_apic_routing();
1297                 break;
1298         case APIC_SYMMETRIC_IO:
1299                 pr_info("APIC: Switch to symmetric I/O mode setup\n");
1300                 default_setup_apic_routing();
1301                 break;
1302         case APIC_SYMMETRIC_IO_NO_ROUTING:
1303                 pr_info("APIC: Switch to symmetric I/O mode setup in no SMP routine\n");
1304                 break;
1305         }
1306
1307         apic_bsp_setup(upmode);
1308 }
1309
1310 static void lapic_setup_esr(void)
1311 {
1312         unsigned int oldvalue, value, maxlvt;
1313
1314         if (!lapic_is_integrated()) {
1315                 pr_info("No ESR for 82489DX.\n");
1316                 return;
1317         }
1318
1319         if (apic->disable_esr) {
1320                 /*
1321                  * Something untraceable is creating bad interrupts on
1322                  * secondary quads ... for the moment, just leave the
1323                  * ESR disabled - we can't do anything useful with the
1324                  * errors anyway - mbligh
1325                  */
1326                 pr_info("Leaving ESR disabled.\n");
1327                 return;
1328         }
1329
1330         maxlvt = lapic_get_maxlvt();
1331         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1332                 apic_write(APIC_ESR, 0);
1333         oldvalue = apic_read(APIC_ESR);
1334
1335         /* enables sending errors */
1336         value = ERROR_APIC_VECTOR;
1337         apic_write(APIC_LVTERR, value);
1338
1339         /*
1340          * spec says clear errors after enabling vector.
1341          */
1342         if (maxlvt > 3)
1343                 apic_write(APIC_ESR, 0);
1344         value = apic_read(APIC_ESR);
1345         if (value != oldvalue)
1346                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1347                         "vector: 0x%08x  after: 0x%08x\n",
1348                         oldvalue, value);
1349 }
1350
1351 /**
1352  * setup_local_APIC - setup the local APIC
1353  *
1354  * Used to setup local APIC while initializing BSP or bringing up APs.
1355  * Always called with preemption disabled.
1356  */
1357 void setup_local_APIC(void)
1358 {
1359         int cpu = smp_processor_id();
1360         unsigned int value, queued;
1361         int i, j, acked = 0;
1362         unsigned long long tsc = 0, ntsc;
1363         long long max_loops = cpu_khz ? cpu_khz : 1000000;
1364
1365         if (boot_cpu_has(X86_FEATURE_TSC))
1366                 tsc = rdtsc();
1367
1368         if (disable_apic) {
1369                 disable_ioapic_support();
1370                 return;
1371         }
1372
1373 #ifdef CONFIG_X86_32
1374         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1375         if (lapic_is_integrated() && apic->disable_esr) {
1376                 apic_write(APIC_ESR, 0);
1377                 apic_write(APIC_ESR, 0);
1378                 apic_write(APIC_ESR, 0);
1379                 apic_write(APIC_ESR, 0);
1380         }
1381 #endif
1382         perf_events_lapic_init();
1383
1384         /*
1385          * Double-check whether this APIC is really registered.
1386          * This is meaningless in clustered apic mode, so we skip it.
1387          */
1388         BUG_ON(!apic->apic_id_registered());
1389
1390         /*
1391          * Intel recommends to set DFR, LDR and TPR before enabling
1392          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1393          * document number 292116).  So here it goes...
1394          */
1395         apic->init_apic_ldr();
1396
1397 #ifdef CONFIG_X86_32
1398         /*
1399          * APIC LDR is initialized.  If logical_apicid mapping was
1400          * initialized during get_smp_config(), make sure it matches the
1401          * actual value.
1402          */
1403         i = early_per_cpu(x86_cpu_to_logical_apicid, cpu);
1404         WARN_ON(i != BAD_APICID && i != logical_smp_processor_id());
1405         /* always use the value from LDR */
1406         early_per_cpu(x86_cpu_to_logical_apicid, cpu) =
1407                 logical_smp_processor_id();
1408 #endif
1409
1410         /*
1411          * Set Task Priority to 'accept all'. We never change this
1412          * later on.
1413          */
1414         value = apic_read(APIC_TASKPRI);
1415         value &= ~APIC_TPRI_MASK;
1416         apic_write(APIC_TASKPRI, value);
1417
1418         /*
1419          * After a crash, we no longer service the interrupts and a pending
1420          * interrupt from previous kernel might still have ISR bit set.
1421          *
1422          * Most probably by now CPU has serviced that pending interrupt and
1423          * it might not have done the ack_APIC_irq() because it thought,
1424          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1425          * does not clear the ISR bit and cpu thinks it has already serivced
1426          * the interrupt. Hence a vector might get locked. It was noticed
1427          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1428          */
1429         do {
1430                 queued = 0;
1431                 for (i = APIC_ISR_NR - 1; i >= 0; i--)
1432                         queued |= apic_read(APIC_IRR + i*0x10);
1433
1434                 for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1435                         value = apic_read(APIC_ISR + i*0x10);
1436                         for (j = 31; j >= 0; j--) {
1437                                 if (value & (1<<j)) {
1438                                         ack_APIC_irq();
1439                                         acked++;
1440                                 }
1441                         }
1442                 }
1443                 if (acked > 256) {
1444                         printk(KERN_ERR "LAPIC pending interrupts after %d EOI\n",
1445                                acked);
1446                         break;
1447                 }
1448                 if (queued) {
1449                         if (boot_cpu_has(X86_FEATURE_TSC) && cpu_khz) {
1450                                 ntsc = rdtsc();
1451                                 max_loops = (cpu_khz << 10) - (ntsc - tsc);
1452                         } else
1453                                 max_loops--;
1454                 }
1455         } while (queued && max_loops > 0);
1456         WARN_ON(max_loops <= 0);
1457
1458         /*
1459          * Now that we are all set up, enable the APIC
1460          */
1461         value = apic_read(APIC_SPIV);
1462         value &= ~APIC_VECTOR_MASK;
1463         /*
1464          * Enable APIC
1465          */
1466         value |= APIC_SPIV_APIC_ENABLED;
1467
1468 #ifdef CONFIG_X86_32
1469         /*
1470          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1471          * certain networking cards. If high frequency interrupts are
1472          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1473          * entry is masked/unmasked at a high rate as well then sooner or
1474          * later IOAPIC line gets 'stuck', no more interrupts are received
1475          * from the device. If focus CPU is disabled then the hang goes
1476          * away, oh well :-(
1477          *
1478          * [ This bug can be reproduced easily with a level-triggered
1479          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1480          *   BX chipset. ]
1481          */
1482         /*
1483          * Actually disabling the focus CPU check just makes the hang less
1484          * frequent as it makes the interrupt distributon model be more
1485          * like LRU than MRU (the short-term load is more even across CPUs).
1486          */
1487
1488         /*
1489          * - enable focus processor (bit==0)
1490          * - 64bit mode always use processor focus
1491          *   so no need to set it
1492          */
1493         value &= ~APIC_SPIV_FOCUS_DISABLED;
1494 #endif
1495
1496         /*
1497          * Set spurious IRQ vector
1498          */
1499         value |= SPURIOUS_APIC_VECTOR;
1500         apic_write(APIC_SPIV, value);
1501
1502         /*
1503          * Set up LVT0, LVT1:
1504          *
1505          * set up through-local-APIC on the BP's LINT0. This is not
1506          * strictly necessary in pure symmetric-IO mode, but sometimes
1507          * we delegate interrupts to the 8259A.
1508          */
1509         /*
1510          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1511          */
1512         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1513         if (!cpu && (pic_mode || !value)) {
1514                 value = APIC_DM_EXTINT;
1515                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n", cpu);
1516         } else {
1517                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1518                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n", cpu);
1519         }
1520         apic_write(APIC_LVT0, value);
1521
1522         /*
1523          * Only the BSP sees the LINT1 NMI signal by default. This can be
1524          * modified by apic_extnmi= boot option.
1525          */
1526         if ((!cpu && apic_extnmi != APIC_EXTNMI_NONE) ||
1527             apic_extnmi == APIC_EXTNMI_ALL)
1528                 value = APIC_DM_NMI;
1529         else
1530                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1531
1532         /* Is 82489DX ? */
1533         if (!lapic_is_integrated())
1534                 value |= APIC_LVT_LEVEL_TRIGGER;
1535         apic_write(APIC_LVT1, value);
1536
1537 #ifdef CONFIG_X86_MCE_INTEL
1538         /* Recheck CMCI information after local APIC is up on CPU #0 */
1539         if (!cpu)
1540                 cmci_recheck();
1541 #endif
1542 }
1543
1544 static void end_local_APIC_setup(void)
1545 {
1546         lapic_setup_esr();
1547
1548 #ifdef CONFIG_X86_32
1549         {
1550                 unsigned int value;
1551                 /* Disable the local apic timer */
1552                 value = apic_read(APIC_LVTT);
1553                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1554                 apic_write(APIC_LVTT, value);
1555         }
1556 #endif
1557
1558         apic_pm_activate();
1559 }
1560
1561 /*
1562  * APIC setup function for application processors. Called from smpboot.c
1563  */
1564 void apic_ap_setup(void)
1565 {
1566         setup_local_APIC();
1567         end_local_APIC_setup();
1568 }
1569
1570 #ifdef CONFIG_X86_X2APIC
1571 int x2apic_mode;
1572
1573 enum {
1574         X2APIC_OFF,
1575         X2APIC_ON,
1576         X2APIC_DISABLED,
1577 };
1578 static int x2apic_state;
1579
1580 static void __x2apic_disable(void)
1581 {
1582         u64 msr;
1583
1584         if (!boot_cpu_has(X86_FEATURE_APIC))
1585                 return;
1586
1587         rdmsrl(MSR_IA32_APICBASE, msr);
1588         if (!(msr & X2APIC_ENABLE))
1589                 return;
1590         /* Disable xapic and x2apic first and then reenable xapic mode */
1591         wrmsrl(MSR_IA32_APICBASE, msr & ~(X2APIC_ENABLE | XAPIC_ENABLE));
1592         wrmsrl(MSR_IA32_APICBASE, msr & ~X2APIC_ENABLE);
1593         printk_once(KERN_INFO "x2apic disabled\n");
1594 }
1595
1596 static void __x2apic_enable(void)
1597 {
1598         u64 msr;
1599
1600         rdmsrl(MSR_IA32_APICBASE, msr);
1601         if (msr & X2APIC_ENABLE)
1602                 return;
1603         wrmsrl(MSR_IA32_APICBASE, msr | X2APIC_ENABLE);
1604         printk_once(KERN_INFO "x2apic enabled\n");
1605 }
1606
1607 static int __init setup_nox2apic(char *str)
1608 {
1609         if (x2apic_enabled()) {
1610                 int apicid = native_apic_msr_read(APIC_ID);
1611
1612                 if (apicid >= 255) {
1613                         pr_warning("Apicid: %08x, cannot enforce nox2apic\n",
1614                                    apicid);
1615                         return 0;
1616                 }
1617                 pr_warning("x2apic already enabled.\n");
1618                 __x2apic_disable();
1619         }
1620         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
1621         x2apic_state = X2APIC_DISABLED;
1622         x2apic_mode = 0;
1623         return 0;
1624 }
1625 early_param("nox2apic", setup_nox2apic);
1626
1627 /* Called from cpu_init() to enable x2apic on (secondary) cpus */
1628 void x2apic_setup(void)
1629 {
1630         /*
1631          * If x2apic is not in ON state, disable it if already enabled
1632          * from BIOS.
1633          */
1634         if (x2apic_state != X2APIC_ON) {
1635                 __x2apic_disable();
1636                 return;
1637         }
1638         __x2apic_enable();
1639 }
1640
1641 static __init void x2apic_disable(void)
1642 {
1643         u32 x2apic_id, state = x2apic_state;
1644
1645         x2apic_mode = 0;
1646         x2apic_state = X2APIC_DISABLED;
1647
1648         if (state != X2APIC_ON)
1649                 return;
1650
1651         x2apic_id = read_apic_id();
1652         if (x2apic_id >= 255)
1653                 panic("Cannot disable x2apic, id: %08x\n", x2apic_id);
1654
1655         __x2apic_disable();
1656         register_lapic_address(mp_lapic_addr);
1657 }
1658
1659 static __init void x2apic_enable(void)
1660 {
1661         if (x2apic_state != X2APIC_OFF)
1662                 return;
1663
1664         x2apic_mode = 1;
1665         x2apic_state = X2APIC_ON;
1666         __x2apic_enable();
1667 }
1668
1669 static __init void try_to_enable_x2apic(int remap_mode)
1670 {
1671         if (x2apic_state == X2APIC_DISABLED)
1672                 return;
1673
1674         if (remap_mode != IRQ_REMAP_X2APIC_MODE) {
1675                 /* IR is required if there is APIC ID > 255 even when running
1676                  * under KVM
1677                  */
1678                 if (max_physical_apicid > 255 ||
1679                     !hypervisor_x2apic_available()) {
1680                         pr_info("x2apic: IRQ remapping doesn't support X2APIC mode\n");
1681                         x2apic_disable();
1682                         return;
1683                 }
1684
1685                 /*
1686                  * without IR all CPUs can be addressed by IOAPIC/MSI
1687                  * only in physical mode
1688                  */
1689                 x2apic_phys = 1;
1690         }
1691         x2apic_enable();
1692 }
1693
1694 void __init check_x2apic(void)
1695 {
1696         if (x2apic_enabled()) {
1697                 pr_info("x2apic: enabled by BIOS, switching to x2apic ops\n");
1698                 x2apic_mode = 1;
1699                 x2apic_state = X2APIC_ON;
1700         } else if (!boot_cpu_has(X86_FEATURE_X2APIC)) {
1701                 x2apic_state = X2APIC_DISABLED;
1702         }
1703 }
1704 #else /* CONFIG_X86_X2APIC */
1705 static int __init validate_x2apic(void)
1706 {
1707         if (!apic_is_x2apic_enabled())
1708                 return 0;
1709         /*
1710          * Checkme: Can we simply turn off x2apic here instead of panic?
1711          */
1712         panic("BIOS has enabled x2apic but kernel doesn't support x2apic, please disable x2apic in BIOS.\n");
1713 }
1714 early_initcall(validate_x2apic);
1715
1716 static inline void try_to_enable_x2apic(int remap_mode) { }
1717 static inline void __x2apic_enable(void) { }
1718 #endif /* !CONFIG_X86_X2APIC */
1719
1720 void __init enable_IR_x2apic(void)
1721 {
1722         unsigned long flags;
1723         int ret, ir_stat;
1724
1725         if (skip_ioapic_setup) {
1726                 pr_info("Not enabling interrupt remapping due to skipped IO-APIC setup\n");
1727                 return;
1728         }
1729
1730         ir_stat = irq_remapping_prepare();
1731         if (ir_stat < 0 && !x2apic_supported())
1732                 return;
1733
1734         ret = save_ioapic_entries();
1735         if (ret) {
1736                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1737                 return;
1738         }
1739
1740         local_irq_save(flags);
1741         legacy_pic->mask_all();
1742         mask_ioapic_entries();
1743
1744         /* If irq_remapping_prepare() succeeded, try to enable it */
1745         if (ir_stat >= 0)
1746                 ir_stat = irq_remapping_enable();
1747         /* ir_stat contains the remap mode or an error code */
1748         try_to_enable_x2apic(ir_stat);
1749
1750         if (ir_stat < 0)
1751                 restore_ioapic_entries();
1752         legacy_pic->restore_mask();
1753         local_irq_restore(flags);
1754 }
1755
1756 #ifdef CONFIG_X86_64
1757 /*
1758  * Detect and enable local APICs on non-SMP boards.
1759  * Original code written by Keir Fraser.
1760  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1761  * not correctly set up (usually the APIC timer won't work etc.)
1762  */
1763 static int __init detect_init_APIC(void)
1764 {
1765         if (!boot_cpu_has(X86_FEATURE_APIC)) {
1766                 pr_info("No local APIC present\n");
1767                 return -1;
1768         }
1769
1770         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1771         return 0;
1772 }
1773 #else
1774
1775 static int __init apic_verify(void)
1776 {
1777         u32 features, h, l;
1778
1779         /*
1780          * The APIC feature bit should now be enabled
1781          * in `cpuid'
1782          */
1783         features = cpuid_edx(1);
1784         if (!(features & (1 << X86_FEATURE_APIC))) {
1785                 pr_warning("Could not enable APIC!\n");
1786                 return -1;
1787         }
1788         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1789         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1790
1791         /* The BIOS may have set up the APIC at some other address */
1792         if (boot_cpu_data.x86 >= 6) {
1793                 rdmsr(MSR_IA32_APICBASE, l, h);
1794                 if (l & MSR_IA32_APICBASE_ENABLE)
1795                         mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1796         }
1797
1798         pr_info("Found and enabled local APIC!\n");
1799         return 0;
1800 }
1801
1802 int __init apic_force_enable(unsigned long addr)
1803 {
1804         u32 h, l;
1805
1806         if (disable_apic)
1807                 return -1;
1808
1809         /*
1810          * Some BIOSes disable the local APIC in the APIC_BASE
1811          * MSR. This can only be done in software for Intel P6 or later
1812          * and AMD K7 (Model > 1) or later.
1813          */
1814         if (boot_cpu_data.x86 >= 6) {
1815                 rdmsr(MSR_IA32_APICBASE, l, h);
1816                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1817                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1818                         l &= ~MSR_IA32_APICBASE_BASE;
1819                         l |= MSR_IA32_APICBASE_ENABLE | addr;
1820                         wrmsr(MSR_IA32_APICBASE, l, h);
1821                         enabled_via_apicbase = 1;
1822                 }
1823         }
1824         return apic_verify();
1825 }
1826
1827 /*
1828  * Detect and initialize APIC
1829  */
1830 static int __init detect_init_APIC(void)
1831 {
1832         /* Disabled by kernel option? */
1833         if (disable_apic)
1834                 return -1;
1835
1836         switch (boot_cpu_data.x86_vendor) {
1837         case X86_VENDOR_AMD:
1838                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1839                     (boot_cpu_data.x86 >= 15))
1840                         break;
1841                 goto no_apic;
1842         case X86_VENDOR_INTEL:
1843                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1844                     (boot_cpu_data.x86 == 5 && boot_cpu_has(X86_FEATURE_APIC)))
1845                         break;
1846                 goto no_apic;
1847         default:
1848                 goto no_apic;
1849         }
1850
1851         if (!boot_cpu_has(X86_FEATURE_APIC)) {
1852                 /*
1853                  * Over-ride BIOS and try to enable the local APIC only if
1854                  * "lapic" specified.
1855                  */
1856                 if (!force_enable_local_apic) {
1857                         pr_info("Local APIC disabled by BIOS -- "
1858                                 "you can enable it with \"lapic\"\n");
1859                         return -1;
1860                 }
1861                 if (apic_force_enable(APIC_DEFAULT_PHYS_BASE))
1862                         return -1;
1863         } else {
1864                 if (apic_verify())
1865                         return -1;
1866         }
1867
1868         apic_pm_activate();
1869
1870         return 0;
1871
1872 no_apic:
1873         pr_info("No local APIC present or hardware disabled\n");
1874         return -1;
1875 }
1876 #endif
1877
1878 /**
1879  * init_apic_mappings - initialize APIC mappings
1880  */
1881 void __init init_apic_mappings(void)
1882 {
1883         unsigned int new_apicid;
1884
1885         apic_check_deadline_errata();
1886
1887         if (x2apic_mode) {
1888                 boot_cpu_physical_apicid = read_apic_id();
1889                 return;
1890         }
1891
1892         /* If no local APIC can be found return early */
1893         if (!smp_found_config && detect_init_APIC()) {
1894                 /* lets NOP'ify apic operations */
1895                 pr_info("APIC: disable apic facility\n");
1896                 apic_disable();
1897         } else {
1898                 apic_phys = mp_lapic_addr;
1899
1900                 /*
1901                  * If the system has ACPI MADT tables or MP info, the LAPIC
1902                  * address is already registered.
1903                  */
1904                 if (!acpi_lapic && !smp_found_config)
1905                         register_lapic_address(apic_phys);
1906         }
1907
1908         /*
1909          * Fetch the APIC ID of the BSP in case we have a
1910          * default configuration (or the MP table is broken).
1911          */
1912         new_apicid = read_apic_id();
1913         if (boot_cpu_physical_apicid != new_apicid) {
1914                 boot_cpu_physical_apicid = new_apicid;
1915                 /*
1916                  * yeah -- we lie about apic_version
1917                  * in case if apic was disabled via boot option
1918                  * but it's not a problem for SMP compiled kernel
1919                  * since apic_intr_mode_select is prepared for such
1920                  * a case and disable smp mode
1921                  */
1922                 boot_cpu_apic_version = GET_APIC_VERSION(apic_read(APIC_LVR));
1923         }
1924 }
1925
1926 void __init register_lapic_address(unsigned long address)
1927 {
1928         mp_lapic_addr = address;
1929
1930         if (!x2apic_mode) {
1931                 set_fixmap_nocache(FIX_APIC_BASE, address);
1932                 apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1933                             APIC_BASE, address);
1934         }
1935         if (boot_cpu_physical_apicid == -1U) {
1936                 boot_cpu_physical_apicid  = read_apic_id();
1937                 boot_cpu_apic_version = GET_APIC_VERSION(apic_read(APIC_LVR));
1938         }
1939 }
1940
1941 /*
1942  * Local APIC interrupts
1943  */
1944
1945 /*
1946  * This interrupt should _never_ happen with our APIC/SMP architecture
1947  */
1948 __visible void __irq_entry smp_spurious_interrupt(struct pt_regs *regs)
1949 {
1950         u8 vector = ~regs->orig_ax;
1951         u32 v;
1952
1953         entering_irq();
1954         trace_spurious_apic_entry(vector);
1955
1956         /*
1957          * Check if this really is a spurious interrupt and ACK it
1958          * if it is a vectored one.  Just in case...
1959          * Spurious interrupts should not be ACKed.
1960          */
1961         v = apic_read(APIC_ISR + ((vector & ~0x1f) >> 1));
1962         if (v & (1 << (vector & 0x1f)))
1963                 ack_APIC_irq();
1964
1965         inc_irq_stat(irq_spurious_count);
1966
1967         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1968         pr_info("spurious APIC interrupt through vector %02x on CPU#%d, "
1969                 "should never happen.\n", vector, smp_processor_id());
1970
1971         trace_spurious_apic_exit(vector);
1972         exiting_irq();
1973 }
1974
1975 /*
1976  * This interrupt should never happen with our APIC/SMP architecture
1977  */
1978 __visible void __irq_entry smp_error_interrupt(struct pt_regs *regs)
1979 {
1980         static const char * const error_interrupt_reason[] = {
1981                 "Send CS error",                /* APIC Error Bit 0 */
1982                 "Receive CS error",             /* APIC Error Bit 1 */
1983                 "Send accept error",            /* APIC Error Bit 2 */
1984                 "Receive accept error",         /* APIC Error Bit 3 */
1985                 "Redirectable IPI",             /* APIC Error Bit 4 */
1986                 "Send illegal vector",          /* APIC Error Bit 5 */
1987                 "Received illegal vector",      /* APIC Error Bit 6 */
1988                 "Illegal register address",     /* APIC Error Bit 7 */
1989         };
1990         u32 v, i = 0;
1991
1992         entering_irq();
1993         trace_error_apic_entry(ERROR_APIC_VECTOR);
1994
1995         /* First tickle the hardware, only then report what went on. -- REW */
1996         if (lapic_get_maxlvt() > 3)     /* Due to the Pentium erratum 3AP. */
1997                 apic_write(APIC_ESR, 0);
1998         v = apic_read(APIC_ESR);
1999         ack_APIC_irq();
2000         atomic_inc(&irq_err_count);
2001
2002         apic_printk(APIC_DEBUG, KERN_DEBUG "APIC error on CPU%d: %02x",
2003                     smp_processor_id(), v);
2004
2005         v &= 0xff;
2006         while (v) {
2007                 if (v & 0x1)
2008                         apic_printk(APIC_DEBUG, KERN_CONT " : %s", error_interrupt_reason[i]);
2009                 i++;
2010                 v >>= 1;
2011         }
2012
2013         apic_printk(APIC_DEBUG, KERN_CONT "\n");
2014
2015         trace_error_apic_exit(ERROR_APIC_VECTOR);
2016         exiting_irq();
2017 }
2018
2019 /**
2020  * connect_bsp_APIC - attach the APIC to the interrupt system
2021  */
2022 static void __init connect_bsp_APIC(void)
2023 {
2024 #ifdef CONFIG_X86_32
2025         if (pic_mode) {
2026                 /*
2027                  * Do not trust the local APIC being empty at bootup.
2028                  */
2029                 clear_local_APIC();
2030                 /*
2031                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
2032                  * local APIC to INT and NMI lines.
2033                  */
2034                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
2035                                 "enabling APIC mode.\n");
2036                 imcr_pic_to_apic();
2037         }
2038 #endif
2039 }
2040
2041 /**
2042  * disconnect_bsp_APIC - detach the APIC from the interrupt system
2043  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
2044  *
2045  * Virtual wire mode is necessary to deliver legacy interrupts even when the
2046  * APIC is disabled.
2047  */
2048 void disconnect_bsp_APIC(int virt_wire_setup)
2049 {
2050         unsigned int value;
2051
2052 #ifdef CONFIG_X86_32
2053         if (pic_mode) {
2054                 /*
2055                  * Put the board back into PIC mode (has an effect only on
2056                  * certain older boards).  Note that APIC interrupts, including
2057                  * IPIs, won't work beyond this point!  The only exception are
2058                  * INIT IPIs.
2059                  */
2060                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
2061                                 "entering PIC mode.\n");
2062                 imcr_apic_to_pic();
2063                 return;
2064         }
2065 #endif
2066
2067         /* Go back to Virtual Wire compatibility mode */
2068
2069         /* For the spurious interrupt use vector F, and enable it */
2070         value = apic_read(APIC_SPIV);
2071         value &= ~APIC_VECTOR_MASK;
2072         value |= APIC_SPIV_APIC_ENABLED;
2073         value |= 0xf;
2074         apic_write(APIC_SPIV, value);
2075
2076         if (!virt_wire_setup) {
2077                 /*
2078                  * For LVT0 make it edge triggered, active high,
2079                  * external and enabled
2080                  */
2081                 value = apic_read(APIC_LVT0);
2082                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
2083                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
2084                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
2085                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
2086                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
2087                 apic_write(APIC_LVT0, value);
2088         } else {
2089                 /* Disable LVT0 */
2090                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
2091         }
2092
2093         /*
2094          * For LVT1 make it edge triggered, active high,
2095          * nmi and enabled
2096          */
2097         value = apic_read(APIC_LVT1);
2098         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
2099                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
2100                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
2101         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
2102         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
2103         apic_write(APIC_LVT1, value);
2104 }
2105
2106 /*
2107  * The number of allocated logical CPU IDs. Since logical CPU IDs are allocated
2108  * contiguously, it equals to current allocated max logical CPU ID plus 1.
2109  * All allocated CPU IDs should be in the [0, nr_logical_cpuids) range,
2110  * so the maximum of nr_logical_cpuids is nr_cpu_ids.
2111  *
2112  * NOTE: Reserve 0 for BSP.
2113  */
2114 static int nr_logical_cpuids = 1;
2115
2116 /*
2117  * Used to store mapping between logical CPU IDs and APIC IDs.
2118  */
2119 static int cpuid_to_apicid[] = {
2120         [0 ... NR_CPUS - 1] = -1,
2121 };
2122
2123 /*
2124  * Should use this API to allocate logical CPU IDs to keep nr_logical_cpuids
2125  * and cpuid_to_apicid[] synchronized.
2126  */
2127 static int allocate_logical_cpuid(int apicid)
2128 {
2129         int i;
2130
2131         /*
2132          * cpuid <-> apicid mapping is persistent, so when a cpu is up,
2133          * check if the kernel has allocated a cpuid for it.
2134          */
2135         for (i = 0; i < nr_logical_cpuids; i++) {
2136                 if (cpuid_to_apicid[i] == apicid)
2137                         return i;
2138         }
2139
2140         /* Allocate a new cpuid. */
2141         if (nr_logical_cpuids >= nr_cpu_ids) {
2142                 WARN_ONCE(1, "APIC: NR_CPUS/possible_cpus limit of %u reached. "
2143                              "Processor %d/0x%x and the rest are ignored.\n",
2144                              nr_cpu_ids, nr_logical_cpuids, apicid);
2145                 return -EINVAL;
2146         }
2147
2148         cpuid_to_apicid[nr_logical_cpuids] = apicid;
2149         return nr_logical_cpuids++;
2150 }
2151
2152 int generic_processor_info(int apicid, int version)
2153 {
2154         int cpu, max = nr_cpu_ids;
2155         bool boot_cpu_detected = physid_isset(boot_cpu_physical_apicid,
2156                                 phys_cpu_present_map);
2157
2158         /*
2159          * boot_cpu_physical_apicid is designed to have the apicid
2160          * returned by read_apic_id(), i.e, the apicid of the
2161          * currently booting-up processor. However, on some platforms,
2162          * it is temporarily modified by the apicid reported as BSP
2163          * through MP table. Concretely:
2164          *
2165          * - arch/x86/kernel/mpparse.c: MP_processor_info()
2166          * - arch/x86/mm/amdtopology.c: amd_numa_init()
2167          *
2168          * This function is executed with the modified
2169          * boot_cpu_physical_apicid. So, disabled_cpu_apicid kernel
2170          * parameter doesn't work to disable APs on kdump 2nd kernel.
2171          *
2172          * Since fixing handling of boot_cpu_physical_apicid requires
2173          * another discussion and tests on each platform, we leave it
2174          * for now and here we use read_apic_id() directly in this
2175          * function, generic_processor_info().
2176          */
2177         if (disabled_cpu_apicid != BAD_APICID &&
2178             disabled_cpu_apicid != read_apic_id() &&
2179             disabled_cpu_apicid == apicid) {
2180                 int thiscpu = num_processors + disabled_cpus;
2181
2182                 pr_warning("APIC: Disabling requested cpu."
2183                            " Processor %d/0x%x ignored.\n",
2184                            thiscpu, apicid);
2185
2186                 disabled_cpus++;
2187                 return -ENODEV;
2188         }
2189
2190         /*
2191          * If boot cpu has not been detected yet, then only allow upto
2192          * nr_cpu_ids - 1 processors and keep one slot free for boot cpu
2193          */
2194         if (!boot_cpu_detected && num_processors >= nr_cpu_ids - 1 &&
2195             apicid != boot_cpu_physical_apicid) {
2196                 int thiscpu = max + disabled_cpus - 1;
2197
2198                 pr_warning(
2199                         "APIC: NR_CPUS/possible_cpus limit of %i almost"
2200                         " reached. Keeping one slot for boot cpu."
2201                         "  Processor %d/0x%x ignored.\n", max, thiscpu, apicid);
2202
2203                 disabled_cpus++;
2204                 return -ENODEV;
2205         }
2206
2207         if (num_processors >= nr_cpu_ids) {
2208                 int thiscpu = max + disabled_cpus;
2209
2210                 pr_warning("APIC: NR_CPUS/possible_cpus limit of %i "
2211                            "reached. Processor %d/0x%x ignored.\n",
2212                            max, thiscpu, apicid);
2213
2214                 disabled_cpus++;
2215                 return -EINVAL;
2216         }
2217
2218         if (apicid == boot_cpu_physical_apicid) {
2219                 /*
2220                  * x86_bios_cpu_apicid is required to have processors listed
2221                  * in same order as logical cpu numbers. Hence the first
2222                  * entry is BSP, and so on.
2223                  * boot_cpu_init() already hold bit 0 in cpu_present_mask
2224                  * for BSP.
2225                  */
2226                 cpu = 0;
2227
2228                 /* Logical cpuid 0 is reserved for BSP. */
2229                 cpuid_to_apicid[0] = apicid;
2230         } else {
2231                 cpu = allocate_logical_cpuid(apicid);
2232                 if (cpu < 0) {
2233                         disabled_cpus++;
2234                         return -EINVAL;
2235                 }
2236         }
2237
2238         /*
2239          * Validate version
2240          */
2241         if (version == 0x0) {
2242                 pr_warning("BIOS bug: APIC version is 0 for CPU %d/0x%x, fixing up to 0x10\n",
2243                            cpu, apicid);
2244                 version = 0x10;
2245         }
2246
2247         if (version != boot_cpu_apic_version) {
2248                 pr_warning("BIOS bug: APIC version mismatch, boot CPU: %x, CPU %d: version %x\n",
2249                         boot_cpu_apic_version, cpu, version);
2250         }
2251
2252         if (apicid > max_physical_apicid)
2253                 max_physical_apicid = apicid;
2254
2255 #if defined(CONFIG_SMP) || defined(CONFIG_X86_64)
2256         early_per_cpu(x86_cpu_to_apicid, cpu) = apicid;
2257         early_per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
2258 #endif
2259 #ifdef CONFIG_X86_32
2260         early_per_cpu(x86_cpu_to_logical_apicid, cpu) =
2261                 apic->x86_32_early_logical_apicid(cpu);
2262 #endif
2263         set_cpu_possible(cpu, true);
2264         physid_set(apicid, phys_cpu_present_map);
2265         set_cpu_present(cpu, true);
2266         num_processors++;
2267
2268         return cpu;
2269 }
2270
2271 int hard_smp_processor_id(void)
2272 {
2273         return read_apic_id();
2274 }
2275
2276 /*
2277  * Override the generic EOI implementation with an optimized version.
2278  * Only called during early boot when only one CPU is active and with
2279  * interrupts disabled, so we know this does not race with actual APIC driver
2280  * use.
2281  */
2282 void __init apic_set_eoi_write(void (*eoi_write)(u32 reg, u32 v))
2283 {
2284         struct apic **drv;
2285
2286         for (drv = __apicdrivers; drv < __apicdrivers_end; drv++) {
2287                 /* Should happen once for each apic */
2288                 WARN_ON((*drv)->eoi_write == eoi_write);
2289                 (*drv)->native_eoi_write = (*drv)->eoi_write;
2290                 (*drv)->eoi_write = eoi_write;
2291         }
2292 }
2293
2294 static void __init apic_bsp_up_setup(void)
2295 {
2296 #ifdef CONFIG_X86_64
2297         apic_write(APIC_ID, apic->set_apic_id(boot_cpu_physical_apicid));
2298 #else
2299         /*
2300          * Hack: In case of kdump, after a crash, kernel might be booting
2301          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
2302          * might be zero if read from MP tables. Get it from LAPIC.
2303          */
2304 # ifdef CONFIG_CRASH_DUMP
2305         boot_cpu_physical_apicid = read_apic_id();
2306 # endif
2307 #endif
2308         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
2309 }
2310
2311 /**
2312  * apic_bsp_setup - Setup function for local apic and io-apic
2313  * @upmode:             Force UP mode (for APIC_init_uniprocessor)
2314  *
2315  * Returns:
2316  * apic_id of BSP APIC
2317  */
2318 void __init apic_bsp_setup(bool upmode)
2319 {
2320         connect_bsp_APIC();
2321         if (upmode)
2322                 apic_bsp_up_setup();
2323         setup_local_APIC();
2324
2325         enable_IO_APIC();
2326         end_local_APIC_setup();
2327         irq_remap_enable_fault_handling();
2328         setup_IO_APIC();
2329 }
2330
2331 #ifdef CONFIG_UP_LATE_INIT
2332 void __init up_late_init(void)
2333 {
2334         if (apic_intr_mode == APIC_PIC)
2335                 return;
2336
2337         /* Setup local timer */
2338         x86_init.timers.setup_percpu_clockev();
2339 }
2340 #endif
2341
2342 /*
2343  * Power management
2344  */
2345 #ifdef CONFIG_PM
2346
2347 static struct {
2348         /*
2349          * 'active' is true if the local APIC was enabled by us and
2350          * not the BIOS; this signifies that we are also responsible
2351          * for disabling it before entering apm/acpi suspend
2352          */
2353         int active;
2354         /* r/w apic fields */
2355         unsigned int apic_id;
2356         unsigned int apic_taskpri;
2357         unsigned int apic_ldr;
2358         unsigned int apic_dfr;
2359         unsigned int apic_spiv;
2360         unsigned int apic_lvtt;
2361         unsigned int apic_lvtpc;
2362         unsigned int apic_lvt0;
2363         unsigned int apic_lvt1;
2364         unsigned int apic_lvterr;
2365         unsigned int apic_tmict;
2366         unsigned int apic_tdcr;
2367         unsigned int apic_thmr;
2368         unsigned int apic_cmci;
2369 } apic_pm_state;
2370
2371 static int lapic_suspend(void)
2372 {
2373         unsigned long flags;
2374         int maxlvt;
2375
2376         if (!apic_pm_state.active)
2377                 return 0;
2378
2379         maxlvt = lapic_get_maxlvt();
2380
2381         apic_pm_state.apic_id = apic_read(APIC_ID);
2382         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
2383         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
2384         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
2385         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
2386         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
2387         if (maxlvt >= 4)
2388                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
2389         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
2390         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
2391         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
2392         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
2393         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
2394 #ifdef CONFIG_X86_THERMAL_VECTOR
2395         if (maxlvt >= 5)
2396                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
2397 #endif
2398 #ifdef CONFIG_X86_MCE_INTEL
2399         if (maxlvt >= 6)
2400                 apic_pm_state.apic_cmci = apic_read(APIC_LVTCMCI);
2401 #endif
2402
2403         local_irq_save(flags);
2404         disable_local_APIC();
2405
2406         irq_remapping_disable();
2407
2408         local_irq_restore(flags);
2409         return 0;
2410 }
2411
2412 static void lapic_resume(void)
2413 {
2414         unsigned int l, h;
2415         unsigned long flags;
2416         int maxlvt;
2417
2418         if (!apic_pm_state.active)
2419                 return;
2420
2421         local_irq_save(flags);
2422
2423         /*
2424          * IO-APIC and PIC have their own resume routines.
2425          * We just mask them here to make sure the interrupt
2426          * subsystem is completely quiet while we enable x2apic
2427          * and interrupt-remapping.
2428          */
2429         mask_ioapic_entries();
2430         legacy_pic->mask_all();
2431
2432         if (x2apic_mode) {
2433                 __x2apic_enable();
2434         } else {
2435                 /*
2436                  * Make sure the APICBASE points to the right address
2437                  *
2438                  * FIXME! This will be wrong if we ever support suspend on
2439                  * SMP! We'll need to do this as part of the CPU restore!
2440                  */
2441                 if (boot_cpu_data.x86 >= 6) {
2442                         rdmsr(MSR_IA32_APICBASE, l, h);
2443                         l &= ~MSR_IA32_APICBASE_BASE;
2444                         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
2445                         wrmsr(MSR_IA32_APICBASE, l, h);
2446                 }
2447         }
2448
2449         maxlvt = lapic_get_maxlvt();
2450         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
2451         apic_write(APIC_ID, apic_pm_state.apic_id);
2452         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2453         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2454         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2455         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2456         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2457         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2458 #ifdef CONFIG_X86_THERMAL_VECTOR
2459         if (maxlvt >= 5)
2460                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2461 #endif
2462 #ifdef CONFIG_X86_MCE_INTEL
2463         if (maxlvt >= 6)
2464                 apic_write(APIC_LVTCMCI, apic_pm_state.apic_cmci);
2465 #endif
2466         if (maxlvt >= 4)
2467                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2468         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2469         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2470         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2471         apic_write(APIC_ESR, 0);
2472         apic_read(APIC_ESR);
2473         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2474         apic_write(APIC_ESR, 0);
2475         apic_read(APIC_ESR);
2476
2477         irq_remapping_reenable(x2apic_mode);
2478
2479         local_irq_restore(flags);
2480 }
2481
2482 /*
2483  * This device has no shutdown method - fully functioning local APICs
2484  * are needed on every CPU up until machine_halt/restart/poweroff.
2485  */
2486
2487 static struct syscore_ops lapic_syscore_ops = {
2488         .resume         = lapic_resume,
2489         .suspend        = lapic_suspend,
2490 };
2491
2492 static void apic_pm_activate(void)
2493 {
2494         apic_pm_state.active = 1;
2495 }
2496
2497 static int __init init_lapic_sysfs(void)
2498 {
2499         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2500         if (boot_cpu_has(X86_FEATURE_APIC))
2501                 register_syscore_ops(&lapic_syscore_ops);
2502
2503         return 0;
2504 }
2505
2506 /* local apic needs to resume before other devices access its registers. */
2507 core_initcall(init_lapic_sysfs);
2508
2509 #else   /* CONFIG_PM */
2510
2511 static void apic_pm_activate(void) { }
2512
2513 #endif  /* CONFIG_PM */
2514
2515 #ifdef CONFIG_X86_64
2516
2517 static int multi_checked;
2518 static int multi;
2519
2520 static int set_multi(const struct dmi_system_id *d)
2521 {
2522         if (multi)
2523                 return 0;
2524         pr_info("APIC: %s detected, Multi Chassis\n", d->ident);
2525         multi = 1;
2526         return 0;
2527 }
2528
2529 static const struct dmi_system_id multi_dmi_table[] = {
2530         {
2531                 .callback = set_multi,
2532                 .ident = "IBM System Summit2",
2533                 .matches = {
2534                         DMI_MATCH(DMI_SYS_VENDOR, "IBM"),
2535                         DMI_MATCH(DMI_PRODUCT_NAME, "Summit2"),
2536                 },
2537         },
2538         {}
2539 };
2540
2541 static void dmi_check_multi(void)
2542 {
2543         if (multi_checked)
2544                 return;
2545
2546         dmi_check_system(multi_dmi_table);
2547         multi_checked = 1;
2548 }
2549
2550 /*
2551  * apic_is_clustered_box() -- Check if we can expect good TSC
2552  *
2553  * Thus far, the major user of this is IBM's Summit2 series:
2554  * Clustered boxes may have unsynced TSC problems if they are
2555  * multi-chassis.
2556  * Use DMI to check them
2557  */
2558 int apic_is_clustered_box(void)
2559 {
2560         dmi_check_multi();
2561         return multi;
2562 }
2563 #endif
2564
2565 /*
2566  * APIC command line parameters
2567  */
2568 static int __init setup_disableapic(char *arg)
2569 {
2570         disable_apic = 1;
2571         setup_clear_cpu_cap(X86_FEATURE_APIC);
2572         return 0;
2573 }
2574 early_param("disableapic", setup_disableapic);
2575
2576 /* same as disableapic, for compatibility */
2577 static int __init setup_nolapic(char *arg)
2578 {
2579         return setup_disableapic(arg);
2580 }
2581 early_param("nolapic", setup_nolapic);
2582
2583 static int __init parse_lapic_timer_c2_ok(char *arg)
2584 {
2585         local_apic_timer_c2_ok = 1;
2586         return 0;
2587 }
2588 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2589
2590 static int __init parse_disable_apic_timer(char *arg)
2591 {
2592         disable_apic_timer = 1;
2593         return 0;
2594 }
2595 early_param("noapictimer", parse_disable_apic_timer);
2596
2597 static int __init parse_nolapic_timer(char *arg)
2598 {
2599         disable_apic_timer = 1;
2600         return 0;
2601 }
2602 early_param("nolapic_timer", parse_nolapic_timer);
2603
2604 static int __init apic_set_verbosity(char *arg)
2605 {
2606         if (!arg)  {
2607 #ifdef CONFIG_X86_64
2608                 skip_ioapic_setup = 0;
2609                 return 0;
2610 #endif
2611                 return -EINVAL;
2612         }
2613
2614         if (strcmp("debug", arg) == 0)
2615                 apic_verbosity = APIC_DEBUG;
2616         else if (strcmp("verbose", arg) == 0)
2617                 apic_verbosity = APIC_VERBOSE;
2618         else {
2619                 pr_warning("APIC Verbosity level %s not recognised"
2620                         " use apic=verbose or apic=debug\n", arg);
2621                 return -EINVAL;
2622         }
2623
2624         return 0;
2625 }
2626 early_param("apic", apic_set_verbosity);
2627
2628 static int __init lapic_insert_resource(void)
2629 {
2630         if (!apic_phys)
2631                 return -1;
2632
2633         /* Put local APIC into the resource map. */
2634         lapic_resource.start = apic_phys;
2635         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2636         insert_resource(&iomem_resource, &lapic_resource);
2637
2638         return 0;
2639 }
2640
2641 /*
2642  * need call insert after e820__reserve_resources()
2643  * that is using request_resource
2644  */
2645 late_initcall(lapic_insert_resource);
2646
2647 static int __init apic_set_disabled_cpu_apicid(char *arg)
2648 {
2649         if (!arg || !get_option(&arg, &disabled_cpu_apicid))
2650                 return -EINVAL;
2651
2652         return 0;
2653 }
2654 early_param("disable_cpu_apicid", apic_set_disabled_cpu_apicid);
2655
2656 static int __init apic_set_extnmi(char *arg)
2657 {
2658         if (!arg)
2659                 return -EINVAL;
2660
2661         if (!strncmp("all", arg, 3))
2662                 apic_extnmi = APIC_EXTNMI_ALL;
2663         else if (!strncmp("none", arg, 4))
2664                 apic_extnmi = APIC_EXTNMI_NONE;
2665         else if (!strncmp("bsp", arg, 3))
2666                 apic_extnmi = APIC_EXTNMI_BSP;
2667         else {
2668                 pr_warn("Unknown external NMI delivery mode `%s' ignored\n", arg);
2669                 return -EINVAL;
2670         }
2671
2672         return 0;
2673 }
2674 early_param("apic_extnmi", apic_set_extnmi);