drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <drm/ttm/ttm_bo_api.h>
  40 #include <drm/ttm/ttm_bo_driver.h>
  41 #include <drm/ttm/ttm_placement.h>
  42 #include <drm/ttm/ttm_module.h>
  43 #include <drm/ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48 #include <drm/gpu_scheduler.h>
  49
  50 #include <kgd_kfd_interface.h>
  51 #include "dm_pp_interface.h"
  52 #include "kgd_pp_interface.h"
  53
  54 #include "amd_shared.h"
  55 #include "amdgpu_mode.h"
  56 #include "amdgpu_ih.h"
  57 #include "amdgpu_irq.h"
  58 #include "amdgpu_ucode.h"
  59 #include "amdgpu_ttm.h"
  60 #include "amdgpu_psp.h"
  61 #include "amdgpu_gds.h"
  62 #include "amdgpu_sync.h"
  63 #include "amdgpu_ring.h"
  64 #include "amdgpu_vm.h"
  65 #include "amdgpu_dpm.h"
  66 #include "amdgpu_acp.h"
  67 #include "amdgpu_uvd.h"
  68 #include "amdgpu_vce.h"
  69 #include "amdgpu_vcn.h"
  70 #include "amdgpu_mn.h"
  71 #include "amdgpu_gmc.h"
  72 #include "amdgpu_dm.h"
  73 #include "amdgpu_virt.h"
  74 #include "amdgpu_gart.h"
  75 #include "amdgpu_debugfs.h"
  76
  77 /*
  78  * Modules parameters.
  79  */
  80 extern int amdgpu_modeset;
  81 extern int amdgpu_vram_limit;
  82 extern int amdgpu_vis_vram_limit;
  83 extern int amdgpu_gart_size;
  84 extern int amdgpu_gtt_size;
  85 extern int amdgpu_moverate;
  86 extern int amdgpu_benchmarking;
  87 extern int amdgpu_testing;
  88 extern int amdgpu_audio;
  89 extern int amdgpu_disp_priority;
  90 extern int amdgpu_hw_i2c;
  91 extern int amdgpu_pcie_gen2;
  92 extern int amdgpu_msi;
  93 extern int amdgpu_lockup_timeout;
  94 extern int amdgpu_dpm;
  95 extern int amdgpu_fw_load_type;
  96 extern int amdgpu_aspm;
  97 extern int amdgpu_runtime_pm;
  98 extern uint amdgpu_ip_block_mask;
  99 extern int amdgpu_bapm;
 100 extern int amdgpu_deep_color;
 101 extern int amdgpu_vm_size;
 102 extern int amdgpu_vm_block_size;
 103 extern int amdgpu_vm_fragment_size;
 104 extern int amdgpu_vm_fault_stop;
 105 extern int amdgpu_vm_debug;
 106 extern int amdgpu_vm_update_mode;
 107 extern int amdgpu_dc;
 108 extern int amdgpu_dc_log;
 109 extern int amdgpu_sched_jobs;
 110 extern int amdgpu_sched_hw_submission;
 111 extern int amdgpu_no_evict;
 112 extern int amdgpu_direct_gma_size;
 113 extern uint amdgpu_pcie_gen_cap;
 114 extern uint amdgpu_pcie_lane_cap;
 115 extern uint amdgpu_cg_mask;
 116 extern uint amdgpu_pg_mask;
 117 extern uint amdgpu_sdma_phase_quantum;
 118 extern char *amdgpu_disable_cu;
 119 extern char *amdgpu_virtual_display;
 120 extern uint amdgpu_pp_feature_mask;
 121 extern int amdgpu_vram_page_split;
 122 extern int amdgpu_ngg;
 123 extern int amdgpu_prim_buf_per_se;
 124 extern int amdgpu_pos_buf_per_se;
 125 extern int amdgpu_cntl_sb_buf_per_se;
 126 extern int amdgpu_param_buf_per_se;
 127 extern int amdgpu_job_hang_limit;
 128 extern int amdgpu_lbpw;
 129 extern int amdgpu_compute_multipipe;
 130 extern int amdgpu_gpu_recovery;
 131 extern int amdgpu_emu_mode;
 132
 133 #ifdef CONFIG_DRM_AMDGPU_SI
 134 extern int amdgpu_si_support;
 135 #endif
 136 #ifdef CONFIG_DRM_AMDGPU_CIK
 137 extern int amdgpu_cik_support;
 138 #endif
 139
 140 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 141 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 142 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 143 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 144 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 145 #define AMDGPU_IB_POOL_SIZE                     16
 146 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 147 #define AMDGPUFB_CONN_LIMIT                     4
 148 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 149
 150 /* max number of IP instances */
 151 #define AMDGPU_MAX_SDMA_INSTANCES               2
 152
 153 /* hard reset data */
 154 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 155
 156 /* reset flags */
 157 #define AMDGPU_RESET_GFX                        (1 << 0)
 158 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 159 #define AMDGPU_RESET_DMA                        (1 << 2)
 160 #define AMDGPU_RESET_CP                         (1 << 3)
 161 #define AMDGPU_RESET_GRBM                       (1 << 4)
 162 #define AMDGPU_RESET_DMA1                       (1 << 5)
 163 #define AMDGPU_RESET_RLC                        (1 << 6)
 164 #define AMDGPU_RESET_SEM                        (1 << 7)
 165 #define AMDGPU_RESET_IH                         (1 << 8)
 166 #define AMDGPU_RESET_VMC                        (1 << 9)
 167 #define AMDGPU_RESET_MC                         (1 << 10)
 168 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 169 #define AMDGPU_RESET_UVD                        (1 << 12)
 170 #define AMDGPU_RESET_VCE                        (1 << 13)
 171 #define AMDGPU_RESET_VCE1                       (1 << 14)
 172
 173 /* GFX current status */
 174 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 175 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 176 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 177 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 178 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 179
 180 /* max cursor sizes (in pixels) */
 181 #define CIK_CURSOR_WIDTH 128
 182 #define CIK_CURSOR_HEIGHT 128
 183
 184 /* GPU RESET flags */
 185 #define AMDGPU_RESET_INFO_VRAM_LOST  (1 << 0)
 186 #define AMDGPU_RESET_INFO_FULLRESET  (1 << 1)
 187
 188 struct amdgpu_device;
 189 struct amdgpu_ib;
 190 struct amdgpu_cs_parser;
 191 struct amdgpu_job;
 192 struct amdgpu_irq_src;
 193 struct amdgpu_fpriv;
 194 struct amdgpu_bo_va_mapping;
 195
 196 enum amdgpu_cp_irq {
 197         AMDGPU_CP_IRQ_GFX_EOP = 0,
 198         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 199         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 200         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 201         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 202         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 203         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 204         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 205         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 206
 207         AMDGPU_CP_IRQ_LAST
 208 };
 209
 210 enum amdgpu_sdma_irq {
 211         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 212         AMDGPU_SDMA_IRQ_TRAP1,
 213
 214         AMDGPU_SDMA_IRQ_LAST
 215 };
 216
 217 enum amdgpu_thermal_irq {
 218         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 219         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 220
 221         AMDGPU_THERMAL_IRQ_LAST
 222 };
 223
 224 enum amdgpu_kiq_irq {
 225         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 226         AMDGPU_CP_KIQ_IRQ_LAST
 227 };
 228
 229 int amdgpu_device_ip_set_clockgating_state(struct amdgpu_device *adev,
 230                                            enum amd_ip_block_type block_type,
 231                                            enum amd_clockgating_state state);
 232 int amdgpu_device_ip_set_powergating_state(struct amdgpu_device *adev,
 233                                            enum amd_ip_block_type block_type,
 234                                            enum amd_powergating_state state);
 235 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 236                                             u32 *flags);
 237 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 238                                    enum amd_ip_block_type block_type);
 239 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 240                               enum amd_ip_block_type block_type);
 241
 242 #define AMDGPU_MAX_IP_NUM 16
 243
 244 struct amdgpu_ip_block_status {
 245         bool valid;
 246         bool sw;
 247         bool hw;
 248         bool late_initialized;
 249         bool hang;
 250 };
 251
 252 struct amdgpu_ip_block_version {
 253         const enum amd_ip_block_type type;
 254         const u32 major;
 255         const u32 minor;
 256         const u32 rev;
 257         const struct amd_ip_funcs *funcs;
 258 };
 259
 260 struct amdgpu_ip_block {
 261         struct amdgpu_ip_block_status status;
 262         const struct amdgpu_ip_block_version *version;
 263 };
 264
 265 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 266                                        enum amd_ip_block_type type,
 267                                        u32 major, u32 minor);
 268
 269 struct amdgpu_ip_block *
 270 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 271                               enum amd_ip_block_type type);
 272
 273 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 274                                const struct amdgpu_ip_block_version *ip_block_version);
 275
 276 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 277 struct amdgpu_buffer_funcs {
 278         /* maximum bytes in a single operation */
 279         uint32_t        copy_max_bytes;
 280
 281         /* number of dw to reserve per operation */
 282         unsigned        copy_num_dw;
 283
 284         /* used for buffer migration */
 285         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 286                                  /* src addr in bytes */
 287                                  uint64_t src_offset,
 288                                  /* dst addr in bytes */
 289                                  uint64_t dst_offset,
 290                                  /* number of byte to transfer */
 291                                  uint32_t byte_count);
 292
 293         /* maximum bytes in a single operation */
 294         uint32_t        fill_max_bytes;
 295
 296         /* number of dw to reserve per operation */
 297         unsigned        fill_num_dw;
 298
 299         /* used for buffer clearing */
 300         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 301                                  /* value to write to memory */
 302                                  uint32_t src_data,
 303                                  /* dst addr in bytes */
 304                                  uint64_t dst_offset,
 305                                  /* number of byte to fill */
 306                                  uint32_t byte_count);
 307 };
 308
 309 /* provided by hw blocks that can write ptes, e.g., sdma */
 310 struct amdgpu_vm_pte_funcs {
 311         /* number of dw to reserve per operation */
 312         unsigned        copy_pte_num_dw;
 313
 314         /* copy pte entries from GART */
 315         void (*copy_pte)(struct amdgpu_ib *ib,
 316                          uint64_t pe, uint64_t src,
 317                          unsigned count);
 318
 319         /* write pte one entry at a time with addr mapping */
 320         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 321                           uint64_t value, unsigned count,
 322                           uint32_t incr);
 323         /* for linear pte/pde updates without addr mapping */
 324         void (*set_pte_pde)(struct amdgpu_ib *ib,
 325                             uint64_t pe,
 326                             uint64_t addr, unsigned count,
 327                             uint32_t incr, uint64_t flags);
 328 };
 329
 330 /* provided by the ih block */
 331 struct amdgpu_ih_funcs {
 332         /* ring read/write ptr handling, called from interrupt context */
 333         u32 (*get_wptr)(struct amdgpu_device *adev);
 334         bool (*prescreen_iv)(struct amdgpu_device *adev);
 335         void (*decode_iv)(struct amdgpu_device *adev,
 336                           struct amdgpu_iv_entry *entry);
 337         void (*set_rptr)(struct amdgpu_device *adev);
 338 };
 339
 340 /*
 341  * BIOS.
 342  */
 343 bool amdgpu_get_bios(struct amdgpu_device *adev);
 344 bool amdgpu_read_bios(struct amdgpu_device *adev);
 345
 346 /*
 347  * Dummy page
 348  */
 349 struct amdgpu_dummy_page {
 350         struct page     *page;
 351         dma_addr_t      addr;
 352 };
 353
 354 /*
 355  * Clocks
 356  */
 357
 358 #define AMDGPU_MAX_PPLL 3
 359
 360 struct amdgpu_clock {
 361         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 362         struct amdgpu_pll spll;
 363         struct amdgpu_pll mpll;
 364         /* 10 Khz units */
 365         uint32_t default_mclk;
 366         uint32_t default_sclk;
 367         uint32_t default_dispclk;
 368         uint32_t current_dispclk;
 369         uint32_t dp_extclk;
 370         uint32_t max_pixel_clock;
 371 };
 372
 373 /*
 374  * GEM.
 375  */
 376
 377 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 378 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 379
 380 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 381 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 382                                 struct drm_file *file_priv);
 383 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 384                                 struct drm_file *file_priv);
 385 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 386 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 387 struct drm_gem_object *
 388 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 389                                  struct dma_buf_attachment *attach,
 390                                  struct sg_table *sg);
 391 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 392                                         struct drm_gem_object *gobj,
 393                                         int flags);
 394 struct drm_gem_object *amdgpu_gem_prime_import(struct drm_device *dev,
 395                                             struct dma_buf *dma_buf);
 396 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 397 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 398 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 399 int amdgpu_gem_prime_mmap(struct drm_gem_object *obj, struct vm_area_struct *vma);
 400
 401 /* sub-allocation manager, it has to be protected by another lock.
 402  * By conception this is an helper for other part of the driver
 403  * like the indirect buffer or semaphore, which both have their
 404  * locking.
 405  *
 406  * Principe is simple, we keep a list of sub allocation in offset
 407  * order (first entry has offset == 0, last entry has the highest
 408  * offset).
 409  *
 410  * When allocating new object we first check if there is room at
 411  * the end total_size - (last_object_offset + last_object_size) >=
 412  * alloc_size. If so we allocate new object there.
 413  *
 414  * When there is not enough room at the end, we start waiting for
 415  * each sub object until we reach object_offset+object_size >=
 416  * alloc_size, this object then become the sub object we return.
 417  *
 418  * Alignment can't be bigger than page size.
 419  *
 420  * Hole are not considered for allocation to keep things simple.
 421  * Assumption is that there won't be hole (all object on same
 422  * alignment).
 423  */
 424
 425 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 426
 427 struct amdgpu_sa_manager {
 428         wait_queue_head_t       wq;
 429         struct amdgpu_bo        *bo;
 430         struct list_head        *hole;
 431         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 432         struct list_head        olist;
 433         unsigned                size;
 434         uint64_t                gpu_addr;
 435         void                    *cpu_ptr;
 436         uint32_t                domain;
 437         uint32_t                align;
 438 };
 439
 440 /* sub-allocation buffer */
 441 struct amdgpu_sa_bo {
 442         struct list_head                olist;
 443         struct list_head                flist;
 444         struct amdgpu_sa_manager        *manager;
 445         unsigned                        soffset;
 446         unsigned                        eoffset;
 447         struct dma_fence                *fence;
 448 };
 449
 450 /*
 451  * GEM objects.
 452  */
 453 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 454 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 455                              int alignment, u32 initial_domain,
 456                              u64 flags, bool kernel,
 457                              struct reservation_object *resv,
 458                              struct drm_gem_object **obj);
 459
 460 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 461                             struct drm_device *dev,
 462                             struct drm_mode_create_dumb *args);
 463 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 464                           struct drm_device *dev,
 465                           uint32_t handle, uint64_t *offset_p);
 466 int amdgpu_fence_slab_init(void);
 467 void amdgpu_fence_slab_fini(void);
 468
 469 /*
 470  * GPU doorbell structures, functions & helpers
 471  */
 472 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 473 {
 474         AMDGPU_DOORBELL_KIQ                     = 0x000,
 475         AMDGPU_DOORBELL_HIQ                     = 0x001,
 476         AMDGPU_DOORBELL_DIQ                     = 0x002,
 477         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 478         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 479         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 480         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 481         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 482         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 483         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 484         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 485         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 486         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 487         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 488         AMDGPU_DOORBELL_IH                      = 0x1E8,
 489         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 490         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 491 } AMDGPU_DOORBELL_ASSIGNMENT;
 492
 493 struct amdgpu_doorbell {
 494         /* doorbell mmio */
 495         resource_size_t         base;
 496         resource_size_t         size;
 497         u32 __iomem             *ptr;
 498         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 499 };
 500
 501 /*
 502  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 503  */
 504 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 505 {
 506         /*
 507          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 508          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 509          *  Compute related doorbells are allocated from 0x00 to 0x8a
 510          */
 511
 512
 513         /* kernel scheduling */
 514         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 515
 516         /* HSA interface queue and debug queue */
 517         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 518         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 519
 520         /* Compute engines */
 521         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 522         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 523         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 524         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 525         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 526         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 527         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 528         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 529
 530         /* User queue doorbell range (128 doorbells) */
 531         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 532         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 533
 534         /* Graphics engine */
 535         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 536
 537         /*
 538          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 539          * Graphics voltage island aperture 1
 540          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 541          */
 542
 543         /* sDMA engines */
 544         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 545         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 546         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 547         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 548
 549         /* Interrupt handler */
 550         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 551         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 552         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 553
 554         /* VCN engine use 32 bits doorbell  */
 555         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 556         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 557         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 558         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 559
 560         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 561          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 562          */
 563         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xF8,
 564         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xF9,
 565         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFA,
 566         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFB,
 567
 568         AMDGPU_DOORBELL64_VCE_RING0_1             = 0xFC,
 569         AMDGPU_DOORBELL64_VCE_RING2_3             = 0xFD,
 570         AMDGPU_DOORBELL64_VCE_RING4_5             = 0xFE,
 571         AMDGPU_DOORBELL64_VCE_RING6_7             = 0xFF,
 572
 573         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 574         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 575 } AMDGPU_DOORBELL64_ASSIGNMENT;
 576
 577 /*
 578  * IRQS.
 579  */
 580
 581 struct amdgpu_flip_work {
 582         struct delayed_work             flip_work;
 583         struct work_struct              unpin_work;
 584         struct amdgpu_device            *adev;
 585         int                             crtc_id;
 586         u32                             target_vblank;
 587         uint64_t                        base;
 588         struct drm_pending_vblank_event *event;
 589         struct amdgpu_bo                *old_abo;
 590         struct dma_fence                *excl;
 591         unsigned                        shared_count;
 592         struct dma_fence                **shared;
 593         struct dma_fence_cb             cb;
 594         bool                            async;
 595 };
 596
 597
 598 /*
 599  * CP & rings.
 600  */
 601
 602 struct amdgpu_ib {
 603         struct amdgpu_sa_bo             *sa_bo;
 604         uint32_t                        length_dw;
 605         uint64_t                        gpu_addr;
 606         uint32_t                        *ptr;
 607         uint32_t                        flags;
 608 };
 609
 610 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 611
 612 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 613                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 614 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 615                              struct amdgpu_job **job);
 616
 617 void amdgpu_job_free_resources(struct amdgpu_job *job);
 618 void amdgpu_job_free(struct amdgpu_job *job);
 619 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 620                       struct drm_sched_entity *entity, void *owner,
 621                       struct dma_fence **f);
 622
 623 /*
 624  * Queue manager
 625  */
 626 struct amdgpu_queue_mapper {
 627         int             hw_ip;
 628         struct mutex    lock;
 629         /* protected by lock */
 630         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
 631 };
 632
 633 struct amdgpu_queue_mgr {
 634         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
 635 };
 636
 637 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
 638                           struct amdgpu_queue_mgr *mgr);
 639 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
 640                           struct amdgpu_queue_mgr *mgr);
 641 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
 642                          struct amdgpu_queue_mgr *mgr,
 643                          u32 hw_ip, u32 instance, u32 ring,
 644                          struct amdgpu_ring **out_ring);
 645
 646 /*
 647  * context related structures
 648  */
 649
 650 struct amdgpu_ctx_ring {
 651         uint64_t                sequence;
 652         struct dma_fence        **fences;
 653         struct drm_sched_entity entity;
 654 };
 655
 656 struct amdgpu_ctx {
 657         struct kref             refcount;
 658         struct amdgpu_device    *adev;
 659         struct amdgpu_queue_mgr queue_mgr;
 660         unsigned                reset_counter;
 661         unsigned        reset_counter_query;
 662         uint32_t                vram_lost_counter;
 663         spinlock_t              ring_lock;
 664         struct dma_fence        **fences;
 665         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 666         bool                    preamble_presented;
 667         enum drm_sched_priority init_priority;
 668         enum drm_sched_priority override_priority;
 669         struct mutex            lock;
 670         atomic_t        guilty;
 671 };
 672
 673 struct amdgpu_ctx_mgr {
 674         struct amdgpu_device    *adev;
 675         struct mutex            lock;
 676         /* protected by lock */
 677         struct idr              ctx_handles;
 678 };
 679
 680 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 681 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 682
 683 int amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 684                               struct dma_fence *fence, uint64_t *seq);
 685 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 686                                    struct amdgpu_ring *ring, uint64_t seq);
 687 void amdgpu_ctx_priority_override(struct amdgpu_ctx *ctx,
 688                                   enum drm_sched_priority priority);
 689
 690 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 691                      struct drm_file *filp);
 692
 693 int amdgpu_ctx_wait_prev_fence(struct amdgpu_ctx *ctx, unsigned ring_id);
 694
 695 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 696 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 697
 698
 699 /*
 700  * file private structure
 701  */
 702
 703 struct amdgpu_fpriv {
 704         struct amdgpu_vm        vm;
 705         struct amdgpu_bo_va     *prt_va;
 706         struct amdgpu_bo_va     *csa_va;
 707         struct mutex            bo_list_lock;
 708         struct idr              bo_list_handles;
 709         struct amdgpu_ctx_mgr   ctx_mgr;
 710 };
 711
 712 /*
 713  * residency list
 714  */
 715 struct amdgpu_bo_list_entry {
 716         struct amdgpu_bo                *robj;
 717         struct ttm_validate_buffer      tv;
 718         struct amdgpu_bo_va             *bo_va;
 719         uint32_t                        priority;
 720         struct page                     **user_pages;
 721         int                             user_invalidated;
 722 };
 723
 724 struct amdgpu_bo_list {
 725         struct mutex lock;
 726         struct rcu_head rhead;
 727         struct kref refcount;
 728         struct amdgpu_bo *gds_obj;
 729         struct amdgpu_bo *gws_obj;
 730         struct amdgpu_bo *oa_obj;
 731         unsigned first_userptr;
 732         unsigned num_entries;
 733         struct amdgpu_bo_list_entry *array;
 734 };
 735
 736 struct amdgpu_bo_list *
 737 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
 738 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
 739                              struct list_head *validated);
 740 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
 741 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
 742
 743 /*
 744  * GFX stuff
 745  */
 746 #include "clearstate_defs.h"
 747
 748 struct amdgpu_rlc_funcs {
 749         void (*enter_safe_mode)(struct amdgpu_device *adev);
 750         void (*exit_safe_mode)(struct amdgpu_device *adev);
 751 };
 752
 753 struct amdgpu_rlc {
 754         /* for power gating */
 755         struct amdgpu_bo        *save_restore_obj;
 756         uint64_t                save_restore_gpu_addr;
 757         volatile uint32_t       *sr_ptr;
 758         const u32               *reg_list;
 759         u32                     reg_list_size;
 760         /* for clear state */
 761         struct amdgpu_bo        *clear_state_obj;
 762         uint64_t                clear_state_gpu_addr;
 763         volatile uint32_t       *cs_ptr;
 764         const struct cs_section_def   *cs_data;
 765         u32                     clear_state_size;
 766         /* for cp tables */
 767         struct amdgpu_bo        *cp_table_obj;
 768         uint64_t                cp_table_gpu_addr;
 769         volatile uint32_t       *cp_table_ptr;
 770         u32                     cp_table_size;
 771
 772         /* safe mode for updating CG/PG state */
 773         bool in_safe_mode;
 774         const struct amdgpu_rlc_funcs *funcs;
 775
 776         /* for firmware data */
 777         u32 save_and_restore_offset;
 778         u32 clear_state_descriptor_offset;
 779         u32 avail_scratch_ram_locations;
 780         u32 reg_restore_list_size;
 781         u32 reg_list_format_start;
 782         u32 reg_list_format_separate_start;
 783         u32 starting_offsets_start;
 784         u32 reg_list_format_size_bytes;
 785         u32 reg_list_size_bytes;
 786
 787         u32 *register_list_format;
 788         u32 *register_restore;
 789 };
 790
 791 #define AMDGPU_MAX_COMPUTE_QUEUES KGD_MAX_QUEUES
 792
 793 struct amdgpu_mec {
 794         struct amdgpu_bo        *hpd_eop_obj;
 795         u64                     hpd_eop_gpu_addr;
 796         struct amdgpu_bo        *mec_fw_obj;
 797         u64                     mec_fw_gpu_addr;
 798         u32 num_mec;
 799         u32 num_pipe_per_mec;
 800         u32 num_queue_per_pipe;
 801         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
 802
 803         /* These are the resources for which amdgpu takes ownership */
 804         DECLARE_BITMAP(queue_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 805 };
 806
 807 struct amdgpu_kiq {
 808         u64                     eop_gpu_addr;
 809         struct amdgpu_bo        *eop_obj;
 810         spinlock_t              ring_lock;
 811         struct amdgpu_ring      ring;
 812         struct amdgpu_irq_src   irq;
 813 };
 814
 815 /*
 816  * GPU scratch registers structures, functions & helpers
 817  */
 818 struct amdgpu_scratch {
 819         unsigned                num_reg;
 820         uint32_t                reg_base;
 821         uint32_t                free_mask;
 822 };
 823
 824 /*
 825  * GFX configurations
 826  */
 827 #define AMDGPU_GFX_MAX_SE 4
 828 #define AMDGPU_GFX_MAX_SH_PER_SE 2
 829
 830 struct amdgpu_rb_config {
 831         uint32_t rb_backend_disable;
 832         uint32_t user_rb_backend_disable;
 833         uint32_t raster_config;
 834         uint32_t raster_config_1;
 835 };
 836
 837 struct gb_addr_config {
 838         uint16_t pipe_interleave_size;
 839         uint8_t num_pipes;
 840         uint8_t max_compress_frags;
 841         uint8_t num_banks;
 842         uint8_t num_se;
 843         uint8_t num_rb_per_se;
 844 };
 845
 846 struct amdgpu_gfx_config {
 847         unsigned max_shader_engines;
 848         unsigned max_tile_pipes;
 849         unsigned max_cu_per_sh;
 850         unsigned max_sh_per_se;
 851         unsigned max_backends_per_se;
 852         unsigned max_texture_channel_caches;
 853         unsigned max_gprs;
 854         unsigned max_gs_threads;
 855         unsigned max_hw_contexts;
 856         unsigned sc_prim_fifo_size_frontend;
 857         unsigned sc_prim_fifo_size_backend;
 858         unsigned sc_hiz_tile_fifo_size;
 859         unsigned sc_earlyz_tile_fifo_size;
 860
 861         unsigned num_tile_pipes;
 862         unsigned backend_enable_mask;
 863         unsigned mem_max_burst_length_bytes;
 864         unsigned mem_row_size_in_kb;
 865         unsigned shader_engine_tile_size;
 866         unsigned num_gpus;
 867         unsigned multi_gpu_tile_size;
 868         unsigned mc_arb_ramcfg;
 869         unsigned gb_addr_config;
 870         unsigned num_rbs;
 871         unsigned gs_vgt_table_depth;
 872         unsigned gs_prim_buffer_depth;
 873
 874         uint32_t tile_mode_array[32];
 875         uint32_t macrotile_mode_array[16];
 876
 877         struct gb_addr_config gb_addr_config_fields;
 878         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
 879
 880         /* gfx configure feature */
 881         uint32_t double_offchip_lds_buf;
 882 };
 883
 884 struct amdgpu_cu_info {
 885         uint32_t simd_per_cu;
 886         uint32_t max_waves_per_simd;
 887         uint32_t wave_front_size;
 888         uint32_t max_scratch_slots_per_cu;
 889         uint32_t lds_size;
 890
 891         /* total active CU number */
 892         uint32_t number;
 893         uint32_t ao_cu_mask;
 894         uint32_t ao_cu_bitmap[4][4];
 895         uint32_t bitmap[4][4];
 896 };
 897
 898 struct amdgpu_gfx_funcs {
 899         /* get the gpu clock counter */
 900         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
 901         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
 902         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
 903         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
 904         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
 905 };
 906
 907 struct amdgpu_ngg_buf {
 908         struct amdgpu_bo        *bo;
 909         uint64_t                gpu_addr;
 910         uint32_t                size;
 911         uint32_t                bo_size;
 912 };
 913
 914 enum {
 915         NGG_PRIM = 0,
 916         NGG_POS,
 917         NGG_CNTL,
 918         NGG_PARAM,
 919         NGG_BUF_MAX
 920 };
 921
 922 struct amdgpu_ngg {
 923         struct amdgpu_ngg_buf   buf[NGG_BUF_MAX];
 924         uint32_t                gds_reserve_addr;
 925         uint32_t                gds_reserve_size;
 926         bool                    init;
 927 };
 928
 929 struct amdgpu_gfx {
 930         struct mutex                    gpu_clock_mutex;
 931         struct amdgpu_gfx_config        config;
 932         struct amdgpu_rlc               rlc;
 933         struct amdgpu_mec               mec;
 934         struct amdgpu_kiq               kiq;
 935         struct amdgpu_scratch           scratch;
 936         const struct firmware           *me_fw; /* ME firmware */
 937         uint32_t                        me_fw_version;
 938         const struct firmware           *pfp_fw; /* PFP firmware */
 939         uint32_t                        pfp_fw_version;
 940         const struct firmware           *ce_fw; /* CE firmware */
 941         uint32_t                        ce_fw_version;
 942         const struct firmware           *rlc_fw; /* RLC firmware */
 943         uint32_t                        rlc_fw_version;
 944         const struct firmware           *mec_fw; /* MEC firmware */
 945         uint32_t                        mec_fw_version;
 946         const struct firmware           *mec2_fw; /* MEC2 firmware */
 947         uint32_t                        mec2_fw_version;
 948         uint32_t                        me_feature_version;
 949         uint32_t                        ce_feature_version;
 950         uint32_t                        pfp_feature_version;
 951         uint32_t                        rlc_feature_version;
 952         uint32_t                        mec_feature_version;
 953         uint32_t                        mec2_feature_version;
 954         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
 955         unsigned                        num_gfx_rings;
 956         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
 957         unsigned                        num_compute_rings;
 958         struct amdgpu_irq_src           eop_irq;
 959         struct amdgpu_irq_src           priv_reg_irq;
 960         struct amdgpu_irq_src           priv_inst_irq;
 961         /* gfx status */
 962         uint32_t                        gfx_current_status;
 963         /* ce ram size*/
 964         unsigned                        ce_ram_size;
 965         struct amdgpu_cu_info           cu_info;
 966         const struct amdgpu_gfx_funcs   *funcs;
 967
 968         /* reset mask */
 969         uint32_t                        grbm_soft_reset;
 970         uint32_t                        srbm_soft_reset;
 971         /* s3/s4 mask */
 972         bool                            in_suspend;
 973         /* NGG */
 974         struct amdgpu_ngg               ngg;
 975
 976         /* pipe reservation */
 977         struct mutex                    pipe_reserve_mutex;
 978         DECLARE_BITMAP                  (pipe_reserve_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 979 };
 980
 981 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 982                   unsigned size, struct amdgpu_ib *ib);
 983 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 984                     struct dma_fence *f);
 985 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 986                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 987                        struct dma_fence **f);
 988 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 989 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 990 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
 991
 992 /*
 993  * CS.
 994  */
 995 struct amdgpu_cs_chunk {
 996         uint32_t                chunk_id;
 997         uint32_t                length_dw;
 998         void                    *kdata;
 999 };
1000
1001 struct amdgpu_cs_parser {
1002         struct amdgpu_device    *adev;
1003         struct drm_file         *filp;
1004         struct amdgpu_ctx       *ctx;
1005
1006         /* chunks */
1007         unsigned                nchunks;
1008         struct amdgpu_cs_chunk  *chunks;
1009
1010         /* scheduler job object */
1011         struct amdgpu_job       *job;
1012
1013         /* buffer objects */
1014         struct ww_acquire_ctx           ticket;
1015         struct amdgpu_bo_list           *bo_list;
1016         struct amdgpu_mn                *mn;
1017         struct amdgpu_bo_list_entry     vm_pd;
1018         struct list_head                validated;
1019         struct dma_fence                *fence;
1020         uint64_t                        bytes_moved_threshold;
1021         uint64_t                        bytes_moved_vis_threshold;
1022         uint64_t                        bytes_moved;
1023         uint64_t                        bytes_moved_vis;
1024         struct amdgpu_bo_list_entry     *evictable;
1025
1026         /* user fence */
1027         struct amdgpu_bo_list_entry     uf_entry;
1028
1029         unsigned num_post_dep_syncobjs;
1030         struct drm_syncobj **post_dep_syncobjs;
1031 };
1032
1033 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1034 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1035 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1036
1037 struct amdgpu_job {
1038         struct drm_sched_job    base;
1039         struct amdgpu_device    *adev;
1040         struct amdgpu_vm        *vm;
1041         struct amdgpu_ring      *ring;
1042         struct amdgpu_sync      sync;
1043         struct amdgpu_sync      sched_sync;
1044         struct amdgpu_ib        *ibs;
1045         struct dma_fence        *fence; /* the hw fence */
1046         uint32_t                preamble_status;
1047         uint32_t                num_ibs;
1048         void                    *owner;
1049         uint64_t                fence_ctx; /* the fence_context this job uses */
1050         bool                    vm_needs_flush;
1051         uint64_t                vm_pd_addr;
1052         unsigned                vmid;
1053         unsigned                pasid;
1054         uint32_t                gds_base, gds_size;
1055         uint32_t                gws_base, gws_size;
1056         uint32_t                oa_base, oa_size;
1057         uint32_t                vram_lost_counter;
1058
1059         /* user fence handling */
1060         uint64_t                uf_addr;
1061         uint64_t                uf_sequence;
1062
1063 };
1064 #define to_amdgpu_job(sched_job)                \
1065                 container_of((sched_job), struct amdgpu_job, base)
1066
1067 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1068                                       uint32_t ib_idx, int idx)
1069 {
1070         return p->job->ibs[ib_idx].ptr[idx];
1071 }
1072
1073 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1074                                        uint32_t ib_idx, int idx,
1075                                        uint32_t value)
1076 {
1077         p->job->ibs[ib_idx].ptr[idx] = value;
1078 }
1079
1080 /*
1081  * Writeback
1082  */
1083 #define AMDGPU_MAX_WB 512       /* Reserve at most 512 WB slots for amdgpu-owned rings. */
1084
1085 struct amdgpu_wb {
1086         struct amdgpu_bo        *wb_obj;
1087         volatile uint32_t       *wb;
1088         uint64_t                gpu_addr;
1089         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1090         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1091 };
1092
1093 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
1094 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
1095
1096 void amdgpu_device_get_pcie_info(struct amdgpu_device *adev);
1097
1098 /*
1099  * SDMA
1100  */
1101 struct amdgpu_sdma_instance {
1102         /* SDMA firmware */
1103         const struct firmware   *fw;
1104         uint32_t                fw_version;
1105         uint32_t                feature_version;
1106
1107         struct amdgpu_ring      ring;
1108         bool                    burst_nop;
1109 };
1110
1111 struct amdgpu_sdma {
1112         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1113 #ifdef CONFIG_DRM_AMDGPU_SI
1114         //SI DMA has a difference trap irq number for the second engine
1115         struct amdgpu_irq_src   trap_irq_1;
1116 #endif
1117         struct amdgpu_irq_src   trap_irq;
1118         struct amdgpu_irq_src   illegal_inst_irq;
1119         int                     num_instances;
1120         uint32_t                    srbm_soft_reset;
1121 };
1122
1123 /*
1124  * Firmware
1125  */
1126 enum amdgpu_firmware_load_type {
1127         AMDGPU_FW_LOAD_DIRECT = 0,
1128         AMDGPU_FW_LOAD_SMU,
1129         AMDGPU_FW_LOAD_PSP,
1130 };
1131
1132 struct amdgpu_firmware {
1133         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1134         enum amdgpu_firmware_load_type load_type;
1135         struct amdgpu_bo *fw_buf;
1136         unsigned int fw_size;
1137         unsigned int max_ucodes;
1138         /* firmwares are loaded by psp instead of smu from vega10 */
1139         const struct amdgpu_psp_funcs *funcs;
1140         struct amdgpu_bo *rbuf;
1141         struct mutex mutex;
1142
1143         /* gpu info firmware data pointer */
1144         const struct firmware *gpu_info_fw;
1145
1146         void *fw_buf_ptr;
1147         uint64_t fw_buf_mc;
1148 };
1149
1150 /*
1151  * Benchmarking
1152  */
1153 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1154
1155
1156 /*
1157  * Testing
1158  */
1159 void amdgpu_test_moves(struct amdgpu_device *adev);
1160
1161
1162 /*
1163  * amdgpu smumgr functions
1164  */
1165 struct amdgpu_smumgr_funcs {
1166         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1167         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1168         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1169 };
1170
1171 /*
1172  * amdgpu smumgr
1173  */
1174 struct amdgpu_smumgr {
1175         struct amdgpu_bo *toc_buf;
1176         struct amdgpu_bo *smu_buf;
1177         /* asic priv smu data */
1178         void *priv;
1179         spinlock_t smu_lock;
1180         /* smumgr functions */
1181         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1182         /* ucode loading complete flag */
1183         uint32_t fw_flags;
1184 };
1185
1186 /*
1187  * ASIC specific register table accessible by UMD
1188  */
1189 struct amdgpu_allowed_register_entry {
1190         uint32_t reg_offset;
1191         bool grbm_indexed;
1192 };
1193
1194 /*
1195  * ASIC specific functions.
1196  */
1197 struct amdgpu_asic_funcs {
1198         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1199         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1200                                    u8 *bios, u32 length_bytes);
1201         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1202                              u32 sh_num, u32 reg_offset, u32 *value);
1203         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1204         int (*reset)(struct amdgpu_device *adev);
1205         /* get the reference clock */
1206         u32 (*get_xclk)(struct amdgpu_device *adev);
1207         /* MM block clocks */
1208         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1209         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1210         /* static power management */
1211         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1212         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1213         /* get config memsize register */
1214         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1215         /* flush hdp write queue */
1216         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
1217         /* invalidate hdp read cache */
1218         void (*invalidate_hdp)(struct amdgpu_device *adev,
1219                                struct amdgpu_ring *ring);
1220 };
1221
1222 /*
1223  * IOCTL.
1224  */
1225 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1226                             struct drm_file *filp);
1227 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1228                                 struct drm_file *filp);
1229
1230 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1231                           struct drm_file *filp);
1232 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1233                         struct drm_file *filp);
1234 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1235                           struct drm_file *filp);
1236 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1237                               struct drm_file *filp);
1238 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1239                           struct drm_file *filp);
1240 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1241                         struct drm_file *filp);
1242 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1243 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
1244                                     struct drm_file *filp);
1245 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1246 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1247                                 struct drm_file *filp);
1248
1249 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1250                                 struct drm_file *filp);
1251
1252 /* VRAM scratch page for HDP bug, default vram page */
1253 struct amdgpu_vram_scratch {
1254         struct amdgpu_bo                *robj;
1255         volatile uint32_t               *ptr;
1256         u64                             gpu_addr;
1257 };
1258
1259 /*
1260  * ACPI
1261  */
1262 struct amdgpu_atif_notification_cfg {
1263         bool enabled;
1264         int command_code;
1265 };
1266
1267 struct amdgpu_atif_notifications {
1268         bool display_switch;
1269         bool expansion_mode_change;
1270         bool thermal_state;
1271         bool forced_power_state;
1272         bool system_power_state;
1273         bool display_conf_change;
1274         bool px_gfx_switch;
1275         bool brightness_change;
1276         bool dgpu_display_event;
1277 };
1278
1279 struct amdgpu_atif_functions {
1280         bool system_params;
1281         bool sbios_requests;
1282         bool select_active_disp;
1283         bool lid_state;
1284         bool get_tv_standard;
1285         bool set_tv_standard;
1286         bool get_panel_expansion_mode;
1287         bool set_panel_expansion_mode;
1288         bool temperature_change;
1289         bool graphics_device_types;
1290 };
1291
1292 struct amdgpu_atif {
1293         struct amdgpu_atif_notifications notifications;
1294         struct amdgpu_atif_functions functions;
1295         struct amdgpu_atif_notification_cfg notification_cfg;
1296         struct amdgpu_encoder *encoder_for_bl;
1297 };
1298
1299 struct amdgpu_atcs_functions {
1300         bool get_ext_state;
1301         bool pcie_perf_req;
1302         bool pcie_dev_rdy;
1303         bool pcie_bus_width;
1304 };
1305
1306 struct amdgpu_atcs {
1307         struct amdgpu_atcs_functions functions;
1308 };
1309
1310 /*
1311  * Firmware VRAM reservation
1312  */
1313 struct amdgpu_fw_vram_usage {
1314         u64 start_offset;
1315         u64 size;
1316         struct amdgpu_bo *reserved_bo;
1317         void *va;
1318 };
1319
1320 /*
1321  * CGS
1322  */
1323 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1324 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1325
1326 /*
1327  * Core structure, functions and helpers.
1328  */
1329 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1330 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1331
1332 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1333 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1334
1335
1336 /*
1337  * amdgpu nbio functions
1338  *
1339  */
1340 struct nbio_hdp_flush_reg {
1341         u32 ref_and_mask_cp0;
1342         u32 ref_and_mask_cp1;
1343         u32 ref_and_mask_cp2;
1344         u32 ref_and_mask_cp3;
1345         u32 ref_and_mask_cp4;
1346         u32 ref_and_mask_cp5;
1347         u32 ref_and_mask_cp6;
1348         u32 ref_and_mask_cp7;
1349         u32 ref_and_mask_cp8;
1350         u32 ref_and_mask_cp9;
1351         u32 ref_and_mask_sdma0;
1352         u32 ref_and_mask_sdma1;
1353 };
1354
1355 struct amdgpu_nbio_funcs {
1356         const struct nbio_hdp_flush_reg *hdp_flush_reg;
1357         u32 (*get_hdp_flush_req_offset)(struct amdgpu_device *adev);
1358         u32 (*get_hdp_flush_done_offset)(struct amdgpu_device *adev);
1359         u32 (*get_pcie_index_offset)(struct amdgpu_device *adev);
1360         u32 (*get_pcie_data_offset)(struct amdgpu_device *adev);
1361         u32 (*get_rev_id)(struct amdgpu_device *adev);
1362         void (*mc_access_enable)(struct amdgpu_device *adev, bool enable);
1363         void (*hdp_flush)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
1364         u32 (*get_memsize)(struct amdgpu_device *adev);
1365         void (*sdma_doorbell_range)(struct amdgpu_device *adev, int instance,
1366                                     bool use_doorbell, int doorbell_index);
1367         void (*enable_doorbell_aperture)(struct amdgpu_device *adev,
1368                                          bool enable);
1369         void (*enable_doorbell_selfring_aperture)(struct amdgpu_device *adev,
1370                                                   bool enable);
1371         void (*ih_doorbell_range)(struct amdgpu_device *adev,
1372                                   bool use_doorbell, int doorbell_index);
1373         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
1374                                                  bool enable);
1375         void (*update_medium_grain_light_sleep)(struct amdgpu_device *adev,
1376                                                 bool enable);
1377         void (*get_clockgating_state)(struct amdgpu_device *adev,
1378                                       u32 *flags);
1379         void (*ih_control)(struct amdgpu_device *adev);
1380         void (*init_registers)(struct amdgpu_device *adev);
1381         void (*detect_hw_virt)(struct amdgpu_device *adev);
1382 };
1383
1384
1385 /* Define the HW IP blocks will be used in driver , add more if necessary */
1386 enum amd_hw_ip_block_type {
1387         GC_HWIP = 1,
1388         HDP_HWIP,
1389         SDMA0_HWIP,
1390         SDMA1_HWIP,
1391         MMHUB_HWIP,
1392         ATHUB_HWIP,
1393         NBIO_HWIP,
1394         MP0_HWIP,
1395         UVD_HWIP,
1396         VCN_HWIP = UVD_HWIP,
1397         VCE_HWIP,
1398         DF_HWIP,
1399         DCE_HWIP,
1400         OSSSYS_HWIP,
1401         SMUIO_HWIP,
1402         PWR_HWIP,
1403         NBIF_HWIP,
1404         MAX_HWIP
1405 };
1406
1407 #define HWIP_MAX_INSTANCE       6
1408
1409 struct amd_powerplay {
1410         struct cgs_device *cgs_device;
1411         void *pp_handle;
1412         const struct amd_ip_funcs *ip_funcs;
1413         const struct amd_pm_funcs *pp_funcs;
1414 };
1415
1416 #define AMDGPU_RESET_MAGIC_NUM 64
1417 struct amdgpu_device {
1418         struct device                   *dev;
1419         struct drm_device               *ddev;
1420         struct pci_dev                  *pdev;
1421
1422 #ifdef CONFIG_DRM_AMD_ACP
1423         struct amdgpu_acp               acp;
1424 #endif
1425
1426         /* ASIC */
1427         enum amd_asic_type              asic_type;
1428         uint32_t                        family;
1429         uint32_t                        rev_id;
1430         uint32_t                        external_rev_id;
1431         unsigned long                   flags;
1432         int                             usec_timeout;
1433         const struct amdgpu_asic_funcs  *asic_funcs;
1434         bool                            shutdown;
1435         bool                            need_dma32;
1436         bool                            need_swiotlb;
1437         bool                            accel_working;
1438         struct work_struct              reset_work;
1439         struct notifier_block           acpi_nb;
1440         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1441         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1442         unsigned                        debugfs_count;
1443 #if defined(CONFIG_DEBUG_FS)
1444         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1445 #endif
1446         struct amdgpu_atif              atif;
1447         struct amdgpu_atcs              atcs;
1448         struct mutex                    srbm_mutex;
1449         /* GRBM index mutex. Protects concurrent access to GRBM index */
1450         struct mutex                    grbm_idx_mutex;
1451         struct dev_pm_domain            vga_pm_domain;
1452         bool                            have_disp_power_ref;
1453
1454         /* BIOS */
1455         bool                            is_atom_fw;
1456         uint8_t                         *bios;
1457         uint32_t                        bios_size;
1458         struct amdgpu_bo                *stolen_vga_memory;
1459         uint32_t                        bios_scratch_reg_offset;
1460         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1461
1462         /* Register/doorbell mmio */
1463         resource_size_t                 rmmio_base;
1464         resource_size_t                 rmmio_size;
1465         void __iomem                    *rmmio;
1466         /* protects concurrent MM_INDEX/DATA based register access */
1467         spinlock_t mmio_idx_lock;
1468         /* protects concurrent SMC based register access */
1469         spinlock_t smc_idx_lock;
1470         amdgpu_rreg_t                   smc_rreg;
1471         amdgpu_wreg_t                   smc_wreg;
1472         /* protects concurrent PCIE register access */
1473         spinlock_t pcie_idx_lock;
1474         amdgpu_rreg_t                   pcie_rreg;
1475         amdgpu_wreg_t                   pcie_wreg;
1476         amdgpu_rreg_t                   pciep_rreg;
1477         amdgpu_wreg_t                   pciep_wreg;
1478         /* protects concurrent UVD register access */
1479         spinlock_t uvd_ctx_idx_lock;
1480         amdgpu_rreg_t                   uvd_ctx_rreg;
1481         amdgpu_wreg_t                   uvd_ctx_wreg;
1482         /* protects concurrent DIDT register access */
1483         spinlock_t didt_idx_lock;
1484         amdgpu_rreg_t                   didt_rreg;
1485         amdgpu_wreg_t                   didt_wreg;
1486         /* protects concurrent gc_cac register access */
1487         spinlock_t gc_cac_idx_lock;
1488         amdgpu_rreg_t                   gc_cac_rreg;
1489         amdgpu_wreg_t                   gc_cac_wreg;
1490         /* protects concurrent se_cac register access */
1491         spinlock_t se_cac_idx_lock;
1492         amdgpu_rreg_t                   se_cac_rreg;
1493         amdgpu_wreg_t                   se_cac_wreg;
1494         /* protects concurrent ENDPOINT (audio) register access */
1495         spinlock_t audio_endpt_idx_lock;
1496         amdgpu_block_rreg_t             audio_endpt_rreg;
1497         amdgpu_block_wreg_t             audio_endpt_wreg;
1498         void __iomem                    *rio_mem;
1499         resource_size_t                 rio_mem_size;
1500         struct amdgpu_doorbell          doorbell;
1501
1502         /* clock/pll info */
1503         struct amdgpu_clock            clock;
1504
1505         /* MC */
1506         struct amdgpu_gmc               gmc;
1507         struct amdgpu_gart              gart;
1508         struct amdgpu_dummy_page        dummy_page;
1509         struct amdgpu_vm_manager        vm_manager;
1510         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1511
1512         /* memory management */
1513         struct amdgpu_mman              mman;
1514         struct amdgpu_vram_scratch      vram_scratch;
1515         struct amdgpu_wb                wb;
1516         atomic64_t                      num_bytes_moved;
1517         atomic64_t                      num_evictions;
1518         atomic64_t                      num_vram_cpu_page_faults;
1519         atomic_t                        gpu_reset_counter;
1520         atomic_t                        vram_lost_counter;
1521
1522         /* data for buffer migration throttling */
1523         struct {
1524                 spinlock_t              lock;
1525                 s64                     last_update_us;
1526                 s64                     accum_us; /* accumulated microseconds */
1527                 s64                     accum_us_vis; /* for visible VRAM */
1528                 u32                     log2_max_MBps;
1529         } mm_stats;
1530
1531         /* display */
1532         bool                            enable_virtual_display;
1533         struct amdgpu_mode_info         mode_info;
1534         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
1535         struct work_struct              hotplug_work;
1536         struct amdgpu_irq_src           crtc_irq;
1537         struct amdgpu_irq_src           pageflip_irq;
1538         struct amdgpu_irq_src           hpd_irq;
1539
1540         /* rings */
1541         u64                             fence_context;
1542         unsigned                        num_rings;
1543         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1544         bool                            ib_pool_ready;
1545         struct amdgpu_sa_manager        ring_tmp_bo;
1546
1547         /* interrupts */
1548         struct amdgpu_irq               irq;
1549
1550         /* powerplay */
1551         struct amd_powerplay            powerplay;
1552         bool                            pp_force_state_enabled;
1553
1554         /* dpm */
1555         struct amdgpu_pm                pm;
1556         u32                             cg_flags;
1557         u32                             pg_flags;
1558
1559         /* amdgpu smumgr */
1560         struct amdgpu_smumgr smu;
1561
1562         /* gfx */
1563         struct amdgpu_gfx               gfx;
1564
1565         /* sdma */
1566         struct amdgpu_sdma              sdma;
1567
1568         /* uvd */
1569         struct amdgpu_uvd               uvd;
1570
1571         /* vce */
1572         struct amdgpu_vce               vce;
1573
1574         /* vcn */
1575         struct amdgpu_vcn               vcn;
1576
1577         /* firmwares */
1578         struct amdgpu_firmware          firmware;
1579
1580         /* PSP */
1581         struct psp_context              psp;
1582
1583         /* GDS */
1584         struct amdgpu_gds               gds;
1585
1586         /* display related functionality */
1587         struct amdgpu_display_manager dm;
1588
1589         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1590         int                             num_ip_blocks;
1591         struct mutex    mn_lock;
1592         DECLARE_HASHTABLE(mn_hash, 7);
1593
1594         /* tracking pinned memory */
1595         u64 vram_pin_size;
1596         u64 invisible_pin_size;
1597         u64 gart_pin_size;
1598
1599         /* amdkfd interface */
1600         struct kfd_dev          *kfd;
1601
1602         /* soc15 register offset based on ip, instance and  segment */
1603         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
1604
1605         const struct amdgpu_nbio_funcs  *nbio_funcs;
1606
1607         /* delayed work_func for deferring clockgating during resume */
1608         struct delayed_work     late_init_work;
1609
1610         struct amdgpu_virt      virt;
1611         /* firmware VRAM reservation */
1612         struct amdgpu_fw_vram_usage fw_vram_usage;
1613
1614         /* link all shadow bo */
1615         struct list_head                shadow_list;
1616         struct mutex                    shadow_list_lock;
1617         /* keep an lru list of rings by HW IP */
1618         struct list_head                ring_lru_list;
1619         spinlock_t                      ring_lru_list_lock;
1620
1621         /* record hw reset is performed */
1622         bool has_hw_reset;
1623         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1624
1625         /* record last mm index being written through WREG32*/
1626         unsigned long last_mm_index;
1627         bool                            in_gpu_reset;
1628         struct mutex  lock_reset;
1629 };
1630
1631 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1632 {
1633         return container_of(bdev, struct amdgpu_device, mman.bdev);
1634 }
1635
1636 int amdgpu_device_init(struct amdgpu_device *adev,
1637                        struct drm_device *ddev,
1638                        struct pci_dev *pdev,
1639                        uint32_t flags);
1640 void amdgpu_device_fini(struct amdgpu_device *adev);
1641 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1642
1643 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1644                         uint32_t acc_flags);
1645 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1646                     uint32_t acc_flags);
1647 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1648 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1649
1650 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1651 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1652 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1653 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1654
1655 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1656 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1657
1658 int emu_soc_asic_init(struct amdgpu_device *adev);
1659
1660 /*
1661  * Registers read & write functions.
1662  */
1663
1664 #define AMDGPU_REGS_IDX       (1<<0)
1665 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1666
1667 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1668 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1669
1670 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1671 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1672 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1673 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1674 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1675 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1676 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1677 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1678 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1679 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1680 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1681 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1682 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1683 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1684 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1685 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1686 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1687 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1688 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1689 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1690 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1691 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1692 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1693 #define WREG32_P(reg, val, mask)                                \
1694         do {                                                    \
1695                 uint32_t tmp_ = RREG32(reg);                    \
1696                 tmp_ &= (mask);                                 \
1697                 tmp_ |= ((val) & ~(mask));                      \
1698                 WREG32(reg, tmp_);                              \
1699         } while (0)
1700 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1701 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1702 #define WREG32_PLL_P(reg, val, mask)                            \
1703         do {                                                    \
1704                 uint32_t tmp_ = RREG32_PLL(reg);                \
1705                 tmp_ &= (mask);                                 \
1706                 tmp_ |= ((val) & ~(mask));                      \
1707                 WREG32_PLL(reg, tmp_);                          \
1708         } while (0)
1709 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1710 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1711 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1712
1713 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1714 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1715 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1716 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1717
1718 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1719 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1720
1721 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1722         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1723          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1724
1725 #define REG_GET_FIELD(value, reg, field)                                \
1726         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1727
1728 #define WREG32_FIELD(reg, field, val)   \
1729         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1730
1731 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1732         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1733
1734 /*
1735  * BIOS helpers.
1736  */
1737 #define RBIOS8(i) (adev->bios[i])
1738 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1739 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1740
1741 static inline struct amdgpu_sdma_instance *
1742 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1743 {
1744         struct amdgpu_device *adev = ring->adev;
1745         int i;
1746
1747         for (i = 0; i < adev->sdma.num_instances; i++)
1748                 if (&adev->sdma.instance[i].ring == ring)
1749                         break;
1750
1751         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1752                 return &adev->sdma.instance[i];
1753         else
1754                 return NULL;
1755 }
1756
1757 /*
1758  * ASICs macro.
1759  */
1760 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1761 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1762 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1763 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1764 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1765 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1766 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1767 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1768 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1769 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1770 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1771 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1772 #define amdgpu_asic_flush_hdp(adev, r) (adev)->asic_funcs->flush_hdp((adev), (r))
1773 #define amdgpu_asic_invalidate_hdp(adev, r) (adev)->asic_funcs->invalidate_hdp((adev), (r))
1774 #define amdgpu_gmc_flush_gpu_tlb(adev, vmid) (adev)->gmc.gmc_funcs->flush_gpu_tlb((adev), (vmid))
1775 #define amdgpu_gmc_emit_flush_gpu_tlb(r, vmid, addr) (r)->adev->gmc.gmc_funcs->emit_flush_gpu_tlb((r), (vmid), (addr))
1776 #define amdgpu_gmc_emit_pasid_mapping(r, vmid, pasid) (r)->adev->gmc.gmc_funcs->emit_pasid_mapping((r), (vmid), (pasid))
1777 #define amdgpu_gmc_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gmc.gmc_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1778 #define amdgpu_gmc_get_vm_pde(adev, level, dst, flags) (adev)->gmc.gmc_funcs->get_vm_pde((adev), (level), (dst), (flags))
1779 #define amdgpu_gmc_get_pte_flags(adev, flags) (adev)->gmc.gmc_funcs->get_vm_pte_flags((adev),(flags))
1780 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1781 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1782 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1783 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1784 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1785 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1786 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1787 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1788 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1789 #define amdgpu_ring_emit_ib(r, ib, vmid, c) (r)->funcs->emit_ib((r), (ib), (vmid), (c))
1790 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1791 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1792 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1793 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1794 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1795 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1796 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1797 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1798 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1799 #define amdgpu_ring_emit_reg_wait(r, d, v, m) (r)->funcs->emit_reg_wait((r), (d), (v), (m))
1800 #define amdgpu_ring_emit_tmz(r, b) (r)->funcs->emit_tmz((r), (b))
1801 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1802 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1803 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1804 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1805 #define amdgpu_ih_prescreen_iv(adev) (adev)->irq.ih_funcs->prescreen_iv((adev))
1806 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1807 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1808 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1809 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1810 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1811 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1812 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1813 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1814 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1815 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1816 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1817 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1818 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1819 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1820 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1821 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1822 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1823 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1824 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1825
1826 /* Common functions */
1827 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1828                               struct amdgpu_job* job, bool force);
1829 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1830 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1831 void amdgpu_display_update_priority(struct amdgpu_device *adev);
1832
1833 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1834                                   u64 num_vis_bytes);
1835 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1836 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1837 void amdgpu_device_vram_location(struct amdgpu_device *adev,
1838                                  struct amdgpu_gmc *mc, u64 base);
1839 void amdgpu_device_gart_location(struct amdgpu_device *adev,
1840                                  struct amdgpu_gmc *mc);
1841 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1842 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
1843 int amdgpu_ttm_init(struct amdgpu_device *adev);
1844 void amdgpu_ttm_fini(struct amdgpu_device *adev);
1845 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1846                                              const u32 *registers,
1847                                              const u32 array_size);
1848
1849 bool amdgpu_device_is_px(struct drm_device *dev);
1850 /* atpx handler */
1851 #if defined(CONFIG_VGA_SWITCHEROO)
1852 void amdgpu_register_atpx_handler(void);
1853 void amdgpu_unregister_atpx_handler(void);
1854 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1855 bool amdgpu_is_atpx_hybrid(void);
1856 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1857 bool amdgpu_has_atpx(void);
1858 #else
1859 static inline void amdgpu_register_atpx_handler(void) {}
1860 static inline void amdgpu_unregister_atpx_handler(void) {}
1861 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1862 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1863 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1864 static inline bool amdgpu_has_atpx(void) { return false; }
1865 #endif
1866
1867 /*
1868  * KMS
1869  */
1870 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1871 extern const int amdgpu_max_kms_ioctl;
1872
1873 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1874 void amdgpu_driver_unload_kms(struct drm_device *dev);
1875 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1876 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1877 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1878                                  struct drm_file *file_priv);
1879 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1880 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1881 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1882 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1883 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1884 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1885 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1886                              unsigned long arg);
1887
1888 /*
1889  * functions used by amdgpu_encoder.c
1890  */
1891 struct amdgpu_afmt_acr {
1892         u32 clock;
1893
1894         int n_32khz;
1895         int cts_32khz;
1896
1897         int n_44_1khz;
1898         int cts_44_1khz;
1899
1900         int n_48khz;
1901         int cts_48khz;
1902
1903 };
1904
1905 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1906
1907 /* amdgpu_acpi.c */
1908 #if defined(CONFIG_ACPI)
1909 int amdgpu_acpi_init(struct amdgpu_device *adev);
1910 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1911 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1912 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1913                                                 u8 perf_req, bool advertise);
1914 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1915 #else
1916 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1917 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1918 #endif
1919
1920 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1921                            uint64_t addr, struct amdgpu_bo **bo,
1922                            struct amdgpu_bo_va_mapping **mapping);
1923
1924 #if defined(CONFIG_DRM_AMD_DC)
1925 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1926 #else
1927 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1928 #endif
1929
1930 #include "amdgpu_object.h"
1931 #endif