drivers/iommu/amd/iommu.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   4  * Author: Joerg Roedel <[email protected]>
   5  *         Leo Duran <[email protected]>
   6  */
   7
   8 #define pr_fmt(fmt)     "AMD-Vi: " fmt
   9 #define dev_fmt(fmt)    pr_fmt(fmt)
  10
  11 #include <linux/ratelimit.h>
  12 #include <linux/pci.h>
  13 #include <linux/acpi.h>
  14 #include <linux/pci-ats.h>
  15 #include <linux/bitmap.h>
  16 #include <linux/slab.h>
  17 #include <linux/debugfs.h>
  18 #include <linux/scatterlist.h>
  19 #include <linux/dma-map-ops.h>
  20 #include <linux/dma-direct.h>
  21 #include <linux/iommu-helper.h>
  22 #include <linux/delay.h>
  23 #include <linux/amd-iommu.h>
  24 #include <linux/notifier.h>
  25 #include <linux/export.h>
  26 #include <linux/irq.h>
  27 #include <linux/msi.h>
  28 #include <linux/irqdomain.h>
  29 #include <linux/percpu.h>
  30 #include <linux/io-pgtable.h>
  31 #include <linux/cc_platform.h>
  32 #include <asm/irq_remapping.h>
  33 #include <asm/io_apic.h>
  34 #include <asm/apic.h>
  35 #include <asm/hw_irq.h>
  36 #include <asm/proto.h>
  37 #include <asm/iommu.h>
  38 #include <asm/gart.h>
  39 #include <asm/dma.h>
  40
  41 #include "amd_iommu.h"
  42 #include "../dma-iommu.h"
  43 #include "../irq_remapping.h"
  44
  45 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  46
  47 #define LOOP_TIMEOUT    100000
  48
  49 /* IO virtual address start page frame number */
  50 #define IOVA_START_PFN          (1)
  51 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  52
  53 /* Reserved IOVA ranges */
  54 #define MSI_RANGE_START         (0xfee00000)
  55 #define MSI_RANGE_END           (0xfeefffff)
  56 #define HT_RANGE_START          (0xfd00000000ULL)
  57 #define HT_RANGE_END            (0xffffffffffULL)
  58
  59 #define DEFAULT_PGTABLE_LEVEL   PAGE_MODE_3_LEVEL
  60
  61 static DEFINE_SPINLOCK(pd_bitmap_lock);
  62
  63 LIST_HEAD(ioapic_map);
  64 LIST_HEAD(hpet_map);
  65 LIST_HEAD(acpihid_map);
  66
  67 const struct iommu_ops amd_iommu_ops;
  68
  69 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  70 int amd_iommu_max_glx_val = -1;
  71
  72 /*
  73  * general struct to manage commands send to an IOMMU
  74  */
  75 struct iommu_cmd {
  76         u32 data[4];
  77 };
  78
  79 struct kmem_cache *amd_iommu_irq_cache;
  80
  81 static void detach_device(struct device *dev);
  82 static int domain_enable_v2(struct protection_domain *domain, int pasids);
  83
  84 /****************************************************************************
  85  *
  86  * Helper functions
  87  *
  88  ****************************************************************************/
  89
  90 static inline int get_acpihid_device_id(struct device *dev,
  91                                         struct acpihid_map_entry **entry)
  92 {
  93         struct acpi_device *adev = ACPI_COMPANION(dev);
  94         struct acpihid_map_entry *p;
  95
  96         if (!adev)
  97                 return -ENODEV;
  98
  99         list_for_each_entry(p, &acpihid_map, list) {
 100                 if (acpi_dev_hid_uid_match(adev, p->hid,
 101                                            p->uid[0] ? p->uid : NULL)) {
 102                         if (entry)
 103                                 *entry = p;
 104                         return p->devid;
 105                 }
 106         }
 107         return -EINVAL;
 108 }
 109
 110 static inline int get_device_sbdf_id(struct device *dev)
 111 {
 112         int sbdf;
 113
 114         if (dev_is_pci(dev))
 115                 sbdf = get_pci_sbdf_id(to_pci_dev(dev));
 116         else
 117                 sbdf = get_acpihid_device_id(dev, NULL);
 118
 119         return sbdf;
 120 }
 121
 122 struct dev_table_entry *get_dev_table(struct amd_iommu *iommu)
 123 {
 124         struct dev_table_entry *dev_table;
 125         struct amd_iommu_pci_seg *pci_seg = iommu->pci_seg;
 126
 127         BUG_ON(pci_seg == NULL);
 128         dev_table = pci_seg->dev_table;
 129         BUG_ON(dev_table == NULL);
 130
 131         return dev_table;
 132 }
 133
 134 static inline u16 get_device_segment(struct device *dev)
 135 {
 136         u16 seg;
 137
 138         if (dev_is_pci(dev)) {
 139                 struct pci_dev *pdev = to_pci_dev(dev);
 140
 141                 seg = pci_domain_nr(pdev->bus);
 142         } else {
 143                 u32 devid = get_acpihid_device_id(dev, NULL);
 144
 145                 seg = PCI_SBDF_TO_SEGID(devid);
 146         }
 147
 148         return seg;
 149 }
 150
 151 /* Writes the specific IOMMU for a device into the PCI segment rlookup table */
 152 void amd_iommu_set_rlookup_table(struct amd_iommu *iommu, u16 devid)
 153 {
 154         struct amd_iommu_pci_seg *pci_seg = iommu->pci_seg;
 155
 156         pci_seg->rlookup_table[devid] = iommu;
 157 }
 158
 159 static struct amd_iommu *__rlookup_amd_iommu(u16 seg, u16 devid)
 160 {
 161         struct amd_iommu_pci_seg *pci_seg;
 162
 163         for_each_pci_segment(pci_seg) {
 164                 if (pci_seg->id == seg)
 165                         return pci_seg->rlookup_table[devid];
 166         }
 167         return NULL;
 168 }
 169
 170 static struct amd_iommu *rlookup_amd_iommu(struct device *dev)
 171 {
 172         u16 seg = get_device_segment(dev);
 173         int devid = get_device_sbdf_id(dev);
 174
 175         if (devid < 0)
 176                 return NULL;
 177         return __rlookup_amd_iommu(seg, PCI_SBDF_TO_DEVID(devid));
 178 }
 179
 180 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 181 {
 182         return container_of(dom, struct protection_domain, domain);
 183 }
 184
 185 static struct iommu_dev_data *alloc_dev_data(struct amd_iommu *iommu, u16 devid)
 186 {
 187         struct iommu_dev_data *dev_data;
 188         struct amd_iommu_pci_seg *pci_seg = iommu->pci_seg;
 189
 190         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 191         if (!dev_data)
 192                 return NULL;
 193
 194         spin_lock_init(&dev_data->lock);
 195         dev_data->devid = devid;
 196         ratelimit_default_init(&dev_data->rs);
 197
 198         llist_add(&dev_data->dev_data_list, &pci_seg->dev_data_list);
 199         return dev_data;
 200 }
 201
 202 static struct iommu_dev_data *search_dev_data(struct amd_iommu *iommu, u16 devid)
 203 {
 204         struct iommu_dev_data *dev_data;
 205         struct llist_node *node;
 206         struct amd_iommu_pci_seg *pci_seg = iommu->pci_seg;
 207
 208         if (llist_empty(&pci_seg->dev_data_list))
 209                 return NULL;
 210
 211         node = pci_seg->dev_data_list.first;
 212         llist_for_each_entry(dev_data, node, dev_data_list) {
 213                 if (dev_data->devid == devid)
 214                         return dev_data;
 215         }
 216
 217         return NULL;
 218 }
 219
 220 static int clone_alias(struct pci_dev *pdev, u16 alias, void *data)
 221 {
 222         struct amd_iommu *iommu;
 223         struct dev_table_entry *dev_table;
 224         u16 devid = pci_dev_id(pdev);
 225
 226         if (devid == alias)
 227                 return 0;
 228
 229         iommu = rlookup_amd_iommu(&pdev->dev);
 230         if (!iommu)
 231                 return 0;
 232
 233         amd_iommu_set_rlookup_table(iommu, alias);
 234         dev_table = get_dev_table(iommu);
 235         memcpy(dev_table[alias].data,
 236                dev_table[devid].data,
 237                sizeof(dev_table[alias].data));
 238
 239         return 0;
 240 }
 241
 242 static void clone_aliases(struct amd_iommu *iommu, struct device *dev)
 243 {
 244         struct pci_dev *pdev;
 245
 246         if (!dev_is_pci(dev))
 247                 return;
 248         pdev = to_pci_dev(dev);
 249
 250         /*
 251          * The IVRS alias stored in the alias table may not be
 252          * part of the PCI DMA aliases if it's bus differs
 253          * from the original device.
 254          */
 255         clone_alias(pdev, iommu->pci_seg->alias_table[pci_dev_id(pdev)], NULL);
 256
 257         pci_for_each_dma_alias(pdev, clone_alias, NULL);
 258 }
 259
 260 static void setup_aliases(struct amd_iommu *iommu, struct device *dev)
 261 {
 262         struct pci_dev *pdev = to_pci_dev(dev);
 263         struct amd_iommu_pci_seg *pci_seg = iommu->pci_seg;
 264         u16 ivrs_alias;
 265
 266         /* For ACPI HID devices, there are no aliases */
 267         if (!dev_is_pci(dev))
 268                 return;
 269
 270         /*
 271          * Add the IVRS alias to the pci aliases if it is on the same
 272          * bus. The IVRS table may know about a quirk that we don't.
 273          */
 274         ivrs_alias = pci_seg->alias_table[pci_dev_id(pdev)];
 275         if (ivrs_alias != pci_dev_id(pdev) &&
 276             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number)
 277                 pci_add_dma_alias(pdev, ivrs_alias & 0xff, 1);
 278
 279         clone_aliases(iommu, dev);
 280 }
 281
 282 static struct iommu_dev_data *find_dev_data(struct amd_iommu *iommu, u16 devid)
 283 {
 284         struct iommu_dev_data *dev_data;
 285
 286         dev_data = search_dev_data(iommu, devid);
 287
 288         if (dev_data == NULL) {
 289                 dev_data = alloc_dev_data(iommu, devid);
 290                 if (!dev_data)
 291                         return NULL;
 292
 293                 if (translation_pre_enabled(iommu))
 294                         dev_data->defer_attach = true;
 295         }
 296
 297         return dev_data;
 298 }
 299
 300 /*
 301 * Find or create an IOMMU group for a acpihid device.
 302 */
 303 static struct iommu_group *acpihid_device_group(struct device *dev)
 304 {
 305         struct acpihid_map_entry *p, *entry = NULL;
 306         int devid;
 307
 308         devid = get_acpihid_device_id(dev, &entry);
 309         if (devid < 0)
 310                 return ERR_PTR(devid);
 311
 312         list_for_each_entry(p, &acpihid_map, list) {
 313                 if ((devid == p->devid) && p->group)
 314                         entry->group = p->group;
 315         }
 316
 317         if (!entry->group)
 318                 entry->group = generic_device_group(dev);
 319         else
 320                 iommu_group_ref_get(entry->group);
 321
 322         return entry->group;
 323 }
 324
 325 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 326 {
 327         static const int caps[] = {
 328                 PCI_EXT_CAP_ID_PRI,
 329                 PCI_EXT_CAP_ID_PASID,
 330         };
 331         int i, pos;
 332
 333         if (!pci_ats_supported(pdev))
 334                 return false;
 335
 336         for (i = 0; i < 2; ++i) {
 337                 pos = pci_find_ext_capability(pdev, caps[i]);
 338                 if (pos == 0)
 339                         return false;
 340         }
 341
 342         return true;
 343 }
 344
 345 /*
 346  * This function checks if the driver got a valid device from the caller to
 347  * avoid dereferencing invalid pointers.
 348  */
 349 static bool check_device(struct device *dev)
 350 {
 351         struct amd_iommu_pci_seg *pci_seg;
 352         struct amd_iommu *iommu;
 353         int devid, sbdf;
 354
 355         if (!dev)
 356                 return false;
 357
 358         sbdf = get_device_sbdf_id(dev);
 359         if (sbdf < 0)
 360                 return false;
 361         devid = PCI_SBDF_TO_DEVID(sbdf);
 362
 363         iommu = rlookup_amd_iommu(dev);
 364         if (!iommu)
 365                 return false;
 366
 367         /* Out of our scope? */
 368         pci_seg = iommu->pci_seg;
 369         if (devid > pci_seg->last_bdf)
 370                 return false;
 371
 372         return true;
 373 }
 374
 375 static int iommu_init_device(struct amd_iommu *iommu, struct device *dev)
 376 {
 377         struct iommu_dev_data *dev_data;
 378         int devid, sbdf;
 379
 380         if (dev_iommu_priv_get(dev))
 381                 return 0;
 382
 383         sbdf = get_device_sbdf_id(dev);
 384         if (sbdf < 0)
 385                 return sbdf;
 386
 387         devid = PCI_SBDF_TO_DEVID(sbdf);
 388         dev_data = find_dev_data(iommu, devid);
 389         if (!dev_data)
 390                 return -ENOMEM;
 391
 392         dev_data->dev = dev;
 393         setup_aliases(iommu, dev);
 394
 395         /*
 396          * By default we use passthrough mode for IOMMUv2 capable device.
 397          * But if amd_iommu=force_isolation is set (e.g. to debug DMA to
 398          * invalid address), we ignore the capability for the device so
 399          * it'll be forced to go into translation mode.
 400          */
 401         if ((iommu_default_passthrough() || !amd_iommu_force_isolation) &&
 402             dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 403                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 404         }
 405
 406         dev_iommu_priv_set(dev, dev_data);
 407
 408         return 0;
 409 }
 410
 411 static void iommu_ignore_device(struct amd_iommu *iommu, struct device *dev)
 412 {
 413         struct amd_iommu_pci_seg *pci_seg = iommu->pci_seg;
 414         struct dev_table_entry *dev_table = get_dev_table(iommu);
 415         int devid, sbdf;
 416
 417         sbdf = get_device_sbdf_id(dev);
 418         if (sbdf < 0)
 419                 return;
 420
 421         devid = PCI_SBDF_TO_DEVID(sbdf);
 422         pci_seg->rlookup_table[devid] = NULL;
 423         memset(&dev_table[devid], 0, sizeof(struct dev_table_entry));
 424
 425         setup_aliases(iommu, dev);
 426 }
 427
 428 static void amd_iommu_uninit_device(struct device *dev)
 429 {
 430         struct iommu_dev_data *dev_data;
 431
 432         dev_data = dev_iommu_priv_get(dev);
 433         if (!dev_data)
 434                 return;
 435
 436         if (dev_data->domain)
 437                 detach_device(dev);
 438
 439         dev_iommu_priv_set(dev, NULL);
 440
 441         /*
 442          * We keep dev_data around for unplugged devices and reuse it when the
 443          * device is re-plugged - not doing so would introduce a ton of races.
 444          */
 445 }
 446
 447 /****************************************************************************
 448  *
 449  * Interrupt handling functions
 450  *
 451  ****************************************************************************/
 452
 453 static void dump_dte_entry(struct amd_iommu *iommu, u16 devid)
 454 {
 455         int i;
 456         struct dev_table_entry *dev_table = get_dev_table(iommu);
 457
 458         for (i = 0; i < 4; ++i)
 459                 pr_err("DTE[%d]: %016llx\n", i, dev_table[devid].data[i]);
 460 }
 461
 462 static void dump_command(unsigned long phys_addr)
 463 {
 464         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 465         int i;
 466
 467         for (i = 0; i < 4; ++i)
 468                 pr_err("CMD[%d]: %08x\n", i, cmd->data[i]);
 469 }
 470
 471 static void amd_iommu_report_rmp_hw_error(struct amd_iommu *iommu, volatile u32 *event)
 472 {
 473         struct iommu_dev_data *dev_data = NULL;
 474         int devid, vmg_tag, flags;
 475         struct pci_dev *pdev;
 476         u64 spa;
 477
 478         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 479         vmg_tag = (event[1]) & 0xFFFF;
 480         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 481         spa     = ((u64)event[3] << 32) | (event[2] & 0xFFFFFFF8);
 482
 483         pdev = pci_get_domain_bus_and_slot(iommu->pci_seg->id, PCI_BUS_NUM(devid),
 484                                            devid & 0xff);
 485         if (pdev)
 486                 dev_data = dev_iommu_priv_get(&pdev->dev);
 487
 488         if (dev_data) {
 489                 if (__ratelimit(&dev_data->rs)) {
 490                         pci_err(pdev, "Event logged [RMP_HW_ERROR vmg_tag=0x%04x, spa=0x%llx, flags=0x%04x]\n",
 491                                 vmg_tag, spa, flags);
 492                 }
 493         } else {
 494                 pr_err_ratelimited("Event logged [RMP_HW_ERROR device=%04x:%02x:%02x.%x, vmg_tag=0x%04x, spa=0x%llx, flags=0x%04x]\n",
 495                         iommu->pci_seg->id, PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 496                         vmg_tag, spa, flags);
 497         }
 498
 499         if (pdev)
 500                 pci_dev_put(pdev);
 501 }
 502
 503 static void amd_iommu_report_rmp_fault(struct amd_iommu *iommu, volatile u32 *event)
 504 {
 505         struct iommu_dev_data *dev_data = NULL;
 506         int devid, flags_rmp, vmg_tag, flags;
 507         struct pci_dev *pdev;
 508         u64 gpa;
 509
 510         devid     = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 511         flags_rmp = (event[0] >> EVENT_FLAGS_SHIFT) & 0xFF;
 512         vmg_tag   = (event[1]) & 0xFFFF;
 513         flags     = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 514         gpa       = ((u64)event[3] << 32) | event[2];
 515
 516         pdev = pci_get_domain_bus_and_slot(iommu->pci_seg->id, PCI_BUS_NUM(devid),
 517                                            devid & 0xff);
 518         if (pdev)
 519                 dev_data = dev_iommu_priv_get(&pdev->dev);
 520
 521         if (dev_data) {
 522                 if (__ratelimit(&dev_data->rs)) {
 523                         pci_err(pdev, "Event logged [RMP_PAGE_FAULT vmg_tag=0x%04x, gpa=0x%llx, flags_rmp=0x%04x, flags=0x%04x]\n",
 524                                 vmg_tag, gpa, flags_rmp, flags);
 525                 }
 526         } else {
 527                 pr_err_ratelimited("Event logged [RMP_PAGE_FAULT device=%04x:%02x:%02x.%x, vmg_tag=0x%04x, gpa=0x%llx, flags_rmp=0x%04x, flags=0x%04x]\n",
 528                         iommu->pci_seg->id, PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 529                         vmg_tag, gpa, flags_rmp, flags);
 530         }
 531
 532         if (pdev)
 533                 pci_dev_put(pdev);
 534 }
 535
 536 #define IS_IOMMU_MEM_TRANSACTION(flags)         \
 537         (((flags) & EVENT_FLAG_I) == 0)
 538
 539 #define IS_WRITE_REQUEST(flags)                 \
 540         ((flags) & EVENT_FLAG_RW)
 541
 542 static void amd_iommu_report_page_fault(struct amd_iommu *iommu,
 543                                         u16 devid, u16 domain_id,
 544                                         u64 address, int flags)
 545 {
 546         struct iommu_dev_data *dev_data = NULL;
 547         struct pci_dev *pdev;
 548
 549         pdev = pci_get_domain_bus_and_slot(iommu->pci_seg->id, PCI_BUS_NUM(devid),
 550                                            devid & 0xff);
 551         if (pdev)
 552                 dev_data = dev_iommu_priv_get(&pdev->dev);
 553
 554         if (dev_data) {
 555                 /*
 556                  * If this is a DMA fault (for which the I(nterrupt)
 557                  * bit will be unset), allow report_iommu_fault() to
 558                  * prevent logging it.
 559                  */
 560                 if (IS_IOMMU_MEM_TRANSACTION(flags)) {
 561                         /* Device not attached to domain properly */
 562                         if (dev_data->domain == NULL) {
 563                                 pr_err_ratelimited("Event logged [Device not attached to domain properly]\n");
 564                                 pr_err_ratelimited("  device=%04x:%02x:%02x.%x domain=0x%04x\n",
 565                                                    iommu->pci_seg->id, PCI_BUS_NUM(devid), PCI_SLOT(devid),
 566                                                    PCI_FUNC(devid), domain_id);
 567                                 goto out;
 568                         }
 569
 570                         if (!report_iommu_fault(&dev_data->domain->domain,
 571                                                 &pdev->dev, address,
 572                                                 IS_WRITE_REQUEST(flags) ?
 573                                                         IOMMU_FAULT_WRITE :
 574                                                         IOMMU_FAULT_READ))
 575                                 goto out;
 576                 }
 577
 578                 if (__ratelimit(&dev_data->rs)) {
 579                         pci_err(pdev, "Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%llx flags=0x%04x]\n",
 580                                 domain_id, address, flags);
 581                 }
 582         } else {
 583                 pr_err_ratelimited("Event logged [IO_PAGE_FAULT device=%04x:%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 584                         iommu->pci_seg->id, PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 585                         domain_id, address, flags);
 586         }
 587
 588 out:
 589         if (pdev)
 590                 pci_dev_put(pdev);
 591 }
 592
 593 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 594 {
 595         struct device *dev = iommu->iommu.dev;
 596         int type, devid, flags, tag;
 597         volatile u32 *event = __evt;
 598         int count = 0;
 599         u64 address;
 600         u32 pasid;
 601
 602 retry:
 603         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 604         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 605         pasid   = (event[0] & EVENT_DOMID_MASK_HI) |
 606                   (event[1] & EVENT_DOMID_MASK_LO);
 607         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 608         address = (u64)(((u64)event[3]) << 32) | event[2];
 609
 610         if (type == 0) {
 611                 /* Did we hit the erratum? */
 612                 if (++count == LOOP_TIMEOUT) {
 613                         pr_err("No event written to event log\n");
 614                         return;
 615                 }
 616                 udelay(1);
 617                 goto retry;
 618         }
 619
 620         if (type == EVENT_TYPE_IO_FAULT) {
 621                 amd_iommu_report_page_fault(iommu, devid, pasid, address, flags);
 622                 return;
 623         }
 624
 625         switch (type) {
 626         case EVENT_TYPE_ILL_DEV:
 627                 dev_err(dev, "Event logged [ILLEGAL_DEV_TABLE_ENTRY device=%04x:%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 628                         iommu->pci_seg->id, PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 629                         pasid, address, flags);
 630                 dump_dte_entry(iommu, devid);
 631                 break;
 632         case EVENT_TYPE_DEV_TAB_ERR:
 633                 dev_err(dev, "Event logged [DEV_TAB_HARDWARE_ERROR device=%04x:%02x:%02x.%x "
 634                         "address=0x%llx flags=0x%04x]\n",
 635                         iommu->pci_seg->id, PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 636                         address, flags);
 637                 break;
 638         case EVENT_TYPE_PAGE_TAB_ERR:
 639                 dev_err(dev, "Event logged [PAGE_TAB_HARDWARE_ERROR device=%04x:%02x:%02x.%x pasid=0x%04x address=0x%llx flags=0x%04x]\n",
 640                         iommu->pci_seg->id, PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 641                         pasid, address, flags);
 642                 break;
 643         case EVENT_TYPE_ILL_CMD:
 644                 dev_err(dev, "Event logged [ILLEGAL_COMMAND_ERROR address=0x%llx]\n", address);
 645                 dump_command(address);
 646                 break;
 647         case EVENT_TYPE_CMD_HARD_ERR:
 648                 dev_err(dev, "Event logged [COMMAND_HARDWARE_ERROR address=0x%llx flags=0x%04x]\n",
 649                         address, flags);
 650                 break;
 651         case EVENT_TYPE_IOTLB_INV_TO:
 652                 dev_err(dev, "Event logged [IOTLB_INV_TIMEOUT device=%04x:%02x:%02x.%x address=0x%llx]\n",
 653                         iommu->pci_seg->id, PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 654                         address);
 655                 break;
 656         case EVENT_TYPE_INV_DEV_REQ:
 657                 dev_err(dev, "Event logged [INVALID_DEVICE_REQUEST device=%04x:%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 658                         iommu->pci_seg->id, PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 659                         pasid, address, flags);
 660                 break;
 661         case EVENT_TYPE_RMP_FAULT:
 662                 amd_iommu_report_rmp_fault(iommu, event);
 663                 break;
 664         case EVENT_TYPE_RMP_HW_ERR:
 665                 amd_iommu_report_rmp_hw_error(iommu, event);
 666                 break;
 667         case EVENT_TYPE_INV_PPR_REQ:
 668                 pasid = PPR_PASID(*((u64 *)__evt));
 669                 tag = event[1] & 0x03FF;
 670                 dev_err(dev, "Event logged [INVALID_PPR_REQUEST device=%04x:%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x tag=0x%03x]\n",
 671                         iommu->pci_seg->id, PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 672                         pasid, address, flags, tag);
 673                 break;
 674         default:
 675                 dev_err(dev, "Event logged [UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 676                         event[0], event[1], event[2], event[3]);
 677         }
 678
 679         /*
 680          * To detect the hardware errata 732 we need to clear the
 681          * entry back to zero. This issue does not exist on SNP
 682          * enabled system. Also this buffer is not writeable on
 683          * SNP enabled system.
 684          */
 685         if (!amd_iommu_snp_en)
 686                 memset(__evt, 0, 4 * sizeof(u32));
 687 }
 688
 689 static void iommu_poll_events(struct amd_iommu *iommu)
 690 {
 691         u32 head, tail;
 692
 693         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 694         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 695
 696         while (head != tail) {
 697                 iommu_print_event(iommu, iommu->evt_buf + head);
 698                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 699         }
 700
 701         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 702 }
 703
 704 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 705 {
 706         struct amd_iommu_fault fault;
 707
 708         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 709                 pr_err_ratelimited("Unknown PPR request received\n");
 710                 return;
 711         }
 712
 713         fault.address   = raw[1];
 714         fault.pasid     = PPR_PASID(raw[0]);
 715         fault.sbdf      = PCI_SEG_DEVID_TO_SBDF(iommu->pci_seg->id, PPR_DEVID(raw[0]));
 716         fault.tag       = PPR_TAG(raw[0]);
 717         fault.flags     = PPR_FLAGS(raw[0]);
 718
 719         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 720 }
 721
 722 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 723 {
 724         u32 head, tail;
 725
 726         if (iommu->ppr_log == NULL)
 727                 return;
 728
 729         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 730         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 731
 732         while (head != tail) {
 733                 volatile u64 *raw;
 734                 u64 entry[2];
 735                 int i;
 736
 737                 raw = (u64 *)(iommu->ppr_log + head);
 738
 739                 /*
 740                  * Hardware bug: Interrupt may arrive before the entry is
 741                  * written to memory. If this happens we need to wait for the
 742                  * entry to arrive.
 743                  */
 744                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 745                         if (PPR_REQ_TYPE(raw[0]) != 0)
 746                                 break;
 747                         udelay(1);
 748                 }
 749
 750                 /* Avoid memcpy function-call overhead */
 751                 entry[0] = raw[0];
 752                 entry[1] = raw[1];
 753
 754                 /*
 755                  * To detect the hardware errata 733 we need to clear the
 756                  * entry back to zero. This issue does not exist on SNP
 757                  * enabled system. Also this buffer is not writeable on
 758                  * SNP enabled system.
 759                  */
 760                 if (!amd_iommu_snp_en)
 761                         raw[0] = raw[1] = 0UL;
 762
 763                 /* Update head pointer of hardware ring-buffer */
 764                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 765                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 766
 767                 /* Handle PPR entry */
 768                 iommu_handle_ppr_entry(iommu, entry);
 769
 770                 /* Refresh ring-buffer information */
 771                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 772                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 773         }
 774 }
 775
 776 #ifdef CONFIG_IRQ_REMAP
 777 static int (*iommu_ga_log_notifier)(u32);
 778
 779 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 780 {
 781         iommu_ga_log_notifier = notifier;
 782
 783         return 0;
 784 }
 785 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 786
 787 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 788 {
 789         u32 head, tail;
 790
 791         if (iommu->ga_log == NULL)
 792                 return;
 793
 794         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 795         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 796
 797         while (head != tail) {
 798                 volatile u64 *raw;
 799                 u64 log_entry;
 800
 801                 raw = (u64 *)(iommu->ga_log + head);
 802
 803                 /* Avoid memcpy function-call overhead */
 804                 log_entry = *raw;
 805
 806                 /* Update head pointer of hardware ring-buffer */
 807                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 808                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 809
 810                 /* Handle GA entry */
 811                 switch (GA_REQ_TYPE(log_entry)) {
 812                 case GA_GUEST_NR:
 813                         if (!iommu_ga_log_notifier)
 814                                 break;
 815
 816                         pr_debug("%s: devid=%#x, ga_tag=%#x\n",
 817                                  __func__, GA_DEVID(log_entry),
 818                                  GA_TAG(log_entry));
 819
 820                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 821                                 pr_err("GA log notifier failed.\n");
 822                         break;
 823                 default:
 824                         break;
 825                 }
 826         }
 827 }
 828
 829 static void
 830 amd_iommu_set_pci_msi_domain(struct device *dev, struct amd_iommu *iommu)
 831 {
 832         if (!irq_remapping_enabled || !dev_is_pci(dev) ||
 833             !pci_dev_has_default_msi_parent_domain(to_pci_dev(dev)))
 834                 return;
 835
 836         dev_set_msi_domain(dev, iommu->ir_domain);
 837 }
 838
 839 #else /* CONFIG_IRQ_REMAP */
 840 static inline void
 841 amd_iommu_set_pci_msi_domain(struct device *dev, struct amd_iommu *iommu) { }
 842 #endif /* !CONFIG_IRQ_REMAP */
 843
 844 #define AMD_IOMMU_INT_MASK      \
 845         (MMIO_STATUS_EVT_OVERFLOW_INT_MASK | \
 846          MMIO_STATUS_EVT_INT_MASK | \
 847          MMIO_STATUS_PPR_INT_MASK | \
 848          MMIO_STATUS_GALOG_INT_MASK)
 849
 850 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 851 {
 852         struct amd_iommu *iommu = (struct amd_iommu *) data;
 853         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 854
 855         while (status & AMD_IOMMU_INT_MASK) {
 856                 /* Enable interrupt sources again */
 857                 writel(AMD_IOMMU_INT_MASK,
 858                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 859
 860                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 861                         pr_devel("Processing IOMMU Event Log\n");
 862                         iommu_poll_events(iommu);
 863                 }
 864
 865                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 866                         pr_devel("Processing IOMMU PPR Log\n");
 867                         iommu_poll_ppr_log(iommu);
 868                 }
 869
 870 #ifdef CONFIG_IRQ_REMAP
 871                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 872                         pr_devel("Processing IOMMU GA Log\n");
 873                         iommu_poll_ga_log(iommu);
 874                 }
 875 #endif
 876
 877                 if (status & MMIO_STATUS_EVT_OVERFLOW_INT_MASK) {
 878                         pr_info_ratelimited("IOMMU event log overflow\n");
 879                         amd_iommu_restart_event_logging(iommu);
 880                 }
 881
 882                 /*
 883                  * Hardware bug: ERBT1312
 884                  * When re-enabling interrupt (by writing 1
 885                  * to clear the bit), the hardware might also try to set
 886                  * the interrupt bit in the event status register.
 887                  * In this scenario, the bit will be set, and disable
 888                  * subsequent interrupts.
 889                  *
 890                  * Workaround: The IOMMU driver should read back the
 891                  * status register and check if the interrupt bits are cleared.
 892                  * If not, driver will need to go through the interrupt handler
 893                  * again and re-clear the bits
 894                  */
 895                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 896         }
 897         return IRQ_HANDLED;
 898 }
 899
 900 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 901 {
 902         return IRQ_WAKE_THREAD;
 903 }
 904
 905 /****************************************************************************
 906  *
 907  * IOMMU command queuing functions
 908  *
 909  ****************************************************************************/
 910
 911 static int wait_on_sem(struct amd_iommu *iommu, u64 data)
 912 {
 913         int i = 0;
 914
 915         while (*iommu->cmd_sem != data && i < LOOP_TIMEOUT) {
 916                 udelay(1);
 917                 i += 1;
 918         }
 919
 920         if (i == LOOP_TIMEOUT) {
 921                 pr_alert("Completion-Wait loop timed out\n");
 922                 return -EIO;
 923         }
 924
 925         return 0;
 926 }
 927
 928 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 929                                struct iommu_cmd *cmd)
 930 {
 931         u8 *target;
 932         u32 tail;
 933
 934         /* Copy command to buffer */
 935         tail = iommu->cmd_buf_tail;
 936         target = iommu->cmd_buf + tail;
 937         memcpy(target, cmd, sizeof(*cmd));
 938
 939         tail = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 940         iommu->cmd_buf_tail = tail;
 941
 942         /* Tell the IOMMU about it */
 943         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 944 }
 945
 946 static void build_completion_wait(struct iommu_cmd *cmd,
 947                                   struct amd_iommu *iommu,
 948                                   u64 data)
 949 {
 950         u64 paddr = iommu_virt_to_phys((void *)iommu->cmd_sem);
 951
 952         memset(cmd, 0, sizeof(*cmd));
 953         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 954         cmd->data[1] = upper_32_bits(paddr);
 955         cmd->data[2] = lower_32_bits(data);
 956         cmd->data[3] = upper_32_bits(data);
 957         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 958 }
 959
 960 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 961 {
 962         memset(cmd, 0, sizeof(*cmd));
 963         cmd->data[0] = devid;
 964         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 965 }
 966
 967 /*
 968  * Builds an invalidation address which is suitable for one page or multiple
 969  * pages. Sets the size bit (S) as needed is more than one page is flushed.
 970  */
 971 static inline u64 build_inv_address(u64 address, size_t size)
 972 {
 973         u64 pages, end, msb_diff;
 974
 975         pages = iommu_num_pages(address, size, PAGE_SIZE);
 976
 977         if (pages == 1)
 978                 return address & PAGE_MASK;
 979
 980         end = address + size - 1;
 981
 982         /*
 983          * msb_diff would hold the index of the most significant bit that
 984          * flipped between the start and end.
 985          */
 986         msb_diff = fls64(end ^ address) - 1;
 987
 988         /*
 989          * Bits 63:52 are sign extended. If for some reason bit 51 is different
 990          * between the start and the end, invalidate everything.
 991          */
 992         if (unlikely(msb_diff > 51)) {
 993                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 994         } else {
 995                 /*
 996                  * The msb-bit must be clear on the address. Just set all the
 997                  * lower bits.
 998                  */
 999                 address |= (1ull << msb_diff) - 1;
1000         }
1001
1002         /* Clear bits 11:0 */
1003         address &= PAGE_MASK;
1004
1005         /* Set the size bit - we flush more than one 4kb page */
1006         return address | CMD_INV_IOMMU_PAGES_SIZE_MASK;
1007 }
1008
1009 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
1010                                   size_t size, u16 domid, int pde)
1011 {
1012         u64 inv_address = build_inv_address(address, size);
1013
1014         memset(cmd, 0, sizeof(*cmd));
1015         cmd->data[1] |= domid;
1016         cmd->data[2]  = lower_32_bits(inv_address);
1017         cmd->data[3]  = upper_32_bits(inv_address);
1018         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
1019         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
1020                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
1021 }
1022
1023 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
1024                                   u64 address, size_t size)
1025 {
1026         u64 inv_address = build_inv_address(address, size);
1027
1028         memset(cmd, 0, sizeof(*cmd));
1029         cmd->data[0]  = devid;
1030         cmd->data[0] |= (qdep & 0xff) << 24;
1031         cmd->data[1]  = devid;
1032         cmd->data[2]  = lower_32_bits(inv_address);
1033         cmd->data[3]  = upper_32_bits(inv_address);
1034         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
1035 }
1036
1037 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, u32 pasid,
1038                                   u64 address, bool size)
1039 {
1040         memset(cmd, 0, sizeof(*cmd));
1041
1042         address &= ~(0xfffULL);
1043
1044         cmd->data[0]  = pasid;
1045         cmd->data[1]  = domid;
1046         cmd->data[2]  = lower_32_bits(address);
1047         cmd->data[3]  = upper_32_bits(address);
1048         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
1049         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
1050         if (size)
1051                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
1052         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
1053 }
1054
1055 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, u32 pasid,
1056                                   int qdep, u64 address, bool size)
1057 {
1058         memset(cmd, 0, sizeof(*cmd));
1059
1060         address &= ~(0xfffULL);
1061
1062         cmd->data[0]  = devid;
1063         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
1064         cmd->data[0] |= (qdep  & 0xff) << 24;
1065         cmd->data[1]  = devid;
1066         cmd->data[1] |= (pasid & 0xff) << 16;
1067         cmd->data[2]  = lower_32_bits(address);
1068         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
1069         cmd->data[3]  = upper_32_bits(address);
1070         if (size)
1071                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
1072         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
1073 }
1074
1075 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, u32 pasid,
1076                                int status, int tag, bool gn)
1077 {
1078         memset(cmd, 0, sizeof(*cmd));
1079
1080         cmd->data[0]  = devid;
1081         if (gn) {
1082                 cmd->data[1]  = pasid;
1083                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
1084         }
1085         cmd->data[3]  = tag & 0x1ff;
1086         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1087
1088         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1089 }
1090
1091 static void build_inv_all(struct iommu_cmd *cmd)
1092 {
1093         memset(cmd, 0, sizeof(*cmd));
1094         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1095 }
1096
1097 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1098 {
1099         memset(cmd, 0, sizeof(*cmd));
1100         cmd->data[0] = devid;
1101         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1102 }
1103
1104 /*
1105  * Writes the command to the IOMMUs command buffer and informs the
1106  * hardware about the new command.
1107  */
1108 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1109                                       struct iommu_cmd *cmd,
1110                                       bool sync)
1111 {
1112         unsigned int count = 0;
1113         u32 left, next_tail;
1114
1115         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1116 again:
1117         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1118
1119         if (left <= 0x20) {
1120                 /* Skip udelay() the first time around */
1121                 if (count++) {
1122                         if (count == LOOP_TIMEOUT) {
1123                                 pr_err("Command buffer timeout\n");
1124                                 return -EIO;
1125                         }
1126
1127                         udelay(1);
1128                 }
1129
1130                 /* Update head and recheck remaining space */
1131                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1132                                             MMIO_CMD_HEAD_OFFSET);
1133
1134                 goto again;
1135         }
1136
1137         copy_cmd_to_buffer(iommu, cmd);
1138
1139         /* Do we need to make sure all commands are processed? */
1140         iommu->need_sync = sync;
1141
1142         return 0;
1143 }
1144
1145 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1146                                     struct iommu_cmd *cmd,
1147                                     bool sync)
1148 {
1149         unsigned long flags;
1150         int ret;
1151
1152         raw_spin_lock_irqsave(&iommu->lock, flags);
1153         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1154         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1155
1156         return ret;
1157 }
1158
1159 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1160 {
1161         return iommu_queue_command_sync(iommu, cmd, true);
1162 }
1163
1164 /*
1165  * This function queues a completion wait command into the command
1166  * buffer of an IOMMU
1167  */
1168 static int iommu_completion_wait(struct amd_iommu *iommu)
1169 {
1170         struct iommu_cmd cmd;
1171         unsigned long flags;
1172         int ret;
1173         u64 data;
1174
1175         if (!iommu->need_sync)
1176                 return 0;
1177
1178         raw_spin_lock_irqsave(&iommu->lock, flags);
1179
1180         data = ++iommu->cmd_sem_val;
1181         build_completion_wait(&cmd, iommu, data);
1182
1183         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1184         if (ret)
1185                 goto out_unlock;
1186
1187         ret = wait_on_sem(iommu, data);
1188
1189 out_unlock:
1190         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1191
1192         return ret;
1193 }
1194
1195 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1196 {
1197         struct iommu_cmd cmd;
1198
1199         build_inv_dte(&cmd, devid);
1200
1201         return iommu_queue_command(iommu, &cmd);
1202 }
1203
1204 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1205 {
1206         u32 devid;
1207         u16 last_bdf = iommu->pci_seg->last_bdf;
1208
1209         for (devid = 0; devid <= last_bdf; ++devid)
1210                 iommu_flush_dte(iommu, devid);
1211
1212         iommu_completion_wait(iommu);
1213 }
1214
1215 /*
1216  * This function uses heavy locking and may disable irqs for some time. But
1217  * this is no issue because it is only called during resume.
1218  */
1219 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1220 {
1221         u32 dom_id;
1222         u16 last_bdf = iommu->pci_seg->last_bdf;
1223
1224         for (dom_id = 0; dom_id <= last_bdf; ++dom_id) {
1225                 struct iommu_cmd cmd;
1226                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1227                                       dom_id, 1);
1228                 iommu_queue_command(iommu, &cmd);
1229         }
1230
1231         iommu_completion_wait(iommu);
1232 }
1233
1234 static void amd_iommu_flush_tlb_domid(struct amd_iommu *iommu, u32 dom_id)
1235 {
1236         struct iommu_cmd cmd;
1237
1238         build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1239                               dom_id, 1);
1240         iommu_queue_command(iommu, &cmd);
1241
1242         iommu_completion_wait(iommu);
1243 }
1244
1245 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1246 {
1247         struct iommu_cmd cmd;
1248
1249         build_inv_all(&cmd);
1250
1251         iommu_queue_command(iommu, &cmd);
1252         iommu_completion_wait(iommu);
1253 }
1254
1255 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1256 {
1257         struct iommu_cmd cmd;
1258
1259         build_inv_irt(&cmd, devid);
1260
1261         iommu_queue_command(iommu, &cmd);
1262 }
1263
1264 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1265 {
1266         u32 devid;
1267         u16 last_bdf = iommu->pci_seg->last_bdf;
1268
1269         for (devid = 0; devid <= last_bdf; devid++)
1270                 iommu_flush_irt(iommu, devid);
1271
1272         iommu_completion_wait(iommu);
1273 }
1274
1275 void iommu_flush_all_caches(struct amd_iommu *iommu)
1276 {
1277         if (iommu_feature(iommu, FEATURE_IA)) {
1278                 amd_iommu_flush_all(iommu);
1279         } else {
1280                 amd_iommu_flush_dte_all(iommu);
1281                 amd_iommu_flush_irt_all(iommu);
1282                 amd_iommu_flush_tlb_all(iommu);
1283         }
1284 }
1285
1286 /*
1287  * Command send function for flushing on-device TLB
1288  */
1289 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1290                               u64 address, size_t size)
1291 {
1292         struct amd_iommu *iommu;
1293         struct iommu_cmd cmd;
1294         int qdep;
1295
1296         qdep     = dev_data->ats.qdep;
1297         iommu    = rlookup_amd_iommu(dev_data->dev);
1298         if (!iommu)
1299                 return -EINVAL;
1300
1301         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1302
1303         return iommu_queue_command(iommu, &cmd);
1304 }
1305
1306 static int device_flush_dte_alias(struct pci_dev *pdev, u16 alias, void *data)
1307 {
1308         struct amd_iommu *iommu = data;
1309
1310         return iommu_flush_dte(iommu, alias);
1311 }
1312
1313 /*
1314  * Command send function for invalidating a device table entry
1315  */
1316 static int device_flush_dte(struct iommu_dev_data *dev_data)
1317 {
1318         struct amd_iommu *iommu;
1319         struct pci_dev *pdev = NULL;
1320         struct amd_iommu_pci_seg *pci_seg;
1321         u16 alias;
1322         int ret;
1323
1324         iommu = rlookup_amd_iommu(dev_data->dev);
1325         if (!iommu)
1326                 return -EINVAL;
1327
1328         if (dev_is_pci(dev_data->dev))
1329                 pdev = to_pci_dev(dev_data->dev);
1330
1331         if (pdev)
1332                 ret = pci_for_each_dma_alias(pdev,
1333                                              device_flush_dte_alias, iommu);
1334         else
1335                 ret = iommu_flush_dte(iommu, dev_data->devid);
1336         if (ret)
1337                 return ret;
1338
1339         pci_seg = iommu->pci_seg;
1340         alias = pci_seg->alias_table[dev_data->devid];
1341         if (alias != dev_data->devid) {
1342                 ret = iommu_flush_dte(iommu, alias);
1343                 if (ret)
1344                         return ret;
1345         }
1346
1347         if (dev_data->ats.enabled)
1348                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1349
1350         return ret;
1351 }
1352
1353 /*
1354  * TLB invalidation function which is called from the mapping functions.
1355  * It invalidates a single PTE if the range to flush is within a single
1356  * page. Otherwise it flushes the whole TLB of the IOMMU.
1357  */
1358 static void __domain_flush_pages(struct protection_domain *domain,
1359                                  u64 address, size_t size, int pde)
1360 {
1361         struct iommu_dev_data *dev_data;
1362         struct iommu_cmd cmd;
1363         int ret = 0, i;
1364
1365         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1366
1367         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1368                 if (!domain->dev_iommu[i])
1369                         continue;
1370
1371                 /*
1372                  * Devices of this domain are behind this IOMMU
1373                  * We need a TLB flush
1374                  */
1375                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1376         }
1377
1378         list_for_each_entry(dev_data, &domain->dev_list, list) {
1379
1380                 if (!dev_data->ats.enabled)
1381                         continue;
1382
1383                 ret |= device_flush_iotlb(dev_data, address, size);
1384         }
1385
1386         WARN_ON(ret);
1387 }
1388
1389 static void domain_flush_pages(struct protection_domain *domain,
1390                                u64 address, size_t size, int pde)
1391 {
1392         if (likely(!amd_iommu_np_cache)) {
1393                 __domain_flush_pages(domain, address, size, pde);
1394                 return;
1395         }
1396
1397         /*
1398          * When NpCache is on, we infer that we run in a VM and use a vIOMMU.
1399          * In such setups it is best to avoid flushes of ranges which are not
1400          * naturally aligned, since it would lead to flushes of unmodified
1401          * PTEs. Such flushes would require the hypervisor to do more work than
1402          * necessary. Therefore, perform repeated flushes of aligned ranges
1403          * until you cover the range. Each iteration flushes the smaller
1404          * between the natural alignment of the address that we flush and the
1405          * greatest naturally aligned region that fits in the range.
1406          */
1407         while (size != 0) {
1408                 int addr_alignment = __ffs(address);
1409                 int size_alignment = __fls(size);
1410                 int min_alignment;
1411                 size_t flush_size;
1412
1413                 /*
1414                  * size is always non-zero, but address might be zero, causing
1415                  * addr_alignment to be negative. As the casting of the
1416                  * argument in __ffs(address) to long might trim the high bits
1417                  * of the address on x86-32, cast to long when doing the check.
1418                  */
1419                 if (likely((unsigned long)address != 0))
1420                         min_alignment = min(addr_alignment, size_alignment);
1421                 else
1422                         min_alignment = size_alignment;
1423
1424                 flush_size = 1ul << min_alignment;
1425
1426                 __domain_flush_pages(domain, address, flush_size, pde);
1427                 address += flush_size;
1428                 size -= flush_size;
1429         }
1430 }
1431
1432 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1433 void amd_iommu_domain_flush_tlb_pde(struct protection_domain *domain)
1434 {
1435         domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1436 }
1437
1438 void amd_iommu_domain_flush_complete(struct protection_domain *domain)
1439 {
1440         int i;
1441
1442         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1443                 if (domain && !domain->dev_iommu[i])
1444                         continue;
1445
1446                 /*
1447                  * Devices of this domain are behind this IOMMU
1448                  * We need to wait for completion of all commands.
1449                  */
1450                 iommu_completion_wait(amd_iommus[i]);
1451         }
1452 }
1453
1454 /* Flush the not present cache if it exists */
1455 static void domain_flush_np_cache(struct protection_domain *domain,
1456                 dma_addr_t iova, size_t size)
1457 {
1458         if (unlikely(amd_iommu_np_cache)) {
1459                 unsigned long flags;
1460
1461                 spin_lock_irqsave(&domain->lock, flags);
1462                 domain_flush_pages(domain, iova, size, 1);
1463                 amd_iommu_domain_flush_complete(domain);
1464                 spin_unlock_irqrestore(&domain->lock, flags);
1465         }
1466 }
1467
1468
1469 /*
1470  * This function flushes the DTEs for all devices in domain
1471  */
1472 static void domain_flush_devices(struct protection_domain *domain)
1473 {
1474         struct iommu_dev_data *dev_data;
1475
1476         list_for_each_entry(dev_data, &domain->dev_list, list)
1477                 device_flush_dte(dev_data);
1478 }
1479
1480 /****************************************************************************
1481  *
1482  * The next functions belong to the domain allocation. A domain is
1483  * allocated for every IOMMU as the default domain. If device isolation
1484  * is enabled, every device get its own domain. The most important thing
1485  * about domains is the page table mapping the DMA address space they
1486  * contain.
1487  *
1488  ****************************************************************************/
1489
1490 static u16 domain_id_alloc(void)
1491 {
1492         int id;
1493
1494         spin_lock(&pd_bitmap_lock);
1495         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1496         BUG_ON(id == 0);
1497         if (id > 0 && id < MAX_DOMAIN_ID)
1498                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1499         else
1500                 id = 0;
1501         spin_unlock(&pd_bitmap_lock);
1502
1503         return id;
1504 }
1505
1506 static void domain_id_free(int id)
1507 {
1508         spin_lock(&pd_bitmap_lock);
1509         if (id > 0 && id < MAX_DOMAIN_ID)
1510                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1511         spin_unlock(&pd_bitmap_lock);
1512 }
1513
1514 static void free_gcr3_tbl_level1(u64 *tbl)
1515 {
1516         u64 *ptr;
1517         int i;
1518
1519         for (i = 0; i < 512; ++i) {
1520                 if (!(tbl[i] & GCR3_VALID))
1521                         continue;
1522
1523                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1524
1525                 free_page((unsigned long)ptr);
1526         }
1527 }
1528
1529 static void free_gcr3_tbl_level2(u64 *tbl)
1530 {
1531         u64 *ptr;
1532         int i;
1533
1534         for (i = 0; i < 512; ++i) {
1535                 if (!(tbl[i] & GCR3_VALID))
1536                         continue;
1537
1538                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1539
1540                 free_gcr3_tbl_level1(ptr);
1541         }
1542 }
1543
1544 static void free_gcr3_table(struct protection_domain *domain)
1545 {
1546         if (domain->glx == 2)
1547                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1548         else if (domain->glx == 1)
1549                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1550         else
1551                 BUG_ON(domain->glx != 0);
1552
1553         free_page((unsigned long)domain->gcr3_tbl);
1554 }
1555
1556 static void set_dte_entry(struct amd_iommu *iommu, u16 devid,
1557                           struct protection_domain *domain, bool ats, bool ppr)
1558 {
1559         u64 pte_root = 0;
1560         u64 flags = 0;
1561         u32 old_domid;
1562         struct dev_table_entry *dev_table = get_dev_table(iommu);
1563
1564         if (domain->iop.mode != PAGE_MODE_NONE)
1565                 pte_root = iommu_virt_to_phys(domain->iop.root);
1566
1567         pte_root |= (domain->iop.mode & DEV_ENTRY_MODE_MASK)
1568                     << DEV_ENTRY_MODE_SHIFT;
1569
1570         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V;
1571
1572         /*
1573          * When SNP is enabled, Only set TV bit when IOMMU
1574          * page translation is in use.
1575          */
1576         if (!amd_iommu_snp_en || (domain->id != 0))
1577                 pte_root |= DTE_FLAG_TV;
1578
1579         flags = dev_table[devid].data[1];
1580
1581         if (ats)
1582                 flags |= DTE_FLAG_IOTLB;
1583
1584         if (ppr) {
1585                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1586                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1587         }
1588
1589         if (domain->flags & PD_IOMMUV2_MASK) {
1590                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1591                 u64 glx  = domain->glx;
1592                 u64 tmp;
1593
1594                 pte_root |= DTE_FLAG_GV;
1595                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1596
1597                 /* First mask out possible old values for GCR3 table */
1598                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1599                 flags    &= ~tmp;
1600
1601                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1602                 flags    &= ~tmp;
1603
1604                 /* Encode GCR3 table into DTE */
1605                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1606                 pte_root |= tmp;
1607
1608                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1609                 flags    |= tmp;
1610
1611                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1612                 flags    |= tmp;
1613
1614                 if (domain->flags & PD_GIOV_MASK)
1615                         pte_root |= DTE_FLAG_GIOV;
1616         }
1617
1618         flags &= ~DEV_DOMID_MASK;
1619         flags |= domain->id;
1620
1621         old_domid = dev_table[devid].data[1] & DEV_DOMID_MASK;
1622         dev_table[devid].data[1]  = flags;
1623         dev_table[devid].data[0]  = pte_root;
1624
1625         /*
1626          * A kdump kernel might be replacing a domain ID that was copied from
1627          * the previous kernel--if so, it needs to flush the translation cache
1628          * entries for the old domain ID that is being overwritten
1629          */
1630         if (old_domid) {
1631                 amd_iommu_flush_tlb_domid(iommu, old_domid);
1632         }
1633 }
1634
1635 static void clear_dte_entry(struct amd_iommu *iommu, u16 devid)
1636 {
1637         struct dev_table_entry *dev_table = get_dev_table(iommu);
1638
1639         /* remove entry from the device table seen by the hardware */
1640         dev_table[devid].data[0]  = DTE_FLAG_V;
1641
1642         if (!amd_iommu_snp_en)
1643                 dev_table[devid].data[0] |= DTE_FLAG_TV;
1644
1645         dev_table[devid].data[1] &= DTE_FLAG_MASK;
1646
1647         amd_iommu_apply_erratum_63(iommu, devid);
1648 }
1649
1650 static void do_attach(struct iommu_dev_data *dev_data,
1651                       struct protection_domain *domain)
1652 {
1653         struct amd_iommu *iommu;
1654         bool ats;
1655
1656         iommu = rlookup_amd_iommu(dev_data->dev);
1657         if (!iommu)
1658                 return;
1659         ats   = dev_data->ats.enabled;
1660
1661         /* Update data structures */
1662         dev_data->domain = domain;
1663         list_add(&dev_data->list, &domain->dev_list);
1664
1665         /* Do reference counting */
1666         domain->dev_iommu[iommu->index] += 1;
1667         domain->dev_cnt                 += 1;
1668
1669         /* Override supported page sizes */
1670         if (domain->flags & PD_GIOV_MASK)
1671                 domain->domain.pgsize_bitmap = AMD_IOMMU_PGSIZES_V2;
1672
1673         /* Update device table */
1674         set_dte_entry(iommu, dev_data->devid, domain,
1675                       ats, dev_data->iommu_v2);
1676         clone_aliases(iommu, dev_data->dev);
1677
1678         device_flush_dte(dev_data);
1679 }
1680
1681 static void do_detach(struct iommu_dev_data *dev_data)
1682 {
1683         struct protection_domain *domain = dev_data->domain;
1684         struct amd_iommu *iommu;
1685
1686         iommu = rlookup_amd_iommu(dev_data->dev);
1687         if (!iommu)
1688                 return;
1689
1690         /* Update data structures */
1691         dev_data->domain = NULL;
1692         list_del(&dev_data->list);
1693         clear_dte_entry(iommu, dev_data->devid);
1694         clone_aliases(iommu, dev_data->dev);
1695
1696         /* Flush the DTE entry */
1697         device_flush_dte(dev_data);
1698
1699         /* Flush IOTLB */
1700         amd_iommu_domain_flush_tlb_pde(domain);
1701
1702         /* Wait for the flushes to finish */
1703         amd_iommu_domain_flush_complete(domain);
1704
1705         /* decrease reference counters - needs to happen after the flushes */
1706         domain->dev_iommu[iommu->index] -= 1;
1707         domain->dev_cnt                 -= 1;
1708 }
1709
1710 static void pdev_iommuv2_disable(struct pci_dev *pdev)
1711 {
1712         pci_disable_ats(pdev);
1713         pci_disable_pri(pdev);
1714         pci_disable_pasid(pdev);
1715 }
1716
1717 static int pdev_pri_ats_enable(struct pci_dev *pdev)
1718 {
1719         int ret;
1720
1721         /* Only allow access to user-accessible pages */
1722         ret = pci_enable_pasid(pdev, 0);
1723         if (ret)
1724                 return ret;
1725
1726         /* First reset the PRI state of the device */
1727         ret = pci_reset_pri(pdev);
1728         if (ret)
1729                 goto out_err_pasid;
1730
1731         /* Enable PRI */
1732         /* FIXME: Hardcode number of outstanding requests for now */
1733         ret = pci_enable_pri(pdev, 32);
1734         if (ret)
1735                 goto out_err_pasid;
1736
1737         ret = pci_enable_ats(pdev, PAGE_SHIFT);
1738         if (ret)
1739                 goto out_err_pri;
1740
1741         return 0;
1742
1743 out_err_pri:
1744         pci_disable_pri(pdev);
1745
1746 out_err_pasid:
1747         pci_disable_pasid(pdev);
1748
1749         return ret;
1750 }
1751
1752 /*
1753  * If a device is not yet associated with a domain, this function makes the
1754  * device visible in the domain
1755  */
1756 static int attach_device(struct device *dev,
1757                          struct protection_domain *domain)
1758 {
1759         struct iommu_dev_data *dev_data;
1760         struct pci_dev *pdev;
1761         unsigned long flags;
1762         int ret;
1763
1764         spin_lock_irqsave(&domain->lock, flags);
1765
1766         dev_data = dev_iommu_priv_get(dev);
1767
1768         spin_lock(&dev_data->lock);
1769
1770         ret = -EBUSY;
1771         if (dev_data->domain != NULL)
1772                 goto out;
1773
1774         if (!dev_is_pci(dev))
1775                 goto skip_ats_check;
1776
1777         pdev = to_pci_dev(dev);
1778         if (domain->flags & PD_IOMMUV2_MASK) {
1779                 struct iommu_domain *def_domain = iommu_get_dma_domain(dev);
1780
1781                 ret = -EINVAL;
1782
1783                 /*
1784                  * In case of using AMD_IOMMU_V1 page table mode and the device
1785                  * is enabling for PPR/ATS support (using v2 table),
1786                  * we need to make sure that the domain type is identity map.
1787                  */
1788                 if ((amd_iommu_pgtable == AMD_IOMMU_V1) &&
1789                     def_domain->type != IOMMU_DOMAIN_IDENTITY) {
1790                         goto out;
1791                 }
1792
1793                 if (dev_data->iommu_v2) {
1794                         if (pdev_pri_ats_enable(pdev) != 0)
1795                                 goto out;
1796
1797                         dev_data->ats.enabled = true;
1798                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
1799                         dev_data->pri_tlp     = pci_prg_resp_pasid_required(pdev);
1800                 }
1801         } else if (amd_iommu_iotlb_sup &&
1802                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
1803                 dev_data->ats.enabled = true;
1804                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
1805         }
1806
1807 skip_ats_check:
1808         ret = 0;
1809
1810         do_attach(dev_data, domain);
1811
1812         /*
1813          * We might boot into a crash-kernel here. The crashed kernel
1814          * left the caches in the IOMMU dirty. So we have to flush
1815          * here to evict all dirty stuff.
1816          */
1817         amd_iommu_domain_flush_tlb_pde(domain);
1818
1819         amd_iommu_domain_flush_complete(domain);
1820
1821 out:
1822         spin_unlock(&dev_data->lock);
1823
1824         spin_unlock_irqrestore(&domain->lock, flags);
1825
1826         return ret;
1827 }
1828
1829 /*
1830  * Removes a device from a protection domain (with devtable_lock held)
1831  */
1832 static void detach_device(struct device *dev)
1833 {
1834         struct protection_domain *domain;
1835         struct iommu_dev_data *dev_data;
1836         unsigned long flags;
1837
1838         dev_data = dev_iommu_priv_get(dev);
1839         domain   = dev_data->domain;
1840
1841         spin_lock_irqsave(&domain->lock, flags);
1842
1843         spin_lock(&dev_data->lock);
1844
1845         /*
1846          * First check if the device is still attached. It might already
1847          * be detached from its domain because the generic
1848          * iommu_detach_group code detached it and we try again here in
1849          * our alias handling.
1850          */
1851         if (WARN_ON(!dev_data->domain))
1852                 goto out;
1853
1854         do_detach(dev_data);
1855
1856         if (!dev_is_pci(dev))
1857                 goto out;
1858
1859         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
1860                 pdev_iommuv2_disable(to_pci_dev(dev));
1861         else if (dev_data->ats.enabled)
1862                 pci_disable_ats(to_pci_dev(dev));
1863
1864         dev_data->ats.enabled = false;
1865
1866 out:
1867         spin_unlock(&dev_data->lock);
1868
1869         spin_unlock_irqrestore(&domain->lock, flags);
1870 }
1871
1872 static struct iommu_device *amd_iommu_probe_device(struct device *dev)
1873 {
1874         struct iommu_device *iommu_dev;
1875         struct amd_iommu *iommu;
1876         int ret;
1877
1878         if (!check_device(dev))
1879                 return ERR_PTR(-ENODEV);
1880
1881         iommu = rlookup_amd_iommu(dev);
1882         if (!iommu)
1883                 return ERR_PTR(-ENODEV);
1884
1885         /* Not registered yet? */
1886         if (!iommu->iommu.ops)
1887                 return ERR_PTR(-ENODEV);
1888
1889         if (dev_iommu_priv_get(dev))
1890                 return &iommu->iommu;
1891
1892         ret = iommu_init_device(iommu, dev);
1893         if (ret) {
1894                 if (ret != -ENOTSUPP)
1895                         dev_err(dev, "Failed to initialize - trying to proceed anyway\n");
1896                 iommu_dev = ERR_PTR(ret);
1897                 iommu_ignore_device(iommu, dev);
1898         } else {
1899                 amd_iommu_set_pci_msi_domain(dev, iommu);
1900                 iommu_dev = &iommu->iommu;
1901         }
1902
1903         iommu_completion_wait(iommu);
1904
1905         return iommu_dev;
1906 }
1907
1908 static void amd_iommu_probe_finalize(struct device *dev)
1909 {
1910         /* Domains are initialized for this device - have a look what we ended up with */
1911         set_dma_ops(dev, NULL);
1912         iommu_setup_dma_ops(dev, 0, U64_MAX);
1913 }
1914
1915 static void amd_iommu_release_device(struct device *dev)
1916 {
1917         struct amd_iommu *iommu;
1918
1919         if (!check_device(dev))
1920                 return;
1921
1922         iommu = rlookup_amd_iommu(dev);
1923         if (!iommu)
1924                 return;
1925
1926         amd_iommu_uninit_device(dev);
1927         iommu_completion_wait(iommu);
1928 }
1929
1930 static struct iommu_group *amd_iommu_device_group(struct device *dev)
1931 {
1932         if (dev_is_pci(dev))
1933                 return pci_device_group(dev);
1934
1935         return acpihid_device_group(dev);
1936 }
1937
1938 /*****************************************************************************
1939  *
1940  * The next functions belong to the dma_ops mapping/unmapping code.
1941  *
1942  *****************************************************************************/
1943
1944 static void update_device_table(struct protection_domain *domain)
1945 {
1946         struct iommu_dev_data *dev_data;
1947
1948         list_for_each_entry(dev_data, &domain->dev_list, list) {
1949                 struct amd_iommu *iommu = rlookup_amd_iommu(dev_data->dev);
1950
1951                 if (!iommu)
1952                         continue;
1953                 set_dte_entry(iommu, dev_data->devid, domain,
1954                               dev_data->ats.enabled, dev_data->iommu_v2);
1955                 clone_aliases(iommu, dev_data->dev);
1956         }
1957 }
1958
1959 void amd_iommu_update_and_flush_device_table(struct protection_domain *domain)
1960 {
1961         update_device_table(domain);
1962         domain_flush_devices(domain);
1963 }
1964
1965 void amd_iommu_domain_update(struct protection_domain *domain)
1966 {
1967         /* Update device table */
1968         amd_iommu_update_and_flush_device_table(domain);
1969
1970         /* Flush domain TLB(s) and wait for completion */
1971         amd_iommu_domain_flush_tlb_pde(domain);
1972         amd_iommu_domain_flush_complete(domain);
1973 }
1974
1975 /*****************************************************************************
1976  *
1977  * The following functions belong to the exported interface of AMD IOMMU
1978  *
1979  * This interface allows access to lower level functions of the IOMMU
1980  * like protection domain handling and assignement of devices to domains
1981  * which is not possible with the dma_ops interface.
1982  *
1983  *****************************************************************************/
1984
1985 static void cleanup_domain(struct protection_domain *domain)
1986 {
1987         struct iommu_dev_data *entry;
1988         unsigned long flags;
1989
1990         spin_lock_irqsave(&domain->lock, flags);
1991
1992         while (!list_empty(&domain->dev_list)) {
1993                 entry = list_first_entry(&domain->dev_list,
1994                                          struct iommu_dev_data, list);
1995                 BUG_ON(!entry->domain);
1996                 do_detach(entry);
1997         }
1998
1999         spin_unlock_irqrestore(&domain->lock, flags);
2000 }
2001
2002 static void protection_domain_free(struct protection_domain *domain)
2003 {
2004         if (!domain)
2005                 return;
2006
2007         if (domain->iop.pgtbl_cfg.tlb)
2008                 free_io_pgtable_ops(&domain->iop.iop.ops);
2009
2010         if (domain->id)
2011                 domain_id_free(domain->id);
2012
2013         kfree(domain);
2014 }
2015
2016 static int protection_domain_init_v1(struct protection_domain *domain, int mode)
2017 {
2018         u64 *pt_root = NULL;
2019
2020         BUG_ON(mode < PAGE_MODE_NONE || mode > PAGE_MODE_6_LEVEL);
2021
2022         spin_lock_init(&domain->lock);
2023         domain->id = domain_id_alloc();
2024         if (!domain->id)
2025                 return -ENOMEM;
2026         INIT_LIST_HEAD(&domain->dev_list);
2027
2028         if (mode != PAGE_MODE_NONE) {
2029                 pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2030                 if (!pt_root) {
2031                         domain_id_free(domain->id);
2032                         return -ENOMEM;
2033                 }
2034         }
2035
2036         amd_iommu_domain_set_pgtable(domain, pt_root, mode);
2037
2038         return 0;
2039 }
2040
2041 static int protection_domain_init_v2(struct protection_domain *domain)
2042 {
2043         spin_lock_init(&domain->lock);
2044         domain->id = domain_id_alloc();
2045         if (!domain->id)
2046                 return -ENOMEM;
2047         INIT_LIST_HEAD(&domain->dev_list);
2048
2049         domain->flags |= PD_GIOV_MASK;
2050
2051         if (domain_enable_v2(domain, 1)) {
2052                 domain_id_free(domain->id);
2053                 return -ENOMEM;
2054         }
2055
2056         return 0;
2057 }
2058
2059 static struct protection_domain *protection_domain_alloc(unsigned int type)
2060 {
2061         struct io_pgtable_ops *pgtbl_ops;
2062         struct protection_domain *domain;
2063         int pgtable = amd_iommu_pgtable;
2064         int mode = DEFAULT_PGTABLE_LEVEL;
2065         int ret;
2066
2067         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2068         if (!domain)
2069                 return NULL;
2070
2071         /*
2072          * Force IOMMU v1 page table when iommu=pt and
2073          * when allocating domain for pass-through devices.
2074          */
2075         if (type == IOMMU_DOMAIN_IDENTITY) {
2076                 pgtable = AMD_IOMMU_V1;
2077                 mode = PAGE_MODE_NONE;
2078         } else if (type == IOMMU_DOMAIN_UNMANAGED) {
2079                 pgtable = AMD_IOMMU_V1;
2080         }
2081
2082         switch (pgtable) {
2083         case AMD_IOMMU_V1:
2084                 ret = protection_domain_init_v1(domain, mode);
2085                 break;
2086         case AMD_IOMMU_V2:
2087                 ret = protection_domain_init_v2(domain);
2088                 break;
2089         default:
2090                 ret = -EINVAL;
2091         }
2092
2093         if (ret)
2094                 goto out_err;
2095
2096         /* No need to allocate io pgtable ops in passthrough mode */
2097         if (type == IOMMU_DOMAIN_IDENTITY)
2098                 return domain;
2099
2100         pgtbl_ops = alloc_io_pgtable_ops(pgtable, &domain->iop.pgtbl_cfg, domain);
2101         if (!pgtbl_ops) {
2102                 domain_id_free(domain->id);
2103                 goto out_err;
2104         }
2105
2106         return domain;
2107 out_err:
2108         kfree(domain);
2109         return NULL;
2110 }
2111
2112 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2113 {
2114         struct protection_domain *domain;
2115
2116         /*
2117          * Since DTE[Mode]=0 is prohibited on SNP-enabled system,
2118          * default to use IOMMU_DOMAIN_DMA[_FQ].
2119          */
2120         if (amd_iommu_snp_en && (type == IOMMU_DOMAIN_IDENTITY))
2121                 return NULL;
2122
2123         domain = protection_domain_alloc(type);
2124         if (!domain)
2125                 return NULL;
2126
2127         domain->domain.geometry.aperture_start = 0;
2128         domain->domain.geometry.aperture_end   = ~0ULL;
2129         domain->domain.geometry.force_aperture = true;
2130
2131         return &domain->domain;
2132 }
2133
2134 static void amd_iommu_domain_free(struct iommu_domain *dom)
2135 {
2136         struct protection_domain *domain;
2137
2138         domain = to_pdomain(dom);
2139
2140         if (domain->dev_cnt > 0)
2141                 cleanup_domain(domain);
2142
2143         BUG_ON(domain->dev_cnt != 0);
2144
2145         if (!dom)
2146                 return;
2147
2148         if (domain->flags & PD_IOMMUV2_MASK)
2149                 free_gcr3_table(domain);
2150
2151         protection_domain_free(domain);
2152 }
2153
2154 static int amd_iommu_attach_device(struct iommu_domain *dom,
2155                                    struct device *dev)
2156 {
2157         struct iommu_dev_data *dev_data = dev_iommu_priv_get(dev);
2158         struct protection_domain *domain = to_pdomain(dom);
2159         struct amd_iommu *iommu = rlookup_amd_iommu(dev);
2160         int ret;
2161
2162         /*
2163          * Skip attach device to domain if new domain is same as
2164          * devices current domain
2165          */
2166         if (dev_data->domain == domain)
2167                 return 0;
2168
2169         dev_data->defer_attach = false;
2170
2171         if (dev_data->domain)
2172                 detach_device(dev);
2173
2174         ret = attach_device(dev, domain);
2175
2176 #ifdef CONFIG_IRQ_REMAP
2177         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
2178                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
2179                         dev_data->use_vapic = 1;
2180                 else
2181                         dev_data->use_vapic = 0;
2182         }
2183 #endif
2184
2185         iommu_completion_wait(iommu);
2186
2187         return ret;
2188 }
2189
2190 static void amd_iommu_iotlb_sync_map(struct iommu_domain *dom,
2191                                      unsigned long iova, size_t size)
2192 {
2193         struct protection_domain *domain = to_pdomain(dom);
2194         struct io_pgtable_ops *ops = &domain->iop.iop.ops;
2195
2196         if (ops->map_pages)
2197                 domain_flush_np_cache(domain, iova, size);
2198 }
2199
2200 static int amd_iommu_map_pages(struct iommu_domain *dom, unsigned long iova,
2201                                phys_addr_t paddr, size_t pgsize, size_t pgcount,
2202                                int iommu_prot, gfp_t gfp, size_t *mapped)
2203 {
2204         struct protection_domain *domain = to_pdomain(dom);
2205         struct io_pgtable_ops *ops = &domain->iop.iop.ops;
2206         int prot = 0;
2207         int ret = -EINVAL;
2208
2209         if ((amd_iommu_pgtable == AMD_IOMMU_V1) &&
2210             (domain->iop.mode == PAGE_MODE_NONE))
2211                 return -EINVAL;
2212
2213         if (iommu_prot & IOMMU_READ)
2214                 prot |= IOMMU_PROT_IR;
2215         if (iommu_prot & IOMMU_WRITE)
2216                 prot |= IOMMU_PROT_IW;
2217
2218         if (ops->map_pages) {
2219                 ret = ops->map_pages(ops, iova, paddr, pgsize,
2220                                      pgcount, prot, gfp, mapped);
2221         }
2222
2223         return ret;
2224 }
2225
2226 static void amd_iommu_iotlb_gather_add_page(struct iommu_domain *domain,
2227                                             struct iommu_iotlb_gather *gather,
2228                                             unsigned long iova, size_t size)
2229 {
2230         /*
2231          * AMD's IOMMU can flush as many pages as necessary in a single flush.
2232          * Unless we run in a virtual machine, which can be inferred according
2233          * to whether "non-present cache" is on, it is probably best to prefer
2234          * (potentially) too extensive TLB flushing (i.e., more misses) over
2235          * mutliple TLB flushes (i.e., more flushes). For virtual machines the
2236          * hypervisor needs to synchronize the host IOMMU PTEs with those of
2237          * the guest, and the trade-off is different: unnecessary TLB flushes
2238          * should be avoided.
2239          */
2240         if (amd_iommu_np_cache &&
2241             iommu_iotlb_gather_is_disjoint(gather, iova, size))
2242                 iommu_iotlb_sync(domain, gather);
2243
2244         iommu_iotlb_gather_add_range(gather, iova, size);
2245 }
2246
2247 static size_t amd_iommu_unmap_pages(struct iommu_domain *dom, unsigned long iova,
2248                                     size_t pgsize, size_t pgcount,
2249                                     struct iommu_iotlb_gather *gather)
2250 {
2251         struct protection_domain *domain = to_pdomain(dom);
2252         struct io_pgtable_ops *ops = &domain->iop.iop.ops;
2253         size_t r;
2254
2255         if ((amd_iommu_pgtable == AMD_IOMMU_V1) &&
2256             (domain->iop.mode == PAGE_MODE_NONE))
2257                 return 0;
2258
2259         r = (ops->unmap_pages) ? ops->unmap_pages(ops, iova, pgsize, pgcount, NULL) : 0;
2260
2261         if (r)
2262                 amd_iommu_iotlb_gather_add_page(dom, gather, iova, r);
2263
2264         return r;
2265 }
2266
2267 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
2268                                           dma_addr_t iova)
2269 {
2270         struct protection_domain *domain = to_pdomain(dom);
2271         struct io_pgtable_ops *ops = &domain->iop.iop.ops;
2272
2273         return ops->iova_to_phys(ops, iova);
2274 }
2275
2276 static bool amd_iommu_capable(struct device *dev, enum iommu_cap cap)
2277 {
2278         switch (cap) {
2279         case IOMMU_CAP_CACHE_COHERENCY:
2280                 return true;
2281         case IOMMU_CAP_INTR_REMAP:
2282                 return (irq_remapping_enabled == 1);
2283         case IOMMU_CAP_NOEXEC:
2284                 return false;
2285         case IOMMU_CAP_PRE_BOOT_PROTECTION:
2286                 return amdr_ivrs_remap_support;
2287         case IOMMU_CAP_ENFORCE_CACHE_COHERENCY:
2288                 return true;
2289         default:
2290                 break;
2291         }
2292
2293         return false;
2294 }
2295
2296 static void amd_iommu_get_resv_regions(struct device *dev,
2297                                        struct list_head *head)
2298 {
2299         struct iommu_resv_region *region;
2300         struct unity_map_entry *entry;
2301         struct amd_iommu *iommu;
2302         struct amd_iommu_pci_seg *pci_seg;
2303         int devid, sbdf;
2304
2305         sbdf = get_device_sbdf_id(dev);
2306         if (sbdf < 0)
2307                 return;
2308
2309         devid = PCI_SBDF_TO_DEVID(sbdf);
2310         iommu = rlookup_amd_iommu(dev);
2311         if (!iommu)
2312                 return;
2313         pci_seg = iommu->pci_seg;
2314
2315         list_for_each_entry(entry, &pci_seg->unity_map, list) {
2316                 int type, prot = 0;
2317                 size_t length;
2318
2319                 if (devid < entry->devid_start || devid > entry->devid_end)
2320                         continue;
2321
2322                 type   = IOMMU_RESV_DIRECT;
2323                 length = entry->address_end - entry->address_start;
2324                 if (entry->prot & IOMMU_PROT_IR)
2325                         prot |= IOMMU_READ;
2326                 if (entry->prot & IOMMU_PROT_IW)
2327                         prot |= IOMMU_WRITE;
2328                 if (entry->prot & IOMMU_UNITY_MAP_FLAG_EXCL_RANGE)
2329                         /* Exclusion range */
2330                         type = IOMMU_RESV_RESERVED;
2331
2332                 region = iommu_alloc_resv_region(entry->address_start,
2333                                                  length, prot, type,
2334                                                  GFP_KERNEL);
2335                 if (!region) {
2336                         dev_err(dev, "Out of memory allocating dm-regions\n");
2337                         return;
2338                 }
2339                 list_add_tail(&region->list, head);
2340         }
2341
2342         region = iommu_alloc_resv_region(MSI_RANGE_START,
2343                                          MSI_RANGE_END - MSI_RANGE_START + 1,
2344                                          0, IOMMU_RESV_MSI, GFP_KERNEL);
2345         if (!region)
2346                 return;
2347         list_add_tail(&region->list, head);
2348
2349         region = iommu_alloc_resv_region(HT_RANGE_START,
2350                                          HT_RANGE_END - HT_RANGE_START + 1,
2351                                          0, IOMMU_RESV_RESERVED, GFP_KERNEL);
2352         if (!region)
2353                 return;
2354         list_add_tail(&region->list, head);
2355 }
2356
2357 bool amd_iommu_is_attach_deferred(struct device *dev)
2358 {
2359         struct iommu_dev_data *dev_data = dev_iommu_priv_get(dev);
2360
2361         return dev_data->defer_attach;
2362 }
2363 EXPORT_SYMBOL_GPL(amd_iommu_is_attach_deferred);
2364
2365 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
2366 {
2367         struct protection_domain *dom = to_pdomain(domain);
2368         unsigned long flags;
2369
2370         spin_lock_irqsave(&dom->lock, flags);
2371         amd_iommu_domain_flush_tlb_pde(dom);
2372         amd_iommu_domain_flush_complete(dom);
2373         spin_unlock_irqrestore(&dom->lock, flags);
2374 }
2375
2376 static void amd_iommu_iotlb_sync(struct iommu_domain *domain,
2377                                  struct iommu_iotlb_gather *gather)
2378 {
2379         struct protection_domain *dom = to_pdomain(domain);
2380         unsigned long flags;
2381
2382         spin_lock_irqsave(&dom->lock, flags);
2383         domain_flush_pages(dom, gather->start, gather->end - gather->start, 1);
2384         amd_iommu_domain_flush_complete(dom);
2385         spin_unlock_irqrestore(&dom->lock, flags);
2386 }
2387
2388 static int amd_iommu_def_domain_type(struct device *dev)
2389 {
2390         struct iommu_dev_data *dev_data;
2391
2392         dev_data = dev_iommu_priv_get(dev);
2393         if (!dev_data)
2394                 return 0;
2395
2396         /*
2397          * Do not identity map IOMMUv2 capable devices when:
2398          *  - memory encryption is active, because some of those devices
2399          *    (AMD GPUs) don't have the encryption bit in their DMA-mask
2400          *    and require remapping.
2401          *  - SNP is enabled, because it prohibits DTE[Mode]=0.
2402          */
2403         if (dev_data->iommu_v2 &&
2404             !cc_platform_has(CC_ATTR_MEM_ENCRYPT) &&
2405             !amd_iommu_snp_en) {
2406                 return IOMMU_DOMAIN_IDENTITY;
2407         }
2408
2409         return 0;
2410 }
2411
2412 static bool amd_iommu_enforce_cache_coherency(struct iommu_domain *domain)
2413 {
2414         /* IOMMU_PTE_FC is always set */
2415         return true;
2416 }
2417
2418 const struct iommu_ops amd_iommu_ops = {
2419         .capable = amd_iommu_capable,
2420         .domain_alloc = amd_iommu_domain_alloc,
2421         .probe_device = amd_iommu_probe_device,
2422         .release_device = amd_iommu_release_device,
2423         .probe_finalize = amd_iommu_probe_finalize,
2424         .device_group = amd_iommu_device_group,
2425         .get_resv_regions = amd_iommu_get_resv_regions,
2426         .is_attach_deferred = amd_iommu_is_attach_deferred,
2427         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
2428         .def_domain_type = amd_iommu_def_domain_type,
2429         .default_domain_ops = &(const struct iommu_domain_ops) {
2430                 .attach_dev     = amd_iommu_attach_device,
2431                 .map_pages      = amd_iommu_map_pages,
2432                 .unmap_pages    = amd_iommu_unmap_pages,
2433                 .iotlb_sync_map = amd_iommu_iotlb_sync_map,
2434                 .iova_to_phys   = amd_iommu_iova_to_phys,
2435                 .flush_iotlb_all = amd_iommu_flush_iotlb_all,
2436                 .iotlb_sync     = amd_iommu_iotlb_sync,
2437                 .free           = amd_iommu_domain_free,
2438                 .enforce_cache_coherency = amd_iommu_enforce_cache_coherency,
2439         }
2440 };
2441
2442 /*****************************************************************************
2443  *
2444  * The next functions do a basic initialization of IOMMU for pass through
2445  * mode
2446  *
2447  * In passthrough mode the IOMMU is initialized and enabled but not used for
2448  * DMA-API translation.
2449  *
2450  *****************************************************************************/
2451
2452 /* IOMMUv2 specific functions */
2453 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
2454 {
2455         return atomic_notifier_chain_register(&ppr_notifier, nb);
2456 }
2457 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
2458
2459 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
2460 {
2461         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
2462 }
2463 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
2464
2465 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
2466 {
2467         struct protection_domain *domain = to_pdomain(dom);
2468         unsigned long flags;
2469
2470         spin_lock_irqsave(&domain->lock, flags);
2471
2472         if (domain->iop.pgtbl_cfg.tlb)
2473                 free_io_pgtable_ops(&domain->iop.iop.ops);
2474
2475         spin_unlock_irqrestore(&domain->lock, flags);
2476 }
2477 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
2478
2479 /* Note: This function expects iommu_domain->lock to be held prior calling the function. */
2480 static int domain_enable_v2(struct protection_domain *domain, int pasids)
2481 {
2482         int levels;
2483
2484         /* Number of GCR3 table levels required */
2485         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
2486                 levels += 1;
2487
2488         if (levels > amd_iommu_max_glx_val)
2489                 return -EINVAL;
2490
2491         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
2492         if (domain->gcr3_tbl == NULL)
2493                 return -ENOMEM;
2494
2495         domain->glx      = levels;
2496         domain->flags   |= PD_IOMMUV2_MASK;
2497
2498         amd_iommu_domain_update(domain);
2499
2500         return 0;
2501 }
2502
2503 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
2504 {
2505         struct protection_domain *pdom = to_pdomain(dom);
2506         unsigned long flags;
2507         int ret;
2508
2509         spin_lock_irqsave(&pdom->lock, flags);
2510
2511         /*
2512          * Save us all sanity checks whether devices already in the
2513          * domain support IOMMUv2. Just force that the domain has no
2514          * devices attached when it is switched into IOMMUv2 mode.
2515          */
2516         ret = -EBUSY;
2517         if (pdom->dev_cnt > 0 || pdom->flags & PD_IOMMUV2_MASK)
2518                 goto out;
2519
2520         if (!pdom->gcr3_tbl)
2521                 ret = domain_enable_v2(pdom, pasids);
2522
2523 out:
2524         spin_unlock_irqrestore(&pdom->lock, flags);
2525         return ret;
2526 }
2527 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
2528
2529 static int __flush_pasid(struct protection_domain *domain, u32 pasid,
2530                          u64 address, bool size)
2531 {
2532         struct iommu_dev_data *dev_data;
2533         struct iommu_cmd cmd;
2534         int i, ret;
2535
2536         if (!(domain->flags & PD_IOMMUV2_MASK))
2537                 return -EINVAL;
2538
2539         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
2540
2541         /*
2542          * IOMMU TLB needs to be flushed before Device TLB to
2543          * prevent device TLB refill from IOMMU TLB
2544          */
2545         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
2546                 if (domain->dev_iommu[i] == 0)
2547                         continue;
2548
2549                 ret = iommu_queue_command(amd_iommus[i], &cmd);
2550                 if (ret != 0)
2551                         goto out;
2552         }
2553
2554         /* Wait until IOMMU TLB flushes are complete */
2555         amd_iommu_domain_flush_complete(domain);
2556
2557         /* Now flush device TLBs */
2558         list_for_each_entry(dev_data, &domain->dev_list, list) {
2559                 struct amd_iommu *iommu;
2560                 int qdep;
2561
2562                 /*
2563                    There might be non-IOMMUv2 capable devices in an IOMMUv2
2564                  * domain.
2565                  */
2566                 if (!dev_data->ats.enabled)
2567                         continue;
2568
2569                 qdep  = dev_data->ats.qdep;
2570                 iommu = rlookup_amd_iommu(dev_data->dev);
2571                 if (!iommu)
2572                         continue;
2573                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
2574                                       qdep, address, size);
2575
2576                 ret = iommu_queue_command(iommu, &cmd);
2577                 if (ret != 0)
2578                         goto out;
2579         }
2580
2581         /* Wait until all device TLBs are flushed */
2582         amd_iommu_domain_flush_complete(domain);
2583
2584         ret = 0;
2585
2586 out:
2587
2588         return ret;
2589 }
2590
2591 static int __amd_iommu_flush_page(struct protection_domain *domain, u32 pasid,
2592                                   u64 address)
2593 {
2594         return __flush_pasid(domain, pasid, address, false);
2595 }
2596
2597 int amd_iommu_flush_page(struct iommu_domain *dom, u32 pasid,
2598                          u64 address)
2599 {
2600         struct protection_domain *domain = to_pdomain(dom);
2601         unsigned long flags;
2602         int ret;
2603
2604         spin_lock_irqsave(&domain->lock, flags);
2605         ret = __amd_iommu_flush_page(domain, pasid, address);
2606         spin_unlock_irqrestore(&domain->lock, flags);
2607
2608         return ret;
2609 }
2610 EXPORT_SYMBOL(amd_iommu_flush_page);
2611
2612 static int __amd_iommu_flush_tlb(struct protection_domain *domain, u32 pasid)
2613 {
2614         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
2615                              true);
2616 }
2617
2618 int amd_iommu_flush_tlb(struct iommu_domain *dom, u32 pasid)
2619 {
2620         struct protection_domain *domain = to_pdomain(dom);
2621         unsigned long flags;
2622         int ret;
2623
2624         spin_lock_irqsave(&domain->lock, flags);
2625         ret = __amd_iommu_flush_tlb(domain, pasid);
2626         spin_unlock_irqrestore(&domain->lock, flags);
2627
2628         return ret;
2629 }
2630 EXPORT_SYMBOL(amd_iommu_flush_tlb);
2631
2632 static u64 *__get_gcr3_pte(u64 *root, int level, u32 pasid, bool alloc)
2633 {
2634         int index;
2635         u64 *pte;
2636
2637         while (true) {
2638
2639                 index = (pasid >> (9 * level)) & 0x1ff;
2640                 pte   = &root[index];
2641
2642                 if (level == 0)
2643                         break;
2644
2645                 if (!(*pte & GCR3_VALID)) {
2646                         if (!alloc)
2647                                 return NULL;
2648
2649                         root = (void *)get_zeroed_page(GFP_ATOMIC);
2650                         if (root == NULL)
2651                                 return NULL;
2652
2653                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
2654                 }
2655
2656                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
2657
2658                 level -= 1;
2659         }
2660
2661         return pte;
2662 }
2663
2664 static int __set_gcr3(struct protection_domain *domain, u32 pasid,
2665                       unsigned long cr3)
2666 {
2667         u64 *pte;
2668
2669         if (domain->iop.mode != PAGE_MODE_NONE)
2670                 return -EINVAL;
2671
2672         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
2673         if (pte == NULL)
2674                 return -ENOMEM;
2675
2676         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
2677
2678         return __amd_iommu_flush_tlb(domain, pasid);
2679 }
2680
2681 static int __clear_gcr3(struct protection_domain *domain, u32 pasid)
2682 {
2683         u64 *pte;
2684
2685         if (domain->iop.mode != PAGE_MODE_NONE)
2686                 return -EINVAL;
2687
2688         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
2689         if (pte == NULL)
2690                 return 0;
2691
2692         *pte = 0;
2693
2694         return __amd_iommu_flush_tlb(domain, pasid);
2695 }
2696
2697 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, u32 pasid,
2698                               unsigned long cr3)
2699 {
2700         struct protection_domain *domain = to_pdomain(dom);
2701         unsigned long flags;
2702         int ret;
2703
2704         spin_lock_irqsave(&domain->lock, flags);
2705         ret = __set_gcr3(domain, pasid, cr3);
2706         spin_unlock_irqrestore(&domain->lock, flags);
2707
2708         return ret;
2709 }
2710 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
2711
2712 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, u32 pasid)
2713 {
2714         struct protection_domain *domain = to_pdomain(dom);
2715         unsigned long flags;
2716         int ret;
2717
2718         spin_lock_irqsave(&domain->lock, flags);
2719         ret = __clear_gcr3(domain, pasid);
2720         spin_unlock_irqrestore(&domain->lock, flags);
2721
2722         return ret;
2723 }
2724 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
2725
2726 int amd_iommu_complete_ppr(struct pci_dev *pdev, u32 pasid,
2727                            int status, int tag)
2728 {
2729         struct iommu_dev_data *dev_data;
2730         struct amd_iommu *iommu;
2731         struct iommu_cmd cmd;
2732
2733         dev_data = dev_iommu_priv_get(&pdev->dev);
2734         iommu    = rlookup_amd_iommu(&pdev->dev);
2735         if (!iommu)
2736                 return -ENODEV;
2737
2738         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
2739                            tag, dev_data->pri_tlp);
2740
2741         return iommu_queue_command(iommu, &cmd);
2742 }
2743 EXPORT_SYMBOL(amd_iommu_complete_ppr);
2744
2745 int amd_iommu_device_info(struct pci_dev *pdev,
2746                           struct amd_iommu_device_info *info)
2747 {
2748         int max_pasids;
2749         int pos;
2750
2751         if (pdev == NULL || info == NULL)
2752                 return -EINVAL;
2753
2754         if (!amd_iommu_v2_supported())
2755                 return -EINVAL;
2756
2757         memset(info, 0, sizeof(*info));
2758
2759         if (pci_ats_supported(pdev))
2760                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
2761
2762         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2763         if (pos)
2764                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
2765
2766         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
2767         if (pos) {
2768                 int features;
2769
2770                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
2771                 max_pasids = min(max_pasids, (1 << 20));
2772
2773                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
2774                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
2775
2776                 features = pci_pasid_features(pdev);
2777                 if (features & PCI_PASID_CAP_EXEC)
2778                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
2779                 if (features & PCI_PASID_CAP_PRIV)
2780                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
2781         }
2782
2783         return 0;
2784 }
2785 EXPORT_SYMBOL(amd_iommu_device_info);
2786
2787 #ifdef CONFIG_IRQ_REMAP
2788
2789 /*****************************************************************************
2790  *
2791  * Interrupt Remapping Implementation
2792  *
2793  *****************************************************************************/
2794
2795 static struct irq_chip amd_ir_chip;
2796 static DEFINE_SPINLOCK(iommu_table_lock);
2797
2798 static void set_dte_irq_entry(struct amd_iommu *iommu, u16 devid,
2799                               struct irq_remap_table *table)
2800 {
2801         u64 dte;
2802         struct dev_table_entry *dev_table = get_dev_table(iommu);
2803
2804         dte     = dev_table[devid].data[2];
2805         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
2806         dte     |= iommu_virt_to_phys(table->table);
2807         dte     |= DTE_IRQ_REMAP_INTCTL;
2808         dte     |= DTE_INTTABLEN;
2809         dte     |= DTE_IRQ_REMAP_ENABLE;
2810
2811         dev_table[devid].data[2] = dte;
2812 }
2813
2814 static struct irq_remap_table *get_irq_table(struct amd_iommu *iommu, u16 devid)
2815 {
2816         struct irq_remap_table *table;
2817         struct amd_iommu_pci_seg *pci_seg = iommu->pci_seg;
2818
2819         if (WARN_ONCE(!pci_seg->rlookup_table[devid],
2820                       "%s: no iommu for devid %x:%x\n",
2821                       __func__, pci_seg->id, devid))
2822                 return NULL;
2823
2824         table = pci_seg->irq_lookup_table[devid];
2825         if (WARN_ONCE(!table, "%s: no table for devid %x:%x\n",
2826                       __func__, pci_seg->id, devid))
2827                 return NULL;
2828
2829         return table;
2830 }
2831
2832 static struct irq_remap_table *__alloc_irq_table(void)
2833 {
2834         struct irq_remap_table *table;
2835
2836         table = kzalloc(sizeof(*table), GFP_KERNEL);
2837         if (!table)
2838                 return NULL;
2839
2840         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
2841         if (!table->table) {
2842                 kfree(table);
2843                 return NULL;
2844         }
2845         raw_spin_lock_init(&table->lock);
2846
2847         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
2848                 memset(table->table, 0,
2849                        MAX_IRQS_PER_TABLE * sizeof(u32));
2850         else
2851                 memset(table->table, 0,
2852                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
2853         return table;
2854 }
2855
2856 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
2857                                   struct irq_remap_table *table)
2858 {
2859         struct amd_iommu_pci_seg *pci_seg = iommu->pci_seg;
2860
2861         pci_seg->irq_lookup_table[devid] = table;
2862         set_dte_irq_entry(iommu, devid, table);
2863         iommu_flush_dte(iommu, devid);
2864 }
2865
2866 static int set_remap_table_entry_alias(struct pci_dev *pdev, u16 alias,
2867                                        void *data)
2868 {
2869         struct irq_remap_table *table = data;
2870         struct amd_iommu_pci_seg *pci_seg;
2871         struct amd_iommu *iommu = rlookup_amd_iommu(&pdev->dev);
2872
2873         if (!iommu)
2874                 return -EINVAL;
2875
2876         pci_seg = iommu->pci_seg;
2877         pci_seg->irq_lookup_table[alias] = table;
2878         set_dte_irq_entry(iommu, alias, table);
2879         iommu_flush_dte(pci_seg->rlookup_table[alias], alias);
2880
2881         return 0;
2882 }
2883
2884 static struct irq_remap_table *alloc_irq_table(struct amd_iommu *iommu,
2885                                                u16 devid, struct pci_dev *pdev)
2886 {
2887         struct irq_remap_table *table = NULL;
2888         struct irq_remap_table *new_table = NULL;
2889         struct amd_iommu_pci_seg *pci_seg;
2890         unsigned long flags;
2891         u16 alias;
2892
2893         spin_lock_irqsave(&iommu_table_lock, flags);
2894
2895         pci_seg = iommu->pci_seg;
2896         table = pci_seg->irq_lookup_table[devid];
2897         if (table)
2898                 goto out_unlock;
2899
2900         alias = pci_seg->alias_table[devid];
2901         table = pci_seg->irq_lookup_table[alias];
2902         if (table) {
2903                 set_remap_table_entry(iommu, devid, table);
2904                 goto out_wait;
2905         }
2906         spin_unlock_irqrestore(&iommu_table_lock, flags);
2907
2908         /* Nothing there yet, allocate new irq remapping table */
2909         new_table = __alloc_irq_table();
2910         if (!new_table)
2911                 return NULL;
2912
2913         spin_lock_irqsave(&iommu_table_lock, flags);
2914
2915         table = pci_seg->irq_lookup_table[devid];
2916         if (table)
2917                 goto out_unlock;
2918
2919         table = pci_seg->irq_lookup_table[alias];
2920         if (table) {
2921                 set_remap_table_entry(iommu, devid, table);
2922                 goto out_wait;
2923         }
2924
2925         table = new_table;
2926         new_table = NULL;
2927
2928         if (pdev)
2929                 pci_for_each_dma_alias(pdev, set_remap_table_entry_alias,
2930                                        table);
2931         else
2932                 set_remap_table_entry(iommu, devid, table);
2933
2934         if (devid != alias)
2935                 set_remap_table_entry(iommu, alias, table);
2936
2937 out_wait:
2938         iommu_completion_wait(iommu);
2939
2940 out_unlock:
2941         spin_unlock_irqrestore(&iommu_table_lock, flags);
2942
2943         if (new_table) {
2944                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
2945                 kfree(new_table);
2946         }
2947         return table;
2948 }
2949
2950 static int alloc_irq_index(struct amd_iommu *iommu, u16 devid, int count,
2951                            bool align, struct pci_dev *pdev)
2952 {
2953         struct irq_remap_table *table;
2954         int index, c, alignment = 1;
2955         unsigned long flags;
2956
2957         table = alloc_irq_table(iommu, devid, pdev);
2958         if (!table)
2959                 return -ENODEV;
2960
2961         if (align)
2962                 alignment = roundup_pow_of_two(count);
2963
2964         raw_spin_lock_irqsave(&table->lock, flags);
2965
2966         /* Scan table for free entries */
2967         for (index = ALIGN(table->min_index, alignment), c = 0;
2968              index < MAX_IRQS_PER_TABLE;) {
2969                 if (!iommu->irte_ops->is_allocated(table, index)) {
2970                         c += 1;
2971                 } else {
2972                         c     = 0;
2973                         index = ALIGN(index + 1, alignment);
2974                         continue;
2975                 }
2976
2977                 if (c == count) {
2978                         for (; c != 0; --c)
2979                                 iommu->irte_ops->set_allocated(table, index - c + 1);
2980
2981                         index -= count - 1;
2982                         goto out;
2983                 }
2984
2985                 index++;
2986         }
2987
2988         index = -ENOSPC;
2989
2990 out:
2991         raw_spin_unlock_irqrestore(&table->lock, flags);
2992
2993         return index;
2994 }
2995
2996 static int modify_irte_ga(struct amd_iommu *iommu, u16 devid, int index,
2997                           struct irte_ga *irte, struct amd_ir_data *data)
2998 {
2999         bool ret;
3000         struct irq_remap_table *table;
3001         unsigned long flags;
3002         struct irte_ga *entry;
3003
3004         table = get_irq_table(iommu, devid);
3005         if (!table)
3006                 return -ENOMEM;
3007
3008         raw_spin_lock_irqsave(&table->lock, flags);
3009
3010         entry = (struct irte_ga *)table->table;
3011         entry = &entry[index];
3012
3013         ret = cmpxchg_double(&entry->lo.val, &entry->hi.val,
3014                              entry->lo.val, entry->hi.val,
3015                              irte->lo.val, irte->hi.val);
3016         /*
3017          * We use cmpxchg16 to atomically update the 128-bit IRTE,
3018          * and it cannot be updated by the hardware or other processors
3019          * behind us, so the return value of cmpxchg16 should be the
3020          * same as the old value.
3021          */
3022         WARN_ON(!ret);
3023
3024         if (data)
3025                 data->ref = entry;
3026
3027         raw_spin_unlock_irqrestore(&table->lock, flags);
3028
3029         iommu_flush_irt(iommu, devid);
3030         iommu_completion_wait(iommu);
3031
3032         return 0;
3033 }
3034
3035 static int modify_irte(struct amd_iommu *iommu,
3036                        u16 devid, int index, union irte *irte)
3037 {
3038         struct irq_remap_table *table;
3039         unsigned long flags;
3040
3041         table = get_irq_table(iommu, devid);
3042         if (!table)
3043                 return -ENOMEM;
3044
3045         raw_spin_lock_irqsave(&table->lock, flags);
3046         table->table[index] = irte->val;
3047         raw_spin_unlock_irqrestore(&table->lock, flags);
3048
3049         iommu_flush_irt(iommu, devid);
3050         iommu_completion_wait(iommu);
3051
3052         return 0;
3053 }
3054
3055 static void free_irte(struct amd_iommu *iommu, u16 devid, int index)
3056 {
3057         struct irq_remap_table *table;
3058         unsigned long flags;
3059
3060         table = get_irq_table(iommu, devid);
3061         if (!table)
3062                 return;
3063
3064         raw_spin_lock_irqsave(&table->lock, flags);
3065         iommu->irte_ops->clear_allocated(table, index);
3066         raw_spin_unlock_irqrestore(&table->lock, flags);
3067
3068         iommu_flush_irt(iommu, devid);
3069         iommu_completion_wait(iommu);
3070 }
3071
3072 static void irte_prepare(void *entry,
3073                          u32 delivery_mode, bool dest_mode,
3074                          u8 vector, u32 dest_apicid, int devid)
3075 {
3076         union irte *irte = (union irte *) entry;
3077
3078         irte->val                = 0;
3079         irte->fields.vector      = vector;
3080         irte->fields.int_type    = delivery_mode;
3081         irte->fields.destination = dest_apicid;
3082         irte->fields.dm          = dest_mode;
3083         irte->fields.valid       = 1;
3084 }
3085
3086 static void irte_ga_prepare(void *entry,
3087                             u32 delivery_mode, bool dest_mode,
3088                             u8 vector, u32 dest_apicid, int devid)
3089 {
3090         struct irte_ga *irte = (struct irte_ga *) entry;
3091
3092         irte->lo.val                      = 0;
3093         irte->hi.val                      = 0;
3094         irte->lo.fields_remap.int_type    = delivery_mode;
3095         irte->lo.fields_remap.dm          = dest_mode;
3096         irte->hi.fields.vector            = vector;
3097         irte->lo.fields_remap.destination = APICID_TO_IRTE_DEST_LO(dest_apicid);
3098         irte->hi.fields.destination       = APICID_TO_IRTE_DEST_HI(dest_apicid);
3099         irte->lo.fields_remap.valid       = 1;
3100 }
3101
3102 static void irte_activate(struct amd_iommu *iommu, void *entry, u16 devid, u16 index)
3103 {
3104         union irte *irte = (union irte *) entry;
3105
3106         irte->fields.valid = 1;
3107         modify_irte(iommu, devid, index, irte);
3108 }
3109
3110 static void irte_ga_activate(struct amd_iommu *iommu, void *entry, u16 devid, u16 index)
3111 {
3112         struct irte_ga *irte = (struct irte_ga *) entry;
3113
3114         irte->lo.fields_remap.valid = 1;
3115         modify_irte_ga(iommu, devid, index, irte, NULL);
3116 }
3117
3118 static void irte_deactivate(struct amd_iommu *iommu, void *entry, u16 devid, u16 index)
3119 {
3120         union irte *irte = (union irte *) entry;
3121
3122         irte->fields.valid = 0;
3123         modify_irte(iommu, devid, index, irte);
3124 }
3125
3126 static void irte_ga_deactivate(struct amd_iommu *iommu, void *entry, u16 devid, u16 index)
3127 {
3128         struct irte_ga *irte = (struct irte_ga *) entry;
3129
3130         irte->lo.fields_remap.valid = 0;
3131         modify_irte_ga(iommu, devid, index, irte, NULL);
3132 }
3133
3134 static void irte_set_affinity(struct amd_iommu *iommu, void *entry, u16 devid, u16 index,
3135                               u8 vector, u32 dest_apicid)
3136 {
3137         union irte *irte = (union irte *) entry;
3138
3139         irte->fields.vector = vector;
3140         irte->fields.destination = dest_apicid;
3141         modify_irte(iommu, devid, index, irte);
3142 }
3143
3144 static void irte_ga_set_affinity(struct amd_iommu *iommu, void *entry, u16 devid, u16 index,
3145                                  u8 vector, u32 dest_apicid)
3146 {
3147         struct irte_ga *irte = (struct irte_ga *) entry;
3148
3149         if (!irte->lo.fields_remap.guest_mode) {
3150                 irte->hi.fields.vector = vector;
3151                 irte->lo.fields_remap.destination =
3152                                         APICID_TO_IRTE_DEST_LO(dest_apicid);
3153                 irte->hi.fields.destination =
3154                                         APICID_TO_IRTE_DEST_HI(dest_apicid);
3155                 modify_irte_ga(iommu, devid, index, irte, NULL);
3156         }
3157 }
3158
3159 #define IRTE_ALLOCATED (~1U)
3160 static void irte_set_allocated(struct irq_remap_table *table, int index)
3161 {
3162         table->table[index] = IRTE_ALLOCATED;
3163 }
3164
3165 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
3166 {
3167         struct irte_ga *ptr = (struct irte_ga *)table->table;
3168         struct irte_ga *irte = &ptr[index];
3169
3170         memset(&irte->lo.val, 0, sizeof(u64));
3171         memset(&irte->hi.val, 0, sizeof(u64));
3172         irte->hi.fields.vector = 0xff;
3173 }
3174
3175 static bool irte_is_allocated(struct irq_remap_table *table, int index)
3176 {
3177         union irte *ptr = (union irte *)table->table;
3178         union irte *irte = &ptr[index];
3179
3180         return irte->val != 0;
3181 }
3182
3183 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
3184 {
3185         struct irte_ga *ptr = (struct irte_ga *)table->table;
3186         struct irte_ga *irte = &ptr[index];
3187
3188         return irte->hi.fields.vector != 0;
3189 }
3190
3191 static void irte_clear_allocated(struct irq_remap_table *table, int index)
3192 {
3193         table->table[index] = 0;
3194 }
3195
3196 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
3197 {
3198         struct irte_ga *ptr = (struct irte_ga *)table->table;
3199         struct irte_ga *irte = &ptr[index];
3200
3201         memset(&irte->lo.val, 0, sizeof(u64));
3202         memset(&irte->hi.val, 0, sizeof(u64));
3203 }
3204
3205 static int get_devid(struct irq_alloc_info *info)
3206 {
3207         switch (info->type) {
3208         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3209                 return get_ioapic_devid(info->devid);
3210         case X86_IRQ_ALLOC_TYPE_HPET:
3211                 return get_hpet_devid(info->devid);
3212         case X86_IRQ_ALLOC_TYPE_PCI_MSI:
3213         case X86_IRQ_ALLOC_TYPE_PCI_MSIX:
3214                 return get_device_sbdf_id(msi_desc_to_dev(info->desc));
3215         default:
3216                 WARN_ON_ONCE(1);
3217                 return -1;
3218         }
3219 }
3220
3221 struct irq_remap_ops amd_iommu_irq_ops = {
3222         .prepare                = amd_iommu_prepare,
3223         .enable                 = amd_iommu_enable,
3224         .disable                = amd_iommu_disable,
3225         .reenable               = amd_iommu_reenable,
3226         .enable_faulting        = amd_iommu_enable_faulting,
3227 };
3228
3229 static void fill_msi_msg(struct msi_msg *msg, u32 index)
3230 {
3231         msg->data = index;
3232         msg->address_lo = 0;
3233         msg->arch_addr_lo.base_address = X86_MSI_BASE_ADDRESS_LOW;
3234         msg->address_hi = X86_MSI_BASE_ADDRESS_HIGH;
3235 }
3236
3237 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
3238                                        struct irq_cfg *irq_cfg,
3239                                        struct irq_alloc_info *info,
3240                                        int devid, int index, int sub_handle)
3241 {
3242         struct irq_2_irte *irte_info = &data->irq_2_irte;
3243         struct amd_iommu *iommu = data->iommu;
3244
3245         if (!iommu)
3246                 return;
3247
3248         data->irq_2_irte.devid = devid;
3249         data->irq_2_irte.index = index + sub_handle;
3250         iommu->irte_ops->prepare(data->entry, apic->delivery_mode,
3251                                  apic->dest_mode_logical, irq_cfg->vector,
3252                                  irq_cfg->dest_apicid, devid);
3253
3254         switch (info->type) {
3255         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3256         case X86_IRQ_ALLOC_TYPE_HPET:
3257         case X86_IRQ_ALLOC_TYPE_PCI_MSI:
3258         case X86_IRQ_ALLOC_TYPE_PCI_MSIX:
3259                 fill_msi_msg(&data->msi_entry, irte_info->index);
3260                 break;
3261
3262         default:
3263                 BUG_ON(1);
3264                 break;
3265         }
3266 }
3267
3268 struct amd_irte_ops irte_32_ops = {
3269         .prepare = irte_prepare,
3270         .activate = irte_activate,
3271         .deactivate = irte_deactivate,
3272         .set_affinity = irte_set_affinity,
3273         .set_allocated = irte_set_allocated,
3274         .is_allocated = irte_is_allocated,
3275         .clear_allocated = irte_clear_allocated,
3276 };
3277
3278 struct amd_irte_ops irte_128_ops = {
3279         .prepare = irte_ga_prepare,
3280         .activate = irte_ga_activate,
3281         .deactivate = irte_ga_deactivate,
3282         .set_affinity = irte_ga_set_affinity,
3283         .set_allocated = irte_ga_set_allocated,
3284         .is_allocated = irte_ga_is_allocated,
3285         .clear_allocated = irte_ga_clear_allocated,
3286 };
3287
3288 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
3289                                unsigned int nr_irqs, void *arg)
3290 {
3291         struct irq_alloc_info *info = arg;
3292         struct irq_data *irq_data;
3293         struct amd_ir_data *data = NULL;
3294         struct amd_iommu *iommu;
3295         struct irq_cfg *cfg;
3296         int i, ret, devid, seg, sbdf;
3297         int index;
3298
3299         if (!info)
3300                 return -EINVAL;
3301         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_PCI_MSI)
3302                 return -EINVAL;
3303
3304         sbdf = get_devid(info);
3305         if (sbdf < 0)
3306                 return -EINVAL;
3307
3308         seg = PCI_SBDF_TO_SEGID(sbdf);
3309         devid = PCI_SBDF_TO_DEVID(sbdf);
3310         iommu = __rlookup_amd_iommu(seg, devid);
3311         if (!iommu)
3312                 return -EINVAL;
3313
3314         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
3315         if (ret < 0)
3316                 return ret;
3317
3318         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
3319                 struct irq_remap_table *table;
3320
3321                 table = alloc_irq_table(iommu, devid, NULL);
3322                 if (table) {
3323                         if (!table->min_index) {
3324                                 /*
3325                                  * Keep the first 32 indexes free for IOAPIC
3326                                  * interrupts.
3327                                  */
3328                                 table->min_index = 32;
3329                                 for (i = 0; i < 32; ++i)
3330                                         iommu->irte_ops->set_allocated(table, i);
3331                         }
3332                         WARN_ON(table->min_index != 32);
3333                         index = info->ioapic.pin;
3334                 } else {
3335                         index = -ENOMEM;
3336                 }
3337         } else if (info->type == X86_IRQ_ALLOC_TYPE_PCI_MSI ||
3338                    info->type == X86_IRQ_ALLOC_TYPE_PCI_MSIX) {
3339                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_PCI_MSI);
3340
3341                 index = alloc_irq_index(iommu, devid, nr_irqs, align,
3342                                         msi_desc_to_pci_dev(info->desc));
3343         } else {
3344                 index = alloc_irq_index(iommu, devid, nr_irqs, false, NULL);
3345         }
3346
3347         if (index < 0) {
3348                 pr_warn("Failed to allocate IRTE\n");
3349                 ret = index;
3350                 goto out_free_parent;
3351         }
3352
3353         for (i = 0; i < nr_irqs; i++) {
3354                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3355                 cfg = irq_data ? irqd_cfg(irq_data) : NULL;
3356                 if (!cfg) {
3357                         ret = -EINVAL;
3358                         goto out_free_data;
3359                 }
3360
3361                 ret = -ENOMEM;
3362                 data = kzalloc(sizeof(*data), GFP_KERNEL);
3363                 if (!data)
3364                         goto out_free_data;
3365
3366                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3367                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
3368                 else
3369                         data->entry = kzalloc(sizeof(struct irte_ga),
3370                                                      GFP_KERNEL);
3371                 if (!data->entry) {
3372                         kfree(data);
3373                         goto out_free_data;
3374                 }
3375
3376                 data->iommu = iommu;
3377                 irq_data->hwirq = (devid << 16) + i;
3378                 irq_data->chip_data = data;
3379                 irq_data->chip = &amd_ir_chip;
3380                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
3381                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
3382         }
3383
3384         return 0;
3385
3386 out_free_data:
3387         for (i--; i >= 0; i--) {
3388                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3389                 if (irq_data)
3390                         kfree(irq_data->chip_data);
3391         }
3392         for (i = 0; i < nr_irqs; i++)
3393                 free_irte(iommu, devid, index + i);
3394 out_free_parent:
3395         irq_domain_free_irqs_common(domain, virq, nr_irqs);
3396         return ret;
3397 }
3398
3399 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
3400                                unsigned int nr_irqs)
3401 {
3402         struct irq_2_irte *irte_info;
3403         struct irq_data *irq_data;
3404         struct amd_ir_data *data;
3405         int i;
3406
3407         for (i = 0; i < nr_irqs; i++) {
3408                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
3409                 if (irq_data && irq_data->chip_data) {
3410                         data = irq_data->chip_data;
3411                         irte_info = &data->irq_2_irte;
3412                         free_irte(data->iommu, irte_info->devid, irte_info->index);
3413                         kfree(data->entry);
3414                         kfree(data);
3415                 }
3416         }
3417         irq_domain_free_irqs_common(domain, virq, nr_irqs);
3418 }
3419
3420 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
3421                                struct amd_ir_data *ir_data,
3422                                struct irq_2_irte *irte_info,
3423                                struct irq_cfg *cfg);
3424
3425 static int irq_remapping_activate(struct irq_domain *domain,
3426                                   struct irq_data *irq_data, bool reserve)
3427 {
3428         struct amd_ir_data *data = irq_data->chip_data;
3429         struct irq_2_irte *irte_info = &data->irq_2_irte;
3430         struct amd_iommu *iommu = data->iommu;
3431         struct irq_cfg *cfg = irqd_cfg(irq_data);
3432
3433         if (!iommu)
3434                 return 0;
3435
3436         iommu->irte_ops->activate(iommu, data->entry, irte_info->devid,
3437                                   irte_info->index);
3438         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
3439         return 0;
3440 }
3441
3442 static void irq_remapping_deactivate(struct irq_domain *domain,
3443                                      struct irq_data *irq_data)
3444 {
3445         struct amd_ir_data *data = irq_data->chip_data;
3446         struct irq_2_irte *irte_info = &data->irq_2_irte;
3447         struct amd_iommu *iommu = data->iommu;
3448
3449         if (iommu)
3450                 iommu->irte_ops->deactivate(iommu, data->entry, irte_info->devid,
3451                                             irte_info->index);
3452 }
3453
3454 static int irq_remapping_select(struct irq_domain *d, struct irq_fwspec *fwspec,
3455                                 enum irq_domain_bus_token bus_token)
3456 {
3457         struct amd_iommu *iommu;
3458         int devid = -1;
3459
3460         if (!amd_iommu_irq_remap)
3461                 return 0;
3462
3463         if (x86_fwspec_is_ioapic(fwspec))
3464                 devid = get_ioapic_devid(fwspec->param[0]);
3465         else if (x86_fwspec_is_hpet(fwspec))
3466                 devid = get_hpet_devid(fwspec->param[0]);
3467
3468         if (devid < 0)
3469                 return 0;
3470         iommu = __rlookup_amd_iommu((devid >> 16), (devid & 0xffff));
3471
3472         return iommu && iommu->ir_domain == d;
3473 }
3474
3475 static const struct irq_domain_ops amd_ir_domain_ops = {
3476         .select = irq_remapping_select,
3477         .alloc = irq_remapping_alloc,
3478         .free = irq_remapping_free,
3479         .activate = irq_remapping_activate,
3480         .deactivate = irq_remapping_deactivate,
3481 };
3482
3483 int amd_iommu_activate_guest_mode(void *data)
3484 {
3485         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
3486         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
3487         u64 valid;
3488
3489         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
3490             !entry || entry->lo.fields_vapic.guest_mode)
3491                 return 0;
3492
3493         valid = entry->lo.fields_vapic.valid;
3494
3495         entry->lo.val = 0;
3496         entry->hi.val = 0;
3497
3498         entry->lo.fields_vapic.valid       = valid;
3499         entry->lo.fields_vapic.guest_mode  = 1;
3500         entry->lo.fields_vapic.ga_log_intr = 1;
3501         entry->hi.fields.ga_root_ptr       = ir_data->ga_root_ptr;
3502         entry->hi.fields.vector            = ir_data->ga_vector;
3503         entry->lo.fields_vapic.ga_tag      = ir_data->ga_tag;
3504
3505         return modify_irte_ga(ir_data->iommu, ir_data->irq_2_irte.devid,
3506                               ir_data->irq_2_irte.index, entry, ir_data);
3507 }
3508 EXPORT_SYMBOL(amd_iommu_activate_guest_mode);
3509
3510 int amd_iommu_deactivate_guest_mode(void *data)
3511 {
3512         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
3513         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
3514         struct irq_cfg *cfg = ir_data->cfg;
3515         u64 valid;
3516
3517         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
3518             !entry || !entry->lo.fields_vapic.guest_mode)
3519                 return 0;
3520
3521         valid = entry->lo.fields_remap.valid;
3522
3523         entry->lo.val = 0;
3524         entry->hi.val = 0;
3525
3526         entry->lo.fields_remap.valid       = valid;
3527         entry->lo.fields_remap.dm          = apic->dest_mode_logical;
3528         entry->lo.fields_remap.int_type    = apic->delivery_mode;
3529         entry->hi.fields.vector            = cfg->vector;
3530         entry->lo.fields_remap.destination =
3531                                 APICID_TO_IRTE_DEST_LO(cfg->dest_apicid);
3532         entry->hi.fields.destination =
3533                                 APICID_TO_IRTE_DEST_HI(cfg->dest_apicid);
3534
3535         return modify_irte_ga(ir_data->iommu, ir_data->irq_2_irte.devid,
3536                               ir_data->irq_2_irte.index, entry, ir_data);
3537 }
3538 EXPORT_SYMBOL(amd_iommu_deactivate_guest_mode);
3539
3540 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
3541 {
3542         int ret;
3543         struct amd_iommu_pi_data *pi_data = vcpu_info;
3544         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
3545         struct amd_ir_data *ir_data = data->chip_data;
3546         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
3547         struct iommu_dev_data *dev_data;
3548
3549         if (ir_data->iommu == NULL)
3550                 return -EINVAL;
3551
3552         dev_data = search_dev_data(ir_data->iommu, irte_info->devid);
3553
3554         /* Note:
3555          * This device has never been set up for guest mode.
3556          * we should not modify the IRTE
3557          */
3558         if (!dev_data || !dev_data->use_vapic)
3559                 return 0;
3560
3561         ir_data->cfg = irqd_cfg(data);
3562         pi_data->ir_data = ir_data;
3563
3564         /* Note:
3565          * SVM tries to set up for VAPIC mode, but we are in
3566          * legacy mode. So, we force legacy mode instead.
3567          */
3568         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3569                 pr_debug("%s: Fall back to using intr legacy remap\n",
3570                          __func__);
3571                 pi_data->is_guest_mode = false;
3572         }
3573
3574         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
3575         if (pi_data->is_guest_mode) {
3576                 ir_data->ga_root_ptr = (pi_data->base >> 12);
3577                 ir_data->ga_vector = vcpu_pi_info->vector;
3578                 ir_data->ga_tag = pi_data->ga_tag;
3579                 ret = amd_iommu_activate_guest_mode(ir_data);
3580                 if (!ret)
3581                         ir_data->cached_ga_tag = pi_data->ga_tag;
3582         } else {
3583                 ret = amd_iommu_deactivate_guest_mode(ir_data);
3584
3585                 /*
3586                  * This communicates the ga_tag back to the caller
3587                  * so that it can do all the necessary clean up.
3588                  */
3589                 if (!ret)
3590                         ir_data->cached_ga_tag = 0;
3591         }
3592
3593         return ret;
3594 }
3595
3596
3597 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
3598                                struct amd_ir_data *ir_data,
3599                                struct irq_2_irte *irte_info,
3600                                struct irq_cfg *cfg)
3601 {
3602
3603         /*
3604          * Atomically updates the IRTE with the new destination, vector
3605          * and flushes the interrupt entry cache.
3606          */
3607         iommu->irte_ops->set_affinity(iommu, ir_data->entry, irte_info->devid,
3608                                       irte_info->index, cfg->vector,
3609                                       cfg->dest_apicid);
3610 }
3611
3612 static int amd_ir_set_affinity(struct irq_data *data,
3613                                const struct cpumask *mask, bool force)
3614 {
3615         struct amd_ir_data *ir_data = data->chip_data;
3616         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
3617         struct irq_cfg *cfg = irqd_cfg(data);
3618         struct irq_data *parent = data->parent_data;
3619         struct amd_iommu *iommu = ir_data->iommu;
3620         int ret;
3621
3622         if (!iommu)
3623                 return -ENODEV;
3624
3625         ret = parent->chip->irq_set_affinity(parent, mask, force);
3626         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
3627                 return ret;
3628
3629         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
3630         /*
3631          * After this point, all the interrupts will start arriving
3632          * at the new destination. So, time to cleanup the previous
3633          * vector allocation.
3634          */
3635         send_cleanup_vector(cfg);
3636
3637         return IRQ_SET_MASK_OK_DONE;
3638 }
3639
3640 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
3641 {
3642         struct amd_ir_data *ir_data = irq_data->chip_data;
3643
3644         *msg = ir_data->msi_entry;
3645 }
3646
3647 static struct irq_chip amd_ir_chip = {
3648         .name                   = "AMD-IR",
3649         .irq_ack                = apic_ack_irq,
3650         .irq_set_affinity       = amd_ir_set_affinity,
3651         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
3652         .irq_compose_msi_msg    = ir_compose_msi_msg,
3653 };
3654
3655 static const struct msi_parent_ops amdvi_msi_parent_ops = {
3656         .supported_flags        = X86_VECTOR_MSI_FLAGS_SUPPORTED |
3657                                   MSI_FLAG_MULTI_PCI_MSI |
3658                                   MSI_FLAG_PCI_IMS,
3659         .prefix                 = "IR-",
3660         .init_dev_msi_info      = msi_parent_init_dev_msi_info,
3661 };
3662
3663 static const struct msi_parent_ops virt_amdvi_msi_parent_ops = {
3664         .supported_flags        = X86_VECTOR_MSI_FLAGS_SUPPORTED |
3665                                   MSI_FLAG_MULTI_PCI_MSI,
3666         .prefix                 = "vIR-",
3667         .init_dev_msi_info      = msi_parent_init_dev_msi_info,
3668 };
3669
3670 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
3671 {
3672         struct fwnode_handle *fn;
3673
3674         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
3675         if (!fn)
3676                 return -ENOMEM;
3677         iommu->ir_domain = irq_domain_create_hierarchy(arch_get_ir_parent_domain(), 0, 0,
3678                                                        fn, &amd_ir_domain_ops, iommu);
3679         if (!iommu->ir_domain) {
3680                 irq_domain_free_fwnode(fn);
3681                 return -ENOMEM;
3682         }
3683
3684         irq_domain_update_bus_token(iommu->ir_domain,  DOMAIN_BUS_AMDVI);
3685         iommu->ir_domain->flags |= IRQ_DOMAIN_FLAG_MSI_PARENT;
3686
3687         if (amd_iommu_np_cache)
3688                 iommu->ir_domain->msi_parent_ops = &virt_amdvi_msi_parent_ops;
3689         else
3690                 iommu->ir_domain->msi_parent_ops = &amdvi_msi_parent_ops;
3691
3692         return 0;
3693 }
3694
3695 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
3696 {
3697         unsigned long flags;
3698         struct amd_iommu *iommu;
3699         struct irq_remap_table *table;
3700         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
3701         int devid = ir_data->irq_2_irte.devid;
3702         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
3703         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
3704
3705         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
3706             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
3707                 return 0;
3708
3709         iommu = ir_data->iommu;
3710         if (!iommu)
3711                 return -ENODEV;
3712
3713         table = get_irq_table(iommu, devid);
3714         if (!table)
3715                 return -ENODEV;
3716
3717         raw_spin_lock_irqsave(&table->lock, flags);
3718
3719         if (ref->lo.fields_vapic.guest_mode) {
3720                 if (cpu >= 0) {
3721                         ref->lo.fields_vapic.destination =
3722                                                 APICID_TO_IRTE_DEST_LO(cpu);
3723                         ref->hi.fields.destination =
3724                                                 APICID_TO_IRTE_DEST_HI(cpu);
3725                 }
3726                 ref->lo.fields_vapic.is_run = is_run;
3727                 barrier();
3728         }
3729
3730         raw_spin_unlock_irqrestore(&table->lock, flags);
3731
3732         iommu_flush_irt(iommu, devid);
3733         iommu_completion_wait(iommu);
3734         return 0;
3735 }
3736 EXPORT_SYMBOL(amd_iommu_update_ga);
3737 #endif