drivers/gpu/drm/amd/amdgpu/amdgpu_ucode.h

   1 /*
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  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  */
  23 #ifndef __AMDGPU_UCODE_H__
  24 #define __AMDGPU_UCODE_H__
  25
  26 struct common_firmware_header {
  27         uint32_t size_bytes; /* size of the entire header+image(s) in bytes */
  28         uint32_t header_size_bytes; /* size of just the header in bytes */
  29         uint16_t header_version_major; /* header version */
  30         uint16_t header_version_minor; /* header version */
  31         uint16_t ip_version_major; /* IP version */
  32         uint16_t ip_version_minor; /* IP version */
  33         uint32_t ucode_version;
  34         uint32_t ucode_size_bytes; /* size of ucode in bytes */
  35         uint32_t ucode_array_offset_bytes; /* payload offset from the start of the header */
  36         uint32_t crc32;  /* crc32 checksum of the payload */
  37 };
  38
  39 /* version_major=1, version_minor=0 */
  40 struct mc_firmware_header_v1_0 {
  41         struct common_firmware_header header;
  42         uint32_t io_debug_size_bytes; /* size of debug array in dwords */
  43         uint32_t io_debug_array_offset_bytes; /* payload offset from the start of the header */
  44 };
  45
  46 /* version_major=1, version_minor=0 */
  47 struct smc_firmware_header_v1_0 {
  48         struct common_firmware_header header;
  49         uint32_t ucode_start_addr;
  50 };
  51
  52 /* version_major=2, version_minor=0 */
  53 struct smc_firmware_header_v2_0 {
  54         struct smc_firmware_header_v1_0 v1_0;
  55         uint32_t ppt_offset_bytes; /* soft pptable offset */
  56         uint32_t ppt_size_bytes; /* soft pptable size */
  57 };
  58
  59 struct smc_soft_pptable_entry {
  60         uint32_t id;
  61         uint32_t ppt_offset_bytes;
  62         uint32_t ppt_size_bytes;
  63 };
  64
  65 /* version_major=2, version_minor=1 */
  66 struct smc_firmware_header_v2_1 {
  67         struct smc_firmware_header_v1_0 v1_0;
  68         uint32_t pptable_count;
  69         uint32_t pptable_entry_offset;
  70 };
  71
  72 /* version_major=1, version_minor=0 */
  73 struct psp_firmware_header_v1_0 {
  74         struct common_firmware_header header;
  75         uint32_t ucode_feature_version;
  76         uint32_t sos_offset_bytes;
  77         uint32_t sos_size_bytes;
  78 };
  79
  80 /* version_major=1, version_minor=1 */
  81 struct psp_firmware_header_v1_1 {
  82         struct psp_firmware_header_v1_0 v1_0;
  83         uint32_t toc_header_version;
  84         uint32_t toc_offset_bytes;
  85         uint32_t toc_size_bytes;
  86 };
  87
  88 /* version_major=1, version_minor=0 */
  89 struct ta_firmware_header_v1_0 {
  90         struct common_firmware_header header;
  91         uint32_t ta_xgmi_ucode_version;
  92         uint32_t ta_xgmi_offset_bytes;
  93         uint32_t ta_xgmi_size_bytes;
  94         uint32_t ta_ras_ucode_version;
  95         uint32_t ta_ras_offset_bytes;
  96         uint32_t ta_ras_size_bytes;
  97 };
  98
  99 /* version_major=1, version_minor=0 */
 100 struct gfx_firmware_header_v1_0 {
 101         struct common_firmware_header header;
 102         uint32_t ucode_feature_version;
 103         uint32_t jt_offset; /* jt location */
 104         uint32_t jt_size;  /* size of jt */
 105 };
 106
 107 /* version_major=1, version_minor=0 */
 108 struct rlc_firmware_header_v1_0 {
 109         struct common_firmware_header header;
 110         uint32_t ucode_feature_version;
 111         uint32_t save_and_restore_offset;
 112         uint32_t clear_state_descriptor_offset;
 113         uint32_t avail_scratch_ram_locations;
 114         uint32_t master_pkt_description_offset;
 115 };
 116
 117 /* version_major=2, version_minor=0 */
 118 struct rlc_firmware_header_v2_0 {
 119         struct common_firmware_header header;
 120         uint32_t ucode_feature_version;
 121         uint32_t jt_offset; /* jt location */
 122         uint32_t jt_size;  /* size of jt */
 123         uint32_t save_and_restore_offset;
 124         uint32_t clear_state_descriptor_offset;
 125         uint32_t avail_scratch_ram_locations;
 126         uint32_t reg_restore_list_size;
 127         uint32_t reg_list_format_start;
 128         uint32_t reg_list_format_separate_start;
 129         uint32_t starting_offsets_start;
 130         uint32_t reg_list_format_size_bytes; /* size of reg list format array in bytes */
 131         uint32_t reg_list_format_array_offset_bytes; /* payload offset from the start of the header */
 132         uint32_t reg_list_size_bytes; /* size of reg list array in bytes */
 133         uint32_t reg_list_array_offset_bytes; /* payload offset from the start of the header */
 134         uint32_t reg_list_format_separate_size_bytes; /* size of reg list format array in bytes */
 135         uint32_t reg_list_format_separate_array_offset_bytes; /* payload offset from the start of the header */
 136         uint32_t reg_list_separate_size_bytes; /* size of reg list array in bytes */
 137         uint32_t reg_list_separate_array_offset_bytes; /* payload offset from the start of the header */
 138 };
 139
 140 /* version_major=2, version_minor=1 */
 141 struct rlc_firmware_header_v2_1 {
 142         struct rlc_firmware_header_v2_0 v2_0;
 143         uint32_t reg_list_format_direct_reg_list_length; /* length of direct reg list format array */
 144         uint32_t save_restore_list_cntl_ucode_ver;
 145         uint32_t save_restore_list_cntl_feature_ver;
 146         uint32_t save_restore_list_cntl_size_bytes;
 147         uint32_t save_restore_list_cntl_offset_bytes;
 148         uint32_t save_restore_list_gpm_ucode_ver;
 149         uint32_t save_restore_list_gpm_feature_ver;
 150         uint32_t save_restore_list_gpm_size_bytes;
 151         uint32_t save_restore_list_gpm_offset_bytes;
 152         uint32_t save_restore_list_srm_ucode_ver;
 153         uint32_t save_restore_list_srm_feature_ver;
 154         uint32_t save_restore_list_srm_size_bytes;
 155         uint32_t save_restore_list_srm_offset_bytes;
 156 };
 157
 158 /* version_major=1, version_minor=0 */
 159 struct sdma_firmware_header_v1_0 {
 160         struct common_firmware_header header;
 161         uint32_t ucode_feature_version;
 162         uint32_t ucode_change_version;
 163         uint32_t jt_offset; /* jt location */
 164         uint32_t jt_size; /* size of jt */
 165 };
 166
 167 /* version_major=1, version_minor=1 */
 168 struct sdma_firmware_header_v1_1 {
 169         struct sdma_firmware_header_v1_0 v1_0;
 170         uint32_t digest_size;
 171 };
 172
 173 /* gpu info payload */
 174 struct gpu_info_firmware_v1_0 {
 175         uint32_t gc_num_se;
 176         uint32_t gc_num_cu_per_sh;
 177         uint32_t gc_num_sh_per_se;
 178         uint32_t gc_num_rb_per_se;
 179         uint32_t gc_num_tccs;
 180         uint32_t gc_num_gprs;
 181         uint32_t gc_num_max_gs_thds;
 182         uint32_t gc_gs_table_depth;
 183         uint32_t gc_gsprim_buff_depth;
 184         uint32_t gc_parameter_cache_depth;
 185         uint32_t gc_double_offchip_lds_buffer;
 186         uint32_t gc_wave_size;
 187         uint32_t gc_max_waves_per_simd;
 188         uint32_t gc_max_scratch_slots_per_cu;
 189         uint32_t gc_lds_size;
 190 };
 191
 192 struct gpu_info_firmware_v1_1 {
 193         struct gpu_info_firmware_v1_0 v1_0;
 194         uint32_t num_sc_per_sh;
 195         uint32_t num_packer_per_sc;
 196 };
 197
 198 /* version_major=1, version_minor=0 */
 199 struct gpu_info_firmware_header_v1_0 {
 200         struct common_firmware_header header;
 201         uint16_t version_major; /* version */
 202         uint16_t version_minor; /* version */
 203 };
 204
 205 /* version_major=1, version_minor=0 */
 206 struct dmcu_firmware_header_v1_0 {
 207         struct common_firmware_header header;
 208         uint32_t intv_offset_bytes; /* interrupt vectors offset from end of header, in bytes */
 209         uint32_t intv_size_bytes;  /* size of interrupt vectors, in bytes */
 210 };
 211
 212 /* header is fixed size */
 213 union amdgpu_firmware_header {
 214         struct common_firmware_header common;
 215         struct mc_firmware_header_v1_0 mc;
 216         struct smc_firmware_header_v1_0 smc;
 217         struct smc_firmware_header_v2_0 smc_v2_0;
 218         struct psp_firmware_header_v1_0 psp;
 219         struct psp_firmware_header_v1_1 psp_v1_1;
 220         struct ta_firmware_header_v1_0 ta;
 221         struct gfx_firmware_header_v1_0 gfx;
 222         struct rlc_firmware_header_v1_0 rlc;
 223         struct rlc_firmware_header_v2_0 rlc_v2_0;
 224         struct rlc_firmware_header_v2_1 rlc_v2_1;
 225         struct sdma_firmware_header_v1_0 sdma;
 226         struct sdma_firmware_header_v1_1 sdma_v1_1;
 227         struct gpu_info_firmware_header_v1_0 gpu_info;
 228         struct dmcu_firmware_header_v1_0 dmcu;
 229         uint8_t raw[0x100];
 230 };
 231
 232 /*
 233  * fw loading support
 234  */
 235 enum AMDGPU_UCODE_ID {
 236         AMDGPU_UCODE_ID_SDMA0 = 0,
 237         AMDGPU_UCODE_ID_SDMA1,
 238         AMDGPU_UCODE_ID_CP_CE,
 239         AMDGPU_UCODE_ID_CP_PFP,
 240         AMDGPU_UCODE_ID_CP_ME,
 241         AMDGPU_UCODE_ID_CP_MEC1,
 242         AMDGPU_UCODE_ID_CP_MEC1_JT,
 243         AMDGPU_UCODE_ID_CP_MEC2,
 244         AMDGPU_UCODE_ID_CP_MEC2_JT,
 245         AMDGPU_UCODE_ID_RLC_G,
 246         AMDGPU_UCODE_ID_RLC_RESTORE_LIST_CNTL,
 247         AMDGPU_UCODE_ID_RLC_RESTORE_LIST_GPM_MEM,
 248         AMDGPU_UCODE_ID_RLC_RESTORE_LIST_SRM_MEM,
 249         AMDGPU_UCODE_ID_STORAGE,
 250         AMDGPU_UCODE_ID_SMC,
 251         AMDGPU_UCODE_ID_UVD,
 252         AMDGPU_UCODE_ID_UVD1,
 253         AMDGPU_UCODE_ID_VCE,
 254         AMDGPU_UCODE_ID_VCN,
 255         AMDGPU_UCODE_ID_DMCU_ERAM,
 256         AMDGPU_UCODE_ID_DMCU_INTV,
 257         AMDGPU_UCODE_ID_MAXIMUM,
 258 };
 259
 260 /* engine firmware status */
 261 enum AMDGPU_UCODE_STATUS {
 262         AMDGPU_UCODE_STATUS_INVALID,
 263         AMDGPU_UCODE_STATUS_NOT_LOADED,
 264         AMDGPU_UCODE_STATUS_LOADED,
 265 };
 266
 267 enum amdgpu_firmware_load_type {
 268         AMDGPU_FW_LOAD_DIRECT = 0,
 269         AMDGPU_FW_LOAD_SMU,
 270         AMDGPU_FW_LOAD_PSP,
 271         AMDGPU_FW_LOAD_RLC_BACKDOOR_AUTO,
 272 };
 273
 274 /* conform to smu_ucode_xfer_cz.h */
 275 #define AMDGPU_SDMA0_UCODE_LOADED       0x00000001
 276 #define AMDGPU_SDMA1_UCODE_LOADED       0x00000002
 277 #define AMDGPU_CPCE_UCODE_LOADED        0x00000004
 278 #define AMDGPU_CPPFP_UCODE_LOADED       0x00000008
 279 #define AMDGPU_CPME_UCODE_LOADED        0x00000010
 280 #define AMDGPU_CPMEC1_UCODE_LOADED      0x00000020
 281 #define AMDGPU_CPMEC2_UCODE_LOADED      0x00000040
 282 #define AMDGPU_CPRLC_UCODE_LOADED       0x00000100
 283
 284 /* amdgpu firmware info */
 285 struct amdgpu_firmware_info {
 286         /* ucode ID */
 287         enum AMDGPU_UCODE_ID ucode_id;
 288         /* request_firmware */
 289         const struct firmware *fw;
 290         /* starting mc address */
 291         uint64_t mc_addr;
 292         /* kernel linear address */
 293         void *kaddr;
 294         /* ucode_size_bytes */
 295         uint32_t ucode_size;
 296         /* starting tmr mc address */
 297         uint32_t tmr_mc_addr_lo;
 298         uint32_t tmr_mc_addr_hi;
 299 };
 300
 301 struct amdgpu_firmware {
 302         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
 303         enum amdgpu_firmware_load_type load_type;
 304         struct amdgpu_bo *fw_buf;
 305         unsigned int fw_size;
 306         unsigned int max_ucodes;
 307         /* firmwares are loaded by psp instead of smu from vega10 */
 308         const struct amdgpu_psp_funcs *funcs;
 309         struct amdgpu_bo *rbuf;
 310         struct mutex mutex;
 311
 312         /* gpu info firmware data pointer */
 313         const struct firmware *gpu_info_fw;
 314
 315         void *fw_buf_ptr;
 316         uint64_t fw_buf_mc;
 317 };
 318
 319 void amdgpu_ucode_print_mc_hdr(const struct common_firmware_header *hdr);
 320 void amdgpu_ucode_print_smc_hdr(const struct common_firmware_header *hdr);
 321 void amdgpu_ucode_print_gfx_hdr(const struct common_firmware_header *hdr);
 322 void amdgpu_ucode_print_rlc_hdr(const struct common_firmware_header *hdr);
 323 void amdgpu_ucode_print_sdma_hdr(const struct common_firmware_header *hdr);
 324 void amdgpu_ucode_print_psp_hdr(const struct common_firmware_header *hdr);
 325 void amdgpu_ucode_print_gpu_info_hdr(const struct common_firmware_header *hdr);
 326 int amdgpu_ucode_validate(const struct firmware *fw);
 327 bool amdgpu_ucode_hdr_version(union amdgpu_firmware_header *hdr,
 328                                 uint16_t hdr_major, uint16_t hdr_minor);
 329
 330 int amdgpu_ucode_init_bo(struct amdgpu_device *adev);
 331 int amdgpu_ucode_create_bo(struct amdgpu_device *adev);
 332 int amdgpu_ucode_sysfs_init(struct amdgpu_device *adev);
 333 void amdgpu_ucode_free_bo(struct amdgpu_device *adev);
 334 void amdgpu_ucode_sysfs_fini(struct amdgpu_device *adev);
 335
 336 enum amdgpu_firmware_load_type
 337 amdgpu_ucode_get_load_type(struct amdgpu_device *adev, int load_type);
 338
 339 #endif