drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <drm/ttm/ttm_bo_api.h>
  40 #include <drm/ttm/ttm_bo_driver.h>
  41 #include <drm/ttm/ttm_placement.h>
  42 #include <drm/ttm/ttm_module.h>
  43 #include <drm/ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48 #include <drm/gpu_scheduler.h>
  49
  50 #include <kgd_kfd_interface.h>
  51 #include "dm_pp_interface.h"
  52 #include "kgd_pp_interface.h"
  53
  54 #include "amd_shared.h"
  55 #include "amdgpu_mode.h"
  56 #include "amdgpu_ih.h"
  57 #include "amdgpu_irq.h"
  58 #include "amdgpu_ucode.h"
  59 #include "amdgpu_ttm.h"
  60 #include "amdgpu_psp.h"
  61 #include "amdgpu_gds.h"
  62 #include "amdgpu_sync.h"
  63 #include "amdgpu_ring.h"
  64 #include "amdgpu_vm.h"
  65 #include "amdgpu_dpm.h"
  66 #include "amdgpu_acp.h"
  67 #include "amdgpu_uvd.h"
  68 #include "amdgpu_vce.h"
  69 #include "amdgpu_vcn.h"
  70 #include "amdgpu_mn.h"
  71 #include "amdgpu_gmc.h"
  72 #include "amdgpu_gfx.h"
  73 #include "amdgpu_sdma.h"
  74 #include "amdgpu_dm.h"
  75 #include "amdgpu_virt.h"
  76 #include "amdgpu_gart.h"
  77 #include "amdgpu_debugfs.h"
  78 #include "amdgpu_job.h"
  79 #include "amdgpu_bo_list.h"
  80
  81 /*
  82  * Modules parameters.
  83  */
  84 extern int amdgpu_modeset;
  85 extern int amdgpu_vram_limit;
  86 extern int amdgpu_vis_vram_limit;
  87 extern int amdgpu_gart_size;
  88 extern int amdgpu_gtt_size;
  89 extern int amdgpu_moverate;
  90 extern int amdgpu_benchmarking;
  91 extern int amdgpu_testing;
  92 extern int amdgpu_audio;
  93 extern int amdgpu_disp_priority;
  94 extern int amdgpu_hw_i2c;
  95 extern int amdgpu_pcie_gen2;
  96 extern int amdgpu_msi;
  97 extern int amdgpu_lockup_timeout;
  98 extern int amdgpu_dpm;
  99 extern int amdgpu_fw_load_type;
 100 extern int amdgpu_aspm;
 101 extern int amdgpu_runtime_pm;
 102 extern uint amdgpu_ip_block_mask;
 103 extern int amdgpu_bapm;
 104 extern int amdgpu_deep_color;
 105 extern int amdgpu_vm_size;
 106 extern int amdgpu_vm_block_size;
 107 extern int amdgpu_vm_fragment_size;
 108 extern int amdgpu_vm_fault_stop;
 109 extern int amdgpu_vm_debug;
 110 extern int amdgpu_vm_update_mode;
 111 extern int amdgpu_dc;
 112 extern int amdgpu_sched_jobs;
 113 extern int amdgpu_sched_hw_submission;
 114 extern uint amdgpu_pcie_gen_cap;
 115 extern uint amdgpu_pcie_lane_cap;
 116 extern uint amdgpu_cg_mask;
 117 extern uint amdgpu_pg_mask;
 118 extern uint amdgpu_sdma_phase_quantum;
 119 extern char *amdgpu_disable_cu;
 120 extern char *amdgpu_virtual_display;
 121 extern uint amdgpu_pp_feature_mask;
 122 extern int amdgpu_vram_page_split;
 123 extern int amdgpu_ngg;
 124 extern int amdgpu_prim_buf_per_se;
 125 extern int amdgpu_pos_buf_per_se;
 126 extern int amdgpu_cntl_sb_buf_per_se;
 127 extern int amdgpu_param_buf_per_se;
 128 extern int amdgpu_job_hang_limit;
 129 extern int amdgpu_lbpw;
 130 extern int amdgpu_compute_multipipe;
 131 extern int amdgpu_gpu_recovery;
 132 extern int amdgpu_emu_mode;
 133 extern uint amdgpu_smu_memory_pool_size;
 134
 135 #ifdef CONFIG_DRM_AMDGPU_SI
 136 extern int amdgpu_si_support;
 137 #endif
 138 #ifdef CONFIG_DRM_AMDGPU_CIK
 139 extern int amdgpu_cik_support;
 140 #endif
 141
 142 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 143 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 144 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 145 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 146 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 147 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 148 #define AMDGPU_IB_POOL_SIZE                     16
 149 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 150 #define AMDGPUFB_CONN_LIMIT                     4
 151 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 152
 153 /* hard reset data */
 154 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 155
 156 /* reset flags */
 157 #define AMDGPU_RESET_GFX                        (1 << 0)
 158 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 159 #define AMDGPU_RESET_DMA                        (1 << 2)
 160 #define AMDGPU_RESET_CP                         (1 << 3)
 161 #define AMDGPU_RESET_GRBM                       (1 << 4)
 162 #define AMDGPU_RESET_DMA1                       (1 << 5)
 163 #define AMDGPU_RESET_RLC                        (1 << 6)
 164 #define AMDGPU_RESET_SEM                        (1 << 7)
 165 #define AMDGPU_RESET_IH                         (1 << 8)
 166 #define AMDGPU_RESET_VMC                        (1 << 9)
 167 #define AMDGPU_RESET_MC                         (1 << 10)
 168 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 169 #define AMDGPU_RESET_UVD                        (1 << 12)
 170 #define AMDGPU_RESET_VCE                        (1 << 13)
 171 #define AMDGPU_RESET_VCE1                       (1 << 14)
 172
 173 /* max cursor sizes (in pixels) */
 174 #define CIK_CURSOR_WIDTH 128
 175 #define CIK_CURSOR_HEIGHT 128
 176
 177 struct amdgpu_device;
 178 struct amdgpu_ib;
 179 struct amdgpu_cs_parser;
 180 struct amdgpu_job;
 181 struct amdgpu_irq_src;
 182 struct amdgpu_fpriv;
 183 struct amdgpu_bo_va_mapping;
 184 struct amdgpu_atif;
 185
 186 enum amdgpu_cp_irq {
 187         AMDGPU_CP_IRQ_GFX_EOP = 0,
 188         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 189         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 196
 197         AMDGPU_CP_IRQ_LAST
 198 };
 199
 200 enum amdgpu_thermal_irq {
 201         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 202         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 203
 204         AMDGPU_THERMAL_IRQ_LAST
 205 };
 206
 207 enum amdgpu_kiq_irq {
 208         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 209         AMDGPU_CP_KIQ_IRQ_LAST
 210 };
 211
 212 int amdgpu_device_ip_set_clockgating_state(void *dev,
 213                                            enum amd_ip_block_type block_type,
 214                                            enum amd_clockgating_state state);
 215 int amdgpu_device_ip_set_powergating_state(void *dev,
 216                                            enum amd_ip_block_type block_type,
 217                                            enum amd_powergating_state state);
 218 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 219                                             u32 *flags);
 220 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 221                                    enum amd_ip_block_type block_type);
 222 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 223                               enum amd_ip_block_type block_type);
 224
 225 #define AMDGPU_MAX_IP_NUM 16
 226
 227 struct amdgpu_ip_block_status {
 228         bool valid;
 229         bool sw;
 230         bool hw;
 231         bool late_initialized;
 232         bool hang;
 233 };
 234
 235 struct amdgpu_ip_block_version {
 236         const enum amd_ip_block_type type;
 237         const u32 major;
 238         const u32 minor;
 239         const u32 rev;
 240         const struct amd_ip_funcs *funcs;
 241 };
 242
 243 struct amdgpu_ip_block {
 244         struct amdgpu_ip_block_status status;
 245         const struct amdgpu_ip_block_version *version;
 246 };
 247
 248 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 249                                        enum amd_ip_block_type type,
 250                                        u32 major, u32 minor);
 251
 252 struct amdgpu_ip_block *
 253 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 254                               enum amd_ip_block_type type);
 255
 256 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 257                                const struct amdgpu_ip_block_version *ip_block_version);
 258
 259 /* provided by hw blocks that can write ptes, e.g., sdma */
 260 struct amdgpu_vm_pte_funcs {
 261         /* number of dw to reserve per operation */
 262         unsigned        copy_pte_num_dw;
 263
 264         /* copy pte entries from GART */
 265         void (*copy_pte)(struct amdgpu_ib *ib,
 266                          uint64_t pe, uint64_t src,
 267                          unsigned count);
 268
 269         /* write pte one entry at a time with addr mapping */
 270         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 271                           uint64_t value, unsigned count,
 272                           uint32_t incr);
 273         /* for linear pte/pde updates without addr mapping */
 274         void (*set_pte_pde)(struct amdgpu_ib *ib,
 275                             uint64_t pe,
 276                             uint64_t addr, unsigned count,
 277                             uint32_t incr, uint64_t flags);
 278 };
 279
 280 /*
 281  * BIOS.
 282  */
 283 bool amdgpu_get_bios(struct amdgpu_device *adev);
 284 bool amdgpu_read_bios(struct amdgpu_device *adev);
 285
 286 /*
 287  * Clocks
 288  */
 289
 290 #define AMDGPU_MAX_PPLL 3
 291
 292 struct amdgpu_clock {
 293         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 294         struct amdgpu_pll spll;
 295         struct amdgpu_pll mpll;
 296         /* 10 Khz units */
 297         uint32_t default_mclk;
 298         uint32_t default_sclk;
 299         uint32_t default_dispclk;
 300         uint32_t current_dispclk;
 301         uint32_t dp_extclk;
 302         uint32_t max_pixel_clock;
 303 };
 304
 305 /*
 306  * GEM.
 307  */
 308
 309 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 310 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 311
 312 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 313 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 314                                 struct drm_file *file_priv);
 315 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 316                                 struct drm_file *file_priv);
 317 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 318 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 319 struct drm_gem_object *
 320 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 321                                  struct dma_buf_attachment *attach,
 322                                  struct sg_table *sg);
 323 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 324                                         struct drm_gem_object *gobj,
 325                                         int flags);
 326 struct drm_gem_object *amdgpu_gem_prime_import(struct drm_device *dev,
 327                                             struct dma_buf *dma_buf);
 328 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 329 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 330 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 331 int amdgpu_gem_prime_mmap(struct drm_gem_object *obj, struct vm_area_struct *vma);
 332
 333 /* sub-allocation manager, it has to be protected by another lock.
 334  * By conception this is an helper for other part of the driver
 335  * like the indirect buffer or semaphore, which both have their
 336  * locking.
 337  *
 338  * Principe is simple, we keep a list of sub allocation in offset
 339  * order (first entry has offset == 0, last entry has the highest
 340  * offset).
 341  *
 342  * When allocating new object we first check if there is room at
 343  * the end total_size - (last_object_offset + last_object_size) >=
 344  * alloc_size. If so we allocate new object there.
 345  *
 346  * When there is not enough room at the end, we start waiting for
 347  * each sub object until we reach object_offset+object_size >=
 348  * alloc_size, this object then become the sub object we return.
 349  *
 350  * Alignment can't be bigger than page size.
 351  *
 352  * Hole are not considered for allocation to keep things simple.
 353  * Assumption is that there won't be hole (all object on same
 354  * alignment).
 355  */
 356
 357 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 358
 359 struct amdgpu_sa_manager {
 360         wait_queue_head_t       wq;
 361         struct amdgpu_bo        *bo;
 362         struct list_head        *hole;
 363         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 364         struct list_head        olist;
 365         unsigned                size;
 366         uint64_t                gpu_addr;
 367         void                    *cpu_ptr;
 368         uint32_t                domain;
 369         uint32_t                align;
 370 };
 371
 372 /* sub-allocation buffer */
 373 struct amdgpu_sa_bo {
 374         struct list_head                olist;
 375         struct list_head                flist;
 376         struct amdgpu_sa_manager        *manager;
 377         unsigned                        soffset;
 378         unsigned                        eoffset;
 379         struct dma_fence                *fence;
 380 };
 381
 382 /*
 383  * GEM objects.
 384  */
 385 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 386 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 387                              int alignment, u32 initial_domain,
 388                              u64 flags, enum ttm_bo_type type,
 389                              struct reservation_object *resv,
 390                              struct drm_gem_object **obj);
 391
 392 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 393                             struct drm_device *dev,
 394                             struct drm_mode_create_dumb *args);
 395 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 396                           struct drm_device *dev,
 397                           uint32_t handle, uint64_t *offset_p);
 398 int amdgpu_fence_slab_init(void);
 399 void amdgpu_fence_slab_fini(void);
 400
 401 /*
 402  * GPU doorbell structures, functions & helpers
 403  */
 404 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 405 {
 406         AMDGPU_DOORBELL_KIQ                     = 0x000,
 407         AMDGPU_DOORBELL_HIQ                     = 0x001,
 408         AMDGPU_DOORBELL_DIQ                     = 0x002,
 409         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 410         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 411         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 412         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 413         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 414         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 415         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 416         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 417         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 418         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 419         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 420         AMDGPU_DOORBELL_IH                      = 0x1E8,
 421         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 422         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 423 } AMDGPU_DOORBELL_ASSIGNMENT;
 424
 425 struct amdgpu_doorbell {
 426         /* doorbell mmio */
 427         resource_size_t         base;
 428         resource_size_t         size;
 429         u32 __iomem             *ptr;
 430         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 431 };
 432
 433 /*
 434  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 435  */
 436 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 437 {
 438         /*
 439          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 440          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 441          *  Compute related doorbells are allocated from 0x00 to 0x8a
 442          */
 443
 444
 445         /* kernel scheduling */
 446         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 447
 448         /* HSA interface queue and debug queue */
 449         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 450         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 451
 452         /* Compute engines */
 453         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 454         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 455         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 456         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 457         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 458         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 459         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 460         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 461
 462         /* User queue doorbell range (128 doorbells) */
 463         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 464         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 465
 466         /* Graphics engine */
 467         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 468
 469         /*
 470          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 471          * Graphics voltage island aperture 1
 472          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 473          */
 474
 475         /* sDMA engines */
 476         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 477         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 478         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 479         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 480
 481         /* Interrupt handler */
 482         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 483         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 484         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 485
 486         /* VCN engine use 32 bits doorbell  */
 487         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 488         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 489         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 490         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 491
 492         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 493          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 494          */
 495         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xF8,
 496         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xF9,
 497         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFA,
 498         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFB,
 499
 500         AMDGPU_DOORBELL64_VCE_RING0_1             = 0xFC,
 501         AMDGPU_DOORBELL64_VCE_RING2_3             = 0xFD,
 502         AMDGPU_DOORBELL64_VCE_RING4_5             = 0xFE,
 503         AMDGPU_DOORBELL64_VCE_RING6_7             = 0xFF,
 504
 505         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 506         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 507 } AMDGPU_DOORBELL64_ASSIGNMENT;
 508
 509 /*
 510  * IRQS.
 511  */
 512
 513 struct amdgpu_flip_work {
 514         struct delayed_work             flip_work;
 515         struct work_struct              unpin_work;
 516         struct amdgpu_device            *adev;
 517         int                             crtc_id;
 518         u32                             target_vblank;
 519         uint64_t                        base;
 520         struct drm_pending_vblank_event *event;
 521         struct amdgpu_bo                *old_abo;
 522         struct dma_fence                *excl;
 523         unsigned                        shared_count;
 524         struct dma_fence                **shared;
 525         struct dma_fence_cb             cb;
 526         bool                            async;
 527 };
 528
 529
 530 /*
 531  * CP & rings.
 532  */
 533
 534 struct amdgpu_ib {
 535         struct amdgpu_sa_bo             *sa_bo;
 536         uint32_t                        length_dw;
 537         uint64_t                        gpu_addr;
 538         uint32_t                        *ptr;
 539         uint32_t                        flags;
 540 };
 541
 542 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 543
 544 /*
 545  * Queue manager
 546  */
 547 struct amdgpu_queue_mapper {
 548         int             hw_ip;
 549         struct mutex    lock;
 550         /* protected by lock */
 551         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
 552 };
 553
 554 struct amdgpu_queue_mgr {
 555         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
 556 };
 557
 558 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
 559                           struct amdgpu_queue_mgr *mgr);
 560 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
 561                           struct amdgpu_queue_mgr *mgr);
 562 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
 563                          struct amdgpu_queue_mgr *mgr,
 564                          u32 hw_ip, u32 instance, u32 ring,
 565                          struct amdgpu_ring **out_ring);
 566
 567 /*
 568  * context related structures
 569  */
 570
 571 struct amdgpu_ctx_ring {
 572         uint64_t                sequence;
 573         struct dma_fence        **fences;
 574         struct drm_sched_entity entity;
 575 };
 576
 577 struct amdgpu_ctx {
 578         struct kref             refcount;
 579         struct amdgpu_device    *adev;
 580         struct amdgpu_queue_mgr queue_mgr;
 581         unsigned                reset_counter;
 582         unsigned        reset_counter_query;
 583         uint32_t                vram_lost_counter;
 584         spinlock_t              ring_lock;
 585         struct dma_fence        **fences;
 586         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 587         bool                    preamble_presented;
 588         enum drm_sched_priority init_priority;
 589         enum drm_sched_priority override_priority;
 590         struct mutex            lock;
 591         atomic_t        guilty;
 592 };
 593
 594 struct amdgpu_ctx_mgr {
 595         struct amdgpu_device    *adev;
 596         struct mutex            lock;
 597         /* protected by lock */
 598         struct idr              ctx_handles;
 599 };
 600
 601 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 602 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 603
 604 int amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 605                               struct dma_fence *fence, uint64_t *seq);
 606 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 607                                    struct amdgpu_ring *ring, uint64_t seq);
 608 void amdgpu_ctx_priority_override(struct amdgpu_ctx *ctx,
 609                                   enum drm_sched_priority priority);
 610
 611 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 612                      struct drm_file *filp);
 613
 614 int amdgpu_ctx_wait_prev_fence(struct amdgpu_ctx *ctx, unsigned ring_id);
 615
 616 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 617 void amdgpu_ctx_mgr_entity_fini(struct amdgpu_ctx_mgr *mgr);
 618 void amdgpu_ctx_mgr_entity_flush(struct amdgpu_ctx_mgr *mgr);
 619 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 620
 621
 622 /*
 623  * file private structure
 624  */
 625
 626 struct amdgpu_fpriv {
 627         struct amdgpu_vm        vm;
 628         struct amdgpu_bo_va     *prt_va;
 629         struct amdgpu_bo_va     *csa_va;
 630         struct mutex            bo_list_lock;
 631         struct idr              bo_list_handles;
 632         struct amdgpu_ctx_mgr   ctx_mgr;
 633 };
 634
 635 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 636                   unsigned size, struct amdgpu_ib *ib);
 637 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 638                     struct dma_fence *f);
 639 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 640                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 641                        struct dma_fence **f);
 642 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 643 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 644 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
 645
 646 /*
 647  * CS.
 648  */
 649 struct amdgpu_cs_chunk {
 650         uint32_t                chunk_id;
 651         uint32_t                length_dw;
 652         void                    *kdata;
 653 };
 654
 655 struct amdgpu_cs_parser {
 656         struct amdgpu_device    *adev;
 657         struct drm_file         *filp;
 658         struct amdgpu_ctx       *ctx;
 659
 660         /* chunks */
 661         unsigned                nchunks;
 662         struct amdgpu_cs_chunk  *chunks;
 663
 664         /* scheduler job object */
 665         struct amdgpu_job       *job;
 666         struct amdgpu_ring      *ring;
 667
 668         /* buffer objects */
 669         struct ww_acquire_ctx           ticket;
 670         struct amdgpu_bo_list           *bo_list;
 671         struct amdgpu_mn                *mn;
 672         struct amdgpu_bo_list_entry     vm_pd;
 673         struct list_head                validated;
 674         struct dma_fence                *fence;
 675         uint64_t                        bytes_moved_threshold;
 676         uint64_t                        bytes_moved_vis_threshold;
 677         uint64_t                        bytes_moved;
 678         uint64_t                        bytes_moved_vis;
 679         struct amdgpu_bo_list_entry     *evictable;
 680
 681         /* user fence */
 682         struct amdgpu_bo_list_entry     uf_entry;
 683
 684         unsigned num_post_dep_syncobjs;
 685         struct drm_syncobj **post_dep_syncobjs;
 686 };
 687
 688 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
 689                                       uint32_t ib_idx, int idx)
 690 {
 691         return p->job->ibs[ib_idx].ptr[idx];
 692 }
 693
 694 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
 695                                        uint32_t ib_idx, int idx,
 696                                        uint32_t value)
 697 {
 698         p->job->ibs[ib_idx].ptr[idx] = value;
 699 }
 700
 701 /*
 702  * Writeback
 703  */
 704 #define AMDGPU_MAX_WB 128       /* Reserve at most 128 WB slots for amdgpu-owned rings. */
 705
 706 struct amdgpu_wb {
 707         struct amdgpu_bo        *wb_obj;
 708         volatile uint32_t       *wb;
 709         uint64_t                gpu_addr;
 710         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
 711         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
 712 };
 713
 714 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
 715 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
 716
 717 /*
 718  * Firmware
 719  */
 720 enum amdgpu_firmware_load_type {
 721         AMDGPU_FW_LOAD_DIRECT = 0,
 722         AMDGPU_FW_LOAD_SMU,
 723         AMDGPU_FW_LOAD_PSP,
 724 };
 725
 726 struct amdgpu_firmware {
 727         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
 728         enum amdgpu_firmware_load_type load_type;
 729         struct amdgpu_bo *fw_buf;
 730         unsigned int fw_size;
 731         unsigned int max_ucodes;
 732         /* firmwares are loaded by psp instead of smu from vega10 */
 733         const struct amdgpu_psp_funcs *funcs;
 734         struct amdgpu_bo *rbuf;
 735         struct mutex mutex;
 736
 737         /* gpu info firmware data pointer */
 738         const struct firmware *gpu_info_fw;
 739
 740         void *fw_buf_ptr;
 741         uint64_t fw_buf_mc;
 742 };
 743
 744 /*
 745  * Benchmarking
 746  */
 747 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
 748
 749
 750 /*
 751  * Testing
 752  */
 753 void amdgpu_test_moves(struct amdgpu_device *adev);
 754
 755
 756 /*
 757  * amdgpu smumgr functions
 758  */
 759 struct amdgpu_smumgr_funcs {
 760         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
 761         int (*request_smu_load_fw)(struct amdgpu_device *adev);
 762         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
 763 };
 764
 765 /*
 766  * amdgpu smumgr
 767  */
 768 struct amdgpu_smumgr {
 769         struct amdgpu_bo *toc_buf;
 770         struct amdgpu_bo *smu_buf;
 771         /* asic priv smu data */
 772         void *priv;
 773         spinlock_t smu_lock;
 774         /* smumgr functions */
 775         const struct amdgpu_smumgr_funcs *smumgr_funcs;
 776         /* ucode loading complete flag */
 777         uint32_t fw_flags;
 778 };
 779
 780 /*
 781  * ASIC specific register table accessible by UMD
 782  */
 783 struct amdgpu_allowed_register_entry {
 784         uint32_t reg_offset;
 785         bool grbm_indexed;
 786 };
 787
 788 /*
 789  * ASIC specific functions.
 790  */
 791 struct amdgpu_asic_funcs {
 792         bool (*read_disabled_bios)(struct amdgpu_device *adev);
 793         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
 794                                    u8 *bios, u32 length_bytes);
 795         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
 796                              u32 sh_num, u32 reg_offset, u32 *value);
 797         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
 798         int (*reset)(struct amdgpu_device *adev);
 799         /* get the reference clock */
 800         u32 (*get_xclk)(struct amdgpu_device *adev);
 801         /* MM block clocks */
 802         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
 803         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
 804         /* static power management */
 805         int (*get_pcie_lanes)(struct amdgpu_device *adev);
 806         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
 807         /* get config memsize register */
 808         u32 (*get_config_memsize)(struct amdgpu_device *adev);
 809         /* flush hdp write queue */
 810         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 811         /* invalidate hdp read cache */
 812         void (*invalidate_hdp)(struct amdgpu_device *adev,
 813                                struct amdgpu_ring *ring);
 814         /* check if the asic needs a full reset of if soft reset will work */
 815         bool (*need_full_reset)(struct amdgpu_device *adev);
 816 };
 817
 818 /*
 819  * IOCTL.
 820  */
 821 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
 822                             struct drm_file *filp);
 823 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
 824                                 struct drm_file *filp);
 825
 826 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
 827                           struct drm_file *filp);
 828 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
 829                         struct drm_file *filp);
 830 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
 831                           struct drm_file *filp);
 832 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
 833                               struct drm_file *filp);
 834 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
 835                           struct drm_file *filp);
 836 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
 837                         struct drm_file *filp);
 838 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 839 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
 840                                     struct drm_file *filp);
 841 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 842 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
 843                                 struct drm_file *filp);
 844
 845 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
 846                                 struct drm_file *filp);
 847
 848 /* VRAM scratch page for HDP bug, default vram page */
 849 struct amdgpu_vram_scratch {
 850         struct amdgpu_bo                *robj;
 851         volatile uint32_t               *ptr;
 852         u64                             gpu_addr;
 853 };
 854
 855 /*
 856  * ACPI
 857  */
 858 struct amdgpu_atcs_functions {
 859         bool get_ext_state;
 860         bool pcie_perf_req;
 861         bool pcie_dev_rdy;
 862         bool pcie_bus_width;
 863 };
 864
 865 struct amdgpu_atcs {
 866         struct amdgpu_atcs_functions functions;
 867 };
 868
 869 /*
 870  * Firmware VRAM reservation
 871  */
 872 struct amdgpu_fw_vram_usage {
 873         u64 start_offset;
 874         u64 size;
 875         struct amdgpu_bo *reserved_bo;
 876         void *va;
 877 };
 878
 879 /*
 880  * CGS
 881  */
 882 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
 883 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
 884
 885 /*
 886  * Core structure, functions and helpers.
 887  */
 888 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
 889 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 890
 891 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 892 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
 893
 894
 895 /*
 896  * amdgpu nbio functions
 897  *
 898  */
 899 struct nbio_hdp_flush_reg {
 900         u32 ref_and_mask_cp0;
 901         u32 ref_and_mask_cp1;
 902         u32 ref_and_mask_cp2;
 903         u32 ref_and_mask_cp3;
 904         u32 ref_and_mask_cp4;
 905         u32 ref_and_mask_cp5;
 906         u32 ref_and_mask_cp6;
 907         u32 ref_and_mask_cp7;
 908         u32 ref_and_mask_cp8;
 909         u32 ref_and_mask_cp9;
 910         u32 ref_and_mask_sdma0;
 911         u32 ref_and_mask_sdma1;
 912 };
 913
 914 struct amdgpu_nbio_funcs {
 915         const struct nbio_hdp_flush_reg *hdp_flush_reg;
 916         u32 (*get_hdp_flush_req_offset)(struct amdgpu_device *adev);
 917         u32 (*get_hdp_flush_done_offset)(struct amdgpu_device *adev);
 918         u32 (*get_pcie_index_offset)(struct amdgpu_device *adev);
 919         u32 (*get_pcie_data_offset)(struct amdgpu_device *adev);
 920         u32 (*get_rev_id)(struct amdgpu_device *adev);
 921         void (*mc_access_enable)(struct amdgpu_device *adev, bool enable);
 922         void (*hdp_flush)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 923         u32 (*get_memsize)(struct amdgpu_device *adev);
 924         void (*sdma_doorbell_range)(struct amdgpu_device *adev, int instance,
 925                                     bool use_doorbell, int doorbell_index);
 926         void (*enable_doorbell_aperture)(struct amdgpu_device *adev,
 927                                          bool enable);
 928         void (*enable_doorbell_selfring_aperture)(struct amdgpu_device *adev,
 929                                                   bool enable);
 930         void (*ih_doorbell_range)(struct amdgpu_device *adev,
 931                                   bool use_doorbell, int doorbell_index);
 932         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
 933                                                  bool enable);
 934         void (*update_medium_grain_light_sleep)(struct amdgpu_device *adev,
 935                                                 bool enable);
 936         void (*get_clockgating_state)(struct amdgpu_device *adev,
 937                                       u32 *flags);
 938         void (*ih_control)(struct amdgpu_device *adev);
 939         void (*init_registers)(struct amdgpu_device *adev);
 940         void (*detect_hw_virt)(struct amdgpu_device *adev);
 941 };
 942
 943 struct amdgpu_df_funcs {
 944         void (*init)(struct amdgpu_device *adev);
 945         void (*enable_broadcast_mode)(struct amdgpu_device *adev,
 946                                       bool enable);
 947         u32 (*get_fb_channel_number)(struct amdgpu_device *adev);
 948         u32 (*get_hbm_channel_number)(struct amdgpu_device *adev);
 949         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
 950                                                  bool enable);
 951         void (*get_clockgating_state)(struct amdgpu_device *adev,
 952                                       u32 *flags);
 953         void (*enable_ecc_force_par_wr_rmw)(struct amdgpu_device *adev,
 954                                             bool enable);
 955 };
 956 /* Define the HW IP blocks will be used in driver , add more if necessary */
 957 enum amd_hw_ip_block_type {
 958         GC_HWIP = 1,
 959         HDP_HWIP,
 960         SDMA0_HWIP,
 961         SDMA1_HWIP,
 962         MMHUB_HWIP,
 963         ATHUB_HWIP,
 964         NBIO_HWIP,
 965         MP0_HWIP,
 966         MP1_HWIP,
 967         UVD_HWIP,
 968         VCN_HWIP = UVD_HWIP,
 969         VCE_HWIP,
 970         DF_HWIP,
 971         DCE_HWIP,
 972         OSSSYS_HWIP,
 973         SMUIO_HWIP,
 974         PWR_HWIP,
 975         NBIF_HWIP,
 976         THM_HWIP,
 977         CLK_HWIP,
 978         MAX_HWIP
 979 };
 980
 981 #define HWIP_MAX_INSTANCE       6
 982
 983 struct amd_powerplay {
 984         void *pp_handle;
 985         const struct amd_pm_funcs *pp_funcs;
 986         uint32_t pp_feature;
 987 };
 988
 989 #define AMDGPU_RESET_MAGIC_NUM 64
 990 struct amdgpu_device {
 991         struct device                   *dev;
 992         struct drm_device               *ddev;
 993         struct pci_dev                  *pdev;
 994
 995 #ifdef CONFIG_DRM_AMD_ACP
 996         struct amdgpu_acp               acp;
 997 #endif
 998
 999         /* ASIC */
1000         enum amd_asic_type              asic_type;
1001         uint32_t                        family;
1002         uint32_t                        rev_id;
1003         uint32_t                        external_rev_id;
1004         unsigned long                   flags;
1005         int                             usec_timeout;
1006         const struct amdgpu_asic_funcs  *asic_funcs;
1007         bool                            shutdown;
1008         bool                            need_dma32;
1009         bool                            need_swiotlb;
1010         bool                            accel_working;
1011         struct work_struct              reset_work;
1012         struct notifier_block           acpi_nb;
1013         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1014         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1015         unsigned                        debugfs_count;
1016 #if defined(CONFIG_DEBUG_FS)
1017         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1018 #endif
1019         struct amdgpu_atif              *atif;
1020         struct amdgpu_atcs              atcs;
1021         struct mutex                    srbm_mutex;
1022         /* GRBM index mutex. Protects concurrent access to GRBM index */
1023         struct mutex                    grbm_idx_mutex;
1024         struct dev_pm_domain            vga_pm_domain;
1025         bool                            have_disp_power_ref;
1026
1027         /* BIOS */
1028         bool                            is_atom_fw;
1029         uint8_t                         *bios;
1030         uint32_t                        bios_size;
1031         struct amdgpu_bo                *stolen_vga_memory;
1032         uint32_t                        bios_scratch_reg_offset;
1033         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1034
1035         /* Register/doorbell mmio */
1036         resource_size_t                 rmmio_base;
1037         resource_size_t                 rmmio_size;
1038         void __iomem                    *rmmio;
1039         /* protects concurrent MM_INDEX/DATA based register access */
1040         spinlock_t mmio_idx_lock;
1041         /* protects concurrent SMC based register access */
1042         spinlock_t smc_idx_lock;
1043         amdgpu_rreg_t                   smc_rreg;
1044         amdgpu_wreg_t                   smc_wreg;
1045         /* protects concurrent PCIE register access */
1046         spinlock_t pcie_idx_lock;
1047         amdgpu_rreg_t                   pcie_rreg;
1048         amdgpu_wreg_t                   pcie_wreg;
1049         amdgpu_rreg_t                   pciep_rreg;
1050         amdgpu_wreg_t                   pciep_wreg;
1051         /* protects concurrent UVD register access */
1052         spinlock_t uvd_ctx_idx_lock;
1053         amdgpu_rreg_t                   uvd_ctx_rreg;
1054         amdgpu_wreg_t                   uvd_ctx_wreg;
1055         /* protects concurrent DIDT register access */
1056         spinlock_t didt_idx_lock;
1057         amdgpu_rreg_t                   didt_rreg;
1058         amdgpu_wreg_t                   didt_wreg;
1059         /* protects concurrent gc_cac register access */
1060         spinlock_t gc_cac_idx_lock;
1061         amdgpu_rreg_t                   gc_cac_rreg;
1062         amdgpu_wreg_t                   gc_cac_wreg;
1063         /* protects concurrent se_cac register access */
1064         spinlock_t se_cac_idx_lock;
1065         amdgpu_rreg_t                   se_cac_rreg;
1066         amdgpu_wreg_t                   se_cac_wreg;
1067         /* protects concurrent ENDPOINT (audio) register access */
1068         spinlock_t audio_endpt_idx_lock;
1069         amdgpu_block_rreg_t             audio_endpt_rreg;
1070         amdgpu_block_wreg_t             audio_endpt_wreg;
1071         void __iomem                    *rio_mem;
1072         resource_size_t                 rio_mem_size;
1073         struct amdgpu_doorbell          doorbell;
1074
1075         /* clock/pll info */
1076         struct amdgpu_clock            clock;
1077
1078         /* MC */
1079         struct amdgpu_gmc               gmc;
1080         struct amdgpu_gart              gart;
1081         dma_addr_t                      dummy_page_addr;
1082         struct amdgpu_vm_manager        vm_manager;
1083         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1084
1085         /* memory management */
1086         struct amdgpu_mman              mman;
1087         struct amdgpu_vram_scratch      vram_scratch;
1088         struct amdgpu_wb                wb;
1089         atomic64_t                      num_bytes_moved;
1090         atomic64_t                      num_evictions;
1091         atomic64_t                      num_vram_cpu_page_faults;
1092         atomic_t                        gpu_reset_counter;
1093         atomic_t                        vram_lost_counter;
1094
1095         /* data for buffer migration throttling */
1096         struct {
1097                 spinlock_t              lock;
1098                 s64                     last_update_us;
1099                 s64                     accum_us; /* accumulated microseconds */
1100                 s64                     accum_us_vis; /* for visible VRAM */
1101                 u32                     log2_max_MBps;
1102         } mm_stats;
1103
1104         /* display */
1105         bool                            enable_virtual_display;
1106         struct amdgpu_mode_info         mode_info;
1107         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
1108         struct work_struct              hotplug_work;
1109         struct amdgpu_irq_src           crtc_irq;
1110         struct amdgpu_irq_src           pageflip_irq;
1111         struct amdgpu_irq_src           hpd_irq;
1112
1113         /* rings */
1114         u64                             fence_context;
1115         unsigned                        num_rings;
1116         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1117         bool                            ib_pool_ready;
1118         struct amdgpu_sa_manager        ring_tmp_bo;
1119
1120         /* interrupts */
1121         struct amdgpu_irq               irq;
1122
1123         /* powerplay */
1124         struct amd_powerplay            powerplay;
1125         bool                            pp_force_state_enabled;
1126
1127         /* dpm */
1128         struct amdgpu_pm                pm;
1129         u32                             cg_flags;
1130         u32                             pg_flags;
1131
1132         /* amdgpu smumgr */
1133         struct amdgpu_smumgr smu;
1134
1135         /* gfx */
1136         struct amdgpu_gfx               gfx;
1137
1138         /* sdma */
1139         struct amdgpu_sdma              sdma;
1140
1141         /* uvd */
1142         struct amdgpu_uvd               uvd;
1143
1144         /* vce */
1145         struct amdgpu_vce               vce;
1146
1147         /* vcn */
1148         struct amdgpu_vcn               vcn;
1149
1150         /* firmwares */
1151         struct amdgpu_firmware          firmware;
1152
1153         /* PSP */
1154         struct psp_context              psp;
1155
1156         /* GDS */
1157         struct amdgpu_gds               gds;
1158
1159         /* display related functionality */
1160         struct amdgpu_display_manager dm;
1161
1162         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1163         int                             num_ip_blocks;
1164         struct mutex    mn_lock;
1165         DECLARE_HASHTABLE(mn_hash, 7);
1166
1167         /* tracking pinned memory */
1168         atomic64_t vram_pin_size;
1169         atomic64_t visible_pin_size;
1170         atomic64_t gart_pin_size;
1171
1172         /* amdkfd interface */
1173         struct kfd_dev          *kfd;
1174
1175         /* soc15 register offset based on ip, instance and  segment */
1176         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
1177
1178         const struct amdgpu_nbio_funcs  *nbio_funcs;
1179         const struct amdgpu_df_funcs    *df_funcs;
1180
1181         /* delayed work_func for deferring clockgating during resume */
1182         struct delayed_work     late_init_work;
1183
1184         struct amdgpu_virt      virt;
1185         /* firmware VRAM reservation */
1186         struct amdgpu_fw_vram_usage fw_vram_usage;
1187
1188         /* link all shadow bo */
1189         struct list_head                shadow_list;
1190         struct mutex                    shadow_list_lock;
1191         /* keep an lru list of rings by HW IP */
1192         struct list_head                ring_lru_list;
1193         spinlock_t                      ring_lru_list_lock;
1194
1195         /* record hw reset is performed */
1196         bool has_hw_reset;
1197         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1198
1199         /* record last mm index being written through WREG32*/
1200         unsigned long last_mm_index;
1201         bool                            in_gpu_reset;
1202         struct mutex  lock_reset;
1203 };
1204
1205 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1206 {
1207         return container_of(bdev, struct amdgpu_device, mman.bdev);
1208 }
1209
1210 int amdgpu_device_init(struct amdgpu_device *adev,
1211                        struct drm_device *ddev,
1212                        struct pci_dev *pdev,
1213                        uint32_t flags);
1214 void amdgpu_device_fini(struct amdgpu_device *adev);
1215 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1216
1217 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1218                         uint32_t acc_flags);
1219 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1220                     uint32_t acc_flags);
1221 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1222 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1223
1224 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1225 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1226
1227 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1228 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1229 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1230 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1231
1232 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1233 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1234
1235 int emu_soc_asic_init(struct amdgpu_device *adev);
1236
1237 /*
1238  * Registers read & write functions.
1239  */
1240
1241 #define AMDGPU_REGS_IDX       (1<<0)
1242 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1243
1244 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1245 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1246
1247 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1248 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1249
1250 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1251 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1252 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1253 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1254 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1255 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1256 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1257 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1258 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1259 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1260 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1261 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1262 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1263 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1264 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1265 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1266 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1267 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1268 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1269 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1270 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1271 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1272 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1273 #define WREG32_P(reg, val, mask)                                \
1274         do {                                                    \
1275                 uint32_t tmp_ = RREG32(reg);                    \
1276                 tmp_ &= (mask);                                 \
1277                 tmp_ |= ((val) & ~(mask));                      \
1278                 WREG32(reg, tmp_);                              \
1279         } while (0)
1280 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1281 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1282 #define WREG32_PLL_P(reg, val, mask)                            \
1283         do {                                                    \
1284                 uint32_t tmp_ = RREG32_PLL(reg);                \
1285                 tmp_ &= (mask);                                 \
1286                 tmp_ |= ((val) & ~(mask));                      \
1287                 WREG32_PLL(reg, tmp_);                          \
1288         } while (0)
1289 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1290 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1291 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1292
1293 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1294 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1295 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1296 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1297
1298 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1299 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1300
1301 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1302         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1303          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1304
1305 #define REG_GET_FIELD(value, reg, field)                                \
1306         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1307
1308 #define WREG32_FIELD(reg, field, val)   \
1309         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1310
1311 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1312         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1313
1314 /*
1315  * BIOS helpers.
1316  */
1317 #define RBIOS8(i) (adev->bios[i])
1318 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1319 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1320
1321 /*
1322  * ASICs macro.
1323  */
1324 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1325 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1326 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1327 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1328 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1329 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1330 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1331 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1332 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1333 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1334 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1335 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1336 #define amdgpu_asic_flush_hdp(adev, r) (adev)->asic_funcs->flush_hdp((adev), (r))
1337 #define amdgpu_asic_invalidate_hdp(adev, r) (adev)->asic_funcs->invalidate_hdp((adev), (r))
1338 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1339 #define amdgpu_gmc_flush_gpu_tlb(adev, vmid) (adev)->gmc.gmc_funcs->flush_gpu_tlb((adev), (vmid))
1340 #define amdgpu_gmc_emit_flush_gpu_tlb(r, vmid, addr) (r)->adev->gmc.gmc_funcs->emit_flush_gpu_tlb((r), (vmid), (addr))
1341 #define amdgpu_gmc_emit_pasid_mapping(r, vmid, pasid) (r)->adev->gmc.gmc_funcs->emit_pasid_mapping((r), (vmid), (pasid))
1342 #define amdgpu_gmc_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gmc.gmc_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1343 #define amdgpu_gmc_get_vm_pde(adev, level, dst, flags) (adev)->gmc.gmc_funcs->get_vm_pde((adev), (level), (dst), (flags))
1344 #define amdgpu_gmc_get_pte_flags(adev, flags) (adev)->gmc.gmc_funcs->get_vm_pte_flags((adev),(flags))
1345 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1346 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1347 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1348 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1349 #define amdgpu_ring_patch_cs_in_place(r, p, ib) ((r)->funcs->patch_cs_in_place((p), (ib)))
1350 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1351 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1352 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1353 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1354 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1355 #define amdgpu_ring_emit_ib(r, ib, vmid, c) (r)->funcs->emit_ib((r), (ib), (vmid), (c))
1356 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1357 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1358 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1359 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1360 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1361 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1362 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1363 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1364 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1365 #define amdgpu_ring_emit_reg_wait(r, d, v, m) (r)->funcs->emit_reg_wait((r), (d), (v), (m))
1366 #define amdgpu_ring_emit_reg_write_reg_wait(r, d0, d1, v, m) (r)->funcs->emit_reg_write_reg_wait((r), (d0), (d1), (v), (m))
1367 #define amdgpu_ring_emit_tmz(r, b) (r)->funcs->emit_tmz((r), (b))
1368 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1369 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1370 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1371 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1372 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1373 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1374 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1375 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1376 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1377 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1378 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1379 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1380 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1381 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1382 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1383 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1384
1385 /* Common functions */
1386 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1387                               struct amdgpu_job* job, bool force);
1388 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1389 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1390 void amdgpu_display_update_priority(struct amdgpu_device *adev);
1391
1392 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1393                                   u64 num_vis_bytes);
1394 void amdgpu_device_vram_location(struct amdgpu_device *adev,
1395                                  struct amdgpu_gmc *mc, u64 base);
1396 void amdgpu_device_gart_location(struct amdgpu_device *adev,
1397                                  struct amdgpu_gmc *mc);
1398 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1399 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1400                                              const u32 *registers,
1401                                              const u32 array_size);
1402
1403 bool amdgpu_device_is_px(struct drm_device *dev);
1404 void amdgpu_gfx_off_ctrl(struct amdgpu_device *adev, bool enable);
1405 /* atpx handler */
1406 #if defined(CONFIG_VGA_SWITCHEROO)
1407 void amdgpu_register_atpx_handler(void);
1408 void amdgpu_unregister_atpx_handler(void);
1409 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1410 bool amdgpu_is_atpx_hybrid(void);
1411 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1412 bool amdgpu_has_atpx(void);
1413 #else
1414 static inline void amdgpu_register_atpx_handler(void) {}
1415 static inline void amdgpu_unregister_atpx_handler(void) {}
1416 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1417 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1418 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1419 static inline bool amdgpu_has_atpx(void) { return false; }
1420 #endif
1421
1422 #if defined(CONFIG_VGA_SWITCHEROO) && defined(CONFIG_ACPI)
1423 void *amdgpu_atpx_get_dhandle(void);
1424 #else
1425 static inline void *amdgpu_atpx_get_dhandle(void) { return NULL; }
1426 #endif
1427
1428 /*
1429  * KMS
1430  */
1431 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1432 extern const int amdgpu_max_kms_ioctl;
1433
1434 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1435 void amdgpu_driver_unload_kms(struct drm_device *dev);
1436 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1437 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1438 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1439                                  struct drm_file *file_priv);
1440 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1441 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1442 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1443 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1444 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1445 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1446 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1447                              unsigned long arg);
1448
1449 /*
1450  * functions used by amdgpu_encoder.c
1451  */
1452 struct amdgpu_afmt_acr {
1453         u32 clock;
1454
1455         int n_32khz;
1456         int cts_32khz;
1457
1458         int n_44_1khz;
1459         int cts_44_1khz;
1460
1461         int n_48khz;
1462         int cts_48khz;
1463
1464 };
1465
1466 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1467
1468 /* amdgpu_acpi.c */
1469 #if defined(CONFIG_ACPI)
1470 int amdgpu_acpi_init(struct amdgpu_device *adev);
1471 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1472 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1473 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1474                                                 u8 perf_req, bool advertise);
1475 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1476 #else
1477 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1478 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1479 #endif
1480
1481 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1482                            uint64_t addr, struct amdgpu_bo **bo,
1483                            struct amdgpu_bo_va_mapping **mapping);
1484
1485 #if defined(CONFIG_DRM_AMD_DC)
1486 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1487 #else
1488 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1489 #endif
1490
1491 #include "amdgpu_object.h"
1492 #endif