drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_gds.h"
  55
  56 #include "gpu_scheduler.h"
  57
  58 /*
  59  * Modules parameters.
  60  */
  61 extern int amdgpu_modeset;
  62 extern int amdgpu_vram_limit;
  63 extern int amdgpu_gart_size;
  64 extern int amdgpu_benchmarking;
  65 extern int amdgpu_testing;
  66 extern int amdgpu_audio;
  67 extern int amdgpu_disp_priority;
  68 extern int amdgpu_hw_i2c;
  69 extern int amdgpu_pcie_gen2;
  70 extern int amdgpu_msi;
  71 extern int amdgpu_lockup_timeout;
  72 extern int amdgpu_dpm;
  73 extern int amdgpu_smc_load_fw;
  74 extern int amdgpu_aspm;
  75 extern int amdgpu_runtime_pm;
  76 extern int amdgpu_hard_reset;
  77 extern unsigned amdgpu_ip_block_mask;
  78 extern int amdgpu_bapm;
  79 extern int amdgpu_deep_color;
  80 extern int amdgpu_vm_size;
  81 extern int amdgpu_vm_block_size;
  82 extern int amdgpu_enable_scheduler;
  83
  84 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  85 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
  86 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
  87 #define AMDGPU_IB_POOL_SIZE                     16
  88 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
  89 #define AMDGPUFB_CONN_LIMIT                     4
  90 #define AMDGPU_BIOS_NUM_SCRATCH                 8
  91
  92 /* max number of rings */
  93 #define AMDGPU_MAX_RINGS                        16
  94 #define AMDGPU_MAX_GFX_RINGS                    1
  95 #define AMDGPU_MAX_COMPUTE_RINGS                8
  96 #define AMDGPU_MAX_VCE_RINGS                    2
  97
  98 /* number of hw syncs before falling back on blocking */
  99 #define AMDGPU_NUM_SYNCS                        4
 100
 101 /* hardcode that limit for now */
 102 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 103
 104 /* hard reset data */
 105 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 106
 107 /* reset flags */
 108 #define AMDGPU_RESET_GFX                        (1 << 0)
 109 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 110 #define AMDGPU_RESET_DMA                        (1 << 2)
 111 #define AMDGPU_RESET_CP                         (1 << 3)
 112 #define AMDGPU_RESET_GRBM                       (1 << 4)
 113 #define AMDGPU_RESET_DMA1                       (1 << 5)
 114 #define AMDGPU_RESET_RLC                        (1 << 6)
 115 #define AMDGPU_RESET_SEM                        (1 << 7)
 116 #define AMDGPU_RESET_IH                         (1 << 8)
 117 #define AMDGPU_RESET_VMC                        (1 << 9)
 118 #define AMDGPU_RESET_MC                         (1 << 10)
 119 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 120 #define AMDGPU_RESET_UVD                        (1 << 12)
 121 #define AMDGPU_RESET_VCE                        (1 << 13)
 122 #define AMDGPU_RESET_VCE1                       (1 << 14)
 123
 124 /* CG block flags */
 125 #define AMDGPU_CG_BLOCK_GFX                     (1 << 0)
 126 #define AMDGPU_CG_BLOCK_MC                      (1 << 1)
 127 #define AMDGPU_CG_BLOCK_SDMA                    (1 << 2)
 128 #define AMDGPU_CG_BLOCK_UVD                     (1 << 3)
 129 #define AMDGPU_CG_BLOCK_VCE                     (1 << 4)
 130 #define AMDGPU_CG_BLOCK_HDP                     (1 << 5)
 131 #define AMDGPU_CG_BLOCK_BIF                     (1 << 6)
 132
 133 /* CG flags */
 134 #define AMDGPU_CG_SUPPORT_GFX_MGCG              (1 << 0)
 135 #define AMDGPU_CG_SUPPORT_GFX_MGLS              (1 << 1)
 136 #define AMDGPU_CG_SUPPORT_GFX_CGCG              (1 << 2)
 137 #define AMDGPU_CG_SUPPORT_GFX_CGLS              (1 << 3)
 138 #define AMDGPU_CG_SUPPORT_GFX_CGTS              (1 << 4)
 139 #define AMDGPU_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 140 #define AMDGPU_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 141 #define AMDGPU_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 142 #define AMDGPU_CG_SUPPORT_MC_LS                 (1 << 8)
 143 #define AMDGPU_CG_SUPPORT_MC_MGCG               (1 << 9)
 144 #define AMDGPU_CG_SUPPORT_SDMA_LS               (1 << 10)
 145 #define AMDGPU_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 146 #define AMDGPU_CG_SUPPORT_BIF_LS                (1 << 12)
 147 #define AMDGPU_CG_SUPPORT_UVD_MGCG              (1 << 13)
 148 #define AMDGPU_CG_SUPPORT_VCE_MGCG              (1 << 14)
 149 #define AMDGPU_CG_SUPPORT_HDP_LS                (1 << 15)
 150 #define AMDGPU_CG_SUPPORT_HDP_MGCG              (1 << 16)
 151
 152 /* PG flags */
 153 #define AMDGPU_PG_SUPPORT_GFX_PG                (1 << 0)
 154 #define AMDGPU_PG_SUPPORT_GFX_SMG               (1 << 1)
 155 #define AMDGPU_PG_SUPPORT_GFX_DMG               (1 << 2)
 156 #define AMDGPU_PG_SUPPORT_UVD                   (1 << 3)
 157 #define AMDGPU_PG_SUPPORT_VCE                   (1 << 4)
 158 #define AMDGPU_PG_SUPPORT_CP                    (1 << 5)
 159 #define AMDGPU_PG_SUPPORT_GDS                   (1 << 6)
 160 #define AMDGPU_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 161 #define AMDGPU_PG_SUPPORT_SDMA                  (1 << 8)
 162 #define AMDGPU_PG_SUPPORT_ACP                   (1 << 9)
 163 #define AMDGPU_PG_SUPPORT_SAMU                  (1 << 10)
 164
 165 /* GFX current status */
 166 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 167 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 168 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 169 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 170 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 171
 172 /* max cursor sizes (in pixels) */
 173 #define CIK_CURSOR_WIDTH 128
 174 #define CIK_CURSOR_HEIGHT 128
 175
 176 struct amdgpu_device;
 177 struct amdgpu_fence;
 178 struct amdgpu_ib;
 179 struct amdgpu_vm;
 180 struct amdgpu_ring;
 181 struct amdgpu_semaphore;
 182 struct amdgpu_cs_parser;
 183 struct amdgpu_irq_src;
 184 struct amdgpu_fpriv;
 185
 186 enum amdgpu_cp_irq {
 187         AMDGPU_CP_IRQ_GFX_EOP = 0,
 188         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 189         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 196
 197         AMDGPU_CP_IRQ_LAST
 198 };
 199
 200 enum amdgpu_sdma_irq {
 201         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 202         AMDGPU_SDMA_IRQ_TRAP1,
 203
 204         AMDGPU_SDMA_IRQ_LAST
 205 };
 206
 207 enum amdgpu_thermal_irq {
 208         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 209         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 210
 211         AMDGPU_THERMAL_IRQ_LAST
 212 };
 213
 214 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 215                                   enum amd_ip_block_type block_type,
 216                                   enum amd_clockgating_state state);
 217 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 218                                   enum amd_ip_block_type block_type,
 219                                   enum amd_powergating_state state);
 220
 221 struct amdgpu_ip_block_version {
 222         enum amd_ip_block_type type;
 223         u32 major;
 224         u32 minor;
 225         u32 rev;
 226         const struct amd_ip_funcs *funcs;
 227 };
 228
 229 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 230                                 enum amd_ip_block_type type,
 231                                 u32 major, u32 minor);
 232
 233 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 234                                         struct amdgpu_device *adev,
 235                                         enum amd_ip_block_type type);
 236
 237 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 238 struct amdgpu_buffer_funcs {
 239         /* maximum bytes in a single operation */
 240         uint32_t        copy_max_bytes;
 241
 242         /* number of dw to reserve per operation */
 243         unsigned        copy_num_dw;
 244
 245         /* used for buffer migration */
 246         void (*emit_copy_buffer)(struct amdgpu_ring *ring,
 247                                  /* src addr in bytes */
 248                                  uint64_t src_offset,
 249                                  /* dst addr in bytes */
 250                                  uint64_t dst_offset,
 251                                  /* number of byte to transfer */
 252                                  uint32_t byte_count);
 253
 254         /* maximum bytes in a single operation */
 255         uint32_t        fill_max_bytes;
 256
 257         /* number of dw to reserve per operation */
 258         unsigned        fill_num_dw;
 259
 260         /* used for buffer clearing */
 261         void (*emit_fill_buffer)(struct amdgpu_ring *ring,
 262                                  /* value to write to memory */
 263                                  uint32_t src_data,
 264                                  /* dst addr in bytes */
 265                                  uint64_t dst_offset,
 266                                  /* number of byte to fill */
 267                                  uint32_t byte_count);
 268 };
 269
 270 /* provided by hw blocks that can write ptes, e.g., sdma */
 271 struct amdgpu_vm_pte_funcs {
 272         /* copy pte entries from GART */
 273         void (*copy_pte)(struct amdgpu_ib *ib,
 274                          uint64_t pe, uint64_t src,
 275                          unsigned count);
 276         /* write pte one entry at a time with addr mapping */
 277         void (*write_pte)(struct amdgpu_ib *ib,
 278                           uint64_t pe,
 279                           uint64_t addr, unsigned count,
 280                           uint32_t incr, uint32_t flags);
 281         /* for linear pte/pde updates without addr mapping */
 282         void (*set_pte_pde)(struct amdgpu_ib *ib,
 283                             uint64_t pe,
 284                             uint64_t addr, unsigned count,
 285                             uint32_t incr, uint32_t flags);
 286         /* pad the indirect buffer to the necessary number of dw */
 287         void (*pad_ib)(struct amdgpu_ib *ib);
 288 };
 289
 290 /* provided by the gmc block */
 291 struct amdgpu_gart_funcs {
 292         /* flush the vm tlb via mmio */
 293         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 294                               uint32_t vmid);
 295         /* write pte/pde updates using the cpu */
 296         int (*set_pte_pde)(struct amdgpu_device *adev,
 297                            void *cpu_pt_addr, /* cpu addr of page table */
 298                            uint32_t gpu_page_idx, /* pte/pde to update */
 299                            uint64_t addr, /* addr to write into pte/pde */
 300                            uint32_t flags); /* access flags */
 301 };
 302
 303 /* provided by the ih block */
 304 struct amdgpu_ih_funcs {
 305         /* ring read/write ptr handling, called from interrupt context */
 306         u32 (*get_wptr)(struct amdgpu_device *adev);
 307         void (*decode_iv)(struct amdgpu_device *adev,
 308                           struct amdgpu_iv_entry *entry);
 309         void (*set_rptr)(struct amdgpu_device *adev);
 310 };
 311
 312 /* provided by hw blocks that expose a ring buffer for commands */
 313 struct amdgpu_ring_funcs {
 314         /* ring read/write ptr handling */
 315         u32 (*get_rptr)(struct amdgpu_ring *ring);
 316         u32 (*get_wptr)(struct amdgpu_ring *ring);
 317         void (*set_wptr)(struct amdgpu_ring *ring);
 318         /* validating and patching of IBs */
 319         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 320         /* command emit functions */
 321         void (*emit_ib)(struct amdgpu_ring *ring,
 322                         struct amdgpu_ib *ib);
 323         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 324                            uint64_t seq, unsigned flags);
 325         bool (*emit_semaphore)(struct amdgpu_ring *ring,
 326                                struct amdgpu_semaphore *semaphore,
 327                                bool emit_wait);
 328         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 329                               uint64_t pd_addr);
 330         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 331         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 332                                 uint32_t gds_base, uint32_t gds_size,
 333                                 uint32_t gws_base, uint32_t gws_size,
 334                                 uint32_t oa_base, uint32_t oa_size);
 335         /* testing functions */
 336         int (*test_ring)(struct amdgpu_ring *ring);
 337         int (*test_ib)(struct amdgpu_ring *ring);
 338         bool (*is_lockup)(struct amdgpu_ring *ring);
 339 };
 340
 341 /*
 342  * BIOS.
 343  */
 344 bool amdgpu_get_bios(struct amdgpu_device *adev);
 345 bool amdgpu_read_bios(struct amdgpu_device *adev);
 346
 347 /*
 348  * Dummy page
 349  */
 350 struct amdgpu_dummy_page {
 351         struct page     *page;
 352         dma_addr_t      addr;
 353 };
 354 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 355 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 356
 357
 358 /*
 359  * Clocks
 360  */
 361
 362 #define AMDGPU_MAX_PPLL 3
 363
 364 struct amdgpu_clock {
 365         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 366         struct amdgpu_pll spll;
 367         struct amdgpu_pll mpll;
 368         /* 10 Khz units */
 369         uint32_t default_mclk;
 370         uint32_t default_sclk;
 371         uint32_t default_dispclk;
 372         uint32_t current_dispclk;
 373         uint32_t dp_extclk;
 374         uint32_t max_pixel_clock;
 375 };
 376
 377 /*
 378  * Fences.
 379  */
 380 struct amdgpu_fence_driver {
 381         struct amdgpu_ring              *ring;
 382         uint64_t                        gpu_addr;
 383         volatile uint32_t               *cpu_addr;
 384         /* sync_seq is protected by ring emission lock */
 385         uint64_t                        sync_seq[AMDGPU_MAX_RINGS];
 386         atomic64_t                      last_seq;
 387         bool                            initialized;
 388         struct amdgpu_irq_src           *irq_src;
 389         unsigned                        irq_type;
 390         struct delayed_work             lockup_work;
 391 };
 392
 393 /* some special values for the owner field */
 394 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 395 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 396 #define AMDGPU_FENCE_OWNER_MOVE         ((void*)2ul)
 397
 398 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 399 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 400
 401 struct amdgpu_fence {
 402         struct fence base;
 403
 404         /* RB, DMA, etc. */
 405         struct amdgpu_ring              *ring;
 406         uint64_t                        seq;
 407
 408         /* filp or special value for fence creator */
 409         void                            *owner;
 410
 411         wait_queue_t                    fence_wake;
 412 };
 413
 414 struct amdgpu_user_fence {
 415         /* write-back bo */
 416         struct amdgpu_bo        *bo;
 417         /* write-back address offset to bo start */
 418         uint32_t                offset;
 419 };
 420
 421 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 422 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 423 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 424
 425 void amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring);
 426 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 427                                    struct amdgpu_irq_src *irq_src,
 428                                    unsigned irq_type);
 429 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 430 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 431 int amdgpu_fence_emit(struct amdgpu_ring *ring, void *owner,
 432                       struct amdgpu_fence **fence);
 433 void amdgpu_fence_process(struct amdgpu_ring *ring);
 434 int amdgpu_fence_wait_next(struct amdgpu_ring *ring);
 435 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 436 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 437
 438 bool amdgpu_fence_signaled(struct amdgpu_fence *fence);
 439 int amdgpu_fence_wait(struct amdgpu_fence *fence, bool interruptible);
 440 int amdgpu_fence_wait_any(struct amdgpu_device *adev,
 441                           struct amdgpu_fence **fences,
 442                           bool intr);
 443 struct amdgpu_fence *amdgpu_fence_ref(struct amdgpu_fence *fence);
 444 void amdgpu_fence_unref(struct amdgpu_fence **fence);
 445
 446 bool amdgpu_fence_need_sync(struct amdgpu_fence *fence,
 447                             struct amdgpu_ring *ring);
 448 void amdgpu_fence_note_sync(struct amdgpu_fence *fence,
 449                             struct amdgpu_ring *ring);
 450
 451 static inline struct amdgpu_fence *amdgpu_fence_later(struct amdgpu_fence *a,
 452                                                       struct amdgpu_fence *b)
 453 {
 454         if (!a) {
 455                 return b;
 456         }
 457
 458         if (!b) {
 459                 return a;
 460         }
 461
 462         BUG_ON(a->ring != b->ring);
 463
 464         if (a->seq > b->seq) {
 465                 return a;
 466         } else {
 467                 return b;
 468         }
 469 }
 470
 471 static inline bool amdgpu_fence_is_earlier(struct amdgpu_fence *a,
 472                                            struct amdgpu_fence *b)
 473 {
 474         if (!a) {
 475                 return false;
 476         }
 477
 478         if (!b) {
 479                 return true;
 480         }
 481
 482         BUG_ON(a->ring != b->ring);
 483
 484         return a->seq < b->seq;
 485 }
 486
 487 int amdgpu_user_fence_emit(struct amdgpu_ring *ring, struct amdgpu_user_fence *user,
 488                            void *owner, struct amdgpu_fence **fence);
 489
 490 /*
 491  * TTM.
 492  */
 493 struct amdgpu_mman {
 494         struct ttm_bo_global_ref        bo_global_ref;
 495         struct drm_global_reference     mem_global_ref;
 496         struct ttm_bo_device            bdev;
 497         bool                            mem_global_referenced;
 498         bool                            initialized;
 499
 500 #if defined(CONFIG_DEBUG_FS)
 501         struct dentry                   *vram;
 502         struct dentry                   *gtt;
 503 #endif
 504
 505         /* buffer handling */
 506         const struct amdgpu_buffer_funcs        *buffer_funcs;
 507         struct amdgpu_ring                      *buffer_funcs_ring;
 508 };
 509
 510 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 511                        uint64_t src_offset,
 512                        uint64_t dst_offset,
 513                        uint32_t byte_count,
 514                        struct reservation_object *resv,
 515                        struct amdgpu_fence **fence);
 516 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 517
 518 struct amdgpu_bo_list_entry {
 519         struct amdgpu_bo                *robj;
 520         struct ttm_validate_buffer      tv;
 521         struct amdgpu_bo_va             *bo_va;
 522         unsigned                        prefered_domains;
 523         unsigned                        allowed_domains;
 524         uint32_t                        priority;
 525 };
 526
 527 struct amdgpu_bo_va_mapping {
 528         struct list_head                list;
 529         struct interval_tree_node       it;
 530         uint64_t                        offset;
 531         uint32_t                        flags;
 532 };
 533
 534 /* bo virtual addresses in a specific vm */
 535 struct amdgpu_bo_va {
 536         /* protected by bo being reserved */
 537         struct list_head                bo_list;
 538         uint64_t                        addr;
 539         struct amdgpu_fence             *last_pt_update;
 540         unsigned                        ref_count;
 541
 542         /* protected by vm mutex */
 543         struct list_head                mappings;
 544         struct list_head                vm_status;
 545
 546         /* constant after initialization */
 547         struct amdgpu_vm                *vm;
 548         struct amdgpu_bo                *bo;
 549 };
 550
 551 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 552
 553 struct amdgpu_bo {
 554         /* Protected by gem.mutex */
 555         struct list_head                list;
 556         /* Protected by tbo.reserved */
 557         u32                             initial_domain;
 558         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 559         struct ttm_placement            placement;
 560         struct ttm_buffer_object        tbo;
 561         struct ttm_bo_kmap_obj          kmap;
 562         u64                             flags;
 563         unsigned                        pin_count;
 564         void                            *kptr;
 565         u64                             tiling_flags;
 566         u64                             metadata_flags;
 567         void                            *metadata;
 568         u32                             metadata_size;
 569         /* list of all virtual address to which this bo
 570          * is associated to
 571          */
 572         struct list_head                va;
 573         /* Constant after initialization */
 574         struct amdgpu_device            *adev;
 575         struct drm_gem_object           gem_base;
 576
 577         struct ttm_bo_kmap_obj          dma_buf_vmap;
 578         pid_t                           pid;
 579         struct amdgpu_mn                *mn;
 580         struct list_head                mn_list;
 581 };
 582 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 583
 584 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 585 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 586                                 struct drm_file *file_priv);
 587 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 588                                 struct drm_file *file_priv);
 589 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 590 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 591 struct drm_gem_object *amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 592                                                         struct dma_buf_attachment *attach,
 593                                                         struct sg_table *sg);
 594 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 595                                         struct drm_gem_object *gobj,
 596                                         int flags);
 597 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 598 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 599 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 600 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 601 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 602 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 603
 604 /* sub-allocation manager, it has to be protected by another lock.
 605  * By conception this is an helper for other part of the driver
 606  * like the indirect buffer or semaphore, which both have their
 607  * locking.
 608  *
 609  * Principe is simple, we keep a list of sub allocation in offset
 610  * order (first entry has offset == 0, last entry has the highest
 611  * offset).
 612  *
 613  * When allocating new object we first check if there is room at
 614  * the end total_size - (last_object_offset + last_object_size) >=
 615  * alloc_size. If so we allocate new object there.
 616  *
 617  * When there is not enough room at the end, we start waiting for
 618  * each sub object until we reach object_offset+object_size >=
 619  * alloc_size, this object then become the sub object we return.
 620  *
 621  * Alignment can't be bigger than page size.
 622  *
 623  * Hole are not considered for allocation to keep things simple.
 624  * Assumption is that there won't be hole (all object on same
 625  * alignment).
 626  */
 627 struct amdgpu_sa_manager {
 628         wait_queue_head_t       wq;
 629         struct amdgpu_bo        *bo;
 630         struct list_head        *hole;
 631         struct list_head        flist[AMDGPU_MAX_RINGS];
 632         struct list_head        olist;
 633         unsigned                size;
 634         uint64_t                gpu_addr;
 635         void                    *cpu_ptr;
 636         uint32_t                domain;
 637         uint32_t                align;
 638 };
 639
 640 struct amdgpu_sa_bo;
 641
 642 /* sub-allocation buffer */
 643 struct amdgpu_sa_bo {
 644         struct list_head                olist;
 645         struct list_head                flist;
 646         struct amdgpu_sa_manager        *manager;
 647         unsigned                        soffset;
 648         unsigned                        eoffset;
 649         struct amdgpu_fence             *fence;
 650 };
 651
 652 /*
 653  * GEM objects.
 654  */
 655 struct amdgpu_gem {
 656         struct mutex            mutex;
 657         struct list_head        objects;
 658 };
 659
 660 int amdgpu_gem_init(struct amdgpu_device *adev);
 661 void amdgpu_gem_fini(struct amdgpu_device *adev);
 662 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 663                                 int alignment, u32 initial_domain,
 664                                 u64 flags, bool kernel,
 665                                 struct drm_gem_object **obj);
 666
 667 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 668                             struct drm_device *dev,
 669                             struct drm_mode_create_dumb *args);
 670 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 671                           struct drm_device *dev,
 672                           uint32_t handle, uint64_t *offset_p);
 673
 674 /*
 675  * Semaphores.
 676  */
 677 struct amdgpu_semaphore {
 678         struct amdgpu_sa_bo     *sa_bo;
 679         signed                  waiters;
 680         uint64_t                gpu_addr;
 681 };
 682
 683 int amdgpu_semaphore_create(struct amdgpu_device *adev,
 684                             struct amdgpu_semaphore **semaphore);
 685 bool amdgpu_semaphore_emit_signal(struct amdgpu_ring *ring,
 686                                   struct amdgpu_semaphore *semaphore);
 687 bool amdgpu_semaphore_emit_wait(struct amdgpu_ring *ring,
 688                                 struct amdgpu_semaphore *semaphore);
 689 void amdgpu_semaphore_free(struct amdgpu_device *adev,
 690                            struct amdgpu_semaphore **semaphore,
 691                            struct amdgpu_fence *fence);
 692
 693 /*
 694  * Synchronization
 695  */
 696 struct amdgpu_sync {
 697         struct amdgpu_semaphore *semaphores[AMDGPU_NUM_SYNCS];
 698         struct amdgpu_fence     *sync_to[AMDGPU_MAX_RINGS];
 699         struct amdgpu_fence     *last_vm_update;
 700 };
 701
 702 void amdgpu_sync_create(struct amdgpu_sync *sync);
 703 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 704                       struct fence *f);
 705 int amdgpu_sync_resv(struct amdgpu_device *adev,
 706                      struct amdgpu_sync *sync,
 707                      struct reservation_object *resv,
 708                      void *owner);
 709 int amdgpu_sync_rings(struct amdgpu_sync *sync,
 710                       struct amdgpu_ring *ring);
 711 void amdgpu_sync_free(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 712                       struct amdgpu_fence *fence);
 713
 714 /*
 715  * GART structures, functions & helpers
 716  */
 717 struct amdgpu_mc;
 718
 719 #define AMDGPU_GPU_PAGE_SIZE 4096
 720 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 721 #define AMDGPU_GPU_PAGE_SHIFT 12
 722 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 723
 724 struct amdgpu_gart {
 725         dma_addr_t                      table_addr;
 726         struct amdgpu_bo                *robj;
 727         void                            *ptr;
 728         unsigned                        num_gpu_pages;
 729         unsigned                        num_cpu_pages;
 730         unsigned                        table_size;
 731         struct page                     **pages;
 732         dma_addr_t                      *pages_addr;
 733         bool                            ready;
 734         const struct amdgpu_gart_funcs *gart_funcs;
 735 };
 736
 737 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 738 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 739 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 740 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 741 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 742 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 743 int amdgpu_gart_init(struct amdgpu_device *adev);
 744 void amdgpu_gart_fini(struct amdgpu_device *adev);
 745 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 746                         int pages);
 747 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 748                      int pages, struct page **pagelist,
 749                      dma_addr_t *dma_addr, uint32_t flags);
 750
 751 /*
 752  * GPU MC structures, functions & helpers
 753  */
 754 struct amdgpu_mc {
 755         resource_size_t         aper_size;
 756         resource_size_t         aper_base;
 757         resource_size_t         agp_base;
 758         /* for some chips with <= 32MB we need to lie
 759          * about vram size near mc fb location */
 760         u64                     mc_vram_size;
 761         u64                     visible_vram_size;
 762         u64                     gtt_size;
 763         u64                     gtt_start;
 764         u64                     gtt_end;
 765         u64                     vram_start;
 766         u64                     vram_end;
 767         unsigned                vram_width;
 768         u64                     real_vram_size;
 769         int                     vram_mtrr;
 770         u64                     gtt_base_align;
 771         u64                     mc_mask;
 772         const struct firmware   *fw;    /* MC firmware */
 773         uint32_t                fw_version;
 774         struct amdgpu_irq_src   vm_fault;
 775         uint32_t                vram_type;
 776 };
 777
 778 /*
 779  * GPU doorbell structures, functions & helpers
 780  */
 781 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 782 {
 783         AMDGPU_DOORBELL_KIQ                     = 0x000,
 784         AMDGPU_DOORBELL_HIQ                     = 0x001,
 785         AMDGPU_DOORBELL_DIQ                     = 0x002,
 786         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 787         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 788         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 789         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 790         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 791         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 792         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 793         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 794         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 795         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 796         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 797         AMDGPU_DOORBELL_IH                      = 0x1E8,
 798         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 799         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 800 } AMDGPU_DOORBELL_ASSIGNMENT;
 801
 802 struct amdgpu_doorbell {
 803         /* doorbell mmio */
 804         resource_size_t         base;
 805         resource_size_t         size;
 806         u32 __iomem             *ptr;
 807         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 808 };
 809
 810 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 811                                 phys_addr_t *aperture_base,
 812                                 size_t *aperture_size,
 813                                 size_t *start_offset);
 814
 815 /*
 816  * IRQS.
 817  */
 818
 819 struct amdgpu_flip_work {
 820         struct work_struct              flip_work;
 821         struct work_struct              unpin_work;
 822         struct amdgpu_device            *adev;
 823         int                             crtc_id;
 824         uint64_t                        base;
 825         struct drm_pending_vblank_event *event;
 826         struct amdgpu_bo                *old_rbo;
 827         struct fence                    *fence;
 828 };
 829
 830
 831 /*
 832  * CP & rings.
 833  */
 834
 835 struct amdgpu_ib {
 836         struct amdgpu_sa_bo             *sa_bo;
 837         uint32_t                        length_dw;
 838         uint64_t                        gpu_addr;
 839         uint32_t                        *ptr;
 840         struct amdgpu_ring              *ring;
 841         struct amdgpu_fence             *fence;
 842         struct amdgpu_user_fence        *user;
 843         struct amdgpu_vm                *vm;
 844         struct amdgpu_ctx               *ctx;
 845         struct amdgpu_sync              sync;
 846         uint32_t                        gds_base, gds_size;
 847         uint32_t                        gws_base, gws_size;
 848         uint32_t                        oa_base, oa_size;
 849         uint32_t                        flags;
 850         /* resulting sequence number */
 851         uint64_t                        sequence;
 852 };
 853
 854 enum amdgpu_ring_type {
 855         AMDGPU_RING_TYPE_GFX,
 856         AMDGPU_RING_TYPE_COMPUTE,
 857         AMDGPU_RING_TYPE_SDMA,
 858         AMDGPU_RING_TYPE_UVD,
 859         AMDGPU_RING_TYPE_VCE
 860 };
 861
 862 struct amdgpu_ring {
 863         struct amdgpu_device            *adev;
 864         const struct amdgpu_ring_funcs  *funcs;
 865         struct amdgpu_fence_driver      fence_drv;
 866         struct amd_gpu_scheduler        *scheduler;
 867
 868         struct mutex            *ring_lock;
 869         struct amdgpu_bo        *ring_obj;
 870         volatile uint32_t       *ring;
 871         unsigned                rptr_offs;
 872         u64                     next_rptr_gpu_addr;
 873         volatile u32            *next_rptr_cpu_addr;
 874         unsigned                wptr;
 875         unsigned                wptr_old;
 876         unsigned                ring_size;
 877         unsigned                ring_free_dw;
 878         int                     count_dw;
 879         atomic_t                last_rptr;
 880         atomic64_t              last_activity;
 881         uint64_t                gpu_addr;
 882         uint32_t                align_mask;
 883         uint32_t                ptr_mask;
 884         bool                    ready;
 885         u32                     nop;
 886         u32                     idx;
 887         u64                     last_semaphore_signal_addr;
 888         u64                     last_semaphore_wait_addr;
 889         u32                     me;
 890         u32                     pipe;
 891         u32                     queue;
 892         struct amdgpu_bo        *mqd_obj;
 893         u32                     doorbell_index;
 894         bool                    use_doorbell;
 895         unsigned                wptr_offs;
 896         unsigned                next_rptr_offs;
 897         unsigned                fence_offs;
 898         struct amdgpu_ctx       *current_ctx;
 899         enum amdgpu_ring_type   type;
 900         char                    name[16];
 901 };
 902
 903 /*
 904  * VM
 905  */
 906
 907 /* maximum number of VMIDs */
 908 #define AMDGPU_NUM_VM   16
 909
 910 /* number of entries in page table */
 911 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 912
 913 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 914 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 915 #define AMDGPU_VM_PTB_ALIGN_MASK (AMDGPU_VM_PTB_ALIGN_SIZE - 1)
 916 #define AMDGPU_VM_PTB_ALIGN(a) (((a) + AMDGPU_VM_PTB_ALIGN_MASK) & ~AMDGPU_VM_PTB_ALIGN_MASK)
 917
 918 #define AMDGPU_PTE_VALID        (1 << 0)
 919 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 920 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 921
 922 /* VI only */
 923 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 924
 925 #define AMDGPU_PTE_READABLE     (1 << 5)
 926 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 927
 928 /* PTE (Page Table Entry) fragment field for different page sizes */
 929 #define AMDGPU_PTE_FRAG_4KB     (0 << 7)
 930 #define AMDGPU_PTE_FRAG_64KB    (4 << 7)
 931 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 932
 933 struct amdgpu_vm_pt {
 934         struct amdgpu_bo                *bo;
 935         uint64_t                        addr;
 936 };
 937
 938 struct amdgpu_vm_id {
 939         unsigned                id;
 940         uint64_t                pd_gpu_addr;
 941         /* last flushed PD/PT update */
 942         struct amdgpu_fence     *flushed_updates;
 943         /* last use of vmid */
 944         struct amdgpu_fence     *last_id_use;
 945 };
 946
 947 struct amdgpu_vm {
 948         struct mutex            mutex;
 949
 950         struct rb_root          va;
 951
 952         /* protecting invalidated and freed */
 953         spinlock_t              status_lock;
 954
 955         /* BOs moved, but not yet updated in the PT */
 956         struct list_head        invalidated;
 957
 958         /* BOs freed, but not yet updated in the PT */
 959         struct list_head        freed;
 960
 961         /* contains the page directory */
 962         struct amdgpu_bo        *page_directory;
 963         unsigned                max_pde_used;
 964
 965         /* array of page tables, one for each page directory entry */
 966         struct amdgpu_vm_pt     *page_tables;
 967
 968         /* for id and flush management per ring */
 969         struct amdgpu_vm_id     ids[AMDGPU_MAX_RINGS];
 970 };
 971
 972 struct amdgpu_vm_manager {
 973         struct amdgpu_fence             *active[AMDGPU_NUM_VM];
 974         uint32_t                        max_pfn;
 975         /* number of VMIDs */
 976         unsigned                        nvm;
 977         /* vram base address for page table entry  */
 978         u64                             vram_base_offset;
 979         /* is vm enabled? */
 980         bool                            enabled;
 981         /* for hw to save the PD addr on suspend/resume */
 982         uint32_t                        saved_table_addr[AMDGPU_NUM_VM];
 983         /* vm pte handling */
 984         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 985         struct amdgpu_ring                      *vm_pte_funcs_ring;
 986 };
 987
 988 /*
 989  * context related structures
 990  */
 991
 992 #define AMDGPU_CTX_MAX_CS_PENDING       16
 993
 994 struct amdgpu_ctx_ring {
 995         uint64_t        sequence;
 996         struct fence    *fences[AMDGPU_CTX_MAX_CS_PENDING];
 997 };
 998
 999 struct amdgpu_ctx {
1000         struct kref             refcount;
1001         unsigned                reset_counter;
1002         spinlock_t              ring_lock;
1003         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
1004 };
1005
1006 struct amdgpu_ctx_mgr {
1007         struct amdgpu_device    *adev;
1008         struct mutex            lock;
1009         /* protected by lock */
1010         struct idr              ctx_handles;
1011 };
1012
1013 int amdgpu_ctx_alloc(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1014                      uint32_t *id);
1015 int amdgpu_ctx_free(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1016                     uint32_t id);
1017
1018 void amdgpu_ctx_fini(struct amdgpu_fpriv *fpriv);
1019
1020 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1021 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1022
1023 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
1024                               struct fence *fence);
1025 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
1026                                    struct amdgpu_ring *ring, uint64_t seq);
1027
1028 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1029                      struct drm_file *filp);
1030
1031
1032 /*
1033  * file private structure
1034  */
1035
1036 struct amdgpu_fpriv {
1037         struct amdgpu_vm        vm;
1038         struct mutex            bo_list_lock;
1039         struct idr              bo_list_handles;
1040         struct amdgpu_ctx_mgr   ctx_mgr;
1041 };
1042
1043 /*
1044  * residency list
1045  */
1046
1047 struct amdgpu_bo_list {
1048         struct mutex lock;
1049         struct amdgpu_bo *gds_obj;
1050         struct amdgpu_bo *gws_obj;
1051         struct amdgpu_bo *oa_obj;
1052         bool has_userptr;
1053         unsigned num_entries;
1054         struct amdgpu_bo_list_entry *array;
1055 };
1056
1057 struct amdgpu_bo_list *
1058 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1059 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1060 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1061
1062 /*
1063  * GFX stuff
1064  */
1065 #include "clearstate_defs.h"
1066
1067 struct amdgpu_rlc {
1068         /* for power gating */
1069         struct amdgpu_bo        *save_restore_obj;
1070         uint64_t                save_restore_gpu_addr;
1071         volatile uint32_t       *sr_ptr;
1072         const u32               *reg_list;
1073         u32                     reg_list_size;
1074         /* for clear state */
1075         struct amdgpu_bo        *clear_state_obj;
1076         uint64_t                clear_state_gpu_addr;
1077         volatile uint32_t       *cs_ptr;
1078         const struct cs_section_def   *cs_data;
1079         u32                     clear_state_size;
1080         /* for cp tables */
1081         struct amdgpu_bo        *cp_table_obj;
1082         uint64_t                cp_table_gpu_addr;
1083         volatile uint32_t       *cp_table_ptr;
1084         u32                     cp_table_size;
1085 };
1086
1087 struct amdgpu_mec {
1088         struct amdgpu_bo        *hpd_eop_obj;
1089         u64                     hpd_eop_gpu_addr;
1090         u32 num_pipe;
1091         u32 num_mec;
1092         u32 num_queue;
1093 };
1094
1095 /*
1096  * GPU scratch registers structures, functions & helpers
1097  */
1098 struct amdgpu_scratch {
1099         unsigned                num_reg;
1100         uint32_t                reg_base;
1101         bool                    free[32];
1102         uint32_t                reg[32];
1103 };
1104
1105 /*
1106  * GFX configurations
1107  */
1108 struct amdgpu_gca_config {
1109         unsigned max_shader_engines;
1110         unsigned max_tile_pipes;
1111         unsigned max_cu_per_sh;
1112         unsigned max_sh_per_se;
1113         unsigned max_backends_per_se;
1114         unsigned max_texture_channel_caches;
1115         unsigned max_gprs;
1116         unsigned max_gs_threads;
1117         unsigned max_hw_contexts;
1118         unsigned sc_prim_fifo_size_frontend;
1119         unsigned sc_prim_fifo_size_backend;
1120         unsigned sc_hiz_tile_fifo_size;
1121         unsigned sc_earlyz_tile_fifo_size;
1122
1123         unsigned num_tile_pipes;
1124         unsigned backend_enable_mask;
1125         unsigned mem_max_burst_length_bytes;
1126         unsigned mem_row_size_in_kb;
1127         unsigned shader_engine_tile_size;
1128         unsigned num_gpus;
1129         unsigned multi_gpu_tile_size;
1130         unsigned mc_arb_ramcfg;
1131         unsigned gb_addr_config;
1132
1133         uint32_t tile_mode_array[32];
1134         uint32_t macrotile_mode_array[16];
1135 };
1136
1137 struct amdgpu_gfx {
1138         struct mutex                    gpu_clock_mutex;
1139         struct amdgpu_gca_config        config;
1140         struct amdgpu_rlc               rlc;
1141         struct amdgpu_mec               mec;
1142         struct amdgpu_scratch           scratch;
1143         const struct firmware           *me_fw; /* ME firmware */
1144         uint32_t                        me_fw_version;
1145         const struct firmware           *pfp_fw; /* PFP firmware */
1146         uint32_t                        pfp_fw_version;
1147         const struct firmware           *ce_fw; /* CE firmware */
1148         uint32_t                        ce_fw_version;
1149         const struct firmware           *rlc_fw; /* RLC firmware */
1150         uint32_t                        rlc_fw_version;
1151         const struct firmware           *mec_fw; /* MEC firmware */
1152         uint32_t                        mec_fw_version;
1153         const struct firmware           *mec2_fw; /* MEC2 firmware */
1154         uint32_t                        mec2_fw_version;
1155         uint32_t                        me_feature_version;
1156         uint32_t                        ce_feature_version;
1157         uint32_t                        pfp_feature_version;
1158         uint32_t                        rlc_feature_version;
1159         uint32_t                        mec_feature_version;
1160         uint32_t                        mec2_feature_version;
1161         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1162         unsigned                        num_gfx_rings;
1163         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1164         unsigned                        num_compute_rings;
1165         struct amdgpu_irq_src           eop_irq;
1166         struct amdgpu_irq_src           priv_reg_irq;
1167         struct amdgpu_irq_src           priv_inst_irq;
1168         /* gfx status */
1169         uint32_t gfx_current_status;
1170         /* sync signal for const engine */
1171         unsigned ce_sync_offs;
1172         /* ce ram size*/
1173         unsigned ce_ram_size;
1174 };
1175
1176 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
1177                   unsigned size, struct amdgpu_ib *ib);
1178 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib);
1179 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
1180                        struct amdgpu_ib *ib, void *owner);
1181 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1182 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1183 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1184 /* Ring access between begin & end cannot sleep */
1185 void amdgpu_ring_free_size(struct amdgpu_ring *ring);
1186 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1187 int amdgpu_ring_lock(struct amdgpu_ring *ring, unsigned ndw);
1188 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1189 void amdgpu_ring_unlock_commit(struct amdgpu_ring *ring);
1190 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1191 void amdgpu_ring_unlock_undo(struct amdgpu_ring *ring);
1192 void amdgpu_ring_lockup_update(struct amdgpu_ring *ring);
1193 bool amdgpu_ring_test_lockup(struct amdgpu_ring *ring);
1194 unsigned amdgpu_ring_backup(struct amdgpu_ring *ring,
1195                             uint32_t **data);
1196 int amdgpu_ring_restore(struct amdgpu_ring *ring,
1197                         unsigned size, uint32_t *data);
1198 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1199                      unsigned ring_size, u32 nop, u32 align_mask,
1200                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1201                      enum amdgpu_ring_type ring_type);
1202 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1203
1204 /*
1205  * CS.
1206  */
1207 struct amdgpu_cs_chunk {
1208         uint32_t                chunk_id;
1209         uint32_t                length_dw;
1210         uint32_t                *kdata;
1211         void __user             *user_ptr;
1212 };
1213
1214 struct amdgpu_cs_parser {
1215         struct amdgpu_device    *adev;
1216         struct drm_file         *filp;
1217         struct amdgpu_ctx       *ctx;
1218         struct amdgpu_bo_list *bo_list;
1219         /* chunks */
1220         unsigned                nchunks;
1221         struct amdgpu_cs_chunk  *chunks;
1222         /* relocations */
1223         struct amdgpu_bo_list_entry     *vm_bos;
1224         struct list_head        validated;
1225
1226         struct amdgpu_ib        *ibs;
1227         uint32_t                num_ibs;
1228
1229         struct ww_acquire_ctx   ticket;
1230
1231         /* user fence */
1232         struct amdgpu_user_fence uf;
1233 };
1234
1235 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p, uint32_t ib_idx, int idx)
1236 {
1237         return p->ibs[ib_idx].ptr[idx];
1238 }
1239
1240 /*
1241  * Writeback
1242  */
1243 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1244
1245 struct amdgpu_wb {
1246         struct amdgpu_bo        *wb_obj;
1247         volatile uint32_t       *wb;
1248         uint64_t                gpu_addr;
1249         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1250         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1251 };
1252
1253 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1254 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1255
1256 /**
1257  * struct amdgpu_pm - power management datas
1258  * It keeps track of various data needed to take powermanagement decision.
1259  */
1260
1261 enum amdgpu_pm_state_type {
1262         /* not used for dpm */
1263         POWER_STATE_TYPE_DEFAULT,
1264         POWER_STATE_TYPE_POWERSAVE,
1265         /* user selectable states */
1266         POWER_STATE_TYPE_BATTERY,
1267         POWER_STATE_TYPE_BALANCED,
1268         POWER_STATE_TYPE_PERFORMANCE,
1269         /* internal states */
1270         POWER_STATE_TYPE_INTERNAL_UVD,
1271         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1272         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1273         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1274         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1275         POWER_STATE_TYPE_INTERNAL_BOOT,
1276         POWER_STATE_TYPE_INTERNAL_THERMAL,
1277         POWER_STATE_TYPE_INTERNAL_ACPI,
1278         POWER_STATE_TYPE_INTERNAL_ULV,
1279         POWER_STATE_TYPE_INTERNAL_3DPERF,
1280 };
1281
1282 enum amdgpu_int_thermal_type {
1283         THERMAL_TYPE_NONE,
1284         THERMAL_TYPE_EXTERNAL,
1285         THERMAL_TYPE_EXTERNAL_GPIO,
1286         THERMAL_TYPE_RV6XX,
1287         THERMAL_TYPE_RV770,
1288         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1289         THERMAL_TYPE_EVERGREEN,
1290         THERMAL_TYPE_SUMO,
1291         THERMAL_TYPE_NI,
1292         THERMAL_TYPE_SI,
1293         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1294         THERMAL_TYPE_CI,
1295         THERMAL_TYPE_KV,
1296 };
1297
1298 enum amdgpu_dpm_auto_throttle_src {
1299         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1300         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1301 };
1302
1303 enum amdgpu_dpm_event_src {
1304         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1305         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1306         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1307         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1308         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1309 };
1310
1311 #define AMDGPU_MAX_VCE_LEVELS 6
1312
1313 enum amdgpu_vce_level {
1314         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1315         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1316         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1317         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1318         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1319         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1320 };
1321
1322 struct amdgpu_ps {
1323         u32 caps; /* vbios flags */
1324         u32 class; /* vbios flags */
1325         u32 class2; /* vbios flags */
1326         /* UVD clocks */
1327         u32 vclk;
1328         u32 dclk;
1329         /* VCE clocks */
1330         u32 evclk;
1331         u32 ecclk;
1332         bool vce_active;
1333         enum amdgpu_vce_level vce_level;
1334         /* asic priv */
1335         void *ps_priv;
1336 };
1337
1338 struct amdgpu_dpm_thermal {
1339         /* thermal interrupt work */
1340         struct work_struct work;
1341         /* low temperature threshold */
1342         int                min_temp;
1343         /* high temperature threshold */
1344         int                max_temp;
1345         /* was last interrupt low to high or high to low */
1346         bool               high_to_low;
1347         /* interrupt source */
1348         struct amdgpu_irq_src   irq;
1349 };
1350
1351 enum amdgpu_clk_action
1352 {
1353         AMDGPU_SCLK_UP = 1,
1354         AMDGPU_SCLK_DOWN
1355 };
1356
1357 struct amdgpu_blacklist_clocks
1358 {
1359         u32 sclk;
1360         u32 mclk;
1361         enum amdgpu_clk_action action;
1362 };
1363
1364 struct amdgpu_clock_and_voltage_limits {
1365         u32 sclk;
1366         u32 mclk;
1367         u16 vddc;
1368         u16 vddci;
1369 };
1370
1371 struct amdgpu_clock_array {
1372         u32 count;
1373         u32 *values;
1374 };
1375
1376 struct amdgpu_clock_voltage_dependency_entry {
1377         u32 clk;
1378         u16 v;
1379 };
1380
1381 struct amdgpu_clock_voltage_dependency_table {
1382         u32 count;
1383         struct amdgpu_clock_voltage_dependency_entry *entries;
1384 };
1385
1386 union amdgpu_cac_leakage_entry {
1387         struct {
1388                 u16 vddc;
1389                 u32 leakage;
1390         };
1391         struct {
1392                 u16 vddc1;
1393                 u16 vddc2;
1394                 u16 vddc3;
1395         };
1396 };
1397
1398 struct amdgpu_cac_leakage_table {
1399         u32 count;
1400         union amdgpu_cac_leakage_entry *entries;
1401 };
1402
1403 struct amdgpu_phase_shedding_limits_entry {
1404         u16 voltage;
1405         u32 sclk;
1406         u32 mclk;
1407 };
1408
1409 struct amdgpu_phase_shedding_limits_table {
1410         u32 count;
1411         struct amdgpu_phase_shedding_limits_entry *entries;
1412 };
1413
1414 struct amdgpu_uvd_clock_voltage_dependency_entry {
1415         u32 vclk;
1416         u32 dclk;
1417         u16 v;
1418 };
1419
1420 struct amdgpu_uvd_clock_voltage_dependency_table {
1421         u8 count;
1422         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1423 };
1424
1425 struct amdgpu_vce_clock_voltage_dependency_entry {
1426         u32 ecclk;
1427         u32 evclk;
1428         u16 v;
1429 };
1430
1431 struct amdgpu_vce_clock_voltage_dependency_table {
1432         u8 count;
1433         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1434 };
1435
1436 struct amdgpu_ppm_table {
1437         u8 ppm_design;
1438         u16 cpu_core_number;
1439         u32 platform_tdp;
1440         u32 small_ac_platform_tdp;
1441         u32 platform_tdc;
1442         u32 small_ac_platform_tdc;
1443         u32 apu_tdp;
1444         u32 dgpu_tdp;
1445         u32 dgpu_ulv_power;
1446         u32 tj_max;
1447 };
1448
1449 struct amdgpu_cac_tdp_table {
1450         u16 tdp;
1451         u16 configurable_tdp;
1452         u16 tdc;
1453         u16 battery_power_limit;
1454         u16 small_power_limit;
1455         u16 low_cac_leakage;
1456         u16 high_cac_leakage;
1457         u16 maximum_power_delivery_limit;
1458 };
1459
1460 struct amdgpu_dpm_dynamic_state {
1461         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1462         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1463         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1464         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1465         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1466         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1467         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1468         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1469         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1470         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1471         struct amdgpu_clock_array valid_sclk_values;
1472         struct amdgpu_clock_array valid_mclk_values;
1473         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1474         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1475         u32 mclk_sclk_ratio;
1476         u32 sclk_mclk_delta;
1477         u16 vddc_vddci_delta;
1478         u16 min_vddc_for_pcie_gen2;
1479         struct amdgpu_cac_leakage_table cac_leakage_table;
1480         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1481         struct amdgpu_ppm_table *ppm_table;
1482         struct amdgpu_cac_tdp_table *cac_tdp_table;
1483 };
1484
1485 struct amdgpu_dpm_fan {
1486         u16 t_min;
1487         u16 t_med;
1488         u16 t_high;
1489         u16 pwm_min;
1490         u16 pwm_med;
1491         u16 pwm_high;
1492         u8 t_hyst;
1493         u32 cycle_delay;
1494         u16 t_max;
1495         u8 control_mode;
1496         u16 default_max_fan_pwm;
1497         u16 default_fan_output_sensitivity;
1498         u16 fan_output_sensitivity;
1499         bool ucode_fan_control;
1500 };
1501
1502 enum amdgpu_pcie_gen {
1503         AMDGPU_PCIE_GEN1 = 0,
1504         AMDGPU_PCIE_GEN2 = 1,
1505         AMDGPU_PCIE_GEN3 = 2,
1506         AMDGPU_PCIE_GEN_INVALID = 0xffff
1507 };
1508
1509 enum amdgpu_dpm_forced_level {
1510         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1511         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1512         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1513 };
1514
1515 struct amdgpu_vce_state {
1516         /* vce clocks */
1517         u32 evclk;
1518         u32 ecclk;
1519         /* gpu clocks */
1520         u32 sclk;
1521         u32 mclk;
1522         u8 clk_idx;
1523         u8 pstate;
1524 };
1525
1526 struct amdgpu_dpm_funcs {
1527         int (*get_temperature)(struct amdgpu_device *adev);
1528         int (*pre_set_power_state)(struct amdgpu_device *adev);
1529         int (*set_power_state)(struct amdgpu_device *adev);
1530         void (*post_set_power_state)(struct amdgpu_device *adev);
1531         void (*display_configuration_changed)(struct amdgpu_device *adev);
1532         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1533         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1534         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1535         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1536         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1537         bool (*vblank_too_short)(struct amdgpu_device *adev);
1538         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1539         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1540         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1541         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1542         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1543         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1544         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1545 };
1546
1547 struct amdgpu_dpm {
1548         struct amdgpu_ps        *ps;
1549         /* number of valid power states */
1550         int                     num_ps;
1551         /* current power state that is active */
1552         struct amdgpu_ps        *current_ps;
1553         /* requested power state */
1554         struct amdgpu_ps        *requested_ps;
1555         /* boot up power state */
1556         struct amdgpu_ps        *boot_ps;
1557         /* default uvd power state */
1558         struct amdgpu_ps        *uvd_ps;
1559         /* vce requirements */
1560         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1561         enum amdgpu_vce_level vce_level;
1562         enum amdgpu_pm_state_type state;
1563         enum amdgpu_pm_state_type user_state;
1564         u32                     platform_caps;
1565         u32                     voltage_response_time;
1566         u32                     backbias_response_time;
1567         void                    *priv;
1568         u32                     new_active_crtcs;
1569         int                     new_active_crtc_count;
1570         u32                     current_active_crtcs;
1571         int                     current_active_crtc_count;
1572         struct amdgpu_dpm_dynamic_state dyn_state;
1573         struct amdgpu_dpm_fan fan;
1574         u32 tdp_limit;
1575         u32 near_tdp_limit;
1576         u32 near_tdp_limit_adjusted;
1577         u32 sq_ramping_threshold;
1578         u32 cac_leakage;
1579         u16 tdp_od_limit;
1580         u32 tdp_adjustment;
1581         u16 load_line_slope;
1582         bool power_control;
1583         bool ac_power;
1584         /* special states active */
1585         bool                    thermal_active;
1586         bool                    uvd_active;
1587         bool                    vce_active;
1588         /* thermal handling */
1589         struct amdgpu_dpm_thermal thermal;
1590         /* forced levels */
1591         enum amdgpu_dpm_forced_level forced_level;
1592 };
1593
1594 struct amdgpu_pm {
1595         struct mutex            mutex;
1596         u32                     current_sclk;
1597         u32                     current_mclk;
1598         u32                     default_sclk;
1599         u32                     default_mclk;
1600         struct amdgpu_i2c_chan *i2c_bus;
1601         /* internal thermal controller on rv6xx+ */
1602         enum amdgpu_int_thermal_type int_thermal_type;
1603         struct device           *int_hwmon_dev;
1604         /* fan control parameters */
1605         bool                    no_fan;
1606         u8                      fan_pulses_per_revolution;
1607         u8                      fan_min_rpm;
1608         u8                      fan_max_rpm;
1609         /* dpm */
1610         bool                    dpm_enabled;
1611         struct amdgpu_dpm       dpm;
1612         const struct firmware   *fw;    /* SMC firmware */
1613         uint32_t                fw_version;
1614         const struct amdgpu_dpm_funcs *funcs;
1615 };
1616
1617 /*
1618  * UVD
1619  */
1620 #define AMDGPU_MAX_UVD_HANDLES  10
1621 #define AMDGPU_UVD_STACK_SIZE   (1024*1024)
1622 #define AMDGPU_UVD_HEAP_SIZE    (1024*1024)
1623 #define AMDGPU_UVD_FIRMWARE_OFFSET 256
1624
1625 struct amdgpu_uvd {
1626         struct amdgpu_bo        *vcpu_bo;
1627         void                    *cpu_addr;
1628         uint64_t                gpu_addr;
1629         void                    *saved_bo;
1630         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1631         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1632         struct delayed_work     idle_work;
1633         const struct firmware   *fw;    /* UVD firmware */
1634         struct amdgpu_ring      ring;
1635         struct amdgpu_irq_src   irq;
1636         bool                    address_64_bit;
1637 };
1638
1639 /*
1640  * VCE
1641  */
1642 #define AMDGPU_MAX_VCE_HANDLES  16
1643 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1644
1645 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1646 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1647
1648 struct amdgpu_vce {
1649         struct amdgpu_bo        *vcpu_bo;
1650         uint64_t                gpu_addr;
1651         unsigned                fw_version;
1652         unsigned                fb_version;
1653         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1654         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1655         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1656         struct delayed_work     idle_work;
1657         const struct firmware   *fw;    /* VCE firmware */
1658         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1659         struct amdgpu_irq_src   irq;
1660         unsigned                harvest_config;
1661 };
1662
1663 /*
1664  * SDMA
1665  */
1666 struct amdgpu_sdma {
1667         /* SDMA firmware */
1668         const struct firmware   *fw;
1669         uint32_t                fw_version;
1670         uint32_t                feature_version;
1671
1672         struct amdgpu_ring      ring;
1673 };
1674
1675 /*
1676  * Firmware
1677  */
1678 struct amdgpu_firmware {
1679         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1680         bool smu_load;
1681         struct amdgpu_bo *fw_buf;
1682         unsigned int fw_size;
1683 };
1684
1685 /*
1686  * Benchmarking
1687  */
1688 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1689
1690
1691 /*
1692  * Testing
1693  */
1694 void amdgpu_test_moves(struct amdgpu_device *adev);
1695 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1696                            struct amdgpu_ring *cpA,
1697                            struct amdgpu_ring *cpB);
1698 void amdgpu_test_syncing(struct amdgpu_device *adev);
1699
1700 /*
1701  * MMU Notifier
1702  */
1703 #if defined(CONFIG_MMU_NOTIFIER)
1704 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1705 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1706 #else
1707 static int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1708 {
1709         return -ENODEV;
1710 }
1711 static void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1712 #endif
1713
1714 /*
1715  * Debugfs
1716  */
1717 struct amdgpu_debugfs {
1718         struct drm_info_list    *files;
1719         unsigned                num_files;
1720 };
1721
1722 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1723                              struct drm_info_list *files,
1724                              unsigned nfiles);
1725 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1726
1727 #if defined(CONFIG_DEBUG_FS)
1728 int amdgpu_debugfs_init(struct drm_minor *minor);
1729 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1730 #endif
1731
1732 /*
1733  * amdgpu smumgr functions
1734  */
1735 struct amdgpu_smumgr_funcs {
1736         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1737         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1738         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1739 };
1740
1741 /*
1742  * amdgpu smumgr
1743  */
1744 struct amdgpu_smumgr {
1745         struct amdgpu_bo *toc_buf;
1746         struct amdgpu_bo *smu_buf;
1747         /* asic priv smu data */
1748         void *priv;
1749         spinlock_t smu_lock;
1750         /* smumgr functions */
1751         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1752         /* ucode loading complete flag */
1753         uint32_t fw_flags;
1754 };
1755
1756 /*
1757  * ASIC specific register table accessible by UMD
1758  */
1759 struct amdgpu_allowed_register_entry {
1760         uint32_t reg_offset;
1761         bool untouched;
1762         bool grbm_indexed;
1763 };
1764
1765 struct amdgpu_cu_info {
1766         uint32_t number; /* total active CU number */
1767         uint32_t ao_cu_mask;
1768         uint32_t bitmap[4][4];
1769 };
1770
1771
1772 /*
1773  * ASIC specific functions.
1774  */
1775 struct amdgpu_asic_funcs {
1776         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1777         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1778                              u32 sh_num, u32 reg_offset, u32 *value);
1779         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1780         int (*reset)(struct amdgpu_device *adev);
1781         /* wait for mc_idle */
1782         int (*wait_for_mc_idle)(struct amdgpu_device *adev);
1783         /* get the reference clock */
1784         u32 (*get_xclk)(struct amdgpu_device *adev);
1785         /* get the gpu clock counter */
1786         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1787         int (*get_cu_info)(struct amdgpu_device *adev, struct amdgpu_cu_info *info);
1788         /* MM block clocks */
1789         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1790         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1791 };
1792
1793 /*
1794  * IOCTL.
1795  */
1796 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1797                             struct drm_file *filp);
1798 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1799                                 struct drm_file *filp);
1800
1801 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1802                           struct drm_file *filp);
1803 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1804                         struct drm_file *filp);
1805 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1806                           struct drm_file *filp);
1807 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1808                               struct drm_file *filp);
1809 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1810                           struct drm_file *filp);
1811 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1812                         struct drm_file *filp);
1813 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1814 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1815
1816 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1817                                 struct drm_file *filp);
1818
1819 /* VRAM scratch page for HDP bug, default vram page */
1820 struct amdgpu_vram_scratch {
1821         struct amdgpu_bo                *robj;
1822         volatile uint32_t               *ptr;
1823         u64                             gpu_addr;
1824 };
1825
1826 /*
1827  * ACPI
1828  */
1829 struct amdgpu_atif_notification_cfg {
1830         bool enabled;
1831         int command_code;
1832 };
1833
1834 struct amdgpu_atif_notifications {
1835         bool display_switch;
1836         bool expansion_mode_change;
1837         bool thermal_state;
1838         bool forced_power_state;
1839         bool system_power_state;
1840         bool display_conf_change;
1841         bool px_gfx_switch;
1842         bool brightness_change;
1843         bool dgpu_display_event;
1844 };
1845
1846 struct amdgpu_atif_functions {
1847         bool system_params;
1848         bool sbios_requests;
1849         bool select_active_disp;
1850         bool lid_state;
1851         bool get_tv_standard;
1852         bool set_tv_standard;
1853         bool get_panel_expansion_mode;
1854         bool set_panel_expansion_mode;
1855         bool temperature_change;
1856         bool graphics_device_types;
1857 };
1858
1859 struct amdgpu_atif {
1860         struct amdgpu_atif_notifications notifications;
1861         struct amdgpu_atif_functions functions;
1862         struct amdgpu_atif_notification_cfg notification_cfg;
1863         struct amdgpu_encoder *encoder_for_bl;
1864 };
1865
1866 struct amdgpu_atcs_functions {
1867         bool get_ext_state;
1868         bool pcie_perf_req;
1869         bool pcie_dev_rdy;
1870         bool pcie_bus_width;
1871 };
1872
1873 struct amdgpu_atcs {
1874         struct amdgpu_atcs_functions functions;
1875 };
1876
1877 /*
1878  * CGS
1879  */
1880 void *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1881 void amdgpu_cgs_destroy_device(void *cgs_device);
1882
1883
1884 /*
1885  * Core structure, functions and helpers.
1886  */
1887 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1888 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1889
1890 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1891 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1892
1893 struct amdgpu_ip_block_status {
1894         bool valid;
1895         bool sw;
1896         bool hw;
1897 };
1898
1899 struct amdgpu_device {
1900         struct device                   *dev;
1901         struct drm_device               *ddev;
1902         struct pci_dev                  *pdev;
1903         struct rw_semaphore             exclusive_lock;
1904
1905         /* ASIC */
1906         enum amd_asic_type              asic_type;
1907         uint32_t                        family;
1908         uint32_t                        rev_id;
1909         uint32_t                        external_rev_id;
1910         unsigned long                   flags;
1911         int                             usec_timeout;
1912         const struct amdgpu_asic_funcs  *asic_funcs;
1913         bool                            shutdown;
1914         bool                            suspend;
1915         bool                            need_dma32;
1916         bool                            accel_working;
1917         bool                            needs_reset;
1918         struct work_struct              reset_work;
1919         struct notifier_block           acpi_nb;
1920         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1921         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1922         unsigned                        debugfs_count;
1923 #if defined(CONFIG_DEBUG_FS)
1924         struct dentry                   *debugfs_regs;
1925 #endif
1926         struct amdgpu_atif              atif;
1927         struct amdgpu_atcs              atcs;
1928         struct mutex                    srbm_mutex;
1929         /* GRBM index mutex. Protects concurrent access to GRBM index */
1930         struct mutex                    grbm_idx_mutex;
1931         struct dev_pm_domain            vga_pm_domain;
1932         bool                            have_disp_power_ref;
1933
1934         /* BIOS */
1935         uint8_t                         *bios;
1936         bool                            is_atom_bios;
1937         uint16_t                        bios_header_start;
1938         struct amdgpu_bo                *stollen_vga_memory;
1939         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1940
1941         /* Register/doorbell mmio */
1942         resource_size_t                 rmmio_base;
1943         resource_size_t                 rmmio_size;
1944         void __iomem                    *rmmio;
1945         /* protects concurrent MM_INDEX/DATA based register access */
1946         spinlock_t mmio_idx_lock;
1947         /* protects concurrent SMC based register access */
1948         spinlock_t smc_idx_lock;
1949         amdgpu_rreg_t                   smc_rreg;
1950         amdgpu_wreg_t                   smc_wreg;
1951         /* protects concurrent PCIE register access */
1952         spinlock_t pcie_idx_lock;
1953         amdgpu_rreg_t                   pcie_rreg;
1954         amdgpu_wreg_t                   pcie_wreg;
1955         /* protects concurrent UVD register access */
1956         spinlock_t uvd_ctx_idx_lock;
1957         amdgpu_rreg_t                   uvd_ctx_rreg;
1958         amdgpu_wreg_t                   uvd_ctx_wreg;
1959         /* protects concurrent DIDT register access */
1960         spinlock_t didt_idx_lock;
1961         amdgpu_rreg_t                   didt_rreg;
1962         amdgpu_wreg_t                   didt_wreg;
1963         /* protects concurrent ENDPOINT (audio) register access */
1964         spinlock_t audio_endpt_idx_lock;
1965         amdgpu_block_rreg_t             audio_endpt_rreg;
1966         amdgpu_block_wreg_t             audio_endpt_wreg;
1967         void __iomem                    *rio_mem;
1968         resource_size_t                 rio_mem_size;
1969         struct amdgpu_doorbell          doorbell;
1970
1971         /* clock/pll info */
1972         struct amdgpu_clock            clock;
1973
1974         /* MC */
1975         struct amdgpu_mc                mc;
1976         struct amdgpu_gart              gart;
1977         struct amdgpu_dummy_page        dummy_page;
1978         struct amdgpu_vm_manager        vm_manager;
1979
1980         /* memory management */
1981         struct amdgpu_mman              mman;
1982         struct amdgpu_gem               gem;
1983         struct amdgpu_vram_scratch      vram_scratch;
1984         struct amdgpu_wb                wb;
1985         atomic64_t                      vram_usage;
1986         atomic64_t                      vram_vis_usage;
1987         atomic64_t                      gtt_usage;
1988         atomic64_t                      num_bytes_moved;
1989         atomic_t                        gpu_reset_counter;
1990
1991         /* display */
1992         struct amdgpu_mode_info         mode_info;
1993         struct work_struct              hotplug_work;
1994         struct amdgpu_irq_src           crtc_irq;
1995         struct amdgpu_irq_src           pageflip_irq;
1996         struct amdgpu_irq_src           hpd_irq;
1997
1998         /* rings */
1999         wait_queue_head_t               fence_queue;
2000         unsigned                        fence_context;
2001         struct mutex                    ring_lock;
2002         unsigned                        num_rings;
2003         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2004         bool                            ib_pool_ready;
2005         struct amdgpu_sa_manager        ring_tmp_bo;
2006
2007         /* interrupts */
2008         struct amdgpu_irq               irq;
2009
2010         /* dpm */
2011         struct amdgpu_pm                pm;
2012         u32                             cg_flags;
2013         u32                             pg_flags;
2014
2015         /* amdgpu smumgr */
2016         struct amdgpu_smumgr smu;
2017
2018         /* gfx */
2019         struct amdgpu_gfx               gfx;
2020
2021         /* sdma */
2022         struct amdgpu_sdma              sdma[2];
2023         struct amdgpu_irq_src           sdma_trap_irq;
2024         struct amdgpu_irq_src           sdma_illegal_inst_irq;
2025
2026         /* uvd */
2027         bool                            has_uvd;
2028         struct amdgpu_uvd               uvd;
2029
2030         /* vce */
2031         struct amdgpu_vce               vce;
2032
2033         /* firmwares */
2034         struct amdgpu_firmware          firmware;
2035
2036         /* GDS */
2037         struct amdgpu_gds               gds;
2038
2039         const struct amdgpu_ip_block_version *ip_blocks;
2040         int                             num_ip_blocks;
2041         struct amdgpu_ip_block_status   *ip_block_status;
2042         struct mutex    mn_lock;
2043         DECLARE_HASHTABLE(mn_hash, 7);
2044
2045         /* tracking pinned memory */
2046         u64 vram_pin_size;
2047         u64 gart_pin_size;
2048
2049         /* amdkfd interface */
2050         struct kfd_dev          *kfd;
2051 };
2052
2053 bool amdgpu_device_is_px(struct drm_device *dev);
2054 int amdgpu_device_init(struct amdgpu_device *adev,
2055                        struct drm_device *ddev,
2056                        struct pci_dev *pdev,
2057                        uint32_t flags);
2058 void amdgpu_device_fini(struct amdgpu_device *adev);
2059 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2060
2061 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2062                         bool always_indirect);
2063 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2064                     bool always_indirect);
2065 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2066 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2067
2068 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2069 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2070
2071 /*
2072  * Cast helper
2073  */
2074 extern const struct fence_ops amdgpu_fence_ops;
2075 static inline struct amdgpu_fence *to_amdgpu_fence(struct fence *f)
2076 {
2077         struct amdgpu_fence *__f = container_of(f, struct amdgpu_fence, base);
2078
2079         if (__f->base.ops == &amdgpu_fence_ops)
2080                 return __f;
2081
2082         return NULL;
2083 }
2084
2085 /*
2086  * Registers read & write functions.
2087  */
2088 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2089 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2090 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2091 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2092 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2093 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2094 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2095 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2096 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2097 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2098 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2099 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2100 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2101 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2102 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2103 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2104 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2105 #define WREG32_P(reg, val, mask)                                \
2106         do {                                                    \
2107                 uint32_t tmp_ = RREG32(reg);                    \
2108                 tmp_ &= (mask);                                 \
2109                 tmp_ |= ((val) & ~(mask));                      \
2110                 WREG32(reg, tmp_);                              \
2111         } while (0)
2112 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2113 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2114 #define WREG32_PLL_P(reg, val, mask)                            \
2115         do {                                                    \
2116                 uint32_t tmp_ = RREG32_PLL(reg);                \
2117                 tmp_ &= (mask);                                 \
2118                 tmp_ |= ((val) & ~(mask));                      \
2119                 WREG32_PLL(reg, tmp_);                          \
2120         } while (0)
2121 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2122 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2123 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2124
2125 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2126 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2127
2128 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2129 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2130
2131 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2132         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2133          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2134
2135 #define REG_GET_FIELD(value, reg, field)                                \
2136         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2137
2138 /*
2139  * BIOS helpers.
2140  */
2141 #define RBIOS8(i) (adev->bios[i])
2142 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2143 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2144
2145 /*
2146  * RING helpers.
2147  */
2148 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2149 {
2150         if (ring->count_dw <= 0)
2151                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2152         ring->ring[ring->wptr++] = v;
2153         ring->wptr &= ring->ptr_mask;
2154         ring->count_dw--;
2155         ring->ring_free_dw--;
2156 }
2157
2158 /*
2159  * ASICs macro.
2160  */
2161 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2162 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2163 #define amdgpu_asic_wait_for_mc_idle(adev) (adev)->asic_funcs->wait_for_mc_idle((adev))
2164 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2165 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2166 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2167 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2168 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2169 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2170 #define amdgpu_asic_get_cu_info(adev, info) (adev)->asic_funcs->get_cu_info((adev), (info))
2171 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2172 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2173 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2174 #define amdgpu_vm_write_pte(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (addr), (count), (incr), (flags)))
2175 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2176 #define amdgpu_vm_pad_ib(adev, ib) ((adev)->vm_manager.vm_pte_funcs->pad_ib((ib)))
2177 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2178 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2179 #define amdgpu_ring_test_ib(r) (r)->funcs->test_ib((r))
2180 #define amdgpu_ring_is_lockup(r) (r)->funcs->is_lockup((r))
2181 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2182 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2183 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2184 #define amdgpu_ring_emit_ib(r, ib) (r)->funcs->emit_ib((r), (ib))
2185 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2186 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2187 #define amdgpu_ring_emit_semaphore(r, semaphore, emit_wait) (r)->funcs->emit_semaphore((r), (semaphore), (emit_wait))
2188 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2189 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2190 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2191 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2192 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2193 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2194 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2195 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2196 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2197 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2198 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2199 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2200 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2201 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2202 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2203 #define amdgpu_display_page_flip(adev, crtc, base) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base))
2204 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2205 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2206 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2207 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2208 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2209 #define amdgpu_emit_copy_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((r), (s), (d), (b))
2210 #define amdgpu_emit_fill_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((r), (s), (d), (b))
2211 #define amdgpu_dpm_get_temperature(adev) (adev)->pm.funcs->get_temperature((adev))
2212 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2213 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2214 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2215 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2216 #define amdgpu_dpm_get_sclk(adev, l) (adev)->pm.funcs->get_sclk((adev), (l))
2217 #define amdgpu_dpm_get_mclk(adev, l) (adev)->pm.funcs->get_mclk((adev), (l))
2218 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2219 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m))
2220 #define amdgpu_dpm_force_performance_level(adev, l) (adev)->pm.funcs->force_performance_level((adev), (l))
2221 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2222 #define amdgpu_dpm_powergate_uvd(adev, g) (adev)->pm.funcs->powergate_uvd((adev), (g))
2223 #define amdgpu_dpm_powergate_vce(adev, g) (adev)->pm.funcs->powergate_vce((adev), (g))
2224 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2225 #define amdgpu_dpm_set_fan_control_mode(adev, m) (adev)->pm.funcs->set_fan_control_mode((adev), (m))
2226 #define amdgpu_dpm_get_fan_control_mode(adev) (adev)->pm.funcs->get_fan_control_mode((adev))
2227 #define amdgpu_dpm_set_fan_speed_percent(adev, s) (adev)->pm.funcs->set_fan_speed_percent((adev), (s))
2228 #define amdgpu_dpm_get_fan_speed_percent(adev, s) (adev)->pm.funcs->get_fan_speed_percent((adev), (s))
2229
2230 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2231
2232 /* Common functions */
2233 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2234 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2235 bool amdgpu_card_posted(struct amdgpu_device *adev);
2236 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2237 bool amdgpu_boot_test_post_card(struct amdgpu_device *adev);
2238 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2239 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2240                        u32 ip_instance, u32 ring,
2241                        struct amdgpu_ring **out_ring);
2242 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2243 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2244 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2245                                      uint32_t flags);
2246 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2247 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2248 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2249                                  struct ttm_mem_reg *mem);
2250 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2251 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2252 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2253 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2254                                              const u32 *registers,
2255                                              const u32 array_size);
2256
2257 bool amdgpu_device_is_px(struct drm_device *dev);
2258 /* atpx handler */
2259 #if defined(CONFIG_VGA_SWITCHEROO)
2260 void amdgpu_register_atpx_handler(void);
2261 void amdgpu_unregister_atpx_handler(void);
2262 #else
2263 static inline void amdgpu_register_atpx_handler(void) {}
2264 static inline void amdgpu_unregister_atpx_handler(void) {}
2265 #endif
2266
2267 /*
2268  * KMS
2269  */
2270 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2271 extern int amdgpu_max_kms_ioctl;
2272
2273 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2274 int amdgpu_driver_unload_kms(struct drm_device *dev);
2275 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2276 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2277 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2278                                  struct drm_file *file_priv);
2279 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2280                                 struct drm_file *file_priv);
2281 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2282 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2283 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, int crtc);
2284 int amdgpu_enable_vblank_kms(struct drm_device *dev, int crtc);
2285 void amdgpu_disable_vblank_kms(struct drm_device *dev, int crtc);
2286 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, int crtc,
2287                                     int *max_error,
2288                                     struct timeval *vblank_time,
2289                                     unsigned flags);
2290 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2291                              unsigned long arg);
2292
2293 /*
2294  * vm
2295  */
2296 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2297 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2298 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
2299                                           struct amdgpu_vm *vm,
2300                                           struct list_head *head);
2301 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
2302                       struct amdgpu_sync *sync);
2303 void amdgpu_vm_flush(struct amdgpu_ring *ring,
2304                      struct amdgpu_vm *vm,
2305                      struct amdgpu_fence *updates);
2306 void amdgpu_vm_fence(struct amdgpu_device *adev,
2307                      struct amdgpu_vm *vm,
2308                      struct amdgpu_fence *fence);
2309 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr);
2310 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
2311                                     struct amdgpu_vm *vm);
2312 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
2313                                 struct amdgpu_vm *vm);
2314 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
2315                                 struct amdgpu_vm *vm, struct amdgpu_sync *sync);
2316 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
2317                         struct amdgpu_bo_va *bo_va,
2318                         struct ttm_mem_reg *mem);
2319 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
2320                              struct amdgpu_bo *bo);
2321 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
2322                                        struct amdgpu_bo *bo);
2323 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
2324                                       struct amdgpu_vm *vm,
2325                                       struct amdgpu_bo *bo);
2326 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
2327                      struct amdgpu_bo_va *bo_va,
2328                      uint64_t addr, uint64_t offset,
2329                      uint64_t size, uint32_t flags);
2330 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
2331                        struct amdgpu_bo_va *bo_va,
2332                        uint64_t addr);
2333 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
2334                       struct amdgpu_bo_va *bo_va);
2335
2336 /*
2337  * functions used by amdgpu_encoder.c
2338  */
2339 struct amdgpu_afmt_acr {
2340         u32 clock;
2341
2342         int n_32khz;
2343         int cts_32khz;
2344
2345         int n_44_1khz;
2346         int cts_44_1khz;
2347
2348         int n_48khz;
2349         int cts_48khz;
2350
2351 };
2352
2353 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2354
2355 /* amdgpu_acpi.c */
2356 #if defined(CONFIG_ACPI)
2357 int amdgpu_acpi_init(struct amdgpu_device *adev);
2358 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2359 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2360 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2361                                                 u8 perf_req, bool advertise);
2362 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2363 #else
2364 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2365 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2366 #endif
2367
2368 struct amdgpu_bo_va_mapping *
2369 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2370                        uint64_t addr, struct amdgpu_bo **bo);
2371
2372 #include "amdgpu_object.h"
2373
2374 #endif