drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c

   1 /*
   2  * Copyright 2000 VA Linux Systems, Inc., Sunnyvale, California.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the "Software"),
   7  * to deal in the Software without restriction, including without limitation
   8  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   9  * and/or sell copies of the Software, and to permit persons to whom the
  10  * Software is furnished to do so, subject to the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the next
  13  * paragraph) shall be included in all copies or substantial portions of the
  14  * Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * VA LINUX SYSTEMS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #include <drm/amdgpu_drm.h>
  26 #include <drm/clients/drm_client_setup.h>
  27 #include <drm/drm_drv.h>
  28 #include <drm/drm_fbdev_ttm.h>
  29 #include <drm/drm_gem.h>
  30 #include <drm/drm_managed.h>
  31 #include <drm/drm_pciids.h>
  32 #include <drm/drm_probe_helper.h>
  33 #include <drm/drm_vblank.h>
  34
  35 #include <linux/cc_platform.h>
  36 #include <linux/dynamic_debug.h>
  37 #include <linux/module.h>
  38 #include <linux/mmu_notifier.h>
  39 #include <linux/pm_runtime.h>
  40 #include <linux/suspend.h>
  41 #include <linux/vga_switcheroo.h>
  42
  43 #include "amdgpu.h"
  44 #include "amdgpu_amdkfd.h"
  45 #include "amdgpu_dma_buf.h"
  46 #include "amdgpu_drv.h"
  47 #include "amdgpu_fdinfo.h"
  48 #include "amdgpu_irq.h"
  49 #include "amdgpu_psp.h"
  50 #include "amdgpu_ras.h"
  51 #include "amdgpu_reset.h"
  52 #include "amdgpu_sched.h"
  53 #include "amdgpu_xgmi.h"
  54 #include "../amdxcp/amdgpu_xcp_drv.h"
  55
  56 /*
  57  * KMS wrapper.
  58  * - 3.0.0 - initial driver
  59  * - 3.1.0 - allow reading more status registers (GRBM, SRBM, SDMA, CP)
  60  * - 3.2.0 - GFX8: Uses EOP_TC_WB_ACTION_EN, so UMDs don't have to do the same
  61  *           at the end of IBs.
  62  * - 3.3.0 - Add VM support for UVD on supported hardware.
  63  * - 3.4.0 - Add AMDGPU_INFO_NUM_EVICTIONS.
  64  * - 3.5.0 - Add support for new UVD_NO_OP register.
  65  * - 3.6.0 - kmd involves use CONTEXT_CONTROL in ring buffer.
  66  * - 3.7.0 - Add support for VCE clock list packet
  67  * - 3.8.0 - Add support raster config init in the kernel
  68  * - 3.9.0 - Add support for memory query info about VRAM and GTT.
  69  * - 3.10.0 - Add support for new fences ioctl, new gem ioctl flags
  70  * - 3.11.0 - Add support for sensor query info (clocks, temp, etc).
  71  * - 3.12.0 - Add query for double offchip LDS buffers
  72  * - 3.13.0 - Add PRT support
  73  * - 3.14.0 - Fix race in amdgpu_ctx_get_fence() and note new functionality
  74  * - 3.15.0 - Export more gpu info for gfx9
  75  * - 3.16.0 - Add reserved vmid support
  76  * - 3.17.0 - Add AMDGPU_NUM_VRAM_CPU_PAGE_FAULTS.
  77  * - 3.18.0 - Export gpu always on cu bitmap
  78  * - 3.19.0 - Add support for UVD MJPEG decode
  79  * - 3.20.0 - Add support for local BOs
  80  * - 3.21.0 - Add DRM_AMDGPU_FENCE_TO_HANDLE ioctl
  81  * - 3.22.0 - Add DRM_AMDGPU_SCHED ioctl
  82  * - 3.23.0 - Add query for VRAM lost counter
  83  * - 3.24.0 - Add high priority compute support for gfx9
  84  * - 3.25.0 - Add support for sensor query info (stable pstate sclk/mclk).
  85  * - 3.26.0 - GFX9: Process AMDGPU_IB_FLAG_TC_WB_NOT_INVALIDATE.
  86  * - 3.27.0 - Add new chunk to AMDGPU_CS to enable BO_LIST creation.
  87  * - 3.28.0 - Add AMDGPU_CHUNK_ID_SCHEDULED_DEPENDENCIES
  88  * - 3.29.0 - Add AMDGPU_IB_FLAG_RESET_GDS_MAX_WAVE_ID
  89  * - 3.30.0 - Add AMDGPU_SCHED_OP_CONTEXT_PRIORITY_OVERRIDE.
  90  * - 3.31.0 - Add support for per-flip tiling attribute changes with DC
  91  * - 3.32.0 - Add syncobj timeline support to AMDGPU_CS.
  92  * - 3.33.0 - Fixes for GDS ENOMEM failures in AMDGPU_CS.
  93  * - 3.34.0 - Non-DC can flip correctly between buffers with different pitches
  94  * - 3.35.0 - Add drm_amdgpu_info_device::tcc_disabled_mask
  95  * - 3.36.0 - Allow reading more status registers on si/cik
  96  * - 3.37.0 - L2 is invalidated before SDMA IBs, needed for correctness
  97  * - 3.38.0 - Add AMDGPU_IB_FLAG_EMIT_MEM_SYNC
  98  * - 3.39.0 - DMABUF implicit sync does a full pipeline sync
  99  * - 3.40.0 - Add AMDGPU_IDS_FLAGS_TMZ
 100  * - 3.41.0 - Add video codec query
 101  * - 3.42.0 - Add 16bpc fixed point display support
 102  * - 3.43.0 - Add device hot plug/unplug support
 103  * - 3.44.0 - DCN3 supports DCC independent block settings: !64B && 128B, 64B && 128B
 104  * - 3.45.0 - Add context ioctl stable pstate interface
 105  * - 3.46.0 - To enable hot plug amdgpu tests in libdrm
 106  * - 3.47.0 - Add AMDGPU_GEM_CREATE_DISCARDABLE and AMDGPU_VM_NOALLOC flags
 107  * - 3.48.0 - Add IP discovery version info to HW INFO
 108  * - 3.49.0 - Add gang submit into CS IOCTL
 109  * - 3.50.0 - Update AMDGPU_INFO_DEV_INFO IOCTL for minimum engine and memory clock
 110  *            Update AMDGPU_INFO_SENSOR IOCTL for PEAK_PSTATE engine and memory clock
 111  *   3.51.0 - Return the PCIe gen and lanes from the INFO ioctl
 112  *   3.52.0 - Add AMDGPU_IDS_FLAGS_CONFORMANT_TRUNC_COORD, add device_info fields:
 113  *            tcp_cache_size, num_sqc_per_wgp, sqc_data_cache_size, sqc_inst_cache_size,
 114  *            gl1c_cache_size, gl2c_cache_size, mall_size, enabled_rb_pipes_mask_hi
 115  *   3.53.0 - Support for GFX11 CP GFX shadowing
 116  *   3.54.0 - Add AMDGPU_CTX_QUERY2_FLAGS_RESET_IN_PROGRESS support
 117  * - 3.55.0 - Add AMDGPU_INFO_GPUVM_FAULT query
 118  * - 3.56.0 - Update IB start address and size alignment for decode and encode
 119  * - 3.57.0 - Compute tunneling on GFX10+
 120  * - 3.58.0 - Add GFX12 DCC support
 121  * - 3.59.0 - Cleared VRAM
 122  */
 123 #define KMS_DRIVER_MAJOR        3
 124 #define KMS_DRIVER_MINOR        59
 125 #define KMS_DRIVER_PATCHLEVEL   0
 126
 127 /*
 128  * amdgpu.debug module options. Are all disabled by default
 129  */
 130 enum AMDGPU_DEBUG_MASK {
 131         AMDGPU_DEBUG_VM = BIT(0),
 132         AMDGPU_DEBUG_LARGEBAR = BIT(1),
 133         AMDGPU_DEBUG_DISABLE_GPU_SOFT_RECOVERY = BIT(2),
 134         AMDGPU_DEBUG_USE_VRAM_FW_BUF = BIT(3),
 135         AMDGPU_DEBUG_ENABLE_RAS_ACA = BIT(4),
 136         AMDGPU_DEBUG_ENABLE_EXP_RESETS = BIT(5),
 137 };
 138
 139 unsigned int amdgpu_vram_limit = UINT_MAX;
 140 int amdgpu_vis_vram_limit;
 141 int amdgpu_gart_size = -1; /* auto */
 142 int amdgpu_gtt_size = -1; /* auto */
 143 int amdgpu_moverate = -1; /* auto */
 144 int amdgpu_audio = -1;
 145 int amdgpu_disp_priority;
 146 int amdgpu_hw_i2c;
 147 int amdgpu_pcie_gen2 = -1;
 148 int amdgpu_msi = -1;
 149 char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 150 int amdgpu_dpm = -1;
 151 int amdgpu_fw_load_type = -1;
 152 int amdgpu_aspm = -1;
 153 int amdgpu_runtime_pm = -1;
 154 uint amdgpu_ip_block_mask = 0xffffffff;
 155 int amdgpu_bapm = -1;
 156 int amdgpu_deep_color;
 157 int amdgpu_vm_size = -1;
 158 int amdgpu_vm_fragment_size = -1;
 159 int amdgpu_vm_block_size = -1;
 160 int amdgpu_vm_fault_stop;
 161 int amdgpu_vm_update_mode = -1;
 162 int amdgpu_exp_hw_support;
 163 int amdgpu_dc = -1;
 164 int amdgpu_sched_jobs = 32;
 165 int amdgpu_sched_hw_submission = 2;
 166 uint amdgpu_pcie_gen_cap;
 167 uint amdgpu_pcie_lane_cap;
 168 u64 amdgpu_cg_mask = 0xffffffffffffffff;
 169 uint amdgpu_pg_mask = 0xffffffff;
 170 uint amdgpu_sdma_phase_quantum = 32;
 171 char *amdgpu_disable_cu;
 172 char *amdgpu_virtual_display;
 173 bool enforce_isolation;
 174
 175 /* Specifies the default granularity for SVM, used in buffer
 176  * migration and restoration of backing memory when handling
 177  * recoverable page faults.
 178  *
 179  * The value is given as log(numPages(buffer)); for a 2 MiB
 180  * buffer it computes to be 9
 181  */
 182 uint amdgpu_svm_default_granularity = 9;
 183
 184 /*
 185  * OverDrive(bit 14) disabled by default
 186  * GFX DCS(bit 19) disabled by default
 187  */
 188 uint amdgpu_pp_feature_mask = 0xfff7bfff;
 189 uint amdgpu_force_long_training;
 190 int amdgpu_lbpw = -1;
 191 int amdgpu_compute_multipipe = -1;
 192 int amdgpu_gpu_recovery = -1; /* auto */
 193 int amdgpu_emu_mode;
 194 uint amdgpu_smu_memory_pool_size;
 195 int amdgpu_smu_pptable_id = -1;
 196 /*
 197  * FBC (bit 0) disabled by default
 198  * MULTI_MON_PP_MCLK_SWITCH (bit 1) enabled by default
 199  *   - With this, for multiple monitors in sync(e.g. with the same model),
 200  *     mclk switching will be allowed. And the mclk will be not foced to the
 201  *     highest. That helps saving some idle power.
 202  * DISABLE_FRACTIONAL_PWM (bit 2) disabled by default
 203  * PSR (bit 3) disabled by default
 204  * EDP NO POWER SEQUENCING (bit 4) disabled by default
 205  */
 206 uint amdgpu_dc_feature_mask = 2;
 207 uint amdgpu_dc_debug_mask;
 208 uint amdgpu_dc_visual_confirm;
 209 int amdgpu_async_gfx_ring = 1;
 210 int amdgpu_mcbp = -1;
 211 int amdgpu_discovery = -1;
 212 int amdgpu_mes;
 213 int amdgpu_mes_log_enable = 0;
 214 int amdgpu_mes_kiq;
 215 int amdgpu_uni_mes = 1;
 216 int amdgpu_noretry = -1;
 217 int amdgpu_force_asic_type = -1;
 218 int amdgpu_tmz = -1; /* auto */
 219 uint amdgpu_freesync_vid_mode;
 220 int amdgpu_reset_method = -1; /* auto */
 221 int amdgpu_num_kcq = -1;
 222 int amdgpu_smartshift_bias;
 223 int amdgpu_use_xgmi_p2p = 1;
 224 int amdgpu_vcnfw_log;
 225 int amdgpu_sg_display = -1; /* auto */
 226 int amdgpu_user_partt_mode = AMDGPU_AUTO_COMPUTE_PARTITION_MODE;
 227 int amdgpu_umsch_mm;
 228 int amdgpu_seamless = -1; /* auto */
 229 uint amdgpu_debug_mask;
 230 int amdgpu_agp = -1; /* auto */
 231 int amdgpu_wbrf = -1;
 232 int amdgpu_damage_clips = -1; /* auto */
 233 int amdgpu_umsch_mm_fwlog;
 234
 235 DECLARE_DYNDBG_CLASSMAP(drm_debug_classes, DD_CLASS_TYPE_DISJOINT_BITS, 0,
 236                         "DRM_UT_CORE",
 237                         "DRM_UT_DRIVER",
 238                         "DRM_UT_KMS",
 239                         "DRM_UT_PRIME",
 240                         "DRM_UT_ATOMIC",
 241                         "DRM_UT_VBL",
 242                         "DRM_UT_STATE",
 243                         "DRM_UT_LEASE",
 244                         "DRM_UT_DP",
 245                         "DRM_UT_DRMRES");
 246
 247 struct amdgpu_mgpu_info mgpu_info = {
 248         .mutex = __MUTEX_INITIALIZER(mgpu_info.mutex),
 249 };
 250 int amdgpu_ras_enable = -1;
 251 uint amdgpu_ras_mask = 0xffffffff;
 252 int amdgpu_bad_page_threshold = -1;
 253 struct amdgpu_watchdog_timer amdgpu_watchdog_timer = {
 254         .timeout_fatal_disable = false,
 255         .period = 0x0, /* default to 0x0 (timeout disable) */
 256 };
 257
 258 /**
 259  * DOC: vramlimit (int)
 260  * Restrict the total amount of VRAM in MiB for testing.  The default is 0 (Use full VRAM).
 261  */
 262 MODULE_PARM_DESC(vramlimit, "Restrict VRAM for testing, in megabytes");
 263 module_param_named(vramlimit, amdgpu_vram_limit, int, 0600);
 264
 265 /**
 266  * DOC: vis_vramlimit (int)
 267  * Restrict the amount of CPU visible VRAM in MiB for testing.  The default is 0 (Use full CPU visible VRAM).
 268  */
 269 MODULE_PARM_DESC(vis_vramlimit, "Restrict visible VRAM for testing, in megabytes");
 270 module_param_named(vis_vramlimit, amdgpu_vis_vram_limit, int, 0444);
 271
 272 /**
 273  * DOC: gartsize (uint)
 274  * Restrict the size of GART (for kernel use) in Mib (32, 64, etc.) for testing.
 275  * The default is -1 (The size depends on asic).
 276  */
 277 MODULE_PARM_DESC(gartsize, "Size of kernel GART to setup in megabytes (32, 64, etc., -1=auto)");
 278 module_param_named(gartsize, amdgpu_gart_size, uint, 0600);
 279
 280 /**
 281  * DOC: gttsize (int)
 282  * Restrict the size of GTT domain (for userspace use) in MiB for testing.
 283  * The default is -1 (Use 1/2 RAM, minimum value is 3GB).
 284  */
 285 MODULE_PARM_DESC(gttsize, "Size of the GTT userspace domain in megabytes (-1 = auto)");
 286 module_param_named(gttsize, amdgpu_gtt_size, int, 0600);
 287
 288 /**
 289  * DOC: moverate (int)
 290  * Set maximum buffer migration rate in MB/s. The default is -1 (8 MB/s).
 291  */
 292 MODULE_PARM_DESC(moverate, "Maximum buffer migration rate in MB/s. (32, 64, etc., -1=auto, 0=1=disabled)");
 293 module_param_named(moverate, amdgpu_moverate, int, 0600);
 294
 295 /**
 296  * DOC: audio (int)
 297  * Set HDMI/DPAudio. Only affects non-DC display handling. The default is -1 (Enabled), set 0 to disabled it.
 298  */
 299 MODULE_PARM_DESC(audio, "Audio enable (-1 = auto, 0 = disable, 1 = enable)");
 300 module_param_named(audio, amdgpu_audio, int, 0444);
 301
 302 /**
 303  * DOC: disp_priority (int)
 304  * Set display Priority (1 = normal, 2 = high). Only affects non-DC display handling. The default is 0 (auto).
 305  */
 306 MODULE_PARM_DESC(disp_priority, "Display Priority (0 = auto, 1 = normal, 2 = high)");
 307 module_param_named(disp_priority, amdgpu_disp_priority, int, 0444);
 308
 309 /**
 310  * DOC: hw_i2c (int)
 311  * To enable hw i2c engine. Only affects non-DC display handling. The default is 0 (Disabled).
 312  */
 313 MODULE_PARM_DESC(hw_i2c, "hw i2c engine enable (0 = disable)");
 314 module_param_named(hw_i2c, amdgpu_hw_i2c, int, 0444);
 315
 316 /**
 317  * DOC: pcie_gen2 (int)
 318  * To disable PCIE Gen2/3 mode (0 = disable, 1 = enable). The default is -1 (auto, enabled).
 319  */
 320 MODULE_PARM_DESC(pcie_gen2, "PCIE Gen2 mode (-1 = auto, 0 = disable, 1 = enable)");
 321 module_param_named(pcie_gen2, amdgpu_pcie_gen2, int, 0444);
 322
 323 /**
 324  * DOC: msi (int)
 325  * To disable Message Signaled Interrupts (MSI) functionality (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 326  */
 327 MODULE_PARM_DESC(msi, "MSI support (1 = enable, 0 = disable, -1 = auto)");
 328 module_param_named(msi, amdgpu_msi, int, 0444);
 329
 330 /**
 331  * DOC: svm_default_granularity (uint)
 332  * Used in buffer migration and handling of recoverable page faults
 333  */
 334 MODULE_PARM_DESC(svm_default_granularity, "SVM's default granularity in log(2^Pages), default 9 = 2^9 = 2 MiB");
 335 module_param_named(svm_default_granularity, amdgpu_svm_default_granularity, uint, 0644);
 336
 337 /**
 338  * DOC: lockup_timeout (string)
 339  * Set GPU scheduler timeout value in ms.
 340  *
 341  * The format can be [Non-Compute] or [GFX,Compute,SDMA,Video]. That is there can be one or
 342  * multiple values specified. 0 and negative values are invalidated. They will be adjusted
 343  * to the default timeout.
 344  *
 345  * - With one value specified, the setting will apply to all non-compute jobs.
 346  * - With multiple values specified, the first one will be for GFX.
 347  *   The second one is for Compute. The third and fourth ones are
 348  *   for SDMA and Video.
 349  *
 350  * By default(with no lockup_timeout settings), the timeout for all non-compute(GFX, SDMA and Video)
 351  * jobs is 10000. The timeout for compute is 60000.
 352  */
 353 MODULE_PARM_DESC(lockup_timeout, "GPU lockup timeout in ms (default: for bare metal 10000 for non-compute jobs and 60000 for compute jobs; "
 354                 "for passthrough or sriov, 10000 for all jobs. 0: keep default value. negative: infinity timeout), format: for bare metal [Non-Compute] or [GFX,Compute,SDMA,Video]; "
 355                 "for passthrough or sriov [all jobs] or [GFX,Compute,SDMA,Video].");
 356 module_param_string(lockup_timeout, amdgpu_lockup_timeout, sizeof(amdgpu_lockup_timeout), 0444);
 357
 358 /**
 359  * DOC: dpm (int)
 360  * Override for dynamic power management setting
 361  * (0 = disable, 1 = enable)
 362  * The default is -1 (auto).
 363  */
 364 MODULE_PARM_DESC(dpm, "DPM support (1 = enable, 0 = disable, -1 = auto)");
 365 module_param_named(dpm, amdgpu_dpm, int, 0444);
 366
 367 /**
 368  * DOC: fw_load_type (int)
 369  * Set different firmware loading type for debugging, if supported.
 370  * Set to 0 to force direct loading if supported by the ASIC.  Set
 371  * to -1 to select the default loading mode for the ASIC, as defined
 372  * by the driver.  The default is -1 (auto).
 373  */
 374 MODULE_PARM_DESC(fw_load_type, "firmware loading type (3 = rlc backdoor autoload if supported, 2 = smu load if supported, 1 = psp load, 0 = force direct if supported, -1 = auto)");
 375 module_param_named(fw_load_type, amdgpu_fw_load_type, int, 0444);
 376
 377 /**
 378  * DOC: aspm (int)
 379  * To disable ASPM (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 380  */
 381 MODULE_PARM_DESC(aspm, "ASPM support (1 = enable, 0 = disable, -1 = auto)");
 382 module_param_named(aspm, amdgpu_aspm, int, 0444);
 383
 384 /**
 385  * DOC: runpm (int)
 386  * Override for runtime power management control for dGPUs. The amdgpu driver can dynamically power down
 387  * the dGPUs when they are idle if supported. The default is -1 (auto enable).
 388  * Setting the value to 0 disables this functionality.
 389  * Setting the value to -2 is auto enabled with power down when displays are attached.
 390  */
 391 MODULE_PARM_DESC(runpm, "PX runtime pm (2 = force enable with BAMACO, 1 = force enable with BACO, 0 = disable, -1 = auto, -2 = auto with displays)");
 392 module_param_named(runpm, amdgpu_runtime_pm, int, 0444);
 393
 394 /**
 395  * DOC: ip_block_mask (uint)
 396  * Override what IP blocks are enabled on the GPU. Each GPU is a collection of IP blocks (gfx, display, video, etc.).
 397  * Use this parameter to disable specific blocks. Note that the IP blocks do not have a fixed index. Some asics may not have
 398  * some IPs or may include multiple instances of an IP so the ordering various from asic to asic. See the driver output in
 399  * the kernel log for the list of IPs on the asic. The default is 0xffffffff (enable all blocks on a device).
 400  */
 401 MODULE_PARM_DESC(ip_block_mask, "IP Block Mask (all blocks enabled (default))");
 402 module_param_named(ip_block_mask, amdgpu_ip_block_mask, uint, 0444);
 403
 404 /**
 405  * DOC: bapm (int)
 406  * Bidirectional Application Power Management (BAPM) used to dynamically share TDP between CPU and GPU. Set value 0 to disable it.
 407  * The default -1 (auto, enabled)
 408  */
 409 MODULE_PARM_DESC(bapm, "BAPM support (1 = enable, 0 = disable, -1 = auto)");
 410 module_param_named(bapm, amdgpu_bapm, int, 0444);
 411
 412 /**
 413  * DOC: deep_color (int)
 414  * Set 1 to enable Deep Color support. Only affects non-DC display handling. The default is 0 (disabled).
 415  */
 416 MODULE_PARM_DESC(deep_color, "Deep Color support (1 = enable, 0 = disable (default))");
 417 module_param_named(deep_color, amdgpu_deep_color, int, 0444);
 418
 419 /**
 420  * DOC: vm_size (int)
 421  * Override the size of the GPU's per client virtual address space in GiB.  The default is -1 (automatic for each asic).
 422  */
 423 MODULE_PARM_DESC(vm_size, "VM address space size in gigabytes (default 64GB)");
 424 module_param_named(vm_size, amdgpu_vm_size, int, 0444);
 425
 426 /**
 427  * DOC: vm_fragment_size (int)
 428  * Override VM fragment size in bits (4, 5, etc. 4 = 64K, 9 = 2M). The default is -1 (automatic for each asic).
 429  */
 430 MODULE_PARM_DESC(vm_fragment_size, "VM fragment size in bits (4, 5, etc. 4 = 64K (default), Max 9 = 2M)");
 431 module_param_named(vm_fragment_size, amdgpu_vm_fragment_size, int, 0444);
 432
 433 /**
 434  * DOC: vm_block_size (int)
 435  * Override VM page table size in bits (default depending on vm_size and hw setup). The default is -1 (automatic for each asic).
 436  */
 437 MODULE_PARM_DESC(vm_block_size, "VM page table size in bits (default depending on vm_size)");
 438 module_param_named(vm_block_size, amdgpu_vm_block_size, int, 0444);
 439
 440 /**
 441  * DOC: vm_fault_stop (int)
 442  * Stop on VM fault for debugging (0 = never, 1 = print first, 2 = always). The default is 0 (No stop).
 443  */
 444 MODULE_PARM_DESC(vm_fault_stop, "Stop on VM fault (0 = never (default), 1 = print first, 2 = always)");
 445 module_param_named(vm_fault_stop, amdgpu_vm_fault_stop, int, 0444);
 446
 447 /**
 448  * DOC: vm_update_mode (int)
 449  * Override VM update mode. VM updated by using CPU (0 = never, 1 = Graphics only, 2 = Compute only, 3 = Both). The default
 450  * is -1 (Only in large BAR(LB) systems Compute VM tables will be updated by CPU, otherwise 0, never).
 451  */
 452 MODULE_PARM_DESC(vm_update_mode, "VM update using CPU (0 = never (default except for large BAR(LB)), 1 = Graphics only, 2 = Compute only (default for LB), 3 = Both");
 453 module_param_named(vm_update_mode, amdgpu_vm_update_mode, int, 0444);
 454
 455 /**
 456  * DOC: exp_hw_support (int)
 457  * Enable experimental hw support (1 = enable). The default is 0 (disabled).
 458  */
 459 MODULE_PARM_DESC(exp_hw_support, "experimental hw support (1 = enable, 0 = disable (default))");
 460 module_param_named(exp_hw_support, amdgpu_exp_hw_support, int, 0444);
 461
 462 /**
 463  * DOC: dc (int)
 464  * Disable/Enable Display Core driver for debugging (1 = enable, 0 = disable). The default is -1 (automatic for each asic).
 465  */
 466 MODULE_PARM_DESC(dc, "Display Core driver (1 = enable, 0 = disable, -1 = auto (default))");
 467 module_param_named(dc, amdgpu_dc, int, 0444);
 468
 469 /**
 470  * DOC: sched_jobs (int)
 471  * Override the max number of jobs supported in the sw queue. The default is 32.
 472  */
 473 MODULE_PARM_DESC(sched_jobs, "the max number of jobs supported in the sw queue (default 32)");
 474 module_param_named(sched_jobs, amdgpu_sched_jobs, int, 0444);
 475
 476 /**
 477  * DOC: sched_hw_submission (int)
 478  * Override the max number of HW submissions. The default is 2.
 479  */
 480 MODULE_PARM_DESC(sched_hw_submission, "the max number of HW submissions (default 2)");
 481 module_param_named(sched_hw_submission, amdgpu_sched_hw_submission, int, 0444);
 482
 483 /**
 484  * DOC: ppfeaturemask (hexint)
 485  * Override power features enabled. See enum PP_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 486  * The default is the current set of stable power features.
 487  */
 488 MODULE_PARM_DESC(ppfeaturemask, "all power features enabled (default))");
 489 module_param_named(ppfeaturemask, amdgpu_pp_feature_mask, hexint, 0444);
 490
 491 /**
 492  * DOC: forcelongtraining (uint)
 493  * Force long memory training in resume.
 494  * The default is zero, indicates short training in resume.
 495  */
 496 MODULE_PARM_DESC(forcelongtraining, "force memory long training");
 497 module_param_named(forcelongtraining, amdgpu_force_long_training, uint, 0444);
 498
 499 /**
 500  * DOC: pcie_gen_cap (uint)
 501  * Override PCIE gen speed capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 502  * The default is 0 (automatic for each asic).
 503  */
 504 MODULE_PARM_DESC(pcie_gen_cap, "PCIE Gen Caps (0: autodetect (default))");
 505 module_param_named(pcie_gen_cap, amdgpu_pcie_gen_cap, uint, 0444);
 506
 507 /**
 508  * DOC: pcie_lane_cap (uint)
 509  * Override PCIE lanes capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 510  * The default is 0 (automatic for each asic).
 511  */
 512 MODULE_PARM_DESC(pcie_lane_cap, "PCIE Lane Caps (0: autodetect (default))");
 513 module_param_named(pcie_lane_cap, amdgpu_pcie_lane_cap, uint, 0444);
 514
 515 /**
 516  * DOC: cg_mask (ullong)
 517  * Override Clockgating features enabled on GPU (0 = disable clock gating). See the AMD_CG_SUPPORT flags in
 518  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffffffffffff (all enabled).
 519  */
 520 MODULE_PARM_DESC(cg_mask, "Clockgating flags mask (0 = disable clock gating)");
 521 module_param_named(cg_mask, amdgpu_cg_mask, ullong, 0444);
 522
 523 /**
 524  * DOC: pg_mask (uint)
 525  * Override Powergating features enabled on GPU (0 = disable power gating). See the AMD_PG_SUPPORT flags in
 526  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 527  */
 528 MODULE_PARM_DESC(pg_mask, "Powergating flags mask (0 = disable power gating)");
 529 module_param_named(pg_mask, amdgpu_pg_mask, uint, 0444);
 530
 531 /**
 532  * DOC: sdma_phase_quantum (uint)
 533  * Override SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change). The default is 32.
 534  */
 535 MODULE_PARM_DESC(sdma_phase_quantum, "SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change (default 32))");
 536 module_param_named(sdma_phase_quantum, amdgpu_sdma_phase_quantum, uint, 0444);
 537
 538 /**
 539  * DOC: disable_cu (charp)
 540  * Set to disable CUs (It's set like se.sh.cu,...). The default is NULL.
 541  */
 542 MODULE_PARM_DESC(disable_cu, "Disable CUs (se.sh.cu,...)");
 543 module_param_named(disable_cu, amdgpu_disable_cu, charp, 0444);
 544
 545 /**
 546  * DOC: virtual_display (charp)
 547  * Set to enable virtual display feature. This feature provides a virtual display hardware on headless boards
 548  * or in virtualized environments. It will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x. It's the pci address of
 549  * the device, plus the number of crtcs to expose. E.g., 0000:26:00.0,4 would enable 4 virtual crtcs on the pci
 550  * device at 26:00.0. The default is NULL.
 551  */
 552 MODULE_PARM_DESC(virtual_display,
 553                  "Enable virtual display feature (the virtual_display will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x)");
 554 module_param_named(virtual_display, amdgpu_virtual_display, charp, 0444);
 555
 556 /**
 557  * DOC: lbpw (int)
 558  * Override Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 559  */
 560 MODULE_PARM_DESC(lbpw, "Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable, -1 = auto)");
 561 module_param_named(lbpw, amdgpu_lbpw, int, 0444);
 562
 563 MODULE_PARM_DESC(compute_multipipe, "Force compute queues to be spread across pipes (1 = enable, 0 = disable, -1 = auto)");
 564 module_param_named(compute_multipipe, amdgpu_compute_multipipe, int, 0444);
 565
 566 /**
 567  * DOC: gpu_recovery (int)
 568  * Set to enable GPU recovery mechanism (1 = enable, 0 = disable). The default is -1 (auto, disabled except SRIOV).
 569  */
 570 MODULE_PARM_DESC(gpu_recovery, "Enable GPU recovery mechanism, (1 = enable, 0 = disable, -1 = auto)");
 571 module_param_named(gpu_recovery, amdgpu_gpu_recovery, int, 0444);
 572
 573 /**
 574  * DOC: emu_mode (int)
 575  * Set value 1 to enable emulation mode. This is only needed when running on an emulator. The default is 0 (disabled).
 576  */
 577 MODULE_PARM_DESC(emu_mode, "Emulation mode, (1 = enable, 0 = disable)");
 578 module_param_named(emu_mode, amdgpu_emu_mode, int, 0444);
 579
 580 /**
 581  * DOC: ras_enable (int)
 582  * Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))
 583  */
 584 MODULE_PARM_DESC(ras_enable, "Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))");
 585 module_param_named(ras_enable, amdgpu_ras_enable, int, 0444);
 586
 587 /**
 588  * DOC: ras_mask (uint)
 589  * Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1
 590  * See the flags in drivers/gpu/drm/amd/amdgpu/amdgpu_ras.h
 591  */
 592 MODULE_PARM_DESC(ras_mask, "Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1");
 593 module_param_named(ras_mask, amdgpu_ras_mask, uint, 0444);
 594
 595 /**
 596  * DOC: timeout_fatal_disable (bool)
 597  * Disable Watchdog timeout fatal error event
 598  */
 599 MODULE_PARM_DESC(timeout_fatal_disable, "disable watchdog timeout fatal error (false = default)");
 600 module_param_named(timeout_fatal_disable, amdgpu_watchdog_timer.timeout_fatal_disable, bool, 0644);
 601
 602 /**
 603  * DOC: timeout_period (uint)
 604  * Modify the watchdog timeout max_cycles as (1 << period)
 605  */
 606 MODULE_PARM_DESC(timeout_period, "watchdog timeout period (0 = timeout disabled, 1 ~ 0x23 = timeout maxcycles = (1 << period)");
 607 module_param_named(timeout_period, amdgpu_watchdog_timer.period, uint, 0644);
 608
 609 /**
 610  * DOC: si_support (int)
 611  * Set SI support driver. This parameter works after set config CONFIG_DRM_AMDGPU_SI. For SI asic, when radeon driver is enabled,
 612  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 613  * otherwise using amdgpu driver.
 614  */
 615 #ifdef CONFIG_DRM_AMDGPU_SI
 616
 617 #if IS_ENABLED(CONFIG_DRM_RADEON) || IS_ENABLED(CONFIG_DRM_RADEON_MODULE)
 618 int amdgpu_si_support;
 619 MODULE_PARM_DESC(si_support, "SI support (1 = enabled, 0 = disabled (default))");
 620 #else
 621 int amdgpu_si_support = 1;
 622 MODULE_PARM_DESC(si_support, "SI support (1 = enabled (default), 0 = disabled)");
 623 #endif
 624
 625 module_param_named(si_support, amdgpu_si_support, int, 0444);
 626 #endif
 627
 628 /**
 629  * DOC: cik_support (int)
 630  * Set CIK support driver. This parameter works after set config CONFIG_DRM_AMDGPU_CIK. For CIK asic, when radeon driver is enabled,
 631  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 632  * otherwise using amdgpu driver.
 633  */
 634 #ifdef CONFIG_DRM_AMDGPU_CIK
 635
 636 #if IS_ENABLED(CONFIG_DRM_RADEON) || IS_ENABLED(CONFIG_DRM_RADEON_MODULE)
 637 int amdgpu_cik_support;
 638 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled, 0 = disabled (default))");
 639 #else
 640 int amdgpu_cik_support = 1;
 641 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled (default), 0 = disabled)");
 642 #endif
 643
 644 module_param_named(cik_support, amdgpu_cik_support, int, 0444);
 645 #endif
 646
 647 /**
 648  * DOC: smu_memory_pool_size (uint)
 649  * It is used to reserve gtt for smu debug usage, setting value 0 to disable it. The actual size is value * 256MiB.
 650  * E.g. 0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte. The default is 0 (disabled).
 651  */
 652 MODULE_PARM_DESC(smu_memory_pool_size,
 653         "reserve gtt for smu debug usage, 0 = disable,0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte");
 654 module_param_named(smu_memory_pool_size, amdgpu_smu_memory_pool_size, uint, 0444);
 655
 656 /**
 657  * DOC: async_gfx_ring (int)
 658  * It is used to enable gfx rings that could be configured with different prioritites or equal priorities
 659  */
 660 MODULE_PARM_DESC(async_gfx_ring,
 661         "Asynchronous GFX rings that could be configured with either different priorities (HP3D ring and LP3D ring), or equal priorities (0 = disabled, 1 = enabled (default))");
 662 module_param_named(async_gfx_ring, amdgpu_async_gfx_ring, int, 0444);
 663
 664 /**
 665  * DOC: mcbp (int)
 666  * It is used to enable mid command buffer preemption. (0 = disabled, 1 = enabled, -1 auto (default))
 667  */
 668 MODULE_PARM_DESC(mcbp,
 669         "Enable Mid-command buffer preemption (0 = disabled, 1 = enabled), -1 = auto (default)");
 670 module_param_named(mcbp, amdgpu_mcbp, int, 0444);
 671
 672 /**
 673  * DOC: discovery (int)
 674  * Allow driver to discover hardware IP information from IP Discovery table at the top of VRAM.
 675  * (-1 = auto (default), 0 = disabled, 1 = enabled, 2 = use ip_discovery table from file)
 676  */
 677 MODULE_PARM_DESC(discovery,
 678         "Allow driver to discover hardware IPs from IP Discovery table at the top of VRAM");
 679 module_param_named(discovery, amdgpu_discovery, int, 0444);
 680
 681 /**
 682  * DOC: mes (int)
 683  * Enable Micro Engine Scheduler. This is a new hw scheduling engine for gfx, sdma, and compute.
 684  * (0 = disabled (default), 1 = enabled)
 685  */
 686 MODULE_PARM_DESC(mes,
 687         "Enable Micro Engine Scheduler (0 = disabled (default), 1 = enabled)");
 688 module_param_named(mes, amdgpu_mes, int, 0444);
 689
 690 /**
 691  * DOC: mes_log_enable (int)
 692  * Enable Micro Engine Scheduler log. This is used to enable/disable MES internal log.
 693  * (0 = disabled (default), 1 = enabled)
 694  */
 695 MODULE_PARM_DESC(mes_log_enable,
 696         "Enable Micro Engine Scheduler log (0 = disabled (default), 1 = enabled)");
 697 module_param_named(mes_log_enable, amdgpu_mes_log_enable, int, 0444);
 698
 699 /**
 700  * DOC: mes_kiq (int)
 701  * Enable Micro Engine Scheduler KIQ. This is a new engine pipe for kiq.
 702  * (0 = disabled (default), 1 = enabled)
 703  */
 704 MODULE_PARM_DESC(mes_kiq,
 705         "Enable Micro Engine Scheduler KIQ (0 = disabled (default), 1 = enabled)");
 706 module_param_named(mes_kiq, amdgpu_mes_kiq, int, 0444);
 707
 708 /**
 709  * DOC: uni_mes (int)
 710  * Enable Unified Micro Engine Scheduler. This is a new engine pipe for unified scheduler.
 711  * (0 = disabled (default), 1 = enabled)
 712  */
 713 MODULE_PARM_DESC(uni_mes,
 714         "Enable Unified Micro Engine Scheduler (0 = disabled, 1 = enabled(default)");
 715 module_param_named(uni_mes, amdgpu_uni_mes, int, 0444);
 716
 717 /**
 718  * DOC: noretry (int)
 719  * Disable XNACK retry in the SQ by default on GFXv9 hardware. On ASICs that
 720  * do not support per-process XNACK this also disables retry page faults.
 721  * (0 = retry enabled, 1 = retry disabled, -1 auto (default))
 722  */
 723 MODULE_PARM_DESC(noretry,
 724         "Disable retry faults (0 = retry enabled, 1 = retry disabled, -1 auto (default))");
 725 module_param_named(noretry, amdgpu_noretry, int, 0644);
 726
 727 /**
 728  * DOC: force_asic_type (int)
 729  * A non negative value used to specify the asic type for all supported GPUs.
 730  */
 731 MODULE_PARM_DESC(force_asic_type,
 732         "A non negative value used to specify the asic type for all supported GPUs");
 733 module_param_named(force_asic_type, amdgpu_force_asic_type, int, 0444);
 734
 735 /**
 736  * DOC: use_xgmi_p2p (int)
 737  * Enables/disables XGMI P2P interface (0 = disable, 1 = enable).
 738  */
 739 MODULE_PARM_DESC(use_xgmi_p2p,
 740         "Enable XGMI P2P interface (0 = disable; 1 = enable (default))");
 741 module_param_named(use_xgmi_p2p, amdgpu_use_xgmi_p2p, int, 0444);
 742
 743
 744 #ifdef CONFIG_HSA_AMD
 745 /**
 746  * DOC: sched_policy (int)
 747  * Set scheduling policy. Default is HWS(hardware scheduling) with over-subscription.
 748  * Setting 1 disables over-subscription. Setting 2 disables HWS and statically
 749  * assigns queues to HQDs.
 750  */
 751 int sched_policy = KFD_SCHED_POLICY_HWS;
 752 module_param(sched_policy, int, 0444);
 753 MODULE_PARM_DESC(sched_policy,
 754         "Scheduling policy (0 = HWS (Default), 1 = HWS without over-subscription, 2 = Non-HWS (Used for debugging only)");
 755
 756 /**
 757  * DOC: hws_max_conc_proc (int)
 758  * Maximum number of processes that HWS can schedule concurrently. The maximum is the
 759  * number of VMIDs assigned to the HWS, which is also the default.
 760  */
 761 int hws_max_conc_proc = -1;
 762 module_param(hws_max_conc_proc, int, 0444);
 763 MODULE_PARM_DESC(hws_max_conc_proc,
 764         "Max # processes HWS can execute concurrently when sched_policy=0 (0 = no concurrency, #VMIDs for KFD = Maximum(default))");
 765
 766 /**
 767  * DOC: cwsr_enable (int)
 768  * CWSR(compute wave store and resume) allows the GPU to preempt shader execution in
 769  * the middle of a compute wave. Default is 1 to enable this feature. Setting 0
 770  * disables it.
 771  */
 772 int cwsr_enable = 1;
 773 module_param(cwsr_enable, int, 0444);
 774 MODULE_PARM_DESC(cwsr_enable, "CWSR enable (0 = Off, 1 = On (Default))");
 775
 776 /**
 777  * DOC: max_num_of_queues_per_device (int)
 778  * Maximum number of queues per device. Valid setting is between 1 and 4096. Default
 779  * is 4096.
 780  */
 781 int max_num_of_queues_per_device = KFD_MAX_NUM_OF_QUEUES_PER_DEVICE_DEFAULT;
 782 module_param(max_num_of_queues_per_device, int, 0444);
 783 MODULE_PARM_DESC(max_num_of_queues_per_device,
 784         "Maximum number of supported queues per device (1 = Minimum, 4096 = default)");
 785
 786 /**
 787  * DOC: send_sigterm (int)
 788  * Send sigterm to HSA process on unhandled exceptions. Default is not to send sigterm
 789  * but just print errors on dmesg. Setting 1 enables sending sigterm.
 790  */
 791 int send_sigterm;
 792 module_param(send_sigterm, int, 0444);
 793 MODULE_PARM_DESC(send_sigterm,
 794         "Send sigterm to HSA process on unhandled exception (0 = disable, 1 = enable)");
 795
 796 /**
 797  * DOC: halt_if_hws_hang (int)
 798  * Halt if HWS hang is detected. Default value, 0, disables the halt on hang.
 799  * Setting 1 enables halt on hang.
 800  */
 801 int halt_if_hws_hang;
 802 module_param(halt_if_hws_hang, int, 0644);
 803 MODULE_PARM_DESC(halt_if_hws_hang, "Halt if HWS hang is detected (0 = off (default), 1 = on)");
 804
 805 /**
 806  * DOC: hws_gws_support(bool)
 807  * Assume that HWS supports GWS barriers regardless of what firmware version
 808  * check says. Default value: false (rely on MEC2 firmware version check).
 809  */
 810 bool hws_gws_support;
 811 module_param(hws_gws_support, bool, 0444);
 812 MODULE_PARM_DESC(hws_gws_support, "Assume MEC2 FW supports GWS barriers (false = rely on FW version check (Default), true = force supported)");
 813
 814 /**
 815  * DOC: queue_preemption_timeout_ms (int)
 816  * queue preemption timeout in ms (1 = Minimum, 9000 = default)
 817  */
 818 int queue_preemption_timeout_ms = 9000;
 819 module_param(queue_preemption_timeout_ms, int, 0644);
 820 MODULE_PARM_DESC(queue_preemption_timeout_ms, "queue preemption timeout in ms (1 = Minimum, 9000 = default)");
 821
 822 /**
 823  * DOC: debug_evictions(bool)
 824  * Enable extra debug messages to help determine the cause of evictions
 825  */
 826 bool debug_evictions;
 827 module_param(debug_evictions, bool, 0644);
 828 MODULE_PARM_DESC(debug_evictions, "enable eviction debug messages (false = default)");
 829
 830 /**
 831  * DOC: no_system_mem_limit(bool)
 832  * Disable system memory limit, to support multiple process shared memory
 833  */
 834 bool no_system_mem_limit;
 835 module_param(no_system_mem_limit, bool, 0644);
 836 MODULE_PARM_DESC(no_system_mem_limit, "disable system memory limit (false = default)");
 837
 838 /**
 839  * DOC: no_queue_eviction_on_vm_fault (int)
 840  * If set, process queues will not be evicted on gpuvm fault. This is to keep the wavefront context for debugging (0 = queue eviction, 1 = no queue eviction). The default is 0 (queue eviction).
 841  */
 842 int amdgpu_no_queue_eviction_on_vm_fault;
 843 MODULE_PARM_DESC(no_queue_eviction_on_vm_fault, "No queue eviction on VM fault (0 = queue eviction, 1 = no queue eviction)");
 844 module_param_named(no_queue_eviction_on_vm_fault, amdgpu_no_queue_eviction_on_vm_fault, int, 0444);
 845 #endif
 846
 847 /**
 848  * DOC: mtype_local (int)
 849  */
 850 int amdgpu_mtype_local;
 851 MODULE_PARM_DESC(mtype_local, "MTYPE for local memory (0 = MTYPE_RW (default), 1 = MTYPE_NC, 2 = MTYPE_CC)");
 852 module_param_named(mtype_local, amdgpu_mtype_local, int, 0444);
 853
 854 /**
 855  * DOC: pcie_p2p (bool)
 856  * Enable PCIe P2P (requires large-BAR). Default value: true (on)
 857  */
 858 #ifdef CONFIG_HSA_AMD_P2P
 859 bool pcie_p2p = true;
 860 module_param(pcie_p2p, bool, 0444);
 861 MODULE_PARM_DESC(pcie_p2p, "Enable PCIe P2P (requires large-BAR). (N = off, Y = on(default))");
 862 #endif
 863
 864 /**
 865  * DOC: dcfeaturemask (uint)
 866  * Override display features enabled. See enum DC_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 867  * The default is the current set of stable display features.
 868  */
 869 MODULE_PARM_DESC(dcfeaturemask, "all stable DC features enabled (default))");
 870 module_param_named(dcfeaturemask, amdgpu_dc_feature_mask, uint, 0444);
 871
 872 /**
 873  * DOC: dcdebugmask (uint)
 874  * Override display features enabled. See enum DC_DEBUG_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 875  */
 876 MODULE_PARM_DESC(dcdebugmask, "all debug options disabled (default))");
 877 module_param_named(dcdebugmask, amdgpu_dc_debug_mask, uint, 0444);
 878
 879 MODULE_PARM_DESC(visualconfirm, "Visual confirm (0 = off (default), 1 = MPO, 5 = PSR)");
 880 module_param_named(visualconfirm, amdgpu_dc_visual_confirm, uint, 0444);
 881
 882 /**
 883  * DOC: abmlevel (uint)
 884  * Override the default ABM (Adaptive Backlight Management) level used for DC
 885  * enabled hardware. Requires DMCU to be supported and loaded.
 886  * Valid levels are 0-4. A value of 0 indicates that ABM should be disabled by
 887  * default. Values 1-4 control the maximum allowable brightness reduction via
 888  * the ABM algorithm, with 1 being the least reduction and 4 being the most
 889  * reduction.
 890  *
 891  * Defaults to -1, or auto. Userspace can only override this level after
 892  * boot if it's set to auto.
 893  */
 894 int amdgpu_dm_abm_level = -1;
 895 MODULE_PARM_DESC(abmlevel,
 896                  "ABM level (0 = off, 1-4 = backlight reduction level, -1 auto (default))");
 897 module_param_named(abmlevel, amdgpu_dm_abm_level, int, 0444);
 898
 899 int amdgpu_backlight = -1;
 900 MODULE_PARM_DESC(backlight, "Backlight control (0 = pwm, 1 = aux, -1 auto (default))");
 901 module_param_named(backlight, amdgpu_backlight, bint, 0444);
 902
 903 /**
 904  * DOC: damageclips (int)
 905  * Enable or disable damage clips support. If damage clips support is disabled,
 906  * we will force full frame updates, irrespective of what user space sends to
 907  * us.
 908  *
 909  * Defaults to -1 (where it is enabled unless a PSR-SU display is detected).
 910  */
 911 MODULE_PARM_DESC(damageclips,
 912                  "Damage clips support (0 = disable, 1 = enable, -1 auto (default))");
 913 module_param_named(damageclips, amdgpu_damage_clips, int, 0444);
 914
 915 /**
 916  * DOC: tmz (int)
 917  * Trusted Memory Zone (TMZ) is a method to protect data being written
 918  * to or read from memory.
 919  *
 920  * The default value: 0 (off).  TODO: change to auto till it is completed.
 921  */
 922 MODULE_PARM_DESC(tmz, "Enable TMZ feature (-1 = auto (default), 0 = off, 1 = on)");
 923 module_param_named(tmz, amdgpu_tmz, int, 0444);
 924
 925 /**
 926  * DOC: freesync_video (uint)
 927  * Enable the optimization to adjust front porch timing to achieve seamless
 928  * mode change experience when setting a freesync supported mode for which full
 929  * modeset is not needed.
 930  *
 931  * The Display Core will add a set of modes derived from the base FreeSync
 932  * video mode into the corresponding connector's mode list based on commonly
 933  * used refresh rates and VRR range of the connected display, when users enable
 934  * this feature. From the userspace perspective, they can see a seamless mode
 935  * change experience when the change between different refresh rates under the
 936  * same resolution. Additionally, userspace applications such as Video playback
 937  * can read this modeset list and change the refresh rate based on the video
 938  * frame rate. Finally, the userspace can also derive an appropriate mode for a
 939  * particular refresh rate based on the FreeSync Mode and add it to the
 940  * connector's mode list.
 941  *
 942  * Note: This is an experimental feature.
 943  *
 944  * The default value: 0 (off).
 945  */
 946 MODULE_PARM_DESC(
 947         freesync_video,
 948         "Enable freesync modesetting optimization feature (0 = off (default), 1 = on)");
 949 module_param_named(freesync_video, amdgpu_freesync_vid_mode, uint, 0444);
 950
 951 /**
 952  * DOC: reset_method (int)
 953  * GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco)
 954  */
 955 MODULE_PARM_DESC(reset_method, "GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco/bamaco)");
 956 module_param_named(reset_method, amdgpu_reset_method, int, 0644);
 957
 958 /**
 959  * DOC: bad_page_threshold (int) Bad page threshold is specifies the
 960  * threshold value of faulty pages detected by RAS ECC, which may
 961  * result in the GPU entering bad status when the number of total
 962  * faulty pages by ECC exceeds the threshold value.
 963  */
 964 MODULE_PARM_DESC(bad_page_threshold, "Bad page threshold(-1 = ignore threshold (default value), 0 = disable bad page retirement, -2 = driver sets threshold)");
 965 module_param_named(bad_page_threshold, amdgpu_bad_page_threshold, int, 0444);
 966
 967 MODULE_PARM_DESC(num_kcq, "number of kernel compute queue user want to setup (8 if set to greater than 8 or less than 0, only affect gfx 8+)");
 968 module_param_named(num_kcq, amdgpu_num_kcq, int, 0444);
 969
 970 /**
 971  * DOC: vcnfw_log (int)
 972  * Enable vcnfw log output for debugging, the default is disabled.
 973  */
 974 MODULE_PARM_DESC(vcnfw_log, "Enable vcnfw log(0 = disable (default value), 1 = enable)");
 975 module_param_named(vcnfw_log, amdgpu_vcnfw_log, int, 0444);
 976
 977 /**
 978  * DOC: sg_display (int)
 979  * Disable S/G (scatter/gather) display (i.e., display from system memory).
 980  * This option is only relevant on APUs.  Set this option to 0 to disable
 981  * S/G display if you experience flickering or other issues under memory
 982  * pressure and report the issue.
 983  */
 984 MODULE_PARM_DESC(sg_display, "S/G Display (-1 = auto (default), 0 = disable)");
 985 module_param_named(sg_display, amdgpu_sg_display, int, 0444);
 986
 987 /**
 988  * DOC: umsch_mm (int)
 989  * Enable Multi Media User Mode Scheduler. This is a HW scheduling engine for VCN and VPE.
 990  * (0 = disabled (default), 1 = enabled)
 991  */
 992 MODULE_PARM_DESC(umsch_mm,
 993         "Enable Multi Media User Mode Scheduler (0 = disabled (default), 1 = enabled)");
 994 module_param_named(umsch_mm, amdgpu_umsch_mm, int, 0444);
 995
 996 /**
 997  * DOC: umsch_mm_fwlog (int)
 998  * Enable umschfw log output for debugging, the default is disabled.
 999  */
1000 MODULE_PARM_DESC(umsch_mm_fwlog, "Enable umschfw log(0 = disable (default value), 1 = enable)");
1001 module_param_named(umsch_mm_fwlog, amdgpu_umsch_mm_fwlog, int, 0444);
1002
1003 /**
1004  * DOC: smu_pptable_id (int)
1005  * Used to override pptable id. id = 0 use VBIOS pptable.
1006  * id > 0 use the soft pptable with specicfied id.
1007  */
1008 MODULE_PARM_DESC(smu_pptable_id,
1009         "specify pptable id to be used (-1 = auto(default) value, 0 = use pptable from vbios, > 0 = soft pptable id)");
1010 module_param_named(smu_pptable_id, amdgpu_smu_pptable_id, int, 0444);
1011
1012 /**
1013  * DOC: partition_mode (int)
1014  * Used to override the default SPX mode.
1015  */
1016 MODULE_PARM_DESC(
1017         user_partt_mode,
1018         "specify partition mode to be used (-2 = AMDGPU_AUTO_COMPUTE_PARTITION_MODE(default value) \
1019                                                 0 = AMDGPU_SPX_PARTITION_MODE, \
1020                                                 1 = AMDGPU_DPX_PARTITION_MODE, \
1021                                                 2 = AMDGPU_TPX_PARTITION_MODE, \
1022                                                 3 = AMDGPU_QPX_PARTITION_MODE, \
1023                                                 4 = AMDGPU_CPX_PARTITION_MODE)");
1024 module_param_named(user_partt_mode, amdgpu_user_partt_mode, uint, 0444);
1025
1026
1027 /**
1028  * DOC: enforce_isolation (bool)
1029  * enforce process isolation between graphics and compute via using the same reserved vmid.
1030  */
1031 module_param(enforce_isolation, bool, 0444);
1032 MODULE_PARM_DESC(enforce_isolation, "enforce process isolation between graphics and compute . enforce_isolation = on");
1033
1034 /**
1035  * DOC: seamless (int)
1036  * Seamless boot will keep the image on the screen during the boot process.
1037  */
1038 MODULE_PARM_DESC(seamless, "Seamless boot (-1 = auto (default), 0 = disable, 1 = enable)");
1039 module_param_named(seamless, amdgpu_seamless, int, 0444);
1040
1041 /**
1042  * DOC: debug_mask (uint)
1043  * Debug options for amdgpu, work as a binary mask with the following options:
1044  *
1045  * - 0x1: Debug VM handling
1046  * - 0x2: Enable simulating large-bar capability on non-large bar system. This
1047  *   limits the VRAM size reported to ROCm applications to the visible
1048  *   size, usually 256MB.
1049  * - 0x4: Disable GPU soft recovery, always do a full reset
1050  */
1051 MODULE_PARM_DESC(debug_mask, "debug options for amdgpu, disabled by default");
1052 module_param_named(debug_mask, amdgpu_debug_mask, uint, 0444);
1053
1054 /**
1055  * DOC: agp (int)
1056  * Enable the AGP aperture.  This provides an aperture in the GPU's internal
1057  * address space for direct access to system memory.  Note that these accesses
1058  * are non-snooped, so they are only used for access to uncached memory.
1059  */
1060 MODULE_PARM_DESC(agp, "AGP (-1 = auto (default), 0 = disable, 1 = enable)");
1061 module_param_named(agp, amdgpu_agp, int, 0444);
1062
1063 /**
1064  * DOC: wbrf (int)
1065  * Enable Wifi RFI interference mitigation feature.
1066  * Due to electrical and mechanical constraints there may be likely interference of
1067  * relatively high-powered harmonics of the (G-)DDR memory clocks with local radio
1068  * module frequency bands used by Wifi 6/6e/7. To mitigate the possible RFI interference,
1069  * with this feature enabled, PMFW will use either “shadowed P-State” or “P-State” based
1070  * on active list of frequencies in-use (to be avoided) as part of initial setting or
1071  * P-state transition. However, there may be potential performance impact with this
1072  * feature enabled.
1073  * (0 = disabled, 1 = enabled, -1 = auto (default setting, will be enabled if supported))
1074  */
1075 MODULE_PARM_DESC(wbrf,
1076         "Enable Wifi RFI interference mitigation (0 = disabled, 1 = enabled, -1 = auto(default)");
1077 module_param_named(wbrf, amdgpu_wbrf, int, 0444);
1078
1079 /* These devices are not supported by amdgpu.
1080  * They are supported by the mach64, r128, radeon drivers
1081  */
1082 static const u16 amdgpu_unsupported_pciidlist[] = {
1083         /* mach64 */
1084         0x4354,
1085         0x4358,
1086         0x4554,
1087         0x4742,
1088         0x4744,
1089         0x4749,
1090         0x474C,
1091         0x474D,
1092         0x474E,
1093         0x474F,
1094         0x4750,
1095         0x4751,
1096         0x4752,
1097         0x4753,
1098         0x4754,
1099         0x4755,
1100         0x4756,
1101         0x4757,
1102         0x4758,
1103         0x4759,
1104         0x475A,
1105         0x4C42,
1106         0x4C44,
1107         0x4C47,
1108         0x4C49,
1109         0x4C4D,
1110         0x4C4E,
1111         0x4C50,
1112         0x4C51,
1113         0x4C52,
1114         0x4C53,
1115         0x5654,
1116         0x5655,
1117         0x5656,
1118         /* r128 */
1119         0x4c45,
1120         0x4c46,
1121         0x4d46,
1122         0x4d4c,
1123         0x5041,
1124         0x5042,
1125         0x5043,
1126         0x5044,
1127         0x5045,
1128         0x5046,
1129         0x5047,
1130         0x5048,
1131         0x5049,
1132         0x504A,
1133         0x504B,
1134         0x504C,
1135         0x504D,
1136         0x504E,
1137         0x504F,
1138         0x5050,
1139         0x5051,
1140         0x5052,
1141         0x5053,
1142         0x5054,
1143         0x5055,
1144         0x5056,
1145         0x5057,
1146         0x5058,
1147         0x5245,
1148         0x5246,
1149         0x5247,
1150         0x524b,
1151         0x524c,
1152         0x534d,
1153         0x5446,
1154         0x544C,
1155         0x5452,
1156         /* radeon */
1157         0x3150,
1158         0x3151,
1159         0x3152,
1160         0x3154,
1161         0x3155,
1162         0x3E50,
1163         0x3E54,
1164         0x4136,
1165         0x4137,
1166         0x4144,
1167         0x4145,
1168         0x4146,
1169         0x4147,
1170         0x4148,
1171         0x4149,
1172         0x414A,
1173         0x414B,
1174         0x4150,
1175         0x4151,
1176         0x4152,
1177         0x4153,
1178         0x4154,
1179         0x4155,
1180         0x4156,
1181         0x4237,
1182         0x4242,
1183         0x4336,
1184         0x4337,
1185         0x4437,
1186         0x4966,
1187         0x4967,
1188         0x4A48,
1189         0x4A49,
1190         0x4A4A,
1191         0x4A4B,
1192         0x4A4C,
1193         0x4A4D,
1194         0x4A4E,
1195         0x4A4F,
1196         0x4A50,
1197         0x4A54,
1198         0x4B48,
1199         0x4B49,
1200         0x4B4A,
1201         0x4B4B,
1202         0x4B4C,
1203         0x4C57,
1204         0x4C58,
1205         0x4C59,
1206         0x4C5A,
1207         0x4C64,
1208         0x4C66,
1209         0x4C67,
1210         0x4E44,
1211         0x4E45,
1212         0x4E46,
1213         0x4E47,
1214         0x4E48,
1215         0x4E49,
1216         0x4E4A,
1217         0x4E4B,
1218         0x4E50,
1219         0x4E51,
1220         0x4E52,
1221         0x4E53,
1222         0x4E54,
1223         0x4E56,
1224         0x5144,
1225         0x5145,
1226         0x5146,
1227         0x5147,
1228         0x5148,
1229         0x514C,
1230         0x514D,
1231         0x5157,
1232         0x5158,
1233         0x5159,
1234         0x515A,
1235         0x515E,
1236         0x5460,
1237         0x5462,
1238         0x5464,
1239         0x5548,
1240         0x5549,
1241         0x554A,
1242         0x554B,
1243         0x554C,
1244         0x554D,
1245         0x554E,
1246         0x554F,
1247         0x5550,
1248         0x5551,
1249         0x5552,
1250         0x5554,
1251         0x564A,
1252         0x564B,
1253         0x564F,
1254         0x5652,
1255         0x5653,
1256         0x5657,
1257         0x5834,
1258         0x5835,
1259         0x5954,
1260         0x5955,
1261         0x5974,
1262         0x5975,
1263         0x5960,
1264         0x5961,
1265         0x5962,
1266         0x5964,
1267         0x5965,
1268         0x5969,
1269         0x5a41,
1270         0x5a42,
1271         0x5a61,
1272         0x5a62,
1273         0x5b60,
1274         0x5b62,
1275         0x5b63,
1276         0x5b64,
1277         0x5b65,
1278         0x5c61,
1279         0x5c63,
1280         0x5d48,
1281         0x5d49,
1282         0x5d4a,
1283         0x5d4c,
1284         0x5d4d,
1285         0x5d4e,
1286         0x5d4f,
1287         0x5d50,
1288         0x5d52,
1289         0x5d57,
1290         0x5e48,
1291         0x5e4a,
1292         0x5e4b,
1293         0x5e4c,
1294         0x5e4d,
1295         0x5e4f,
1296         0x6700,
1297         0x6701,
1298         0x6702,
1299         0x6703,
1300         0x6704,
1301         0x6705,
1302         0x6706,
1303         0x6707,
1304         0x6708,
1305         0x6709,
1306         0x6718,
1307         0x6719,
1308         0x671c,
1309         0x671d,
1310         0x671f,
1311         0x6720,
1312         0x6721,
1313         0x6722,
1314         0x6723,
1315         0x6724,
1316         0x6725,
1317         0x6726,
1318         0x6727,
1319         0x6728,
1320         0x6729,
1321         0x6738,
1322         0x6739,
1323         0x673e,
1324         0x6740,
1325         0x6741,
1326         0x6742,
1327         0x6743,
1328         0x6744,
1329         0x6745,
1330         0x6746,
1331         0x6747,
1332         0x6748,
1333         0x6749,
1334         0x674A,
1335         0x6750,
1336         0x6751,
1337         0x6758,
1338         0x6759,
1339         0x675B,
1340         0x675D,
1341         0x675F,
1342         0x6760,
1343         0x6761,
1344         0x6762,
1345         0x6763,
1346         0x6764,
1347         0x6765,
1348         0x6766,
1349         0x6767,
1350         0x6768,
1351         0x6770,
1352         0x6771,
1353         0x6772,
1354         0x6778,
1355         0x6779,
1356         0x677B,
1357         0x6840,
1358         0x6841,
1359         0x6842,
1360         0x6843,
1361         0x6849,
1362         0x684C,
1363         0x6850,
1364         0x6858,
1365         0x6859,
1366         0x6880,
1367         0x6888,
1368         0x6889,
1369         0x688A,
1370         0x688C,
1371         0x688D,
1372         0x6898,
1373         0x6899,
1374         0x689b,
1375         0x689c,
1376         0x689d,
1377         0x689e,
1378         0x68a0,
1379         0x68a1,
1380         0x68a8,
1381         0x68a9,
1382         0x68b0,
1383         0x68b8,
1384         0x68b9,
1385         0x68ba,
1386         0x68be,
1387         0x68bf,
1388         0x68c0,
1389         0x68c1,
1390         0x68c7,
1391         0x68c8,
1392         0x68c9,
1393         0x68d8,
1394         0x68d9,
1395         0x68da,
1396         0x68de,
1397         0x68e0,
1398         0x68e1,
1399         0x68e4,
1400         0x68e5,
1401         0x68e8,
1402         0x68e9,
1403         0x68f1,
1404         0x68f2,
1405         0x68f8,
1406         0x68f9,
1407         0x68fa,
1408         0x68fe,
1409         0x7100,
1410         0x7101,
1411         0x7102,
1412         0x7103,
1413         0x7104,
1414         0x7105,
1415         0x7106,
1416         0x7108,
1417         0x7109,
1418         0x710A,
1419         0x710B,
1420         0x710C,
1421         0x710E,
1422         0x710F,
1423         0x7140,
1424         0x7141,
1425         0x7142,
1426         0x7143,
1427         0x7144,
1428         0x7145,
1429         0x7146,
1430         0x7147,
1431         0x7149,
1432         0x714A,
1433         0x714B,
1434         0x714C,
1435         0x714D,
1436         0x714E,
1437         0x714F,
1438         0x7151,
1439         0x7152,
1440         0x7153,
1441         0x715E,
1442         0x715F,
1443         0x7180,
1444         0x7181,
1445         0x7183,
1446         0x7186,
1447         0x7187,
1448         0x7188,
1449         0x718A,
1450         0x718B,
1451         0x718C,
1452         0x718D,
1453         0x718F,
1454         0x7193,
1455         0x7196,
1456         0x719B,
1457         0x719F,
1458         0x71C0,
1459         0x71C1,
1460         0x71C2,
1461         0x71C3,
1462         0x71C4,
1463         0x71C5,
1464         0x71C6,
1465         0x71C7,
1466         0x71CD,
1467         0x71CE,
1468         0x71D2,
1469         0x71D4,
1470         0x71D5,
1471         0x71D6,
1472         0x71DA,
1473         0x71DE,
1474         0x7200,
1475         0x7210,
1476         0x7211,
1477         0x7240,
1478         0x7243,
1479         0x7244,
1480         0x7245,
1481         0x7246,
1482         0x7247,
1483         0x7248,
1484         0x7249,
1485         0x724A,
1486         0x724B,
1487         0x724C,
1488         0x724D,
1489         0x724E,
1490         0x724F,
1491         0x7280,
1492         0x7281,
1493         0x7283,
1494         0x7284,
1495         0x7287,
1496         0x7288,
1497         0x7289,
1498         0x728B,
1499         0x728C,
1500         0x7290,
1501         0x7291,
1502         0x7293,
1503         0x7297,
1504         0x7834,
1505         0x7835,
1506         0x791e,
1507         0x791f,
1508         0x793f,
1509         0x7941,
1510         0x7942,
1511         0x796c,
1512         0x796d,
1513         0x796e,
1514         0x796f,
1515         0x9400,
1516         0x9401,
1517         0x9402,
1518         0x9403,
1519         0x9405,
1520         0x940A,
1521         0x940B,
1522         0x940F,
1523         0x94A0,
1524         0x94A1,
1525         0x94A3,
1526         0x94B1,
1527         0x94B3,
1528         0x94B4,
1529         0x94B5,
1530         0x94B9,
1531         0x9440,
1532         0x9441,
1533         0x9442,
1534         0x9443,
1535         0x9444,
1536         0x9446,
1537         0x944A,
1538         0x944B,
1539         0x944C,
1540         0x944E,
1541         0x9450,
1542         0x9452,
1543         0x9456,
1544         0x945A,
1545         0x945B,
1546         0x945E,
1547         0x9460,
1548         0x9462,
1549         0x946A,
1550         0x946B,
1551         0x947A,
1552         0x947B,
1553         0x9480,
1554         0x9487,
1555         0x9488,
1556         0x9489,
1557         0x948A,
1558         0x948F,
1559         0x9490,
1560         0x9491,
1561         0x9495,
1562         0x9498,
1563         0x949C,
1564         0x949E,
1565         0x949F,
1566         0x94C0,
1567         0x94C1,
1568         0x94C3,
1569         0x94C4,
1570         0x94C5,
1571         0x94C6,
1572         0x94C7,
1573         0x94C8,
1574         0x94C9,
1575         0x94CB,
1576         0x94CC,
1577         0x94CD,
1578         0x9500,
1579         0x9501,
1580         0x9504,
1581         0x9505,
1582         0x9506,
1583         0x9507,
1584         0x9508,
1585         0x9509,
1586         0x950F,
1587         0x9511,
1588         0x9515,
1589         0x9517,
1590         0x9519,
1591         0x9540,
1592         0x9541,
1593         0x9542,
1594         0x954E,
1595         0x954F,
1596         0x9552,
1597         0x9553,
1598         0x9555,
1599         0x9557,
1600         0x955f,
1601         0x9580,
1602         0x9581,
1603         0x9583,
1604         0x9586,
1605         0x9587,
1606         0x9588,
1607         0x9589,
1608         0x958A,
1609         0x958B,
1610         0x958C,
1611         0x958D,
1612         0x958E,
1613         0x958F,
1614         0x9590,
1615         0x9591,
1616         0x9593,
1617         0x9595,
1618         0x9596,
1619         0x9597,
1620         0x9598,
1621         0x9599,
1622         0x959B,
1623         0x95C0,
1624         0x95C2,
1625         0x95C4,
1626         0x95C5,
1627         0x95C6,
1628         0x95C7,
1629         0x95C9,
1630         0x95CC,
1631         0x95CD,
1632         0x95CE,
1633         0x95CF,
1634         0x9610,
1635         0x9611,
1636         0x9612,
1637         0x9613,
1638         0x9614,
1639         0x9615,
1640         0x9616,
1641         0x9640,
1642         0x9641,
1643         0x9642,
1644         0x9643,
1645         0x9644,
1646         0x9645,
1647         0x9647,
1648         0x9648,
1649         0x9649,
1650         0x964a,
1651         0x964b,
1652         0x964c,
1653         0x964e,
1654         0x964f,
1655         0x9710,
1656         0x9711,
1657         0x9712,
1658         0x9713,
1659         0x9714,
1660         0x9715,
1661         0x9802,
1662         0x9803,
1663         0x9804,
1664         0x9805,
1665         0x9806,
1666         0x9807,
1667         0x9808,
1668         0x9809,
1669         0x980A,
1670         0x9900,
1671         0x9901,
1672         0x9903,
1673         0x9904,
1674         0x9905,
1675         0x9906,
1676         0x9907,
1677         0x9908,
1678         0x9909,
1679         0x990A,
1680         0x990B,
1681         0x990C,
1682         0x990D,
1683         0x990E,
1684         0x990F,
1685         0x9910,
1686         0x9913,
1687         0x9917,
1688         0x9918,
1689         0x9919,
1690         0x9990,
1691         0x9991,
1692         0x9992,
1693         0x9993,
1694         0x9994,
1695         0x9995,
1696         0x9996,
1697         0x9997,
1698         0x9998,
1699         0x9999,
1700         0x999A,
1701         0x999B,
1702         0x999C,
1703         0x999D,
1704         0x99A0,
1705         0x99A2,
1706         0x99A4,
1707         /* radeon secondary ids */
1708         0x3171,
1709         0x3e70,
1710         0x4164,
1711         0x4165,
1712         0x4166,
1713         0x4168,
1714         0x4170,
1715         0x4171,
1716         0x4172,
1717         0x4173,
1718         0x496e,
1719         0x4a69,
1720         0x4a6a,
1721         0x4a6b,
1722         0x4a70,
1723         0x4a74,
1724         0x4b69,
1725         0x4b6b,
1726         0x4b6c,
1727         0x4c6e,
1728         0x4e64,
1729         0x4e65,
1730         0x4e66,
1731         0x4e67,
1732         0x4e68,
1733         0x4e69,
1734         0x4e6a,
1735         0x4e71,
1736         0x4f73,
1737         0x5569,
1738         0x556b,
1739         0x556d,
1740         0x556f,
1741         0x5571,
1742         0x5854,
1743         0x5874,
1744         0x5940,
1745         0x5941,
1746         0x5b70,
1747         0x5b72,
1748         0x5b73,
1749         0x5b74,
1750         0x5b75,
1751         0x5d44,
1752         0x5d45,
1753         0x5d6d,
1754         0x5d6f,
1755         0x5d72,
1756         0x5d77,
1757         0x5e6b,
1758         0x5e6d,
1759         0x7120,
1760         0x7124,
1761         0x7129,
1762         0x712e,
1763         0x712f,
1764         0x7162,
1765         0x7163,
1766         0x7166,
1767         0x7167,
1768         0x7172,
1769         0x7173,
1770         0x71a0,
1771         0x71a1,
1772         0x71a3,
1773         0x71a7,
1774         0x71bb,
1775         0x71e0,
1776         0x71e1,
1777         0x71e2,
1778         0x71e6,
1779         0x71e7,
1780         0x71f2,
1781         0x7269,
1782         0x726b,
1783         0x726e,
1784         0x72a0,
1785         0x72a8,
1786         0x72b1,
1787         0x72b3,
1788         0x793f,
1789 };
1790
1791 static const struct pci_device_id pciidlist[] = {
1792 #ifdef CONFIG_DRM_AMDGPU_SI
1793         {0x1002, 0x6780, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1794         {0x1002, 0x6784, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1795         {0x1002, 0x6788, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1796         {0x1002, 0x678A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1797         {0x1002, 0x6790, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1798         {0x1002, 0x6791, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1799         {0x1002, 0x6792, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1800         {0x1002, 0x6798, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1801         {0x1002, 0x6799, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1802         {0x1002, 0x679A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1803         {0x1002, 0x679B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1804         {0x1002, 0x679E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1805         {0x1002, 0x679F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1806         {0x1002, 0x6800, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1807         {0x1002, 0x6801, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1808         {0x1002, 0x6802, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1809         {0x1002, 0x6806, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1810         {0x1002, 0x6808, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1811         {0x1002, 0x6809, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1812         {0x1002, 0x6810, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1813         {0x1002, 0x6811, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1814         {0x1002, 0x6816, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1815         {0x1002, 0x6817, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1816         {0x1002, 0x6818, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1817         {0x1002, 0x6819, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1818         {0x1002, 0x6600, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1819         {0x1002, 0x6601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1820         {0x1002, 0x6602, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1821         {0x1002, 0x6603, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1822         {0x1002, 0x6604, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1823         {0x1002, 0x6605, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1824         {0x1002, 0x6606, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1825         {0x1002, 0x6607, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1826         {0x1002, 0x6608, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1827         {0x1002, 0x6610, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1828         {0x1002, 0x6611, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1829         {0x1002, 0x6613, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1830         {0x1002, 0x6617, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1831         {0x1002, 0x6620, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1832         {0x1002, 0x6621, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1833         {0x1002, 0x6623, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1834         {0x1002, 0x6631, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1835         {0x1002, 0x6820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1836         {0x1002, 0x6821, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1837         {0x1002, 0x6822, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1838         {0x1002, 0x6823, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1839         {0x1002, 0x6824, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1840         {0x1002, 0x6825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1841         {0x1002, 0x6826, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1842         {0x1002, 0x6827, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1843         {0x1002, 0x6828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1844         {0x1002, 0x6829, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1845         {0x1002, 0x682A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1846         {0x1002, 0x682B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1847         {0x1002, 0x682C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1848         {0x1002, 0x682D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1849         {0x1002, 0x682F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1850         {0x1002, 0x6830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1851         {0x1002, 0x6831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1852         {0x1002, 0x6835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1853         {0x1002, 0x6837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1854         {0x1002, 0x6838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1855         {0x1002, 0x6839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1856         {0x1002, 0x683B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1857         {0x1002, 0x683D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1858         {0x1002, 0x683F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1859         {0x1002, 0x6660, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1860         {0x1002, 0x6663, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1861         {0x1002, 0x6664, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1862         {0x1002, 0x6665, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1863         {0x1002, 0x6667, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1864         {0x1002, 0x666F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1865 #endif
1866 #ifdef CONFIG_DRM_AMDGPU_CIK
1867         /* Kaveri */
1868         {0x1002, 0x1304, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1869         {0x1002, 0x1305, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1870         {0x1002, 0x1306, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1871         {0x1002, 0x1307, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1872         {0x1002, 0x1309, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1873         {0x1002, 0x130A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1874         {0x1002, 0x130B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1875         {0x1002, 0x130C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1876         {0x1002, 0x130D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1877         {0x1002, 0x130E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1878         {0x1002, 0x130F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1879         {0x1002, 0x1310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1880         {0x1002, 0x1311, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1881         {0x1002, 0x1312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1882         {0x1002, 0x1313, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1883         {0x1002, 0x1315, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1884         {0x1002, 0x1316, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1885         {0x1002, 0x1317, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1886         {0x1002, 0x1318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1887         {0x1002, 0x131B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1888         {0x1002, 0x131C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1889         {0x1002, 0x131D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1890         /* Bonaire */
1891         {0x1002, 0x6640, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1892         {0x1002, 0x6641, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1893         {0x1002, 0x6646, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1894         {0x1002, 0x6647, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1895         {0x1002, 0x6649, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1896         {0x1002, 0x6650, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1897         {0x1002, 0x6651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1898         {0x1002, 0x6658, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1899         {0x1002, 0x665c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1900         {0x1002, 0x665d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1901         {0x1002, 0x665f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1902         /* Hawaii */
1903         {0x1002, 0x67A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1904         {0x1002, 0x67A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1905         {0x1002, 0x67A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1906         {0x1002, 0x67A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1907         {0x1002, 0x67A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1908         {0x1002, 0x67AA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1909         {0x1002, 0x67B0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1910         {0x1002, 0x67B1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1911         {0x1002, 0x67B8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1912         {0x1002, 0x67B9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1913         {0x1002, 0x67BA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1914         {0x1002, 0x67BE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1915         /* Kabini */
1916         {0x1002, 0x9830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1917         {0x1002, 0x9831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1918         {0x1002, 0x9832, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1919         {0x1002, 0x9833, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1920         {0x1002, 0x9834, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1921         {0x1002, 0x9835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1922         {0x1002, 0x9836, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1923         {0x1002, 0x9837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1924         {0x1002, 0x9838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1925         {0x1002, 0x9839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1926         {0x1002, 0x983a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1927         {0x1002, 0x983b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1928         {0x1002, 0x983c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1929         {0x1002, 0x983d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1930         {0x1002, 0x983e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1931         {0x1002, 0x983f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1932         /* mullins */
1933         {0x1002, 0x9850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1934         {0x1002, 0x9851, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1935         {0x1002, 0x9852, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1936         {0x1002, 0x9853, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1937         {0x1002, 0x9854, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1938         {0x1002, 0x9855, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1939         {0x1002, 0x9856, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1940         {0x1002, 0x9857, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1941         {0x1002, 0x9858, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1942         {0x1002, 0x9859, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1943         {0x1002, 0x985A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1944         {0x1002, 0x985B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1945         {0x1002, 0x985C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1946         {0x1002, 0x985D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1947         {0x1002, 0x985E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1948         {0x1002, 0x985F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1949 #endif
1950         /* topaz */
1951         {0x1002, 0x6900, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1952         {0x1002, 0x6901, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1953         {0x1002, 0x6902, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1954         {0x1002, 0x6903, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1955         {0x1002, 0x6907, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1956         /* tonga */
1957         {0x1002, 0x6920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1958         {0x1002, 0x6921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1959         {0x1002, 0x6928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1960         {0x1002, 0x6929, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1961         {0x1002, 0x692B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1962         {0x1002, 0x692F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1963         {0x1002, 0x6930, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1964         {0x1002, 0x6938, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1965         {0x1002, 0x6939, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1966         /* fiji */
1967         {0x1002, 0x7300, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1968         {0x1002, 0x730F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1969         /* carrizo */
1970         {0x1002, 0x9870, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1971         {0x1002, 0x9874, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1972         {0x1002, 0x9875, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1973         {0x1002, 0x9876, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1974         {0x1002, 0x9877, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1975         /* stoney */
1976         {0x1002, 0x98E4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_STONEY|AMD_IS_APU},
1977         /* Polaris11 */
1978         {0x1002, 0x67E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1979         {0x1002, 0x67E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1980         {0x1002, 0x67E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1981         {0x1002, 0x67EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1982         {0x1002, 0x67EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1983         {0x1002, 0x67FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1984         {0x1002, 0x67E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1985         {0x1002, 0x67E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1986         {0x1002, 0x67E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1987         /* Polaris10 */
1988         {0x1002, 0x67C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1989         {0x1002, 0x67C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1990         {0x1002, 0x67C2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1991         {0x1002, 0x67C4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1992         {0x1002, 0x67C7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1993         {0x1002, 0x67D0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1994         {0x1002, 0x67DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1995         {0x1002, 0x67C8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1996         {0x1002, 0x67C9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1997         {0x1002, 0x67CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1998         {0x1002, 0x67CC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1999         {0x1002, 0x67CF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
2000         {0x1002, 0x6FDF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
2001         /* Polaris12 */
2002         {0x1002, 0x6980, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
2003         {0x1002, 0x6981, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
2004         {0x1002, 0x6985, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
2005         {0x1002, 0x6986, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
2006         {0x1002, 0x6987, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
2007         {0x1002, 0x6995, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
2008         {0x1002, 0x6997, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
2009         {0x1002, 0x699F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
2010         /* VEGAM */
2011         {0x1002, 0x694C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
2012         {0x1002, 0x694E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
2013         {0x1002, 0x694F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
2014         /* Vega 10 */
2015         {0x1002, 0x6860, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2016         {0x1002, 0x6861, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2017         {0x1002, 0x6862, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2018         {0x1002, 0x6863, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2019         {0x1002, 0x6864, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2020         {0x1002, 0x6867, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2021         {0x1002, 0x6868, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2022         {0x1002, 0x6869, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2023         {0x1002, 0x686a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2024         {0x1002, 0x686b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2025         {0x1002, 0x686c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2026         {0x1002, 0x686d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2027         {0x1002, 0x686e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2028         {0x1002, 0x686f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2029         {0x1002, 0x687f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
2030         /* Vega 12 */
2031         {0x1002, 0x69A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
2032         {0x1002, 0x69A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
2033         {0x1002, 0x69A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
2034         {0x1002, 0x69A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
2035         {0x1002, 0x69AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
2036         /* Vega 20 */
2037         {0x1002, 0x66A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
2038         {0x1002, 0x66A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
2039         {0x1002, 0x66A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
2040         {0x1002, 0x66A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
2041         {0x1002, 0x66A4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
2042         {0x1002, 0x66A7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
2043         {0x1002, 0x66AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
2044         /* Raven */
2045         {0x1002, 0x15dd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
2046         {0x1002, 0x15d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
2047         /* Arcturus */
2048         {0x1002, 0x738C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
2049         {0x1002, 0x7388, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
2050         {0x1002, 0x738E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
2051         {0x1002, 0x7390, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
2052         /* Navi10 */
2053         {0x1002, 0x7310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
2054         {0x1002, 0x7312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
2055         {0x1002, 0x7318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
2056         {0x1002, 0x7319, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
2057         {0x1002, 0x731A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
2058         {0x1002, 0x731B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
2059         {0x1002, 0x731E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
2060         {0x1002, 0x731F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
2061         /* Navi14 */
2062         {0x1002, 0x7340, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
2063         {0x1002, 0x7341, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
2064         {0x1002, 0x7347, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
2065         {0x1002, 0x734F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
2066
2067         /* Renoir */
2068         {0x1002, 0x15E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
2069         {0x1002, 0x1636, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
2070         {0x1002, 0x1638, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
2071         {0x1002, 0x164C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
2072
2073         /* Navi12 */
2074         {0x1002, 0x7360, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
2075         {0x1002, 0x7362, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
2076
2077         /* Sienna_Cichlid */
2078         {0x1002, 0x73A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2079         {0x1002, 0x73A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2080         {0x1002, 0x73A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2081         {0x1002, 0x73A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2082         {0x1002, 0x73A5, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2083         {0x1002, 0x73A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2084         {0x1002, 0x73A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2085         {0x1002, 0x73AB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2086         {0x1002, 0x73AC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2087         {0x1002, 0x73AD, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2088         {0x1002, 0x73AE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2089         {0x1002, 0x73AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2090         {0x1002, 0x73BF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
2091
2092         /* Yellow Carp */
2093         {0x1002, 0x164D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_YELLOW_CARP|AMD_IS_APU},
2094         {0x1002, 0x1681, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_YELLOW_CARP|AMD_IS_APU},
2095
2096         /* Navy_Flounder */
2097         {0x1002, 0x73C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
2098         {0x1002, 0x73C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
2099         {0x1002, 0x73C3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
2100         {0x1002, 0x73DA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
2101         {0x1002, 0x73DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
2102         {0x1002, 0x73DC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
2103         {0x1002, 0x73DD, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
2104         {0x1002, 0x73DE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
2105         {0x1002, 0x73DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
2106
2107         /* DIMGREY_CAVEFISH */
2108         {0x1002, 0x73E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2109         {0x1002, 0x73E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2110         {0x1002, 0x73E2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2111         {0x1002, 0x73E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2112         {0x1002, 0x73E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2113         {0x1002, 0x73E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2114         {0x1002, 0x73EA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2115         {0x1002, 0x73EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2116         {0x1002, 0x73EC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2117         {0x1002, 0x73ED, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2118         {0x1002, 0x73EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2119         {0x1002, 0x73FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
2120
2121         /* Aldebaran */
2122         {0x1002, 0x7408, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
2123         {0x1002, 0x740C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
2124         {0x1002, 0x740F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
2125         {0x1002, 0x7410, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
2126
2127         /* CYAN_SKILLFISH */
2128         {0x1002, 0x13FE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CYAN_SKILLFISH|AMD_IS_APU},
2129         {0x1002, 0x143F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CYAN_SKILLFISH|AMD_IS_APU},
2130
2131         /* BEIGE_GOBY */
2132         {0x1002, 0x7420, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2133         {0x1002, 0x7421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2134         {0x1002, 0x7422, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2135         {0x1002, 0x7423, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2136         {0x1002, 0x7424, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2137         {0x1002, 0x743F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2138
2139         { PCI_DEVICE(0x1002, PCI_ANY_ID),
2140           .class = PCI_CLASS_DISPLAY_VGA << 8,
2141           .class_mask = 0xffffff,
2142           .driver_data = CHIP_IP_DISCOVERY },
2143
2144         { PCI_DEVICE(0x1002, PCI_ANY_ID),
2145           .class = PCI_CLASS_DISPLAY_OTHER << 8,
2146           .class_mask = 0xffffff,
2147           .driver_data = CHIP_IP_DISCOVERY },
2148
2149         { PCI_DEVICE(0x1002, PCI_ANY_ID),
2150           .class = PCI_CLASS_ACCELERATOR_PROCESSING << 8,
2151           .class_mask = 0xffffff,
2152           .driver_data = CHIP_IP_DISCOVERY },
2153
2154         {0, 0, 0}
2155 };
2156
2157 MODULE_DEVICE_TABLE(pci, pciidlist);
2158
2159 static const struct amdgpu_asic_type_quirk asic_type_quirks[] = {
2160         /* differentiate between P10 and P11 asics with the same DID */
2161         {0x67FF, 0xE3, CHIP_POLARIS10},
2162         {0x67FF, 0xE7, CHIP_POLARIS10},
2163         {0x67FF, 0xF3, CHIP_POLARIS10},
2164         {0x67FF, 0xF7, CHIP_POLARIS10},
2165 };
2166
2167 static const struct drm_driver amdgpu_kms_driver;
2168
2169 static void amdgpu_get_secondary_funcs(struct amdgpu_device *adev)
2170 {
2171         struct pci_dev *p = NULL;
2172         int i;
2173
2174         /* 0 - GPU
2175          * 1 - audio
2176          * 2 - USB
2177          * 3 - UCSI
2178          */
2179         for (i = 1; i < 4; i++) {
2180                 p = pci_get_domain_bus_and_slot(pci_domain_nr(adev->pdev->bus),
2181                                                 adev->pdev->bus->number, i);
2182                 if (p) {
2183                         pm_runtime_get_sync(&p->dev);
2184                         pm_runtime_mark_last_busy(&p->dev);
2185                         pm_runtime_put_autosuspend(&p->dev);
2186                         pci_dev_put(p);
2187                 }
2188         }
2189 }
2190
2191 static void amdgpu_init_debug_options(struct amdgpu_device *adev)
2192 {
2193         if (amdgpu_debug_mask & AMDGPU_DEBUG_VM) {
2194                 pr_info("debug: VM handling debug enabled\n");
2195                 adev->debug_vm = true;
2196         }
2197
2198         if (amdgpu_debug_mask & AMDGPU_DEBUG_LARGEBAR) {
2199                 pr_info("debug: enabled simulating large-bar capability on non-large bar system\n");
2200                 adev->debug_largebar = true;
2201         }
2202
2203         if (amdgpu_debug_mask & AMDGPU_DEBUG_DISABLE_GPU_SOFT_RECOVERY) {
2204                 pr_info("debug: soft reset for GPU recovery disabled\n");
2205                 adev->debug_disable_soft_recovery = true;
2206         }
2207
2208         if (amdgpu_debug_mask & AMDGPU_DEBUG_USE_VRAM_FW_BUF) {
2209                 pr_info("debug: place fw in vram for frontdoor loading\n");
2210                 adev->debug_use_vram_fw_buf = true;
2211         }
2212
2213         if (amdgpu_debug_mask & AMDGPU_DEBUG_ENABLE_RAS_ACA) {
2214                 pr_info("debug: enable RAS ACA\n");
2215                 adev->debug_enable_ras_aca = true;
2216         }
2217
2218         if (amdgpu_debug_mask & AMDGPU_DEBUG_ENABLE_EXP_RESETS) {
2219                 pr_info("debug: enable experimental reset features\n");
2220                 adev->debug_exp_resets = true;
2221         }
2222 }
2223
2224 static unsigned long amdgpu_fix_asic_type(struct pci_dev *pdev, unsigned long flags)
2225 {
2226         int i;
2227
2228         for (i = 0; i < ARRAY_SIZE(asic_type_quirks); i++) {
2229                 if (pdev->device == asic_type_quirks[i].device &&
2230                         pdev->revision == asic_type_quirks[i].revision) {
2231                                 flags &= ~AMD_ASIC_MASK;
2232                                 flags |= asic_type_quirks[i].type;
2233                                 break;
2234                         }
2235         }
2236
2237         return flags;
2238 }
2239
2240 static int amdgpu_pci_probe(struct pci_dev *pdev,
2241                             const struct pci_device_id *ent)
2242 {
2243         struct drm_device *ddev;
2244         struct amdgpu_device *adev;
2245         unsigned long flags = ent->driver_data;
2246         int ret, retry = 0, i;
2247         bool supports_atomic = false;
2248
2249         /* skip devices which are owned by radeon */
2250         for (i = 0; i < ARRAY_SIZE(amdgpu_unsupported_pciidlist); i++) {
2251                 if (amdgpu_unsupported_pciidlist[i] == pdev->device)
2252                         return -ENODEV;
2253         }
2254
2255         if (amdgpu_aspm == -1 && !pcie_aspm_enabled(pdev))
2256                 amdgpu_aspm = 0;
2257
2258         if (amdgpu_virtual_display ||
2259             amdgpu_device_asic_has_dc_support(flags & AMD_ASIC_MASK))
2260                 supports_atomic = true;
2261
2262         if ((flags & AMD_EXP_HW_SUPPORT) && !amdgpu_exp_hw_support) {
2263                 DRM_INFO("This hardware requires experimental hardware support.\n"
2264                          "See modparam exp_hw_support\n");
2265                 return -ENODEV;
2266         }
2267
2268         flags = amdgpu_fix_asic_type(pdev, flags);
2269
2270         /* Due to hardware bugs, S/G Display on raven requires a 1:1 IOMMU mapping,
2271          * however, SME requires an indirect IOMMU mapping because the encryption
2272          * bit is beyond the DMA mask of the chip.
2273          */
2274         if (cc_platform_has(CC_ATTR_MEM_ENCRYPT) &&
2275             ((flags & AMD_ASIC_MASK) == CHIP_RAVEN)) {
2276                 dev_info(&pdev->dev,
2277                          "SME is not compatible with RAVEN\n");
2278                 return -ENOTSUPP;
2279         }
2280
2281 #ifdef CONFIG_DRM_AMDGPU_SI
2282         if (!amdgpu_si_support) {
2283                 switch (flags & AMD_ASIC_MASK) {
2284                 case CHIP_TAHITI:
2285                 case CHIP_PITCAIRN:
2286                 case CHIP_VERDE:
2287                 case CHIP_OLAND:
2288                 case CHIP_HAINAN:
2289                         dev_info(&pdev->dev,
2290                                  "SI support provided by radeon.\n");
2291                         dev_info(&pdev->dev,
2292                                  "Use radeon.si_support=0 amdgpu.si_support=1 to override.\n"
2293                                 );
2294                         return -ENODEV;
2295                 }
2296         }
2297 #endif
2298 #ifdef CONFIG_DRM_AMDGPU_CIK
2299         if (!amdgpu_cik_support) {
2300                 switch (flags & AMD_ASIC_MASK) {
2301                 case CHIP_KAVERI:
2302                 case CHIP_BONAIRE:
2303                 case CHIP_HAWAII:
2304                 case CHIP_KABINI:
2305                 case CHIP_MULLINS:
2306                         dev_info(&pdev->dev,
2307                                  "CIK support provided by radeon.\n");
2308                         dev_info(&pdev->dev,
2309                                  "Use radeon.cik_support=0 amdgpu.cik_support=1 to override.\n"
2310                                 );
2311                         return -ENODEV;
2312                 }
2313         }
2314 #endif
2315
2316         adev = devm_drm_dev_alloc(&pdev->dev, &amdgpu_kms_driver, typeof(*adev), ddev);
2317         if (IS_ERR(adev))
2318                 return PTR_ERR(adev);
2319
2320         adev->dev  = &pdev->dev;
2321         adev->pdev = pdev;
2322         ddev = adev_to_drm(adev);
2323
2324         if (!supports_atomic)
2325                 ddev->driver_features &= ~DRIVER_ATOMIC;
2326
2327         ret = pci_enable_device(pdev);
2328         if (ret)
2329                 return ret;
2330
2331         pci_set_drvdata(pdev, ddev);
2332
2333         amdgpu_init_debug_options(adev);
2334
2335         ret = amdgpu_driver_load_kms(adev, flags);
2336         if (ret)
2337                 goto err_pci;
2338
2339 retry_init:
2340         ret = drm_dev_register(ddev, flags);
2341         if (ret == -EAGAIN && ++retry <= 3) {
2342                 DRM_INFO("retry init %d\n", retry);
2343                 /* Don't request EX mode too frequently which is attacking */
2344                 msleep(5000);
2345                 goto retry_init;
2346         } else if (ret) {
2347                 goto err_pci;
2348         }
2349
2350         ret = amdgpu_xcp_dev_register(adev, ent);
2351         if (ret)
2352                 goto err_pci;
2353
2354         ret = amdgpu_amdkfd_drm_client_create(adev);
2355         if (ret)
2356                 goto err_pci;
2357
2358         /*
2359          * 1. don't init fbdev on hw without DCE
2360          * 2. don't init fbdev if there are no connectors
2361          */
2362         if (adev->mode_info.mode_config_initialized &&
2363             !list_empty(&adev_to_drm(adev)->mode_config.connector_list)) {
2364                 const struct drm_format_info *format;
2365
2366                 /* select 8 bpp console on low vram cards */
2367                 if (adev->gmc.real_vram_size <= (32*1024*1024))
2368                         format = drm_format_info(DRM_FORMAT_C8);
2369                 else
2370                         format = NULL;
2371
2372                 drm_client_setup(adev_to_drm(adev), format);
2373         }
2374
2375         ret = amdgpu_debugfs_init(adev);
2376         if (ret)
2377                 DRM_ERROR("Creating debugfs files failed (%d).\n", ret);
2378
2379         if (adev->pm.rpm_mode != AMDGPU_RUNPM_NONE) {
2380                 /* only need to skip on ATPX */
2381                 if (amdgpu_device_supports_px(ddev))
2382                         dev_pm_set_driver_flags(ddev->dev, DPM_FLAG_NO_DIRECT_COMPLETE);
2383                 /* we want direct complete for BOCO */
2384                 if (amdgpu_device_supports_boco(ddev))
2385                         dev_pm_set_driver_flags(ddev->dev, DPM_FLAG_SMART_PREPARE |
2386                                                 DPM_FLAG_SMART_SUSPEND |
2387                                                 DPM_FLAG_MAY_SKIP_RESUME);
2388                 pm_runtime_use_autosuspend(ddev->dev);
2389                 pm_runtime_set_autosuspend_delay(ddev->dev, 5000);
2390
2391                 pm_runtime_allow(ddev->dev);
2392
2393                 pm_runtime_mark_last_busy(ddev->dev);
2394                 pm_runtime_put_autosuspend(ddev->dev);
2395
2396                 pci_wake_from_d3(pdev, TRUE);
2397
2398                 /*
2399                  * For runpm implemented via BACO, PMFW will handle the
2400                  * timing for BACO in and out:
2401                  *   - put ASIC into BACO state only when both video and
2402                  *     audio functions are in D3 state.
2403                  *   - pull ASIC out of BACO state when either video or
2404                  *     audio function is in D0 state.
2405                  * Also, at startup, PMFW assumes both functions are in
2406                  * D0 state.
2407                  *
2408                  * So if snd driver was loaded prior to amdgpu driver
2409                  * and audio function was put into D3 state, there will
2410                  * be no PMFW-aware D-state transition(D0->D3) on runpm
2411                  * suspend. Thus the BACO will be not correctly kicked in.
2412                  *
2413                  * Via amdgpu_get_secondary_funcs(), the audio dev is put
2414                  * into D0 state. Then there will be a PMFW-aware D-state
2415                  * transition(D0->D3) on runpm suspend.
2416                  */
2417                 if (amdgpu_device_supports_baco(ddev) &&
2418                     !(adev->flags & AMD_IS_APU) &&
2419                     (adev->asic_type >= CHIP_NAVI10))
2420                         amdgpu_get_secondary_funcs(adev);
2421         }
2422
2423         return 0;
2424
2425 err_pci:
2426         pci_disable_device(pdev);
2427         return ret;
2428 }
2429
2430 static void
2431 amdgpu_pci_remove(struct pci_dev *pdev)
2432 {
2433         struct drm_device *dev = pci_get_drvdata(pdev);
2434         struct amdgpu_device *adev = drm_to_adev(dev);
2435
2436         amdgpu_xcp_dev_unplug(adev);
2437         amdgpu_gmc_prepare_nps_mode_change(adev);
2438         drm_dev_unplug(dev);
2439
2440         if (adev->pm.rpm_mode != AMDGPU_RUNPM_NONE) {
2441                 pm_runtime_get_sync(dev->dev);
2442                 pm_runtime_forbid(dev->dev);
2443         }
2444
2445         amdgpu_driver_unload_kms(dev);
2446
2447         /*
2448          * Flush any in flight DMA operations from device.
2449          * Clear the Bus Master Enable bit and then wait on the PCIe Device
2450          * StatusTransactions Pending bit.
2451          */
2452         pci_disable_device(pdev);
2453         pci_wait_for_pending_transaction(pdev);
2454 }
2455
2456 static void
2457 amdgpu_pci_shutdown(struct pci_dev *pdev)
2458 {
2459         struct drm_device *dev = pci_get_drvdata(pdev);
2460         struct amdgpu_device *adev = drm_to_adev(dev);
2461
2462         if (amdgpu_ras_intr_triggered())
2463                 return;
2464
2465         /* if we are running in a VM, make sure the device
2466          * torn down properly on reboot/shutdown.
2467          * unfortunately we can't detect certain
2468          * hypervisors so just do this all the time.
2469          */
2470         if (!amdgpu_passthrough(adev))
2471                 adev->mp1_state = PP_MP1_STATE_UNLOAD;
2472         amdgpu_device_ip_suspend(adev);
2473         adev->mp1_state = PP_MP1_STATE_NONE;
2474 }
2475
2476 static int amdgpu_pmops_prepare(struct device *dev)
2477 {
2478         struct drm_device *drm_dev = dev_get_drvdata(dev);
2479         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2480
2481         /* Return a positive number here so
2482          * DPM_FLAG_SMART_SUSPEND works properly
2483          */
2484         if (amdgpu_device_supports_boco(drm_dev) &&
2485             pm_runtime_suspended(dev))
2486                 return 1;
2487
2488         /* if we will not support s3 or s2i for the device
2489          *  then skip suspend
2490          */
2491         if (!amdgpu_acpi_is_s0ix_active(adev) &&
2492             !amdgpu_acpi_is_s3_active(adev))
2493                 return 1;
2494
2495         return amdgpu_device_prepare(drm_dev);
2496 }
2497
2498 static void amdgpu_pmops_complete(struct device *dev)
2499 {
2500         /* nothing to do */
2501 }
2502
2503 static int amdgpu_pmops_suspend(struct device *dev)
2504 {
2505         struct drm_device *drm_dev = dev_get_drvdata(dev);
2506         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2507
2508         if (amdgpu_acpi_is_s0ix_active(adev))
2509                 adev->in_s0ix = true;
2510         else if (amdgpu_acpi_is_s3_active(adev))
2511                 adev->in_s3 = true;
2512         if (!adev->in_s0ix && !adev->in_s3)
2513                 return 0;
2514         return amdgpu_device_suspend(drm_dev, true);
2515 }
2516
2517 static int amdgpu_pmops_suspend_noirq(struct device *dev)
2518 {
2519         struct drm_device *drm_dev = dev_get_drvdata(dev);
2520         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2521
2522         if (amdgpu_acpi_should_gpu_reset(adev))
2523                 return amdgpu_asic_reset(adev);
2524
2525         return 0;
2526 }
2527
2528 static int amdgpu_pmops_resume(struct device *dev)
2529 {
2530         struct drm_device *drm_dev = dev_get_drvdata(dev);
2531         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2532         int r;
2533
2534         if (!adev->in_s0ix && !adev->in_s3)
2535                 return 0;
2536
2537         /* Avoids registers access if device is physically gone */
2538         if (!pci_device_is_present(adev->pdev))
2539                 adev->no_hw_access = true;
2540
2541         r = amdgpu_device_resume(drm_dev, true);
2542         if (amdgpu_acpi_is_s0ix_active(adev))
2543                 adev->in_s0ix = false;
2544         else
2545                 adev->in_s3 = false;
2546         return r;
2547 }
2548
2549 static int amdgpu_pmops_freeze(struct device *dev)
2550 {
2551         struct drm_device *drm_dev = dev_get_drvdata(dev);
2552         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2553         int r;
2554
2555         r = amdgpu_device_suspend(drm_dev, true);
2556         adev->in_s4 = false;
2557         if (r)
2558                 return r;
2559
2560         if (amdgpu_acpi_should_gpu_reset(adev))
2561                 return amdgpu_asic_reset(adev);
2562         return 0;
2563 }
2564
2565 static int amdgpu_pmops_thaw(struct device *dev)
2566 {
2567         struct drm_device *drm_dev = dev_get_drvdata(dev);
2568
2569         return amdgpu_device_resume(drm_dev, true);
2570 }
2571
2572 static int amdgpu_pmops_poweroff(struct device *dev)
2573 {
2574         struct drm_device *drm_dev = dev_get_drvdata(dev);
2575
2576         return amdgpu_device_suspend(drm_dev, true);
2577 }
2578
2579 static int amdgpu_pmops_restore(struct device *dev)
2580 {
2581         struct drm_device *drm_dev = dev_get_drvdata(dev);
2582
2583         return amdgpu_device_resume(drm_dev, true);
2584 }
2585
2586 static int amdgpu_runtime_idle_check_display(struct device *dev)
2587 {
2588         struct pci_dev *pdev = to_pci_dev(dev);
2589         struct drm_device *drm_dev = pci_get_drvdata(pdev);
2590         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2591
2592         if (adev->mode_info.num_crtc) {
2593                 struct drm_connector *list_connector;
2594                 struct drm_connector_list_iter iter;
2595                 int ret = 0;
2596
2597                 if (amdgpu_runtime_pm != -2) {
2598                         /* XXX: Return busy if any displays are connected to avoid
2599                          * possible display wakeups after runtime resume due to
2600                          * hotplug events in case any displays were connected while
2601                          * the GPU was in suspend.  Remove this once that is fixed.
2602                          */
2603                         mutex_lock(&drm_dev->mode_config.mutex);
2604                         drm_connector_list_iter_begin(drm_dev, &iter);
2605                         drm_for_each_connector_iter(list_connector, &iter) {
2606                                 if (list_connector->status == connector_status_connected) {
2607                                         ret = -EBUSY;
2608                                         break;
2609                                 }
2610                         }
2611                         drm_connector_list_iter_end(&iter);
2612                         mutex_unlock(&drm_dev->mode_config.mutex);
2613
2614                         if (ret)
2615                                 return ret;
2616                 }
2617
2618                 if (adev->dc_enabled) {
2619                         struct drm_crtc *crtc;
2620
2621                         drm_for_each_crtc(crtc, drm_dev) {
2622                                 drm_modeset_lock(&crtc->mutex, NULL);
2623                                 if (crtc->state->active)
2624                                         ret = -EBUSY;
2625                                 drm_modeset_unlock(&crtc->mutex);
2626                                 if (ret < 0)
2627                                         break;
2628                         }
2629                 } else {
2630                         mutex_lock(&drm_dev->mode_config.mutex);
2631                         drm_modeset_lock(&drm_dev->mode_config.connection_mutex, NULL);
2632
2633                         drm_connector_list_iter_begin(drm_dev, &iter);
2634                         drm_for_each_connector_iter(list_connector, &iter) {
2635                                 if (list_connector->dpms ==  DRM_MODE_DPMS_ON) {
2636                                         ret = -EBUSY;
2637                                         break;
2638                                 }
2639                         }
2640
2641                         drm_connector_list_iter_end(&iter);
2642
2643                         drm_modeset_unlock(&drm_dev->mode_config.connection_mutex);
2644                         mutex_unlock(&drm_dev->mode_config.mutex);
2645                 }
2646                 if (ret)
2647                         return ret;
2648         }
2649
2650         return 0;
2651 }
2652
2653 static int amdgpu_pmops_runtime_suspend(struct device *dev)
2654 {
2655         struct pci_dev *pdev = to_pci_dev(dev);
2656         struct drm_device *drm_dev = pci_get_drvdata(pdev);
2657         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2658         int ret, i;
2659
2660         if (adev->pm.rpm_mode == AMDGPU_RUNPM_NONE) {
2661                 pm_runtime_forbid(dev);
2662                 return -EBUSY;
2663         }
2664
2665         ret = amdgpu_runtime_idle_check_display(dev);
2666         if (ret)
2667                 return ret;
2668
2669         /* wait for all rings to drain before suspending */
2670         for (i = 0; i < AMDGPU_MAX_RINGS; i++) {
2671                 struct amdgpu_ring *ring = adev->rings[i];
2672
2673                 if (ring && ring->sched.ready) {
2674                         ret = amdgpu_fence_wait_empty(ring);
2675                         if (ret)
2676                                 return -EBUSY;
2677                 }
2678         }
2679
2680         adev->in_runpm = true;
2681         if (adev->pm.rpm_mode == AMDGPU_RUNPM_PX)
2682                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
2683
2684         /*
2685          * By setting mp1_state as PP_MP1_STATE_UNLOAD, MP1 will do some
2686          * proper cleanups and put itself into a state ready for PNP. That
2687          * can address some random resuming failure observed on BOCO capable
2688          * platforms.
2689          * TODO: this may be also needed for PX capable platform.
2690          */
2691         if (adev->pm.rpm_mode == AMDGPU_RUNPM_BOCO)
2692                 adev->mp1_state = PP_MP1_STATE_UNLOAD;
2693
2694         ret = amdgpu_device_prepare(drm_dev);
2695         if (ret)
2696                 return ret;
2697         ret = amdgpu_device_suspend(drm_dev, false);
2698         if (ret) {
2699                 adev->in_runpm = false;
2700                 if (adev->pm.rpm_mode == AMDGPU_RUNPM_BOCO)
2701                         adev->mp1_state = PP_MP1_STATE_NONE;
2702                 return ret;
2703         }
2704
2705         if (adev->pm.rpm_mode == AMDGPU_RUNPM_BOCO)
2706                 adev->mp1_state = PP_MP1_STATE_NONE;
2707
2708         if (adev->pm.rpm_mode == AMDGPU_RUNPM_PX) {
2709                 /* Only need to handle PCI state in the driver for ATPX
2710                  * PCI core handles it for _PR3.
2711                  */
2712                 amdgpu_device_cache_pci_state(pdev);
2713                 pci_disable_device(pdev);
2714                 pci_ignore_hotplug(pdev);
2715                 pci_set_power_state(pdev, PCI_D3cold);
2716                 drm_dev->switch_power_state = DRM_SWITCH_POWER_DYNAMIC_OFF;
2717         } else if (adev->pm.rpm_mode == AMDGPU_RUNPM_BOCO) {
2718                 /* nothing to do */
2719         } else if ((adev->pm.rpm_mode == AMDGPU_RUNPM_BACO) ||
2720                         (adev->pm.rpm_mode == AMDGPU_RUNPM_BAMACO)) {
2721                 amdgpu_device_baco_enter(drm_dev);
2722         }
2723
2724         dev_dbg(&pdev->dev, "asic/device is runtime suspended\n");
2725
2726         return 0;
2727 }
2728
2729 static int amdgpu_pmops_runtime_resume(struct device *dev)
2730 {
2731         struct pci_dev *pdev = to_pci_dev(dev);
2732         struct drm_device *drm_dev = pci_get_drvdata(pdev);
2733         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2734         int ret;
2735
2736         if (adev->pm.rpm_mode == AMDGPU_RUNPM_NONE)
2737                 return -EINVAL;
2738
2739         /* Avoids registers access if device is physically gone */
2740         if (!pci_device_is_present(adev->pdev))
2741                 adev->no_hw_access = true;
2742
2743         if (adev->pm.rpm_mode == AMDGPU_RUNPM_PX) {
2744                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
2745
2746                 /* Only need to handle PCI state in the driver for ATPX
2747                  * PCI core handles it for _PR3.
2748                  */
2749                 pci_set_power_state(pdev, PCI_D0);
2750                 amdgpu_device_load_pci_state(pdev);
2751                 ret = pci_enable_device(pdev);
2752                 if (ret)
2753                         return ret;
2754                 pci_set_master(pdev);
2755         } else if (adev->pm.rpm_mode == AMDGPU_RUNPM_BOCO) {
2756                 /* Only need to handle PCI state in the driver for ATPX
2757                  * PCI core handles it for _PR3.
2758                  */
2759                 pci_set_master(pdev);
2760         } else if ((adev->pm.rpm_mode == AMDGPU_RUNPM_BACO) ||
2761                         (adev->pm.rpm_mode == AMDGPU_RUNPM_BAMACO)) {
2762                 amdgpu_device_baco_exit(drm_dev);
2763         }
2764         ret = amdgpu_device_resume(drm_dev, false);
2765         if (ret) {
2766                 if (adev->pm.rpm_mode == AMDGPU_RUNPM_PX)
2767                         pci_disable_device(pdev);
2768                 return ret;
2769         }
2770
2771         if (adev->pm.rpm_mode == AMDGPU_RUNPM_PX)
2772                 drm_dev->switch_power_state = DRM_SWITCH_POWER_ON;
2773         adev->in_runpm = false;
2774         return 0;
2775 }
2776
2777 static int amdgpu_pmops_runtime_idle(struct device *dev)
2778 {
2779         struct drm_device *drm_dev = dev_get_drvdata(dev);
2780         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2781         int ret;
2782
2783         if (adev->pm.rpm_mode == AMDGPU_RUNPM_NONE) {
2784                 pm_runtime_forbid(dev);
2785                 return -EBUSY;
2786         }
2787
2788         ret = amdgpu_runtime_idle_check_display(dev);
2789
2790         pm_runtime_mark_last_busy(dev);
2791         pm_runtime_autosuspend(dev);
2792         return ret;
2793 }
2794
2795 long amdgpu_drm_ioctl(struct file *filp,
2796                       unsigned int cmd, unsigned long arg)
2797 {
2798         struct drm_file *file_priv = filp->private_data;
2799         struct drm_device *dev;
2800         long ret;
2801
2802         dev = file_priv->minor->dev;
2803         ret = pm_runtime_get_sync(dev->dev);
2804         if (ret < 0)
2805                 goto out;
2806
2807         ret = drm_ioctl(filp, cmd, arg);
2808
2809         pm_runtime_mark_last_busy(dev->dev);
2810 out:
2811         pm_runtime_put_autosuspend(dev->dev);
2812         return ret;
2813 }
2814
2815 static const struct dev_pm_ops amdgpu_pm_ops = {
2816         .prepare = amdgpu_pmops_prepare,
2817         .complete = amdgpu_pmops_complete,
2818         .suspend = amdgpu_pmops_suspend,
2819         .suspend_noirq = amdgpu_pmops_suspend_noirq,
2820         .resume = amdgpu_pmops_resume,
2821         .freeze = amdgpu_pmops_freeze,
2822         .thaw = amdgpu_pmops_thaw,
2823         .poweroff = amdgpu_pmops_poweroff,
2824         .restore = amdgpu_pmops_restore,
2825         .runtime_suspend = amdgpu_pmops_runtime_suspend,
2826         .runtime_resume = amdgpu_pmops_runtime_resume,
2827         .runtime_idle = amdgpu_pmops_runtime_idle,
2828 };
2829
2830 static int amdgpu_flush(struct file *f, fl_owner_t id)
2831 {
2832         struct drm_file *file_priv = f->private_data;
2833         struct amdgpu_fpriv *fpriv = file_priv->driver_priv;
2834         long timeout = MAX_WAIT_SCHED_ENTITY_Q_EMPTY;
2835
2836         timeout = amdgpu_ctx_mgr_entity_flush(&fpriv->ctx_mgr, timeout);
2837         timeout = amdgpu_vm_wait_idle(&fpriv->vm, timeout);
2838
2839         return timeout >= 0 ? 0 : timeout;
2840 }
2841
2842 static const struct file_operations amdgpu_driver_kms_fops = {
2843         .owner = THIS_MODULE,
2844         .open = drm_open,
2845         .flush = amdgpu_flush,
2846         .release = drm_release,
2847         .unlocked_ioctl = amdgpu_drm_ioctl,
2848         .mmap = drm_gem_mmap,
2849         .poll = drm_poll,
2850         .read = drm_read,
2851 #ifdef CONFIG_COMPAT
2852         .compat_ioctl = amdgpu_kms_compat_ioctl,
2853 #endif
2854 #ifdef CONFIG_PROC_FS
2855         .show_fdinfo = drm_show_fdinfo,
2856 #endif
2857         .fop_flags = FOP_UNSIGNED_OFFSET,
2858 };
2859
2860 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv)
2861 {
2862         struct drm_file *file;
2863
2864         if (!filp)
2865                 return -EINVAL;
2866
2867         if (filp->f_op != &amdgpu_driver_kms_fops)
2868                 return -EINVAL;
2869
2870         file = filp->private_data;
2871         *fpriv = file->driver_priv;
2872         return 0;
2873 }
2874
2875 const struct drm_ioctl_desc amdgpu_ioctls_kms[] = {
2876         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_CREATE, amdgpu_gem_create_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2877         DRM_IOCTL_DEF_DRV(AMDGPU_CTX, amdgpu_ctx_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2878         DRM_IOCTL_DEF_DRV(AMDGPU_VM, amdgpu_vm_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2879         DRM_IOCTL_DEF_DRV(AMDGPU_SCHED, amdgpu_sched_ioctl, DRM_MASTER),
2880         DRM_IOCTL_DEF_DRV(AMDGPU_BO_LIST, amdgpu_bo_list_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2881         DRM_IOCTL_DEF_DRV(AMDGPU_FENCE_TO_HANDLE, amdgpu_cs_fence_to_handle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2882         /* KMS */
2883         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_MMAP, amdgpu_gem_mmap_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2884         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_WAIT_IDLE, amdgpu_gem_wait_idle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2885         DRM_IOCTL_DEF_DRV(AMDGPU_CS, amdgpu_cs_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2886         DRM_IOCTL_DEF_DRV(AMDGPU_INFO, amdgpu_info_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2887         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_CS, amdgpu_cs_wait_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2888         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_FENCES, amdgpu_cs_wait_fences_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2889         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_METADATA, amdgpu_gem_metadata_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2890         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_VA, amdgpu_gem_va_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2891         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_OP, amdgpu_gem_op_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2892         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_USERPTR, amdgpu_gem_userptr_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2893 };
2894
2895 static const struct drm_driver amdgpu_kms_driver = {
2896         .driver_features =
2897             DRIVER_ATOMIC |
2898             DRIVER_GEM |
2899             DRIVER_RENDER | DRIVER_MODESET | DRIVER_SYNCOBJ |
2900             DRIVER_SYNCOBJ_TIMELINE,
2901         .open = amdgpu_driver_open_kms,
2902         .postclose = amdgpu_driver_postclose_kms,
2903         .ioctls = amdgpu_ioctls_kms,
2904         .num_ioctls = ARRAY_SIZE(amdgpu_ioctls_kms),
2905         .dumb_create = amdgpu_mode_dumb_create,
2906         .dumb_map_offset = amdgpu_mode_dumb_mmap,
2907         DRM_FBDEV_TTM_DRIVER_OPS,
2908         .fops = &amdgpu_driver_kms_fops,
2909         .release = &amdgpu_driver_release_kms,
2910 #ifdef CONFIG_PROC_FS
2911         .show_fdinfo = amdgpu_show_fdinfo,
2912 #endif
2913
2914         .gem_prime_import = amdgpu_gem_prime_import,
2915
2916         .name = DRIVER_NAME,
2917         .desc = DRIVER_DESC,
2918         .major = KMS_DRIVER_MAJOR,
2919         .minor = KMS_DRIVER_MINOR,
2920         .patchlevel = KMS_DRIVER_PATCHLEVEL,
2921 };
2922
2923 const struct drm_driver amdgpu_partition_driver = {
2924         .driver_features =
2925             DRIVER_GEM | DRIVER_RENDER | DRIVER_SYNCOBJ |
2926             DRIVER_SYNCOBJ_TIMELINE,
2927         .open = amdgpu_driver_open_kms,
2928         .postclose = amdgpu_driver_postclose_kms,
2929         .ioctls = amdgpu_ioctls_kms,
2930         .num_ioctls = ARRAY_SIZE(amdgpu_ioctls_kms),
2931         .dumb_create = amdgpu_mode_dumb_create,
2932         .dumb_map_offset = amdgpu_mode_dumb_mmap,
2933         DRM_FBDEV_TTM_DRIVER_OPS,
2934         .fops = &amdgpu_driver_kms_fops,
2935         .release = &amdgpu_driver_release_kms,
2936
2937         .gem_prime_import = amdgpu_gem_prime_import,
2938
2939         .name = DRIVER_NAME,
2940         .desc = DRIVER_DESC,
2941         .major = KMS_DRIVER_MAJOR,
2942         .minor = KMS_DRIVER_MINOR,
2943         .patchlevel = KMS_DRIVER_PATCHLEVEL,
2944 };
2945
2946 static struct pci_error_handlers amdgpu_pci_err_handler = {
2947         .error_detected = amdgpu_pci_error_detected,
2948         .mmio_enabled   = amdgpu_pci_mmio_enabled,
2949         .slot_reset     = amdgpu_pci_slot_reset,
2950         .resume         = amdgpu_pci_resume,
2951 };
2952
2953 static const struct attribute_group *amdgpu_sysfs_groups[] = {
2954         &amdgpu_vram_mgr_attr_group,
2955         &amdgpu_gtt_mgr_attr_group,
2956         &amdgpu_flash_attr_group,
2957         NULL,
2958 };
2959
2960 static struct pci_driver amdgpu_kms_pci_driver = {
2961         .name = DRIVER_NAME,
2962         .id_table = pciidlist,
2963         .probe = amdgpu_pci_probe,
2964         .remove = amdgpu_pci_remove,
2965         .shutdown = amdgpu_pci_shutdown,
2966         .driver.pm = &amdgpu_pm_ops,
2967         .err_handler = &amdgpu_pci_err_handler,
2968         .dev_groups = amdgpu_sysfs_groups,
2969 };
2970
2971 static int __init amdgpu_init(void)
2972 {
2973         int r;
2974
2975         if (drm_firmware_drivers_only())
2976                 return -EINVAL;
2977
2978         r = amdgpu_sync_init();
2979         if (r)
2980                 goto error_sync;
2981
2982         r = amdgpu_fence_slab_init();
2983         if (r)
2984                 goto error_fence;
2985
2986         DRM_INFO("amdgpu kernel modesetting enabled.\n");
2987         amdgpu_register_atpx_handler();
2988         amdgpu_acpi_detect();
2989
2990         /* Ignore KFD init failures. Normal when CONFIG_HSA_AMD is not set. */
2991         amdgpu_amdkfd_init();
2992
2993         if (amdgpu_pp_feature_mask & PP_OVERDRIVE_MASK) {
2994                 add_taint(TAINT_CPU_OUT_OF_SPEC, LOCKDEP_STILL_OK);
2995                 pr_crit("Overdrive is enabled, please disable it before "
2996                         "reporting any bugs unrelated to overdrive.\n");
2997         }
2998
2999         /* let modprobe override vga console setting */
3000         return pci_register_driver(&amdgpu_kms_pci_driver);
3001
3002 error_fence:
3003         amdgpu_sync_fini();
3004
3005 error_sync:
3006         return r;
3007 }
3008
3009 static void __exit amdgpu_exit(void)
3010 {
3011         amdgpu_amdkfd_fini();
3012         pci_unregister_driver(&amdgpu_kms_pci_driver);
3013         amdgpu_unregister_atpx_handler();
3014         amdgpu_acpi_release();
3015         amdgpu_sync_fini();
3016         amdgpu_fence_slab_fini();
3017         mmu_notifier_synchronize();
3018         amdgpu_xcp_drv_release();
3019 }
3020
3021 module_init(amdgpu_init);
3022 module_exit(amdgpu_exit);
3023
3024 MODULE_AUTHOR(DRIVER_AUTHOR);
3025 MODULE_DESCRIPTION(DRIVER_DESC);
3026 MODULE_LICENSE("GPL and additional rights");