drivers/tty/serial/imx.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Driver for Motorola/Freescale IMX serial ports
   4  *
   5  * Based on drivers/char/serial.c, by Linus Torvalds, Theodore Ts'o.
   6  *
   7  * Author: Sascha Hauer <[email protected]>
   8  * Copyright (C) 2004 Pengutronix
   9  */
  10
  11 #include <linux/module.h>
  12 #include <linux/ioport.h>
  13 #include <linux/init.h>
  14 #include <linux/console.h>
  15 #include <linux/sysrq.h>
  16 #include <linux/platform_device.h>
  17 #include <linux/tty.h>
  18 #include <linux/tty_flip.h>
  19 #include <linux/serial_core.h>
  20 #include <linux/serial.h>
  21 #include <linux/clk.h>
  22 #include <linux/delay.h>
  23 #include <linux/ktime.h>
  24 #include <linux/pinctrl/consumer.h>
  25 #include <linux/rational.h>
  26 #include <linux/slab.h>
  27 #include <linux/of.h>
  28 #include <linux/of_device.h>
  29 #include <linux/io.h>
  30 #include <linux/dma-mapping.h>
  31
  32 #include <asm/irq.h>
  33 #include <linux/dma/imx-dma.h>
  34
  35 #include "serial_mctrl_gpio.h"
  36
  37 /* Register definitions */
  38 #define URXD0 0x0  /* Receiver Register */
  39 #define URTX0 0x40 /* Transmitter Register */
  40 #define UCR1  0x80 /* Control Register 1 */
  41 #define UCR2  0x84 /* Control Register 2 */
  42 #define UCR3  0x88 /* Control Register 3 */
  43 #define UCR4  0x8c /* Control Register 4 */
  44 #define UFCR  0x90 /* FIFO Control Register */
  45 #define USR1  0x94 /* Status Register 1 */
  46 #define USR2  0x98 /* Status Register 2 */
  47 #define UESC  0x9c /* Escape Character Register */
  48 #define UTIM  0xa0 /* Escape Timer Register */
  49 #define UBIR  0xa4 /* BRM Incremental Register */
  50 #define UBMR  0xa8 /* BRM Modulator Register */
  51 #define UBRC  0xac /* Baud Rate Count Register */
  52 #define IMX21_ONEMS 0xb0 /* One Millisecond register */
  53 #define IMX1_UTS 0xd0 /* UART Test Register on i.mx1 */
  54 #define IMX21_UTS 0xb4 /* UART Test Register on all other i.mx*/
  55
  56 /* UART Control Register Bit Fields.*/
  57 #define URXD_DUMMY_READ (1<<16)
  58 #define URXD_CHARRDY    (1<<15)
  59 #define URXD_ERR        (1<<14)
  60 #define URXD_OVRRUN     (1<<13)
  61 #define URXD_FRMERR     (1<<12)
  62 #define URXD_BRK        (1<<11)
  63 #define URXD_PRERR      (1<<10)
  64 #define URXD_RX_DATA    (0xFF<<0)
  65 #define UCR1_ADEN       (1<<15) /* Auto detect interrupt */
  66 #define UCR1_ADBR       (1<<14) /* Auto detect baud rate */
  67 #define UCR1_TRDYEN     (1<<13) /* Transmitter ready interrupt enable */
  68 #define UCR1_IDEN       (1<<12) /* Idle condition interrupt */
  69 #define UCR1_ICD_REG(x) (((x) & 3) << 10) /* idle condition detect */
  70 #define UCR1_RRDYEN     (1<<9)  /* Recv ready interrupt enable */
  71 #define UCR1_RXDMAEN    (1<<8)  /* Recv ready DMA enable */
  72 #define UCR1_IREN       (1<<7)  /* Infrared interface enable */
  73 #define UCR1_TXMPTYEN   (1<<6)  /* Transimitter empty interrupt enable */
  74 #define UCR1_RTSDEN     (1<<5)  /* RTS delta interrupt enable */
  75 #define UCR1_SNDBRK     (1<<4)  /* Send break */
  76 #define UCR1_TXDMAEN    (1<<3)  /* Transmitter ready DMA enable */
  77 #define IMX1_UCR1_UARTCLKEN (1<<2) /* UART clock enabled, i.mx1 only */
  78 #define UCR1_ATDMAEN    (1<<2)  /* Aging DMA Timer Enable */
  79 #define UCR1_DOZE       (1<<1)  /* Doze */
  80 #define UCR1_UARTEN     (1<<0)  /* UART enabled */
  81 #define UCR2_ESCI       (1<<15) /* Escape seq interrupt enable */
  82 #define UCR2_IRTS       (1<<14) /* Ignore RTS pin */
  83 #define UCR2_CTSC       (1<<13) /* CTS pin control */
  84 #define UCR2_CTS        (1<<12) /* Clear to send */
  85 #define UCR2_ESCEN      (1<<11) /* Escape enable */
  86 #define UCR2_PREN       (1<<8)  /* Parity enable */
  87 #define UCR2_PROE       (1<<7)  /* Parity odd/even */
  88 #define UCR2_STPB       (1<<6)  /* Stop */
  89 #define UCR2_WS         (1<<5)  /* Word size */
  90 #define UCR2_RTSEN      (1<<4)  /* Request to send interrupt enable */
  91 #define UCR2_ATEN       (1<<3)  /* Aging Timer Enable */
  92 #define UCR2_TXEN       (1<<2)  /* Transmitter enabled */
  93 #define UCR2_RXEN       (1<<1)  /* Receiver enabled */
  94 #define UCR2_SRST       (1<<0)  /* SW reset */
  95 #define UCR3_DTREN      (1<<13) /* DTR interrupt enable */
  96 #define UCR3_PARERREN   (1<<12) /* Parity enable */
  97 #define UCR3_FRAERREN   (1<<11) /* Frame error interrupt enable */
  98 #define UCR3_DSR        (1<<10) /* Data set ready */
  99 #define UCR3_DCD        (1<<9)  /* Data carrier detect */
 100 #define UCR3_RI         (1<<8)  /* Ring indicator */
 101 #define UCR3_ADNIMP     (1<<7)  /* Autobaud Detection Not Improved */
 102 #define UCR3_RXDSEN     (1<<6)  /* Receive status interrupt enable */
 103 #define UCR3_AIRINTEN   (1<<5)  /* Async IR wake interrupt enable */
 104 #define UCR3_AWAKEN     (1<<4)  /* Async wake interrupt enable */
 105 #define UCR3_DTRDEN     (1<<3)  /* Data Terminal Ready Delta Enable. */
 106 #define IMX21_UCR3_RXDMUXSEL    (1<<2)  /* RXD Muxed Input Select */
 107 #define UCR3_INVT       (1<<1)  /* Inverted Infrared transmission */
 108 #define UCR3_BPEN       (1<<0)  /* Preset registers enable */
 109 #define UCR4_CTSTL_SHF  10      /* CTS trigger level shift */
 110 #define UCR4_CTSTL_MASK 0x3F    /* CTS trigger is 6 bits wide */
 111 #define UCR4_INVR       (1<<9)  /* Inverted infrared reception */
 112 #define UCR4_ENIRI      (1<<8)  /* Serial infrared interrupt enable */
 113 #define UCR4_WKEN       (1<<7)  /* Wake interrupt enable */
 114 #define UCR4_REF16      (1<<6)  /* Ref freq 16 MHz */
 115 #define UCR4_IDDMAEN    (1<<6)  /* DMA IDLE Condition Detected */
 116 #define UCR4_IRSC       (1<<5)  /* IR special case */
 117 #define UCR4_TCEN       (1<<3)  /* Transmit complete interrupt enable */
 118 #define UCR4_BKEN       (1<<2)  /* Break condition interrupt enable */
 119 #define UCR4_OREN       (1<<1)  /* Receiver overrun interrupt enable */
 120 #define UCR4_DREN       (1<<0)  /* Recv data ready interrupt enable */
 121 #define UFCR_RXTL_SHF   0       /* Receiver trigger level shift */
 122 #define UFCR_DCEDTE     (1<<6)  /* DCE/DTE mode select */
 123 #define UFCR_RFDIV      (7<<7)  /* Reference freq divider mask */
 124 #define UFCR_RFDIV_REG(x)       (((x) < 7 ? 6 - (x) : 6) << 7)
 125 #define UFCR_TXTL_SHF   10      /* Transmitter trigger level shift */
 126 #define USR1_PARITYERR  (1<<15) /* Parity error interrupt flag */
 127 #define USR1_RTSS       (1<<14) /* RTS pin status */
 128 #define USR1_TRDY       (1<<13) /* Transmitter ready interrupt/dma flag */
 129 #define USR1_RTSD       (1<<12) /* RTS delta */
 130 #define USR1_ESCF       (1<<11) /* Escape seq interrupt flag */
 131 #define USR1_FRAMERR    (1<<10) /* Frame error interrupt flag */
 132 #define USR1_RRDY       (1<<9)   /* Receiver ready interrupt/dma flag */
 133 #define USR1_AGTIM      (1<<8)   /* Ageing timer interrupt flag */
 134 #define USR1_DTRD       (1<<7)   /* DTR Delta */
 135 #define USR1_RXDS        (1<<6)  /* Receiver idle interrupt flag */
 136 #define USR1_AIRINT      (1<<5)  /* Async IR wake interrupt flag */
 137 #define USR1_AWAKE       (1<<4)  /* Aysnc wake interrupt flag */
 138 #define USR2_ADET        (1<<15) /* Auto baud rate detect complete */
 139 #define USR2_TXFE        (1<<14) /* Transmit buffer FIFO empty */
 140 #define USR2_DTRF        (1<<13) /* DTR edge interrupt flag */
 141 #define USR2_IDLE        (1<<12) /* Idle condition */
 142 #define USR2_RIDELT      (1<<10) /* Ring Interrupt Delta */
 143 #define USR2_RIIN        (1<<9)  /* Ring Indicator Input */
 144 #define USR2_IRINT       (1<<8)  /* Serial infrared interrupt flag */
 145 #define USR2_WAKE        (1<<7)  /* Wake */
 146 #define USR2_DCDIN       (1<<5)  /* Data Carrier Detect Input */
 147 #define USR2_RTSF        (1<<4)  /* RTS edge interrupt flag */
 148 #define USR2_TXDC        (1<<3)  /* Transmitter complete */
 149 #define USR2_BRCD        (1<<2)  /* Break condition */
 150 #define USR2_ORE        (1<<1)   /* Overrun error */
 151 #define USR2_RDR        (1<<0)   /* Recv data ready */
 152 #define UTS_FRCPERR     (1<<13) /* Force parity error */
 153 #define UTS_LOOP        (1<<12)  /* Loop tx and rx */
 154 #define UTS_TXEMPTY      (1<<6)  /* TxFIFO empty */
 155 #define UTS_RXEMPTY      (1<<5)  /* RxFIFO empty */
 156 #define UTS_TXFULL       (1<<4)  /* TxFIFO full */
 157 #define UTS_RXFULL       (1<<3)  /* RxFIFO full */
 158 #define UTS_SOFTRST      (1<<0)  /* Software reset */
 159
 160 /* We've been assigned a range on the "Low-density serial ports" major */
 161 #define SERIAL_IMX_MAJOR        207
 162 #define MINOR_START             16
 163 #define DEV_NAME                "ttymxc"
 164
 165 /*
 166  * This determines how often we check the modem status signals
 167  * for any change.  They generally aren't connected to an IRQ
 168  * so we have to poll them.  We also check immediately before
 169  * filling the TX fifo incase CTS has been dropped.
 170  */
 171 #define MCTRL_TIMEOUT   (250*HZ/1000)
 172
 173 #define DRIVER_NAME "IMX-uart"
 174
 175 #define UART_NR 8
 176
 177 /* i.MX21 type uart runs on all i.mx except i.MX1 and i.MX6q */
 178 enum imx_uart_type {
 179         IMX1_UART,
 180         IMX21_UART,
 181         IMX53_UART,
 182         IMX6Q_UART,
 183 };
 184
 185 /* device type dependent stuff */
 186 struct imx_uart_data {
 187         unsigned uts_reg;
 188         enum imx_uart_type devtype;
 189 };
 190
 191 enum imx_tx_state {
 192         OFF,
 193         WAIT_AFTER_RTS,
 194         SEND,
 195         WAIT_AFTER_SEND,
 196 };
 197
 198 struct imx_port {
 199         struct uart_port        port;
 200         struct timer_list       timer;
 201         unsigned int            old_status;
 202         unsigned int            have_rtscts:1;
 203         unsigned int            have_rtsgpio:1;
 204         unsigned int            dte_mode:1;
 205         unsigned int            inverted_tx:1;
 206         unsigned int            inverted_rx:1;
 207         struct clk              *clk_ipg;
 208         struct clk              *clk_per;
 209         const struct imx_uart_data *devdata;
 210
 211         struct mctrl_gpios *gpios;
 212
 213         /* counter to stop 0xff flood */
 214         int idle_counter;
 215
 216         /* DMA fields */
 217         unsigned int            dma_is_enabled:1;
 218         unsigned int            dma_is_rxing:1;
 219         unsigned int            dma_is_txing:1;
 220         struct dma_chan         *dma_chan_rx, *dma_chan_tx;
 221         struct scatterlist      rx_sgl, tx_sgl[2];
 222         void                    *rx_buf;
 223         struct circ_buf         rx_ring;
 224         unsigned int            rx_buf_size;
 225         unsigned int            rx_period_length;
 226         unsigned int            rx_periods;
 227         dma_cookie_t            rx_cookie;
 228         unsigned int            tx_bytes;
 229         unsigned int            dma_tx_nents;
 230         unsigned int            saved_reg[10];
 231         bool                    context_saved;
 232
 233         enum imx_tx_state       tx_state;
 234         struct hrtimer          trigger_start_tx;
 235         struct hrtimer          trigger_stop_tx;
 236 };
 237
 238 struct imx_port_ucrs {
 239         unsigned int    ucr1;
 240         unsigned int    ucr2;
 241         unsigned int    ucr3;
 242 };
 243
 244 static struct imx_uart_data imx_uart_devdata[] = {
 245         [IMX1_UART] = {
 246                 .uts_reg = IMX1_UTS,
 247                 .devtype = IMX1_UART,
 248         },
 249         [IMX21_UART] = {
 250                 .uts_reg = IMX21_UTS,
 251                 .devtype = IMX21_UART,
 252         },
 253         [IMX53_UART] = {
 254                 .uts_reg = IMX21_UTS,
 255                 .devtype = IMX53_UART,
 256         },
 257         [IMX6Q_UART] = {
 258                 .uts_reg = IMX21_UTS,
 259                 .devtype = IMX6Q_UART,
 260         },
 261 };
 262
 263 static const struct of_device_id imx_uart_dt_ids[] = {
 264         { .compatible = "fsl,imx6q-uart", .data = &imx_uart_devdata[IMX6Q_UART], },
 265         { .compatible = "fsl,imx53-uart", .data = &imx_uart_devdata[IMX53_UART], },
 266         { .compatible = "fsl,imx1-uart", .data = &imx_uart_devdata[IMX1_UART], },
 267         { .compatible = "fsl,imx21-uart", .data = &imx_uart_devdata[IMX21_UART], },
 268         { /* sentinel */ }
 269 };
 270 MODULE_DEVICE_TABLE(of, imx_uart_dt_ids);
 271
 272 static inline void imx_uart_writel(struct imx_port *sport, u32 val, u32 offset)
 273 {
 274         writel(val, sport->port.membase + offset);
 275 }
 276
 277 static inline u32 imx_uart_readl(struct imx_port *sport, u32 offset)
 278 {
 279         return readl(sport->port.membase + offset);
 280 }
 281
 282 static inline unsigned imx_uart_uts_reg(struct imx_port *sport)
 283 {
 284         return sport->devdata->uts_reg;
 285 }
 286
 287 static inline int imx_uart_is_imx1(struct imx_port *sport)
 288 {
 289         return sport->devdata->devtype == IMX1_UART;
 290 }
 291
 292 /*
 293  * Save and restore functions for UCR1, UCR2 and UCR3 registers
 294  */
 295 #if IS_ENABLED(CONFIG_SERIAL_IMX_CONSOLE)
 296 static void imx_uart_ucrs_save(struct imx_port *sport,
 297                                struct imx_port_ucrs *ucr)
 298 {
 299         /* save control registers */
 300         ucr->ucr1 = imx_uart_readl(sport, UCR1);
 301         ucr->ucr2 = imx_uart_readl(sport, UCR2);
 302         ucr->ucr3 = imx_uart_readl(sport, UCR3);
 303 }
 304
 305 static void imx_uart_ucrs_restore(struct imx_port *sport,
 306                                   struct imx_port_ucrs *ucr)
 307 {
 308         /* restore control registers */
 309         imx_uart_writel(sport, ucr->ucr1, UCR1);
 310         imx_uart_writel(sport, ucr->ucr2, UCR2);
 311         imx_uart_writel(sport, ucr->ucr3, UCR3);
 312 }
 313 #endif
 314
 315 /* called with port.lock taken and irqs caller dependent */
 316 static void imx_uart_rts_active(struct imx_port *sport, u32 *ucr2)
 317 {
 318         *ucr2 &= ~(UCR2_CTSC | UCR2_CTS);
 319
 320         mctrl_gpio_set(sport->gpios, sport->port.mctrl | TIOCM_RTS);
 321 }
 322
 323 /* called with port.lock taken and irqs caller dependent */
 324 static void imx_uart_rts_inactive(struct imx_port *sport, u32 *ucr2)
 325 {
 326         *ucr2 &= ~UCR2_CTSC;
 327         *ucr2 |= UCR2_CTS;
 328
 329         mctrl_gpio_set(sport->gpios, sport->port.mctrl & ~TIOCM_RTS);
 330 }
 331
 332 static void start_hrtimer_ms(struct hrtimer *hrt, unsigned long msec)
 333 {
 334        hrtimer_start(hrt, ms_to_ktime(msec), HRTIMER_MODE_REL);
 335 }
 336
 337 /* called with port.lock taken and irqs off */
 338 static void imx_uart_soft_reset(struct imx_port *sport)
 339 {
 340         int i = 10;
 341         u32 ucr2, ubir, ubmr, uts;
 342
 343         /*
 344          * According to the Reference Manual description of the UART SRST bit:
 345          *
 346          * "Reset the transmit and receive state machines,
 347          * all FIFOs and register USR1, USR2, UBIR, UBMR, UBRC, URXD, UTXD
 348          * and UTS[6-3]".
 349          *
 350          * We don't need to restore the old values from USR1, USR2, URXD and
 351          * UTXD. UBRC is read only, so only save/restore the other three
 352          * registers.
 353          */
 354         ubir = imx_uart_readl(sport, UBIR);
 355         ubmr = imx_uart_readl(sport, UBMR);
 356         uts = imx_uart_readl(sport, IMX21_UTS);
 357
 358         ucr2 = imx_uart_readl(sport, UCR2);
 359         imx_uart_writel(sport, ucr2 & ~UCR2_SRST, UCR2);
 360
 361         while (!(imx_uart_readl(sport, UCR2) & UCR2_SRST) && (--i > 0))
 362                 udelay(1);
 363
 364         /* Restore the registers */
 365         imx_uart_writel(sport, ubir, UBIR);
 366         imx_uart_writel(sport, ubmr, UBMR);
 367         imx_uart_writel(sport, uts, IMX21_UTS);
 368
 369         sport->idle_counter = 0;
 370 }
 371
 372 /* called with port.lock taken and irqs off */
 373 static void imx_uart_start_rx(struct uart_port *port)
 374 {
 375         struct imx_port *sport = (struct imx_port *)port;
 376         unsigned int ucr1, ucr2;
 377
 378         ucr1 = imx_uart_readl(sport, UCR1);
 379         ucr2 = imx_uart_readl(sport, UCR2);
 380
 381         ucr2 |= UCR2_RXEN;
 382
 383         if (sport->dma_is_enabled) {
 384                 ucr1 |= UCR1_RXDMAEN | UCR1_ATDMAEN;
 385         } else {
 386                 ucr1 |= UCR1_RRDYEN;
 387                 ucr2 |= UCR2_ATEN;
 388         }
 389
 390         /* Write UCR2 first as it includes RXEN */
 391         imx_uart_writel(sport, ucr2, UCR2);
 392         imx_uart_writel(sport, ucr1, UCR1);
 393 }
 394
 395 /* called with port.lock taken and irqs off */
 396 static void imx_uart_stop_tx(struct uart_port *port)
 397 {
 398         struct imx_port *sport = (struct imx_port *)port;
 399         u32 ucr1, ucr4, usr2;
 400
 401         if (sport->tx_state == OFF)
 402                 return;
 403
 404         /*
 405          * We are maybe in the SMP context, so if the DMA TX thread is running
 406          * on other cpu, we have to wait for it to finish.
 407          */
 408         if (sport->dma_is_txing)
 409                 return;
 410
 411         ucr1 = imx_uart_readl(sport, UCR1);
 412         imx_uart_writel(sport, ucr1 & ~UCR1_TRDYEN, UCR1);
 413
 414         usr2 = imx_uart_readl(sport, USR2);
 415         if (!(usr2 & USR2_TXDC)) {
 416                 /* The shifter is still busy, so retry once TC triggers */
 417                 return;
 418         }
 419
 420         ucr4 = imx_uart_readl(sport, UCR4);
 421         ucr4 &= ~UCR4_TCEN;
 422         imx_uart_writel(sport, ucr4, UCR4);
 423
 424         /* in rs485 mode disable transmitter */
 425         if (port->rs485.flags & SER_RS485_ENABLED) {
 426                 if (sport->tx_state == SEND) {
 427                         sport->tx_state = WAIT_AFTER_SEND;
 428
 429                         if (port->rs485.delay_rts_after_send > 0) {
 430                                 start_hrtimer_ms(&sport->trigger_stop_tx,
 431                                          port->rs485.delay_rts_after_send);
 432                                 return;
 433                         }
 434
 435                         /* continue without any delay */
 436                 }
 437
 438                 if (sport->tx_state == WAIT_AFTER_RTS ||
 439                     sport->tx_state == WAIT_AFTER_SEND) {
 440                         u32 ucr2;
 441
 442                         hrtimer_try_to_cancel(&sport->trigger_start_tx);
 443
 444                         ucr2 = imx_uart_readl(sport, UCR2);
 445                         if (port->rs485.flags & SER_RS485_RTS_AFTER_SEND)
 446                                 imx_uart_rts_active(sport, &ucr2);
 447                         else
 448                                 imx_uart_rts_inactive(sport, &ucr2);
 449                         imx_uart_writel(sport, ucr2, UCR2);
 450
 451                         if (!port->rs485_rx_during_tx_gpio)
 452                                 imx_uart_start_rx(port);
 453
 454                         sport->tx_state = OFF;
 455                 }
 456         } else {
 457                 sport->tx_state = OFF;
 458         }
 459 }
 460
 461 /* called with port.lock taken and irqs off */
 462 static void imx_uart_stop_rx(struct uart_port *port)
 463 {
 464         struct imx_port *sport = (struct imx_port *)port;
 465         u32 ucr1, ucr2, ucr4, uts;
 466
 467         ucr1 = imx_uart_readl(sport, UCR1);
 468         ucr2 = imx_uart_readl(sport, UCR2);
 469         ucr4 = imx_uart_readl(sport, UCR4);
 470
 471         if (sport->dma_is_enabled) {
 472                 ucr1 &= ~(UCR1_RXDMAEN | UCR1_ATDMAEN);
 473         } else {
 474                 ucr1 &= ~UCR1_RRDYEN;
 475                 ucr2 &= ~UCR2_ATEN;
 476                 ucr4 &= ~UCR4_OREN;
 477         }
 478         imx_uart_writel(sport, ucr1, UCR1);
 479         imx_uart_writel(sport, ucr4, UCR4);
 480
 481         /* See SER_RS485_ENABLED/UTS_LOOP comment in imx_uart_probe() */
 482         if (port->rs485.flags & SER_RS485_ENABLED &&
 483             port->rs485.flags & SER_RS485_RTS_ON_SEND &&
 484             sport->have_rtscts && !sport->have_rtsgpio) {
 485                 uts = imx_uart_readl(sport, imx_uart_uts_reg(sport));
 486                 uts |= UTS_LOOP;
 487                 imx_uart_writel(sport, uts, imx_uart_uts_reg(sport));
 488                 ucr2 |= UCR2_RXEN;
 489         } else {
 490                 ucr2 &= ~UCR2_RXEN;
 491         }
 492
 493         imx_uart_writel(sport, ucr2, UCR2);
 494 }
 495
 496 /* called with port.lock taken and irqs off */
 497 static void imx_uart_enable_ms(struct uart_port *port)
 498 {
 499         struct imx_port *sport = (struct imx_port *)port;
 500
 501         mod_timer(&sport->timer, jiffies);
 502
 503         mctrl_gpio_enable_ms(sport->gpios);
 504 }
 505
 506 static void imx_uart_dma_tx(struct imx_port *sport);
 507
 508 /* called with port.lock taken and irqs off */
 509 static inline void imx_uart_transmit_buffer(struct imx_port *sport)
 510 {
 511         struct circ_buf *xmit = &sport->port.state->xmit;
 512
 513         if (sport->port.x_char) {
 514                 /* Send next char */
 515                 imx_uart_writel(sport, sport->port.x_char, URTX0);
 516                 sport->port.icount.tx++;
 517                 sport->port.x_char = 0;
 518                 return;
 519         }
 520
 521         if (uart_circ_empty(xmit) || uart_tx_stopped(&sport->port)) {
 522                 imx_uart_stop_tx(&sport->port);
 523                 return;
 524         }
 525
 526         if (sport->dma_is_enabled) {
 527                 u32 ucr1;
 528                 /*
 529                  * We've just sent a X-char Ensure the TX DMA is enabled
 530                  * and the TX IRQ is disabled.
 531                  **/
 532                 ucr1 = imx_uart_readl(sport, UCR1);
 533                 ucr1 &= ~UCR1_TRDYEN;
 534                 if (sport->dma_is_txing) {
 535                         ucr1 |= UCR1_TXDMAEN;
 536                         imx_uart_writel(sport, ucr1, UCR1);
 537                 } else {
 538                         imx_uart_writel(sport, ucr1, UCR1);
 539                         imx_uart_dma_tx(sport);
 540                 }
 541
 542                 return;
 543         }
 544
 545         while (!uart_circ_empty(xmit) &&
 546                !(imx_uart_readl(sport, imx_uart_uts_reg(sport)) & UTS_TXFULL)) {
 547                 /* send xmit->buf[xmit->tail]
 548                  * out the port here */
 549                 imx_uart_writel(sport, xmit->buf[xmit->tail], URTX0);
 550                 uart_xmit_advance(&sport->port, 1);
 551         }
 552
 553         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 554                 uart_write_wakeup(&sport->port);
 555
 556         if (uart_circ_empty(xmit))
 557                 imx_uart_stop_tx(&sport->port);
 558 }
 559
 560 static void imx_uart_dma_tx_callback(void *data)
 561 {
 562         struct imx_port *sport = data;
 563         struct scatterlist *sgl = &sport->tx_sgl[0];
 564         struct circ_buf *xmit = &sport->port.state->xmit;
 565         unsigned long flags;
 566         u32 ucr1;
 567
 568         spin_lock_irqsave(&sport->port.lock, flags);
 569
 570         dma_unmap_sg(sport->port.dev, sgl, sport->dma_tx_nents, DMA_TO_DEVICE);
 571
 572         ucr1 = imx_uart_readl(sport, UCR1);
 573         ucr1 &= ~UCR1_TXDMAEN;
 574         imx_uart_writel(sport, ucr1, UCR1);
 575
 576         uart_xmit_advance(&sport->port, sport->tx_bytes);
 577
 578         dev_dbg(sport->port.dev, "we finish the TX DMA.\n");
 579
 580         sport->dma_is_txing = 0;
 581
 582         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 583                 uart_write_wakeup(&sport->port);
 584
 585         if (!uart_circ_empty(xmit) && !uart_tx_stopped(&sport->port))
 586                 imx_uart_dma_tx(sport);
 587         else if (sport->port.rs485.flags & SER_RS485_ENABLED) {
 588                 u32 ucr4 = imx_uart_readl(sport, UCR4);
 589                 ucr4 |= UCR4_TCEN;
 590                 imx_uart_writel(sport, ucr4, UCR4);
 591         }
 592
 593         spin_unlock_irqrestore(&sport->port.lock, flags);
 594 }
 595
 596 /* called with port.lock taken and irqs off */
 597 static void imx_uart_dma_tx(struct imx_port *sport)
 598 {
 599         struct circ_buf *xmit = &sport->port.state->xmit;
 600         struct scatterlist *sgl = sport->tx_sgl;
 601         struct dma_async_tx_descriptor *desc;
 602         struct dma_chan *chan = sport->dma_chan_tx;
 603         struct device *dev = sport->port.dev;
 604         u32 ucr1, ucr4;
 605         int ret;
 606
 607         if (sport->dma_is_txing)
 608                 return;
 609
 610         ucr4 = imx_uart_readl(sport, UCR4);
 611         ucr4 &= ~UCR4_TCEN;
 612         imx_uart_writel(sport, ucr4, UCR4);
 613
 614         sport->tx_bytes = uart_circ_chars_pending(xmit);
 615
 616         if (xmit->tail < xmit->head || xmit->head == 0) {
 617                 sport->dma_tx_nents = 1;
 618                 sg_init_one(sgl, xmit->buf + xmit->tail, sport->tx_bytes);
 619         } else {
 620                 sport->dma_tx_nents = 2;
 621                 sg_init_table(sgl, 2);
 622                 sg_set_buf(sgl, xmit->buf + xmit->tail,
 623                                 UART_XMIT_SIZE - xmit->tail);
 624                 sg_set_buf(sgl + 1, xmit->buf, xmit->head);
 625         }
 626
 627         ret = dma_map_sg(dev, sgl, sport->dma_tx_nents, DMA_TO_DEVICE);
 628         if (ret == 0) {
 629                 dev_err(dev, "DMA mapping error for TX.\n");
 630                 return;
 631         }
 632         desc = dmaengine_prep_slave_sg(chan, sgl, ret,
 633                                         DMA_MEM_TO_DEV, DMA_PREP_INTERRUPT);
 634         if (!desc) {
 635                 dma_unmap_sg(dev, sgl, sport->dma_tx_nents,
 636                              DMA_TO_DEVICE);
 637                 dev_err(dev, "We cannot prepare for the TX slave dma!\n");
 638                 return;
 639         }
 640         desc->callback = imx_uart_dma_tx_callback;
 641         desc->callback_param = sport;
 642
 643         dev_dbg(dev, "TX: prepare to send %lu bytes by DMA.\n",
 644                         uart_circ_chars_pending(xmit));
 645
 646         ucr1 = imx_uart_readl(sport, UCR1);
 647         ucr1 |= UCR1_TXDMAEN;
 648         imx_uart_writel(sport, ucr1, UCR1);
 649
 650         /* fire it */
 651         sport->dma_is_txing = 1;
 652         dmaengine_submit(desc);
 653         dma_async_issue_pending(chan);
 654         return;
 655 }
 656
 657 /* called with port.lock taken and irqs off */
 658 static void imx_uart_start_tx(struct uart_port *port)
 659 {
 660         struct imx_port *sport = (struct imx_port *)port;
 661         u32 ucr1;
 662
 663         if (!sport->port.x_char && uart_circ_empty(&port->state->xmit))
 664                 return;
 665
 666         /*
 667          * We cannot simply do nothing here if sport->tx_state == SEND already
 668          * because UCR1_TXMPTYEN might already have been cleared in
 669          * imx_uart_stop_tx(), but tx_state is still SEND.
 670          */
 671
 672         if (port->rs485.flags & SER_RS485_ENABLED) {
 673                 if (sport->tx_state == OFF) {
 674                         u32 ucr2 = imx_uart_readl(sport, UCR2);
 675                         if (port->rs485.flags & SER_RS485_RTS_ON_SEND)
 676                                 imx_uart_rts_active(sport, &ucr2);
 677                         else
 678                                 imx_uart_rts_inactive(sport, &ucr2);
 679                         imx_uart_writel(sport, ucr2, UCR2);
 680
 681                         if (!(port->rs485.flags & SER_RS485_RX_DURING_TX) &&
 682                             !port->rs485_rx_during_tx_gpio)
 683                                 imx_uart_stop_rx(port);
 684
 685                         sport->tx_state = WAIT_AFTER_RTS;
 686
 687                         if (port->rs485.delay_rts_before_send > 0) {
 688                                 start_hrtimer_ms(&sport->trigger_start_tx,
 689                                          port->rs485.delay_rts_before_send);
 690                                 return;
 691                         }
 692
 693                         /* continue without any delay */
 694                 }
 695
 696                 if (sport->tx_state == WAIT_AFTER_SEND
 697                     || sport->tx_state == WAIT_AFTER_RTS) {
 698
 699                         hrtimer_try_to_cancel(&sport->trigger_stop_tx);
 700
 701                         /*
 702                          * Enable transmitter and shifter empty irq only if DMA
 703                          * is off.  In the DMA case this is done in the
 704                          * tx-callback.
 705                          */
 706                         if (!sport->dma_is_enabled) {
 707                                 u32 ucr4 = imx_uart_readl(sport, UCR4);
 708                                 ucr4 |= UCR4_TCEN;
 709                                 imx_uart_writel(sport, ucr4, UCR4);
 710                         }
 711
 712                         sport->tx_state = SEND;
 713                 }
 714         } else {
 715                 sport->tx_state = SEND;
 716         }
 717
 718         if (!sport->dma_is_enabled) {
 719                 ucr1 = imx_uart_readl(sport, UCR1);
 720                 imx_uart_writel(sport, ucr1 | UCR1_TRDYEN, UCR1);
 721         }
 722
 723         if (sport->dma_is_enabled) {
 724                 if (sport->port.x_char) {
 725                         /* We have X-char to send, so enable TX IRQ and
 726                          * disable TX DMA to let TX interrupt to send X-char */
 727                         ucr1 = imx_uart_readl(sport, UCR1);
 728                         ucr1 &= ~UCR1_TXDMAEN;
 729                         ucr1 |= UCR1_TRDYEN;
 730                         imx_uart_writel(sport, ucr1, UCR1);
 731                         return;
 732                 }
 733
 734                 if (!uart_circ_empty(&port->state->xmit) &&
 735                     !uart_tx_stopped(port))
 736                         imx_uart_dma_tx(sport);
 737                 return;
 738         }
 739 }
 740
 741 static irqreturn_t __imx_uart_rtsint(int irq, void *dev_id)
 742 {
 743         struct imx_port *sport = dev_id;
 744         u32 usr1;
 745
 746         imx_uart_writel(sport, USR1_RTSD, USR1);
 747         usr1 = imx_uart_readl(sport, USR1) & USR1_RTSS;
 748         uart_handle_cts_change(&sport->port, usr1);
 749         wake_up_interruptible(&sport->port.state->port.delta_msr_wait);
 750
 751         return IRQ_HANDLED;
 752 }
 753
 754 static irqreturn_t imx_uart_rtsint(int irq, void *dev_id)
 755 {
 756         struct imx_port *sport = dev_id;
 757         irqreturn_t ret;
 758
 759         spin_lock(&sport->port.lock);
 760
 761         ret = __imx_uart_rtsint(irq, dev_id);
 762
 763         spin_unlock(&sport->port.lock);
 764
 765         return ret;
 766 }
 767
 768 static irqreturn_t imx_uart_txint(int irq, void *dev_id)
 769 {
 770         struct imx_port *sport = dev_id;
 771
 772         spin_lock(&sport->port.lock);
 773         imx_uart_transmit_buffer(sport);
 774         spin_unlock(&sport->port.lock);
 775         return IRQ_HANDLED;
 776 }
 777
 778 /* Check if hardware Rx flood is in progress, and issue soft reset to stop it.
 779  * This is to be called from Rx ISRs only when some bytes were actually
 780  * received.
 781  *
 782  * A way to reproduce the flood (checked on iMX6SX) is: open iMX UART at 9600
 783  * 8N1, and from external source send 0xf0 char at 115200 8N1. In about 90% of
 784  * cases this starts a flood of "receiving" of 0xff characters by the iMX6 UART
 785  * that is terminated by any activity on RxD line, or could be stopped by
 786  * issuing soft reset to the UART (just stop/start of RX does not help). Note
 787  * that what we do here is sending isolated start bit about 2.4 times shorter
 788  * than it is to be on UART configured baud rate.
 789  */
 790 static void imx_uart_check_flood(struct imx_port *sport, u32 usr2)
 791 {
 792         /* To detect hardware 0xff flood we monitor RxD line between RX
 793          * interrupts to isolate "receiving" of char(s) with no activity
 794          * on RxD line, that'd never happen on actual data transfers.
 795          *
 796          * We use USR2_WAKE bit to check for activity on RxD line, but we have a
 797          * race here if we clear USR2_WAKE when receiving of a char is in
 798          * progress, so we might get RX interrupt later with USR2_WAKE bit
 799          * cleared. Note though that as we don't try to clear USR2_WAKE when we
 800          * detected no activity, this race may hide actual activity only once.
 801          *
 802          * Yet another case where receive interrupt may occur without RxD
 803          * activity is expiration of aging timer, so we consider this as well.
 804          *
 805          * We use 'idle_counter' to ensure that we got at least so many RX
 806          * interrupts without any detected activity on RxD line. 2 cases
 807          * described plus 1 to be on the safe side gives us a margin of 3,
 808          * below. In practice I was not able to produce a false positive to
 809          * induce soft reset at regular data transfers even using 1 as the
 810          * margin, so 3 is actually very strong.
 811          *
 812          * We count interrupts, not chars in 'idle-counter' for simplicity.
 813          */
 814
 815         if (usr2 & USR2_WAKE) {
 816                 imx_uart_writel(sport, USR2_WAKE, USR2);
 817                 sport->idle_counter = 0;
 818         } else if (++sport->idle_counter > 3) {
 819                 dev_warn(sport->port.dev, "RX flood detected: soft reset.");
 820                 imx_uart_soft_reset(sport); /* also clears 'sport->idle_counter' */
 821         }
 822 }
 823
 824 static irqreturn_t __imx_uart_rxint(int irq, void *dev_id)
 825 {
 826         struct imx_port *sport = dev_id;
 827         struct tty_port *port = &sport->port.state->port;
 828         u32 usr2, rx;
 829
 830         /* If we received something, check for 0xff flood */
 831         usr2 = imx_uart_readl(sport, USR2);
 832         if (usr2 & USR2_RDR)
 833                 imx_uart_check_flood(sport, usr2);
 834
 835         while ((rx = imx_uart_readl(sport, URXD0)) & URXD_CHARRDY) {
 836                 unsigned int flg = TTY_NORMAL;
 837                 sport->port.icount.rx++;
 838
 839                 if (unlikely(rx & URXD_ERR)) {
 840                         if (rx & URXD_BRK) {
 841                                 sport->port.icount.brk++;
 842                                 if (uart_handle_break(&sport->port))
 843                                         continue;
 844                         }
 845                         else if (rx & URXD_PRERR)
 846                                 sport->port.icount.parity++;
 847                         else if (rx & URXD_FRMERR)
 848                                 sport->port.icount.frame++;
 849                         if (rx & URXD_OVRRUN)
 850                                 sport->port.icount.overrun++;
 851
 852                         if (rx & sport->port.ignore_status_mask)
 853                                 continue;
 854
 855                         rx &= (sport->port.read_status_mask | 0xFF);
 856
 857                         if (rx & URXD_BRK)
 858                                 flg = TTY_BREAK;
 859                         else if (rx & URXD_PRERR)
 860                                 flg = TTY_PARITY;
 861                         else if (rx & URXD_FRMERR)
 862                                 flg = TTY_FRAME;
 863                         if (rx & URXD_OVRRUN)
 864                                 flg = TTY_OVERRUN;
 865
 866                         sport->port.sysrq = 0;
 867                 } else if (uart_handle_sysrq_char(&sport->port, (unsigned char)rx)) {
 868                         continue;
 869                 }
 870
 871                 if (sport->port.ignore_status_mask & URXD_DUMMY_READ)
 872                         continue;
 873
 874                 if (tty_insert_flip_char(port, rx, flg) == 0)
 875                         sport->port.icount.buf_overrun++;
 876         }
 877
 878         tty_flip_buffer_push(port);
 879
 880         return IRQ_HANDLED;
 881 }
 882
 883 static irqreturn_t imx_uart_rxint(int irq, void *dev_id)
 884 {
 885         struct imx_port *sport = dev_id;
 886         irqreturn_t ret;
 887
 888         spin_lock(&sport->port.lock);
 889
 890         ret = __imx_uart_rxint(irq, dev_id);
 891
 892         spin_unlock(&sport->port.lock);
 893
 894         return ret;
 895 }
 896
 897 static void imx_uart_clear_rx_errors(struct imx_port *sport);
 898
 899 /*
 900  * We have a modem side uart, so the meanings of RTS and CTS are inverted.
 901  */
 902 static unsigned int imx_uart_get_hwmctrl(struct imx_port *sport)
 903 {
 904         unsigned int tmp = TIOCM_DSR;
 905         unsigned usr1 = imx_uart_readl(sport, USR1);
 906         unsigned usr2 = imx_uart_readl(sport, USR2);
 907
 908         if (usr1 & USR1_RTSS)
 909                 tmp |= TIOCM_CTS;
 910
 911         /* in DCE mode DCDIN is always 0 */
 912         if (!(usr2 & USR2_DCDIN))
 913                 tmp |= TIOCM_CAR;
 914
 915         if (sport->dte_mode)
 916                 if (!(imx_uart_readl(sport, USR2) & USR2_RIIN))
 917                         tmp |= TIOCM_RI;
 918
 919         return tmp;
 920 }
 921
 922 /*
 923  * Handle any change of modem status signal since we were last called.
 924  */
 925 static void imx_uart_mctrl_check(struct imx_port *sport)
 926 {
 927         unsigned int status, changed;
 928
 929         status = imx_uart_get_hwmctrl(sport);
 930         changed = status ^ sport->old_status;
 931
 932         if (changed == 0)
 933                 return;
 934
 935         sport->old_status = status;
 936
 937         if (changed & TIOCM_RI && status & TIOCM_RI)
 938                 sport->port.icount.rng++;
 939         if (changed & TIOCM_DSR)
 940                 sport->port.icount.dsr++;
 941         if (changed & TIOCM_CAR)
 942                 uart_handle_dcd_change(&sport->port, status & TIOCM_CAR);
 943         if (changed & TIOCM_CTS)
 944                 uart_handle_cts_change(&sport->port, status & TIOCM_CTS);
 945
 946         wake_up_interruptible(&sport->port.state->port.delta_msr_wait);
 947 }
 948
 949 static irqreturn_t imx_uart_int(int irq, void *dev_id)
 950 {
 951         struct imx_port *sport = dev_id;
 952         unsigned int usr1, usr2, ucr1, ucr2, ucr3, ucr4;
 953         irqreturn_t ret = IRQ_NONE;
 954
 955         spin_lock(&sport->port.lock);
 956
 957         usr1 = imx_uart_readl(sport, USR1);
 958         usr2 = imx_uart_readl(sport, USR2);
 959         ucr1 = imx_uart_readl(sport, UCR1);
 960         ucr2 = imx_uart_readl(sport, UCR2);
 961         ucr3 = imx_uart_readl(sport, UCR3);
 962         ucr4 = imx_uart_readl(sport, UCR4);
 963
 964         /*
 965          * Even if a condition is true that can trigger an irq only handle it if
 966          * the respective irq source is enabled. This prevents some undesired
 967          * actions, for example if a character that sits in the RX FIFO and that
 968          * should be fetched via DMA is tried to be fetched using PIO. Or the
 969          * receiver is currently off and so reading from URXD0 results in an
 970          * exception. So just mask the (raw) status bits for disabled irqs.
 971          */
 972         if ((ucr1 & UCR1_RRDYEN) == 0)
 973                 usr1 &= ~USR1_RRDY;
 974         if ((ucr2 & UCR2_ATEN) == 0)
 975                 usr1 &= ~USR1_AGTIM;
 976         if ((ucr1 & UCR1_TRDYEN) == 0)
 977                 usr1 &= ~USR1_TRDY;
 978         if ((ucr4 & UCR4_TCEN) == 0)
 979                 usr2 &= ~USR2_TXDC;
 980         if ((ucr3 & UCR3_DTRDEN) == 0)
 981                 usr1 &= ~USR1_DTRD;
 982         if ((ucr1 & UCR1_RTSDEN) == 0)
 983                 usr1 &= ~USR1_RTSD;
 984         if ((ucr3 & UCR3_AWAKEN) == 0)
 985                 usr1 &= ~USR1_AWAKE;
 986         if ((ucr4 & UCR4_OREN) == 0)
 987                 usr2 &= ~USR2_ORE;
 988
 989         if (usr1 & (USR1_RRDY | USR1_AGTIM)) {
 990                 imx_uart_writel(sport, USR1_AGTIM, USR1);
 991
 992                 __imx_uart_rxint(irq, dev_id);
 993                 ret = IRQ_HANDLED;
 994         }
 995
 996         if ((usr1 & USR1_TRDY) || (usr2 & USR2_TXDC)) {
 997                 imx_uart_transmit_buffer(sport);
 998                 ret = IRQ_HANDLED;
 999         }
1000
1001         if (usr1 & USR1_DTRD) {
1002                 imx_uart_writel(sport, USR1_DTRD, USR1);
1003
1004                 imx_uart_mctrl_check(sport);
1005
1006                 ret = IRQ_HANDLED;
1007         }
1008
1009         if (usr1 & USR1_RTSD) {
1010                 __imx_uart_rtsint(irq, dev_id);
1011                 ret = IRQ_HANDLED;
1012         }
1013
1014         if (usr1 & USR1_AWAKE) {
1015                 imx_uart_writel(sport, USR1_AWAKE, USR1);
1016                 ret = IRQ_HANDLED;
1017         }
1018
1019         if (usr2 & USR2_ORE) {
1020                 sport->port.icount.overrun++;
1021                 imx_uart_writel(sport, USR2_ORE, USR2);
1022                 ret = IRQ_HANDLED;
1023         }
1024
1025         spin_unlock(&sport->port.lock);
1026
1027         return ret;
1028 }
1029
1030 /*
1031  * Return TIOCSER_TEMT when transmitter is not busy.
1032  */
1033 static unsigned int imx_uart_tx_empty(struct uart_port *port)
1034 {
1035         struct imx_port *sport = (struct imx_port *)port;
1036         unsigned int ret;
1037
1038         ret = (imx_uart_readl(sport, USR2) & USR2_TXDC) ?  TIOCSER_TEMT : 0;
1039
1040         /* If the TX DMA is working, return 0. */
1041         if (sport->dma_is_txing)
1042                 ret = 0;
1043
1044         return ret;
1045 }
1046
1047 /* called with port.lock taken and irqs off */
1048 static unsigned int imx_uart_get_mctrl(struct uart_port *port)
1049 {
1050         struct imx_port *sport = (struct imx_port *)port;
1051         unsigned int ret = imx_uart_get_hwmctrl(sport);
1052
1053         mctrl_gpio_get(sport->gpios, &ret);
1054
1055         return ret;
1056 }
1057
1058 /* called with port.lock taken and irqs off */
1059 static void imx_uart_set_mctrl(struct uart_port *port, unsigned int mctrl)
1060 {
1061         struct imx_port *sport = (struct imx_port *)port;
1062         u32 ucr3, uts;
1063
1064         if (!(port->rs485.flags & SER_RS485_ENABLED)) {
1065                 u32 ucr2;
1066
1067                 /*
1068                  * Turn off autoRTS if RTS is lowered and restore autoRTS
1069                  * setting if RTS is raised.
1070                  */
1071                 ucr2 = imx_uart_readl(sport, UCR2);
1072                 ucr2 &= ~(UCR2_CTS | UCR2_CTSC);
1073                 if (mctrl & TIOCM_RTS) {
1074                         ucr2 |= UCR2_CTS;
1075                         /*
1076                          * UCR2_IRTS is unset if and only if the port is
1077                          * configured for CRTSCTS, so we use inverted UCR2_IRTS
1078                          * to get the state to restore to.
1079                          */
1080                         if (!(ucr2 & UCR2_IRTS))
1081                                 ucr2 |= UCR2_CTSC;
1082                 }
1083                 imx_uart_writel(sport, ucr2, UCR2);
1084         }
1085
1086         ucr3 = imx_uart_readl(sport, UCR3) & ~UCR3_DSR;
1087         if (!(mctrl & TIOCM_DTR))
1088                 ucr3 |= UCR3_DSR;
1089         imx_uart_writel(sport, ucr3, UCR3);
1090
1091         uts = imx_uart_readl(sport, imx_uart_uts_reg(sport)) & ~UTS_LOOP;
1092         if (mctrl & TIOCM_LOOP)
1093                 uts |= UTS_LOOP;
1094         imx_uart_writel(sport, uts, imx_uart_uts_reg(sport));
1095
1096         mctrl_gpio_set(sport->gpios, mctrl);
1097 }
1098
1099 /*
1100  * Interrupts always disabled.
1101  */
1102 static void imx_uart_break_ctl(struct uart_port *port, int break_state)
1103 {
1104         struct imx_port *sport = (struct imx_port *)port;
1105         unsigned long flags;
1106         u32 ucr1;
1107
1108         spin_lock_irqsave(&sport->port.lock, flags);
1109
1110         ucr1 = imx_uart_readl(sport, UCR1) & ~UCR1_SNDBRK;
1111
1112         if (break_state != 0)
1113                 ucr1 |= UCR1_SNDBRK;
1114
1115         imx_uart_writel(sport, ucr1, UCR1);
1116
1117         spin_unlock_irqrestore(&sport->port.lock, flags);
1118 }
1119
1120 /*
1121  * This is our per-port timeout handler, for checking the
1122  * modem status signals.
1123  */
1124 static void imx_uart_timeout(struct timer_list *t)
1125 {
1126         struct imx_port *sport = from_timer(sport, t, timer);
1127         unsigned long flags;
1128
1129         if (sport->port.state) {
1130                 spin_lock_irqsave(&sport->port.lock, flags);
1131                 imx_uart_mctrl_check(sport);
1132                 spin_unlock_irqrestore(&sport->port.lock, flags);
1133
1134                 mod_timer(&sport->timer, jiffies + MCTRL_TIMEOUT);
1135         }
1136 }
1137
1138 /*
1139  * There are two kinds of RX DMA interrupts(such as in the MX6Q):
1140  *   [1] the RX DMA buffer is full.
1141  *   [2] the aging timer expires
1142  *
1143  * Condition [2] is triggered when a character has been sitting in the FIFO
1144  * for at least 8 byte durations.
1145  */
1146 static void imx_uart_dma_rx_callback(void *data)
1147 {
1148         struct imx_port *sport = data;
1149         struct dma_chan *chan = sport->dma_chan_rx;
1150         struct scatterlist *sgl = &sport->rx_sgl;
1151         struct tty_port *port = &sport->port.state->port;
1152         struct dma_tx_state state;
1153         struct circ_buf *rx_ring = &sport->rx_ring;
1154         enum dma_status status;
1155         unsigned int w_bytes = 0;
1156         unsigned int r_bytes;
1157         unsigned int bd_size;
1158
1159         status = dmaengine_tx_status(chan, sport->rx_cookie, &state);
1160
1161         if (status == DMA_ERROR) {
1162                 spin_lock(&sport->port.lock);
1163                 imx_uart_clear_rx_errors(sport);
1164                 spin_unlock(&sport->port.lock);
1165                 return;
1166         }
1167
1168         /*
1169          * The state-residue variable represents the empty space
1170          * relative to the entire buffer. Taking this in consideration
1171          * the head is always calculated base on the buffer total
1172          * length - DMA transaction residue. The UART script from the
1173          * SDMA firmware will jump to the next buffer descriptor,
1174          * once a DMA transaction if finalized (IMX53 RM - A.4.1.2.4).
1175          * Taking this in consideration the tail is always at the
1176          * beginning of the buffer descriptor that contains the head.
1177          */
1178
1179         /* Calculate the head */
1180         rx_ring->head = sg_dma_len(sgl) - state.residue;
1181
1182         /* Calculate the tail. */
1183         bd_size = sg_dma_len(sgl) / sport->rx_periods;
1184         rx_ring->tail = ((rx_ring->head-1) / bd_size) * bd_size;
1185
1186         if (rx_ring->head <= sg_dma_len(sgl) &&
1187             rx_ring->head > rx_ring->tail) {
1188
1189                 /* Move data from tail to head */
1190                 r_bytes = rx_ring->head - rx_ring->tail;
1191
1192                 /* If we received something, check for 0xff flood */
1193                 spin_lock(&sport->port.lock);
1194                 imx_uart_check_flood(sport, imx_uart_readl(sport, USR2));
1195                 spin_unlock(&sport->port.lock);
1196
1197                 if (!(sport->port.ignore_status_mask & URXD_DUMMY_READ)) {
1198
1199                         /* CPU claims ownership of RX DMA buffer */
1200                         dma_sync_sg_for_cpu(sport->port.dev, sgl, 1,
1201                                             DMA_FROM_DEVICE);
1202
1203                         w_bytes = tty_insert_flip_string(port,
1204                                                          sport->rx_buf + rx_ring->tail, r_bytes);
1205
1206                         /* UART retrieves ownership of RX DMA buffer */
1207                         dma_sync_sg_for_device(sport->port.dev, sgl, 1,
1208                                                DMA_FROM_DEVICE);
1209
1210                         if (w_bytes != r_bytes)
1211                                 sport->port.icount.buf_overrun++;
1212
1213                         sport->port.icount.rx += w_bytes;
1214                 }
1215         } else  {
1216                 WARN_ON(rx_ring->head > sg_dma_len(sgl));
1217                 WARN_ON(rx_ring->head <= rx_ring->tail);
1218         }
1219
1220         if (w_bytes) {
1221                 tty_flip_buffer_push(port);
1222                 dev_dbg(sport->port.dev, "We get %d bytes.\n", w_bytes);
1223         }
1224 }
1225
1226 static int imx_uart_start_rx_dma(struct imx_port *sport)
1227 {
1228         struct scatterlist *sgl = &sport->rx_sgl;
1229         struct dma_chan *chan = sport->dma_chan_rx;
1230         struct device *dev = sport->port.dev;
1231         struct dma_async_tx_descriptor *desc;
1232         int ret;
1233
1234         sport->rx_ring.head = 0;
1235         sport->rx_ring.tail = 0;
1236
1237         sg_init_one(sgl, sport->rx_buf, sport->rx_buf_size);
1238         ret = dma_map_sg(dev, sgl, 1, DMA_FROM_DEVICE);
1239         if (ret == 0) {
1240                 dev_err(dev, "DMA mapping error for RX.\n");
1241                 return -EINVAL;
1242         }
1243
1244         desc = dmaengine_prep_dma_cyclic(chan, sg_dma_address(sgl),
1245                 sg_dma_len(sgl), sg_dma_len(sgl) / sport->rx_periods,
1246                 DMA_DEV_TO_MEM, DMA_PREP_INTERRUPT);
1247
1248         if (!desc) {
1249                 dma_unmap_sg(dev, sgl, 1, DMA_FROM_DEVICE);
1250                 dev_err(dev, "We cannot prepare for the RX slave dma!\n");
1251                 return -EINVAL;
1252         }
1253         desc->callback = imx_uart_dma_rx_callback;
1254         desc->callback_param = sport;
1255
1256         dev_dbg(dev, "RX: prepare for the DMA.\n");
1257         sport->dma_is_rxing = 1;
1258         sport->rx_cookie = dmaengine_submit(desc);
1259         dma_async_issue_pending(chan);
1260         return 0;
1261 }
1262
1263 static void imx_uart_clear_rx_errors(struct imx_port *sport)
1264 {
1265         struct tty_port *port = &sport->port.state->port;
1266         u32 usr1, usr2;
1267
1268         usr1 = imx_uart_readl(sport, USR1);
1269         usr2 = imx_uart_readl(sport, USR2);
1270
1271         if (usr2 & USR2_BRCD) {
1272                 sport->port.icount.brk++;
1273                 imx_uart_writel(sport, USR2_BRCD, USR2);
1274                 uart_handle_break(&sport->port);
1275                 if (tty_insert_flip_char(port, 0, TTY_BREAK) == 0)
1276                         sport->port.icount.buf_overrun++;
1277                 tty_flip_buffer_push(port);
1278         } else {
1279                 if (usr1 & USR1_FRAMERR) {
1280                         sport->port.icount.frame++;
1281                         imx_uart_writel(sport, USR1_FRAMERR, USR1);
1282                 } else if (usr1 & USR1_PARITYERR) {
1283                         sport->port.icount.parity++;
1284                         imx_uart_writel(sport, USR1_PARITYERR, USR1);
1285                 }
1286         }
1287
1288         if (usr2 & USR2_ORE) {
1289                 sport->port.icount.overrun++;
1290                 imx_uart_writel(sport, USR2_ORE, USR2);
1291         }
1292
1293         sport->idle_counter = 0;
1294
1295 }
1296
1297 #define TXTL_DEFAULT 2 /* reset default */
1298 #define RXTL_DEFAULT 8 /* 8 characters or aging timer */
1299 #define TXTL_DMA 8 /* DMA burst setting */
1300 #define RXTL_DMA 9 /* DMA burst setting */
1301
1302 static void imx_uart_setup_ufcr(struct imx_port *sport,
1303                                 unsigned char txwl, unsigned char rxwl)
1304 {
1305         unsigned int val;
1306
1307         /* set receiver / transmitter trigger level */
1308         val = imx_uart_readl(sport, UFCR) & (UFCR_RFDIV | UFCR_DCEDTE);
1309         val |= txwl << UFCR_TXTL_SHF | rxwl;
1310         imx_uart_writel(sport, val, UFCR);
1311 }
1312
1313 static void imx_uart_dma_exit(struct imx_port *sport)
1314 {
1315         if (sport->dma_chan_rx) {
1316                 dmaengine_terminate_sync(sport->dma_chan_rx);
1317                 dma_release_channel(sport->dma_chan_rx);
1318                 sport->dma_chan_rx = NULL;
1319                 sport->rx_cookie = -EINVAL;
1320                 kfree(sport->rx_buf);
1321                 sport->rx_buf = NULL;
1322         }
1323
1324         if (sport->dma_chan_tx) {
1325                 dmaengine_terminate_sync(sport->dma_chan_tx);
1326                 dma_release_channel(sport->dma_chan_tx);
1327                 sport->dma_chan_tx = NULL;
1328         }
1329 }
1330
1331 static int imx_uart_dma_init(struct imx_port *sport)
1332 {
1333         struct dma_slave_config slave_config = {};
1334         struct device *dev = sport->port.dev;
1335         int ret;
1336
1337         /* Prepare for RX : */
1338         sport->dma_chan_rx = dma_request_slave_channel(dev, "rx");
1339         if (!sport->dma_chan_rx) {
1340                 dev_dbg(dev, "cannot get the DMA channel.\n");
1341                 ret = -EINVAL;
1342                 goto err;
1343         }
1344
1345         slave_config.direction = DMA_DEV_TO_MEM;
1346         slave_config.src_addr = sport->port.mapbase + URXD0;
1347         slave_config.src_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
1348         /* one byte less than the watermark level to enable the aging timer */
1349         slave_config.src_maxburst = RXTL_DMA - 1;
1350         ret = dmaengine_slave_config(sport->dma_chan_rx, &slave_config);
1351         if (ret) {
1352                 dev_err(dev, "error in RX dma configuration.\n");
1353                 goto err;
1354         }
1355
1356         sport->rx_buf_size = sport->rx_period_length * sport->rx_periods;
1357         sport->rx_buf = kzalloc(sport->rx_buf_size, GFP_KERNEL);
1358         if (!sport->rx_buf) {
1359                 ret = -ENOMEM;
1360                 goto err;
1361         }
1362         sport->rx_ring.buf = sport->rx_buf;
1363
1364         /* Prepare for TX : */
1365         sport->dma_chan_tx = dma_request_slave_channel(dev, "tx");
1366         if (!sport->dma_chan_tx) {
1367                 dev_err(dev, "cannot get the TX DMA channel!\n");
1368                 ret = -EINVAL;
1369                 goto err;
1370         }
1371
1372         slave_config.direction = DMA_MEM_TO_DEV;
1373         slave_config.dst_addr = sport->port.mapbase + URTX0;
1374         slave_config.dst_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
1375         slave_config.dst_maxburst = TXTL_DMA;
1376         ret = dmaengine_slave_config(sport->dma_chan_tx, &slave_config);
1377         if (ret) {
1378                 dev_err(dev, "error in TX dma configuration.");
1379                 goto err;
1380         }
1381
1382         return 0;
1383 err:
1384         imx_uart_dma_exit(sport);
1385         return ret;
1386 }
1387
1388 static void imx_uart_enable_dma(struct imx_port *sport)
1389 {
1390         u32 ucr1;
1391
1392         imx_uart_setup_ufcr(sport, TXTL_DMA, RXTL_DMA);
1393
1394         /* set UCR1 */
1395         ucr1 = imx_uart_readl(sport, UCR1);
1396         ucr1 |= UCR1_RXDMAEN | UCR1_TXDMAEN | UCR1_ATDMAEN;
1397         imx_uart_writel(sport, ucr1, UCR1);
1398
1399         sport->dma_is_enabled = 1;
1400 }
1401
1402 static void imx_uart_disable_dma(struct imx_port *sport)
1403 {
1404         u32 ucr1;
1405
1406         /* clear UCR1 */
1407         ucr1 = imx_uart_readl(sport, UCR1);
1408         ucr1 &= ~(UCR1_RXDMAEN | UCR1_TXDMAEN | UCR1_ATDMAEN);
1409         imx_uart_writel(sport, ucr1, UCR1);
1410
1411         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
1412
1413         sport->dma_is_enabled = 0;
1414 }
1415
1416 /* half the RX buffer size */
1417 #define CTSTL 16
1418
1419 static int imx_uart_startup(struct uart_port *port)
1420 {
1421         struct imx_port *sport = (struct imx_port *)port;
1422         int retval;
1423         unsigned long flags;
1424         int dma_is_inited = 0;
1425         u32 ucr1, ucr2, ucr3, ucr4, uts;
1426
1427         retval = clk_prepare_enable(sport->clk_per);
1428         if (retval)
1429                 return retval;
1430         retval = clk_prepare_enable(sport->clk_ipg);
1431         if (retval) {
1432                 clk_disable_unprepare(sport->clk_per);
1433                 return retval;
1434         }
1435
1436         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
1437
1438         /* disable the DREN bit (Data Ready interrupt enable) before
1439          * requesting IRQs
1440          */
1441         ucr4 = imx_uart_readl(sport, UCR4);
1442
1443         /* set the trigger level for CTS */
1444         ucr4 &= ~(UCR4_CTSTL_MASK << UCR4_CTSTL_SHF);
1445         ucr4 |= CTSTL << UCR4_CTSTL_SHF;
1446
1447         imx_uart_writel(sport, ucr4 & ~UCR4_DREN, UCR4);
1448
1449         /* Can we enable the DMA support? */
1450         if (!uart_console(port) && imx_uart_dma_init(sport) == 0)
1451                 dma_is_inited = 1;
1452
1453         spin_lock_irqsave(&sport->port.lock, flags);
1454
1455         /* Reset fifo's and state machines */
1456         imx_uart_soft_reset(sport);
1457
1458         /*
1459          * Finally, clear and enable interrupts
1460          */
1461         imx_uart_writel(sport, USR1_RTSD | USR1_DTRD, USR1);
1462         imx_uart_writel(sport, USR2_ORE, USR2);
1463
1464         ucr1 = imx_uart_readl(sport, UCR1) & ~UCR1_RRDYEN;
1465         ucr1 |= UCR1_UARTEN;
1466         if (sport->have_rtscts)
1467                 ucr1 |= UCR1_RTSDEN;
1468
1469         imx_uart_writel(sport, ucr1, UCR1);
1470
1471         ucr4 = imx_uart_readl(sport, UCR4) & ~(UCR4_OREN | UCR4_INVR);
1472         if (!dma_is_inited)
1473                 ucr4 |= UCR4_OREN;
1474         if (sport->inverted_rx)
1475                 ucr4 |= UCR4_INVR;
1476         imx_uart_writel(sport, ucr4, UCR4);
1477
1478         ucr3 = imx_uart_readl(sport, UCR3) & ~UCR3_INVT;
1479         /*
1480          * configure tx polarity before enabling tx
1481          */
1482         if (sport->inverted_tx)
1483                 ucr3 |= UCR3_INVT;
1484
1485         if (!imx_uart_is_imx1(sport)) {
1486                 ucr3 |= UCR3_DTRDEN | UCR3_RI | UCR3_DCD;
1487
1488                 if (sport->dte_mode)
1489                         /* disable broken interrupts */
1490                         ucr3 &= ~(UCR3_RI | UCR3_DCD);
1491         }
1492         imx_uart_writel(sport, ucr3, UCR3);
1493
1494         ucr2 = imx_uart_readl(sport, UCR2) & ~UCR2_ATEN;
1495         ucr2 |= (UCR2_RXEN | UCR2_TXEN);
1496         if (!sport->have_rtscts)
1497                 ucr2 |= UCR2_IRTS;
1498         /*
1499          * make sure the edge sensitive RTS-irq is disabled,
1500          * we're using RTSD instead.
1501          */
1502         if (!imx_uart_is_imx1(sport))
1503                 ucr2 &= ~UCR2_RTSEN;
1504         imx_uart_writel(sport, ucr2, UCR2);
1505
1506         /*
1507          * Enable modem status interrupts
1508          */
1509         imx_uart_enable_ms(&sport->port);
1510
1511         if (dma_is_inited) {
1512                 imx_uart_enable_dma(sport);
1513                 imx_uart_start_rx_dma(sport);
1514         } else {
1515                 ucr1 = imx_uart_readl(sport, UCR1);
1516                 ucr1 |= UCR1_RRDYEN;
1517                 imx_uart_writel(sport, ucr1, UCR1);
1518
1519                 ucr2 = imx_uart_readl(sport, UCR2);
1520                 ucr2 |= UCR2_ATEN;
1521                 imx_uart_writel(sport, ucr2, UCR2);
1522         }
1523
1524         /* See SER_RS485_ENABLED/UTS_LOOP comment in imx_uart_probe() */
1525         uts = imx_uart_readl(sport, imx_uart_uts_reg(sport));
1526         uts &= ~UTS_LOOP;
1527         imx_uart_writel(sport, uts, imx_uart_uts_reg(sport));
1528
1529         spin_unlock_irqrestore(&sport->port.lock, flags);
1530
1531         return 0;
1532 }
1533
1534 static void imx_uart_shutdown(struct uart_port *port)
1535 {
1536         struct imx_port *sport = (struct imx_port *)port;
1537         unsigned long flags;
1538         u32 ucr1, ucr2, ucr4, uts;
1539
1540         if (sport->dma_is_enabled) {
1541                 dmaengine_terminate_sync(sport->dma_chan_tx);
1542                 if (sport->dma_is_txing) {
1543                         dma_unmap_sg(sport->port.dev, &sport->tx_sgl[0],
1544                                      sport->dma_tx_nents, DMA_TO_DEVICE);
1545                         sport->dma_is_txing = 0;
1546                 }
1547                 dmaengine_terminate_sync(sport->dma_chan_rx);
1548                 if (sport->dma_is_rxing) {
1549                         dma_unmap_sg(sport->port.dev, &sport->rx_sgl,
1550                                      1, DMA_FROM_DEVICE);
1551                         sport->dma_is_rxing = 0;
1552                 }
1553
1554                 spin_lock_irqsave(&sport->port.lock, flags);
1555                 imx_uart_stop_tx(port);
1556                 imx_uart_stop_rx(port);
1557                 imx_uart_disable_dma(sport);
1558                 spin_unlock_irqrestore(&sport->port.lock, flags);
1559                 imx_uart_dma_exit(sport);
1560         }
1561
1562         mctrl_gpio_disable_ms(sport->gpios);
1563
1564         spin_lock_irqsave(&sport->port.lock, flags);
1565         ucr2 = imx_uart_readl(sport, UCR2);
1566         ucr2 &= ~(UCR2_TXEN | UCR2_ATEN);
1567         imx_uart_writel(sport, ucr2, UCR2);
1568         spin_unlock_irqrestore(&sport->port.lock, flags);
1569
1570         /*
1571          * Stop our timer.
1572          */
1573         del_timer_sync(&sport->timer);
1574
1575         /*
1576          * Disable all interrupts, port and break condition.
1577          */
1578
1579         spin_lock_irqsave(&sport->port.lock, flags);
1580
1581         ucr1 = imx_uart_readl(sport, UCR1);
1582         ucr1 &= ~(UCR1_TRDYEN | UCR1_RRDYEN | UCR1_RTSDEN | UCR1_RXDMAEN |
1583                   UCR1_ATDMAEN | UCR1_SNDBRK);
1584         /* See SER_RS485_ENABLED/UTS_LOOP comment in imx_uart_probe() */
1585         if (port->rs485.flags & SER_RS485_ENABLED &&
1586             port->rs485.flags & SER_RS485_RTS_ON_SEND &&
1587             sport->have_rtscts && !sport->have_rtsgpio) {
1588                 uts = imx_uart_readl(sport, imx_uart_uts_reg(sport));
1589                 uts |= UTS_LOOP;
1590                 imx_uart_writel(sport, uts, imx_uart_uts_reg(sport));
1591                 ucr1 |= UCR1_UARTEN;
1592         } else {
1593                 ucr1 &= ~UCR1_UARTEN;
1594         }
1595         imx_uart_writel(sport, ucr1, UCR1);
1596
1597         ucr4 = imx_uart_readl(sport, UCR4);
1598         ucr4 &= ~UCR4_TCEN;
1599         imx_uart_writel(sport, ucr4, UCR4);
1600
1601         spin_unlock_irqrestore(&sport->port.lock, flags);
1602
1603         clk_disable_unprepare(sport->clk_per);
1604         clk_disable_unprepare(sport->clk_ipg);
1605 }
1606
1607 /* called with port.lock taken and irqs off */
1608 static void imx_uart_flush_buffer(struct uart_port *port)
1609 {
1610         struct imx_port *sport = (struct imx_port *)port;
1611         struct scatterlist *sgl = &sport->tx_sgl[0];
1612
1613         if (!sport->dma_chan_tx)
1614                 return;
1615
1616         sport->tx_bytes = 0;
1617         dmaengine_terminate_all(sport->dma_chan_tx);
1618         if (sport->dma_is_txing) {
1619                 u32 ucr1;
1620
1621                 dma_unmap_sg(sport->port.dev, sgl, sport->dma_tx_nents,
1622                              DMA_TO_DEVICE);
1623                 ucr1 = imx_uart_readl(sport, UCR1);
1624                 ucr1 &= ~UCR1_TXDMAEN;
1625                 imx_uart_writel(sport, ucr1, UCR1);
1626                 sport->dma_is_txing = 0;
1627         }
1628
1629         imx_uart_soft_reset(sport);
1630
1631 }
1632
1633 static void
1634 imx_uart_set_termios(struct uart_port *port, struct ktermios *termios,
1635                      const struct ktermios *old)
1636 {
1637         struct imx_port *sport = (struct imx_port *)port;
1638         unsigned long flags;
1639         u32 ucr2, old_ucr2, ufcr;
1640         unsigned int baud, quot;
1641         unsigned int old_csize = old ? old->c_cflag & CSIZE : CS8;
1642         unsigned long div;
1643         unsigned long num, denom, old_ubir, old_ubmr;
1644         uint64_t tdiv64;
1645
1646         /*
1647          * We only support CS7 and CS8.
1648          */
1649         while ((termios->c_cflag & CSIZE) != CS7 &&
1650                (termios->c_cflag & CSIZE) != CS8) {
1651                 termios->c_cflag &= ~CSIZE;
1652                 termios->c_cflag |= old_csize;
1653                 old_csize = CS8;
1654         }
1655
1656         del_timer_sync(&sport->timer);
1657
1658         /*
1659          * Ask the core to calculate the divisor for us.
1660          */
1661         baud = uart_get_baud_rate(port, termios, old, 50, port->uartclk / 16);
1662         quot = uart_get_divisor(port, baud);
1663
1664         spin_lock_irqsave(&sport->port.lock, flags);
1665
1666         /*
1667          * Read current UCR2 and save it for future use, then clear all the bits
1668          * except those we will or may need to preserve.
1669          */
1670         old_ucr2 = imx_uart_readl(sport, UCR2);
1671         ucr2 = old_ucr2 & (UCR2_TXEN | UCR2_RXEN | UCR2_ATEN | UCR2_CTS);
1672
1673         ucr2 |= UCR2_SRST | UCR2_IRTS;
1674         if ((termios->c_cflag & CSIZE) == CS8)
1675                 ucr2 |= UCR2_WS;
1676
1677         if (!sport->have_rtscts)
1678                 termios->c_cflag &= ~CRTSCTS;
1679
1680         if (port->rs485.flags & SER_RS485_ENABLED) {
1681                 /*
1682                  * RTS is mandatory for rs485 operation, so keep
1683                  * it under manual control and keep transmitter
1684                  * disabled.
1685                  */
1686                 if (port->rs485.flags & SER_RS485_RTS_AFTER_SEND)
1687                         imx_uart_rts_active(sport, &ucr2);
1688                 else
1689                         imx_uart_rts_inactive(sport, &ucr2);
1690
1691         } else if (termios->c_cflag & CRTSCTS) {
1692                 /*
1693                  * Only let receiver control RTS output if we were not requested
1694                  * to have RTS inactive (which then should take precedence).
1695                  */
1696                 if (ucr2 & UCR2_CTS)
1697                         ucr2 |= UCR2_CTSC;
1698         }
1699
1700         if (termios->c_cflag & CRTSCTS)
1701                 ucr2 &= ~UCR2_IRTS;
1702         if (termios->c_cflag & CSTOPB)
1703                 ucr2 |= UCR2_STPB;
1704         if (termios->c_cflag & PARENB) {
1705                 ucr2 |= UCR2_PREN;
1706                 if (termios->c_cflag & PARODD)
1707                         ucr2 |= UCR2_PROE;
1708         }
1709
1710         sport->port.read_status_mask = 0;
1711         if (termios->c_iflag & INPCK)
1712                 sport->port.read_status_mask |= (URXD_FRMERR | URXD_PRERR);
1713         if (termios->c_iflag & (BRKINT | PARMRK))
1714                 sport->port.read_status_mask |= URXD_BRK;
1715
1716         /*
1717          * Characters to ignore
1718          */
1719         sport->port.ignore_status_mask = 0;
1720         if (termios->c_iflag & IGNPAR)
1721                 sport->port.ignore_status_mask |= URXD_PRERR | URXD_FRMERR;
1722         if (termios->c_iflag & IGNBRK) {
1723                 sport->port.ignore_status_mask |= URXD_BRK;
1724                 /*
1725                  * If we're ignoring parity and break indicators,
1726                  * ignore overruns too (for real raw support).
1727                  */
1728                 if (termios->c_iflag & IGNPAR)
1729                         sport->port.ignore_status_mask |= URXD_OVRRUN;
1730         }
1731
1732         if ((termios->c_cflag & CREAD) == 0)
1733                 sport->port.ignore_status_mask |= URXD_DUMMY_READ;
1734
1735         /*
1736          * Update the per-port timeout.
1737          */
1738         uart_update_timeout(port, termios->c_cflag, baud);
1739
1740         /* custom-baudrate handling */
1741         div = sport->port.uartclk / (baud * 16);
1742         if (baud == 38400 && quot != div)
1743                 baud = sport->port.uartclk / (quot * 16);
1744
1745         div = sport->port.uartclk / (baud * 16);
1746         if (div > 7)
1747                 div = 7;
1748         if (!div)
1749                 div = 1;
1750
1751         rational_best_approximation(16 * div * baud, sport->port.uartclk,
1752                 1 << 16, 1 << 16, &num, &denom);
1753
1754         tdiv64 = sport->port.uartclk;
1755         tdiv64 *= num;
1756         do_div(tdiv64, denom * 16 * div);
1757         tty_termios_encode_baud_rate(termios,
1758                                 (speed_t)tdiv64, (speed_t)tdiv64);
1759
1760         num -= 1;
1761         denom -= 1;
1762
1763         ufcr = imx_uart_readl(sport, UFCR);
1764         ufcr = (ufcr & (~UFCR_RFDIV)) | UFCR_RFDIV_REG(div);
1765         imx_uart_writel(sport, ufcr, UFCR);
1766
1767         /*
1768          *  Two registers below should always be written both and in this
1769          *  particular order. One consequence is that we need to check if any of
1770          *  them changes and then update both. We do need the check for change
1771          *  as even writing the same values seem to "restart"
1772          *  transmission/receiving logic in the hardware, that leads to data
1773          *  breakage even when rate doesn't in fact change. E.g., user switches
1774          *  RTS/CTS handshake and suddenly gets broken bytes.
1775          */
1776         old_ubir = imx_uart_readl(sport, UBIR);
1777         old_ubmr = imx_uart_readl(sport, UBMR);
1778         if (old_ubir != num || old_ubmr != denom) {
1779                 imx_uart_writel(sport, num, UBIR);
1780                 imx_uart_writel(sport, denom, UBMR);
1781         }
1782
1783         if (!imx_uart_is_imx1(sport))
1784                 imx_uart_writel(sport, sport->port.uartclk / div / 1000,
1785                                 IMX21_ONEMS);
1786
1787         imx_uart_writel(sport, ucr2, UCR2);
1788
1789         if (UART_ENABLE_MS(&sport->port, termios->c_cflag))
1790                 imx_uart_enable_ms(&sport->port);
1791
1792         spin_unlock_irqrestore(&sport->port.lock, flags);
1793 }
1794
1795 static const char *imx_uart_type(struct uart_port *port)
1796 {
1797         return port->type == PORT_IMX ? "IMX" : NULL;
1798 }
1799
1800 /*
1801  * Configure/autoconfigure the port.
1802  */
1803 static void imx_uart_config_port(struct uart_port *port, int flags)
1804 {
1805         if (flags & UART_CONFIG_TYPE)
1806                 port->type = PORT_IMX;
1807 }
1808
1809 /*
1810  * Verify the new serial_struct (for TIOCSSERIAL).
1811  * The only change we allow are to the flags and type, and
1812  * even then only between PORT_IMX and PORT_UNKNOWN
1813  */
1814 static int
1815 imx_uart_verify_port(struct uart_port *port, struct serial_struct *ser)
1816 {
1817         int ret = 0;
1818
1819         if (ser->type != PORT_UNKNOWN && ser->type != PORT_IMX)
1820                 ret = -EINVAL;
1821         if (port->irq != ser->irq)
1822                 ret = -EINVAL;
1823         if (ser->io_type != UPIO_MEM)
1824                 ret = -EINVAL;
1825         if (port->uartclk / 16 != ser->baud_base)
1826                 ret = -EINVAL;
1827         if (port->mapbase != (unsigned long)ser->iomem_base)
1828                 ret = -EINVAL;
1829         if (port->iobase != ser->port)
1830                 ret = -EINVAL;
1831         if (ser->hub6 != 0)
1832                 ret = -EINVAL;
1833         return ret;
1834 }
1835
1836 #if defined(CONFIG_CONSOLE_POLL)
1837
1838 static int imx_uart_poll_init(struct uart_port *port)
1839 {
1840         struct imx_port *sport = (struct imx_port *)port;
1841         unsigned long flags;
1842         u32 ucr1, ucr2;
1843         int retval;
1844
1845         retval = clk_prepare_enable(sport->clk_ipg);
1846         if (retval)
1847                 return retval;
1848         retval = clk_prepare_enable(sport->clk_per);
1849         if (retval)
1850                 clk_disable_unprepare(sport->clk_ipg);
1851
1852         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
1853
1854         spin_lock_irqsave(&sport->port.lock, flags);
1855
1856         /*
1857          * Be careful about the order of enabling bits here. First enable the
1858          * receiver (UARTEN + RXEN) and only then the corresponding irqs.
1859          * This prevents that a character that already sits in the RX fifo is
1860          * triggering an irq but the try to fetch it from there results in an
1861          * exception because UARTEN or RXEN is still off.
1862          */
1863         ucr1 = imx_uart_readl(sport, UCR1);
1864         ucr2 = imx_uart_readl(sport, UCR2);
1865
1866         if (imx_uart_is_imx1(sport))
1867                 ucr1 |= IMX1_UCR1_UARTCLKEN;
1868
1869         ucr1 |= UCR1_UARTEN;
1870         ucr1 &= ~(UCR1_TRDYEN | UCR1_RTSDEN | UCR1_RRDYEN);
1871
1872         ucr2 |= UCR2_RXEN | UCR2_TXEN;
1873         ucr2 &= ~UCR2_ATEN;
1874
1875         imx_uart_writel(sport, ucr1, UCR1);
1876         imx_uart_writel(sport, ucr2, UCR2);
1877
1878         /* now enable irqs */
1879         imx_uart_writel(sport, ucr1 | UCR1_RRDYEN, UCR1);
1880         imx_uart_writel(sport, ucr2 | UCR2_ATEN, UCR2);
1881
1882         spin_unlock_irqrestore(&sport->port.lock, flags);
1883
1884         return 0;
1885 }
1886
1887 static int imx_uart_poll_get_char(struct uart_port *port)
1888 {
1889         struct imx_port *sport = (struct imx_port *)port;
1890         if (!(imx_uart_readl(sport, USR2) & USR2_RDR))
1891                 return NO_POLL_CHAR;
1892
1893         return imx_uart_readl(sport, URXD0) & URXD_RX_DATA;
1894 }
1895
1896 static void imx_uart_poll_put_char(struct uart_port *port, unsigned char c)
1897 {
1898         struct imx_port *sport = (struct imx_port *)port;
1899         unsigned int status;
1900
1901         /* drain */
1902         do {
1903                 status = imx_uart_readl(sport, USR1);
1904         } while (~status & USR1_TRDY);
1905
1906         /* write */
1907         imx_uart_writel(sport, c, URTX0);
1908
1909         /* flush */
1910         do {
1911                 status = imx_uart_readl(sport, USR2);
1912         } while (~status & USR2_TXDC);
1913 }
1914 #endif
1915
1916 /* called with port.lock taken and irqs off or from .probe without locking */
1917 static int imx_uart_rs485_config(struct uart_port *port, struct ktermios *termios,
1918                                  struct serial_rs485 *rs485conf)
1919 {
1920         struct imx_port *sport = (struct imx_port *)port;
1921         u32 ucr2;
1922
1923         if (rs485conf->flags & SER_RS485_ENABLED) {
1924                 /* Enable receiver if low-active RTS signal is requested */
1925                 if (sport->have_rtscts &&  !sport->have_rtsgpio &&
1926                     !(rs485conf->flags & SER_RS485_RTS_ON_SEND))
1927                         rs485conf->flags |= SER_RS485_RX_DURING_TX;
1928
1929                 /* disable transmitter */
1930                 ucr2 = imx_uart_readl(sport, UCR2);
1931                 if (rs485conf->flags & SER_RS485_RTS_AFTER_SEND)
1932                         imx_uart_rts_active(sport, &ucr2);
1933                 else
1934                         imx_uart_rts_inactive(sport, &ucr2);
1935                 imx_uart_writel(sport, ucr2, UCR2);
1936         }
1937
1938         /* Make sure Rx is enabled in case Tx is active with Rx disabled */
1939         if (!(rs485conf->flags & SER_RS485_ENABLED) ||
1940             rs485conf->flags & SER_RS485_RX_DURING_TX)
1941                 imx_uart_start_rx(port);
1942
1943         if (port->rs485_rx_during_tx_gpio)
1944                 gpiod_set_value_cansleep(port->rs485_rx_during_tx_gpio,
1945                                          !!(rs485conf->flags & SER_RS485_RX_DURING_TX));
1946
1947         return 0;
1948 }
1949
1950 static const struct uart_ops imx_uart_pops = {
1951         .tx_empty       = imx_uart_tx_empty,
1952         .set_mctrl      = imx_uart_set_mctrl,
1953         .get_mctrl      = imx_uart_get_mctrl,
1954         .stop_tx        = imx_uart_stop_tx,
1955         .start_tx       = imx_uart_start_tx,
1956         .stop_rx        = imx_uart_stop_rx,
1957         .enable_ms      = imx_uart_enable_ms,
1958         .break_ctl      = imx_uart_break_ctl,
1959         .startup        = imx_uart_startup,
1960         .shutdown       = imx_uart_shutdown,
1961         .flush_buffer   = imx_uart_flush_buffer,
1962         .set_termios    = imx_uart_set_termios,
1963         .type           = imx_uart_type,
1964         .config_port    = imx_uart_config_port,
1965         .verify_port    = imx_uart_verify_port,
1966 #if defined(CONFIG_CONSOLE_POLL)
1967         .poll_init      = imx_uart_poll_init,
1968         .poll_get_char  = imx_uart_poll_get_char,
1969         .poll_put_char  = imx_uart_poll_put_char,
1970 #endif
1971 };
1972
1973 static struct imx_port *imx_uart_ports[UART_NR];
1974
1975 #if IS_ENABLED(CONFIG_SERIAL_IMX_CONSOLE)
1976 static void imx_uart_console_putchar(struct uart_port *port, unsigned char ch)
1977 {
1978         struct imx_port *sport = (struct imx_port *)port;
1979
1980         while (imx_uart_readl(sport, imx_uart_uts_reg(sport)) & UTS_TXFULL)
1981                 barrier();
1982
1983         imx_uart_writel(sport, ch, URTX0);
1984 }
1985
1986 /*
1987  * Interrupts are disabled on entering
1988  */
1989 static void
1990 imx_uart_console_write(struct console *co, const char *s, unsigned int count)
1991 {
1992         struct imx_port *sport = imx_uart_ports[co->index];
1993         struct imx_port_ucrs old_ucr;
1994         unsigned long flags;
1995         unsigned int ucr1;
1996         int locked = 1;
1997
1998         if (sport->port.sysrq)
1999                 locked = 0;
2000         else if (oops_in_progress)
2001                 locked = spin_trylock_irqsave(&sport->port.lock, flags);
2002         else
2003                 spin_lock_irqsave(&sport->port.lock, flags);
2004
2005         /*
2006          *      First, save UCR1/2/3 and then disable interrupts
2007          */
2008         imx_uart_ucrs_save(sport, &old_ucr);
2009         ucr1 = old_ucr.ucr1;
2010
2011         if (imx_uart_is_imx1(sport))
2012                 ucr1 |= IMX1_UCR1_UARTCLKEN;
2013         ucr1 |= UCR1_UARTEN;
2014         ucr1 &= ~(UCR1_TRDYEN | UCR1_RRDYEN | UCR1_RTSDEN);
2015
2016         imx_uart_writel(sport, ucr1, UCR1);
2017
2018         imx_uart_writel(sport, old_ucr.ucr2 | UCR2_TXEN, UCR2);
2019
2020         uart_console_write(&sport->port, s, count, imx_uart_console_putchar);
2021
2022         /*
2023          *      Finally, wait for transmitter to become empty
2024          *      and restore UCR1/2/3
2025          */
2026         while (!(imx_uart_readl(sport, USR2) & USR2_TXDC));
2027
2028         imx_uart_ucrs_restore(sport, &old_ucr);
2029
2030         if (locked)
2031                 spin_unlock_irqrestore(&sport->port.lock, flags);
2032 }
2033
2034 /*
2035  * If the port was already initialised (eg, by a boot loader),
2036  * try to determine the current setup.
2037  */
2038 static void
2039 imx_uart_console_get_options(struct imx_port *sport, int *baud,
2040                              int *parity, int *bits)
2041 {
2042
2043         if (imx_uart_readl(sport, UCR1) & UCR1_UARTEN) {
2044                 /* ok, the port was enabled */
2045                 unsigned int ucr2, ubir, ubmr, uartclk;
2046                 unsigned int baud_raw;
2047                 unsigned int ucfr_rfdiv;
2048
2049                 ucr2 = imx_uart_readl(sport, UCR2);
2050
2051                 *parity = 'n';
2052                 if (ucr2 & UCR2_PREN) {
2053                         if (ucr2 & UCR2_PROE)
2054                                 *parity = 'o';
2055                         else
2056                                 *parity = 'e';
2057                 }
2058
2059                 if (ucr2 & UCR2_WS)
2060                         *bits = 8;
2061                 else
2062                         *bits = 7;
2063
2064                 ubir = imx_uart_readl(sport, UBIR) & 0xffff;
2065                 ubmr = imx_uart_readl(sport, UBMR) & 0xffff;
2066
2067                 ucfr_rfdiv = (imx_uart_readl(sport, UFCR) & UFCR_RFDIV) >> 7;
2068                 if (ucfr_rfdiv == 6)
2069                         ucfr_rfdiv = 7;
2070                 else
2071                         ucfr_rfdiv = 6 - ucfr_rfdiv;
2072
2073                 uartclk = clk_get_rate(sport->clk_per);
2074                 uartclk /= ucfr_rfdiv;
2075
2076                 {       /*
2077                          * The next code provides exact computation of
2078                          *   baud_raw = round(((uartclk/16) * (ubir + 1)) / (ubmr + 1))
2079                          * without need of float support or long long division,
2080                          * which would be required to prevent 32bit arithmetic overflow
2081                          */
2082                         unsigned int mul = ubir + 1;
2083                         unsigned int div = 16 * (ubmr + 1);
2084                         unsigned int rem = uartclk % div;
2085
2086                         baud_raw = (uartclk / div) * mul;
2087                         baud_raw += (rem * mul + div / 2) / div;
2088                         *baud = (baud_raw + 50) / 100 * 100;
2089                 }
2090
2091                 if (*baud != baud_raw)
2092                         dev_info(sport->port.dev, "Console IMX rounded baud rate from %d to %d\n",
2093                                 baud_raw, *baud);
2094         }
2095 }
2096
2097 static int
2098 imx_uart_console_setup(struct console *co, char *options)
2099 {
2100         struct imx_port *sport;
2101         int baud = 9600;
2102         int bits = 8;
2103         int parity = 'n';
2104         int flow = 'n';
2105         int retval;
2106
2107         /*
2108          * Check whether an invalid uart number has been specified, and
2109          * if so, search for the first available port that does have
2110          * console support.
2111          */
2112         if (co->index == -1 || co->index >= ARRAY_SIZE(imx_uart_ports))
2113                 co->index = 0;
2114         sport = imx_uart_ports[co->index];
2115         if (sport == NULL)
2116                 return -ENODEV;
2117
2118         /* For setting the registers, we only need to enable the ipg clock. */
2119         retval = clk_prepare_enable(sport->clk_ipg);
2120         if (retval)
2121                 goto error_console;
2122
2123         if (options)
2124                 uart_parse_options(options, &baud, &parity, &bits, &flow);
2125         else
2126                 imx_uart_console_get_options(sport, &baud, &parity, &bits);
2127
2128         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
2129
2130         retval = uart_set_options(&sport->port, co, baud, parity, bits, flow);
2131
2132         if (retval) {
2133                 clk_disable_unprepare(sport->clk_ipg);
2134                 goto error_console;
2135         }
2136
2137         retval = clk_prepare_enable(sport->clk_per);
2138         if (retval)
2139                 clk_disable_unprepare(sport->clk_ipg);
2140
2141 error_console:
2142         return retval;
2143 }
2144
2145 static int
2146 imx_uart_console_exit(struct console *co)
2147 {
2148         struct imx_port *sport = imx_uart_ports[co->index];
2149
2150         clk_disable_unprepare(sport->clk_per);
2151         clk_disable_unprepare(sport->clk_ipg);
2152
2153         return 0;
2154 }
2155
2156 static struct uart_driver imx_uart_uart_driver;
2157 static struct console imx_uart_console = {
2158         .name           = DEV_NAME,
2159         .write          = imx_uart_console_write,
2160         .device         = uart_console_device,
2161         .setup          = imx_uart_console_setup,
2162         .exit           = imx_uart_console_exit,
2163         .flags          = CON_PRINTBUFFER,
2164         .index          = -1,
2165         .data           = &imx_uart_uart_driver,
2166 };
2167
2168 #define IMX_CONSOLE     &imx_uart_console
2169
2170 #else
2171 #define IMX_CONSOLE     NULL
2172 #endif
2173
2174 static struct uart_driver imx_uart_uart_driver = {
2175         .owner          = THIS_MODULE,
2176         .driver_name    = DRIVER_NAME,
2177         .dev_name       = DEV_NAME,
2178         .major          = SERIAL_IMX_MAJOR,
2179         .minor          = MINOR_START,
2180         .nr             = ARRAY_SIZE(imx_uart_ports),
2181         .cons           = IMX_CONSOLE,
2182 };
2183
2184 static enum hrtimer_restart imx_trigger_start_tx(struct hrtimer *t)
2185 {
2186         struct imx_port *sport = container_of(t, struct imx_port, trigger_start_tx);
2187         unsigned long flags;
2188
2189         spin_lock_irqsave(&sport->port.lock, flags);
2190         if (sport->tx_state == WAIT_AFTER_RTS)
2191                 imx_uart_start_tx(&sport->port);
2192         spin_unlock_irqrestore(&sport->port.lock, flags);
2193
2194         return HRTIMER_NORESTART;
2195 }
2196
2197 static enum hrtimer_restart imx_trigger_stop_tx(struct hrtimer *t)
2198 {
2199         struct imx_port *sport = container_of(t, struct imx_port, trigger_stop_tx);
2200         unsigned long flags;
2201
2202         spin_lock_irqsave(&sport->port.lock, flags);
2203         if (sport->tx_state == WAIT_AFTER_SEND)
2204                 imx_uart_stop_tx(&sport->port);
2205         spin_unlock_irqrestore(&sport->port.lock, flags);
2206
2207         return HRTIMER_NORESTART;
2208 }
2209
2210 static const struct serial_rs485 imx_no_rs485 = {};     /* No RS485 if no RTS */
2211 static const struct serial_rs485 imx_rs485_supported = {
2212         .flags = SER_RS485_ENABLED | SER_RS485_RTS_ON_SEND | SER_RS485_RTS_AFTER_SEND |
2213                  SER_RS485_RX_DURING_TX,
2214         .delay_rts_before_send = 1,
2215         .delay_rts_after_send = 1,
2216 };
2217
2218 /* Default RX DMA buffer configuration */
2219 #define RX_DMA_PERIODS          16
2220 #define RX_DMA_PERIOD_LEN       (PAGE_SIZE / 4)
2221
2222 static int imx_uart_probe(struct platform_device *pdev)
2223 {
2224         struct device_node *np = pdev->dev.of_node;
2225         struct imx_port *sport;
2226         void __iomem *base;
2227         u32 dma_buf_conf[2];
2228         int ret = 0;
2229         u32 ucr1, ucr2, uts;
2230         struct resource *res;
2231         int txirq, rxirq, rtsirq;
2232
2233         sport = devm_kzalloc(&pdev->dev, sizeof(*sport), GFP_KERNEL);
2234         if (!sport)
2235                 return -ENOMEM;
2236
2237         sport->devdata = of_device_get_match_data(&pdev->dev);
2238
2239         ret = of_alias_get_id(np, "serial");
2240         if (ret < 0) {
2241                 dev_err(&pdev->dev, "failed to get alias id, errno %d\n", ret);
2242                 return ret;
2243         }
2244         sport->port.line = ret;
2245
2246         sport->have_rtscts = of_property_read_bool(np, "uart-has-rtscts") ||
2247                 of_property_read_bool(np, "fsl,uart-has-rtscts"); /* deprecated */
2248
2249         sport->dte_mode = of_property_read_bool(np, "fsl,dte-mode");
2250
2251         sport->have_rtsgpio = of_property_present(np, "rts-gpios");
2252
2253         sport->inverted_tx = of_property_read_bool(np, "fsl,inverted-tx");
2254
2255         sport->inverted_rx = of_property_read_bool(np, "fsl,inverted-rx");
2256
2257         if (!of_property_read_u32_array(np, "fsl,dma-info", dma_buf_conf, 2)) {
2258                 sport->rx_period_length = dma_buf_conf[0];
2259                 sport->rx_periods = dma_buf_conf[1];
2260         } else {
2261                 sport->rx_period_length = RX_DMA_PERIOD_LEN;
2262                 sport->rx_periods = RX_DMA_PERIODS;
2263         }
2264
2265         if (sport->port.line >= ARRAY_SIZE(imx_uart_ports)) {
2266                 dev_err(&pdev->dev, "serial%d out of range\n",
2267                         sport->port.line);
2268                 return -EINVAL;
2269         }
2270
2271         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
2272         base = devm_ioremap_resource(&pdev->dev, res);
2273         if (IS_ERR(base))
2274                 return PTR_ERR(base);
2275
2276         rxirq = platform_get_irq(pdev, 0);
2277         if (rxirq < 0)
2278                 return rxirq;
2279         txirq = platform_get_irq_optional(pdev, 1);
2280         rtsirq = platform_get_irq_optional(pdev, 2);
2281
2282         sport->port.dev = &pdev->dev;
2283         sport->port.mapbase = res->start;
2284         sport->port.membase = base;
2285         sport->port.type = PORT_IMX;
2286         sport->port.iotype = UPIO_MEM;
2287         sport->port.irq = rxirq;
2288         sport->port.fifosize = 32;
2289         sport->port.has_sysrq = IS_ENABLED(CONFIG_SERIAL_IMX_CONSOLE);
2290         sport->port.ops = &imx_uart_pops;
2291         sport->port.rs485_config = imx_uart_rs485_config;
2292         /* RTS is required to control the RS485 transmitter */
2293         if (sport->have_rtscts || sport->have_rtsgpio)
2294                 sport->port.rs485_supported = imx_rs485_supported;
2295         else
2296                 sport->port.rs485_supported = imx_no_rs485;
2297         sport->port.flags = UPF_BOOT_AUTOCONF;
2298         timer_setup(&sport->timer, imx_uart_timeout, 0);
2299
2300         sport->gpios = mctrl_gpio_init(&sport->port, 0);
2301         if (IS_ERR(sport->gpios))
2302                 return PTR_ERR(sport->gpios);
2303
2304         sport->clk_ipg = devm_clk_get(&pdev->dev, "ipg");
2305         if (IS_ERR(sport->clk_ipg)) {
2306                 ret = PTR_ERR(sport->clk_ipg);
2307                 dev_err(&pdev->dev, "failed to get ipg clk: %d\n", ret);
2308                 return ret;
2309         }
2310
2311         sport->clk_per = devm_clk_get(&pdev->dev, "per");
2312         if (IS_ERR(sport->clk_per)) {
2313                 ret = PTR_ERR(sport->clk_per);
2314                 dev_err(&pdev->dev, "failed to get per clk: %d\n", ret);
2315                 return ret;
2316         }
2317
2318         sport->port.uartclk = clk_get_rate(sport->clk_per);
2319
2320         /* For register access, we only need to enable the ipg clock. */
2321         ret = clk_prepare_enable(sport->clk_ipg);
2322         if (ret) {
2323                 dev_err(&pdev->dev, "failed to enable per clk: %d\n", ret);
2324                 return ret;
2325         }
2326
2327         ret = uart_get_rs485_mode(&sport->port);
2328         if (ret) {
2329                 clk_disable_unprepare(sport->clk_ipg);
2330                 return ret;
2331         }
2332
2333         if (sport->port.rs485.flags & SER_RS485_ENABLED &&
2334             (!sport->have_rtscts && !sport->have_rtsgpio))
2335                 dev_err(&pdev->dev, "no RTS control, disabling rs485\n");
2336
2337         /*
2338          * If using the i.MX UART RTS/CTS control then the RTS (CTS_B)
2339          * signal cannot be set low during transmission in case the
2340          * receiver is off (limitation of the i.MX UART IP).
2341          */
2342         if (sport->port.rs485.flags & SER_RS485_ENABLED &&
2343             sport->have_rtscts && !sport->have_rtsgpio &&
2344             (!(sport->port.rs485.flags & SER_RS485_RTS_ON_SEND) &&
2345              !(sport->port.rs485.flags & SER_RS485_RX_DURING_TX)))
2346                 dev_err(&pdev->dev,
2347                         "low-active RTS not possible when receiver is off, enabling receiver\n");
2348
2349         /* Disable interrupts before requesting them */
2350         ucr1 = imx_uart_readl(sport, UCR1);
2351         ucr1 &= ~(UCR1_ADEN | UCR1_TRDYEN | UCR1_IDEN | UCR1_RRDYEN | UCR1_RTSDEN);
2352         imx_uart_writel(sport, ucr1, UCR1);
2353
2354         /* Disable Ageing Timer interrupt */
2355         ucr2 = imx_uart_readl(sport, UCR2);
2356         ucr2 &= ~UCR2_ATEN;
2357         imx_uart_writel(sport, ucr2, UCR2);
2358
2359         /*
2360          * In case RS485 is enabled without GPIO RTS control, the UART IP
2361          * is used to control CTS signal. Keep both the UART and Receiver
2362          * enabled, otherwise the UART IP pulls CTS signal always HIGH no
2363          * matter how the UCR2 CTSC and CTS bits are set. To prevent any
2364          * data from being fed into the RX FIFO, enable loopback mode in
2365          * UTS register, which disconnects the RX path from external RXD
2366          * pin and connects it to the Transceiver, which is disabled, so
2367          * no data can be fed to the RX FIFO that way.
2368          */
2369         if (sport->port.rs485.flags & SER_RS485_ENABLED &&
2370             sport->have_rtscts && !sport->have_rtsgpio) {
2371                 uts = imx_uart_readl(sport, imx_uart_uts_reg(sport));
2372                 uts |= UTS_LOOP;
2373                 imx_uart_writel(sport, uts, imx_uart_uts_reg(sport));
2374
2375                 ucr1 = imx_uart_readl(sport, UCR1);
2376                 ucr1 |= UCR1_UARTEN;
2377                 imx_uart_writel(sport, ucr1, UCR1);
2378
2379                 ucr2 = imx_uart_readl(sport, UCR2);
2380                 ucr2 |= UCR2_RXEN;
2381                 imx_uart_writel(sport, ucr2, UCR2);
2382         }
2383
2384         if (!imx_uart_is_imx1(sport) && sport->dte_mode) {
2385                 /*
2386                  * The DCEDTE bit changes the direction of DSR, DCD, DTR and RI
2387                  * and influences if UCR3_RI and UCR3_DCD changes the level of RI
2388                  * and DCD (when they are outputs) or enables the respective
2389                  * irqs. So set this bit early, i.e. before requesting irqs.
2390                  */
2391                 u32 ufcr = imx_uart_readl(sport, UFCR);
2392                 if (!(ufcr & UFCR_DCEDTE))
2393                         imx_uart_writel(sport, ufcr | UFCR_DCEDTE, UFCR);
2394
2395                 /*
2396                  * Disable UCR3_RI and UCR3_DCD irqs. They are also not
2397                  * enabled later because they cannot be cleared
2398                  * (confirmed on i.MX25) which makes them unusable.
2399                  */
2400                 imx_uart_writel(sport,
2401                                 IMX21_UCR3_RXDMUXSEL | UCR3_ADNIMP | UCR3_DSR,
2402                                 UCR3);
2403
2404         } else {
2405                 u32 ucr3 = UCR3_DSR;
2406                 u32 ufcr = imx_uart_readl(sport, UFCR);
2407                 if (ufcr & UFCR_DCEDTE)
2408                         imx_uart_writel(sport, ufcr & ~UFCR_DCEDTE, UFCR);
2409
2410                 if (!imx_uart_is_imx1(sport))
2411                         ucr3 |= IMX21_UCR3_RXDMUXSEL | UCR3_ADNIMP;
2412                 imx_uart_writel(sport, ucr3, UCR3);
2413         }
2414
2415         clk_disable_unprepare(sport->clk_ipg);
2416
2417         hrtimer_init(&sport->trigger_start_tx, CLOCK_MONOTONIC, HRTIMER_MODE_REL);
2418         hrtimer_init(&sport->trigger_stop_tx, CLOCK_MONOTONIC, HRTIMER_MODE_REL);
2419         sport->trigger_start_tx.function = imx_trigger_start_tx;
2420         sport->trigger_stop_tx.function = imx_trigger_stop_tx;
2421
2422         /*
2423          * Allocate the IRQ(s) i.MX1 has three interrupts whereas later
2424          * chips only have one interrupt.
2425          */
2426         if (txirq > 0) {
2427                 ret = devm_request_irq(&pdev->dev, rxirq, imx_uart_rxint, 0,
2428                                        dev_name(&pdev->dev), sport);
2429                 if (ret) {
2430                         dev_err(&pdev->dev, "failed to request rx irq: %d\n",
2431                                 ret);
2432                         return ret;
2433                 }
2434
2435                 ret = devm_request_irq(&pdev->dev, txirq, imx_uart_txint, 0,
2436                                        dev_name(&pdev->dev), sport);
2437                 if (ret) {
2438                         dev_err(&pdev->dev, "failed to request tx irq: %d\n",
2439                                 ret);
2440                         return ret;
2441                 }
2442
2443                 ret = devm_request_irq(&pdev->dev, rtsirq, imx_uart_rtsint, 0,
2444                                        dev_name(&pdev->dev), sport);
2445                 if (ret) {
2446                         dev_err(&pdev->dev, "failed to request rts irq: %d\n",
2447                                 ret);
2448                         return ret;
2449                 }
2450         } else {
2451                 ret = devm_request_irq(&pdev->dev, rxirq, imx_uart_int, 0,
2452                                        dev_name(&pdev->dev), sport);
2453                 if (ret) {
2454                         dev_err(&pdev->dev, "failed to request irq: %d\n", ret);
2455                         return ret;
2456                 }
2457         }
2458
2459         imx_uart_ports[sport->port.line] = sport;
2460
2461         platform_set_drvdata(pdev, sport);
2462
2463         return uart_add_one_port(&imx_uart_uart_driver, &sport->port);
2464 }
2465
2466 static int imx_uart_remove(struct platform_device *pdev)
2467 {
2468         struct imx_port *sport = platform_get_drvdata(pdev);
2469
2470         return uart_remove_one_port(&imx_uart_uart_driver, &sport->port);
2471 }
2472
2473 static void imx_uart_restore_context(struct imx_port *sport)
2474 {
2475         unsigned long flags;
2476
2477         spin_lock_irqsave(&sport->port.lock, flags);
2478         if (!sport->context_saved) {
2479                 spin_unlock_irqrestore(&sport->port.lock, flags);
2480                 return;
2481         }
2482
2483         imx_uart_writel(sport, sport->saved_reg[4], UFCR);
2484         imx_uart_writel(sport, sport->saved_reg[5], UESC);
2485         imx_uart_writel(sport, sport->saved_reg[6], UTIM);
2486         imx_uart_writel(sport, sport->saved_reg[7], UBIR);
2487         imx_uart_writel(sport, sport->saved_reg[8], UBMR);
2488         imx_uart_writel(sport, sport->saved_reg[9], IMX21_UTS);
2489         imx_uart_writel(sport, sport->saved_reg[0], UCR1);
2490         imx_uart_writel(sport, sport->saved_reg[1] | UCR2_SRST, UCR2);
2491         imx_uart_writel(sport, sport->saved_reg[2], UCR3);
2492         imx_uart_writel(sport, sport->saved_reg[3], UCR4);
2493         sport->context_saved = false;
2494         spin_unlock_irqrestore(&sport->port.lock, flags);
2495 }
2496
2497 static void imx_uart_save_context(struct imx_port *sport)
2498 {
2499         unsigned long flags;
2500
2501         /* Save necessary regs */
2502         spin_lock_irqsave(&sport->port.lock, flags);
2503         sport->saved_reg[0] = imx_uart_readl(sport, UCR1);
2504         sport->saved_reg[1] = imx_uart_readl(sport, UCR2);
2505         sport->saved_reg[2] = imx_uart_readl(sport, UCR3);
2506         sport->saved_reg[3] = imx_uart_readl(sport, UCR4);
2507         sport->saved_reg[4] = imx_uart_readl(sport, UFCR);
2508         sport->saved_reg[5] = imx_uart_readl(sport, UESC);
2509         sport->saved_reg[6] = imx_uart_readl(sport, UTIM);
2510         sport->saved_reg[7] = imx_uart_readl(sport, UBIR);
2511         sport->saved_reg[8] = imx_uart_readl(sport, UBMR);
2512         sport->saved_reg[9] = imx_uart_readl(sport, IMX21_UTS);
2513         sport->context_saved = true;
2514         spin_unlock_irqrestore(&sport->port.lock, flags);
2515 }
2516
2517 static void imx_uart_enable_wakeup(struct imx_port *sport, bool on)
2518 {
2519         u32 ucr3;
2520
2521         ucr3 = imx_uart_readl(sport, UCR3);
2522         if (on) {
2523                 imx_uart_writel(sport, USR1_AWAKE, USR1);
2524                 ucr3 |= UCR3_AWAKEN;
2525         } else {
2526                 ucr3 &= ~UCR3_AWAKEN;
2527         }
2528         imx_uart_writel(sport, ucr3, UCR3);
2529
2530         if (sport->have_rtscts) {
2531                 u32 ucr1 = imx_uart_readl(sport, UCR1);
2532                 if (on) {
2533                         imx_uart_writel(sport, USR1_RTSD, USR1);
2534                         ucr1 |= UCR1_RTSDEN;
2535                 } else {
2536                         ucr1 &= ~UCR1_RTSDEN;
2537                 }
2538                 imx_uart_writel(sport, ucr1, UCR1);
2539         }
2540 }
2541
2542 static int imx_uart_suspend_noirq(struct device *dev)
2543 {
2544         struct imx_port *sport = dev_get_drvdata(dev);
2545
2546         imx_uart_save_context(sport);
2547
2548         clk_disable(sport->clk_ipg);
2549
2550         pinctrl_pm_select_sleep_state(dev);
2551
2552         return 0;
2553 }
2554
2555 static int imx_uart_resume_noirq(struct device *dev)
2556 {
2557         struct imx_port *sport = dev_get_drvdata(dev);
2558         int ret;
2559
2560         pinctrl_pm_select_default_state(dev);
2561
2562         ret = clk_enable(sport->clk_ipg);
2563         if (ret)
2564                 return ret;
2565
2566         imx_uart_restore_context(sport);
2567
2568         return 0;
2569 }
2570
2571 static int imx_uart_suspend(struct device *dev)
2572 {
2573         struct imx_port *sport = dev_get_drvdata(dev);
2574         int ret;
2575
2576         uart_suspend_port(&imx_uart_uart_driver, &sport->port);
2577         disable_irq(sport->port.irq);
2578
2579         ret = clk_prepare_enable(sport->clk_ipg);
2580         if (ret)
2581                 return ret;
2582
2583         /* enable wakeup from i.MX UART */
2584         imx_uart_enable_wakeup(sport, true);
2585
2586         return 0;
2587 }
2588
2589 static int imx_uart_resume(struct device *dev)
2590 {
2591         struct imx_port *sport = dev_get_drvdata(dev);
2592
2593         /* disable wakeup from i.MX UART */
2594         imx_uart_enable_wakeup(sport, false);
2595
2596         uart_resume_port(&imx_uart_uart_driver, &sport->port);
2597         enable_irq(sport->port.irq);
2598
2599         clk_disable_unprepare(sport->clk_ipg);
2600
2601         return 0;
2602 }
2603
2604 static int imx_uart_freeze(struct device *dev)
2605 {
2606         struct imx_port *sport = dev_get_drvdata(dev);
2607
2608         uart_suspend_port(&imx_uart_uart_driver, &sport->port);
2609
2610         return clk_prepare_enable(sport->clk_ipg);
2611 }
2612
2613 static int imx_uart_thaw(struct device *dev)
2614 {
2615         struct imx_port *sport = dev_get_drvdata(dev);
2616
2617         uart_resume_port(&imx_uart_uart_driver, &sport->port);
2618
2619         clk_disable_unprepare(sport->clk_ipg);
2620
2621         return 0;
2622 }
2623
2624 static const struct dev_pm_ops imx_uart_pm_ops = {
2625         .suspend_noirq = imx_uart_suspend_noirq,
2626         .resume_noirq = imx_uart_resume_noirq,
2627         .freeze_noirq = imx_uart_suspend_noirq,
2628         .thaw_noirq = imx_uart_resume_noirq,
2629         .restore_noirq = imx_uart_resume_noirq,
2630         .suspend = imx_uart_suspend,
2631         .resume = imx_uart_resume,
2632         .freeze = imx_uart_freeze,
2633         .thaw = imx_uart_thaw,
2634         .restore = imx_uart_thaw,
2635 };
2636
2637 static struct platform_driver imx_uart_platform_driver = {
2638         .probe = imx_uart_probe,
2639         .remove = imx_uart_remove,
2640
2641         .driver = {
2642                 .name = "imx-uart",
2643                 .of_match_table = imx_uart_dt_ids,
2644                 .pm = &imx_uart_pm_ops,
2645         },
2646 };
2647
2648 static int __init imx_uart_init(void)
2649 {
2650         int ret = uart_register_driver(&imx_uart_uart_driver);
2651
2652         if (ret)
2653                 return ret;
2654
2655         ret = platform_driver_register(&imx_uart_platform_driver);
2656         if (ret != 0)
2657                 uart_unregister_driver(&imx_uart_uart_driver);
2658
2659         return ret;
2660 }
2661
2662 static void __exit imx_uart_exit(void)
2663 {
2664         platform_driver_unregister(&imx_uart_platform_driver);
2665         uart_unregister_driver(&imx_uart_uart_driver);
2666 }
2667
2668 module_init(imx_uart_init);
2669 module_exit(imx_uart_exit);
2670
2671 MODULE_AUTHOR("Sascha Hauer");
2672 MODULE_DESCRIPTION("IMX generic serial port driver");
2673 MODULE_LICENSE("GPL");
2674 MODULE_ALIAS("platform:imx-uart");