drivers/gpu/drm/msm/dsi/dsi_host.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (c) 2015, The Linux Foundation. All rights reserved.
   4  */
   5
   6 #include <linux/clk.h>
   7 #include <linux/delay.h>
   8 #include <linux/dma-mapping.h>
   9 #include <linux/err.h>
  10 #include <linux/gpio/consumer.h>
  11 #include <linux/interrupt.h>
  12 #include <linux/mfd/syscon.h>
  13 #include <linux/of_device.h>
  14 #include <linux/of_graph.h>
  15 #include <linux/of_irq.h>
  16 #include <linux/pinctrl/consumer.h>
  17 #include <linux/pm_opp.h>
  18 #include <linux/regmap.h>
  19 #include <linux/regulator/consumer.h>
  20 #include <linux/spinlock.h>
  21
  22 #include <video/mipi_display.h>
  23
  24 #include "dsi.h"
  25 #include "dsi.xml.h"
  26 #include "sfpb.xml.h"
  27 #include "dsi_cfg.h"
  28 #include "msm_kms.h"
  29 #include "msm_gem.h"
  30 #include "phy/dsi_phy.h"
  31
  32 #define DSI_RESET_TOGGLE_DELAY_MS 20
  33
  34 static int dsi_get_version(const void __iomem *base, u32 *major, u32 *minor)
  35 {
  36         u32 ver;
  37
  38         if (!major || !minor)
  39                 return -EINVAL;
  40
  41         /*
  42          * From DSI6G(v3), addition of a 6G_HW_VERSION register at offset 0
  43          * makes all other registers 4-byte shifted down.
  44          *
  45          * In order to identify between DSI6G(v3) and beyond, and DSIv2 and
  46          * older, we read the DSI_VERSION register without any shift(offset
  47          * 0x1f0). In the case of DSIv2, this hast to be a non-zero value. In
  48          * the case of DSI6G, this has to be zero (the offset points to a
  49          * scratch register which we never touch)
  50          */
  51
  52         ver = msm_readl(base + REG_DSI_VERSION);
  53         if (ver) {
  54                 /* older dsi host, there is no register shift */
  55                 ver = FIELD(ver, DSI_VERSION_MAJOR);
  56                 if (ver <= MSM_DSI_VER_MAJOR_V2) {
  57                         /* old versions */
  58                         *major = ver;
  59                         *minor = 0;
  60                         return 0;
  61                 } else {
  62                         return -EINVAL;
  63                 }
  64         } else {
  65                 /*
  66                  * newer host, offset 0 has 6G_HW_VERSION, the rest of the
  67                  * registers are shifted down, read DSI_VERSION again with
  68                  * the shifted offset
  69                  */
  70                 ver = msm_readl(base + DSI_6G_REG_SHIFT + REG_DSI_VERSION);
  71                 ver = FIELD(ver, DSI_VERSION_MAJOR);
  72                 if (ver == MSM_DSI_VER_MAJOR_6G) {
  73                         /* 6G version */
  74                         *major = ver;
  75                         *minor = msm_readl(base + REG_DSI_6G_HW_VERSION);
  76                         return 0;
  77                 } else {
  78                         return -EINVAL;
  79                 }
  80         }
  81 }
  82
  83 #define DSI_ERR_STATE_ACK                       0x0000
  84 #define DSI_ERR_STATE_TIMEOUT                   0x0001
  85 #define DSI_ERR_STATE_DLN0_PHY                  0x0002
  86 #define DSI_ERR_STATE_FIFO                      0x0004
  87 #define DSI_ERR_STATE_MDP_FIFO_UNDERFLOW        0x0008
  88 #define DSI_ERR_STATE_INTERLEAVE_OP_CONTENTION  0x0010
  89 #define DSI_ERR_STATE_PLL_UNLOCKED              0x0020
  90
  91 #define DSI_CLK_CTRL_ENABLE_CLKS        \
  92                 (DSI_CLK_CTRL_AHBS_HCLK_ON | DSI_CLK_CTRL_AHBM_SCLK_ON | \
  93                 DSI_CLK_CTRL_PCLK_ON | DSI_CLK_CTRL_DSICLK_ON | \
  94                 DSI_CLK_CTRL_BYTECLK_ON | DSI_CLK_CTRL_ESCCLK_ON | \
  95                 DSI_CLK_CTRL_FORCE_ON_DYN_AHBM_HCLK)
  96
  97 struct msm_dsi_host {
  98         struct mipi_dsi_host base;
  99
 100         struct platform_device *pdev;
 101         struct drm_device *dev;
 102
 103         int id;
 104
 105         void __iomem *ctrl_base;
 106         phys_addr_t ctrl_size;
 107         struct regulator_bulk_data supplies[DSI_DEV_REGULATOR_MAX];
 108
 109         int num_bus_clks;
 110         struct clk_bulk_data bus_clks[DSI_BUS_CLK_MAX];
 111
 112         struct clk *byte_clk;
 113         struct clk *esc_clk;
 114         struct clk *pixel_clk;
 115         struct clk *byte_clk_src;
 116         struct clk *pixel_clk_src;
 117         struct clk *byte_intf_clk;
 118
 119         unsigned long byte_clk_rate;
 120         unsigned long pixel_clk_rate;
 121         unsigned long esc_clk_rate;
 122
 123         /* DSI v2 specific clocks */
 124         struct clk *src_clk;
 125         struct clk *esc_clk_src;
 126         struct clk *dsi_clk_src;
 127
 128         unsigned long src_clk_rate;
 129
 130         struct gpio_desc *disp_en_gpio;
 131         struct gpio_desc *te_gpio;
 132
 133         const struct msm_dsi_cfg_handler *cfg_hnd;
 134
 135         struct completion dma_comp;
 136         struct completion video_comp;
 137         struct mutex dev_mutex;
 138         struct mutex cmd_mutex;
 139         spinlock_t intr_lock; /* Protect interrupt ctrl register */
 140
 141         u32 err_work_state;
 142         struct work_struct err_work;
 143         struct work_struct hpd_work;
 144         struct workqueue_struct *workqueue;
 145
 146         /* DSI 6G TX buffer*/
 147         struct drm_gem_object *tx_gem_obj;
 148
 149         /* DSI v2 TX buffer */
 150         void *tx_buf;
 151         dma_addr_t tx_buf_paddr;
 152
 153         int tx_size;
 154
 155         u8 *rx_buf;
 156
 157         struct regmap *sfpb;
 158
 159         struct drm_display_mode *mode;
 160
 161         /* connected device info */
 162         struct device_node *device_node;
 163         unsigned int channel;
 164         unsigned int lanes;
 165         enum mipi_dsi_pixel_format format;
 166         unsigned long mode_flags;
 167
 168         /* lane data parsed via DT */
 169         int dlane_swap;
 170         int num_data_lanes;
 171
 172         /* from phy DT */
 173         bool cphy_mode;
 174
 175         u32 dma_cmd_ctrl_restore;
 176
 177         bool registered;
 178         bool power_on;
 179         bool enabled;
 180         int irq;
 181 };
 182
 183 static u32 dsi_get_bpp(const enum mipi_dsi_pixel_format fmt)
 184 {
 185         switch (fmt) {
 186         case MIPI_DSI_FMT_RGB565:               return 16;
 187         case MIPI_DSI_FMT_RGB666_PACKED:        return 18;
 188         case MIPI_DSI_FMT_RGB666:
 189         case MIPI_DSI_FMT_RGB888:
 190         default:                                return 24;
 191         }
 192 }
 193
 194 static inline u32 dsi_read(struct msm_dsi_host *msm_host, u32 reg)
 195 {
 196         return msm_readl(msm_host->ctrl_base + reg);
 197 }
 198 static inline void dsi_write(struct msm_dsi_host *msm_host, u32 reg, u32 data)
 199 {
 200         msm_writel(data, msm_host->ctrl_base + reg);
 201 }
 202
 203 static int dsi_host_regulator_enable(struct msm_dsi_host *msm_host);
 204 static void dsi_host_regulator_disable(struct msm_dsi_host *msm_host);
 205
 206 static const struct msm_dsi_cfg_handler *dsi_get_config(
 207                                                 struct msm_dsi_host *msm_host)
 208 {
 209         const struct msm_dsi_cfg_handler *cfg_hnd = NULL;
 210         struct device *dev = &msm_host->pdev->dev;
 211         struct clk *ahb_clk;
 212         int ret;
 213         u32 major = 0, minor = 0;
 214
 215         ahb_clk = msm_clk_get(msm_host->pdev, "iface");
 216         if (IS_ERR(ahb_clk)) {
 217                 pr_err("%s: cannot get interface clock\n", __func__);
 218                 goto exit;
 219         }
 220
 221         pm_runtime_get_sync(dev);
 222
 223         ret = clk_prepare_enable(ahb_clk);
 224         if (ret) {
 225                 pr_err("%s: unable to enable ahb_clk\n", __func__);
 226                 goto runtime_put;
 227         }
 228
 229         ret = dsi_get_version(msm_host->ctrl_base, &major, &minor);
 230         if (ret) {
 231                 pr_err("%s: Invalid version\n", __func__);
 232                 goto disable_clks;
 233         }
 234
 235         cfg_hnd = msm_dsi_cfg_get(major, minor);
 236
 237         DBG("%s: Version %x:%x\n", __func__, major, minor);
 238
 239 disable_clks:
 240         clk_disable_unprepare(ahb_clk);
 241 runtime_put:
 242         pm_runtime_put_sync(dev);
 243 exit:
 244         return cfg_hnd;
 245 }
 246
 247 static inline struct msm_dsi_host *to_msm_dsi_host(struct mipi_dsi_host *host)
 248 {
 249         return container_of(host, struct msm_dsi_host, base);
 250 }
 251
 252 static void dsi_host_regulator_disable(struct msm_dsi_host *msm_host)
 253 {
 254         struct regulator_bulk_data *s = msm_host->supplies;
 255         const struct dsi_reg_entry *regs = msm_host->cfg_hnd->cfg->reg_cfg.regs;
 256         int num = msm_host->cfg_hnd->cfg->reg_cfg.num;
 257         int i;
 258
 259         DBG("");
 260         for (i = num - 1; i >= 0; i--)
 261                 if (regs[i].disable_load >= 0)
 262                         regulator_set_load(s[i].consumer,
 263                                            regs[i].disable_load);
 264
 265         regulator_bulk_disable(num, s);
 266 }
 267
 268 static int dsi_host_regulator_enable(struct msm_dsi_host *msm_host)
 269 {
 270         struct regulator_bulk_data *s = msm_host->supplies;
 271         const struct dsi_reg_entry *regs = msm_host->cfg_hnd->cfg->reg_cfg.regs;
 272         int num = msm_host->cfg_hnd->cfg->reg_cfg.num;
 273         int ret, i;
 274
 275         DBG("");
 276         for (i = 0; i < num; i++) {
 277                 if (regs[i].enable_load >= 0) {
 278                         ret = regulator_set_load(s[i].consumer,
 279                                                  regs[i].enable_load);
 280                         if (ret < 0) {
 281                                 pr_err("regulator %d set op mode failed, %d\n",
 282                                         i, ret);
 283                                 goto fail;
 284                         }
 285                 }
 286         }
 287
 288         ret = regulator_bulk_enable(num, s);
 289         if (ret < 0) {
 290                 pr_err("regulator enable failed, %d\n", ret);
 291                 goto fail;
 292         }
 293
 294         return 0;
 295
 296 fail:
 297         for (i--; i >= 0; i--)
 298                 regulator_set_load(s[i].consumer, regs[i].disable_load);
 299         return ret;
 300 }
 301
 302 static int dsi_regulator_init(struct msm_dsi_host *msm_host)
 303 {
 304         struct regulator_bulk_data *s = msm_host->supplies;
 305         const struct dsi_reg_entry *regs = msm_host->cfg_hnd->cfg->reg_cfg.regs;
 306         int num = msm_host->cfg_hnd->cfg->reg_cfg.num;
 307         int i, ret;
 308
 309         for (i = 0; i < num; i++)
 310                 s[i].supply = regs[i].name;
 311
 312         ret = devm_regulator_bulk_get(&msm_host->pdev->dev, num, s);
 313         if (ret < 0) {
 314                 pr_err("%s: failed to init regulator, ret=%d\n",
 315                                                 __func__, ret);
 316                 return ret;
 317         }
 318
 319         return 0;
 320 }
 321
 322 int dsi_clk_init_v2(struct msm_dsi_host *msm_host)
 323 {
 324         struct platform_device *pdev = msm_host->pdev;
 325         int ret = 0;
 326
 327         msm_host->src_clk = msm_clk_get(pdev, "src");
 328
 329         if (IS_ERR(msm_host->src_clk)) {
 330                 ret = PTR_ERR(msm_host->src_clk);
 331                 pr_err("%s: can't find src clock. ret=%d\n",
 332                         __func__, ret);
 333                 msm_host->src_clk = NULL;
 334                 return ret;
 335         }
 336
 337         msm_host->esc_clk_src = clk_get_parent(msm_host->esc_clk);
 338         if (!msm_host->esc_clk_src) {
 339                 ret = -ENODEV;
 340                 pr_err("%s: can't get esc clock parent. ret=%d\n",
 341                         __func__, ret);
 342                 return ret;
 343         }
 344
 345         msm_host->dsi_clk_src = clk_get_parent(msm_host->src_clk);
 346         if (!msm_host->dsi_clk_src) {
 347                 ret = -ENODEV;
 348                 pr_err("%s: can't get src clock parent. ret=%d\n",
 349                         __func__, ret);
 350         }
 351
 352         return ret;
 353 }
 354
 355 int dsi_clk_init_6g_v2(struct msm_dsi_host *msm_host)
 356 {
 357         struct platform_device *pdev = msm_host->pdev;
 358         int ret = 0;
 359
 360         msm_host->byte_intf_clk = msm_clk_get(pdev, "byte_intf");
 361         if (IS_ERR(msm_host->byte_intf_clk)) {
 362                 ret = PTR_ERR(msm_host->byte_intf_clk);
 363                 pr_err("%s: can't find byte_intf clock. ret=%d\n",
 364                         __func__, ret);
 365         }
 366
 367         return ret;
 368 }
 369
 370 static int dsi_clk_init(struct msm_dsi_host *msm_host)
 371 {
 372         struct platform_device *pdev = msm_host->pdev;
 373         const struct msm_dsi_cfg_handler *cfg_hnd = msm_host->cfg_hnd;
 374         const struct msm_dsi_config *cfg = cfg_hnd->cfg;
 375         int i, ret = 0;
 376
 377         /* get bus clocks */
 378         for (i = 0; i < cfg->num_bus_clks; i++)
 379                 msm_host->bus_clks[i].id = cfg->bus_clk_names[i];
 380         msm_host->num_bus_clks = cfg->num_bus_clks;
 381
 382         ret = devm_clk_bulk_get(&pdev->dev, msm_host->num_bus_clks, msm_host->bus_clks);
 383         if (ret < 0) {
 384                 dev_err(&pdev->dev, "Unable to get clocks, ret = %d\n", ret);
 385                 goto exit;
 386         }
 387
 388         /* get link and source clocks */
 389         msm_host->byte_clk = msm_clk_get(pdev, "byte");
 390         if (IS_ERR(msm_host->byte_clk)) {
 391                 ret = PTR_ERR(msm_host->byte_clk);
 392                 pr_err("%s: can't find dsi_byte clock. ret=%d\n",
 393                         __func__, ret);
 394                 msm_host->byte_clk = NULL;
 395                 goto exit;
 396         }
 397
 398         msm_host->pixel_clk = msm_clk_get(pdev, "pixel");
 399         if (IS_ERR(msm_host->pixel_clk)) {
 400                 ret = PTR_ERR(msm_host->pixel_clk);
 401                 pr_err("%s: can't find dsi_pixel clock. ret=%d\n",
 402                         __func__, ret);
 403                 msm_host->pixel_clk = NULL;
 404                 goto exit;
 405         }
 406
 407         msm_host->esc_clk = msm_clk_get(pdev, "core");
 408         if (IS_ERR(msm_host->esc_clk)) {
 409                 ret = PTR_ERR(msm_host->esc_clk);
 410                 pr_err("%s: can't find dsi_esc clock. ret=%d\n",
 411                         __func__, ret);
 412                 msm_host->esc_clk = NULL;
 413                 goto exit;
 414         }
 415
 416         msm_host->byte_clk_src = clk_get_parent(msm_host->byte_clk);
 417         if (IS_ERR(msm_host->byte_clk_src)) {
 418                 ret = PTR_ERR(msm_host->byte_clk_src);
 419                 pr_err("%s: can't find byte_clk clock. ret=%d\n", __func__, ret);
 420                 goto exit;
 421         }
 422
 423         msm_host->pixel_clk_src = clk_get_parent(msm_host->pixel_clk);
 424         if (IS_ERR(msm_host->pixel_clk_src)) {
 425                 ret = PTR_ERR(msm_host->pixel_clk_src);
 426                 pr_err("%s: can't find pixel_clk clock. ret=%d\n", __func__, ret);
 427                 goto exit;
 428         }
 429
 430         if (cfg_hnd->ops->clk_init_ver)
 431                 ret = cfg_hnd->ops->clk_init_ver(msm_host);
 432 exit:
 433         return ret;
 434 }
 435
 436 int msm_dsi_runtime_suspend(struct device *dev)
 437 {
 438         struct platform_device *pdev = to_platform_device(dev);
 439         struct msm_dsi *msm_dsi = platform_get_drvdata(pdev);
 440         struct mipi_dsi_host *host = msm_dsi->host;
 441         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
 442
 443         if (!msm_host->cfg_hnd)
 444                 return 0;
 445
 446         clk_bulk_disable_unprepare(msm_host->num_bus_clks, msm_host->bus_clks);
 447
 448         return 0;
 449 }
 450
 451 int msm_dsi_runtime_resume(struct device *dev)
 452 {
 453         struct platform_device *pdev = to_platform_device(dev);
 454         struct msm_dsi *msm_dsi = platform_get_drvdata(pdev);
 455         struct mipi_dsi_host *host = msm_dsi->host;
 456         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
 457
 458         if (!msm_host->cfg_hnd)
 459                 return 0;
 460
 461         return clk_bulk_prepare_enable(msm_host->num_bus_clks, msm_host->bus_clks);
 462 }
 463
 464 int dsi_link_clk_set_rate_6g(struct msm_dsi_host *msm_host)
 465 {
 466         unsigned long byte_intf_rate;
 467         int ret;
 468
 469         DBG("Set clk rates: pclk=%d, byteclk=%lu",
 470                 msm_host->mode->clock, msm_host->byte_clk_rate);
 471
 472         ret = dev_pm_opp_set_rate(&msm_host->pdev->dev,
 473                                   msm_host->byte_clk_rate);
 474         if (ret) {
 475                 pr_err("%s: dev_pm_opp_set_rate failed %d\n", __func__, ret);
 476                 return ret;
 477         }
 478
 479         ret = clk_set_rate(msm_host->pixel_clk, msm_host->pixel_clk_rate);
 480         if (ret) {
 481                 pr_err("%s: Failed to set rate pixel clk, %d\n", __func__, ret);
 482                 return ret;
 483         }
 484
 485         if (msm_host->byte_intf_clk) {
 486                 /* For CPHY, byte_intf_clk is same as byte_clk */
 487                 if (msm_host->cphy_mode)
 488                         byte_intf_rate = msm_host->byte_clk_rate;
 489                 else
 490                         byte_intf_rate = msm_host->byte_clk_rate / 2;
 491
 492                 ret = clk_set_rate(msm_host->byte_intf_clk, byte_intf_rate);
 493                 if (ret) {
 494                         pr_err("%s: Failed to set rate byte intf clk, %d\n",
 495                                __func__, ret);
 496                         return ret;
 497                 }
 498         }
 499
 500         return 0;
 501 }
 502
 503
 504 int dsi_link_clk_enable_6g(struct msm_dsi_host *msm_host)
 505 {
 506         int ret;
 507
 508         ret = clk_prepare_enable(msm_host->esc_clk);
 509         if (ret) {
 510                 pr_err("%s: Failed to enable dsi esc clk\n", __func__);
 511                 goto error;
 512         }
 513
 514         ret = clk_prepare_enable(msm_host->byte_clk);
 515         if (ret) {
 516                 pr_err("%s: Failed to enable dsi byte clk\n", __func__);
 517                 goto byte_clk_err;
 518         }
 519
 520         ret = clk_prepare_enable(msm_host->pixel_clk);
 521         if (ret) {
 522                 pr_err("%s: Failed to enable dsi pixel clk\n", __func__);
 523                 goto pixel_clk_err;
 524         }
 525
 526         ret = clk_prepare_enable(msm_host->byte_intf_clk);
 527         if (ret) {
 528                 pr_err("%s: Failed to enable byte intf clk\n",
 529                            __func__);
 530                 goto byte_intf_clk_err;
 531         }
 532
 533         return 0;
 534
 535 byte_intf_clk_err:
 536         clk_disable_unprepare(msm_host->pixel_clk);
 537 pixel_clk_err:
 538         clk_disable_unprepare(msm_host->byte_clk);
 539 byte_clk_err:
 540         clk_disable_unprepare(msm_host->esc_clk);
 541 error:
 542         return ret;
 543 }
 544
 545 int dsi_link_clk_set_rate_v2(struct msm_dsi_host *msm_host)
 546 {
 547         int ret;
 548
 549         DBG("Set clk rates: pclk=%d, byteclk=%lu, esc_clk=%lu, dsi_src_clk=%lu",
 550                 msm_host->mode->clock, msm_host->byte_clk_rate,
 551                 msm_host->esc_clk_rate, msm_host->src_clk_rate);
 552
 553         ret = clk_set_rate(msm_host->byte_clk, msm_host->byte_clk_rate);
 554         if (ret) {
 555                 pr_err("%s: Failed to set rate byte clk, %d\n", __func__, ret);
 556                 return ret;
 557         }
 558
 559         ret = clk_set_rate(msm_host->esc_clk, msm_host->esc_clk_rate);
 560         if (ret) {
 561                 pr_err("%s: Failed to set rate esc clk, %d\n", __func__, ret);
 562                 return ret;
 563         }
 564
 565         ret = clk_set_rate(msm_host->src_clk, msm_host->src_clk_rate);
 566         if (ret) {
 567                 pr_err("%s: Failed to set rate src clk, %d\n", __func__, ret);
 568                 return ret;
 569         }
 570
 571         ret = clk_set_rate(msm_host->pixel_clk, msm_host->pixel_clk_rate);
 572         if (ret) {
 573                 pr_err("%s: Failed to set rate pixel clk, %d\n", __func__, ret);
 574                 return ret;
 575         }
 576
 577         return 0;
 578 }
 579
 580 int dsi_link_clk_enable_v2(struct msm_dsi_host *msm_host)
 581 {
 582         int ret;
 583
 584         ret = clk_prepare_enable(msm_host->byte_clk);
 585         if (ret) {
 586                 pr_err("%s: Failed to enable dsi byte clk\n", __func__);
 587                 goto error;
 588         }
 589
 590         ret = clk_prepare_enable(msm_host->esc_clk);
 591         if (ret) {
 592                 pr_err("%s: Failed to enable dsi esc clk\n", __func__);
 593                 goto esc_clk_err;
 594         }
 595
 596         ret = clk_prepare_enable(msm_host->src_clk);
 597         if (ret) {
 598                 pr_err("%s: Failed to enable dsi src clk\n", __func__);
 599                 goto src_clk_err;
 600         }
 601
 602         ret = clk_prepare_enable(msm_host->pixel_clk);
 603         if (ret) {
 604                 pr_err("%s: Failed to enable dsi pixel clk\n", __func__);
 605                 goto pixel_clk_err;
 606         }
 607
 608         return 0;
 609
 610 pixel_clk_err:
 611         clk_disable_unprepare(msm_host->src_clk);
 612 src_clk_err:
 613         clk_disable_unprepare(msm_host->esc_clk);
 614 esc_clk_err:
 615         clk_disable_unprepare(msm_host->byte_clk);
 616 error:
 617         return ret;
 618 }
 619
 620 void dsi_link_clk_disable_6g(struct msm_dsi_host *msm_host)
 621 {
 622         /* Drop the performance state vote */
 623         dev_pm_opp_set_rate(&msm_host->pdev->dev, 0);
 624         clk_disable_unprepare(msm_host->esc_clk);
 625         clk_disable_unprepare(msm_host->pixel_clk);
 626         clk_disable_unprepare(msm_host->byte_intf_clk);
 627         clk_disable_unprepare(msm_host->byte_clk);
 628 }
 629
 630 void dsi_link_clk_disable_v2(struct msm_dsi_host *msm_host)
 631 {
 632         clk_disable_unprepare(msm_host->pixel_clk);
 633         clk_disable_unprepare(msm_host->src_clk);
 634         clk_disable_unprepare(msm_host->esc_clk);
 635         clk_disable_unprepare(msm_host->byte_clk);
 636 }
 637
 638 static unsigned long dsi_get_pclk_rate(struct msm_dsi_host *msm_host, bool is_bonded_dsi)
 639 {
 640         struct drm_display_mode *mode = msm_host->mode;
 641         unsigned long pclk_rate;
 642
 643         pclk_rate = mode->clock * 1000;
 644
 645         /*
 646          * For bonded DSI mode, the current DRM mode has the complete width of the
 647          * panel. Since, the complete panel is driven by two DSI controllers,
 648          * the clock rates have to be split between the two dsi controllers.
 649          * Adjust the byte and pixel clock rates for each dsi host accordingly.
 650          */
 651         if (is_bonded_dsi)
 652                 pclk_rate /= 2;
 653
 654         return pclk_rate;
 655 }
 656
 657 static void dsi_calc_pclk(struct msm_dsi_host *msm_host, bool is_bonded_dsi)
 658 {
 659         u8 lanes = msm_host->lanes;
 660         u32 bpp = dsi_get_bpp(msm_host->format);
 661         unsigned long pclk_rate = dsi_get_pclk_rate(msm_host, is_bonded_dsi);
 662         u64 pclk_bpp = (u64)pclk_rate * bpp;
 663
 664         if (lanes == 0) {
 665                 pr_err("%s: forcing mdss_dsi lanes to 1\n", __func__);
 666                 lanes = 1;
 667         }
 668
 669         /* CPHY "byte_clk" is in units of 16 bits */
 670         if (msm_host->cphy_mode)
 671                 do_div(pclk_bpp, (16 * lanes));
 672         else
 673                 do_div(pclk_bpp, (8 * lanes));
 674
 675         msm_host->pixel_clk_rate = pclk_rate;
 676         msm_host->byte_clk_rate = pclk_bpp;
 677
 678         DBG("pclk=%lu, bclk=%lu", msm_host->pixel_clk_rate,
 679                                 msm_host->byte_clk_rate);
 680
 681 }
 682
 683 int dsi_calc_clk_rate_6g(struct msm_dsi_host *msm_host, bool is_bonded_dsi)
 684 {
 685         if (!msm_host->mode) {
 686                 pr_err("%s: mode not set\n", __func__);
 687                 return -EINVAL;
 688         }
 689
 690         dsi_calc_pclk(msm_host, is_bonded_dsi);
 691         msm_host->esc_clk_rate = clk_get_rate(msm_host->esc_clk);
 692         return 0;
 693 }
 694
 695 int dsi_calc_clk_rate_v2(struct msm_dsi_host *msm_host, bool is_bonded_dsi)
 696 {
 697         u32 bpp = dsi_get_bpp(msm_host->format);
 698         u64 pclk_bpp;
 699         unsigned int esc_mhz, esc_div;
 700         unsigned long byte_mhz;
 701
 702         dsi_calc_pclk(msm_host, is_bonded_dsi);
 703
 704         pclk_bpp = (u64)dsi_get_pclk_rate(msm_host, is_bonded_dsi) * bpp;
 705         do_div(pclk_bpp, 8);
 706         msm_host->src_clk_rate = pclk_bpp;
 707
 708         /*
 709          * esc clock is byte clock followed by a 4 bit divider,
 710          * we need to find an escape clock frequency within the
 711          * mipi DSI spec range within the maximum divider limit
 712          * We iterate here between an escape clock frequencey
 713          * between 20 Mhz to 5 Mhz and pick up the first one
 714          * that can be supported by our divider
 715          */
 716
 717         byte_mhz = msm_host->byte_clk_rate / 1000000;
 718
 719         for (esc_mhz = 20; esc_mhz >= 5; esc_mhz--) {
 720                 esc_div = DIV_ROUND_UP(byte_mhz, esc_mhz);
 721
 722                 /*
 723                  * TODO: Ideally, we shouldn't know what sort of divider
 724                  * is available in mmss_cc, we're just assuming that
 725                  * it'll always be a 4 bit divider. Need to come up with
 726                  * a better way here.
 727                  */
 728                 if (esc_div >= 1 && esc_div <= 16)
 729                         break;
 730         }
 731
 732         if (esc_mhz < 5)
 733                 return -EINVAL;
 734
 735         msm_host->esc_clk_rate = msm_host->byte_clk_rate / esc_div;
 736
 737         DBG("esc=%lu, src=%lu", msm_host->esc_clk_rate,
 738                 msm_host->src_clk_rate);
 739
 740         return 0;
 741 }
 742
 743 static void dsi_intr_ctrl(struct msm_dsi_host *msm_host, u32 mask, int enable)
 744 {
 745         u32 intr;
 746         unsigned long flags;
 747
 748         spin_lock_irqsave(&msm_host->intr_lock, flags);
 749         intr = dsi_read(msm_host, REG_DSI_INTR_CTRL);
 750
 751         if (enable)
 752                 intr |= mask;
 753         else
 754                 intr &= ~mask;
 755
 756         DBG("intr=%x enable=%d", intr, enable);
 757
 758         dsi_write(msm_host, REG_DSI_INTR_CTRL, intr);
 759         spin_unlock_irqrestore(&msm_host->intr_lock, flags);
 760 }
 761
 762 static inline enum dsi_traffic_mode dsi_get_traffic_mode(const u32 mode_flags)
 763 {
 764         if (mode_flags & MIPI_DSI_MODE_VIDEO_BURST)
 765                 return BURST_MODE;
 766         else if (mode_flags & MIPI_DSI_MODE_VIDEO_SYNC_PULSE)
 767                 return NON_BURST_SYNCH_PULSE;
 768
 769         return NON_BURST_SYNCH_EVENT;
 770 }
 771
 772 static inline enum dsi_vid_dst_format dsi_get_vid_fmt(
 773                                 const enum mipi_dsi_pixel_format mipi_fmt)
 774 {
 775         switch (mipi_fmt) {
 776         case MIPI_DSI_FMT_RGB888:       return VID_DST_FORMAT_RGB888;
 777         case MIPI_DSI_FMT_RGB666:       return VID_DST_FORMAT_RGB666_LOOSE;
 778         case MIPI_DSI_FMT_RGB666_PACKED:        return VID_DST_FORMAT_RGB666;
 779         case MIPI_DSI_FMT_RGB565:       return VID_DST_FORMAT_RGB565;
 780         default:                        return VID_DST_FORMAT_RGB888;
 781         }
 782 }
 783
 784 static inline enum dsi_cmd_dst_format dsi_get_cmd_fmt(
 785                                 const enum mipi_dsi_pixel_format mipi_fmt)
 786 {
 787         switch (mipi_fmt) {
 788         case MIPI_DSI_FMT_RGB888:       return CMD_DST_FORMAT_RGB888;
 789         case MIPI_DSI_FMT_RGB666_PACKED:
 790         case MIPI_DSI_FMT_RGB666:       return CMD_DST_FORMAT_RGB666;
 791         case MIPI_DSI_FMT_RGB565:       return CMD_DST_FORMAT_RGB565;
 792         default:                        return CMD_DST_FORMAT_RGB888;
 793         }
 794 }
 795
 796 static void dsi_ctrl_config(struct msm_dsi_host *msm_host, bool enable,
 797                         struct msm_dsi_phy_shared_timings *phy_shared_timings, struct msm_dsi_phy *phy)
 798 {
 799         u32 flags = msm_host->mode_flags;
 800         enum mipi_dsi_pixel_format mipi_fmt = msm_host->format;
 801         const struct msm_dsi_cfg_handler *cfg_hnd = msm_host->cfg_hnd;
 802         u32 data = 0, lane_ctrl = 0;
 803
 804         if (!enable) {
 805                 dsi_write(msm_host, REG_DSI_CTRL, 0);
 806                 return;
 807         }
 808
 809         if (flags & MIPI_DSI_MODE_VIDEO) {
 810                 if (flags & MIPI_DSI_MODE_VIDEO_HSE)
 811                         data |= DSI_VID_CFG0_PULSE_MODE_HSA_HE;
 812                 if (flags & MIPI_DSI_MODE_VIDEO_NO_HFP)
 813                         data |= DSI_VID_CFG0_HFP_POWER_STOP;
 814                 if (flags & MIPI_DSI_MODE_VIDEO_NO_HBP)
 815                         data |= DSI_VID_CFG0_HBP_POWER_STOP;
 816                 if (flags & MIPI_DSI_MODE_VIDEO_NO_HSA)
 817                         data |= DSI_VID_CFG0_HSA_POWER_STOP;
 818                 /* Always set low power stop mode for BLLP
 819                  * to let command engine send packets
 820                  */
 821                 data |= DSI_VID_CFG0_EOF_BLLP_POWER_STOP |
 822                         DSI_VID_CFG0_BLLP_POWER_STOP;
 823                 data |= DSI_VID_CFG0_TRAFFIC_MODE(dsi_get_traffic_mode(flags));
 824                 data |= DSI_VID_CFG0_DST_FORMAT(dsi_get_vid_fmt(mipi_fmt));
 825                 data |= DSI_VID_CFG0_VIRT_CHANNEL(msm_host->channel);
 826                 dsi_write(msm_host, REG_DSI_VID_CFG0, data);
 827
 828                 /* Do not swap RGB colors */
 829                 data = DSI_VID_CFG1_RGB_SWAP(SWAP_RGB);
 830                 dsi_write(msm_host, REG_DSI_VID_CFG1, 0);
 831         } else {
 832                 /* Do not swap RGB colors */
 833                 data = DSI_CMD_CFG0_RGB_SWAP(SWAP_RGB);
 834                 data |= DSI_CMD_CFG0_DST_FORMAT(dsi_get_cmd_fmt(mipi_fmt));
 835                 dsi_write(msm_host, REG_DSI_CMD_CFG0, data);
 836
 837                 data = DSI_CMD_CFG1_WR_MEM_START(MIPI_DCS_WRITE_MEMORY_START) |
 838                         DSI_CMD_CFG1_WR_MEM_CONTINUE(
 839                                         MIPI_DCS_WRITE_MEMORY_CONTINUE);
 840                 /* Always insert DCS command */
 841                 data |= DSI_CMD_CFG1_INSERT_DCS_COMMAND;
 842                 dsi_write(msm_host, REG_DSI_CMD_CFG1, data);
 843         }
 844
 845         dsi_write(msm_host, REG_DSI_CMD_DMA_CTRL,
 846                         DSI_CMD_DMA_CTRL_FROM_FRAME_BUFFER |
 847                         DSI_CMD_DMA_CTRL_LOW_POWER);
 848
 849         data = 0;
 850         /* Always assume dedicated TE pin */
 851         data |= DSI_TRIG_CTRL_TE;
 852         data |= DSI_TRIG_CTRL_MDP_TRIGGER(TRIGGER_NONE);
 853         data |= DSI_TRIG_CTRL_DMA_TRIGGER(TRIGGER_SW);
 854         data |= DSI_TRIG_CTRL_STREAM(msm_host->channel);
 855         if ((cfg_hnd->major == MSM_DSI_VER_MAJOR_6G) &&
 856                 (cfg_hnd->minor >= MSM_DSI_6G_VER_MINOR_V1_2))
 857                 data |= DSI_TRIG_CTRL_BLOCK_DMA_WITHIN_FRAME;
 858         dsi_write(msm_host, REG_DSI_TRIG_CTRL, data);
 859
 860         data = DSI_CLKOUT_TIMING_CTRL_T_CLK_POST(phy_shared_timings->clk_post) |
 861                 DSI_CLKOUT_TIMING_CTRL_T_CLK_PRE(phy_shared_timings->clk_pre);
 862         dsi_write(msm_host, REG_DSI_CLKOUT_TIMING_CTRL, data);
 863
 864         if ((cfg_hnd->major == MSM_DSI_VER_MAJOR_6G) &&
 865             (cfg_hnd->minor > MSM_DSI_6G_VER_MINOR_V1_0) &&
 866             phy_shared_timings->clk_pre_inc_by_2)
 867                 dsi_write(msm_host, REG_DSI_T_CLK_PRE_EXTEND,
 868                           DSI_T_CLK_PRE_EXTEND_INC_BY_2_BYTECLK);
 869
 870         data = 0;
 871         if (!(flags & MIPI_DSI_MODE_NO_EOT_PACKET))
 872                 data |= DSI_EOT_PACKET_CTRL_TX_EOT_APPEND;
 873         dsi_write(msm_host, REG_DSI_EOT_PACKET_CTRL, data);
 874
 875         /* allow only ack-err-status to generate interrupt */
 876         dsi_write(msm_host, REG_DSI_ERR_INT_MASK0, 0x13ff3fe0);
 877
 878         dsi_intr_ctrl(msm_host, DSI_IRQ_MASK_ERROR, 1);
 879
 880         dsi_write(msm_host, REG_DSI_CLK_CTRL, DSI_CLK_CTRL_ENABLE_CLKS);
 881
 882         data = DSI_CTRL_CLK_EN;
 883
 884         DBG("lane number=%d", msm_host->lanes);
 885         data |= ((DSI_CTRL_LANE0 << msm_host->lanes) - DSI_CTRL_LANE0);
 886
 887         dsi_write(msm_host, REG_DSI_LANE_SWAP_CTRL,
 888                   DSI_LANE_SWAP_CTRL_DLN_SWAP_SEL(msm_host->dlane_swap));
 889
 890         if (!(flags & MIPI_DSI_CLOCK_NON_CONTINUOUS)) {
 891                 lane_ctrl = dsi_read(msm_host, REG_DSI_LANE_CTRL);
 892
 893                 if (msm_dsi_phy_set_continuous_clock(phy, enable))
 894                         lane_ctrl &= ~DSI_LANE_CTRL_HS_REQ_SEL_PHY;
 895
 896                 dsi_write(msm_host, REG_DSI_LANE_CTRL,
 897                         lane_ctrl | DSI_LANE_CTRL_CLKLN_HS_FORCE_REQUEST);
 898         }
 899
 900         data |= DSI_CTRL_ENABLE;
 901
 902         dsi_write(msm_host, REG_DSI_CTRL, data);
 903
 904         if (msm_host->cphy_mode)
 905                 dsi_write(msm_host, REG_DSI_CPHY_MODE_CTRL, BIT(0));
 906 }
 907
 908 static void dsi_timing_setup(struct msm_dsi_host *msm_host, bool is_bonded_dsi)
 909 {
 910         struct drm_display_mode *mode = msm_host->mode;
 911         u32 hs_start = 0, vs_start = 0; /* take sync start as 0 */
 912         u32 h_total = mode->htotal;
 913         u32 v_total = mode->vtotal;
 914         u32 hs_end = mode->hsync_end - mode->hsync_start;
 915         u32 vs_end = mode->vsync_end - mode->vsync_start;
 916         u32 ha_start = h_total - mode->hsync_start;
 917         u32 ha_end = ha_start + mode->hdisplay;
 918         u32 va_start = v_total - mode->vsync_start;
 919         u32 va_end = va_start + mode->vdisplay;
 920         u32 hdisplay = mode->hdisplay;
 921         u32 wc;
 922
 923         DBG("");
 924
 925         /*
 926          * For bonded DSI mode, the current DRM mode has
 927          * the complete width of the panel. Since, the complete
 928          * panel is driven by two DSI controllers, the horizontal
 929          * timings have to be split between the two dsi controllers.
 930          * Adjust the DSI host timing values accordingly.
 931          */
 932         if (is_bonded_dsi) {
 933                 h_total /= 2;
 934                 hs_end /= 2;
 935                 ha_start /= 2;
 936                 ha_end /= 2;
 937                 hdisplay /= 2;
 938         }
 939
 940         if (msm_host->mode_flags & MIPI_DSI_MODE_VIDEO) {
 941                 dsi_write(msm_host, REG_DSI_ACTIVE_H,
 942                         DSI_ACTIVE_H_START(ha_start) |
 943                         DSI_ACTIVE_H_END(ha_end));
 944                 dsi_write(msm_host, REG_DSI_ACTIVE_V,
 945                         DSI_ACTIVE_V_START(va_start) |
 946                         DSI_ACTIVE_V_END(va_end));
 947                 dsi_write(msm_host, REG_DSI_TOTAL,
 948                         DSI_TOTAL_H_TOTAL(h_total - 1) |
 949                         DSI_TOTAL_V_TOTAL(v_total - 1));
 950
 951                 dsi_write(msm_host, REG_DSI_ACTIVE_HSYNC,
 952                         DSI_ACTIVE_HSYNC_START(hs_start) |
 953                         DSI_ACTIVE_HSYNC_END(hs_end));
 954                 dsi_write(msm_host, REG_DSI_ACTIVE_VSYNC_HPOS, 0);
 955                 dsi_write(msm_host, REG_DSI_ACTIVE_VSYNC_VPOS,
 956                         DSI_ACTIVE_VSYNC_VPOS_START(vs_start) |
 957                         DSI_ACTIVE_VSYNC_VPOS_END(vs_end));
 958         } else {                /* command mode */
 959                 /* image data and 1 byte write_memory_start cmd */
 960                 wc = hdisplay * dsi_get_bpp(msm_host->format) / 8 + 1;
 961
 962                 dsi_write(msm_host, REG_DSI_CMD_MDP_STREAM0_CTRL,
 963                         DSI_CMD_MDP_STREAM0_CTRL_WORD_COUNT(wc) |
 964                         DSI_CMD_MDP_STREAM0_CTRL_VIRTUAL_CHANNEL(
 965                                         msm_host->channel) |
 966                         DSI_CMD_MDP_STREAM0_CTRL_DATA_TYPE(
 967                                         MIPI_DSI_DCS_LONG_WRITE));
 968
 969                 dsi_write(msm_host, REG_DSI_CMD_MDP_STREAM0_TOTAL,
 970                         DSI_CMD_MDP_STREAM0_TOTAL_H_TOTAL(hdisplay) |
 971                         DSI_CMD_MDP_STREAM0_TOTAL_V_TOTAL(mode->vdisplay));
 972         }
 973 }
 974
 975 static void dsi_sw_reset(struct msm_dsi_host *msm_host)
 976 {
 977         dsi_write(msm_host, REG_DSI_CLK_CTRL, DSI_CLK_CTRL_ENABLE_CLKS);
 978         wmb(); /* clocks need to be enabled before reset */
 979
 980         dsi_write(msm_host, REG_DSI_RESET, 1);
 981         msleep(DSI_RESET_TOGGLE_DELAY_MS); /* make sure reset happen */
 982         dsi_write(msm_host, REG_DSI_RESET, 0);
 983 }
 984
 985 static void dsi_op_mode_config(struct msm_dsi_host *msm_host,
 986                                         bool video_mode, bool enable)
 987 {
 988         u32 dsi_ctrl;
 989
 990         dsi_ctrl = dsi_read(msm_host, REG_DSI_CTRL);
 991
 992         if (!enable) {
 993                 dsi_ctrl &= ~(DSI_CTRL_ENABLE | DSI_CTRL_VID_MODE_EN |
 994                                 DSI_CTRL_CMD_MODE_EN);
 995                 dsi_intr_ctrl(msm_host, DSI_IRQ_MASK_CMD_MDP_DONE |
 996                                         DSI_IRQ_MASK_VIDEO_DONE, 0);
 997         } else {
 998                 if (video_mode) {
 999                         dsi_ctrl |= DSI_CTRL_VID_MODE_EN;
1000                 } else {                /* command mode */
1001                         dsi_ctrl |= DSI_CTRL_CMD_MODE_EN;
1002                         dsi_intr_ctrl(msm_host, DSI_IRQ_MASK_CMD_MDP_DONE, 1);
1003                 }
1004                 dsi_ctrl |= DSI_CTRL_ENABLE;
1005         }
1006
1007         dsi_write(msm_host, REG_DSI_CTRL, dsi_ctrl);
1008 }
1009
1010 static void dsi_set_tx_power_mode(int mode, struct msm_dsi_host *msm_host)
1011 {
1012         u32 data;
1013
1014         data = dsi_read(msm_host, REG_DSI_CMD_DMA_CTRL);
1015
1016         if (mode == 0)
1017                 data &= ~DSI_CMD_DMA_CTRL_LOW_POWER;
1018         else
1019                 data |= DSI_CMD_DMA_CTRL_LOW_POWER;
1020
1021         dsi_write(msm_host, REG_DSI_CMD_DMA_CTRL, data);
1022 }
1023
1024 static void dsi_wait4video_done(struct msm_dsi_host *msm_host)
1025 {
1026         u32 ret = 0;
1027         struct device *dev = &msm_host->pdev->dev;
1028
1029         dsi_intr_ctrl(msm_host, DSI_IRQ_MASK_VIDEO_DONE, 1);
1030
1031         reinit_completion(&msm_host->video_comp);
1032
1033         ret = wait_for_completion_timeout(&msm_host->video_comp,
1034                         msecs_to_jiffies(70));
1035
1036         if (ret == 0)
1037                 DRM_DEV_ERROR(dev, "wait for video done timed out\n");
1038
1039         dsi_intr_ctrl(msm_host, DSI_IRQ_MASK_VIDEO_DONE, 0);
1040 }
1041
1042 static void dsi_wait4video_eng_busy(struct msm_dsi_host *msm_host)
1043 {
1044         if (!(msm_host->mode_flags & MIPI_DSI_MODE_VIDEO))
1045                 return;
1046
1047         if (msm_host->power_on && msm_host->enabled) {
1048                 dsi_wait4video_done(msm_host);
1049                 /* delay 4 ms to skip BLLP */
1050                 usleep_range(2000, 4000);
1051         }
1052 }
1053
1054 int dsi_tx_buf_alloc_6g(struct msm_dsi_host *msm_host, int size)
1055 {
1056         struct drm_device *dev = msm_host->dev;
1057         struct msm_drm_private *priv = dev->dev_private;
1058         uint64_t iova;
1059         u8 *data;
1060
1061         data = msm_gem_kernel_new(dev, size, MSM_BO_WC,
1062                                         priv->kms->aspace,
1063                                         &msm_host->tx_gem_obj, &iova);
1064
1065         if (IS_ERR(data)) {
1066                 msm_host->tx_gem_obj = NULL;
1067                 return PTR_ERR(data);
1068         }
1069
1070         msm_gem_object_set_name(msm_host->tx_gem_obj, "tx_gem");
1071
1072         msm_host->tx_size = msm_host->tx_gem_obj->size;
1073
1074         return 0;
1075 }
1076
1077 int dsi_tx_buf_alloc_v2(struct msm_dsi_host *msm_host, int size)
1078 {
1079         struct drm_device *dev = msm_host->dev;
1080
1081         msm_host->tx_buf = dma_alloc_coherent(dev->dev, size,
1082                                         &msm_host->tx_buf_paddr, GFP_KERNEL);
1083         if (!msm_host->tx_buf)
1084                 return -ENOMEM;
1085
1086         msm_host->tx_size = size;
1087
1088         return 0;
1089 }
1090
1091 static void dsi_tx_buf_free(struct msm_dsi_host *msm_host)
1092 {
1093         struct drm_device *dev = msm_host->dev;
1094         struct msm_drm_private *priv;
1095
1096         /*
1097          * This is possible if we're tearing down before we've had a chance to
1098          * fully initialize. A very real possibility if our probe is deferred,
1099          * in which case we'll hit msm_dsi_host_destroy() without having run
1100          * through the dsi_tx_buf_alloc().
1101          */
1102         if (!dev)
1103                 return;
1104
1105         priv = dev->dev_private;
1106         if (msm_host->tx_gem_obj) {
1107                 msm_gem_unpin_iova(msm_host->tx_gem_obj, priv->kms->aspace);
1108                 drm_gem_object_put(msm_host->tx_gem_obj);
1109                 msm_host->tx_gem_obj = NULL;
1110         }
1111
1112         if (msm_host->tx_buf)
1113                 dma_free_coherent(dev->dev, msm_host->tx_size, msm_host->tx_buf,
1114                         msm_host->tx_buf_paddr);
1115 }
1116
1117 void *dsi_tx_buf_get_6g(struct msm_dsi_host *msm_host)
1118 {
1119         return msm_gem_get_vaddr(msm_host->tx_gem_obj);
1120 }
1121
1122 void *dsi_tx_buf_get_v2(struct msm_dsi_host *msm_host)
1123 {
1124         return msm_host->tx_buf;
1125 }
1126
1127 void dsi_tx_buf_put_6g(struct msm_dsi_host *msm_host)
1128 {
1129         msm_gem_put_vaddr(msm_host->tx_gem_obj);
1130 }
1131
1132 /*
1133  * prepare cmd buffer to be txed
1134  */
1135 static int dsi_cmd_dma_add(struct msm_dsi_host *msm_host,
1136                            const struct mipi_dsi_msg *msg)
1137 {
1138         const struct msm_dsi_cfg_handler *cfg_hnd = msm_host->cfg_hnd;
1139         struct mipi_dsi_packet packet;
1140         int len;
1141         int ret;
1142         u8 *data;
1143
1144         ret = mipi_dsi_create_packet(&packet, msg);
1145         if (ret) {
1146                 pr_err("%s: create packet failed, %d\n", __func__, ret);
1147                 return ret;
1148         }
1149         len = (packet.size + 3) & (~0x3);
1150
1151         if (len > msm_host->tx_size) {
1152                 pr_err("%s: packet size is too big\n", __func__);
1153                 return -EINVAL;
1154         }
1155
1156         data = cfg_hnd->ops->tx_buf_get(msm_host);
1157         if (IS_ERR(data)) {
1158                 ret = PTR_ERR(data);
1159                 pr_err("%s: get vaddr failed, %d\n", __func__, ret);
1160                 return ret;
1161         }
1162
1163         /* MSM specific command format in memory */
1164         data[0] = packet.header[1];
1165         data[1] = packet.header[2];
1166         data[2] = packet.header[0];
1167         data[3] = BIT(7); /* Last packet */
1168         if (mipi_dsi_packet_format_is_long(msg->type))
1169                 data[3] |= BIT(6);
1170         if (msg->rx_buf && msg->rx_len)
1171                 data[3] |= BIT(5);
1172
1173         /* Long packet */
1174         if (packet.payload && packet.payload_length)
1175                 memcpy(data + 4, packet.payload, packet.payload_length);
1176
1177         /* Append 0xff to the end */
1178         if (packet.size < len)
1179                 memset(data + packet.size, 0xff, len - packet.size);
1180
1181         if (cfg_hnd->ops->tx_buf_put)
1182                 cfg_hnd->ops->tx_buf_put(msm_host);
1183
1184         return len;
1185 }
1186
1187 /*
1188  * dsi_short_read1_resp: 1 parameter
1189  */
1190 static int dsi_short_read1_resp(u8 *buf, const struct mipi_dsi_msg *msg)
1191 {
1192         u8 *data = msg->rx_buf;
1193         if (data && (msg->rx_len >= 1)) {
1194                 *data = buf[1]; /* strip out dcs type */
1195                 return 1;
1196         } else {
1197                 pr_err("%s: read data does not match with rx_buf len %zu\n",
1198                         __func__, msg->rx_len);
1199                 return -EINVAL;
1200         }
1201 }
1202
1203 /*
1204  * dsi_short_read2_resp: 2 parameter
1205  */
1206 static int dsi_short_read2_resp(u8 *buf, const struct mipi_dsi_msg *msg)
1207 {
1208         u8 *data = msg->rx_buf;
1209         if (data && (msg->rx_len >= 2)) {
1210                 data[0] = buf[1]; /* strip out dcs type */
1211                 data[1] = buf[2];
1212                 return 2;
1213         } else {
1214                 pr_err("%s: read data does not match with rx_buf len %zu\n",
1215                         __func__, msg->rx_len);
1216                 return -EINVAL;
1217         }
1218 }
1219
1220 static int dsi_long_read_resp(u8 *buf, const struct mipi_dsi_msg *msg)
1221 {
1222         /* strip out 4 byte dcs header */
1223         if (msg->rx_buf && msg->rx_len)
1224                 memcpy(msg->rx_buf, buf + 4, msg->rx_len);
1225
1226         return msg->rx_len;
1227 }
1228
1229 int dsi_dma_base_get_6g(struct msm_dsi_host *msm_host, uint64_t *dma_base)
1230 {
1231         struct drm_device *dev = msm_host->dev;
1232         struct msm_drm_private *priv = dev->dev_private;
1233
1234         if (!dma_base)
1235                 return -EINVAL;
1236
1237         return msm_gem_get_and_pin_iova(msm_host->tx_gem_obj,
1238                                 priv->kms->aspace, dma_base);
1239 }
1240
1241 int dsi_dma_base_get_v2(struct msm_dsi_host *msm_host, uint64_t *dma_base)
1242 {
1243         if (!dma_base)
1244                 return -EINVAL;
1245
1246         *dma_base = msm_host->tx_buf_paddr;
1247         return 0;
1248 }
1249
1250 static int dsi_cmd_dma_tx(struct msm_dsi_host *msm_host, int len)
1251 {
1252         const struct msm_dsi_cfg_handler *cfg_hnd = msm_host->cfg_hnd;
1253         int ret;
1254         uint64_t dma_base;
1255         bool triggered;
1256
1257         ret = cfg_hnd->ops->dma_base_get(msm_host, &dma_base);
1258         if (ret) {
1259                 pr_err("%s: failed to get iova: %d\n", __func__, ret);
1260                 return ret;
1261         }
1262
1263         reinit_completion(&msm_host->dma_comp);
1264
1265         dsi_wait4video_eng_busy(msm_host);
1266
1267         triggered = msm_dsi_manager_cmd_xfer_trigger(
1268                                                 msm_host->id, dma_base, len);
1269         if (triggered) {
1270                 ret = wait_for_completion_timeout(&msm_host->dma_comp,
1271                                         msecs_to_jiffies(200));
1272                 DBG("ret=%d", ret);
1273                 if (ret == 0)
1274                         ret = -ETIMEDOUT;
1275                 else
1276                         ret = len;
1277         } else
1278                 ret = len;
1279
1280         return ret;
1281 }
1282
1283 static int dsi_cmd_dma_rx(struct msm_dsi_host *msm_host,
1284                         u8 *buf, int rx_byte, int pkt_size)
1285 {
1286         u32 *temp, data;
1287         int i, j = 0, cnt;
1288         u32 read_cnt;
1289         u8 reg[16];
1290         int repeated_bytes = 0;
1291         int buf_offset = buf - msm_host->rx_buf;
1292
1293         temp = (u32 *)reg;
1294         cnt = (rx_byte + 3) >> 2;
1295         if (cnt > 4)
1296                 cnt = 4; /* 4 x 32 bits registers only */
1297
1298         if (rx_byte == 4)
1299                 read_cnt = 4;
1300         else
1301                 read_cnt = pkt_size + 6;
1302
1303         /*
1304          * In case of multiple reads from the panel, after the first read, there
1305          * is possibility that there are some bytes in the payload repeating in
1306          * the RDBK_DATA registers. Since we read all the parameters from the
1307          * panel right from the first byte for every pass. We need to skip the
1308          * repeating bytes and then append the new parameters to the rx buffer.
1309          */
1310         if (read_cnt > 16) {
1311                 int bytes_shifted;
1312                 /* Any data more than 16 bytes will be shifted out.
1313                  * The temp read buffer should already contain these bytes.
1314                  * The remaining bytes in read buffer are the repeated bytes.
1315                  */
1316                 bytes_shifted = read_cnt - 16;
1317                 repeated_bytes = buf_offset - bytes_shifted;
1318         }
1319
1320         for (i = cnt - 1; i >= 0; i--) {
1321                 data = dsi_read(msm_host, REG_DSI_RDBK_DATA(i));
1322                 *temp++ = ntohl(data); /* to host byte order */
1323                 DBG("data = 0x%x and ntohl(data) = 0x%x", data, ntohl(data));
1324         }
1325
1326         for (i = repeated_bytes; i < 16; i++)
1327                 buf[j++] = reg[i];
1328
1329         return j;
1330 }
1331
1332 static int dsi_cmds2buf_tx(struct msm_dsi_host *msm_host,
1333                                 const struct mipi_dsi_msg *msg)
1334 {
1335         int len, ret;
1336         int bllp_len = msm_host->mode->hdisplay *
1337                         dsi_get_bpp(msm_host->format) / 8;
1338
1339         len = dsi_cmd_dma_add(msm_host, msg);
1340         if (!len) {
1341                 pr_err("%s: failed to add cmd type = 0x%x\n",
1342                         __func__,  msg->type);
1343                 return -EINVAL;
1344         }
1345
1346         /* for video mode, do not send cmds more than
1347         * one pixel line, since it only transmit it
1348         * during BLLP.
1349         */
1350         /* TODO: if the command is sent in LP mode, the bit rate is only
1351          * half of esc clk rate. In this case, if the video is already
1352          * actively streaming, we need to check more carefully if the
1353          * command can be fit into one BLLP.
1354          */
1355         if ((msm_host->mode_flags & MIPI_DSI_MODE_VIDEO) && (len > bllp_len)) {
1356                 pr_err("%s: cmd cannot fit into BLLP period, len=%d\n",
1357                         __func__, len);
1358                 return -EINVAL;
1359         }
1360
1361         ret = dsi_cmd_dma_tx(msm_host, len);
1362         if (ret < len) {
1363                 pr_err("%s: cmd dma tx failed, type=0x%x, data0=0x%x, len=%d\n",
1364                         __func__, msg->type, (*(u8 *)(msg->tx_buf)), len);
1365                 return -ECOMM;
1366         }
1367
1368         return len;
1369 }
1370
1371 static void dsi_sw_reset_restore(struct msm_dsi_host *msm_host)
1372 {
1373         u32 data0, data1;
1374
1375         data0 = dsi_read(msm_host, REG_DSI_CTRL);
1376         data1 = data0;
1377         data1 &= ~DSI_CTRL_ENABLE;
1378         dsi_write(msm_host, REG_DSI_CTRL, data1);
1379         /*
1380          * dsi controller need to be disabled before
1381          * clocks turned on
1382          */
1383         wmb();
1384
1385         dsi_write(msm_host, REG_DSI_CLK_CTRL, DSI_CLK_CTRL_ENABLE_CLKS);
1386         wmb();  /* make sure clocks enabled */
1387
1388         /* dsi controller can only be reset while clocks are running */
1389         dsi_write(msm_host, REG_DSI_RESET, 1);
1390         msleep(DSI_RESET_TOGGLE_DELAY_MS); /* make sure reset happen */
1391         dsi_write(msm_host, REG_DSI_RESET, 0);
1392         wmb();  /* controller out of reset */
1393         dsi_write(msm_host, REG_DSI_CTRL, data0);
1394         wmb();  /* make sure dsi controller enabled again */
1395 }
1396
1397 static void dsi_hpd_worker(struct work_struct *work)
1398 {
1399         struct msm_dsi_host *msm_host =
1400                 container_of(work, struct msm_dsi_host, hpd_work);
1401
1402         drm_helper_hpd_irq_event(msm_host->dev);
1403 }
1404
1405 static void dsi_err_worker(struct work_struct *work)
1406 {
1407         struct msm_dsi_host *msm_host =
1408                 container_of(work, struct msm_dsi_host, err_work);
1409         u32 status = msm_host->err_work_state;
1410
1411         pr_err_ratelimited("%s: status=%x\n", __func__, status);
1412         if (status & DSI_ERR_STATE_MDP_FIFO_UNDERFLOW)
1413                 dsi_sw_reset_restore(msm_host);
1414
1415         /* It is safe to clear here because error irq is disabled. */
1416         msm_host->err_work_state = 0;
1417
1418         /* enable dsi error interrupt */
1419         dsi_intr_ctrl(msm_host, DSI_IRQ_MASK_ERROR, 1);
1420 }
1421
1422 static void dsi_ack_err_status(struct msm_dsi_host *msm_host)
1423 {
1424         u32 status;
1425
1426         status = dsi_read(msm_host, REG_DSI_ACK_ERR_STATUS);
1427
1428         if (status) {
1429                 dsi_write(msm_host, REG_DSI_ACK_ERR_STATUS, status);
1430                 /* Writing of an extra 0 needed to clear error bits */
1431                 dsi_write(msm_host, REG_DSI_ACK_ERR_STATUS, 0);
1432                 msm_host->err_work_state |= DSI_ERR_STATE_ACK;
1433         }
1434 }
1435
1436 static void dsi_timeout_status(struct msm_dsi_host *msm_host)
1437 {
1438         u32 status;
1439
1440         status = dsi_read(msm_host, REG_DSI_TIMEOUT_STATUS);
1441
1442         if (status) {
1443                 dsi_write(msm_host, REG_DSI_TIMEOUT_STATUS, status);
1444                 msm_host->err_work_state |= DSI_ERR_STATE_TIMEOUT;
1445         }
1446 }
1447
1448 static void dsi_dln0_phy_err(struct msm_dsi_host *msm_host)
1449 {
1450         u32 status;
1451
1452         status = dsi_read(msm_host, REG_DSI_DLN0_PHY_ERR);
1453
1454         if (status & (DSI_DLN0_PHY_ERR_DLN0_ERR_ESC |
1455                         DSI_DLN0_PHY_ERR_DLN0_ERR_SYNC_ESC |
1456                         DSI_DLN0_PHY_ERR_DLN0_ERR_CONTROL |
1457                         DSI_DLN0_PHY_ERR_DLN0_ERR_CONTENTION_LP0 |
1458                         DSI_DLN0_PHY_ERR_DLN0_ERR_CONTENTION_LP1)) {
1459                 dsi_write(msm_host, REG_DSI_DLN0_PHY_ERR, status);
1460                 msm_host->err_work_state |= DSI_ERR_STATE_DLN0_PHY;
1461         }
1462 }
1463
1464 static void dsi_fifo_status(struct msm_dsi_host *msm_host)
1465 {
1466         u32 status;
1467
1468         status = dsi_read(msm_host, REG_DSI_FIFO_STATUS);
1469
1470         /* fifo underflow, overflow */
1471         if (status) {
1472                 dsi_write(msm_host, REG_DSI_FIFO_STATUS, status);
1473                 msm_host->err_work_state |= DSI_ERR_STATE_FIFO;
1474                 if (status & DSI_FIFO_STATUS_CMD_MDP_FIFO_UNDERFLOW)
1475                         msm_host->err_work_state |=
1476                                         DSI_ERR_STATE_MDP_FIFO_UNDERFLOW;
1477         }
1478 }
1479
1480 static void dsi_status(struct msm_dsi_host *msm_host)
1481 {
1482         u32 status;
1483
1484         status = dsi_read(msm_host, REG_DSI_STATUS0);
1485
1486         if (status & DSI_STATUS0_INTERLEAVE_OP_CONTENTION) {
1487                 dsi_write(msm_host, REG_DSI_STATUS0, status);
1488                 msm_host->err_work_state |=
1489                         DSI_ERR_STATE_INTERLEAVE_OP_CONTENTION;
1490         }
1491 }
1492
1493 static void dsi_clk_status(struct msm_dsi_host *msm_host)
1494 {
1495         u32 status;
1496
1497         status = dsi_read(msm_host, REG_DSI_CLK_STATUS);
1498
1499         if (status & DSI_CLK_STATUS_PLL_UNLOCKED) {
1500                 dsi_write(msm_host, REG_DSI_CLK_STATUS, status);
1501                 msm_host->err_work_state |= DSI_ERR_STATE_PLL_UNLOCKED;
1502         }
1503 }
1504
1505 static void dsi_error(struct msm_dsi_host *msm_host)
1506 {
1507         /* disable dsi error interrupt */
1508         dsi_intr_ctrl(msm_host, DSI_IRQ_MASK_ERROR, 0);
1509
1510         dsi_clk_status(msm_host);
1511         dsi_fifo_status(msm_host);
1512         dsi_ack_err_status(msm_host);
1513         dsi_timeout_status(msm_host);
1514         dsi_status(msm_host);
1515         dsi_dln0_phy_err(msm_host);
1516
1517         queue_work(msm_host->workqueue, &msm_host->err_work);
1518 }
1519
1520 static irqreturn_t dsi_host_irq(int irq, void *ptr)
1521 {
1522         struct msm_dsi_host *msm_host = ptr;
1523         u32 isr;
1524         unsigned long flags;
1525
1526         if (!msm_host->ctrl_base)
1527                 return IRQ_HANDLED;
1528
1529         spin_lock_irqsave(&msm_host->intr_lock, flags);
1530         isr = dsi_read(msm_host, REG_DSI_INTR_CTRL);
1531         dsi_write(msm_host, REG_DSI_INTR_CTRL, isr);
1532         spin_unlock_irqrestore(&msm_host->intr_lock, flags);
1533
1534         DBG("isr=0x%x, id=%d", isr, msm_host->id);
1535
1536         if (isr & DSI_IRQ_ERROR)
1537                 dsi_error(msm_host);
1538
1539         if (isr & DSI_IRQ_VIDEO_DONE)
1540                 complete(&msm_host->video_comp);
1541
1542         if (isr & DSI_IRQ_CMD_DMA_DONE)
1543                 complete(&msm_host->dma_comp);
1544
1545         return IRQ_HANDLED;
1546 }
1547
1548 static int dsi_host_init_panel_gpios(struct msm_dsi_host *msm_host,
1549                         struct device *panel_device)
1550 {
1551         msm_host->disp_en_gpio = devm_gpiod_get_optional(panel_device,
1552                                                          "disp-enable",
1553                                                          GPIOD_OUT_LOW);
1554         if (IS_ERR(msm_host->disp_en_gpio)) {
1555                 DBG("cannot get disp-enable-gpios %ld",
1556                                 PTR_ERR(msm_host->disp_en_gpio));
1557                 return PTR_ERR(msm_host->disp_en_gpio);
1558         }
1559
1560         msm_host->te_gpio = devm_gpiod_get_optional(panel_device, "disp-te",
1561                                                                 GPIOD_IN);
1562         if (IS_ERR(msm_host->te_gpio)) {
1563                 DBG("cannot get disp-te-gpios %ld", PTR_ERR(msm_host->te_gpio));
1564                 return PTR_ERR(msm_host->te_gpio);
1565         }
1566
1567         return 0;
1568 }
1569
1570 static int dsi_host_attach(struct mipi_dsi_host *host,
1571                                         struct mipi_dsi_device *dsi)
1572 {
1573         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
1574         int ret;
1575
1576         if (dsi->lanes > msm_host->num_data_lanes)
1577                 return -EINVAL;
1578
1579         msm_host->channel = dsi->channel;
1580         msm_host->lanes = dsi->lanes;
1581         msm_host->format = dsi->format;
1582         msm_host->mode_flags = dsi->mode_flags;
1583
1584         /* Some gpios defined in panel DT need to be controlled by host */
1585         ret = dsi_host_init_panel_gpios(msm_host, &dsi->dev);
1586         if (ret)
1587                 return ret;
1588
1589         ret = dsi_dev_attach(msm_host->pdev);
1590         if (ret)
1591                 return ret;
1592
1593         DBG("id=%d", msm_host->id);
1594         if (msm_host->dev)
1595                 queue_work(msm_host->workqueue, &msm_host->hpd_work);
1596
1597         return 0;
1598 }
1599
1600 static int dsi_host_detach(struct mipi_dsi_host *host,
1601                                         struct mipi_dsi_device *dsi)
1602 {
1603         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
1604
1605         dsi_dev_detach(msm_host->pdev);
1606
1607         msm_host->device_node = NULL;
1608
1609         DBG("id=%d", msm_host->id);
1610         if (msm_host->dev)
1611                 queue_work(msm_host->workqueue, &msm_host->hpd_work);
1612
1613         return 0;
1614 }
1615
1616 static ssize_t dsi_host_transfer(struct mipi_dsi_host *host,
1617                                         const struct mipi_dsi_msg *msg)
1618 {
1619         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
1620         int ret;
1621
1622         if (!msg || !msm_host->power_on)
1623                 return -EINVAL;
1624
1625         mutex_lock(&msm_host->cmd_mutex);
1626         ret = msm_dsi_manager_cmd_xfer(msm_host->id, msg);
1627         mutex_unlock(&msm_host->cmd_mutex);
1628
1629         return ret;
1630 }
1631
1632 static const struct mipi_dsi_host_ops dsi_host_ops = {
1633         .attach = dsi_host_attach,
1634         .detach = dsi_host_detach,
1635         .transfer = dsi_host_transfer,
1636 };
1637
1638 /*
1639  * List of supported physical to logical lane mappings.
1640  * For example, the 2nd entry represents the following mapping:
1641  *
1642  * "3012": Logic 3->Phys 0; Logic 0->Phys 1; Logic 1->Phys 2; Logic 2->Phys 3;
1643  */
1644 static const int supported_data_lane_swaps[][4] = {
1645         { 0, 1, 2, 3 },
1646         { 3, 0, 1, 2 },
1647         { 2, 3, 0, 1 },
1648         { 1, 2, 3, 0 },
1649         { 0, 3, 2, 1 },
1650         { 1, 0, 3, 2 },
1651         { 2, 1, 0, 3 },
1652         { 3, 2, 1, 0 },
1653 };
1654
1655 static int dsi_host_parse_lane_data(struct msm_dsi_host *msm_host,
1656                                     struct device_node *ep)
1657 {
1658         struct device *dev = &msm_host->pdev->dev;
1659         struct property *prop;
1660         u32 lane_map[4];
1661         int ret, i, len, num_lanes;
1662
1663         prop = of_find_property(ep, "data-lanes", &len);
1664         if (!prop) {
1665                 DRM_DEV_DEBUG(dev,
1666                         "failed to find data lane mapping, using default\n");
1667                 /* Set the number of date lanes to 4 by default. */
1668                 msm_host->num_data_lanes = 4;
1669                 return 0;
1670         }
1671
1672         num_lanes = len / sizeof(u32);
1673
1674         if (num_lanes < 1 || num_lanes > 4) {
1675                 DRM_DEV_ERROR(dev, "bad number of data lanes\n");
1676                 return -EINVAL;
1677         }
1678
1679         msm_host->num_data_lanes = num_lanes;
1680
1681         ret = of_property_read_u32_array(ep, "data-lanes", lane_map,
1682                                          num_lanes);
1683         if (ret) {
1684                 DRM_DEV_ERROR(dev, "failed to read lane data\n");
1685                 return ret;
1686         }
1687
1688         /*
1689          * compare DT specified physical-logical lane mappings with the ones
1690          * supported by hardware
1691          */
1692         for (i = 0; i < ARRAY_SIZE(supported_data_lane_swaps); i++) {
1693                 const int *swap = supported_data_lane_swaps[i];
1694                 int j;
1695
1696                 /*
1697                  * the data-lanes array we get from DT has a logical->physical
1698                  * mapping. The "data lane swap" register field represents
1699                  * supported configurations in a physical->logical mapping.
1700                  * Translate the DT mapping to what we understand and find a
1701                  * configuration that works.
1702                  */
1703                 for (j = 0; j < num_lanes; j++) {
1704                         if (lane_map[j] < 0 || lane_map[j] > 3)
1705                                 DRM_DEV_ERROR(dev, "bad physical lane entry %u\n",
1706                                         lane_map[j]);
1707
1708                         if (swap[lane_map[j]] != j)
1709                                 break;
1710                 }
1711
1712                 if (j == num_lanes) {
1713                         msm_host->dlane_swap = i;
1714                         return 0;
1715                 }
1716         }
1717
1718         return -EINVAL;
1719 }
1720
1721 static int dsi_host_parse_dt(struct msm_dsi_host *msm_host)
1722 {
1723         struct device *dev = &msm_host->pdev->dev;
1724         struct device_node *np = dev->of_node;
1725         struct device_node *endpoint, *device_node;
1726         int ret = 0;
1727
1728         /*
1729          * Get the endpoint of the output port of the DSI host. In our case,
1730          * this is mapped to port number with reg = 1. Don't return an error if
1731          * the remote endpoint isn't defined. It's possible that there is
1732          * nothing connected to the dsi output.
1733          */
1734         endpoint = of_graph_get_endpoint_by_regs(np, 1, -1);
1735         if (!endpoint) {
1736                 DRM_DEV_DEBUG(dev, "%s: no endpoint\n", __func__);
1737                 return 0;
1738         }
1739
1740         ret = dsi_host_parse_lane_data(msm_host, endpoint);
1741         if (ret) {
1742                 DRM_DEV_ERROR(dev, "%s: invalid lane configuration %d\n",
1743                         __func__, ret);
1744                 ret = -EINVAL;
1745                 goto err;
1746         }
1747
1748         /* Get panel node from the output port's endpoint data */
1749         device_node = of_graph_get_remote_node(np, 1, 0);
1750         if (!device_node) {
1751                 DRM_DEV_DEBUG(dev, "%s: no valid device\n", __func__);
1752                 ret = -ENODEV;
1753                 goto err;
1754         }
1755
1756         msm_host->device_node = device_node;
1757
1758         if (of_property_read_bool(np, "syscon-sfpb")) {
1759                 msm_host->sfpb = syscon_regmap_lookup_by_phandle(np,
1760                                         "syscon-sfpb");
1761                 if (IS_ERR(msm_host->sfpb)) {
1762                         DRM_DEV_ERROR(dev, "%s: failed to get sfpb regmap\n",
1763                                 __func__);
1764                         ret = PTR_ERR(msm_host->sfpb);
1765                 }
1766         }
1767
1768         of_node_put(device_node);
1769
1770 err:
1771         of_node_put(endpoint);
1772
1773         return ret;
1774 }
1775
1776 static int dsi_host_get_id(struct msm_dsi_host *msm_host)
1777 {
1778         struct platform_device *pdev = msm_host->pdev;
1779         const struct msm_dsi_config *cfg = msm_host->cfg_hnd->cfg;
1780         struct resource *res;
1781         int i;
1782
1783         res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dsi_ctrl");
1784         if (!res)
1785                 return -EINVAL;
1786
1787         for (i = 0; i < cfg->num_dsi; i++) {
1788                 if (cfg->io_start[i] == res->start)
1789                         return i;
1790         }
1791
1792         return -EINVAL;
1793 }
1794
1795 int msm_dsi_host_init(struct msm_dsi *msm_dsi)
1796 {
1797         struct msm_dsi_host *msm_host = NULL;
1798         struct platform_device *pdev = msm_dsi->pdev;
1799         int ret;
1800
1801         msm_host = devm_kzalloc(&pdev->dev, sizeof(*msm_host), GFP_KERNEL);
1802         if (!msm_host) {
1803                 ret = -ENOMEM;
1804                 goto fail;
1805         }
1806
1807         msm_host->pdev = pdev;
1808         msm_dsi->host = &msm_host->base;
1809
1810         ret = dsi_host_parse_dt(msm_host);
1811         if (ret) {
1812                 pr_err("%s: failed to parse dt\n", __func__);
1813                 goto fail;
1814         }
1815
1816         msm_host->ctrl_base = msm_ioremap_size(pdev, "dsi_ctrl", "DSI CTRL", &msm_host->ctrl_size);
1817         if (IS_ERR(msm_host->ctrl_base)) {
1818                 pr_err("%s: unable to map Dsi ctrl base\n", __func__);
1819                 ret = PTR_ERR(msm_host->ctrl_base);
1820                 goto fail;
1821         }
1822
1823         pm_runtime_enable(&pdev->dev);
1824
1825         msm_host->cfg_hnd = dsi_get_config(msm_host);
1826         if (!msm_host->cfg_hnd) {
1827                 ret = -EINVAL;
1828                 pr_err("%s: get config failed\n", __func__);
1829                 goto fail;
1830         }
1831
1832         msm_host->id = dsi_host_get_id(msm_host);
1833         if (msm_host->id < 0) {
1834                 ret = msm_host->id;
1835                 pr_err("%s: unable to identify DSI host index\n", __func__);
1836                 goto fail;
1837         }
1838
1839         /* fixup base address by io offset */
1840         msm_host->ctrl_base += msm_host->cfg_hnd->cfg->io_offset;
1841
1842         ret = dsi_regulator_init(msm_host);
1843         if (ret) {
1844                 pr_err("%s: regulator init failed\n", __func__);
1845                 goto fail;
1846         }
1847
1848         ret = dsi_clk_init(msm_host);
1849         if (ret) {
1850                 pr_err("%s: unable to initialize dsi clks\n", __func__);
1851                 goto fail;
1852         }
1853
1854         msm_host->rx_buf = devm_kzalloc(&pdev->dev, SZ_4K, GFP_KERNEL);
1855         if (!msm_host->rx_buf) {
1856                 ret = -ENOMEM;
1857                 pr_err("%s: alloc rx temp buf failed\n", __func__);
1858                 goto fail;
1859         }
1860
1861         ret = devm_pm_opp_set_clkname(&pdev->dev, "byte");
1862         if (ret)
1863                 return ret;
1864         /* OPP table is optional */
1865         ret = devm_pm_opp_of_add_table(&pdev->dev);
1866         if (ret && ret != -ENODEV) {
1867                 dev_err(&pdev->dev, "invalid OPP table in device tree\n");
1868                 return ret;
1869         }
1870
1871         msm_host->irq = irq_of_parse_and_map(pdev->dev.of_node, 0);
1872         if (msm_host->irq < 0) {
1873                 ret = msm_host->irq;
1874                 dev_err(&pdev->dev, "failed to get irq: %d\n", ret);
1875                 return ret;
1876         }
1877
1878         /* do not autoenable, will be enabled later */
1879         ret = devm_request_irq(&pdev->dev, msm_host->irq, dsi_host_irq,
1880                         IRQF_TRIGGER_HIGH | IRQF_ONESHOT | IRQF_NO_AUTOEN,
1881                         "dsi_isr", msm_host);
1882         if (ret < 0) {
1883                 dev_err(&pdev->dev, "failed to request IRQ%u: %d\n",
1884                                 msm_host->irq, ret);
1885                 return ret;
1886         }
1887
1888         init_completion(&msm_host->dma_comp);
1889         init_completion(&msm_host->video_comp);
1890         mutex_init(&msm_host->dev_mutex);
1891         mutex_init(&msm_host->cmd_mutex);
1892         spin_lock_init(&msm_host->intr_lock);
1893
1894         /* setup workqueue */
1895         msm_host->workqueue = alloc_ordered_workqueue("dsi_drm_work", 0);
1896         INIT_WORK(&msm_host->err_work, dsi_err_worker);
1897         INIT_WORK(&msm_host->hpd_work, dsi_hpd_worker);
1898
1899         msm_dsi->id = msm_host->id;
1900
1901         DBG("Dsi Host %d initialized", msm_host->id);
1902         return 0;
1903
1904 fail:
1905         return ret;
1906 }
1907
1908 void msm_dsi_host_destroy(struct mipi_dsi_host *host)
1909 {
1910         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
1911
1912         DBG("");
1913         dsi_tx_buf_free(msm_host);
1914         if (msm_host->workqueue) {
1915                 destroy_workqueue(msm_host->workqueue);
1916                 msm_host->workqueue = NULL;
1917         }
1918
1919         mutex_destroy(&msm_host->cmd_mutex);
1920         mutex_destroy(&msm_host->dev_mutex);
1921
1922         pm_runtime_disable(&msm_host->pdev->dev);
1923 }
1924
1925 int msm_dsi_host_modeset_init(struct mipi_dsi_host *host,
1926                                         struct drm_device *dev)
1927 {
1928         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
1929         const struct msm_dsi_cfg_handler *cfg_hnd = msm_host->cfg_hnd;
1930         int ret;
1931
1932         msm_host->dev = dev;
1933         ret = cfg_hnd->ops->tx_buf_alloc(msm_host, SZ_4K);
1934         if (ret) {
1935                 pr_err("%s: alloc tx gem obj failed, %d\n", __func__, ret);
1936                 return ret;
1937         }
1938
1939         return 0;
1940 }
1941
1942 int msm_dsi_host_register(struct mipi_dsi_host *host)
1943 {
1944         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
1945         int ret;
1946
1947         /* Register mipi dsi host */
1948         if (!msm_host->registered) {
1949                 host->dev = &msm_host->pdev->dev;
1950                 host->ops = &dsi_host_ops;
1951                 ret = mipi_dsi_host_register(host);
1952                 if (ret)
1953                         return ret;
1954
1955                 msm_host->registered = true;
1956         }
1957
1958         return 0;
1959 }
1960
1961 void msm_dsi_host_unregister(struct mipi_dsi_host *host)
1962 {
1963         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
1964
1965         if (msm_host->registered) {
1966                 mipi_dsi_host_unregister(host);
1967                 host->dev = NULL;
1968                 host->ops = NULL;
1969                 msm_host->registered = false;
1970         }
1971 }
1972
1973 int msm_dsi_host_xfer_prepare(struct mipi_dsi_host *host,
1974                                 const struct mipi_dsi_msg *msg)
1975 {
1976         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
1977         const struct msm_dsi_cfg_handler *cfg_hnd = msm_host->cfg_hnd;
1978
1979         /* TODO: make sure dsi_cmd_mdp is idle.
1980          * Since DSI6G v1.2.0, we can set DSI_TRIG_CTRL.BLOCK_DMA_WITHIN_FRAME
1981          * to ask H/W to wait until cmd mdp is idle. S/W wait is not needed.
1982          * How to handle the old versions? Wait for mdp cmd done?
1983          */
1984
1985         /*
1986          * mdss interrupt is generated in mdp core clock domain
1987          * mdp clock need to be enabled to receive dsi interrupt
1988          */
1989         pm_runtime_get_sync(&msm_host->pdev->dev);
1990         cfg_hnd->ops->link_clk_set_rate(msm_host);
1991         cfg_hnd->ops->link_clk_enable(msm_host);
1992
1993         /* TODO: vote for bus bandwidth */
1994
1995         if (!(msg->flags & MIPI_DSI_MSG_USE_LPM))
1996                 dsi_set_tx_power_mode(0, msm_host);
1997
1998         msm_host->dma_cmd_ctrl_restore = dsi_read(msm_host, REG_DSI_CTRL);
1999         dsi_write(msm_host, REG_DSI_CTRL,
2000                 msm_host->dma_cmd_ctrl_restore |
2001                 DSI_CTRL_CMD_MODE_EN |
2002                 DSI_CTRL_ENABLE);
2003         dsi_intr_ctrl(msm_host, DSI_IRQ_MASK_CMD_DMA_DONE, 1);
2004
2005         return 0;
2006 }
2007
2008 void msm_dsi_host_xfer_restore(struct mipi_dsi_host *host,
2009                                 const struct mipi_dsi_msg *msg)
2010 {
2011         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2012         const struct msm_dsi_cfg_handler *cfg_hnd = msm_host->cfg_hnd;
2013
2014         dsi_intr_ctrl(msm_host, DSI_IRQ_MASK_CMD_DMA_DONE, 0);
2015         dsi_write(msm_host, REG_DSI_CTRL, msm_host->dma_cmd_ctrl_restore);
2016
2017         if (!(msg->flags & MIPI_DSI_MSG_USE_LPM))
2018                 dsi_set_tx_power_mode(1, msm_host);
2019
2020         /* TODO: unvote for bus bandwidth */
2021
2022         cfg_hnd->ops->link_clk_disable(msm_host);
2023         pm_runtime_put(&msm_host->pdev->dev);
2024 }
2025
2026 int msm_dsi_host_cmd_tx(struct mipi_dsi_host *host,
2027                                 const struct mipi_dsi_msg *msg)
2028 {
2029         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2030
2031         return dsi_cmds2buf_tx(msm_host, msg);
2032 }
2033
2034 int msm_dsi_host_cmd_rx(struct mipi_dsi_host *host,
2035                                 const struct mipi_dsi_msg *msg)
2036 {
2037         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2038         const struct msm_dsi_cfg_handler *cfg_hnd = msm_host->cfg_hnd;
2039         int data_byte, rx_byte, dlen, end;
2040         int short_response, diff, pkt_size, ret = 0;
2041         char cmd;
2042         int rlen = msg->rx_len;
2043         u8 *buf;
2044
2045         if (rlen <= 2) {
2046                 short_response = 1;
2047                 pkt_size = rlen;
2048                 rx_byte = 4;
2049         } else {
2050                 short_response = 0;
2051                 data_byte = 10; /* first read */
2052                 if (rlen < data_byte)
2053                         pkt_size = rlen;
2054                 else
2055                         pkt_size = data_byte;
2056                 rx_byte = data_byte + 6; /* 4 header + 2 crc */
2057         }
2058
2059         buf = msm_host->rx_buf;
2060         end = 0;
2061         while (!end) {
2062                 u8 tx[2] = {pkt_size & 0xff, pkt_size >> 8};
2063                 struct mipi_dsi_msg max_pkt_size_msg = {
2064                         .channel = msg->channel,
2065                         .type = MIPI_DSI_SET_MAXIMUM_RETURN_PACKET_SIZE,
2066                         .tx_len = 2,
2067                         .tx_buf = tx,
2068                 };
2069
2070                 DBG("rlen=%d pkt_size=%d rx_byte=%d",
2071                         rlen, pkt_size, rx_byte);
2072
2073                 ret = dsi_cmds2buf_tx(msm_host, &max_pkt_size_msg);
2074                 if (ret < 2) {
2075                         pr_err("%s: Set max pkt size failed, %d\n",
2076                                 __func__, ret);
2077                         return -EINVAL;
2078                 }
2079
2080                 if ((cfg_hnd->major == MSM_DSI_VER_MAJOR_6G) &&
2081                         (cfg_hnd->minor >= MSM_DSI_6G_VER_MINOR_V1_1)) {
2082                         /* Clear the RDBK_DATA registers */
2083                         dsi_write(msm_host, REG_DSI_RDBK_DATA_CTRL,
2084                                         DSI_RDBK_DATA_CTRL_CLR);
2085                         wmb(); /* make sure the RDBK registers are cleared */
2086                         dsi_write(msm_host, REG_DSI_RDBK_DATA_CTRL, 0);
2087                         wmb(); /* release cleared status before transfer */
2088                 }
2089
2090                 ret = dsi_cmds2buf_tx(msm_host, msg);
2091                 if (ret < msg->tx_len) {
2092                         pr_err("%s: Read cmd Tx failed, %d\n", __func__, ret);
2093                         return ret;
2094                 }
2095
2096                 /*
2097                  * once cmd_dma_done interrupt received,
2098                  * return data from client is ready and stored
2099                  * at RDBK_DATA register already
2100                  * since rx fifo is 16 bytes, dcs header is kept at first loop,
2101                  * after that dcs header lost during shift into registers
2102                  */
2103                 dlen = dsi_cmd_dma_rx(msm_host, buf, rx_byte, pkt_size);
2104
2105                 if (dlen <= 0)
2106                         return 0;
2107
2108                 if (short_response)
2109                         break;
2110
2111                 if (rlen <= data_byte) {
2112                         diff = data_byte - rlen;
2113                         end = 1;
2114                 } else {
2115                         diff = 0;
2116                         rlen -= data_byte;
2117                 }
2118
2119                 if (!end) {
2120                         dlen -= 2; /* 2 crc */
2121                         dlen -= diff;
2122                         buf += dlen;    /* next start position */
2123                         data_byte = 14; /* NOT first read */
2124                         if (rlen < data_byte)
2125                                 pkt_size += rlen;
2126                         else
2127                                 pkt_size += data_byte;
2128                         DBG("buf=%p dlen=%d diff=%d", buf, dlen, diff);
2129                 }
2130         }
2131
2132         /*
2133          * For single Long read, if the requested rlen < 10,
2134          * we need to shift the start position of rx
2135          * data buffer to skip the bytes which are not
2136          * updated.
2137          */
2138         if (pkt_size < 10 && !short_response)
2139                 buf = msm_host->rx_buf + (10 - rlen);
2140         else
2141                 buf = msm_host->rx_buf;
2142
2143         cmd = buf[0];
2144         switch (cmd) {
2145         case MIPI_DSI_RX_ACKNOWLEDGE_AND_ERROR_REPORT:
2146                 pr_err("%s: rx ACK_ERR_PACLAGE\n", __func__);
2147                 ret = 0;
2148                 break;
2149         case MIPI_DSI_RX_GENERIC_SHORT_READ_RESPONSE_1BYTE:
2150         case MIPI_DSI_RX_DCS_SHORT_READ_RESPONSE_1BYTE:
2151                 ret = dsi_short_read1_resp(buf, msg);
2152                 break;
2153         case MIPI_DSI_RX_GENERIC_SHORT_READ_RESPONSE_2BYTE:
2154         case MIPI_DSI_RX_DCS_SHORT_READ_RESPONSE_2BYTE:
2155                 ret = dsi_short_read2_resp(buf, msg);
2156                 break;
2157         case MIPI_DSI_RX_GENERIC_LONG_READ_RESPONSE:
2158         case MIPI_DSI_RX_DCS_LONG_READ_RESPONSE:
2159                 ret = dsi_long_read_resp(buf, msg);
2160                 break;
2161         default:
2162                 pr_warn("%s:Invalid response cmd\n", __func__);
2163                 ret = 0;
2164         }
2165
2166         return ret;
2167 }
2168
2169 void msm_dsi_host_cmd_xfer_commit(struct mipi_dsi_host *host, u32 dma_base,
2170                                   u32 len)
2171 {
2172         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2173
2174         dsi_write(msm_host, REG_DSI_DMA_BASE, dma_base);
2175         dsi_write(msm_host, REG_DSI_DMA_LEN, len);
2176         dsi_write(msm_host, REG_DSI_TRIG_DMA, 1);
2177
2178         /* Make sure trigger happens */
2179         wmb();
2180 }
2181
2182 void msm_dsi_host_set_phy_mode(struct mipi_dsi_host *host,
2183         struct msm_dsi_phy *src_phy)
2184 {
2185         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2186
2187         msm_host->cphy_mode = src_phy->cphy_mode;
2188 }
2189
2190 void msm_dsi_host_reset_phy(struct mipi_dsi_host *host)
2191 {
2192         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2193
2194         DBG("");
2195         dsi_write(msm_host, REG_DSI_PHY_RESET, DSI_PHY_RESET_RESET);
2196         /* Make sure fully reset */
2197         wmb();
2198         udelay(1000);
2199         dsi_write(msm_host, REG_DSI_PHY_RESET, 0);
2200         udelay(100);
2201 }
2202
2203 void msm_dsi_host_get_phy_clk_req(struct mipi_dsi_host *host,
2204                         struct msm_dsi_phy_clk_request *clk_req,
2205                         bool is_bonded_dsi)
2206 {
2207         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2208         const struct msm_dsi_cfg_handler *cfg_hnd = msm_host->cfg_hnd;
2209         int ret;
2210
2211         ret = cfg_hnd->ops->calc_clk_rate(msm_host, is_bonded_dsi);
2212         if (ret) {
2213                 pr_err("%s: unable to calc clk rate, %d\n", __func__, ret);
2214                 return;
2215         }
2216
2217         /* CPHY transmits 16 bits over 7 clock cycles
2218          * "byte_clk" is in units of 16-bits (see dsi_calc_pclk),
2219          * so multiply by 7 to get the "bitclk rate"
2220          */
2221         if (msm_host->cphy_mode)
2222                 clk_req->bitclk_rate = msm_host->byte_clk_rate * 7;
2223         else
2224                 clk_req->bitclk_rate = msm_host->byte_clk_rate * 8;
2225         clk_req->escclk_rate = msm_host->esc_clk_rate;
2226 }
2227
2228 void msm_dsi_host_enable_irq(struct mipi_dsi_host *host)
2229 {
2230         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2231
2232         enable_irq(msm_host->irq);
2233 }
2234
2235 void msm_dsi_host_disable_irq(struct mipi_dsi_host *host)
2236 {
2237         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2238
2239         disable_irq(msm_host->irq);
2240 }
2241
2242 int msm_dsi_host_enable(struct mipi_dsi_host *host)
2243 {
2244         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2245
2246         dsi_op_mode_config(msm_host,
2247                 !!(msm_host->mode_flags & MIPI_DSI_MODE_VIDEO), true);
2248
2249         /* TODO: clock should be turned off for command mode,
2250          * and only turned on before MDP START.
2251          * This part of code should be enabled once mdp driver support it.
2252          */
2253         /* if (msm_panel->mode == MSM_DSI_CMD_MODE) {
2254          *      dsi_link_clk_disable(msm_host);
2255          *      pm_runtime_put(&msm_host->pdev->dev);
2256          * }
2257          */
2258         msm_host->enabled = true;
2259         return 0;
2260 }
2261
2262 int msm_dsi_host_disable(struct mipi_dsi_host *host)
2263 {
2264         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2265
2266         msm_host->enabled = false;
2267         dsi_op_mode_config(msm_host,
2268                 !!(msm_host->mode_flags & MIPI_DSI_MODE_VIDEO), false);
2269
2270         /* Since we have disabled INTF, the video engine won't stop so that
2271          * the cmd engine will be blocked.
2272          * Reset to disable video engine so that we can send off cmd.
2273          */
2274         dsi_sw_reset(msm_host);
2275
2276         return 0;
2277 }
2278
2279 static void msm_dsi_sfpb_config(struct msm_dsi_host *msm_host, bool enable)
2280 {
2281         enum sfpb_ahb_arb_master_port_en en;
2282
2283         if (!msm_host->sfpb)
2284                 return;
2285
2286         en = enable ? SFPB_MASTER_PORT_ENABLE : SFPB_MASTER_PORT_DISABLE;
2287
2288         regmap_update_bits(msm_host->sfpb, REG_SFPB_GPREG,
2289                         SFPB_GPREG_MASTER_PORT_EN__MASK,
2290                         SFPB_GPREG_MASTER_PORT_EN(en));
2291 }
2292
2293 int msm_dsi_host_power_on(struct mipi_dsi_host *host,
2294                         struct msm_dsi_phy_shared_timings *phy_shared_timings,
2295                         bool is_bonded_dsi, struct msm_dsi_phy *phy)
2296 {
2297         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2298         const struct msm_dsi_cfg_handler *cfg_hnd = msm_host->cfg_hnd;
2299         int ret = 0;
2300
2301         mutex_lock(&msm_host->dev_mutex);
2302         if (msm_host->power_on) {
2303                 DBG("dsi host already on");
2304                 goto unlock_ret;
2305         }
2306
2307         msm_dsi_sfpb_config(msm_host, true);
2308
2309         ret = dsi_host_regulator_enable(msm_host);
2310         if (ret) {
2311                 pr_err("%s:Failed to enable vregs.ret=%d\n",
2312                         __func__, ret);
2313                 goto unlock_ret;
2314         }
2315
2316         pm_runtime_get_sync(&msm_host->pdev->dev);
2317         ret = cfg_hnd->ops->link_clk_set_rate(msm_host);
2318         if (!ret)
2319                 ret = cfg_hnd->ops->link_clk_enable(msm_host);
2320         if (ret) {
2321                 pr_err("%s: failed to enable link clocks. ret=%d\n",
2322                        __func__, ret);
2323                 goto fail_disable_reg;
2324         }
2325
2326         ret = pinctrl_pm_select_default_state(&msm_host->pdev->dev);
2327         if (ret) {
2328                 pr_err("%s: failed to set pinctrl default state, %d\n",
2329                         __func__, ret);
2330                 goto fail_disable_clk;
2331         }
2332
2333         dsi_timing_setup(msm_host, is_bonded_dsi);
2334         dsi_sw_reset(msm_host);
2335         dsi_ctrl_config(msm_host, true, phy_shared_timings, phy);
2336
2337         if (msm_host->disp_en_gpio)
2338                 gpiod_set_value(msm_host->disp_en_gpio, 1);
2339
2340         msm_host->power_on = true;
2341         mutex_unlock(&msm_host->dev_mutex);
2342
2343         return 0;
2344
2345 fail_disable_clk:
2346         cfg_hnd->ops->link_clk_disable(msm_host);
2347         pm_runtime_put(&msm_host->pdev->dev);
2348 fail_disable_reg:
2349         dsi_host_regulator_disable(msm_host);
2350 unlock_ret:
2351         mutex_unlock(&msm_host->dev_mutex);
2352         return ret;
2353 }
2354
2355 int msm_dsi_host_power_off(struct mipi_dsi_host *host)
2356 {
2357         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2358         const struct msm_dsi_cfg_handler *cfg_hnd = msm_host->cfg_hnd;
2359
2360         mutex_lock(&msm_host->dev_mutex);
2361         if (!msm_host->power_on) {
2362                 DBG("dsi host already off");
2363                 goto unlock_ret;
2364         }
2365
2366         dsi_ctrl_config(msm_host, false, NULL, NULL);
2367
2368         if (msm_host->disp_en_gpio)
2369                 gpiod_set_value(msm_host->disp_en_gpio, 0);
2370
2371         pinctrl_pm_select_sleep_state(&msm_host->pdev->dev);
2372
2373         cfg_hnd->ops->link_clk_disable(msm_host);
2374         pm_runtime_put(&msm_host->pdev->dev);
2375
2376         dsi_host_regulator_disable(msm_host);
2377
2378         msm_dsi_sfpb_config(msm_host, false);
2379
2380         DBG("-");
2381
2382         msm_host->power_on = false;
2383
2384 unlock_ret:
2385         mutex_unlock(&msm_host->dev_mutex);
2386         return 0;
2387 }
2388
2389 int msm_dsi_host_set_display_mode(struct mipi_dsi_host *host,
2390                                   const struct drm_display_mode *mode)
2391 {
2392         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2393
2394         if (msm_host->mode) {
2395                 drm_mode_destroy(msm_host->dev, msm_host->mode);
2396                 msm_host->mode = NULL;
2397         }
2398
2399         msm_host->mode = drm_mode_duplicate(msm_host->dev, mode);
2400         if (!msm_host->mode) {
2401                 pr_err("%s: cannot duplicate mode\n", __func__);
2402                 return -ENOMEM;
2403         }
2404
2405         return 0;
2406 }
2407
2408 struct drm_panel *msm_dsi_host_get_panel(struct mipi_dsi_host *host)
2409 {
2410         return of_drm_find_panel(to_msm_dsi_host(host)->device_node);
2411 }
2412
2413 unsigned long msm_dsi_host_get_mode_flags(struct mipi_dsi_host *host)
2414 {
2415         return to_msm_dsi_host(host)->mode_flags;
2416 }
2417
2418 struct drm_bridge *msm_dsi_host_get_bridge(struct mipi_dsi_host *host)
2419 {
2420         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2421
2422         return of_drm_find_bridge(msm_host->device_node);
2423 }
2424
2425 void msm_dsi_host_snapshot(struct msm_disp_state *disp_state, struct mipi_dsi_host *host)
2426 {
2427         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2428
2429         pm_runtime_get_sync(&msm_host->pdev->dev);
2430
2431         msm_disp_snapshot_add_block(disp_state, msm_host->ctrl_size,
2432                         msm_host->ctrl_base, "dsi%d_ctrl", msm_host->id);
2433
2434         pm_runtime_put_sync(&msm_host->pdev->dev);
2435 }
2436
2437 static void msm_dsi_host_video_test_pattern_setup(struct msm_dsi_host *msm_host)
2438 {
2439         u32 reg;
2440
2441         reg = dsi_read(msm_host, REG_DSI_TEST_PATTERN_GEN_CTRL);
2442
2443         dsi_write(msm_host, REG_DSI_TEST_PATTERN_GEN_VIDEO_INIT_VAL, 0xff);
2444         /* draw checkered rectangle pattern */
2445         dsi_write(msm_host, REG_DSI_TPG_MAIN_CONTROL,
2446                         DSI_TPG_MAIN_CONTROL_CHECKERED_RECTANGLE_PATTERN);
2447         /* use 24-bit RGB test pttern */
2448         dsi_write(msm_host, REG_DSI_TPG_VIDEO_CONFIG,
2449                         DSI_TPG_VIDEO_CONFIG_BPP(VIDEO_CONFIG_24BPP) |
2450                         DSI_TPG_VIDEO_CONFIG_RGB);
2451
2452         reg |= DSI_TEST_PATTERN_GEN_CTRL_VIDEO_PATTERN_SEL(VID_MDSS_GENERAL_PATTERN);
2453         dsi_write(msm_host, REG_DSI_TEST_PATTERN_GEN_CTRL, reg);
2454
2455         DBG("Video test pattern setup done\n");
2456 }
2457
2458 static void msm_dsi_host_cmd_test_pattern_setup(struct msm_dsi_host *msm_host)
2459 {
2460         u32 reg;
2461
2462         reg = dsi_read(msm_host, REG_DSI_TEST_PATTERN_GEN_CTRL);
2463
2464         /* initial value for test pattern */
2465         dsi_write(msm_host, REG_DSI_TEST_PATTERN_GEN_CMD_MDP_INIT_VAL0, 0xff);
2466
2467         reg |= DSI_TEST_PATTERN_GEN_CTRL_CMD_MDP_STREAM0_PATTERN_SEL(CMD_MDP_MDSS_GENERAL_PATTERN);
2468
2469         dsi_write(msm_host, REG_DSI_TEST_PATTERN_GEN_CTRL, reg);
2470         /* draw checkered rectangle pattern */
2471         dsi_write(msm_host, REG_DSI_TPG_MAIN_CONTROL2,
2472                         DSI_TPG_MAIN_CONTROL2_CMD_MDP0_CHECKERED_RECTANGLE_PATTERN);
2473
2474         DBG("Cmd test pattern setup done\n");
2475 }
2476
2477 void msm_dsi_host_test_pattern_en(struct mipi_dsi_host *host)
2478 {
2479         struct msm_dsi_host *msm_host = to_msm_dsi_host(host);
2480         bool is_video_mode = !!(msm_host->mode_flags & MIPI_DSI_MODE_VIDEO);
2481         u32 reg;
2482
2483         if (is_video_mode)
2484                 msm_dsi_host_video_test_pattern_setup(msm_host);
2485         else
2486                 msm_dsi_host_cmd_test_pattern_setup(msm_host);
2487
2488         reg = dsi_read(msm_host, REG_DSI_TEST_PATTERN_GEN_CTRL);
2489         /* enable the test pattern generator */
2490         dsi_write(msm_host, REG_DSI_TEST_PATTERN_GEN_CTRL, (reg | DSI_TEST_PATTERN_GEN_CTRL_EN));
2491
2492         /* for command mode need to trigger one frame from tpg */
2493         if (!is_video_mode)
2494                 dsi_write(msm_host, REG_DSI_TEST_PATTERN_GEN_CMD_STREAM0_TRIGGER,
2495                                 DSI_TEST_PATTERN_GEN_CMD_STREAM0_TRIGGER_SW_TRIGGER);
2496 }