drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <[email protected]>
   4  *         Leo Duran <[email protected]>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/acpi.h>
  23 #include <linux/amba/bus.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pci-ats.h>
  26 #include <linux/bitmap.h>
  27 #include <linux/slab.h>
  28 #include <linux/debugfs.h>
  29 #include <linux/scatterlist.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/iommu-helper.h>
  32 #include <linux/iommu.h>
  33 #include <linux/delay.h>
  34 #include <linux/amd-iommu.h>
  35 #include <linux/notifier.h>
  36 #include <linux/export.h>
  37 #include <linux/irq.h>
  38 #include <linux/msi.h>
  39 #include <linux/dma-contiguous.h>
  40 #include <linux/irqdomain.h>
  41 #include <linux/percpu.h>
  42 #include <linux/iova.h>
  43 #include <asm/irq_remapping.h>
  44 #include <asm/io_apic.h>
  45 #include <asm/apic.h>
  46 #include <asm/hw_irq.h>
  47 #include <asm/msidef.h>
  48 #include <asm/proto.h>
  49 #include <asm/iommu.h>
  50 #include <asm/gart.h>
  51 #include <asm/dma.h>
  52
  53 #include "amd_iommu_proto.h"
  54 #include "amd_iommu_types.h"
  55 #include "irq_remapping.h"
  56
  57 #define AMD_IOMMU_MAPPING_ERROR 0
  58
  59 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  60
  61 #define LOOP_TIMEOUT    100000
  62
  63 /* IO virtual address start page frame number */
  64 #define IOVA_START_PFN          (1)
  65 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  66 #define DMA_32BIT_PFN           IOVA_PFN(DMA_BIT_MASK(32))
  67
  68 /* Reserved IOVA ranges */
  69 #define MSI_RANGE_START         (0xfee00000)
  70 #define MSI_RANGE_END           (0xfeefffff)
  71 #define HT_RANGE_START          (0xfd00000000ULL)
  72 #define HT_RANGE_END            (0xffffffffffULL)
  73
  74 /*
  75  * This bitmap is used to advertise the page sizes our hardware support
  76  * to the IOMMU core, which will then use this information to split
  77  * physically contiguous memory regions it is mapping into page sizes
  78  * that we support.
  79  *
  80  * 512GB Pages are not supported due to a hardware bug
  81  */
  82 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  83
  84 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  85
  86 /* List of all available dev_data structures */
  87 static LIST_HEAD(dev_data_list);
  88 static DEFINE_SPINLOCK(dev_data_list_lock);
  89
  90 LIST_HEAD(ioapic_map);
  91 LIST_HEAD(hpet_map);
  92 LIST_HEAD(acpihid_map);
  93
  94 /*
  95  * Domain for untranslated devices - only allocated
  96  * if iommu=pt passed on kernel cmd line.
  97  */
  98 const struct iommu_ops amd_iommu_ops;
  99
 100 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
 101 int amd_iommu_max_glx_val = -1;
 102
 103 static const struct dma_map_ops amd_iommu_dma_ops;
 104
 105 /*
 106  * This struct contains device specific data for the IOMMU
 107  */
 108 struct iommu_dev_data {
 109         struct list_head list;            /* For domain->dev_list */
 110         struct list_head dev_data_list;   /* For global dev_data_list */
 111         struct protection_domain *domain; /* Domain the device is bound to */
 112         u16 devid;                        /* PCI Device ID */
 113         u16 alias;                        /* Alias Device ID */
 114         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
 115         bool passthrough;                 /* Device is identity mapped */
 116         struct {
 117                 bool enabled;
 118                 int qdep;
 119         } ats;                            /* ATS state */
 120         bool pri_tlp;                     /* PASID TLB required for
 121                                              PPR completions */
 122         u32 errata;                       /* Bitmap for errata to apply */
 123         bool use_vapic;                   /* Enable device to use vapic mode */
 124
 125         struct ratelimit_state rs;        /* Ratelimit IOPF messages */
 126 };
 127
 128 /*
 129  * general struct to manage commands send to an IOMMU
 130  */
 131 struct iommu_cmd {
 132         u32 data[4];
 133 };
 134
 135 struct kmem_cache *amd_iommu_irq_cache;
 136
 137 static void update_domain(struct protection_domain *domain);
 138 static int protection_domain_init(struct protection_domain *domain);
 139 static void detach_device(struct device *dev);
 140 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 141
 142 /*
 143  * Data container for a dma_ops specific protection domain
 144  */
 145 struct dma_ops_domain {
 146         /* generic protection domain information */
 147         struct protection_domain domain;
 148
 149         /* IOVA RB-Tree */
 150         struct iova_domain iovad;
 151 };
 152
 153 static struct iova_domain reserved_iova_ranges;
 154 static struct lock_class_key reserved_rbtree_key;
 155
 156 /****************************************************************************
 157  *
 158  * Helper functions
 159  *
 160  ****************************************************************************/
 161
 162 static inline int match_hid_uid(struct device *dev,
 163                                 struct acpihid_map_entry *entry)
 164 {
 165         const char *hid, *uid;
 166
 167         hid = acpi_device_hid(ACPI_COMPANION(dev));
 168         uid = acpi_device_uid(ACPI_COMPANION(dev));
 169
 170         if (!hid || !(*hid))
 171                 return -ENODEV;
 172
 173         if (!uid || !(*uid))
 174                 return strcmp(hid, entry->hid);
 175
 176         if (!(*entry->uid))
 177                 return strcmp(hid, entry->hid);
 178
 179         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 180 }
 181
 182 static inline u16 get_pci_device_id(struct device *dev)
 183 {
 184         struct pci_dev *pdev = to_pci_dev(dev);
 185
 186         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 187 }
 188
 189 static inline int get_acpihid_device_id(struct device *dev,
 190                                         struct acpihid_map_entry **entry)
 191 {
 192         struct acpihid_map_entry *p;
 193
 194         list_for_each_entry(p, &acpihid_map, list) {
 195                 if (!match_hid_uid(dev, p)) {
 196                         if (entry)
 197                                 *entry = p;
 198                         return p->devid;
 199                 }
 200         }
 201         return -EINVAL;
 202 }
 203
 204 static inline int get_device_id(struct device *dev)
 205 {
 206         int devid;
 207
 208         if (dev_is_pci(dev))
 209                 devid = get_pci_device_id(dev);
 210         else
 211                 devid = get_acpihid_device_id(dev, NULL);
 212
 213         return devid;
 214 }
 215
 216 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 217 {
 218         return container_of(dom, struct protection_domain, domain);
 219 }
 220
 221 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 222 {
 223         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 224         return container_of(domain, struct dma_ops_domain, domain);
 225 }
 226
 227 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 228 {
 229         struct iommu_dev_data *dev_data;
 230         unsigned long flags;
 231
 232         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 233         if (!dev_data)
 234                 return NULL;
 235
 236         dev_data->devid = devid;
 237
 238         spin_lock_irqsave(&dev_data_list_lock, flags);
 239         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 240         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 241
 242         ratelimit_default_init(&dev_data->rs);
 243
 244         return dev_data;
 245 }
 246
 247 static struct iommu_dev_data *search_dev_data(u16 devid)
 248 {
 249         struct iommu_dev_data *dev_data;
 250         unsigned long flags;
 251
 252         spin_lock_irqsave(&dev_data_list_lock, flags);
 253         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 254                 if (dev_data->devid == devid)
 255                         goto out_unlock;
 256         }
 257
 258         dev_data = NULL;
 259
 260 out_unlock:
 261         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 262
 263         return dev_data;
 264 }
 265
 266 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 267 {
 268         *(u16 *)data = alias;
 269         return 0;
 270 }
 271
 272 static u16 get_alias(struct device *dev)
 273 {
 274         struct pci_dev *pdev = to_pci_dev(dev);
 275         u16 devid, ivrs_alias, pci_alias;
 276
 277         /* The callers make sure that get_device_id() does not fail here */
 278         devid = get_device_id(dev);
 279         ivrs_alias = amd_iommu_alias_table[devid];
 280         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 281
 282         if (ivrs_alias == pci_alias)
 283                 return ivrs_alias;
 284
 285         /*
 286          * DMA alias showdown
 287          *
 288          * The IVRS is fairly reliable in telling us about aliases, but it
 289          * can't know about every screwy device.  If we don't have an IVRS
 290          * reported alias, use the PCI reported alias.  In that case we may
 291          * still need to initialize the rlookup and dev_table entries if the
 292          * alias is to a non-existent device.
 293          */
 294         if (ivrs_alias == devid) {
 295                 if (!amd_iommu_rlookup_table[pci_alias]) {
 296                         amd_iommu_rlookup_table[pci_alias] =
 297                                 amd_iommu_rlookup_table[devid];
 298                         memcpy(amd_iommu_dev_table[pci_alias].data,
 299                                amd_iommu_dev_table[devid].data,
 300                                sizeof(amd_iommu_dev_table[pci_alias].data));
 301                 }
 302
 303                 return pci_alias;
 304         }
 305
 306         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 307                 "for device %s[%04x:%04x], kernel reported alias "
 308                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 309                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 310                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 311                 PCI_FUNC(pci_alias));
 312
 313         /*
 314          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 315          * bus, then the IVRS table may know about a quirk that we don't.
 316          */
 317         if (pci_alias == devid &&
 318             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 319                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 320                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 321                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 322                         dev_name(dev));
 323         }
 324
 325         return ivrs_alias;
 326 }
 327
 328 static struct iommu_dev_data *find_dev_data(u16 devid)
 329 {
 330         struct iommu_dev_data *dev_data;
 331
 332         dev_data = search_dev_data(devid);
 333
 334         if (dev_data == NULL)
 335                 dev_data = alloc_dev_data(devid);
 336
 337         return dev_data;
 338 }
 339
 340 static struct iommu_dev_data *get_dev_data(struct device *dev)
 341 {
 342         return dev->archdata.iommu;
 343 }
 344
 345 /*
 346 * Find or create an IOMMU group for a acpihid device.
 347 */
 348 static struct iommu_group *acpihid_device_group(struct device *dev)
 349 {
 350         struct acpihid_map_entry *p, *entry = NULL;
 351         int devid;
 352
 353         devid = get_acpihid_device_id(dev, &entry);
 354         if (devid < 0)
 355                 return ERR_PTR(devid);
 356
 357         list_for_each_entry(p, &acpihid_map, list) {
 358                 if ((devid == p->devid) && p->group)
 359                         entry->group = p->group;
 360         }
 361
 362         if (!entry->group)
 363                 entry->group = generic_device_group(dev);
 364         else
 365                 iommu_group_ref_get(entry->group);
 366
 367         return entry->group;
 368 }
 369
 370 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 371 {
 372         static const int caps[] = {
 373                 PCI_EXT_CAP_ID_ATS,
 374                 PCI_EXT_CAP_ID_PRI,
 375                 PCI_EXT_CAP_ID_PASID,
 376         };
 377         int i, pos;
 378
 379         for (i = 0; i < 3; ++i) {
 380                 pos = pci_find_ext_capability(pdev, caps[i]);
 381                 if (pos == 0)
 382                         return false;
 383         }
 384
 385         return true;
 386 }
 387
 388 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 389 {
 390         struct iommu_dev_data *dev_data;
 391
 392         dev_data = get_dev_data(&pdev->dev);
 393
 394         return dev_data->errata & (1 << erratum) ? true : false;
 395 }
 396
 397 /*
 398  * This function checks if the driver got a valid device from the caller to
 399  * avoid dereferencing invalid pointers.
 400  */
 401 static bool check_device(struct device *dev)
 402 {
 403         int devid;
 404
 405         if (!dev || !dev->dma_mask)
 406                 return false;
 407
 408         devid = get_device_id(dev);
 409         if (devid < 0)
 410                 return false;
 411
 412         /* Out of our scope? */
 413         if (devid > amd_iommu_last_bdf)
 414                 return false;
 415
 416         if (amd_iommu_rlookup_table[devid] == NULL)
 417                 return false;
 418
 419         return true;
 420 }
 421
 422 static void init_iommu_group(struct device *dev)
 423 {
 424         struct iommu_group *group;
 425
 426         group = iommu_group_get_for_dev(dev);
 427         if (IS_ERR(group))
 428                 return;
 429
 430         iommu_group_put(group);
 431 }
 432
 433 static int iommu_init_device(struct device *dev)
 434 {
 435         struct iommu_dev_data *dev_data;
 436         struct amd_iommu *iommu;
 437         int devid;
 438
 439         if (dev->archdata.iommu)
 440                 return 0;
 441
 442         devid = get_device_id(dev);
 443         if (devid < 0)
 444                 return devid;
 445
 446         iommu = amd_iommu_rlookup_table[devid];
 447
 448         dev_data = find_dev_data(devid);
 449         if (!dev_data)
 450                 return -ENOMEM;
 451
 452         dev_data->alias = get_alias(dev);
 453
 454         if (dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 455                 struct amd_iommu *iommu;
 456
 457                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 458                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 459         }
 460
 461         dev->archdata.iommu = dev_data;
 462
 463         iommu_device_link(&iommu->iommu, dev);
 464
 465         return 0;
 466 }
 467
 468 static void iommu_ignore_device(struct device *dev)
 469 {
 470         u16 alias;
 471         int devid;
 472
 473         devid = get_device_id(dev);
 474         if (devid < 0)
 475                 return;
 476
 477         alias = get_alias(dev);
 478
 479         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 480         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 481
 482         amd_iommu_rlookup_table[devid] = NULL;
 483         amd_iommu_rlookup_table[alias] = NULL;
 484 }
 485
 486 static void iommu_uninit_device(struct device *dev)
 487 {
 488         struct iommu_dev_data *dev_data;
 489         struct amd_iommu *iommu;
 490         int devid;
 491
 492         devid = get_device_id(dev);
 493         if (devid < 0)
 494                 return;
 495
 496         iommu = amd_iommu_rlookup_table[devid];
 497
 498         dev_data = search_dev_data(devid);
 499         if (!dev_data)
 500                 return;
 501
 502         if (dev_data->domain)
 503                 detach_device(dev);
 504
 505         iommu_device_unlink(&iommu->iommu, dev);
 506
 507         iommu_group_remove_device(dev);
 508
 509         /* Remove dma-ops */
 510         dev->dma_ops = NULL;
 511
 512         /*
 513          * We keep dev_data around for unplugged devices and reuse it when the
 514          * device is re-plugged - not doing so would introduce a ton of races.
 515          */
 516 }
 517
 518 /****************************************************************************
 519  *
 520  * Interrupt handling functions
 521  *
 522  ****************************************************************************/
 523
 524 static void dump_dte_entry(u16 devid)
 525 {
 526         int i;
 527
 528         for (i = 0; i < 4; ++i)
 529                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 530                         amd_iommu_dev_table[devid].data[i]);
 531 }
 532
 533 static void dump_command(unsigned long phys_addr)
 534 {
 535         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 536         int i;
 537
 538         for (i = 0; i < 4; ++i)
 539                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 540 }
 541
 542 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 543                                         u64 address, int flags)
 544 {
 545         struct iommu_dev_data *dev_data = NULL;
 546         struct pci_dev *pdev;
 547
 548         pdev = pci_get_bus_and_slot(PCI_BUS_NUM(devid), devid & 0xff);
 549         if (pdev)
 550                 dev_data = get_dev_data(&pdev->dev);
 551
 552         if (dev_data && __ratelimit(&dev_data->rs)) {
 553                 dev_err(&pdev->dev, "AMD-Vi: Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 554                         domain_id, address, flags);
 555         } else if (printk_ratelimit()) {
 556                 pr_err("AMD-Vi: Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 557                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 558                         domain_id, address, flags);
 559         }
 560
 561         if (pdev)
 562                 pci_dev_put(pdev);
 563 }
 564
 565 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 566 {
 567         int type, devid, domid, flags;
 568         volatile u32 *event = __evt;
 569         int count = 0;
 570         u64 address;
 571
 572 retry:
 573         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 574         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 575         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 576         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 577         address = (u64)(((u64)event[3]) << 32) | event[2];
 578
 579         if (type == 0) {
 580                 /* Did we hit the erratum? */
 581                 if (++count == LOOP_TIMEOUT) {
 582                         pr_err("AMD-Vi: No event written to event log\n");
 583                         return;
 584                 }
 585                 udelay(1);
 586                 goto retry;
 587         }
 588
 589         if (type == EVENT_TYPE_IO_FAULT) {
 590                 amd_iommu_report_page_fault(devid, domid, address, flags);
 591                 return;
 592         } else {
 593                 printk(KERN_ERR "AMD-Vi: Event logged [");
 594         }
 595
 596         switch (type) {
 597         case EVENT_TYPE_ILL_DEV:
 598                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 599                        "address=0x%016llx flags=0x%04x]\n",
 600                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 601                        address, flags);
 602                 dump_dte_entry(devid);
 603                 break;
 604         case EVENT_TYPE_DEV_TAB_ERR:
 605                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 606                        "address=0x%016llx flags=0x%04x]\n",
 607                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 608                        address, flags);
 609                 break;
 610         case EVENT_TYPE_PAGE_TAB_ERR:
 611                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 612                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 613                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 614                        domid, address, flags);
 615                 break;
 616         case EVENT_TYPE_ILL_CMD:
 617                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 618                 dump_command(address);
 619                 break;
 620         case EVENT_TYPE_CMD_HARD_ERR:
 621                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 622                        "flags=0x%04x]\n", address, flags);
 623                 break;
 624         case EVENT_TYPE_IOTLB_INV_TO:
 625                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 626                        "address=0x%016llx]\n",
 627                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 628                        address);
 629                 break;
 630         case EVENT_TYPE_INV_DEV_REQ:
 631                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 632                        "address=0x%016llx flags=0x%04x]\n",
 633                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 634                        address, flags);
 635                 break;
 636         default:
 637                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 638         }
 639
 640         memset(__evt, 0, 4 * sizeof(u32));
 641 }
 642
 643 static void iommu_poll_events(struct amd_iommu *iommu)
 644 {
 645         u32 head, tail;
 646
 647         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 648         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 649
 650         while (head != tail) {
 651                 iommu_print_event(iommu, iommu->evt_buf + head);
 652                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 653         }
 654
 655         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 656 }
 657
 658 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 659 {
 660         struct amd_iommu_fault fault;
 661
 662         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 663                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 664                 return;
 665         }
 666
 667         fault.address   = raw[1];
 668         fault.pasid     = PPR_PASID(raw[0]);
 669         fault.device_id = PPR_DEVID(raw[0]);
 670         fault.tag       = PPR_TAG(raw[0]);
 671         fault.flags     = PPR_FLAGS(raw[0]);
 672
 673         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 674 }
 675
 676 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 677 {
 678         u32 head, tail;
 679
 680         if (iommu->ppr_log == NULL)
 681                 return;
 682
 683         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 684         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 685
 686         while (head != tail) {
 687                 volatile u64 *raw;
 688                 u64 entry[2];
 689                 int i;
 690
 691                 raw = (u64 *)(iommu->ppr_log + head);
 692
 693                 /*
 694                  * Hardware bug: Interrupt may arrive before the entry is
 695                  * written to memory. If this happens we need to wait for the
 696                  * entry to arrive.
 697                  */
 698                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 699                         if (PPR_REQ_TYPE(raw[0]) != 0)
 700                                 break;
 701                         udelay(1);
 702                 }
 703
 704                 /* Avoid memcpy function-call overhead */
 705                 entry[0] = raw[0];
 706                 entry[1] = raw[1];
 707
 708                 /*
 709                  * To detect the hardware bug we need to clear the entry
 710                  * back to zero.
 711                  */
 712                 raw[0] = raw[1] = 0UL;
 713
 714                 /* Update head pointer of hardware ring-buffer */
 715                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 716                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 717
 718                 /* Handle PPR entry */
 719                 iommu_handle_ppr_entry(iommu, entry);
 720
 721                 /* Refresh ring-buffer information */
 722                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 723                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 724         }
 725 }
 726
 727 #ifdef CONFIG_IRQ_REMAP
 728 static int (*iommu_ga_log_notifier)(u32);
 729
 730 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 731 {
 732         iommu_ga_log_notifier = notifier;
 733
 734         return 0;
 735 }
 736 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 737
 738 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 739 {
 740         u32 head, tail, cnt = 0;
 741
 742         if (iommu->ga_log == NULL)
 743                 return;
 744
 745         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 746         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 747
 748         while (head != tail) {
 749                 volatile u64 *raw;
 750                 u64 log_entry;
 751
 752                 raw = (u64 *)(iommu->ga_log + head);
 753                 cnt++;
 754
 755                 /* Avoid memcpy function-call overhead */
 756                 log_entry = *raw;
 757
 758                 /* Update head pointer of hardware ring-buffer */
 759                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 760                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 761
 762                 /* Handle GA entry */
 763                 switch (GA_REQ_TYPE(log_entry)) {
 764                 case GA_GUEST_NR:
 765                         if (!iommu_ga_log_notifier)
 766                                 break;
 767
 768                         pr_debug("AMD-Vi: %s: devid=%#x, ga_tag=%#x\n",
 769                                  __func__, GA_DEVID(log_entry),
 770                                  GA_TAG(log_entry));
 771
 772                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 773                                 pr_err("AMD-Vi: GA log notifier failed.\n");
 774                         break;
 775                 default:
 776                         break;
 777                 }
 778         }
 779 }
 780 #endif /* CONFIG_IRQ_REMAP */
 781
 782 #define AMD_IOMMU_INT_MASK      \
 783         (MMIO_STATUS_EVT_INT_MASK | \
 784          MMIO_STATUS_PPR_INT_MASK | \
 785          MMIO_STATUS_GALOG_INT_MASK)
 786
 787 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 788 {
 789         struct amd_iommu *iommu = (struct amd_iommu *) data;
 790         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 791
 792         while (status & AMD_IOMMU_INT_MASK) {
 793                 /* Enable EVT and PPR and GA interrupts again */
 794                 writel(AMD_IOMMU_INT_MASK,
 795                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 796
 797                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 798                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 799                         iommu_poll_events(iommu);
 800                 }
 801
 802                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 803                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 804                         iommu_poll_ppr_log(iommu);
 805                 }
 806
 807 #ifdef CONFIG_IRQ_REMAP
 808                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 809                         pr_devel("AMD-Vi: Processing IOMMU GA Log\n");
 810                         iommu_poll_ga_log(iommu);
 811                 }
 812 #endif
 813
 814                 /*
 815                  * Hardware bug: ERBT1312
 816                  * When re-enabling interrupt (by writing 1
 817                  * to clear the bit), the hardware might also try to set
 818                  * the interrupt bit in the event status register.
 819                  * In this scenario, the bit will be set, and disable
 820                  * subsequent interrupts.
 821                  *
 822                  * Workaround: The IOMMU driver should read back the
 823                  * status register and check if the interrupt bits are cleared.
 824                  * If not, driver will need to go through the interrupt handler
 825                  * again and re-clear the bits
 826                  */
 827                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 828         }
 829         return IRQ_HANDLED;
 830 }
 831
 832 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 833 {
 834         return IRQ_WAKE_THREAD;
 835 }
 836
 837 /****************************************************************************
 838  *
 839  * IOMMU command queuing functions
 840  *
 841  ****************************************************************************/
 842
 843 static int wait_on_sem(volatile u64 *sem)
 844 {
 845         int i = 0;
 846
 847         while (*sem == 0 && i < LOOP_TIMEOUT) {
 848                 udelay(1);
 849                 i += 1;
 850         }
 851
 852         if (i == LOOP_TIMEOUT) {
 853                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 854                 return -EIO;
 855         }
 856
 857         return 0;
 858 }
 859
 860 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 861                                struct iommu_cmd *cmd)
 862 {
 863         u8 *target;
 864
 865         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 866
 867         iommu->cmd_buf_tail += sizeof(*cmd);
 868         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 869
 870         /* Copy command to buffer */
 871         memcpy(target, cmd, sizeof(*cmd));
 872
 873         /* Tell the IOMMU about it */
 874         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 875 }
 876
 877 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 878 {
 879         WARN_ON(address & 0x7ULL);
 880
 881         memset(cmd, 0, sizeof(*cmd));
 882         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 883         cmd->data[1] = upper_32_bits(__pa(address));
 884         cmd->data[2] = 1;
 885         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 886 }
 887
 888 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 889 {
 890         memset(cmd, 0, sizeof(*cmd));
 891         cmd->data[0] = devid;
 892         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 893 }
 894
 895 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 896                                   size_t size, u16 domid, int pde)
 897 {
 898         u64 pages;
 899         bool s;
 900
 901         pages = iommu_num_pages(address, size, PAGE_SIZE);
 902         s     = false;
 903
 904         if (pages > 1) {
 905                 /*
 906                  * If we have to flush more than one page, flush all
 907                  * TLB entries for this domain
 908                  */
 909                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 910                 s = true;
 911         }
 912
 913         address &= PAGE_MASK;
 914
 915         memset(cmd, 0, sizeof(*cmd));
 916         cmd->data[1] |= domid;
 917         cmd->data[2]  = lower_32_bits(address);
 918         cmd->data[3]  = upper_32_bits(address);
 919         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 920         if (s) /* size bit - we flush more than one 4kb page */
 921                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 922         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 923                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 924 }
 925
 926 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 927                                   u64 address, size_t size)
 928 {
 929         u64 pages;
 930         bool s;
 931
 932         pages = iommu_num_pages(address, size, PAGE_SIZE);
 933         s     = false;
 934
 935         if (pages > 1) {
 936                 /*
 937                  * If we have to flush more than one page, flush all
 938                  * TLB entries for this domain
 939                  */
 940                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 941                 s = true;
 942         }
 943
 944         address &= PAGE_MASK;
 945
 946         memset(cmd, 0, sizeof(*cmd));
 947         cmd->data[0]  = devid;
 948         cmd->data[0] |= (qdep & 0xff) << 24;
 949         cmd->data[1]  = devid;
 950         cmd->data[2]  = lower_32_bits(address);
 951         cmd->data[3]  = upper_32_bits(address);
 952         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 953         if (s)
 954                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 955 }
 956
 957 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 958                                   u64 address, bool size)
 959 {
 960         memset(cmd, 0, sizeof(*cmd));
 961
 962         address &= ~(0xfffULL);
 963
 964         cmd->data[0]  = pasid;
 965         cmd->data[1]  = domid;
 966         cmd->data[2]  = lower_32_bits(address);
 967         cmd->data[3]  = upper_32_bits(address);
 968         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 969         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 970         if (size)
 971                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 972         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 973 }
 974
 975 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 976                                   int qdep, u64 address, bool size)
 977 {
 978         memset(cmd, 0, sizeof(*cmd));
 979
 980         address &= ~(0xfffULL);
 981
 982         cmd->data[0]  = devid;
 983         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 984         cmd->data[0] |= (qdep  & 0xff) << 24;
 985         cmd->data[1]  = devid;
 986         cmd->data[1] |= (pasid & 0xff) << 16;
 987         cmd->data[2]  = lower_32_bits(address);
 988         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 989         cmd->data[3]  = upper_32_bits(address);
 990         if (size)
 991                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 992         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 993 }
 994
 995 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 996                                int status, int tag, bool gn)
 997 {
 998         memset(cmd, 0, sizeof(*cmd));
 999
1000         cmd->data[0]  = devid;
1001         if (gn) {
1002                 cmd->data[1]  = pasid;
1003                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
1004         }
1005         cmd->data[3]  = tag & 0x1ff;
1006         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1007
1008         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1009 }
1010
1011 static void build_inv_all(struct iommu_cmd *cmd)
1012 {
1013         memset(cmd, 0, sizeof(*cmd));
1014         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1015 }
1016
1017 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1018 {
1019         memset(cmd, 0, sizeof(*cmd));
1020         cmd->data[0] = devid;
1021         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1022 }
1023
1024 /*
1025  * Writes the command to the IOMMUs command buffer and informs the
1026  * hardware about the new command.
1027  */
1028 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1029                                       struct iommu_cmd *cmd,
1030                                       bool sync)
1031 {
1032         unsigned int count = 0;
1033         u32 left, next_tail;
1034
1035         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1036 again:
1037         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1038
1039         if (left <= 0x20) {
1040                 /* Skip udelay() the first time around */
1041                 if (count++) {
1042                         if (count == LOOP_TIMEOUT) {
1043                                 pr_err("AMD-Vi: Command buffer timeout\n");
1044                                 return -EIO;
1045                         }
1046
1047                         udelay(1);
1048                 }
1049
1050                 /* Update head and recheck remaining space */
1051                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1052                                             MMIO_CMD_HEAD_OFFSET);
1053
1054                 goto again;
1055         }
1056
1057         copy_cmd_to_buffer(iommu, cmd);
1058
1059         /* Do we need to make sure all commands are processed? */
1060         iommu->need_sync = sync;
1061
1062         return 0;
1063 }
1064
1065 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1066                                     struct iommu_cmd *cmd,
1067                                     bool sync)
1068 {
1069         unsigned long flags;
1070         int ret;
1071
1072         spin_lock_irqsave(&iommu->lock, flags);
1073         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1074         spin_unlock_irqrestore(&iommu->lock, flags);
1075
1076         return ret;
1077 }
1078
1079 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1080 {
1081         return iommu_queue_command_sync(iommu, cmd, true);
1082 }
1083
1084 /*
1085  * This function queues a completion wait command into the command
1086  * buffer of an IOMMU
1087  */
1088 static int iommu_completion_wait(struct amd_iommu *iommu)
1089 {
1090         struct iommu_cmd cmd;
1091         unsigned long flags;
1092         int ret;
1093
1094         if (!iommu->need_sync)
1095                 return 0;
1096
1097
1098         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1099
1100         spin_lock_irqsave(&iommu->lock, flags);
1101
1102         iommu->cmd_sem = 0;
1103
1104         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1105         if (ret)
1106                 goto out_unlock;
1107
1108         ret = wait_on_sem(&iommu->cmd_sem);
1109
1110 out_unlock:
1111         spin_unlock_irqrestore(&iommu->lock, flags);
1112
1113         return ret;
1114 }
1115
1116 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1117 {
1118         struct iommu_cmd cmd;
1119
1120         build_inv_dte(&cmd, devid);
1121
1122         return iommu_queue_command(iommu, &cmd);
1123 }
1124
1125 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1126 {
1127         u32 devid;
1128
1129         for (devid = 0; devid <= 0xffff; ++devid)
1130                 iommu_flush_dte(iommu, devid);
1131
1132         iommu_completion_wait(iommu);
1133 }
1134
1135 /*
1136  * This function uses heavy locking and may disable irqs for some time. But
1137  * this is no issue because it is only called during resume.
1138  */
1139 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1140 {
1141         u32 dom_id;
1142
1143         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1144                 struct iommu_cmd cmd;
1145                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1146                                       dom_id, 1);
1147                 iommu_queue_command(iommu, &cmd);
1148         }
1149
1150         iommu_completion_wait(iommu);
1151 }
1152
1153 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1154 {
1155         struct iommu_cmd cmd;
1156
1157         build_inv_all(&cmd);
1158
1159         iommu_queue_command(iommu, &cmd);
1160         iommu_completion_wait(iommu);
1161 }
1162
1163 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1164 {
1165         struct iommu_cmd cmd;
1166
1167         build_inv_irt(&cmd, devid);
1168
1169         iommu_queue_command(iommu, &cmd);
1170 }
1171
1172 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1173 {
1174         u32 devid;
1175
1176         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1177                 iommu_flush_irt(iommu, devid);
1178
1179         iommu_completion_wait(iommu);
1180 }
1181
1182 void iommu_flush_all_caches(struct amd_iommu *iommu)
1183 {
1184         if (iommu_feature(iommu, FEATURE_IA)) {
1185                 amd_iommu_flush_all(iommu);
1186         } else {
1187                 amd_iommu_flush_dte_all(iommu);
1188                 amd_iommu_flush_irt_all(iommu);
1189                 amd_iommu_flush_tlb_all(iommu);
1190         }
1191 }
1192
1193 /*
1194  * Command send function for flushing on-device TLB
1195  */
1196 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1197                               u64 address, size_t size)
1198 {
1199         struct amd_iommu *iommu;
1200         struct iommu_cmd cmd;
1201         int qdep;
1202
1203         qdep     = dev_data->ats.qdep;
1204         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1205
1206         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1207
1208         return iommu_queue_command(iommu, &cmd);
1209 }
1210
1211 /*
1212  * Command send function for invalidating a device table entry
1213  */
1214 static int device_flush_dte(struct iommu_dev_data *dev_data)
1215 {
1216         struct amd_iommu *iommu;
1217         u16 alias;
1218         int ret;
1219
1220         iommu = amd_iommu_rlookup_table[dev_data->devid];
1221         alias = dev_data->alias;
1222
1223         ret = iommu_flush_dte(iommu, dev_data->devid);
1224         if (!ret && alias != dev_data->devid)
1225                 ret = iommu_flush_dte(iommu, alias);
1226         if (ret)
1227                 return ret;
1228
1229         if (dev_data->ats.enabled)
1230                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1231
1232         return ret;
1233 }
1234
1235 /*
1236  * TLB invalidation function which is called from the mapping functions.
1237  * It invalidates a single PTE if the range to flush is within a single
1238  * page. Otherwise it flushes the whole TLB of the IOMMU.
1239  */
1240 static void __domain_flush_pages(struct protection_domain *domain,
1241                                  u64 address, size_t size, int pde)
1242 {
1243         struct iommu_dev_data *dev_data;
1244         struct iommu_cmd cmd;
1245         int ret = 0, i;
1246
1247         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1248
1249         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1250                 if (!domain->dev_iommu[i])
1251                         continue;
1252
1253                 /*
1254                  * Devices of this domain are behind this IOMMU
1255                  * We need a TLB flush
1256                  */
1257                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1258         }
1259
1260         list_for_each_entry(dev_data, &domain->dev_list, list) {
1261
1262                 if (!dev_data->ats.enabled)
1263                         continue;
1264
1265                 ret |= device_flush_iotlb(dev_data, address, size);
1266         }
1267
1268         WARN_ON(ret);
1269 }
1270
1271 static void domain_flush_pages(struct protection_domain *domain,
1272                                u64 address, size_t size)
1273 {
1274         __domain_flush_pages(domain, address, size, 0);
1275 }
1276
1277 /* Flush the whole IO/TLB for a given protection domain */
1278 static void domain_flush_tlb(struct protection_domain *domain)
1279 {
1280         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1281 }
1282
1283 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1284 static void domain_flush_tlb_pde(struct protection_domain *domain)
1285 {
1286         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1287 }
1288
1289 static void domain_flush_complete(struct protection_domain *domain)
1290 {
1291         int i;
1292
1293         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1294                 if (domain && !domain->dev_iommu[i])
1295                         continue;
1296
1297                 /*
1298                  * Devices of this domain are behind this IOMMU
1299                  * We need to wait for completion of all commands.
1300                  */
1301                 iommu_completion_wait(amd_iommus[i]);
1302         }
1303 }
1304
1305
1306 /*
1307  * This function flushes the DTEs for all devices in domain
1308  */
1309 static void domain_flush_devices(struct protection_domain *domain)
1310 {
1311         struct iommu_dev_data *dev_data;
1312
1313         list_for_each_entry(dev_data, &domain->dev_list, list)
1314                 device_flush_dte(dev_data);
1315 }
1316
1317 /****************************************************************************
1318  *
1319  * The functions below are used the create the page table mappings for
1320  * unity mapped regions.
1321  *
1322  ****************************************************************************/
1323
1324 /*
1325  * This function is used to add another level to an IO page table. Adding
1326  * another level increases the size of the address space by 9 bits to a size up
1327  * to 64 bits.
1328  */
1329 static bool increase_address_space(struct protection_domain *domain,
1330                                    gfp_t gfp)
1331 {
1332         u64 *pte;
1333
1334         if (domain->mode == PAGE_MODE_6_LEVEL)
1335                 /* address space already 64 bit large */
1336                 return false;
1337
1338         pte = (void *)get_zeroed_page(gfp);
1339         if (!pte)
1340                 return false;
1341
1342         *pte             = PM_LEVEL_PDE(domain->mode,
1343                                         virt_to_phys(domain->pt_root));
1344         domain->pt_root  = pte;
1345         domain->mode    += 1;
1346         domain->updated  = true;
1347
1348         return true;
1349 }
1350
1351 static u64 *alloc_pte(struct protection_domain *domain,
1352                       unsigned long address,
1353                       unsigned long page_size,
1354                       u64 **pte_page,
1355                       gfp_t gfp)
1356 {
1357         int level, end_lvl;
1358         u64 *pte, *page;
1359
1360         BUG_ON(!is_power_of_2(page_size));
1361
1362         while (address > PM_LEVEL_SIZE(domain->mode))
1363                 increase_address_space(domain, gfp);
1364
1365         level   = domain->mode - 1;
1366         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1367         address = PAGE_SIZE_ALIGN(address, page_size);
1368         end_lvl = PAGE_SIZE_LEVEL(page_size);
1369
1370         while (level > end_lvl) {
1371                 u64 __pte, __npte;
1372
1373                 __pte = *pte;
1374
1375                 if (!IOMMU_PTE_PRESENT(__pte)) {
1376                         page = (u64 *)get_zeroed_page(gfp);
1377                         if (!page)
1378                                 return NULL;
1379
1380                         __npte = PM_LEVEL_PDE(level, virt_to_phys(page));
1381
1382                         /* pte could have been changed somewhere. */
1383                         if (cmpxchg64(pte, __pte, __npte) != __pte) {
1384                                 free_page((unsigned long)page);
1385                                 continue;
1386                         }
1387                 }
1388
1389                 /* No level skipping support yet */
1390                 if (PM_PTE_LEVEL(*pte) != level)
1391                         return NULL;
1392
1393                 level -= 1;
1394
1395                 pte = IOMMU_PTE_PAGE(*pte);
1396
1397                 if (pte_page && level == end_lvl)
1398                         *pte_page = pte;
1399
1400                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1401         }
1402
1403         return pte;
1404 }
1405
1406 /*
1407  * This function checks if there is a PTE for a given dma address. If
1408  * there is one, it returns the pointer to it.
1409  */
1410 static u64 *fetch_pte(struct protection_domain *domain,
1411                       unsigned long address,
1412                       unsigned long *page_size)
1413 {
1414         int level;
1415         u64 *pte;
1416
1417         if (address > PM_LEVEL_SIZE(domain->mode))
1418                 return NULL;
1419
1420         level      =  domain->mode - 1;
1421         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1422         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1423
1424         while (level > 0) {
1425
1426                 /* Not Present */
1427                 if (!IOMMU_PTE_PRESENT(*pte))
1428                         return NULL;
1429
1430                 /* Large PTE */
1431                 if (PM_PTE_LEVEL(*pte) == 7 ||
1432                     PM_PTE_LEVEL(*pte) == 0)
1433                         break;
1434
1435                 /* No level skipping support yet */
1436                 if (PM_PTE_LEVEL(*pte) != level)
1437                         return NULL;
1438
1439                 level -= 1;
1440
1441                 /* Walk to the next level */
1442                 pte        = IOMMU_PTE_PAGE(*pte);
1443                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1444                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1445         }
1446
1447         if (PM_PTE_LEVEL(*pte) == 0x07) {
1448                 unsigned long pte_mask;
1449
1450                 /*
1451                  * If we have a series of large PTEs, make
1452                  * sure to return a pointer to the first one.
1453                  */
1454                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1455                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1456                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1457         }
1458
1459         return pte;
1460 }
1461
1462 /*
1463  * Generic mapping functions. It maps a physical address into a DMA
1464  * address space. It allocates the page table pages if necessary.
1465  * In the future it can be extended to a generic mapping function
1466  * supporting all features of AMD IOMMU page tables like level skipping
1467  * and full 64 bit address spaces.
1468  */
1469 static int iommu_map_page(struct protection_domain *dom,
1470                           unsigned long bus_addr,
1471                           unsigned long phys_addr,
1472                           unsigned long page_size,
1473                           int prot,
1474                           gfp_t gfp)
1475 {
1476         u64 __pte, *pte;
1477         int i, count;
1478
1479         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1480         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1481
1482         if (!(prot & IOMMU_PROT_MASK))
1483                 return -EINVAL;
1484
1485         count = PAGE_SIZE_PTE_COUNT(page_size);
1486         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1487
1488         if (!pte)
1489                 return -ENOMEM;
1490
1491         for (i = 0; i < count; ++i)
1492                 if (IOMMU_PTE_PRESENT(pte[i]))
1493                         return -EBUSY;
1494
1495         if (count > 1) {
1496                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1497                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1498         } else
1499                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1500
1501         if (prot & IOMMU_PROT_IR)
1502                 __pte |= IOMMU_PTE_IR;
1503         if (prot & IOMMU_PROT_IW)
1504                 __pte |= IOMMU_PTE_IW;
1505
1506         for (i = 0; i < count; ++i)
1507                 pte[i] = __pte;
1508
1509         update_domain(dom);
1510
1511         return 0;
1512 }
1513
1514 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1515                                       unsigned long bus_addr,
1516                                       unsigned long page_size)
1517 {
1518         unsigned long long unmapped;
1519         unsigned long unmap_size;
1520         u64 *pte;
1521
1522         BUG_ON(!is_power_of_2(page_size));
1523
1524         unmapped = 0;
1525
1526         while (unmapped < page_size) {
1527
1528                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1529
1530                 if (pte) {
1531                         int i, count;
1532
1533                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1534                         for (i = 0; i < count; i++)
1535                                 pte[i] = 0ULL;
1536                 }
1537
1538                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1539                 unmapped += unmap_size;
1540         }
1541
1542         BUG_ON(unmapped && !is_power_of_2(unmapped));
1543
1544         return unmapped;
1545 }
1546
1547 /****************************************************************************
1548  *
1549  * The next functions belong to the address allocator for the dma_ops
1550  * interface functions.
1551  *
1552  ****************************************************************************/
1553
1554
1555 static unsigned long dma_ops_alloc_iova(struct device *dev,
1556                                         struct dma_ops_domain *dma_dom,
1557                                         unsigned int pages, u64 dma_mask)
1558 {
1559         unsigned long pfn = 0;
1560
1561         pages = __roundup_pow_of_two(pages);
1562
1563         if (dma_mask > DMA_BIT_MASK(32))
1564                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1565                                       IOVA_PFN(DMA_BIT_MASK(32)));
1566
1567         if (!pfn)
1568                 pfn = alloc_iova_fast(&dma_dom->iovad, pages, IOVA_PFN(dma_mask));
1569
1570         return (pfn << PAGE_SHIFT);
1571 }
1572
1573 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1574                               unsigned long address,
1575                               unsigned int pages)
1576 {
1577         pages = __roundup_pow_of_two(pages);
1578         address >>= PAGE_SHIFT;
1579
1580         free_iova_fast(&dma_dom->iovad, address, pages);
1581 }
1582
1583 /****************************************************************************
1584  *
1585  * The next functions belong to the domain allocation. A domain is
1586  * allocated for every IOMMU as the default domain. If device isolation
1587  * is enabled, every device get its own domain. The most important thing
1588  * about domains is the page table mapping the DMA address space they
1589  * contain.
1590  *
1591  ****************************************************************************/
1592
1593 /*
1594  * This function adds a protection domain to the global protection domain list
1595  */
1596 static void add_domain_to_list(struct protection_domain *domain)
1597 {
1598         unsigned long flags;
1599
1600         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1601         list_add(&domain->list, &amd_iommu_pd_list);
1602         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1603 }
1604
1605 /*
1606  * This function removes a protection domain to the global
1607  * protection domain list
1608  */
1609 static void del_domain_from_list(struct protection_domain *domain)
1610 {
1611         unsigned long flags;
1612
1613         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1614         list_del(&domain->list);
1615         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1616 }
1617
1618 static u16 domain_id_alloc(void)
1619 {
1620         unsigned long flags;
1621         int id;
1622
1623         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1624         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1625         BUG_ON(id == 0);
1626         if (id > 0 && id < MAX_DOMAIN_ID)
1627                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1628         else
1629                 id = 0;
1630         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1631
1632         return id;
1633 }
1634
1635 static void domain_id_free(int id)
1636 {
1637         unsigned long flags;
1638
1639         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1640         if (id > 0 && id < MAX_DOMAIN_ID)
1641                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1642         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1643 }
1644
1645 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1646 static void free_pt_##LVL (unsigned long __pt)                  \
1647 {                                                               \
1648         unsigned long p;                                        \
1649         u64 *pt;                                                \
1650         int i;                                                  \
1651                                                                 \
1652         pt = (u64 *)__pt;                                       \
1653                                                                 \
1654         for (i = 0; i < 512; ++i) {                             \
1655                 /* PTE present? */                              \
1656                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1657                         continue;                               \
1658                                                                 \
1659                 /* Large PTE? */                                \
1660                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1661                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1662                         continue;                               \
1663                                                                 \
1664                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1665                 FN(p);                                          \
1666         }                                                       \
1667         free_page((unsigned long)pt);                           \
1668 }
1669
1670 DEFINE_FREE_PT_FN(l2, free_page)
1671 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1672 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1673 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1674 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1675
1676 static void free_pagetable(struct protection_domain *domain)
1677 {
1678         unsigned long root = (unsigned long)domain->pt_root;
1679
1680         switch (domain->mode) {
1681         case PAGE_MODE_NONE:
1682                 break;
1683         case PAGE_MODE_1_LEVEL:
1684                 free_page(root);
1685                 break;
1686         case PAGE_MODE_2_LEVEL:
1687                 free_pt_l2(root);
1688                 break;
1689         case PAGE_MODE_3_LEVEL:
1690                 free_pt_l3(root);
1691                 break;
1692         case PAGE_MODE_4_LEVEL:
1693                 free_pt_l4(root);
1694                 break;
1695         case PAGE_MODE_5_LEVEL:
1696                 free_pt_l5(root);
1697                 break;
1698         case PAGE_MODE_6_LEVEL:
1699                 free_pt_l6(root);
1700                 break;
1701         default:
1702                 BUG();
1703         }
1704 }
1705
1706 static void free_gcr3_tbl_level1(u64 *tbl)
1707 {
1708         u64 *ptr;
1709         int i;
1710
1711         for (i = 0; i < 512; ++i) {
1712                 if (!(tbl[i] & GCR3_VALID))
1713                         continue;
1714
1715                 ptr = __va(tbl[i] & PAGE_MASK);
1716
1717                 free_page((unsigned long)ptr);
1718         }
1719 }
1720
1721 static void free_gcr3_tbl_level2(u64 *tbl)
1722 {
1723         u64 *ptr;
1724         int i;
1725
1726         for (i = 0; i < 512; ++i) {
1727                 if (!(tbl[i] & GCR3_VALID))
1728                         continue;
1729
1730                 ptr = __va(tbl[i] & PAGE_MASK);
1731
1732                 free_gcr3_tbl_level1(ptr);
1733         }
1734 }
1735
1736 static void free_gcr3_table(struct protection_domain *domain)
1737 {
1738         if (domain->glx == 2)
1739                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1740         else if (domain->glx == 1)
1741                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1742         else
1743                 BUG_ON(domain->glx != 0);
1744
1745         free_page((unsigned long)domain->gcr3_tbl);
1746 }
1747
1748 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1749 {
1750         domain_flush_tlb(&dom->domain);
1751         domain_flush_complete(&dom->domain);
1752 }
1753
1754 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1755 {
1756         struct dma_ops_domain *dom;
1757
1758         dom = container_of(iovad, struct dma_ops_domain, iovad);
1759
1760         dma_ops_domain_flush_tlb(dom);
1761 }
1762
1763 /*
1764  * Free a domain, only used if something went wrong in the
1765  * allocation path and we need to free an already allocated page table
1766  */
1767 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1768 {
1769         if (!dom)
1770                 return;
1771
1772         del_domain_from_list(&dom->domain);
1773
1774         put_iova_domain(&dom->iovad);
1775
1776         free_pagetable(&dom->domain);
1777
1778         if (dom->domain.id)
1779                 domain_id_free(dom->domain.id);
1780
1781         kfree(dom);
1782 }
1783
1784 /*
1785  * Allocates a new protection domain usable for the dma_ops functions.
1786  * It also initializes the page table and the address allocator data
1787  * structures required for the dma_ops interface
1788  */
1789 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1790 {
1791         struct dma_ops_domain *dma_dom;
1792
1793         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1794         if (!dma_dom)
1795                 return NULL;
1796
1797         if (protection_domain_init(&dma_dom->domain))
1798                 goto free_dma_dom;
1799
1800         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1801         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1802         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1803         if (!dma_dom->domain.pt_root)
1804                 goto free_dma_dom;
1805
1806         init_iova_domain(&dma_dom->iovad, PAGE_SIZE,
1807                          IOVA_START_PFN, DMA_32BIT_PFN);
1808
1809         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1810                 goto free_dma_dom;
1811
1812         /* Initialize reserved ranges */
1813         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1814
1815         add_domain_to_list(&dma_dom->domain);
1816
1817         return dma_dom;
1818
1819 free_dma_dom:
1820         dma_ops_domain_free(dma_dom);
1821
1822         return NULL;
1823 }
1824
1825 /*
1826  * little helper function to check whether a given protection domain is a
1827  * dma_ops domain
1828  */
1829 static bool dma_ops_domain(struct protection_domain *domain)
1830 {
1831         return domain->flags & PD_DMA_OPS_MASK;
1832 }
1833
1834 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
1835 {
1836         u64 pte_root = 0;
1837         u64 flags = 0;
1838
1839         if (domain->mode != PAGE_MODE_NONE)
1840                 pte_root = virt_to_phys(domain->pt_root);
1841
1842         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1843                     << DEV_ENTRY_MODE_SHIFT;
1844         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
1845
1846         flags = amd_iommu_dev_table[devid].data[1];
1847
1848         if (ats)
1849                 flags |= DTE_FLAG_IOTLB;
1850
1851         if (domain->flags & PD_IOMMUV2_MASK) {
1852                 u64 gcr3 = __pa(domain->gcr3_tbl);
1853                 u64 glx  = domain->glx;
1854                 u64 tmp;
1855
1856                 pte_root |= DTE_FLAG_GV;
1857                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1858
1859                 /* First mask out possible old values for GCR3 table */
1860                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1861                 flags    &= ~tmp;
1862
1863                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1864                 flags    &= ~tmp;
1865
1866                 /* Encode GCR3 table into DTE */
1867                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1868                 pte_root |= tmp;
1869
1870                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1871                 flags    |= tmp;
1872
1873                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1874                 flags    |= tmp;
1875         }
1876
1877
1878         flags &= ~(DTE_FLAG_SA | 0xffffULL);
1879         flags |= domain->id;
1880
1881         amd_iommu_dev_table[devid].data[1]  = flags;
1882         amd_iommu_dev_table[devid].data[0]  = pte_root;
1883 }
1884
1885 static void clear_dte_entry(u16 devid)
1886 {
1887         /* remove entry from the device table seen by the hardware */
1888         amd_iommu_dev_table[devid].data[0]  = IOMMU_PTE_P | IOMMU_PTE_TV;
1889         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1890
1891         amd_iommu_apply_erratum_63(devid);
1892 }
1893
1894 static void do_attach(struct iommu_dev_data *dev_data,
1895                       struct protection_domain *domain)
1896 {
1897         struct amd_iommu *iommu;
1898         u16 alias;
1899         bool ats;
1900
1901         iommu = amd_iommu_rlookup_table[dev_data->devid];
1902         alias = dev_data->alias;
1903         ats   = dev_data->ats.enabled;
1904
1905         /* Update data structures */
1906         dev_data->domain = domain;
1907         list_add(&dev_data->list, &domain->dev_list);
1908
1909         /* Do reference counting */
1910         domain->dev_iommu[iommu->index] += 1;
1911         domain->dev_cnt                 += 1;
1912
1913         /* Update device table */
1914         set_dte_entry(dev_data->devid, domain, ats);
1915         if (alias != dev_data->devid)
1916                 set_dte_entry(alias, domain, ats);
1917
1918         device_flush_dte(dev_data);
1919 }
1920
1921 static void do_detach(struct iommu_dev_data *dev_data)
1922 {
1923         struct amd_iommu *iommu;
1924         u16 alias;
1925
1926         /*
1927          * First check if the device is still attached. It might already
1928          * be detached from its domain because the generic
1929          * iommu_detach_group code detached it and we try again here in
1930          * our alias handling.
1931          */
1932         if (!dev_data->domain)
1933                 return;
1934
1935         iommu = amd_iommu_rlookup_table[dev_data->devid];
1936         alias = dev_data->alias;
1937
1938         /* decrease reference counters */
1939         dev_data->domain->dev_iommu[iommu->index] -= 1;
1940         dev_data->domain->dev_cnt                 -= 1;
1941
1942         /* Update data structures */
1943         dev_data->domain = NULL;
1944         list_del(&dev_data->list);
1945         clear_dte_entry(dev_data->devid);
1946         if (alias != dev_data->devid)
1947                 clear_dte_entry(alias);
1948
1949         /* Flush the DTE entry */
1950         device_flush_dte(dev_data);
1951 }
1952
1953 /*
1954  * If a device is not yet associated with a domain, this function does
1955  * assigns it visible for the hardware
1956  */
1957 static int __attach_device(struct iommu_dev_data *dev_data,
1958                            struct protection_domain *domain)
1959 {
1960         int ret;
1961
1962         /*
1963          * Must be called with IRQs disabled. Warn here to detect early
1964          * when its not.
1965          */
1966         WARN_ON(!irqs_disabled());
1967
1968         /* lock domain */
1969         spin_lock(&domain->lock);
1970
1971         ret = -EBUSY;
1972         if (dev_data->domain != NULL)
1973                 goto out_unlock;
1974
1975         /* Attach alias group root */
1976         do_attach(dev_data, domain);
1977
1978         ret = 0;
1979
1980 out_unlock:
1981
1982         /* ready */
1983         spin_unlock(&domain->lock);
1984
1985         return ret;
1986 }
1987
1988
1989 static void pdev_iommuv2_disable(struct pci_dev *pdev)
1990 {
1991         pci_disable_ats(pdev);
1992         pci_disable_pri(pdev);
1993         pci_disable_pasid(pdev);
1994 }
1995
1996 /* FIXME: Change generic reset-function to do the same */
1997 static int pri_reset_while_enabled(struct pci_dev *pdev)
1998 {
1999         u16 control;
2000         int pos;
2001
2002         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2003         if (!pos)
2004                 return -EINVAL;
2005
2006         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2007         control |= PCI_PRI_CTRL_RESET;
2008         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2009
2010         return 0;
2011 }
2012
2013 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2014 {
2015         bool reset_enable;
2016         int reqs, ret;
2017
2018         /* FIXME: Hardcode number of outstanding requests for now */
2019         reqs = 32;
2020         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2021                 reqs = 1;
2022         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2023
2024         /* Only allow access to user-accessible pages */
2025         ret = pci_enable_pasid(pdev, 0);
2026         if (ret)
2027                 goto out_err;
2028
2029         /* First reset the PRI state of the device */
2030         ret = pci_reset_pri(pdev);
2031         if (ret)
2032                 goto out_err;
2033
2034         /* Enable PRI */
2035         ret = pci_enable_pri(pdev, reqs);
2036         if (ret)
2037                 goto out_err;
2038
2039         if (reset_enable) {
2040                 ret = pri_reset_while_enabled(pdev);
2041                 if (ret)
2042                         goto out_err;
2043         }
2044
2045         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2046         if (ret)
2047                 goto out_err;
2048
2049         return 0;
2050
2051 out_err:
2052         pci_disable_pri(pdev);
2053         pci_disable_pasid(pdev);
2054
2055         return ret;
2056 }
2057
2058 /* FIXME: Move this to PCI code */
2059 #define PCI_PRI_TLP_OFF         (1 << 15)
2060
2061 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2062 {
2063         u16 status;
2064         int pos;
2065
2066         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2067         if (!pos)
2068                 return false;
2069
2070         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2071
2072         return (status & PCI_PRI_TLP_OFF) ? true : false;
2073 }
2074
2075 /*
2076  * If a device is not yet associated with a domain, this function
2077  * assigns it visible for the hardware
2078  */
2079 static int attach_device(struct device *dev,
2080                          struct protection_domain *domain)
2081 {
2082         struct pci_dev *pdev;
2083         struct iommu_dev_data *dev_data;
2084         unsigned long flags;
2085         int ret;
2086
2087         dev_data = get_dev_data(dev);
2088
2089         if (!dev_is_pci(dev))
2090                 goto skip_ats_check;
2091
2092         pdev = to_pci_dev(dev);
2093         if (domain->flags & PD_IOMMUV2_MASK) {
2094                 if (!dev_data->passthrough)
2095                         return -EINVAL;
2096
2097                 if (dev_data->iommu_v2) {
2098                         if (pdev_iommuv2_enable(pdev) != 0)
2099                                 return -EINVAL;
2100
2101                         dev_data->ats.enabled = true;
2102                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2103                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2104                 }
2105         } else if (amd_iommu_iotlb_sup &&
2106                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2107                 dev_data->ats.enabled = true;
2108                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2109         }
2110
2111 skip_ats_check:
2112         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2113         ret = __attach_device(dev_data, domain);
2114         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2115
2116         /*
2117          * We might boot into a crash-kernel here. The crashed kernel
2118          * left the caches in the IOMMU dirty. So we have to flush
2119          * here to evict all dirty stuff.
2120          */
2121         domain_flush_tlb_pde(domain);
2122
2123         return ret;
2124 }
2125
2126 /*
2127  * Removes a device from a protection domain (unlocked)
2128  */
2129 static void __detach_device(struct iommu_dev_data *dev_data)
2130 {
2131         struct protection_domain *domain;
2132
2133         /*
2134          * Must be called with IRQs disabled. Warn here to detect early
2135          * when its not.
2136          */
2137         WARN_ON(!irqs_disabled());
2138
2139         if (WARN_ON(!dev_data->domain))
2140                 return;
2141
2142         domain = dev_data->domain;
2143
2144         spin_lock(&domain->lock);
2145
2146         do_detach(dev_data);
2147
2148         spin_unlock(&domain->lock);
2149 }
2150
2151 /*
2152  * Removes a device from a protection domain (with devtable_lock held)
2153  */
2154 static void detach_device(struct device *dev)
2155 {
2156         struct protection_domain *domain;
2157         struct iommu_dev_data *dev_data;
2158         unsigned long flags;
2159
2160         dev_data = get_dev_data(dev);
2161         domain   = dev_data->domain;
2162
2163         /* lock device table */
2164         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2165         __detach_device(dev_data);
2166         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2167
2168         if (!dev_is_pci(dev))
2169                 return;
2170
2171         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2172                 pdev_iommuv2_disable(to_pci_dev(dev));
2173         else if (dev_data->ats.enabled)
2174                 pci_disable_ats(to_pci_dev(dev));
2175
2176         dev_data->ats.enabled = false;
2177 }
2178
2179 static int amd_iommu_add_device(struct device *dev)
2180 {
2181         struct iommu_dev_data *dev_data;
2182         struct iommu_domain *domain;
2183         struct amd_iommu *iommu;
2184         int ret, devid;
2185
2186         if (!check_device(dev) || get_dev_data(dev))
2187                 return 0;
2188
2189         devid = get_device_id(dev);
2190         if (devid < 0)
2191                 return devid;
2192
2193         iommu = amd_iommu_rlookup_table[devid];
2194
2195         ret = iommu_init_device(dev);
2196         if (ret) {
2197                 if (ret != -ENOTSUPP)
2198                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2199                                 dev_name(dev));
2200
2201                 iommu_ignore_device(dev);
2202                 dev->dma_ops = &nommu_dma_ops;
2203                 goto out;
2204         }
2205         init_iommu_group(dev);
2206
2207         dev_data = get_dev_data(dev);
2208
2209         BUG_ON(!dev_data);
2210
2211         if (iommu_pass_through || dev_data->iommu_v2)
2212                 iommu_request_dm_for_dev(dev);
2213
2214         /* Domains are initialized for this device - have a look what we ended up with */
2215         domain = iommu_get_domain_for_dev(dev);
2216         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2217                 dev_data->passthrough = true;
2218         else
2219                 dev->dma_ops = &amd_iommu_dma_ops;
2220
2221 out:
2222         iommu_completion_wait(iommu);
2223
2224         return 0;
2225 }
2226
2227 static void amd_iommu_remove_device(struct device *dev)
2228 {
2229         struct amd_iommu *iommu;
2230         int devid;
2231
2232         if (!check_device(dev))
2233                 return;
2234
2235         devid = get_device_id(dev);
2236         if (devid < 0)
2237                 return;
2238
2239         iommu = amd_iommu_rlookup_table[devid];
2240
2241         iommu_uninit_device(dev);
2242         iommu_completion_wait(iommu);
2243 }
2244
2245 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2246 {
2247         if (dev_is_pci(dev))
2248                 return pci_device_group(dev);
2249
2250         return acpihid_device_group(dev);
2251 }
2252
2253 /*****************************************************************************
2254  *
2255  * The next functions belong to the dma_ops mapping/unmapping code.
2256  *
2257  *****************************************************************************/
2258
2259 /*
2260  * In the dma_ops path we only have the struct device. This function
2261  * finds the corresponding IOMMU, the protection domain and the
2262  * requestor id for a given device.
2263  * If the device is not yet associated with a domain this is also done
2264  * in this function.
2265  */
2266 static struct protection_domain *get_domain(struct device *dev)
2267 {
2268         struct protection_domain *domain;
2269
2270         if (!check_device(dev))
2271                 return ERR_PTR(-EINVAL);
2272
2273         domain = get_dev_data(dev)->domain;
2274         if (!dma_ops_domain(domain))
2275                 return ERR_PTR(-EBUSY);
2276
2277         return domain;
2278 }
2279
2280 static void update_device_table(struct protection_domain *domain)
2281 {
2282         struct iommu_dev_data *dev_data;
2283
2284         list_for_each_entry(dev_data, &domain->dev_list, list) {
2285                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2286
2287                 if (dev_data->devid == dev_data->alias)
2288                         continue;
2289
2290                 /* There is an alias, update device table entry for it */
2291                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled);
2292         }
2293 }
2294
2295 static void update_domain(struct protection_domain *domain)
2296 {
2297         if (!domain->updated)
2298                 return;
2299
2300         update_device_table(domain);
2301
2302         domain_flush_devices(domain);
2303         domain_flush_tlb_pde(domain);
2304
2305         domain->updated = false;
2306 }
2307
2308 static int dir2prot(enum dma_data_direction direction)
2309 {
2310         if (direction == DMA_TO_DEVICE)
2311                 return IOMMU_PROT_IR;
2312         else if (direction == DMA_FROM_DEVICE)
2313                 return IOMMU_PROT_IW;
2314         else if (direction == DMA_BIDIRECTIONAL)
2315                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2316         else
2317                 return 0;
2318 }
2319 /*
2320  * This function contains common code for mapping of a physically
2321  * contiguous memory region into DMA address space. It is used by all
2322  * mapping functions provided with this IOMMU driver.
2323  * Must be called with the domain lock held.
2324  */
2325 static dma_addr_t __map_single(struct device *dev,
2326                                struct dma_ops_domain *dma_dom,
2327                                phys_addr_t paddr,
2328                                size_t size,
2329                                enum dma_data_direction direction,
2330                                u64 dma_mask)
2331 {
2332         dma_addr_t offset = paddr & ~PAGE_MASK;
2333         dma_addr_t address, start, ret;
2334         unsigned int pages;
2335         int prot = 0;
2336         int i;
2337
2338         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2339         paddr &= PAGE_MASK;
2340
2341         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2342         if (address == AMD_IOMMU_MAPPING_ERROR)
2343                 goto out;
2344
2345         prot = dir2prot(direction);
2346
2347         start = address;
2348         for (i = 0; i < pages; ++i) {
2349                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2350                                      PAGE_SIZE, prot, GFP_ATOMIC);
2351                 if (ret)
2352                         goto out_unmap;
2353
2354                 paddr += PAGE_SIZE;
2355                 start += PAGE_SIZE;
2356         }
2357         address += offset;
2358
2359         if (unlikely(amd_iommu_np_cache)) {
2360                 domain_flush_pages(&dma_dom->domain, address, size);
2361                 domain_flush_complete(&dma_dom->domain);
2362         }
2363
2364 out:
2365         return address;
2366
2367 out_unmap:
2368
2369         for (--i; i >= 0; --i) {
2370                 start -= PAGE_SIZE;
2371                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2372         }
2373
2374         domain_flush_tlb(&dma_dom->domain);
2375         domain_flush_complete(&dma_dom->domain);
2376
2377         dma_ops_free_iova(dma_dom, address, pages);
2378
2379         return AMD_IOMMU_MAPPING_ERROR;
2380 }
2381
2382 /*
2383  * Does the reverse of the __map_single function. Must be called with
2384  * the domain lock held too
2385  */
2386 static void __unmap_single(struct dma_ops_domain *dma_dom,
2387                            dma_addr_t dma_addr,
2388                            size_t size,
2389                            int dir)
2390 {
2391         dma_addr_t flush_addr;
2392         dma_addr_t i, start;
2393         unsigned int pages;
2394
2395         flush_addr = dma_addr;
2396         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2397         dma_addr &= PAGE_MASK;
2398         start = dma_addr;
2399
2400         for (i = 0; i < pages; ++i) {
2401                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2402                 start += PAGE_SIZE;
2403         }
2404
2405         if (amd_iommu_unmap_flush) {
2406                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2407                 domain_flush_tlb(&dma_dom->domain);
2408                 domain_flush_complete(&dma_dom->domain);
2409         } else {
2410                 pages = __roundup_pow_of_two(pages);
2411                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2412         }
2413 }
2414
2415 /*
2416  * The exported map_single function for dma_ops.
2417  */
2418 static dma_addr_t map_page(struct device *dev, struct page *page,
2419                            unsigned long offset, size_t size,
2420                            enum dma_data_direction dir,
2421                            unsigned long attrs)
2422 {
2423         phys_addr_t paddr = page_to_phys(page) + offset;
2424         struct protection_domain *domain;
2425         struct dma_ops_domain *dma_dom;
2426         u64 dma_mask;
2427
2428         domain = get_domain(dev);
2429         if (PTR_ERR(domain) == -EINVAL)
2430                 return (dma_addr_t)paddr;
2431         else if (IS_ERR(domain))
2432                 return AMD_IOMMU_MAPPING_ERROR;
2433
2434         dma_mask = *dev->dma_mask;
2435         dma_dom = to_dma_ops_domain(domain);
2436
2437         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2438 }
2439
2440 /*
2441  * The exported unmap_single function for dma_ops.
2442  */
2443 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2444                        enum dma_data_direction dir, unsigned long attrs)
2445 {
2446         struct protection_domain *domain;
2447         struct dma_ops_domain *dma_dom;
2448
2449         domain = get_domain(dev);
2450         if (IS_ERR(domain))
2451                 return;
2452
2453         dma_dom = to_dma_ops_domain(domain);
2454
2455         __unmap_single(dma_dom, dma_addr, size, dir);
2456 }
2457
2458 static int sg_num_pages(struct device *dev,
2459                         struct scatterlist *sglist,
2460                         int nelems)
2461 {
2462         unsigned long mask, boundary_size;
2463         struct scatterlist *s;
2464         int i, npages = 0;
2465
2466         mask          = dma_get_seg_boundary(dev);
2467         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2468                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2469
2470         for_each_sg(sglist, s, nelems, i) {
2471                 int p, n;
2472
2473                 s->dma_address = npages << PAGE_SHIFT;
2474                 p = npages % boundary_size;
2475                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2476                 if (p + n > boundary_size)
2477                         npages += boundary_size - p;
2478                 npages += n;
2479         }
2480
2481         return npages;
2482 }
2483
2484 /*
2485  * The exported map_sg function for dma_ops (handles scatter-gather
2486  * lists).
2487  */
2488 static int map_sg(struct device *dev, struct scatterlist *sglist,
2489                   int nelems, enum dma_data_direction direction,
2490                   unsigned long attrs)
2491 {
2492         int mapped_pages = 0, npages = 0, prot = 0, i;
2493         struct protection_domain *domain;
2494         struct dma_ops_domain *dma_dom;
2495         struct scatterlist *s;
2496         unsigned long address;
2497         u64 dma_mask;
2498
2499         domain = get_domain(dev);
2500         if (IS_ERR(domain))
2501                 return 0;
2502
2503         dma_dom  = to_dma_ops_domain(domain);
2504         dma_mask = *dev->dma_mask;
2505
2506         npages = sg_num_pages(dev, sglist, nelems);
2507
2508         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2509         if (address == AMD_IOMMU_MAPPING_ERROR)
2510                 goto out_err;
2511
2512         prot = dir2prot(direction);
2513
2514         /* Map all sg entries */
2515         for_each_sg(sglist, s, nelems, i) {
2516                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2517
2518                 for (j = 0; j < pages; ++j) {
2519                         unsigned long bus_addr, phys_addr;
2520                         int ret;
2521
2522                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2523                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2524                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2525                         if (ret)
2526                                 goto out_unmap;
2527
2528                         mapped_pages += 1;
2529                 }
2530         }
2531
2532         /* Everything is mapped - write the right values into s->dma_address */
2533         for_each_sg(sglist, s, nelems, i) {
2534                 s->dma_address += address + s->offset;
2535                 s->dma_length   = s->length;
2536         }
2537
2538         return nelems;
2539
2540 out_unmap:
2541         pr_err("%s: IOMMU mapping error in map_sg (io-pages: %d)\n",
2542                dev_name(dev), npages);
2543
2544         for_each_sg(sglist, s, nelems, i) {
2545                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2546
2547                 for (j = 0; j < pages; ++j) {
2548                         unsigned long bus_addr;
2549
2550                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2551                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2552
2553                         if (--mapped_pages)
2554                                 goto out_free_iova;
2555                 }
2556         }
2557
2558 out_free_iova:
2559         free_iova_fast(&dma_dom->iovad, address, npages);
2560
2561 out_err:
2562         return 0;
2563 }
2564
2565 /*
2566  * The exported map_sg function for dma_ops (handles scatter-gather
2567  * lists).
2568  */
2569 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2570                      int nelems, enum dma_data_direction dir,
2571                      unsigned long attrs)
2572 {
2573         struct protection_domain *domain;
2574         struct dma_ops_domain *dma_dom;
2575         unsigned long startaddr;
2576         int npages = 2;
2577
2578         domain = get_domain(dev);
2579         if (IS_ERR(domain))
2580                 return;
2581
2582         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2583         dma_dom   = to_dma_ops_domain(domain);
2584         npages    = sg_num_pages(dev, sglist, nelems);
2585
2586         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2587 }
2588
2589 /*
2590  * The exported alloc_coherent function for dma_ops.
2591  */
2592 static void *alloc_coherent(struct device *dev, size_t size,
2593                             dma_addr_t *dma_addr, gfp_t flag,
2594                             unsigned long attrs)
2595 {
2596         u64 dma_mask = dev->coherent_dma_mask;
2597         struct protection_domain *domain;
2598         struct dma_ops_domain *dma_dom;
2599         struct page *page;
2600
2601         domain = get_domain(dev);
2602         if (PTR_ERR(domain) == -EINVAL) {
2603                 page = alloc_pages(flag, get_order(size));
2604                 *dma_addr = page_to_phys(page);
2605                 return page_address(page);
2606         } else if (IS_ERR(domain))
2607                 return NULL;
2608
2609         dma_dom   = to_dma_ops_domain(domain);
2610         size      = PAGE_ALIGN(size);
2611         dma_mask  = dev->coherent_dma_mask;
2612         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2613         flag     |= __GFP_ZERO;
2614
2615         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2616         if (!page) {
2617                 if (!gfpflags_allow_blocking(flag))
2618                         return NULL;
2619
2620                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2621                                                  get_order(size), flag);
2622                 if (!page)
2623                         return NULL;
2624         }
2625
2626         if (!dma_mask)
2627                 dma_mask = *dev->dma_mask;
2628
2629         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2630                                  size, DMA_BIDIRECTIONAL, dma_mask);
2631
2632         if (*dma_addr == AMD_IOMMU_MAPPING_ERROR)
2633                 goto out_free;
2634
2635         return page_address(page);
2636
2637 out_free:
2638
2639         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2640                 __free_pages(page, get_order(size));
2641
2642         return NULL;
2643 }
2644
2645 /*
2646  * The exported free_coherent function for dma_ops.
2647  */
2648 static void free_coherent(struct device *dev, size_t size,
2649                           void *virt_addr, dma_addr_t dma_addr,
2650                           unsigned long attrs)
2651 {
2652         struct protection_domain *domain;
2653         struct dma_ops_domain *dma_dom;
2654         struct page *page;
2655
2656         page = virt_to_page(virt_addr);
2657         size = PAGE_ALIGN(size);
2658
2659         domain = get_domain(dev);
2660         if (IS_ERR(domain))
2661                 goto free_mem;
2662
2663         dma_dom = to_dma_ops_domain(domain);
2664
2665         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2666
2667 free_mem:
2668         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2669                 __free_pages(page, get_order(size));
2670 }
2671
2672 /*
2673  * This function is called by the DMA layer to find out if we can handle a
2674  * particular device. It is part of the dma_ops.
2675  */
2676 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2677 {
2678         if (!x86_dma_supported(dev, mask))
2679                 return 0;
2680         return check_device(dev);
2681 }
2682
2683 static int amd_iommu_mapping_error(struct device *dev, dma_addr_t dma_addr)
2684 {
2685         return dma_addr == AMD_IOMMU_MAPPING_ERROR;
2686 }
2687
2688 static const struct dma_map_ops amd_iommu_dma_ops = {
2689         .alloc          = alloc_coherent,
2690         .free           = free_coherent,
2691         .map_page       = map_page,
2692         .unmap_page     = unmap_page,
2693         .map_sg         = map_sg,
2694         .unmap_sg       = unmap_sg,
2695         .dma_supported  = amd_iommu_dma_supported,
2696         .mapping_error  = amd_iommu_mapping_error,
2697 };
2698
2699 static int init_reserved_iova_ranges(void)
2700 {
2701         struct pci_dev *pdev = NULL;
2702         struct iova *val;
2703
2704         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE,
2705                          IOVA_START_PFN, DMA_32BIT_PFN);
2706
2707         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2708                           &reserved_rbtree_key);
2709
2710         /* MSI memory range */
2711         val = reserve_iova(&reserved_iova_ranges,
2712                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2713         if (!val) {
2714                 pr_err("Reserving MSI range failed\n");
2715                 return -ENOMEM;
2716         }
2717
2718         /* HT memory range */
2719         val = reserve_iova(&reserved_iova_ranges,
2720                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2721         if (!val) {
2722                 pr_err("Reserving HT range failed\n");
2723                 return -ENOMEM;
2724         }
2725
2726         /*
2727          * Memory used for PCI resources
2728          * FIXME: Check whether we can reserve the PCI-hole completly
2729          */
2730         for_each_pci_dev(pdev) {
2731                 int i;
2732
2733                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2734                         struct resource *r = &pdev->resource[i];
2735
2736                         if (!(r->flags & IORESOURCE_MEM))
2737                                 continue;
2738
2739                         val = reserve_iova(&reserved_iova_ranges,
2740                                            IOVA_PFN(r->start),
2741                                            IOVA_PFN(r->end));
2742                         if (!val) {
2743                                 pr_err("Reserve pci-resource range failed\n");
2744                                 return -ENOMEM;
2745                         }
2746                 }
2747         }
2748
2749         return 0;
2750 }
2751
2752 int __init amd_iommu_init_api(void)
2753 {
2754         int ret, err = 0;
2755
2756         ret = iova_cache_get();
2757         if (ret)
2758                 return ret;
2759
2760         ret = init_reserved_iova_ranges();
2761         if (ret)
2762                 return ret;
2763
2764         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2765         if (err)
2766                 return err;
2767 #ifdef CONFIG_ARM_AMBA
2768         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2769         if (err)
2770                 return err;
2771 #endif
2772         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2773         if (err)
2774                 return err;
2775
2776         return 0;
2777 }
2778
2779 int __init amd_iommu_init_dma_ops(void)
2780 {
2781         swiotlb        = iommu_pass_through ? 1 : 0;
2782         iommu_detected = 1;
2783
2784         /*
2785          * In case we don't initialize SWIOTLB (actually the common case
2786          * when AMD IOMMU is enabled), make sure there are global
2787          * dma_ops set as a fall-back for devices not handled by this
2788          * driver (for example non-PCI devices).
2789          */
2790         if (!swiotlb)
2791                 dma_ops = &nommu_dma_ops;
2792
2793         if (amd_iommu_unmap_flush)
2794                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2795         else
2796                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2797
2798         return 0;
2799
2800 }
2801
2802 /*****************************************************************************
2803  *
2804  * The following functions belong to the exported interface of AMD IOMMU
2805  *
2806  * This interface allows access to lower level functions of the IOMMU
2807  * like protection domain handling and assignement of devices to domains
2808  * which is not possible with the dma_ops interface.
2809  *
2810  *****************************************************************************/
2811
2812 static void cleanup_domain(struct protection_domain *domain)
2813 {
2814         struct iommu_dev_data *entry;
2815         unsigned long flags;
2816
2817         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2818
2819         while (!list_empty(&domain->dev_list)) {
2820                 entry = list_first_entry(&domain->dev_list,
2821                                          struct iommu_dev_data, list);
2822                 __detach_device(entry);
2823         }
2824
2825         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2826 }
2827
2828 static void protection_domain_free(struct protection_domain *domain)
2829 {
2830         if (!domain)
2831                 return;
2832
2833         del_domain_from_list(domain);
2834
2835         if (domain->id)
2836                 domain_id_free(domain->id);
2837
2838         kfree(domain);
2839 }
2840
2841 static int protection_domain_init(struct protection_domain *domain)
2842 {
2843         spin_lock_init(&domain->lock);
2844         mutex_init(&domain->api_lock);
2845         domain->id = domain_id_alloc();
2846         if (!domain->id)
2847                 return -ENOMEM;
2848         INIT_LIST_HEAD(&domain->dev_list);
2849
2850         return 0;
2851 }
2852
2853 static struct protection_domain *protection_domain_alloc(void)
2854 {
2855         struct protection_domain *domain;
2856
2857         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2858         if (!domain)
2859                 return NULL;
2860
2861         if (protection_domain_init(domain))
2862                 goto out_err;
2863
2864         add_domain_to_list(domain);
2865
2866         return domain;
2867
2868 out_err:
2869         kfree(domain);
2870
2871         return NULL;
2872 }
2873
2874 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2875 {
2876         struct protection_domain *pdomain;
2877         struct dma_ops_domain *dma_domain;
2878
2879         switch (type) {
2880         case IOMMU_DOMAIN_UNMANAGED:
2881                 pdomain = protection_domain_alloc();
2882                 if (!pdomain)
2883                         return NULL;
2884
2885                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2886                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2887                 if (!pdomain->pt_root) {
2888                         protection_domain_free(pdomain);
2889                         return NULL;
2890                 }
2891
2892                 pdomain->domain.geometry.aperture_start = 0;
2893                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2894                 pdomain->domain.geometry.force_aperture = true;
2895
2896                 break;
2897         case IOMMU_DOMAIN_DMA:
2898                 dma_domain = dma_ops_domain_alloc();
2899                 if (!dma_domain) {
2900                         pr_err("AMD-Vi: Failed to allocate\n");
2901                         return NULL;
2902                 }
2903                 pdomain = &dma_domain->domain;
2904                 break;
2905         case IOMMU_DOMAIN_IDENTITY:
2906                 pdomain = protection_domain_alloc();
2907                 if (!pdomain)
2908                         return NULL;
2909
2910                 pdomain->mode = PAGE_MODE_NONE;
2911                 break;
2912         default:
2913                 return NULL;
2914         }
2915
2916         return &pdomain->domain;
2917 }
2918
2919 static void amd_iommu_domain_free(struct iommu_domain *dom)
2920 {
2921         struct protection_domain *domain;
2922         struct dma_ops_domain *dma_dom;
2923
2924         domain = to_pdomain(dom);
2925
2926         if (domain->dev_cnt > 0)
2927                 cleanup_domain(domain);
2928
2929         BUG_ON(domain->dev_cnt != 0);
2930
2931         if (!dom)
2932                 return;
2933
2934         switch (dom->type) {
2935         case IOMMU_DOMAIN_DMA:
2936                 /* Now release the domain */
2937                 dma_dom = to_dma_ops_domain(domain);
2938                 dma_ops_domain_free(dma_dom);
2939                 break;
2940         default:
2941                 if (domain->mode != PAGE_MODE_NONE)
2942                         free_pagetable(domain);
2943
2944                 if (domain->flags & PD_IOMMUV2_MASK)
2945                         free_gcr3_table(domain);
2946
2947                 protection_domain_free(domain);
2948                 break;
2949         }
2950 }
2951
2952 static void amd_iommu_detach_device(struct iommu_domain *dom,
2953                                     struct device *dev)
2954 {
2955         struct iommu_dev_data *dev_data = dev->archdata.iommu;
2956         struct amd_iommu *iommu;
2957         int devid;
2958
2959         if (!check_device(dev))
2960                 return;
2961
2962         devid = get_device_id(dev);
2963         if (devid < 0)
2964                 return;
2965
2966         if (dev_data->domain != NULL)
2967                 detach_device(dev);
2968
2969         iommu = amd_iommu_rlookup_table[devid];
2970         if (!iommu)
2971                 return;
2972
2973 #ifdef CONFIG_IRQ_REMAP
2974         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
2975             (dom->type == IOMMU_DOMAIN_UNMANAGED))
2976                 dev_data->use_vapic = 0;
2977 #endif
2978
2979         iommu_completion_wait(iommu);
2980 }
2981
2982 static int amd_iommu_attach_device(struct iommu_domain *dom,
2983                                    struct device *dev)
2984 {
2985         struct protection_domain *domain = to_pdomain(dom);
2986         struct iommu_dev_data *dev_data;
2987         struct amd_iommu *iommu;
2988         int ret;
2989
2990         if (!check_device(dev))
2991                 return -EINVAL;
2992
2993         dev_data = dev->archdata.iommu;
2994
2995         iommu = amd_iommu_rlookup_table[dev_data->devid];
2996         if (!iommu)
2997                 return -EINVAL;
2998
2999         if (dev_data->domain)
3000                 detach_device(dev);
3001
3002         ret = attach_device(dev, domain);
3003
3004 #ifdef CONFIG_IRQ_REMAP
3005         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3006                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3007                         dev_data->use_vapic = 1;
3008                 else
3009                         dev_data->use_vapic = 0;
3010         }
3011 #endif
3012
3013         iommu_completion_wait(iommu);
3014
3015         return ret;
3016 }
3017
3018 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3019                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3020 {
3021         struct protection_domain *domain = to_pdomain(dom);
3022         int prot = 0;
3023         int ret;
3024
3025         if (domain->mode == PAGE_MODE_NONE)
3026                 return -EINVAL;
3027
3028         if (iommu_prot & IOMMU_READ)
3029                 prot |= IOMMU_PROT_IR;
3030         if (iommu_prot & IOMMU_WRITE)
3031                 prot |= IOMMU_PROT_IW;
3032
3033         mutex_lock(&domain->api_lock);
3034         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3035         mutex_unlock(&domain->api_lock);
3036
3037         return ret;
3038 }
3039
3040 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3041                            size_t page_size)
3042 {
3043         struct protection_domain *domain = to_pdomain(dom);
3044         size_t unmap_size;
3045
3046         if (domain->mode == PAGE_MODE_NONE)
3047                 return -EINVAL;
3048
3049         mutex_lock(&domain->api_lock);
3050         unmap_size = iommu_unmap_page(domain, iova, page_size);
3051         mutex_unlock(&domain->api_lock);
3052
3053         domain_flush_tlb_pde(domain);
3054
3055         return unmap_size;
3056 }
3057
3058 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3059                                           dma_addr_t iova)
3060 {
3061         struct protection_domain *domain = to_pdomain(dom);
3062         unsigned long offset_mask, pte_pgsize;
3063         u64 *pte, __pte;
3064
3065         if (domain->mode == PAGE_MODE_NONE)
3066                 return iova;
3067
3068         pte = fetch_pte(domain, iova, &pte_pgsize);
3069
3070         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3071                 return 0;
3072
3073         offset_mask = pte_pgsize - 1;
3074         __pte       = *pte & PM_ADDR_MASK;
3075
3076         return (__pte & ~offset_mask) | (iova & offset_mask);
3077 }
3078
3079 static bool amd_iommu_capable(enum iommu_cap cap)
3080 {
3081         switch (cap) {
3082         case IOMMU_CAP_CACHE_COHERENCY:
3083                 return true;
3084         case IOMMU_CAP_INTR_REMAP:
3085                 return (irq_remapping_enabled == 1);
3086         case IOMMU_CAP_NOEXEC:
3087                 return false;
3088         }
3089
3090         return false;
3091 }
3092
3093 static void amd_iommu_get_resv_regions(struct device *dev,
3094                                        struct list_head *head)
3095 {
3096         struct iommu_resv_region *region;
3097         struct unity_map_entry *entry;
3098         int devid;
3099
3100         devid = get_device_id(dev);
3101         if (devid < 0)
3102                 return;
3103
3104         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3105                 size_t length;
3106                 int prot = 0;
3107
3108                 if (devid < entry->devid_start || devid > entry->devid_end)
3109                         continue;
3110
3111                 length = entry->address_end - entry->address_start;
3112                 if (entry->prot & IOMMU_PROT_IR)
3113                         prot |= IOMMU_READ;
3114                 if (entry->prot & IOMMU_PROT_IW)
3115                         prot |= IOMMU_WRITE;
3116
3117                 region = iommu_alloc_resv_region(entry->address_start,
3118                                                  length, prot,
3119                                                  IOMMU_RESV_DIRECT);
3120                 if (!region) {
3121                         pr_err("Out of memory allocating dm-regions for %s\n",
3122                                 dev_name(dev));
3123                         return;
3124                 }
3125                 list_add_tail(&region->list, head);
3126         }
3127
3128         region = iommu_alloc_resv_region(MSI_RANGE_START,
3129                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3130                                          0, IOMMU_RESV_MSI);
3131         if (!region)
3132                 return;
3133         list_add_tail(&region->list, head);
3134
3135         region = iommu_alloc_resv_region(HT_RANGE_START,
3136                                          HT_RANGE_END - HT_RANGE_START + 1,
3137                                          0, IOMMU_RESV_RESERVED);
3138         if (!region)
3139                 return;
3140         list_add_tail(&region->list, head);
3141 }
3142
3143 static void amd_iommu_put_resv_regions(struct device *dev,
3144                                      struct list_head *head)
3145 {
3146         struct iommu_resv_region *entry, *next;
3147
3148         list_for_each_entry_safe(entry, next, head, list)
3149                 kfree(entry);
3150 }
3151
3152 static void amd_iommu_apply_resv_region(struct device *dev,
3153                                       struct iommu_domain *domain,
3154                                       struct iommu_resv_region *region)
3155 {
3156         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3157         unsigned long start, end;
3158
3159         start = IOVA_PFN(region->start);
3160         end   = IOVA_PFN(region->start + region->length);
3161
3162         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3163 }
3164
3165 const struct iommu_ops amd_iommu_ops = {
3166         .capable = amd_iommu_capable,
3167         .domain_alloc = amd_iommu_domain_alloc,
3168         .domain_free  = amd_iommu_domain_free,
3169         .attach_dev = amd_iommu_attach_device,
3170         .detach_dev = amd_iommu_detach_device,
3171         .map = amd_iommu_map,
3172         .unmap = amd_iommu_unmap,
3173         .map_sg = default_iommu_map_sg,
3174         .iova_to_phys = amd_iommu_iova_to_phys,
3175         .add_device = amd_iommu_add_device,
3176         .remove_device = amd_iommu_remove_device,
3177         .device_group = amd_iommu_device_group,
3178         .get_resv_regions = amd_iommu_get_resv_regions,
3179         .put_resv_regions = amd_iommu_put_resv_regions,
3180         .apply_resv_region = amd_iommu_apply_resv_region,
3181         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3182 };
3183
3184 /*****************************************************************************
3185  *
3186  * The next functions do a basic initialization of IOMMU for pass through
3187  * mode
3188  *
3189  * In passthrough mode the IOMMU is initialized and enabled but not used for
3190  * DMA-API translation.
3191  *
3192  *****************************************************************************/
3193
3194 /* IOMMUv2 specific functions */
3195 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3196 {
3197         return atomic_notifier_chain_register(&ppr_notifier, nb);
3198 }
3199 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3200
3201 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3202 {
3203         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3204 }
3205 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3206
3207 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3208 {
3209         struct protection_domain *domain = to_pdomain(dom);
3210         unsigned long flags;
3211
3212         spin_lock_irqsave(&domain->lock, flags);
3213
3214         /* Update data structure */
3215         domain->mode    = PAGE_MODE_NONE;
3216         domain->updated = true;
3217
3218         /* Make changes visible to IOMMUs */
3219         update_domain(domain);
3220
3221         /* Page-table is not visible to IOMMU anymore, so free it */
3222         free_pagetable(domain);
3223
3224         spin_unlock_irqrestore(&domain->lock, flags);
3225 }
3226 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3227
3228 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3229 {
3230         struct protection_domain *domain = to_pdomain(dom);
3231         unsigned long flags;
3232         int levels, ret;
3233
3234         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3235                 return -EINVAL;
3236
3237         /* Number of GCR3 table levels required */
3238         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3239                 levels += 1;
3240
3241         if (levels > amd_iommu_max_glx_val)
3242                 return -EINVAL;
3243
3244         spin_lock_irqsave(&domain->lock, flags);
3245
3246         /*
3247          * Save us all sanity checks whether devices already in the
3248          * domain support IOMMUv2. Just force that the domain has no
3249          * devices attached when it is switched into IOMMUv2 mode.
3250          */
3251         ret = -EBUSY;
3252         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3253                 goto out;
3254
3255         ret = -ENOMEM;
3256         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3257         if (domain->gcr3_tbl == NULL)
3258                 goto out;
3259
3260         domain->glx      = levels;
3261         domain->flags   |= PD_IOMMUV2_MASK;
3262         domain->updated  = true;
3263
3264         update_domain(domain);
3265
3266         ret = 0;
3267
3268 out:
3269         spin_unlock_irqrestore(&domain->lock, flags);
3270
3271         return ret;
3272 }
3273 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3274
3275 static int __flush_pasid(struct protection_domain *domain, int pasid,
3276                          u64 address, bool size)
3277 {
3278         struct iommu_dev_data *dev_data;
3279         struct iommu_cmd cmd;
3280         int i, ret;
3281
3282         if (!(domain->flags & PD_IOMMUV2_MASK))
3283                 return -EINVAL;
3284
3285         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3286
3287         /*
3288          * IOMMU TLB needs to be flushed before Device TLB to
3289          * prevent device TLB refill from IOMMU TLB
3290          */
3291         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3292                 if (domain->dev_iommu[i] == 0)
3293                         continue;
3294
3295                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3296                 if (ret != 0)
3297                         goto out;
3298         }
3299
3300         /* Wait until IOMMU TLB flushes are complete */
3301         domain_flush_complete(domain);
3302
3303         /* Now flush device TLBs */
3304         list_for_each_entry(dev_data, &domain->dev_list, list) {
3305                 struct amd_iommu *iommu;
3306                 int qdep;
3307
3308                 /*
3309                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3310                  * domain.
3311                  */
3312                 if (!dev_data->ats.enabled)
3313                         continue;
3314
3315                 qdep  = dev_data->ats.qdep;
3316                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3317
3318                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3319                                       qdep, address, size);
3320
3321                 ret = iommu_queue_command(iommu, &cmd);
3322                 if (ret != 0)
3323                         goto out;
3324         }
3325
3326         /* Wait until all device TLBs are flushed */
3327         domain_flush_complete(domain);
3328
3329         ret = 0;
3330
3331 out:
3332
3333         return ret;
3334 }
3335
3336 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3337                                   u64 address)
3338 {
3339         return __flush_pasid(domain, pasid, address, false);
3340 }
3341
3342 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3343                          u64 address)
3344 {
3345         struct protection_domain *domain = to_pdomain(dom);
3346         unsigned long flags;
3347         int ret;
3348
3349         spin_lock_irqsave(&domain->lock, flags);
3350         ret = __amd_iommu_flush_page(domain, pasid, address);
3351         spin_unlock_irqrestore(&domain->lock, flags);
3352
3353         return ret;
3354 }
3355 EXPORT_SYMBOL(amd_iommu_flush_page);
3356
3357 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3358 {
3359         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3360                              true);
3361 }
3362
3363 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3364 {
3365         struct protection_domain *domain = to_pdomain(dom);
3366         unsigned long flags;
3367         int ret;
3368
3369         spin_lock_irqsave(&domain->lock, flags);
3370         ret = __amd_iommu_flush_tlb(domain, pasid);
3371         spin_unlock_irqrestore(&domain->lock, flags);
3372
3373         return ret;
3374 }
3375 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3376
3377 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3378 {
3379         int index;
3380         u64 *pte;
3381
3382         while (true) {
3383
3384                 index = (pasid >> (9 * level)) & 0x1ff;
3385                 pte   = &root[index];
3386
3387                 if (level == 0)
3388                         break;
3389
3390                 if (!(*pte & GCR3_VALID)) {
3391                         if (!alloc)
3392                                 return NULL;
3393
3394                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3395                         if (root == NULL)
3396                                 return NULL;
3397
3398                         *pte = __pa(root) | GCR3_VALID;
3399                 }
3400
3401                 root = __va(*pte & PAGE_MASK);
3402
3403                 level -= 1;
3404         }
3405
3406         return pte;
3407 }
3408
3409 static int __set_gcr3(struct protection_domain *domain, int pasid,
3410                       unsigned long cr3)
3411 {
3412         u64 *pte;
3413
3414         if (domain->mode != PAGE_MODE_NONE)
3415                 return -EINVAL;
3416
3417         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3418         if (pte == NULL)
3419                 return -ENOMEM;
3420
3421         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3422
3423         return __amd_iommu_flush_tlb(domain, pasid);
3424 }
3425
3426 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3427 {
3428         u64 *pte;
3429
3430         if (domain->mode != PAGE_MODE_NONE)
3431                 return -EINVAL;
3432
3433         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3434         if (pte == NULL)
3435                 return 0;
3436
3437         *pte = 0;
3438
3439         return __amd_iommu_flush_tlb(domain, pasid);
3440 }
3441
3442 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3443                               unsigned long cr3)
3444 {
3445         struct protection_domain *domain = to_pdomain(dom);
3446         unsigned long flags;
3447         int ret;
3448
3449         spin_lock_irqsave(&domain->lock, flags);
3450         ret = __set_gcr3(domain, pasid, cr3);
3451         spin_unlock_irqrestore(&domain->lock, flags);
3452
3453         return ret;
3454 }
3455 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3456
3457 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3458 {
3459         struct protection_domain *domain = to_pdomain(dom);
3460         unsigned long flags;
3461         int ret;
3462
3463         spin_lock_irqsave(&domain->lock, flags);
3464         ret = __clear_gcr3(domain, pasid);
3465         spin_unlock_irqrestore(&domain->lock, flags);
3466
3467         return ret;
3468 }
3469 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3470
3471 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3472                            int status, int tag)
3473 {
3474         struct iommu_dev_data *dev_data;
3475         struct amd_iommu *iommu;
3476         struct iommu_cmd cmd;
3477
3478         dev_data = get_dev_data(&pdev->dev);
3479         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3480
3481         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3482                            tag, dev_data->pri_tlp);
3483
3484         return iommu_queue_command(iommu, &cmd);
3485 }
3486 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3487
3488 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3489 {
3490         struct protection_domain *pdomain;
3491
3492         pdomain = get_domain(&pdev->dev);
3493         if (IS_ERR(pdomain))
3494                 return NULL;
3495
3496         /* Only return IOMMUv2 domains */
3497         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3498                 return NULL;
3499
3500         return &pdomain->domain;
3501 }
3502 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3503
3504 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3505 {
3506         struct iommu_dev_data *dev_data;
3507
3508         if (!amd_iommu_v2_supported())
3509                 return;
3510
3511         dev_data = get_dev_data(&pdev->dev);
3512         dev_data->errata |= (1 << erratum);
3513 }
3514 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3515
3516 int amd_iommu_device_info(struct pci_dev *pdev,
3517                           struct amd_iommu_device_info *info)
3518 {
3519         int max_pasids;
3520         int pos;
3521
3522         if (pdev == NULL || info == NULL)
3523                 return -EINVAL;
3524
3525         if (!amd_iommu_v2_supported())
3526                 return -EINVAL;
3527
3528         memset(info, 0, sizeof(*info));
3529
3530         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3531         if (pos)
3532                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3533
3534         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3535         if (pos)
3536                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3537
3538         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3539         if (pos) {
3540                 int features;
3541
3542                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3543                 max_pasids = min(max_pasids, (1 << 20));
3544
3545                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3546                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3547
3548                 features = pci_pasid_features(pdev);
3549                 if (features & PCI_PASID_CAP_EXEC)
3550                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3551                 if (features & PCI_PASID_CAP_PRIV)
3552                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3553         }
3554
3555         return 0;
3556 }
3557 EXPORT_SYMBOL(amd_iommu_device_info);
3558
3559 #ifdef CONFIG_IRQ_REMAP
3560
3561 /*****************************************************************************
3562  *
3563  * Interrupt Remapping Implementation
3564  *
3565  *****************************************************************************/
3566
3567 static struct irq_chip amd_ir_chip;
3568
3569 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3570 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3571 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3572 #define DTE_IRQ_REMAP_ENABLE    1ULL
3573
3574 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3575 {
3576         u64 dte;
3577
3578         dte     = amd_iommu_dev_table[devid].data[2];
3579         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3580         dte     |= virt_to_phys(table->table);
3581         dte     |= DTE_IRQ_REMAP_INTCTL;
3582         dte     |= DTE_IRQ_TABLE_LEN;
3583         dte     |= DTE_IRQ_REMAP_ENABLE;
3584
3585         amd_iommu_dev_table[devid].data[2] = dte;
3586 }
3587
3588 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3589 {
3590         struct irq_remap_table *table = NULL;
3591         struct amd_iommu *iommu;
3592         unsigned long flags;
3593         u16 alias;
3594
3595         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3596
3597         iommu = amd_iommu_rlookup_table[devid];
3598         if (!iommu)
3599                 goto out_unlock;
3600
3601         table = irq_lookup_table[devid];
3602         if (table)
3603                 goto out_unlock;
3604
3605         alias = amd_iommu_alias_table[devid];
3606         table = irq_lookup_table[alias];
3607         if (table) {
3608                 irq_lookup_table[devid] = table;
3609                 set_dte_irq_entry(devid, table);
3610                 iommu_flush_dte(iommu, devid);
3611                 goto out;
3612         }
3613
3614         /* Nothing there yet, allocate new irq remapping table */
3615         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3616         if (!table)
3617                 goto out_unlock;
3618
3619         /* Initialize table spin-lock */
3620         spin_lock_init(&table->lock);
3621
3622         if (ioapic)
3623                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3624                 table->min_index = 32;
3625
3626         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3627         if (!table->table) {
3628                 kfree(table);
3629                 table = NULL;
3630                 goto out_unlock;
3631         }
3632
3633         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3634                 memset(table->table, 0,
3635                        MAX_IRQS_PER_TABLE * sizeof(u32));
3636         else
3637                 memset(table->table, 0,
3638                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3639
3640         if (ioapic) {
3641                 int i;
3642
3643                 for (i = 0; i < 32; ++i)
3644                         iommu->irte_ops->set_allocated(table, i);
3645         }
3646
3647         irq_lookup_table[devid] = table;
3648         set_dte_irq_entry(devid, table);
3649         iommu_flush_dte(iommu, devid);
3650         if (devid != alias) {
3651                 irq_lookup_table[alias] = table;
3652                 set_dte_irq_entry(alias, table);
3653                 iommu_flush_dte(iommu, alias);
3654         }
3655
3656 out:
3657         iommu_completion_wait(iommu);
3658
3659 out_unlock:
3660         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3661
3662         return table;
3663 }
3664
3665 static int alloc_irq_index(u16 devid, int count)
3666 {
3667         struct irq_remap_table *table;
3668         unsigned long flags;
3669         int index, c;
3670         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3671
3672         if (!iommu)
3673                 return -ENODEV;
3674
3675         table = get_irq_table(devid, false);
3676         if (!table)
3677                 return -ENODEV;
3678
3679         spin_lock_irqsave(&table->lock, flags);
3680
3681         /* Scan table for free entries */
3682         for (c = 0, index = table->min_index;
3683              index < MAX_IRQS_PER_TABLE;
3684              ++index) {
3685                 if (!iommu->irte_ops->is_allocated(table, index))
3686                         c += 1;
3687                 else
3688                         c = 0;
3689
3690                 if (c == count) {
3691                         for (; c != 0; --c)
3692                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3693
3694                         index -= count - 1;
3695                         goto out;
3696                 }
3697         }
3698
3699         index = -ENOSPC;
3700
3701 out:
3702         spin_unlock_irqrestore(&table->lock, flags);
3703
3704         return index;
3705 }
3706
3707 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3708                           struct amd_ir_data *data)
3709 {
3710         struct irq_remap_table *table;
3711         struct amd_iommu *iommu;
3712         unsigned long flags;
3713         struct irte_ga *entry;
3714
3715         iommu = amd_iommu_rlookup_table[devid];
3716         if (iommu == NULL)
3717                 return -EINVAL;
3718
3719         table = get_irq_table(devid, false);
3720         if (!table)
3721                 return -ENOMEM;
3722
3723         spin_lock_irqsave(&table->lock, flags);
3724
3725         entry = (struct irte_ga *)table->table;
3726         entry = &entry[index];
3727         entry->lo.fields_remap.valid = 0;
3728         entry->hi.val = irte->hi.val;
3729         entry->lo.val = irte->lo.val;
3730         entry->lo.fields_remap.valid = 1;
3731         if (data)
3732                 data->ref = entry;
3733
3734         spin_unlock_irqrestore(&table->lock, flags);
3735
3736         iommu_flush_irt(iommu, devid);
3737         iommu_completion_wait(iommu);
3738
3739         return 0;
3740 }
3741
3742 static int modify_irte(u16 devid, int index, union irte *irte)
3743 {
3744         struct irq_remap_table *table;
3745         struct amd_iommu *iommu;
3746         unsigned long flags;
3747
3748         iommu = amd_iommu_rlookup_table[devid];
3749         if (iommu == NULL)
3750                 return -EINVAL;
3751
3752         table = get_irq_table(devid, false);
3753         if (!table)
3754                 return -ENOMEM;
3755
3756         spin_lock_irqsave(&table->lock, flags);
3757         table->table[index] = irte->val;
3758         spin_unlock_irqrestore(&table->lock, flags);
3759
3760         iommu_flush_irt(iommu, devid);
3761         iommu_completion_wait(iommu);
3762
3763         return 0;
3764 }
3765
3766 static void free_irte(u16 devid, int index)
3767 {
3768         struct irq_remap_table *table;
3769         struct amd_iommu *iommu;
3770         unsigned long flags;
3771
3772         iommu = amd_iommu_rlookup_table[devid];
3773         if (iommu == NULL)
3774                 return;
3775
3776         table = get_irq_table(devid, false);
3777         if (!table)
3778                 return;
3779
3780         spin_lock_irqsave(&table->lock, flags);
3781         iommu->irte_ops->clear_allocated(table, index);
3782         spin_unlock_irqrestore(&table->lock, flags);
3783
3784         iommu_flush_irt(iommu, devid);
3785         iommu_completion_wait(iommu);
3786 }
3787
3788 static void irte_prepare(void *entry,
3789                          u32 delivery_mode, u32 dest_mode,
3790                          u8 vector, u32 dest_apicid, int devid)
3791 {
3792         union irte *irte = (union irte *) entry;
3793
3794         irte->val                = 0;
3795         irte->fields.vector      = vector;
3796         irte->fields.int_type    = delivery_mode;
3797         irte->fields.destination = dest_apicid;
3798         irte->fields.dm          = dest_mode;
3799         irte->fields.valid       = 1;
3800 }
3801
3802 static void irte_ga_prepare(void *entry,
3803                             u32 delivery_mode, u32 dest_mode,
3804                             u8 vector, u32 dest_apicid, int devid)
3805 {
3806         struct irte_ga *irte = (struct irte_ga *) entry;
3807
3808         irte->lo.val                      = 0;
3809         irte->hi.val                      = 0;
3810         irte->lo.fields_remap.int_type    = delivery_mode;
3811         irte->lo.fields_remap.dm          = dest_mode;
3812         irte->hi.fields.vector            = vector;
3813         irte->lo.fields_remap.destination = dest_apicid;
3814         irte->lo.fields_remap.valid       = 1;
3815 }
3816
3817 static void irte_activate(void *entry, u16 devid, u16 index)
3818 {
3819         union irte *irte = (union irte *) entry;
3820
3821         irte->fields.valid = 1;
3822         modify_irte(devid, index, irte);
3823 }
3824
3825 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3826 {
3827         struct irte_ga *irte = (struct irte_ga *) entry;
3828
3829         irte->lo.fields_remap.valid = 1;
3830         modify_irte_ga(devid, index, irte, NULL);
3831 }
3832
3833 static void irte_deactivate(void *entry, u16 devid, u16 index)
3834 {
3835         union irte *irte = (union irte *) entry;
3836
3837         irte->fields.valid = 0;
3838         modify_irte(devid, index, irte);
3839 }
3840
3841 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3842 {
3843         struct irte_ga *irte = (struct irte_ga *) entry;
3844
3845         irte->lo.fields_remap.valid = 0;
3846         modify_irte_ga(devid, index, irte, NULL);
3847 }
3848
3849 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3850                               u8 vector, u32 dest_apicid)
3851 {
3852         union irte *irte = (union irte *) entry;
3853
3854         irte->fields.vector = vector;
3855         irte->fields.destination = dest_apicid;
3856         modify_irte(devid, index, irte);
3857 }
3858
3859 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3860                                  u8 vector, u32 dest_apicid)
3861 {
3862         struct irte_ga *irte = (struct irte_ga *) entry;
3863         struct iommu_dev_data *dev_data = search_dev_data(devid);
3864
3865         if (!dev_data || !dev_data->use_vapic ||
3866             !irte->lo.fields_remap.guest_mode) {
3867                 irte->hi.fields.vector = vector;
3868                 irte->lo.fields_remap.destination = dest_apicid;
3869                 modify_irte_ga(devid, index, irte, NULL);
3870         }
3871 }
3872
3873 #define IRTE_ALLOCATED (~1U)
3874 static void irte_set_allocated(struct irq_remap_table *table, int index)
3875 {
3876         table->table[index] = IRTE_ALLOCATED;
3877 }
3878
3879 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
3880 {
3881         struct irte_ga *ptr = (struct irte_ga *)table->table;
3882         struct irte_ga *irte = &ptr[index];
3883
3884         memset(&irte->lo.val, 0, sizeof(u64));
3885         memset(&irte->hi.val, 0, sizeof(u64));
3886         irte->hi.fields.vector = 0xff;
3887 }
3888
3889 static bool irte_is_allocated(struct irq_remap_table *table, int index)
3890 {
3891         union irte *ptr = (union irte *)table->table;
3892         union irte *irte = &ptr[index];
3893
3894         return irte->val != 0;
3895 }
3896
3897 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
3898 {
3899         struct irte_ga *ptr = (struct irte_ga *)table->table;
3900         struct irte_ga *irte = &ptr[index];
3901
3902         return irte->hi.fields.vector != 0;
3903 }
3904
3905 static void irte_clear_allocated(struct irq_remap_table *table, int index)
3906 {
3907         table->table[index] = 0;
3908 }
3909
3910 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
3911 {
3912         struct irte_ga *ptr = (struct irte_ga *)table->table;
3913         struct irte_ga *irte = &ptr[index];
3914
3915         memset(&irte->lo.val, 0, sizeof(u64));
3916         memset(&irte->hi.val, 0, sizeof(u64));
3917 }
3918
3919 static int get_devid(struct irq_alloc_info *info)
3920 {
3921         int devid = -1;
3922
3923         switch (info->type) {
3924         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3925                 devid     = get_ioapic_devid(info->ioapic_id);
3926                 break;
3927         case X86_IRQ_ALLOC_TYPE_HPET:
3928                 devid     = get_hpet_devid(info->hpet_id);
3929                 break;
3930         case X86_IRQ_ALLOC_TYPE_MSI:
3931         case X86_IRQ_ALLOC_TYPE_MSIX:
3932                 devid = get_device_id(&info->msi_dev->dev);
3933                 break;
3934         default:
3935                 BUG_ON(1);
3936                 break;
3937         }
3938
3939         return devid;
3940 }
3941
3942 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3943 {
3944         struct amd_iommu *iommu;
3945         int devid;
3946
3947         if (!info)
3948                 return NULL;
3949
3950         devid = get_devid(info);
3951         if (devid >= 0) {
3952                 iommu = amd_iommu_rlookup_table[devid];
3953                 if (iommu)
3954                         return iommu->ir_domain;
3955         }
3956
3957         return NULL;
3958 }
3959
3960 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
3961 {
3962         struct amd_iommu *iommu;
3963         int devid;
3964
3965         if (!info)
3966                 return NULL;
3967
3968         switch (info->type) {
3969         case X86_IRQ_ALLOC_TYPE_MSI:
3970         case X86_IRQ_ALLOC_TYPE_MSIX:
3971                 devid = get_device_id(&info->msi_dev->dev);
3972                 if (devid < 0)
3973                         return NULL;
3974
3975                 iommu = amd_iommu_rlookup_table[devid];
3976                 if (iommu)
3977                         return iommu->msi_domain;
3978                 break;
3979         default:
3980                 break;
3981         }
3982
3983         return NULL;
3984 }
3985
3986 struct irq_remap_ops amd_iommu_irq_ops = {
3987         .prepare                = amd_iommu_prepare,
3988         .enable                 = amd_iommu_enable,
3989         .disable                = amd_iommu_disable,
3990         .reenable               = amd_iommu_reenable,
3991         .enable_faulting        = amd_iommu_enable_faulting,
3992         .get_ir_irq_domain      = get_ir_irq_domain,
3993         .get_irq_domain         = get_irq_domain,
3994 };
3995
3996 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
3997                                        struct irq_cfg *irq_cfg,
3998                                        struct irq_alloc_info *info,
3999                                        int devid, int index, int sub_handle)
4000 {
4001         struct irq_2_irte *irte_info = &data->irq_2_irte;
4002         struct msi_msg *msg = &data->msi_entry;
4003         struct IO_APIC_route_entry *entry;
4004         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4005
4006         if (!iommu)
4007                 return;
4008
4009         data->irq_2_irte.devid = devid;
4010         data->irq_2_irte.index = index + sub_handle;
4011         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4012                                  apic->irq_dest_mode, irq_cfg->vector,
4013                                  irq_cfg->dest_apicid, devid);
4014
4015         switch (info->type) {
4016         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4017                 /* Setup IOAPIC entry */
4018                 entry = info->ioapic_entry;
4019                 info->ioapic_entry = NULL;
4020                 memset(entry, 0, sizeof(*entry));
4021                 entry->vector        = index;
4022                 entry->mask          = 0;
4023                 entry->trigger       = info->ioapic_trigger;
4024                 entry->polarity      = info->ioapic_polarity;
4025                 /* Mask level triggered irqs. */
4026                 if (info->ioapic_trigger)
4027                         entry->mask = 1;
4028                 break;
4029
4030         case X86_IRQ_ALLOC_TYPE_HPET:
4031         case X86_IRQ_ALLOC_TYPE_MSI:
4032         case X86_IRQ_ALLOC_TYPE_MSIX:
4033                 msg->address_hi = MSI_ADDR_BASE_HI;
4034                 msg->address_lo = MSI_ADDR_BASE_LO;
4035                 msg->data = irte_info->index;
4036                 break;
4037
4038         default:
4039                 BUG_ON(1);
4040                 break;
4041         }
4042 }
4043
4044 struct amd_irte_ops irte_32_ops = {
4045         .prepare = irte_prepare,
4046         .activate = irte_activate,
4047         .deactivate = irte_deactivate,
4048         .set_affinity = irte_set_affinity,
4049         .set_allocated = irte_set_allocated,
4050         .is_allocated = irte_is_allocated,
4051         .clear_allocated = irte_clear_allocated,
4052 };
4053
4054 struct amd_irte_ops irte_128_ops = {
4055         .prepare = irte_ga_prepare,
4056         .activate = irte_ga_activate,
4057         .deactivate = irte_ga_deactivate,
4058         .set_affinity = irte_ga_set_affinity,
4059         .set_allocated = irte_ga_set_allocated,
4060         .is_allocated = irte_ga_is_allocated,
4061         .clear_allocated = irte_ga_clear_allocated,
4062 };
4063
4064 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4065                                unsigned int nr_irqs, void *arg)
4066 {
4067         struct irq_alloc_info *info = arg;
4068         struct irq_data *irq_data;
4069         struct amd_ir_data *data = NULL;
4070         struct irq_cfg *cfg;
4071         int i, ret, devid;
4072         int index = -1;
4073
4074         if (!info)
4075                 return -EINVAL;
4076         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4077             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4078                 return -EINVAL;
4079
4080         /*
4081          * With IRQ remapping enabled, don't need contiguous CPU vectors
4082          * to support multiple MSI interrupts.
4083          */
4084         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4085                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4086
4087         devid = get_devid(info);
4088         if (devid < 0)
4089                 return -EINVAL;
4090
4091         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4092         if (ret < 0)
4093                 return ret;
4094
4095         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4096                 if (get_irq_table(devid, true))
4097                         index = info->ioapic_pin;
4098                 else
4099                         ret = -ENOMEM;
4100         } else {
4101                 index = alloc_irq_index(devid, nr_irqs);
4102         }
4103         if (index < 0) {
4104                 pr_warn("Failed to allocate IRTE\n");
4105                 ret = index;
4106                 goto out_free_parent;
4107         }
4108
4109         for (i = 0; i < nr_irqs; i++) {
4110                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4111                 cfg = irqd_cfg(irq_data);
4112                 if (!irq_data || !cfg) {
4113                         ret = -EINVAL;
4114                         goto out_free_data;
4115                 }
4116
4117                 ret = -ENOMEM;
4118                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4119                 if (!data)
4120                         goto out_free_data;
4121
4122                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4123                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4124                 else
4125                         data->entry = kzalloc(sizeof(struct irte_ga),
4126                                                      GFP_KERNEL);
4127                 if (!data->entry) {
4128                         kfree(data);
4129                         goto out_free_data;
4130                 }
4131
4132                 irq_data->hwirq = (devid << 16) + i;
4133                 irq_data->chip_data = data;
4134                 irq_data->chip = &amd_ir_chip;
4135                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4136                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4137         }
4138
4139         return 0;
4140
4141 out_free_data:
4142         for (i--; i >= 0; i--) {
4143                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4144                 if (irq_data)
4145                         kfree(irq_data->chip_data);
4146         }
4147         for (i = 0; i < nr_irqs; i++)
4148                 free_irte(devid, index + i);
4149 out_free_parent:
4150         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4151         return ret;
4152 }
4153
4154 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4155                                unsigned int nr_irqs)
4156 {
4157         struct irq_2_irte *irte_info;
4158         struct irq_data *irq_data;
4159         struct amd_ir_data *data;
4160         int i;
4161
4162         for (i = 0; i < nr_irqs; i++) {
4163                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4164                 if (irq_data && irq_data->chip_data) {
4165                         data = irq_data->chip_data;
4166                         irte_info = &data->irq_2_irte;
4167                         free_irte(irte_info->devid, irte_info->index);
4168                         kfree(data->entry);
4169                         kfree(data);
4170                 }
4171         }
4172         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4173 }
4174
4175 static void irq_remapping_activate(struct irq_domain *domain,
4176                                    struct irq_data *irq_data)
4177 {
4178         struct amd_ir_data *data = irq_data->chip_data;
4179         struct irq_2_irte *irte_info = &data->irq_2_irte;
4180         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4181
4182         if (iommu)
4183                 iommu->irte_ops->activate(data->entry, irte_info->devid,
4184                                           irte_info->index);
4185 }
4186
4187 static void irq_remapping_deactivate(struct irq_domain *domain,
4188                                      struct irq_data *irq_data)
4189 {
4190         struct amd_ir_data *data = irq_data->chip_data;
4191         struct irq_2_irte *irte_info = &data->irq_2_irte;
4192         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4193
4194         if (iommu)
4195                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4196                                             irte_info->index);
4197 }
4198
4199 static const struct irq_domain_ops amd_ir_domain_ops = {
4200         .alloc = irq_remapping_alloc,
4201         .free = irq_remapping_free,
4202         .activate = irq_remapping_activate,
4203         .deactivate = irq_remapping_deactivate,
4204 };
4205
4206 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4207 {
4208         struct amd_iommu *iommu;
4209         struct amd_iommu_pi_data *pi_data = vcpu_info;
4210         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4211         struct amd_ir_data *ir_data = data->chip_data;
4212         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4213         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4214         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4215
4216         /* Note:
4217          * This device has never been set up for guest mode.
4218          * we should not modify the IRTE
4219          */
4220         if (!dev_data || !dev_data->use_vapic)
4221                 return 0;
4222
4223         pi_data->ir_data = ir_data;
4224
4225         /* Note:
4226          * SVM tries to set up for VAPIC mode, but we are in
4227          * legacy mode. So, we force legacy mode instead.
4228          */
4229         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4230                 pr_debug("AMD-Vi: %s: Fall back to using intr legacy remap\n",
4231                          __func__);
4232                 pi_data->is_guest_mode = false;
4233         }
4234
4235         iommu = amd_iommu_rlookup_table[irte_info->devid];
4236         if (iommu == NULL)
4237                 return -EINVAL;
4238
4239         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4240         if (pi_data->is_guest_mode) {
4241                 /* Setting */
4242                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4243                 irte->hi.fields.vector = vcpu_pi_info->vector;
4244                 irte->lo.fields_vapic.guest_mode = 1;
4245                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4246
4247                 ir_data->cached_ga_tag = pi_data->ga_tag;
4248         } else {
4249                 /* Un-Setting */
4250                 struct irq_cfg *cfg = irqd_cfg(data);
4251
4252                 irte->hi.val = 0;
4253                 irte->lo.val = 0;
4254                 irte->hi.fields.vector = cfg->vector;
4255                 irte->lo.fields_remap.guest_mode = 0;
4256                 irte->lo.fields_remap.destination = cfg->dest_apicid;
4257                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4258                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4259
4260                 /*
4261                  * This communicates the ga_tag back to the caller
4262                  * so that it can do all the necessary clean up.
4263                  */
4264                 ir_data->cached_ga_tag = 0;
4265         }
4266
4267         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4268 }
4269
4270 static int amd_ir_set_affinity(struct irq_data *data,
4271                                const struct cpumask *mask, bool force)
4272 {
4273         struct amd_ir_data *ir_data = data->chip_data;
4274         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4275         struct irq_cfg *cfg = irqd_cfg(data);
4276         struct irq_data *parent = data->parent_data;
4277         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4278         int ret;
4279
4280         if (!iommu)
4281                 return -ENODEV;
4282
4283         ret = parent->chip->irq_set_affinity(parent, mask, force);
4284         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4285                 return ret;
4286
4287         /*
4288          * Atomically updates the IRTE with the new destination, vector
4289          * and flushes the interrupt entry cache.
4290          */
4291         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4292                             irte_info->index, cfg->vector, cfg->dest_apicid);
4293
4294         /*
4295          * After this point, all the interrupts will start arriving
4296          * at the new destination. So, time to cleanup the previous
4297          * vector allocation.
4298          */
4299         send_cleanup_vector(cfg);
4300
4301         return IRQ_SET_MASK_OK_DONE;
4302 }
4303
4304 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4305 {
4306         struct amd_ir_data *ir_data = irq_data->chip_data;
4307
4308         *msg = ir_data->msi_entry;
4309 }
4310
4311 static struct irq_chip amd_ir_chip = {
4312         .name                   = "AMD-IR",
4313         .irq_ack                = ir_ack_apic_edge,
4314         .irq_set_affinity       = amd_ir_set_affinity,
4315         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4316         .irq_compose_msi_msg    = ir_compose_msi_msg,
4317 };
4318
4319 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4320 {
4321         struct fwnode_handle *fn;
4322
4323         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4324         if (!fn)
4325                 return -ENOMEM;
4326         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4327         irq_domain_free_fwnode(fn);
4328         if (!iommu->ir_domain)
4329                 return -ENOMEM;
4330
4331         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4332         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4333                                                              "AMD-IR-MSI",
4334                                                              iommu->index);
4335         return 0;
4336 }
4337
4338 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4339 {
4340         unsigned long flags;
4341         struct amd_iommu *iommu;
4342         struct irq_remap_table *irt;
4343         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4344         int devid = ir_data->irq_2_irte.devid;
4345         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4346         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4347
4348         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4349             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4350                 return 0;
4351
4352         iommu = amd_iommu_rlookup_table[devid];
4353         if (!iommu)
4354                 return -ENODEV;
4355
4356         irt = get_irq_table(devid, false);
4357         if (!irt)
4358                 return -ENODEV;
4359
4360         spin_lock_irqsave(&irt->lock, flags);
4361
4362         if (ref->lo.fields_vapic.guest_mode) {
4363                 if (cpu >= 0)
4364                         ref->lo.fields_vapic.destination = cpu;
4365                 ref->lo.fields_vapic.is_run = is_run;
4366                 barrier();
4367         }
4368
4369         spin_unlock_irqrestore(&irt->lock, flags);
4370
4371         iommu_flush_irt(iommu, devid);
4372         iommu_completion_wait(iommu);
4373         return 0;
4374 }
4375 EXPORT_SYMBOL(amd_iommu_update_ga);
4376 #endif