drivers/gpu/drm/amd/amdgpu/amdgpu_gmc.h

   1 /*
   2  * Copyright 2018 Advanced Micro Devices, Inc.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sub license, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  14  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  15  * FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT. IN NO EVENT SHALL
  16  * THE COPYRIGHT HOLDERS, AUTHORS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM,
  17  * DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR
  18  * OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE
  19  * USE OR OTHER DEALINGS IN THE SOFTWARE.
  20  *
  21  * The above copyright notice and this permission notice (including the
  22  * next paragraph) shall be included in all copies or substantial portions
  23  * of the Software.
  24  *
  25  */
  26 #ifndef __AMDGPU_GMC_H__
  27 #define __AMDGPU_GMC_H__
  28
  29 #include <linux/types.h>
  30
  31 #include "amdgpu_irq.h"
  32 #include "amdgpu_ras.h"
  33
  34 /* VA hole for 48bit addresses on Vega10 */
  35 #define AMDGPU_GMC_HOLE_START   0x0000800000000000ULL
  36 #define AMDGPU_GMC_HOLE_END     0xffff800000000000ULL
  37
  38 /*
  39  * Hardware is programmed as if the hole doesn't exists with start and end
  40  * address values.
  41  *
  42  * This mask is used to remove the upper 16bits of the VA and so come up with
  43  * the linear addr value.
  44  */
  45 #define AMDGPU_GMC_HOLE_MASK    0x0000ffffffffffffULL
  46
  47 /*
  48  * Ring size as power of two for the log of recent faults.
  49  */
  50 #define AMDGPU_GMC_FAULT_RING_ORDER     8
  51 #define AMDGPU_GMC_FAULT_RING_SIZE      (1 << AMDGPU_GMC_FAULT_RING_ORDER)
  52
  53 /*
  54  * Hash size as power of two for the log of recent faults
  55  */
  56 #define AMDGPU_GMC_FAULT_HASH_ORDER     8
  57 #define AMDGPU_GMC_FAULT_HASH_SIZE      (1 << AMDGPU_GMC_FAULT_HASH_ORDER)
  58
  59 /*
  60  * Number of IH timestamp ticks until a fault is considered handled
  61  */
  62 #define AMDGPU_GMC_FAULT_TIMEOUT        5000ULL
  63
  64 struct firmware;
  65
  66 enum amdgpu_memory_partition {
  67         UNKNOWN_MEMORY_PARTITION_MODE = 0,
  68         AMDGPU_NPS1_PARTITION_MODE = 1,
  69         AMDGPU_NPS2_PARTITION_MODE = 2,
  70         AMDGPU_NPS3_PARTITION_MODE = 3,
  71         AMDGPU_NPS4_PARTITION_MODE = 4,
  72         AMDGPU_NPS6_PARTITION_MODE = 6,
  73         AMDGPU_NPS8_PARTITION_MODE = 8,
  74 };
  75
  76 /*
  77  * GMC page fault information
  78  */
  79 struct amdgpu_gmc_fault {
  80         uint64_t        timestamp:48;
  81         uint64_t        next:AMDGPU_GMC_FAULT_RING_ORDER;
  82         atomic64_t      key;
  83         uint64_t        timestamp_expiry:48;
  84 };
  85
  86 /*
  87  * VMHUB structures, functions & helpers
  88  */
  89 struct amdgpu_vmhub_funcs {
  90         void (*print_l2_protection_fault_status)(struct amdgpu_device *adev,
  91                                                  uint32_t status);
  92         uint32_t (*get_invalidate_req)(unsigned int vmid, uint32_t flush_type);
  93 };
  94
  95 struct amdgpu_vmhub {
  96         uint32_t        ctx0_ptb_addr_lo32;
  97         uint32_t        ctx0_ptb_addr_hi32;
  98         uint32_t        vm_inv_eng0_sem;
  99         uint32_t        vm_inv_eng0_req;
 100         uint32_t        vm_inv_eng0_ack;
 101         uint32_t        vm_context0_cntl;
 102         uint32_t        vm_l2_pro_fault_status;
 103         uint32_t        vm_l2_pro_fault_cntl;
 104
 105         /*
 106          * store the register distances between two continuous context domain
 107          * and invalidation engine.
 108          */
 109         uint32_t        ctx_distance;
 110         uint32_t        ctx_addr_distance; /* include LO32/HI32 */
 111         uint32_t        eng_distance;
 112         uint32_t        eng_addr_distance; /* include LO32/HI32 */
 113
 114         uint32_t        vm_cntx_cntl;
 115         uint32_t        vm_cntx_cntl_vm_fault;
 116         uint32_t        vm_l2_bank_select_reserved_cid2;
 117
 118         uint32_t        vm_contexts_disable;
 119
 120         bool            sdma_invalidation_workaround;
 121
 122         const struct amdgpu_vmhub_funcs *vmhub_funcs;
 123 };
 124
 125 /*
 126  * GPU MC structures, functions & helpers
 127  */
 128 struct amdgpu_gmc_funcs {
 129         /* flush the vm tlb via mmio */
 130         void (*flush_gpu_tlb)(struct amdgpu_device *adev, uint32_t vmid,
 131                                 uint32_t vmhub, uint32_t flush_type);
 132         /* flush the vm tlb via pasid */
 133         void (*flush_gpu_tlb_pasid)(struct amdgpu_device *adev, uint16_t pasid,
 134                                     uint32_t flush_type, bool all_hub,
 135                                     uint32_t inst);
 136         /* flush the vm tlb via ring */
 137         uint64_t (*emit_flush_gpu_tlb)(struct amdgpu_ring *ring, unsigned vmid,
 138                                        uint64_t pd_addr);
 139         /* Change the VMID -> PASID mapping */
 140         void (*emit_pasid_mapping)(struct amdgpu_ring *ring, unsigned vmid,
 141                                    unsigned pasid);
 142         /* enable/disable PRT support */
 143         void (*set_prt)(struct amdgpu_device *adev, bool enable);
 144         /* map mtype to hardware flags */
 145         uint64_t (*map_mtype)(struct amdgpu_device *adev, uint32_t flags);
 146         /* get the pde for a given mc addr */
 147         void (*get_vm_pde)(struct amdgpu_device *adev, int level,
 148                            u64 *dst, u64 *flags);
 149         /* get the pte flags to use for a BO VA mapping */
 150         void (*get_vm_pte)(struct amdgpu_device *adev,
 151                            struct amdgpu_bo_va_mapping *mapping,
 152                            uint64_t *flags);
 153         /* override per-page pte flags */
 154         void (*override_vm_pte_flags)(struct amdgpu_device *dev,
 155                                       struct amdgpu_vm *vm,
 156                                       uint64_t addr, uint64_t *flags);
 157         /* get the amount of memory used by the vbios for pre-OS console */
 158         unsigned int (*get_vbios_fb_size)(struct amdgpu_device *adev);
 159
 160         enum amdgpu_memory_partition (*query_mem_partition_mode)(
 161                 struct amdgpu_device *adev);
 162 };
 163
 164 struct amdgpu_xgmi_ras {
 165         struct amdgpu_ras_block_object ras_block;
 166 };
 167
 168 struct amdgpu_xgmi {
 169         /* from psp */
 170         u64 node_id;
 171         u64 hive_id;
 172         /* fixed per family */
 173         u64 node_segment_size;
 174         /* physical node (0-3) */
 175         unsigned physical_node_id;
 176         /* number of nodes (0-4) */
 177         unsigned num_physical_nodes;
 178         /* gpu list in the same hive */
 179         struct list_head head;
 180         bool supported;
 181         struct ras_common_if *ras_if;
 182         bool connected_to_cpu;
 183         bool pending_reset;
 184         struct amdgpu_xgmi_ras *ras;
 185 };
 186
 187 struct amdgpu_mem_partition_info {
 188         union {
 189                 struct {
 190                         uint32_t fpfn;
 191                         uint32_t lpfn;
 192                 } range;
 193                 struct {
 194                         int node;
 195                 } numa;
 196         };
 197         uint64_t size;
 198 };
 199
 200 #define INVALID_PFN    -1
 201
 202 struct amdgpu_gmc_memrange {
 203         uint64_t base_address;
 204         uint64_t limit_address;
 205         uint32_t flags;
 206         int nid_mask;
 207 };
 208
 209 enum amdgpu_gart_placement {
 210         AMDGPU_GART_PLACEMENT_BEST_FIT = 0,
 211         AMDGPU_GART_PLACEMENT_HIGH,
 212         AMDGPU_GART_PLACEMENT_LOW,
 213 };
 214
 215 struct amdgpu_gmc {
 216         /* FB's physical address in MMIO space (for CPU to
 217          * map FB). This is different compared to the agp/
 218          * gart/vram_start/end field as the later is from
 219          * GPU's view and aper_base is from CPU's view.
 220          */
 221         resource_size_t         aper_size;
 222         resource_size_t         aper_base;
 223         /* for some chips with <= 32MB we need to lie
 224          * about vram size near mc fb location */
 225         u64                     mc_vram_size;
 226         u64                     visible_vram_size;
 227         /* AGP aperture start and end in MC address space
 228          * Driver find a hole in the MC address space
 229          * to place AGP by setting MC_VM_AGP_BOT/TOP registers
 230          * Under VMID0, logical address == MC address. AGP
 231          * aperture maps to physical bus or IOVA addressed.
 232          * AGP aperture is used to simulate FB in ZFB case.
 233          * AGP aperture is also used for page table in system
 234          * memory (mainly for APU).
 235          *
 236          */
 237         u64                     agp_size;
 238         u64                     agp_start;
 239         u64                     agp_end;
 240         /* GART aperture start and end in MC address space
 241          * Driver find a hole in the MC address space
 242          * to place GART by setting VM_CONTEXT0_PAGE_TABLE_START/END_ADDR
 243          * registers
 244          * Under VMID0, logical address inside GART aperture will
 245          * be translated through gpuvm gart page table to access
 246          * paged system memory
 247          */
 248         u64                     gart_size;
 249         u64                     gart_start;
 250         u64                     gart_end;
 251         /* Frame buffer aperture of this GPU device. Different from
 252          * fb_start (see below), this only covers the local GPU device.
 253          * If driver uses FB aperture to access FB, driver get fb_start from
 254          * MC_VM_FB_LOCATION_BASE (set by vbios) and calculate vram_start
 255          * of this local device by adding an offset inside the XGMI hive.
 256          * If driver uses GART table for VMID0 FB access, driver finds a hole in
 257          * VMID0's virtual address space to place the SYSVM aperture inside
 258          * which the first part is vram and the second part is gart (covering
 259          * system ram).
 260          */
 261         u64                     vram_start;
 262         u64                     vram_end;
 263         /* FB region , it's same as local vram region in single GPU, in XGMI
 264          * configuration, this region covers all GPUs in the same hive ,
 265          * each GPU in the hive has the same view of this FB region .
 266          * GPU0's vram starts at offset (0 * segment size) ,
 267          * GPU1 starts at offset (1 * segment size), etc.
 268          */
 269         u64                     fb_start;
 270         u64                     fb_end;
 271         unsigned                vram_width;
 272         u64                     real_vram_size;
 273         int                     vram_mtrr;
 274         u64                     mc_mask;
 275         const struct firmware   *fw;    /* MC firmware */
 276         uint32_t                fw_version;
 277         struct amdgpu_irq_src   vm_fault;
 278         uint32_t                vram_type;
 279         uint8_t                 vram_vendor;
 280         uint32_t                srbm_soft_reset;
 281         bool                    prt_warning;
 282         uint32_t                sdpif_register;
 283         /* apertures */
 284         u64                     shared_aperture_start;
 285         u64                     shared_aperture_end;
 286         u64                     private_aperture_start;
 287         u64                     private_aperture_end;
 288         /* protects concurrent invalidation */
 289         spinlock_t              invalidate_lock;
 290         bool                    translate_further;
 291         struct kfd_vm_fault_info *vm_fault_info;
 292         atomic_t                vm_fault_info_updated;
 293
 294         struct amdgpu_gmc_fault fault_ring[AMDGPU_GMC_FAULT_RING_SIZE];
 295         struct {
 296                 uint64_t        idx:AMDGPU_GMC_FAULT_RING_ORDER;
 297         } fault_hash[AMDGPU_GMC_FAULT_HASH_SIZE];
 298         uint64_t                last_fault:AMDGPU_GMC_FAULT_RING_ORDER;
 299
 300         bool tmz_enabled;
 301         bool is_app_apu;
 302
 303         struct amdgpu_mem_partition_info *mem_partitions;
 304         uint8_t num_mem_partitions;
 305         const struct amdgpu_gmc_funcs   *gmc_funcs;
 306
 307         struct amdgpu_xgmi xgmi;
 308         struct amdgpu_irq_src   ecc_irq;
 309         int noretry;
 310
 311         uint32_t        vmid0_page_table_block_size;
 312         uint32_t        vmid0_page_table_depth;
 313         struct amdgpu_bo                *pdb0_bo;
 314         /* CPU kmapped address of pdb0*/
 315         void                            *ptr_pdb0;
 316
 317         /* MALL size */
 318         u64 mall_size;
 319         uint32_t m_half_use;
 320
 321         /* number of UMC instances */
 322         int num_umc;
 323         /* mode2 save restore */
 324         u64 VM_L2_CNTL;
 325         u64 VM_L2_CNTL2;
 326         u64 VM_DUMMY_PAGE_FAULT_CNTL;
 327         u64 VM_DUMMY_PAGE_FAULT_ADDR_LO32;
 328         u64 VM_DUMMY_PAGE_FAULT_ADDR_HI32;
 329         u64 VM_L2_PROTECTION_FAULT_CNTL;
 330         u64 VM_L2_PROTECTION_FAULT_CNTL2;
 331         u64 VM_L2_PROTECTION_FAULT_MM_CNTL3;
 332         u64 VM_L2_PROTECTION_FAULT_MM_CNTL4;
 333         u64 VM_L2_PROTECTION_FAULT_ADDR_LO32;
 334         u64 VM_L2_PROTECTION_FAULT_ADDR_HI32;
 335         u64 VM_DEBUG;
 336         u64 VM_L2_MM_GROUP_RT_CLASSES;
 337         u64 VM_L2_BANK_SELECT_RESERVED_CID;
 338         u64 VM_L2_BANK_SELECT_RESERVED_CID2;
 339         u64 VM_L2_CACHE_PARITY_CNTL;
 340         u64 VM_L2_IH_LOG_CNTL;
 341         u64 VM_CONTEXT_CNTL[16];
 342         u64 VM_CONTEXT_PAGE_TABLE_BASE_ADDR_LO32[16];
 343         u64 VM_CONTEXT_PAGE_TABLE_BASE_ADDR_HI32[16];
 344         u64 VM_CONTEXT_PAGE_TABLE_START_ADDR_LO32[16];
 345         u64 VM_CONTEXT_PAGE_TABLE_START_ADDR_HI32[16];
 346         u64 VM_CONTEXT_PAGE_TABLE_END_ADDR_LO32[16];
 347         u64 VM_CONTEXT_PAGE_TABLE_END_ADDR_HI32[16];
 348         u64 MC_VM_MX_L1_TLB_CNTL;
 349
 350         u64 noretry_flags;
 351
 352         bool flush_tlb_needs_extra_type_0;
 353         bool flush_tlb_needs_extra_type_2;
 354         bool flush_pasid_uses_kiq;
 355 };
 356
 357 #define amdgpu_gmc_emit_flush_gpu_tlb(r, vmid, addr) (r)->adev->gmc.gmc_funcs->emit_flush_gpu_tlb((r), (vmid), (addr))
 358 #define amdgpu_gmc_emit_pasid_mapping(r, vmid, pasid) (r)->adev->gmc.gmc_funcs->emit_pasid_mapping((r), (vmid), (pasid))
 359 #define amdgpu_gmc_map_mtype(adev, flags) (adev)->gmc.gmc_funcs->map_mtype((adev),(flags))
 360 #define amdgpu_gmc_get_vm_pde(adev, level, dst, flags) (adev)->gmc.gmc_funcs->get_vm_pde((adev), (level), (dst), (flags))
 361 #define amdgpu_gmc_get_vm_pte(adev, mapping, flags) (adev)->gmc.gmc_funcs->get_vm_pte((adev), (mapping), (flags))
 362 #define amdgpu_gmc_override_vm_pte_flags(adev, vm, addr, pte_flags)     \
 363         (adev)->gmc.gmc_funcs->override_vm_pte_flags                    \
 364                 ((adev), (vm), (addr), (pte_flags))
 365 #define amdgpu_gmc_get_vbios_fb_size(adev) (adev)->gmc.gmc_funcs->get_vbios_fb_size((adev))
 366
 367 /**
 368  * amdgpu_gmc_vram_full_visible - Check if full VRAM is visible through the BAR
 369  *
 370  * @adev: amdgpu_device pointer
 371  *
 372  * Returns:
 373  * True if full VRAM is visible through the BAR
 374  */
 375 static inline bool amdgpu_gmc_vram_full_visible(struct amdgpu_gmc *gmc)
 376 {
 377         WARN_ON(gmc->real_vram_size < gmc->visible_vram_size);
 378
 379         return (gmc->real_vram_size == gmc->visible_vram_size);
 380 }
 381
 382 /**
 383  * amdgpu_gmc_sign_extend - sign extend the given gmc address
 384  *
 385  * @addr: address to extend
 386  */
 387 static inline uint64_t amdgpu_gmc_sign_extend(uint64_t addr)
 388 {
 389         if (addr >= AMDGPU_GMC_HOLE_START)
 390                 addr |= AMDGPU_GMC_HOLE_END;
 391
 392         return addr;
 393 }
 394
 395 int amdgpu_gmc_pdb0_alloc(struct amdgpu_device *adev);
 396 void amdgpu_gmc_get_pde_for_bo(struct amdgpu_bo *bo, int level,
 397                                uint64_t *addr, uint64_t *flags);
 398 int amdgpu_gmc_set_pte_pde(struct amdgpu_device *adev, void *cpu_pt_addr,
 399                                 uint32_t gpu_page_idx, uint64_t addr,
 400                                 uint64_t flags);
 401 uint64_t amdgpu_gmc_pd_addr(struct amdgpu_bo *bo);
 402 uint64_t amdgpu_gmc_agp_addr(struct ttm_buffer_object *bo);
 403 void amdgpu_gmc_sysvm_location(struct amdgpu_device *adev, struct amdgpu_gmc *mc);
 404 void amdgpu_gmc_vram_location(struct amdgpu_device *adev, struct amdgpu_gmc *mc,
 405                               u64 base);
 406 void amdgpu_gmc_gart_location(struct amdgpu_device *adev,
 407                               struct amdgpu_gmc *mc,
 408                               enum amdgpu_gart_placement gart_placement);
 409 void amdgpu_gmc_agp_location(struct amdgpu_device *adev,
 410                              struct amdgpu_gmc *mc);
 411 void amdgpu_gmc_set_agp_default(struct amdgpu_device *adev,
 412                                 struct amdgpu_gmc *mc);
 413 bool amdgpu_gmc_filter_faults(struct amdgpu_device *adev,
 414                               struct amdgpu_ih_ring *ih, uint64_t addr,
 415                               uint16_t pasid, uint64_t timestamp);
 416 void amdgpu_gmc_filter_faults_remove(struct amdgpu_device *adev, uint64_t addr,
 417                                      uint16_t pasid);
 418 int amdgpu_gmc_ras_sw_init(struct amdgpu_device *adev);
 419 int amdgpu_gmc_ras_late_init(struct amdgpu_device *adev);
 420 void amdgpu_gmc_ras_fini(struct amdgpu_device *adev);
 421 int amdgpu_gmc_allocate_vm_inv_eng(struct amdgpu_device *adev);
 422 void amdgpu_gmc_flush_gpu_tlb(struct amdgpu_device *adev, uint32_t vmid,
 423                               uint32_t vmhub, uint32_t flush_type);
 424 int amdgpu_gmc_flush_gpu_tlb_pasid(struct amdgpu_device *adev, uint16_t pasid,
 425                                    uint32_t flush_type, bool all_hub,
 426                                    uint32_t inst);
 427 void amdgpu_gmc_fw_reg_write_reg_wait(struct amdgpu_device *adev,
 428                                       uint32_t reg0, uint32_t reg1,
 429                                       uint32_t ref, uint32_t mask,
 430                                       uint32_t xcc_inst);
 431
 432 extern void amdgpu_gmc_tmz_set(struct amdgpu_device *adev);
 433 extern void amdgpu_gmc_noretry_set(struct amdgpu_device *adev);
 434
 435 extern void
 436 amdgpu_gmc_set_vm_fault_masks(struct amdgpu_device *adev, int hub_type,
 437                               bool enable);
 438
 439 void amdgpu_gmc_get_vbios_allocations(struct amdgpu_device *adev);
 440
 441 void amdgpu_gmc_init_pdb0(struct amdgpu_device *adev);
 442 uint64_t amdgpu_gmc_vram_mc2pa(struct amdgpu_device *adev, uint64_t mc_addr);
 443 uint64_t amdgpu_gmc_vram_pa(struct amdgpu_device *adev, struct amdgpu_bo *bo);
 444 uint64_t amdgpu_gmc_vram_cpu_pa(struct amdgpu_device *adev, struct amdgpu_bo *bo);
 445 int amdgpu_gmc_vram_checking(struct amdgpu_device *adev);
 446 int amdgpu_gmc_sysfs_init(struct amdgpu_device *adev);
 447 void amdgpu_gmc_sysfs_fini(struct amdgpu_device *adev);
 448
 449 int amdgpu_gmc_get_nps_memranges(struct amdgpu_device *adev,
 450                                  struct amdgpu_mem_partition_info *mem_ranges,
 451                                  int exp_ranges);
 452
 453 #endif