drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37 #include <linux/i2c.h>
  38 #include <drm/intel-gtt.h>
  39
  40 /* General customization:
  41  */
  42
  43 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  44
  45 #define DRIVER_NAME             "i915"
  46 #define DRIVER_DESC             "Intel Graphics"
  47 #define DRIVER_DATE             "20080730"
  48
  49 enum pipe {
  50         PIPE_A = 0,
  51         PIPE_B,
  52 };
  53
  54 enum plane {
  55         PLANE_A = 0,
  56         PLANE_B,
  57 };
  58
  59 #define I915_NUM_PIPE   2
  60
  61 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  62
  63 /* Interface history:
  64  *
  65  * 1.1: Original.
  66  * 1.2: Add Power Management
  67  * 1.3: Add vblank support
  68  * 1.4: Fix cmdbuffer path, add heap destroy
  69  * 1.5: Add vblank pipe configuration
  70  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  71  *      - Support vertical blank on secondary display pipe
  72  */
  73 #define DRIVER_MAJOR            1
  74 #define DRIVER_MINOR            6
  75 #define DRIVER_PATCHLEVEL       0
  76
  77 #define WATCH_COHERENCY 0
  78 #define WATCH_BUF       0
  79 #define WATCH_EXEC      0
  80 #define WATCH_LRU       0
  81 #define WATCH_RELOC     0
  82 #define WATCH_INACTIVE  0
  83 #define WATCH_PWRITE    0
  84
  85 #define I915_GEM_PHYS_CURSOR_0 1
  86 #define I915_GEM_PHYS_CURSOR_1 2
  87 #define I915_GEM_PHYS_OVERLAY_REGS 3
  88 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
  89
  90 struct drm_i915_gem_phys_object {
  91         int id;
  92         struct page **page_list;
  93         drm_dma_handle_t *handle;
  94         struct drm_gem_object *cur_obj;
  95 };
  96
  97 struct mem_block {
  98         struct mem_block *next;
  99         struct mem_block *prev;
 100         int start;
 101         int size;
 102         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 103 };
 104
 105 struct opregion_header;
 106 struct opregion_acpi;
 107 struct opregion_swsci;
 108 struct opregion_asle;
 109
 110 struct intel_opregion {
 111         struct opregion_header *header;
 112         struct opregion_acpi *acpi;
 113         struct opregion_swsci *swsci;
 114         struct opregion_asle *asle;
 115         void *vbt;
 116 };
 117 #define OPREGION_SIZE            (8*1024)
 118
 119 struct intel_overlay;
 120 struct intel_overlay_error_state;
 121
 122 struct drm_i915_master_private {
 123         drm_local_map_t *sarea;
 124         struct _drm_i915_sarea *sarea_priv;
 125 };
 126 #define I915_FENCE_REG_NONE -1
 127
 128 struct drm_i915_fence_reg {
 129         struct drm_gem_object *obj;
 130         struct list_head lru_list;
 131 };
 132
 133 struct sdvo_device_mapping {
 134         u8 dvo_port;
 135         u8 slave_addr;
 136         u8 dvo_wiring;
 137         u8 initialized;
 138         u8 ddc_pin;
 139 };
 140
 141 struct drm_i915_error_state {
 142         u32 eir;
 143         u32 pgtbl_er;
 144         u32 pipeastat;
 145         u32 pipebstat;
 146         u32 ipeir;
 147         u32 ipehr;
 148         u32 instdone;
 149         u32 acthd;
 150         u32 instpm;
 151         u32 instps;
 152         u32 instdone1;
 153         u32 seqno;
 154         u64 bbaddr;
 155         struct timeval time;
 156         struct drm_i915_error_object {
 157                 int page_count;
 158                 u32 gtt_offset;
 159                 u32 *pages[0];
 160         } *ringbuffer, *batchbuffer[2];
 161         struct drm_i915_error_buffer {
 162                 size_t size;
 163                 u32 name;
 164                 u32 seqno;
 165                 u32 gtt_offset;
 166                 u32 read_domains;
 167                 u32 write_domain;
 168                 u32 fence_reg;
 169                 s32 pinned:2;
 170                 u32 tiling:2;
 171                 u32 dirty:1;
 172                 u32 purgeable:1;
 173         } *active_bo;
 174         u32 active_bo_count;
 175         struct intel_overlay_error_state *overlay;
 176 };
 177
 178 struct drm_i915_display_funcs {
 179         void (*dpms)(struct drm_crtc *crtc, int mode);
 180         bool (*fbc_enabled)(struct drm_device *dev);
 181         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 182         void (*disable_fbc)(struct drm_device *dev);
 183         int (*get_display_clock_speed)(struct drm_device *dev);
 184         int (*get_fifo_size)(struct drm_device *dev, int plane);
 185         void (*update_wm)(struct drm_device *dev, int planea_clock,
 186                           int planeb_clock, int sr_hdisplay, int sr_htotal,
 187                           int pixel_size);
 188         /* clock updates for mode set */
 189         /* cursor updates */
 190         /* render clock increase/decrease */
 191         /* display clock increase/decrease */
 192         /* pll clock increase/decrease */
 193         /* clock gating init */
 194 };
 195
 196 struct intel_device_info {
 197         u8 gen;
 198         u8 is_mobile : 1;
 199         u8 is_i85x : 1;
 200         u8 is_i915g : 1;
 201         u8 is_i945gm : 1;
 202         u8 is_g33 : 1;
 203         u8 need_gfx_hws : 1;
 204         u8 is_g4x : 1;
 205         u8 is_pineview : 1;
 206         u8 is_broadwater : 1;
 207         u8 is_crestline : 1;
 208         u8 is_ironlake : 1;
 209         u8 has_fbc : 1;
 210         u8 has_rc6 : 1;
 211         u8 has_pipe_cxsr : 1;
 212         u8 has_hotplug : 1;
 213         u8 cursor_needs_physical : 1;
 214         u8 has_overlay : 1;
 215         u8 overlay_needs_physical : 1;
 216         u8 supports_tv : 1;
 217 };
 218
 219 enum no_fbc_reason {
 220         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 221         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 222         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 223         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 224         FBC_BAD_PLANE, /* fbc not supported on plane */
 225         FBC_NOT_TILED, /* buffer not tiled */
 226         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 227 };
 228
 229 enum intel_pch {
 230         PCH_IBX,        /* Ibexpeak PCH */
 231         PCH_CPT,        /* Cougarpoint PCH */
 232 };
 233
 234 #define QUIRK_PIPEA_FORCE (1<<0)
 235
 236 struct intel_fbdev;
 237
 238 typedef struct drm_i915_private {
 239         struct drm_device *dev;
 240
 241         const struct intel_device_info *info;
 242
 243         int has_gem;
 244
 245         void __iomem *regs;
 246
 247         struct intel_gmbus {
 248                 struct i2c_adapter adapter;
 249                 struct i2c_adapter *force_bitbanging;
 250                 int pin;
 251         } *gmbus;
 252
 253         struct pci_dev *bridge_dev;
 254         struct intel_ring_buffer render_ring;
 255         struct intel_ring_buffer bsd_ring;
 256         uint32_t next_seqno;
 257
 258         drm_dma_handle_t *status_page_dmah;
 259         void *seqno_page;
 260         dma_addr_t dma_status_page;
 261         uint32_t counter;
 262         unsigned int seqno_gfx_addr;
 263         drm_local_map_t hws_map;
 264         struct drm_gem_object *seqno_obj;
 265         struct drm_gem_object *pwrctx;
 266         struct drm_gem_object *renderctx;
 267
 268         struct resource mch_res;
 269
 270         unsigned int cpp;
 271         int back_offset;
 272         int front_offset;
 273         int current_page;
 274         int page_flipping;
 275 #define I915_DEBUG_READ (1<<0)
 276 #define I915_DEBUG_WRITE (1<<1)
 277         unsigned long debug_flags;
 278
 279         wait_queue_head_t irq_queue;
 280         atomic_t irq_received;
 281         /** Protects user_irq_refcount and irq_mask_reg */
 282         spinlock_t user_irq_lock;
 283         u32 trace_irq_seqno;
 284         /** Cached value of IMR to avoid reads in updating the bitfield */
 285         u32 irq_mask_reg;
 286         u32 pipestat[2];
 287         /** splitted irq regs for graphics and display engine on Ironlake,
 288             irq_mask_reg is still used for display irq. */
 289         u32 gt_irq_mask_reg;
 290         u32 gt_irq_enable_reg;
 291         u32 de_irq_enable_reg;
 292         u32 pch_irq_mask_reg;
 293         u32 pch_irq_enable_reg;
 294
 295         u32 hotplug_supported_mask;
 296         struct work_struct hotplug_work;
 297
 298         int tex_lru_log_granularity;
 299         int allow_batchbuffer;
 300         struct mem_block *agp_heap;
 301         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 302         int vblank_pipe;
 303         int num_pipe;
 304
 305         /* For hangcheck timer */
 306 #define DRM_I915_HANGCHECK_PERIOD 250 /* in ms */
 307         struct timer_list hangcheck_timer;
 308         int hangcheck_count;
 309         uint32_t last_acthd;
 310         uint32_t last_instdone;
 311         uint32_t last_instdone1;
 312
 313         unsigned long cfb_size;
 314         unsigned long cfb_pitch;
 315         unsigned long cfb_offset;
 316         int cfb_fence;
 317         int cfb_plane;
 318         int cfb_y;
 319
 320         int irq_enabled;
 321
 322         struct intel_opregion opregion;
 323
 324         /* overlay */
 325         struct intel_overlay *overlay;
 326
 327         /* LVDS info */
 328         int backlight_level;  /* restore backlight to this value */
 329         bool panel_wants_dither;
 330         struct drm_display_mode *panel_fixed_mode;
 331         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 332         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 333
 334         /* Feature bits from the VBIOS */
 335         unsigned int int_tv_support:1;
 336         unsigned int lvds_dither:1;
 337         unsigned int lvds_vbt:1;
 338         unsigned int int_crt_support:1;
 339         unsigned int lvds_use_ssc:1;
 340         unsigned int edp_support:1;
 341         int lvds_ssc_freq;
 342         int edp_bpp;
 343
 344         struct notifier_block lid_notifier;
 345
 346         int crt_ddc_pin;
 347         struct drm_i915_fence_reg fence_regs[16]; /* assume 965 */
 348         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 349         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 350
 351         unsigned int fsb_freq, mem_freq, is_ddr3;
 352
 353         spinlock_t error_lock;
 354         struct drm_i915_error_state *first_error;
 355         struct work_struct error_work;
 356         struct workqueue_struct *wq;
 357
 358         /* Display functions */
 359         struct drm_i915_display_funcs display;
 360
 361         /* PCH chipset type */
 362         enum intel_pch pch_type;
 363
 364         unsigned long quirks;
 365
 366         /* Register state */
 367         bool modeset_on_lid;
 368         u8 saveLBB;
 369         u32 saveDSPACNTR;
 370         u32 saveDSPBCNTR;
 371         u32 saveDSPARB;
 372         u32 saveHWS;
 373         u32 savePIPEACONF;
 374         u32 savePIPEBCONF;
 375         u32 savePIPEASRC;
 376         u32 savePIPEBSRC;
 377         u32 saveFPA0;
 378         u32 saveFPA1;
 379         u32 saveDPLL_A;
 380         u32 saveDPLL_A_MD;
 381         u32 saveHTOTAL_A;
 382         u32 saveHBLANK_A;
 383         u32 saveHSYNC_A;
 384         u32 saveVTOTAL_A;
 385         u32 saveVBLANK_A;
 386         u32 saveVSYNC_A;
 387         u32 saveBCLRPAT_A;
 388         u32 saveTRANSACONF;
 389         u32 saveTRANS_HTOTAL_A;
 390         u32 saveTRANS_HBLANK_A;
 391         u32 saveTRANS_HSYNC_A;
 392         u32 saveTRANS_VTOTAL_A;
 393         u32 saveTRANS_VBLANK_A;
 394         u32 saveTRANS_VSYNC_A;
 395         u32 savePIPEASTAT;
 396         u32 saveDSPASTRIDE;
 397         u32 saveDSPASIZE;
 398         u32 saveDSPAPOS;
 399         u32 saveDSPAADDR;
 400         u32 saveDSPASURF;
 401         u32 saveDSPATILEOFF;
 402         u32 savePFIT_PGM_RATIOS;
 403         u32 saveBLC_HIST_CTL;
 404         u32 saveBLC_PWM_CTL;
 405         u32 saveBLC_PWM_CTL2;
 406         u32 saveBLC_CPU_PWM_CTL;
 407         u32 saveBLC_CPU_PWM_CTL2;
 408         u32 saveFPB0;
 409         u32 saveFPB1;
 410         u32 saveDPLL_B;
 411         u32 saveDPLL_B_MD;
 412         u32 saveHTOTAL_B;
 413         u32 saveHBLANK_B;
 414         u32 saveHSYNC_B;
 415         u32 saveVTOTAL_B;
 416         u32 saveVBLANK_B;
 417         u32 saveVSYNC_B;
 418         u32 saveBCLRPAT_B;
 419         u32 saveTRANSBCONF;
 420         u32 saveTRANS_HTOTAL_B;
 421         u32 saveTRANS_HBLANK_B;
 422         u32 saveTRANS_HSYNC_B;
 423         u32 saveTRANS_VTOTAL_B;
 424         u32 saveTRANS_VBLANK_B;
 425         u32 saveTRANS_VSYNC_B;
 426         u32 savePIPEBSTAT;
 427         u32 saveDSPBSTRIDE;
 428         u32 saveDSPBSIZE;
 429         u32 saveDSPBPOS;
 430         u32 saveDSPBADDR;
 431         u32 saveDSPBSURF;
 432         u32 saveDSPBTILEOFF;
 433         u32 saveVGA0;
 434         u32 saveVGA1;
 435         u32 saveVGA_PD;
 436         u32 saveVGACNTRL;
 437         u32 saveADPA;
 438         u32 saveLVDS;
 439         u32 savePP_ON_DELAYS;
 440         u32 savePP_OFF_DELAYS;
 441         u32 saveDVOA;
 442         u32 saveDVOB;
 443         u32 saveDVOC;
 444         u32 savePP_ON;
 445         u32 savePP_OFF;
 446         u32 savePP_CONTROL;
 447         u32 savePP_DIVISOR;
 448         u32 savePFIT_CONTROL;
 449         u32 save_palette_a[256];
 450         u32 save_palette_b[256];
 451         u32 saveDPFC_CB_BASE;
 452         u32 saveFBC_CFB_BASE;
 453         u32 saveFBC_LL_BASE;
 454         u32 saveFBC_CONTROL;
 455         u32 saveFBC_CONTROL2;
 456         u32 saveIER;
 457         u32 saveIIR;
 458         u32 saveIMR;
 459         u32 saveDEIER;
 460         u32 saveDEIMR;
 461         u32 saveGTIER;
 462         u32 saveGTIMR;
 463         u32 saveFDI_RXA_IMR;
 464         u32 saveFDI_RXB_IMR;
 465         u32 saveCACHE_MODE_0;
 466         u32 saveMI_ARB_STATE;
 467         u32 saveSWF0[16];
 468         u32 saveSWF1[16];
 469         u32 saveSWF2[3];
 470         u8 saveMSR;
 471         u8 saveSR[8];
 472         u8 saveGR[25];
 473         u8 saveAR_INDEX;
 474         u8 saveAR[21];
 475         u8 saveDACMASK;
 476         u8 saveCR[37];
 477         uint64_t saveFENCE[16];
 478         u32 saveCURACNTR;
 479         u32 saveCURAPOS;
 480         u32 saveCURABASE;
 481         u32 saveCURBCNTR;
 482         u32 saveCURBPOS;
 483         u32 saveCURBBASE;
 484         u32 saveCURSIZE;
 485         u32 saveDP_B;
 486         u32 saveDP_C;
 487         u32 saveDP_D;
 488         u32 savePIPEA_GMCH_DATA_M;
 489         u32 savePIPEB_GMCH_DATA_M;
 490         u32 savePIPEA_GMCH_DATA_N;
 491         u32 savePIPEB_GMCH_DATA_N;
 492         u32 savePIPEA_DP_LINK_M;
 493         u32 savePIPEB_DP_LINK_M;
 494         u32 savePIPEA_DP_LINK_N;
 495         u32 savePIPEB_DP_LINK_N;
 496         u32 saveFDI_RXA_CTL;
 497         u32 saveFDI_TXA_CTL;
 498         u32 saveFDI_RXB_CTL;
 499         u32 saveFDI_TXB_CTL;
 500         u32 savePFA_CTL_1;
 501         u32 savePFB_CTL_1;
 502         u32 savePFA_WIN_SZ;
 503         u32 savePFB_WIN_SZ;
 504         u32 savePFA_WIN_POS;
 505         u32 savePFB_WIN_POS;
 506         u32 savePCH_DREF_CONTROL;
 507         u32 saveDISP_ARB_CTL;
 508         u32 savePIPEA_DATA_M1;
 509         u32 savePIPEA_DATA_N1;
 510         u32 savePIPEA_LINK_M1;
 511         u32 savePIPEA_LINK_N1;
 512         u32 savePIPEB_DATA_M1;
 513         u32 savePIPEB_DATA_N1;
 514         u32 savePIPEB_LINK_M1;
 515         u32 savePIPEB_LINK_N1;
 516         u32 saveMCHBAR_RENDER_STANDBY;
 517
 518         struct {
 519                 /** Bridge to intel-gtt-ko */
 520                 struct intel_gtt *gtt;
 521                 /** Memory allocator for GTT stolen memory */
 522                 struct drm_mm vram;
 523                 /** Memory allocator for GTT */
 524                 struct drm_mm gtt_space;
 525
 526                 struct io_mapping *gtt_mapping;
 527                 int gtt_mtrr;
 528
 529                 /**
 530                  * Membership on list of all loaded devices, used to evict
 531                  * inactive buffers under memory pressure.
 532                  *
 533                  * Modifications should only be done whilst holding the
 534                  * shrink_list_lock spinlock.
 535                  */
 536                 struct list_head shrink_list;
 537
 538                 /**
 539                  * List of objects which are not in the ringbuffer but which
 540                  * still have a write_domain which needs to be flushed before
 541                  * unbinding.
 542                  *
 543                  * last_rendering_seqno is 0 while an object is in this list.
 544                  *
 545                  * A reference is held on the buffer while on this list.
 546                  */
 547                 struct list_head flushing_list;
 548
 549                 /**
 550                  * List of objects currently pending a GPU write flush.
 551                  *
 552                  * All elements on this list will belong to either the
 553                  * active_list or flushing_list, last_rendering_seqno can
 554                  * be used to differentiate between the two elements.
 555                  */
 556                 struct list_head gpu_write_list;
 557
 558                 /**
 559                  * LRU list of objects which are not in the ringbuffer and
 560                  * are ready to unbind, but are still in the GTT.
 561                  *
 562                  * last_rendering_seqno is 0 while an object is in this list.
 563                  *
 564                  * A reference is not held on the buffer while on this list,
 565                  * as merely being GTT-bound shouldn't prevent its being
 566                  * freed, and we'll pull it off the list in the free path.
 567                  */
 568                 struct list_head inactive_list;
 569
 570                 /** LRU list of objects with fence regs on them. */
 571                 struct list_head fence_list;
 572
 573                 /**
 574                  * List of objects currently pending being freed.
 575                  *
 576                  * These objects are no longer in use, but due to a signal
 577                  * we were prevented from freeing them at the appointed time.
 578                  */
 579                 struct list_head deferred_free_list;
 580
 581                 /**
 582                  * We leave the user IRQ off as much as possible,
 583                  * but this means that requests will finish and never
 584                  * be retired once the system goes idle. Set a timer to
 585                  * fire periodically while the ring is running. When it
 586                  * fires, go retire requests.
 587                  */
 588                 struct delayed_work retire_work;
 589
 590                 /**
 591                  * Waiting sequence number, if any
 592                  */
 593                 uint32_t waiting_gem_seqno;
 594
 595                 /**
 596                  * Last seq seen at irq time
 597                  */
 598                 uint32_t irq_gem_seqno;
 599
 600                 /**
 601                  * Flag if the X Server, and thus DRM, is not currently in
 602                  * control of the device.
 603                  *
 604                  * This is set between LeaveVT and EnterVT.  It needs to be
 605                  * replaced with a semaphore.  It also needs to be
 606                  * transitioned away from for kernel modesetting.
 607                  */
 608                 int suspended;
 609
 610                 /**
 611                  * Flag if the hardware appears to be wedged.
 612                  *
 613                  * This is set when attempts to idle the device timeout.
 614                  * It prevents command submission from occuring and makes
 615                  * every pending request fail
 616                  */
 617                 atomic_t wedged;
 618
 619                 /** Bit 6 swizzling required for X tiling */
 620                 uint32_t bit_6_swizzle_x;
 621                 /** Bit 6 swizzling required for Y tiling */
 622                 uint32_t bit_6_swizzle_y;
 623
 624                 /* storage for physical objects */
 625                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 626         } mm;
 627         struct sdvo_device_mapping sdvo_mappings[2];
 628         /* indicate whether the LVDS_BORDER should be enabled or not */
 629         unsigned int lvds_border_bits;
 630         /* Panel fitter placement and size for Ironlake+ */
 631         u32 pch_pf_pos, pch_pf_size;
 632
 633         struct drm_crtc *plane_to_crtc_mapping[2];
 634         struct drm_crtc *pipe_to_crtc_mapping[2];
 635         wait_queue_head_t pending_flip_queue;
 636         bool flip_pending_is_done;
 637
 638         /* Reclocking support */
 639         bool render_reclock_avail;
 640         bool lvds_downclock_avail;
 641         /* indicates the reduced downclock for LVDS*/
 642         int lvds_downclock;
 643         struct work_struct idle_work;
 644         struct timer_list idle_timer;
 645         bool busy;
 646         u16 orig_clock;
 647         int child_dev_num;
 648         struct child_device_config *child_dev;
 649         struct drm_connector *int_lvds_connector;
 650
 651         bool mchbar_need_disable;
 652
 653         u8 cur_delay;
 654         u8 min_delay;
 655         u8 max_delay;
 656         u8 fmax;
 657         u8 fstart;
 658
 659         u64 last_count1;
 660         unsigned long last_time1;
 661         u64 last_count2;
 662         struct timespec last_time2;
 663         unsigned long gfx_power;
 664         int c_m;
 665         int r_t;
 666         u8 corr;
 667         spinlock_t *mchdev_lock;
 668
 669         enum no_fbc_reason no_fbc_reason;
 670
 671         struct drm_mm_node *compressed_fb;
 672         struct drm_mm_node *compressed_llb;
 673
 674         /* list of fbdev register on this device */
 675         struct intel_fbdev *fbdev;
 676 } drm_i915_private_t;
 677
 678 /** driver private structure attached to each drm_gem_object */
 679 struct drm_i915_gem_object {
 680         struct drm_gem_object base;
 681
 682         /** Current space allocated to this object in the GTT, if any. */
 683         struct drm_mm_node *gtt_space;
 684
 685         /** This object's place on the active/flushing/inactive lists */
 686         struct list_head list;
 687         /** This object's place on GPU write list */
 688         struct list_head gpu_write_list;
 689         /** This object's place on eviction list */
 690         struct list_head evict_list;
 691
 692         /**
 693          * This is set if the object is on the active or flushing lists
 694          * (has pending rendering), and is not set if it's on inactive (ready
 695          * to be unbound).
 696          */
 697         unsigned int active : 1;
 698
 699         /**
 700          * This is set if the object has been written to since last bound
 701          * to the GTT
 702          */
 703         unsigned int dirty : 1;
 704
 705         /**
 706          * Fence register bits (if any) for this object.  Will be set
 707          * as needed when mapped into the GTT.
 708          * Protected by dev->struct_mutex.
 709          *
 710          * Size: 4 bits for 16 fences + sign (for FENCE_REG_NONE)
 711          */
 712         signed int fence_reg : 5;
 713
 714         /**
 715          * Used for checking the object doesn't appear more than once
 716          * in an execbuffer object list.
 717          */
 718         unsigned int in_execbuffer : 1;
 719
 720         /**
 721          * Advice: are the backing pages purgeable?
 722          */
 723         unsigned int madv : 2;
 724
 725         /**
 726          * Refcount for the pages array. With the current locking scheme, there
 727          * are at most two concurrent users: Binding a bo to the gtt and
 728          * pwrite/pread using physical addresses. So two bits for a maximum
 729          * of two users are enough.
 730          */
 731         unsigned int pages_refcount : 2;
 732 #define DRM_I915_GEM_OBJECT_MAX_PAGES_REFCOUNT 0x3
 733
 734         /**
 735          * Current tiling mode for the object.
 736          */
 737         unsigned int tiling_mode : 2;
 738
 739         /** How many users have pinned this object in GTT space. The following
 740          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 741          * (via user_pin_count), execbuffer (objects are not allowed multiple
 742          * times for the same batchbuffer), and the framebuffer code. When
 743          * switching/pageflipping, the framebuffer code has at most two buffers
 744          * pinned per crtc.
 745          *
 746          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 747          * bits with absolutely no headroom. So use 4 bits. */
 748         unsigned int pin_count : 4;
 749 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 750
 751         /** AGP memory structure for our GTT binding. */
 752         DRM_AGP_MEM *agp_mem;
 753
 754         struct page **pages;
 755
 756         /**
 757          * Current offset of the object in GTT space.
 758          *
 759          * This is the same as gtt_space->start
 760          */
 761         uint32_t gtt_offset;
 762
 763         /* Which ring is refering to is this object */
 764         struct intel_ring_buffer *ring;
 765
 766         /**
 767          * Fake offset for use by mmap(2)
 768          */
 769         uint64_t mmap_offset;
 770
 771         /** Breadcrumb of last rendering to the buffer. */
 772         uint32_t last_rendering_seqno;
 773
 774         /** Current tiling stride for the object, if it's tiled. */
 775         uint32_t stride;
 776
 777         /** Record of address bit 17 of each page at last unbind. */
 778         unsigned long *bit_17;
 779
 780         /** AGP mapping type (AGP_USER_MEMORY or AGP_USER_CACHED_MEMORY */
 781         uint32_t agp_type;
 782
 783         /**
 784          * If present, while GEM_DOMAIN_CPU is in the read domain this array
 785          * flags which individual pages are valid.
 786          */
 787         uint8_t *page_cpu_valid;
 788
 789         /** User space pin count and filp owning the pin */
 790         uint32_t user_pin_count;
 791         struct drm_file *pin_filp;
 792
 793         /** for phy allocated objects */
 794         struct drm_i915_gem_phys_object *phys_obj;
 795
 796         /**
 797          * Number of crtcs where this object is currently the fb, but
 798          * will be page flipped away on the next vblank.  When it
 799          * reaches 0, dev_priv->pending_flip_queue will be woken up.
 800          */
 801         atomic_t pending_flip;
 802 };
 803
 804 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
 805
 806 /**
 807  * Request queue structure.
 808  *
 809  * The request queue allows us to note sequence numbers that have been emitted
 810  * and may be associated with active buffers to be retired.
 811  *
 812  * By keeping this list, we can avoid having to do questionable
 813  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
 814  * an emission time with seqnos for tracking how far ahead of the GPU we are.
 815  */
 816 struct drm_i915_gem_request {
 817         /** On Which ring this request was generated */
 818         struct intel_ring_buffer *ring;
 819
 820         /** GEM sequence number associated with this request. */
 821         uint32_t seqno;
 822
 823         /** Time at which this request was emitted, in jiffies. */
 824         unsigned long emitted_jiffies;
 825
 826         /** global list entry for this request */
 827         struct list_head list;
 828
 829         /** file_priv list entry for this request */
 830         struct list_head client_list;
 831 };
 832
 833 struct drm_i915_file_private {
 834         struct {
 835                 struct list_head request_list;
 836         } mm;
 837 };
 838
 839 enum intel_chip_family {
 840         CHIP_I8XX = 0x01,
 841         CHIP_I9XX = 0x02,
 842         CHIP_I915 = 0x04,
 843         CHIP_I965 = 0x08,
 844 };
 845
 846 extern struct drm_ioctl_desc i915_ioctls[];
 847 extern int i915_max_ioctl;
 848 extern unsigned int i915_fbpercrtc;
 849 extern unsigned int i915_powersave;
 850 extern unsigned int i915_lvds_downclock;
 851
 852 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
 853 extern int i915_resume(struct drm_device *dev);
 854 extern void i915_save_display(struct drm_device *dev);
 855 extern void i915_restore_display(struct drm_device *dev);
 856 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
 857 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
 858
 859                                 /* i915_dma.c */
 860 extern void i915_kernel_lost_context(struct drm_device * dev);
 861 extern int i915_driver_load(struct drm_device *, unsigned long flags);
 862 extern int i915_driver_unload(struct drm_device *);
 863 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
 864 extern void i915_driver_lastclose(struct drm_device * dev);
 865 extern void i915_driver_preclose(struct drm_device *dev,
 866                                  struct drm_file *file_priv);
 867 extern void i915_driver_postclose(struct drm_device *dev,
 868                                   struct drm_file *file_priv);
 869 extern int i915_driver_device_is_agp(struct drm_device * dev);
 870 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
 871                               unsigned long arg);
 872 extern int i915_emit_box(struct drm_device *dev,
 873                          struct drm_clip_rect *boxes,
 874                          int i, int DR1, int DR4);
 875 extern int i965_reset(struct drm_device *dev, u8 flags);
 876 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
 877 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
 878 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
 879 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
 880
 881
 882 /* i915_irq.c */
 883 void i915_hangcheck_elapsed(unsigned long data);
 884 extern int i915_irq_emit(struct drm_device *dev, void *data,
 885                          struct drm_file *file_priv);
 886 extern int i915_irq_wait(struct drm_device *dev, void *data,
 887                          struct drm_file *file_priv);
 888 void i915_trace_irq_get(struct drm_device *dev, u32 seqno);
 889 extern void i915_enable_interrupt (struct drm_device *dev);
 890
 891 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
 892 extern void i915_driver_irq_preinstall(struct drm_device * dev);
 893 extern int i915_driver_irq_postinstall(struct drm_device *dev);
 894 extern void i915_driver_irq_uninstall(struct drm_device * dev);
 895 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
 896                                 struct drm_file *file_priv);
 897 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
 898                                 struct drm_file *file_priv);
 899 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
 900 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
 901 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
 902 extern u32 gm45_get_vblank_counter(struct drm_device *dev, int crtc);
 903 extern int i915_vblank_swap(struct drm_device *dev, void *data,
 904                             struct drm_file *file_priv);
 905 extern void i915_enable_irq(drm_i915_private_t *dev_priv, u32 mask);
 906 extern void i915_disable_irq(drm_i915_private_t *dev_priv, u32 mask);
 907 extern void ironlake_enable_graphics_irq(drm_i915_private_t *dev_priv,
 908                 u32 mask);
 909 extern void ironlake_disable_graphics_irq(drm_i915_private_t *dev_priv,
 910                 u32 mask);
 911
 912 void
 913 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 914
 915 void
 916 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 917
 918 void intel_enable_asle (struct drm_device *dev);
 919
 920 #ifdef CONFIG_DEBUG_FS
 921 extern void i915_destroy_error_state(struct drm_device *dev);
 922 #else
 923 #define i915_destroy_error_state(x)
 924 #endif
 925
 926
 927 /* i915_mem.c */
 928 extern int i915_mem_alloc(struct drm_device *dev, void *data,
 929                           struct drm_file *file_priv);
 930 extern int i915_mem_free(struct drm_device *dev, void *data,
 931                          struct drm_file *file_priv);
 932 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
 933                               struct drm_file *file_priv);
 934 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
 935                                  struct drm_file *file_priv);
 936 extern void i915_mem_takedown(struct mem_block **heap);
 937 extern void i915_mem_release(struct drm_device * dev,
 938                              struct drm_file *file_priv, struct mem_block *heap);
 939 /* i915_gem.c */
 940 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
 941                         struct drm_file *file_priv);
 942 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
 943                           struct drm_file *file_priv);
 944 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
 945                          struct drm_file *file_priv);
 946 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
 947                           struct drm_file *file_priv);
 948 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
 949                         struct drm_file *file_priv);
 950 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
 951                         struct drm_file *file_priv);
 952 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
 953                               struct drm_file *file_priv);
 954 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
 955                              struct drm_file *file_priv);
 956 int i915_gem_execbuffer(struct drm_device *dev, void *data,
 957                         struct drm_file *file_priv);
 958 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
 959                          struct drm_file *file_priv);
 960 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
 961                        struct drm_file *file_priv);
 962 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
 963                          struct drm_file *file_priv);
 964 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
 965                         struct drm_file *file_priv);
 966 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
 967                             struct drm_file *file_priv);
 968 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
 969                            struct drm_file *file_priv);
 970 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
 971                            struct drm_file *file_priv);
 972 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
 973                            struct drm_file *file_priv);
 974 int i915_gem_set_tiling(struct drm_device *dev, void *data,
 975                         struct drm_file *file_priv);
 976 int i915_gem_get_tiling(struct drm_device *dev, void *data,
 977                         struct drm_file *file_priv);
 978 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
 979                                 struct drm_file *file_priv);
 980 void i915_gem_load(struct drm_device *dev);
 981 int i915_gem_init_object(struct drm_gem_object *obj);
 982 struct drm_gem_object * i915_gem_alloc_object(struct drm_device *dev,
 983                                               size_t size);
 984 void i915_gem_free_object(struct drm_gem_object *obj);
 985 int i915_gem_object_pin(struct drm_gem_object *obj, uint32_t alignment);
 986 void i915_gem_object_unpin(struct drm_gem_object *obj);
 987 int i915_gem_object_unbind(struct drm_gem_object *obj);
 988 void i915_gem_release_mmap(struct drm_gem_object *obj);
 989 void i915_gem_lastclose(struct drm_device *dev);
 990 uint32_t i915_get_gem_seqno(struct drm_device *dev,
 991                 struct intel_ring_buffer *ring);
 992 bool i915_seqno_passed(uint32_t seq1, uint32_t seq2);
 993 int i915_gem_object_get_fence_reg(struct drm_gem_object *obj,
 994                                   bool interruptible);
 995 int i915_gem_object_put_fence_reg(struct drm_gem_object *obj,
 996                                   bool interruptible);
 997 void i915_gem_retire_requests(struct drm_device *dev);
 998 void i915_gem_clflush_object(struct drm_gem_object *obj);
 999 int i915_gem_object_set_domain(struct drm_gem_object *obj,
1000                                uint32_t read_domains,
1001                                uint32_t write_domain);
1002 int i915_gem_init_ringbuffer(struct drm_device *dev);
1003 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1004 int i915_gem_do_init(struct drm_device *dev, unsigned long start,
1005                      unsigned long end);
1006 int i915_gpu_idle(struct drm_device *dev);
1007 int i915_gem_idle(struct drm_device *dev);
1008 uint32_t i915_add_request(struct drm_device *dev,
1009                           struct drm_file *file_priv,
1010                           struct drm_i915_gem_request *request,
1011                           struct intel_ring_buffer *ring);
1012 int i915_do_wait_request(struct drm_device *dev,
1013                          uint32_t seqno,
1014                          bool interruptible,
1015                          struct intel_ring_buffer *ring);
1016 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1017 void i915_gem_process_flushing_list(struct drm_device *dev,
1018                                     uint32_t flush_domains,
1019                                     struct intel_ring_buffer *ring);
1020 int i915_gem_object_set_to_gtt_domain(struct drm_gem_object *obj,
1021                                       int write);
1022 int i915_gem_object_set_to_display_plane(struct drm_gem_object *obj,
1023                                          bool pipelined);
1024 int i915_gem_attach_phys_object(struct drm_device *dev,
1025                                 struct drm_gem_object *obj,
1026                                 int id,
1027                                 int align);
1028 void i915_gem_detach_phys_object(struct drm_device *dev,
1029                                  struct drm_gem_object *obj);
1030 void i915_gem_free_all_phys_object(struct drm_device *dev);
1031 int i915_gem_object_get_pages(struct drm_gem_object *obj, gfp_t gfpmask);
1032 void i915_gem_object_put_pages(struct drm_gem_object *obj);
1033 void i915_gem_release(struct drm_device * dev, struct drm_file *file_priv);
1034
1035 void i915_gem_shrinker_init(void);
1036 void i915_gem_shrinker_exit(void);
1037
1038 /* i915_gem_evict.c */
1039 int i915_gem_evict_something(struct drm_device *dev, int min_size, unsigned alignment);
1040 int i915_gem_evict_everything(struct drm_device *dev);
1041 int i915_gem_evict_inactive(struct drm_device *dev);
1042
1043 /* i915_gem_tiling.c */
1044 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1045 void i915_gem_object_do_bit_17_swizzle(struct drm_gem_object *obj);
1046 void i915_gem_object_save_bit_17_swizzle(struct drm_gem_object *obj);
1047 bool i915_tiling_ok(struct drm_device *dev, int stride, int size,
1048                     int tiling_mode);
1049 bool i915_gem_object_fence_offset_ok(struct drm_gem_object *obj,
1050                                      int tiling_mode);
1051
1052 /* i915_gem_debug.c */
1053 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1054                           const char *where, uint32_t mark);
1055 #if WATCH_INACTIVE
1056 void i915_verify_inactive(struct drm_device *dev, char *file, int line);
1057 #else
1058 #define i915_verify_inactive(dev, file, line)
1059 #endif
1060 void i915_gem_object_check_coherency(struct drm_gem_object *obj, int handle);
1061 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1062                           const char *where, uint32_t mark);
1063 void i915_dump_lru(struct drm_device *dev, const char *where);
1064
1065 /* i915_debugfs.c */
1066 int i915_debugfs_init(struct drm_minor *minor);
1067 void i915_debugfs_cleanup(struct drm_minor *minor);
1068
1069 /* i915_suspend.c */
1070 extern int i915_save_state(struct drm_device *dev);
1071 extern int i915_restore_state(struct drm_device *dev);
1072
1073 /* i915_suspend.c */
1074 extern int i915_save_state(struct drm_device *dev);
1075 extern int i915_restore_state(struct drm_device *dev);
1076
1077 /* intel_i2c.c */
1078 extern int intel_setup_gmbus(struct drm_device *dev);
1079 extern void intel_teardown_gmbus(struct drm_device *dev);
1080 extern void intel_i2c_reset(struct drm_device *dev);
1081
1082 /* intel_opregion.c */
1083 extern int intel_opregion_setup(struct drm_device *dev);
1084 #ifdef CONFIG_ACPI
1085 extern void intel_opregion_init(struct drm_device *dev);
1086 extern void intel_opregion_fini(struct drm_device *dev);
1087 extern void intel_opregion_asle_intr(struct drm_device *dev);
1088 extern void intel_opregion_gse_intr(struct drm_device *dev);
1089 extern void intel_opregion_enable_asle(struct drm_device *dev);
1090 #else
1091 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1092 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1093 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1094 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1095 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1096 #endif
1097
1098 /* modesetting */
1099 extern void intel_modeset_init(struct drm_device *dev);
1100 extern void intel_modeset_cleanup(struct drm_device *dev);
1101 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1102 extern void i8xx_disable_fbc(struct drm_device *dev);
1103 extern void g4x_disable_fbc(struct drm_device *dev);
1104 extern void ironlake_disable_fbc(struct drm_device *dev);
1105 extern void intel_disable_fbc(struct drm_device *dev);
1106 extern void intel_enable_fbc(struct drm_crtc *crtc, unsigned long interval);
1107 extern bool intel_fbc_enabled(struct drm_device *dev);
1108 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1109 extern void intel_detect_pch (struct drm_device *dev);
1110 extern int intel_trans_dp_port_sel (struct drm_crtc *crtc);
1111
1112 /* overlay */
1113 #ifdef CONFIG_DEBUG_FS
1114 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1115 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1116 #endif
1117
1118 /**
1119  * Lock test for when it's just for synchronization of ring access.
1120  *
1121  * In that case, we don't need to do it when GEM is initialized as nobody else
1122  * has access to the ring.
1123  */
1124 #define RING_LOCK_TEST_WITH_RETURN(dev, file_priv) do {                 \
1125         if (((drm_i915_private_t *)dev->dev_private)->render_ring.gem_object \
1126                         == NULL)                                        \
1127                 LOCK_TEST_WITH_RETURN(dev, file_priv);                  \
1128 } while (0)
1129
1130 static inline u32 i915_read(struct drm_i915_private *dev_priv, u32 reg)
1131 {
1132         u32 val;
1133
1134         val = readl(dev_priv->regs + reg);
1135         if (dev_priv->debug_flags & I915_DEBUG_READ)
1136                 printk(KERN_ERR "read 0x%08x from 0x%08x\n", val, reg);
1137         return val;
1138 }
1139
1140 static inline void i915_write(struct drm_i915_private *dev_priv, u32 reg,
1141                               u32 val)
1142 {
1143         writel(val, dev_priv->regs + reg);
1144         if (dev_priv->debug_flags & I915_DEBUG_WRITE)
1145                 printk(KERN_ERR "wrote 0x%08x to 0x%08x\n", val, reg);
1146 }
1147
1148 #define I915_READ(reg)          i915_read(dev_priv, (reg))
1149 #define I915_WRITE(reg, val)    i915_write(dev_priv, (reg), (val))
1150 #define I915_READ16(reg)        readw(dev_priv->regs + (reg))
1151 #define I915_WRITE16(reg, val)  writel(val, dev_priv->regs + (reg))
1152 #define I915_READ8(reg)         readb(dev_priv->regs + (reg))
1153 #define I915_WRITE8(reg, val)   writeb(val, dev_priv->regs + (reg))
1154 #define I915_WRITE64(reg, val)  writeq(val, dev_priv->regs + (reg))
1155 #define I915_READ64(reg)        readq(dev_priv->regs + (reg))
1156 #define POSTING_READ(reg)       (void)I915_READ(reg)
1157 #define POSTING_READ16(reg)     (void)I915_READ16(reg)
1158
1159 #define I915_DEBUG_ENABLE_IO() (dev_priv->debug_flags |= I915_DEBUG_READ | \
1160                                 I915_DEBUG_WRITE)
1161 #define I915_DEBUG_DISABLE_IO() (dev_priv->debug_flags &= ~(I915_DEBUG_READ | \
1162                                                             I915_DEBUG_WRITE))
1163
1164 #define I915_VERBOSE 0
1165
1166 #define BEGIN_LP_RING(n)  do { \
1167         drm_i915_private_t *dev_priv__ = dev->dev_private;                \
1168         if (I915_VERBOSE)                                               \
1169                 DRM_DEBUG("   BEGIN_LP_RING %x\n", (int)(n));           \
1170         intel_ring_begin(dev, &dev_priv__->render_ring, (n));           \
1171 } while (0)
1172
1173
1174 #define OUT_RING(x) do {                                                \
1175         drm_i915_private_t *dev_priv__ = dev->dev_private;              \
1176         if (I915_VERBOSE)                                               \
1177                 DRM_DEBUG("   OUT_RING %x\n", (int)(x));                \
1178         intel_ring_emit(dev, &dev_priv__->render_ring, x);              \
1179 } while (0)
1180
1181 #define ADVANCE_LP_RING() do {                                          \
1182         drm_i915_private_t *dev_priv__ = dev->dev_private;                \
1183         if (I915_VERBOSE)                                               \
1184                 DRM_DEBUG("ADVANCE_LP_RING %x\n",                       \
1185                                 dev_priv__->render_ring.tail);          \
1186         intel_ring_advance(dev, &dev_priv__->render_ring);              \
1187 } while(0)
1188
1189 /**
1190  * Reads a dword out of the status page, which is written to from the command
1191  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
1192  * MI_STORE_DATA_IMM.
1193  *
1194  * The following dwords have a reserved meaning:
1195  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
1196  * 0x04: ring 0 head pointer
1197  * 0x05: ring 1 head pointer (915-class)
1198  * 0x06: ring 2 head pointer (915-class)
1199  * 0x10-0x1b: Context status DWords (GM45)
1200  * 0x1f: Last written status offset. (GM45)
1201  *
1202  * The area from dword 0x20 to 0x3ff is available for driver usage.
1203  */
1204 #define READ_HWSP(dev_priv, reg)  (((volatile u32 *)\
1205                         (dev_priv->render_ring.status_page.page_addr))[reg])
1206 #define READ_BREADCRUMB(dev_priv) READ_HWSP(dev_priv, I915_BREADCRUMB_INDEX)
1207 #define I915_GEM_HWS_INDEX              0x20
1208 #define I915_BREADCRUMB_INDEX           0x21
1209
1210 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1211
1212 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1213 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1214 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1215 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1216 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1217 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1218 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1219 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1220 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1221 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1222 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1223 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1224 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1225 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1226 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1227 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1228 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1229 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1230 #define IS_IRONLAKE(dev)        (INTEL_INFO(dev)->is_ironlake)
1231 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1232
1233 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1234 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1235 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1236 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1237 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1238
1239 #define HAS_BSD(dev)            (IS_IRONLAKE(dev) || IS_G4X(dev))
1240 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1241
1242 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1243 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1244
1245 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1246  * rows, which changed the alignment requirements and fence programming.
1247  */
1248 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1249                                                       IS_I915GM(dev)))
1250 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1251 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_IRONLAKE(dev))
1252 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_IRONLAKE(dev))
1253 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1254 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1255 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1256 /* dsparb controlled by hw only */
1257 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1258
1259 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1260 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1261 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1262 #define I915_HAS_RC6(dev) (INTEL_INFO(dev)->has_rc6)
1263
1264 #define HAS_PCH_SPLIT(dev) (IS_IRONLAKE(dev) || \
1265                             IS_GEN6(dev))
1266 #define HAS_PIPE_CONTROL(dev) (IS_IRONLAKE(dev) || IS_GEN6(dev))
1267
1268 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1269 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1270
1271 #define PRIMARY_RINGBUFFER_SIZE         (128*1024)
1272
1273 #endif