drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c

   1 /*
   2  * Copyright 2000 VA Linux Systems, Inc., Sunnyvale, California.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the "Software"),
   7  * to deal in the Software without restriction, including without limitation
   8  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   9  * and/or sell copies of the Software, and to permit persons to whom the
  10  * Software is furnished to do so, subject to the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the next
  13  * paragraph) shall be included in all copies or substantial portions of the
  14  * Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * VA LINUX SYSTEMS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #include <drm/amdgpu_drm.h>
  26 #include <drm/drm_aperture.h>
  27 #include <drm/drm_drv.h>
  28 #include <drm/drm_gem.h>
  29 #include <drm/drm_vblank.h>
  30 #include <drm/drm_managed.h>
  31 #include "amdgpu_drv.h"
  32
  33 #include <drm/drm_pciids.h>
  34 #include <linux/console.h>
  35 #include <linux/module.h>
  36 #include <linux/pm_runtime.h>
  37 #include <linux/vga_switcheroo.h>
  38 #include <drm/drm_probe_helper.h>
  39 #include <linux/mmu_notifier.h>
  40 #include <linux/suspend.h>
  41
  42 #include "amdgpu.h"
  43 #include "amdgpu_irq.h"
  44 #include "amdgpu_dma_buf.h"
  45 #include "amdgpu_sched.h"
  46 #include "amdgpu_fdinfo.h"
  47 #include "amdgpu_amdkfd.h"
  48
  49 #include "amdgpu_ras.h"
  50 #include "amdgpu_xgmi.h"
  51 #include "amdgpu_reset.h"
  52
  53 /*
  54  * KMS wrapper.
  55  * - 3.0.0 - initial driver
  56  * - 3.1.0 - allow reading more status registers (GRBM, SRBM, SDMA, CP)
  57  * - 3.2.0 - GFX8: Uses EOP_TC_WB_ACTION_EN, so UMDs don't have to do the same
  58  *           at the end of IBs.
  59  * - 3.3.0 - Add VM support for UVD on supported hardware.
  60  * - 3.4.0 - Add AMDGPU_INFO_NUM_EVICTIONS.
  61  * - 3.5.0 - Add support for new UVD_NO_OP register.
  62  * - 3.6.0 - kmd involves use CONTEXT_CONTROL in ring buffer.
  63  * - 3.7.0 - Add support for VCE clock list packet
  64  * - 3.8.0 - Add support raster config init in the kernel
  65  * - 3.9.0 - Add support for memory query info about VRAM and GTT.
  66  * - 3.10.0 - Add support for new fences ioctl, new gem ioctl flags
  67  * - 3.11.0 - Add support for sensor query info (clocks, temp, etc).
  68  * - 3.12.0 - Add query for double offchip LDS buffers
  69  * - 3.13.0 - Add PRT support
  70  * - 3.14.0 - Fix race in amdgpu_ctx_get_fence() and note new functionality
  71  * - 3.15.0 - Export more gpu info for gfx9
  72  * - 3.16.0 - Add reserved vmid support
  73  * - 3.17.0 - Add AMDGPU_NUM_VRAM_CPU_PAGE_FAULTS.
  74  * - 3.18.0 - Export gpu always on cu bitmap
  75  * - 3.19.0 - Add support for UVD MJPEG decode
  76  * - 3.20.0 - Add support for local BOs
  77  * - 3.21.0 - Add DRM_AMDGPU_FENCE_TO_HANDLE ioctl
  78  * - 3.22.0 - Add DRM_AMDGPU_SCHED ioctl
  79  * - 3.23.0 - Add query for VRAM lost counter
  80  * - 3.24.0 - Add high priority compute support for gfx9
  81  * - 3.25.0 - Add support for sensor query info (stable pstate sclk/mclk).
  82  * - 3.26.0 - GFX9: Process AMDGPU_IB_FLAG_TC_WB_NOT_INVALIDATE.
  83  * - 3.27.0 - Add new chunk to to AMDGPU_CS to enable BO_LIST creation.
  84  * - 3.28.0 - Add AMDGPU_CHUNK_ID_SCHEDULED_DEPENDENCIES
  85  * - 3.29.0 - Add AMDGPU_IB_FLAG_RESET_GDS_MAX_WAVE_ID
  86  * - 3.30.0 - Add AMDGPU_SCHED_OP_CONTEXT_PRIORITY_OVERRIDE.
  87  * - 3.31.0 - Add support for per-flip tiling attribute changes with DC
  88  * - 3.32.0 - Add syncobj timeline support to AMDGPU_CS.
  89  * - 3.33.0 - Fixes for GDS ENOMEM failures in AMDGPU_CS.
  90  * - 3.34.0 - Non-DC can flip correctly between buffers with different pitches
  91  * - 3.35.0 - Add drm_amdgpu_info_device::tcc_disabled_mask
  92  * - 3.36.0 - Allow reading more status registers on si/cik
  93  * - 3.37.0 - L2 is invalidated before SDMA IBs, needed for correctness
  94  * - 3.38.0 - Add AMDGPU_IB_FLAG_EMIT_MEM_SYNC
  95  * - 3.39.0 - DMABUF implicit sync does a full pipeline sync
  96  * - 3.40.0 - Add AMDGPU_IDS_FLAGS_TMZ
  97  * - 3.41.0 - Add video codec query
  98  * - 3.42.0 - Add 16bpc fixed point display support
  99  */
 100 #define KMS_DRIVER_MAJOR        3
 101 #define KMS_DRIVER_MINOR        42
 102 #define KMS_DRIVER_PATCHLEVEL   0
 103
 104 int amdgpu_vram_limit;
 105 int amdgpu_vis_vram_limit;
 106 int amdgpu_gart_size = -1; /* auto */
 107 int amdgpu_gtt_size = -1; /* auto */
 108 int amdgpu_moverate = -1; /* auto */
 109 int amdgpu_benchmarking;
 110 int amdgpu_testing;
 111 int amdgpu_audio = -1;
 112 int amdgpu_disp_priority;
 113 int amdgpu_hw_i2c;
 114 int amdgpu_pcie_gen2 = -1;
 115 int amdgpu_msi = -1;
 116 char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 117 int amdgpu_dpm = -1;
 118 int amdgpu_fw_load_type = -1;
 119 int amdgpu_aspm = -1;
 120 int amdgpu_runtime_pm = -1;
 121 uint amdgpu_ip_block_mask = 0xffffffff;
 122 int amdgpu_bapm = -1;
 123 int amdgpu_deep_color;
 124 int amdgpu_vm_size = -1;
 125 int amdgpu_vm_fragment_size = -1;
 126 int amdgpu_vm_block_size = -1;
 127 int amdgpu_vm_fault_stop;
 128 int amdgpu_vm_debug;
 129 int amdgpu_vm_update_mode = -1;
 130 int amdgpu_exp_hw_support;
 131 int amdgpu_dc = -1;
 132 int amdgpu_sched_jobs = 32;
 133 int amdgpu_sched_hw_submission = 2;
 134 uint amdgpu_pcie_gen_cap;
 135 uint amdgpu_pcie_lane_cap;
 136 uint amdgpu_cg_mask = 0xffffffff;
 137 uint amdgpu_pg_mask = 0xffffffff;
 138 uint amdgpu_sdma_phase_quantum = 32;
 139 char *amdgpu_disable_cu = NULL;
 140 char *amdgpu_virtual_display = NULL;
 141
 142 /*
 143  * OverDrive(bit 14) disabled by default
 144  * GFX DCS(bit 19) disabled by default
 145  */
 146 uint amdgpu_pp_feature_mask = 0xfff7bfff;
 147 uint amdgpu_force_long_training;
 148 int amdgpu_job_hang_limit;
 149 int amdgpu_lbpw = -1;
 150 int amdgpu_compute_multipipe = -1;
 151 int amdgpu_gpu_recovery = -1; /* auto */
 152 int amdgpu_emu_mode;
 153 uint amdgpu_smu_memory_pool_size;
 154 int amdgpu_smu_pptable_id = -1;
 155 /*
 156  * FBC (bit 0) disabled by default
 157  * MULTI_MON_PP_MCLK_SWITCH (bit 1) enabled by default
 158  *   - With this, for multiple monitors in sync(e.g. with the same model),
 159  *     mclk switching will be allowed. And the mclk will be not foced to the
 160  *     highest. That helps saving some idle power.
 161  * DISABLE_FRACTIONAL_PWM (bit 2) disabled by default
 162  * PSR (bit 3) disabled by default
 163  */
 164 uint amdgpu_dc_feature_mask = 2;
 165 uint amdgpu_dc_debug_mask;
 166 int amdgpu_async_gfx_ring = 1;
 167 int amdgpu_mcbp;
 168 int amdgpu_discovery = -1;
 169 int amdgpu_mes;
 170 int amdgpu_noretry = -1;
 171 int amdgpu_force_asic_type = -1;
 172 int amdgpu_tmz = -1; /* auto */
 173 uint amdgpu_freesync_vid_mode;
 174 int amdgpu_reset_method = -1; /* auto */
 175 int amdgpu_num_kcq = -1;
 176
 177 static void amdgpu_drv_delayed_reset_work_handler(struct work_struct *work);
 178
 179 struct amdgpu_mgpu_info mgpu_info = {
 180         .mutex = __MUTEX_INITIALIZER(mgpu_info.mutex),
 181         .delayed_reset_work = __DELAYED_WORK_INITIALIZER(
 182                         mgpu_info.delayed_reset_work,
 183                         amdgpu_drv_delayed_reset_work_handler, 0),
 184 };
 185 int amdgpu_ras_enable = -1;
 186 uint amdgpu_ras_mask = 0xffffffff;
 187 int amdgpu_bad_page_threshold = -1;
 188 struct amdgpu_watchdog_timer amdgpu_watchdog_timer = {
 189         .timeout_fatal_disable = false,
 190         .period = 0x0, /* default to 0x0 (timeout disable) */
 191 };
 192
 193 /**
 194  * DOC: vramlimit (int)
 195  * Restrict the total amount of VRAM in MiB for testing.  The default is 0 (Use full VRAM).
 196  */
 197 MODULE_PARM_DESC(vramlimit, "Restrict VRAM for testing, in megabytes");
 198 module_param_named(vramlimit, amdgpu_vram_limit, int, 0600);
 199
 200 /**
 201  * DOC: vis_vramlimit (int)
 202  * Restrict the amount of CPU visible VRAM in MiB for testing.  The default is 0 (Use full CPU visible VRAM).
 203  */
 204 MODULE_PARM_DESC(vis_vramlimit, "Restrict visible VRAM for testing, in megabytes");
 205 module_param_named(vis_vramlimit, amdgpu_vis_vram_limit, int, 0444);
 206
 207 /**
 208  * DOC: gartsize (uint)
 209  * Restrict the size of GART in Mib (32, 64, etc.) for testing. The default is -1 (The size depends on asic).
 210  */
 211 MODULE_PARM_DESC(gartsize, "Size of GART to setup in megabytes (32, 64, etc., -1=auto)");
 212 module_param_named(gartsize, amdgpu_gart_size, uint, 0600);
 213
 214 /**
 215  * DOC: gttsize (int)
 216  * Restrict the size of GTT domain in MiB for testing. The default is -1 (It's VRAM size if 3GB < VRAM < 3/4 RAM,
 217  * otherwise 3/4 RAM size).
 218  */
 219 MODULE_PARM_DESC(gttsize, "Size of the GTT domain in megabytes (-1 = auto)");
 220 module_param_named(gttsize, amdgpu_gtt_size, int, 0600);
 221
 222 /**
 223  * DOC: moverate (int)
 224  * Set maximum buffer migration rate in MB/s. The default is -1 (8 MB/s).
 225  */
 226 MODULE_PARM_DESC(moverate, "Maximum buffer migration rate in MB/s. (32, 64, etc., -1=auto, 0=1=disabled)");
 227 module_param_named(moverate, amdgpu_moverate, int, 0600);
 228
 229 /**
 230  * DOC: benchmark (int)
 231  * Run benchmarks. The default is 0 (Skip benchmarks).
 232  */
 233 MODULE_PARM_DESC(benchmark, "Run benchmark");
 234 module_param_named(benchmark, amdgpu_benchmarking, int, 0444);
 235
 236 /**
 237  * DOC: test (int)
 238  * Test BO GTT->VRAM and VRAM->GTT GPU copies. The default is 0 (Skip test, only set 1 to run test).
 239  */
 240 MODULE_PARM_DESC(test, "Run tests");
 241 module_param_named(test, amdgpu_testing, int, 0444);
 242
 243 /**
 244  * DOC: audio (int)
 245  * Set HDMI/DPAudio. Only affects non-DC display handling. The default is -1 (Enabled), set 0 to disabled it.
 246  */
 247 MODULE_PARM_DESC(audio, "Audio enable (-1 = auto, 0 = disable, 1 = enable)");
 248 module_param_named(audio, amdgpu_audio, int, 0444);
 249
 250 /**
 251  * DOC: disp_priority (int)
 252  * Set display Priority (1 = normal, 2 = high). Only affects non-DC display handling. The default is 0 (auto).
 253  */
 254 MODULE_PARM_DESC(disp_priority, "Display Priority (0 = auto, 1 = normal, 2 = high)");
 255 module_param_named(disp_priority, amdgpu_disp_priority, int, 0444);
 256
 257 /**
 258  * DOC: hw_i2c (int)
 259  * To enable hw i2c engine. Only affects non-DC display handling. The default is 0 (Disabled).
 260  */
 261 MODULE_PARM_DESC(hw_i2c, "hw i2c engine enable (0 = disable)");
 262 module_param_named(hw_i2c, amdgpu_hw_i2c, int, 0444);
 263
 264 /**
 265  * DOC: pcie_gen2 (int)
 266  * To disable PCIE Gen2/3 mode (0 = disable, 1 = enable). The default is -1 (auto, enabled).
 267  */
 268 MODULE_PARM_DESC(pcie_gen2, "PCIE Gen2 mode (-1 = auto, 0 = disable, 1 = enable)");
 269 module_param_named(pcie_gen2, amdgpu_pcie_gen2, int, 0444);
 270
 271 /**
 272  * DOC: msi (int)
 273  * To disable Message Signaled Interrupts (MSI) functionality (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 274  */
 275 MODULE_PARM_DESC(msi, "MSI support (1 = enable, 0 = disable, -1 = auto)");
 276 module_param_named(msi, amdgpu_msi, int, 0444);
 277
 278 /**
 279  * DOC: lockup_timeout (string)
 280  * Set GPU scheduler timeout value in ms.
 281  *
 282  * The format can be [Non-Compute] or [GFX,Compute,SDMA,Video]. That is there can be one or
 283  * multiple values specified. 0 and negative values are invalidated. They will be adjusted
 284  * to the default timeout.
 285  *
 286  * - With one value specified, the setting will apply to all non-compute jobs.
 287  * - With multiple values specified, the first one will be for GFX.
 288  *   The second one is for Compute. The third and fourth ones are
 289  *   for SDMA and Video.
 290  *
 291  * By default(with no lockup_timeout settings), the timeout for all non-compute(GFX, SDMA and Video)
 292  * jobs is 10000. The timeout for compute is 60000.
 293  */
 294 MODULE_PARM_DESC(lockup_timeout, "GPU lockup timeout in ms (default: for bare metal 10000 for non-compute jobs and 60000 for compute jobs; "
 295                 "for passthrough or sriov, 10000 for all jobs."
 296                 " 0: keep default value. negative: infinity timeout), "
 297                 "format: for bare metal [Non-Compute] or [GFX,Compute,SDMA,Video]; "
 298                 "for passthrough or sriov [all jobs] or [GFX,Compute,SDMA,Video].");
 299 module_param_string(lockup_timeout, amdgpu_lockup_timeout, sizeof(amdgpu_lockup_timeout), 0444);
 300
 301 /**
 302  * DOC: dpm (int)
 303  * Override for dynamic power management setting
 304  * (0 = disable, 1 = enable)
 305  * The default is -1 (auto).
 306  */
 307 MODULE_PARM_DESC(dpm, "DPM support (1 = enable, 0 = disable, -1 = auto)");
 308 module_param_named(dpm, amdgpu_dpm, int, 0444);
 309
 310 /**
 311  * DOC: fw_load_type (int)
 312  * Set different firmware loading type for debugging (0 = direct, 1 = SMU, 2 = PSP). The default is -1 (auto).
 313  */
 314 MODULE_PARM_DESC(fw_load_type, "firmware loading type (0 = direct, 1 = SMU, 2 = PSP, -1 = auto)");
 315 module_param_named(fw_load_type, amdgpu_fw_load_type, int, 0444);
 316
 317 /**
 318  * DOC: aspm (int)
 319  * To disable ASPM (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 320  */
 321 MODULE_PARM_DESC(aspm, "ASPM support (1 = enable, 0 = disable, -1 = auto)");
 322 module_param_named(aspm, amdgpu_aspm, int, 0444);
 323
 324 /**
 325  * DOC: runpm (int)
 326  * Override for runtime power management control for dGPUs in PX/HG laptops. The amdgpu driver can dynamically power down
 327  * the dGPU on PX/HG laptops when it is idle. The default is -1 (auto enable). Setting the value to 0 disables this functionality.
 328  */
 329 MODULE_PARM_DESC(runpm, "PX runtime pm (2 = force enable with BAMACO, 1 = force enable with BACO, 0 = disable, -1 = PX only default)");
 330 module_param_named(runpm, amdgpu_runtime_pm, int, 0444);
 331
 332 /**
 333  * DOC: ip_block_mask (uint)
 334  * Override what IP blocks are enabled on the GPU. Each GPU is a collection of IP blocks (gfx, display, video, etc.).
 335  * Use this parameter to disable specific blocks. Note that the IP blocks do not have a fixed index. Some asics may not have
 336  * some IPs or may include multiple instances of an IP so the ordering various from asic to asic. See the driver output in
 337  * the kernel log for the list of IPs on the asic. The default is 0xffffffff (enable all blocks on a device).
 338  */
 339 MODULE_PARM_DESC(ip_block_mask, "IP Block Mask (all blocks enabled (default))");
 340 module_param_named(ip_block_mask, amdgpu_ip_block_mask, uint, 0444);
 341
 342 /**
 343  * DOC: bapm (int)
 344  * Bidirectional Application Power Management (BAPM) used to dynamically share TDP between CPU and GPU. Set value 0 to disable it.
 345  * The default -1 (auto, enabled)
 346  */
 347 MODULE_PARM_DESC(bapm, "BAPM support (1 = enable, 0 = disable, -1 = auto)");
 348 module_param_named(bapm, amdgpu_bapm, int, 0444);
 349
 350 /**
 351  * DOC: deep_color (int)
 352  * Set 1 to enable Deep Color support. Only affects non-DC display handling. The default is 0 (disabled).
 353  */
 354 MODULE_PARM_DESC(deep_color, "Deep Color support (1 = enable, 0 = disable (default))");
 355 module_param_named(deep_color, amdgpu_deep_color, int, 0444);
 356
 357 /**
 358  * DOC: vm_size (int)
 359  * Override the size of the GPU's per client virtual address space in GiB.  The default is -1 (automatic for each asic).
 360  */
 361 MODULE_PARM_DESC(vm_size, "VM address space size in gigabytes (default 64GB)");
 362 module_param_named(vm_size, amdgpu_vm_size, int, 0444);
 363
 364 /**
 365  * DOC: vm_fragment_size (int)
 366  * Override VM fragment size in bits (4, 5, etc. 4 = 64K, 9 = 2M). The default is -1 (automatic for each asic).
 367  */
 368 MODULE_PARM_DESC(vm_fragment_size, "VM fragment size in bits (4, 5, etc. 4 = 64K (default), Max 9 = 2M)");
 369 module_param_named(vm_fragment_size, amdgpu_vm_fragment_size, int, 0444);
 370
 371 /**
 372  * DOC: vm_block_size (int)
 373  * Override VM page table size in bits (default depending on vm_size and hw setup). The default is -1 (automatic for each asic).
 374  */
 375 MODULE_PARM_DESC(vm_block_size, "VM page table size in bits (default depending on vm_size)");
 376 module_param_named(vm_block_size, amdgpu_vm_block_size, int, 0444);
 377
 378 /**
 379  * DOC: vm_fault_stop (int)
 380  * Stop on VM fault for debugging (0 = never, 1 = print first, 2 = always). The default is 0 (No stop).
 381  */
 382 MODULE_PARM_DESC(vm_fault_stop, "Stop on VM fault (0 = never (default), 1 = print first, 2 = always)");
 383 module_param_named(vm_fault_stop, amdgpu_vm_fault_stop, int, 0444);
 384
 385 /**
 386  * DOC: vm_debug (int)
 387  * Debug VM handling (0 = disabled, 1 = enabled). The default is 0 (Disabled).
 388  */
 389 MODULE_PARM_DESC(vm_debug, "Debug VM handling (0 = disabled (default), 1 = enabled)");
 390 module_param_named(vm_debug, amdgpu_vm_debug, int, 0644);
 391
 392 /**
 393  * DOC: vm_update_mode (int)
 394  * Override VM update mode. VM updated by using CPU (0 = never, 1 = Graphics only, 2 = Compute only, 3 = Both). The default
 395  * is -1 (Only in large BAR(LB) systems Compute VM tables will be updated by CPU, otherwise 0, never).
 396  */
 397 MODULE_PARM_DESC(vm_update_mode, "VM update using CPU (0 = never (default except for large BAR(LB)), 1 = Graphics only, 2 = Compute only (default for LB), 3 = Both");
 398 module_param_named(vm_update_mode, amdgpu_vm_update_mode, int, 0444);
 399
 400 /**
 401  * DOC: exp_hw_support (int)
 402  * Enable experimental hw support (1 = enable). The default is 0 (disabled).
 403  */
 404 MODULE_PARM_DESC(exp_hw_support, "experimental hw support (1 = enable, 0 = disable (default))");
 405 module_param_named(exp_hw_support, amdgpu_exp_hw_support, int, 0444);
 406
 407 /**
 408  * DOC: dc (int)
 409  * Disable/Enable Display Core driver for debugging (1 = enable, 0 = disable). The default is -1 (automatic for each asic).
 410  */
 411 MODULE_PARM_DESC(dc, "Display Core driver (1 = enable, 0 = disable, -1 = auto (default))");
 412 module_param_named(dc, amdgpu_dc, int, 0444);
 413
 414 /**
 415  * DOC: sched_jobs (int)
 416  * Override the max number of jobs supported in the sw queue. The default is 32.
 417  */
 418 MODULE_PARM_DESC(sched_jobs, "the max number of jobs supported in the sw queue (default 32)");
 419 module_param_named(sched_jobs, amdgpu_sched_jobs, int, 0444);
 420
 421 /**
 422  * DOC: sched_hw_submission (int)
 423  * Override the max number of HW submissions. The default is 2.
 424  */
 425 MODULE_PARM_DESC(sched_hw_submission, "the max number of HW submissions (default 2)");
 426 module_param_named(sched_hw_submission, amdgpu_sched_hw_submission, int, 0444);
 427
 428 /**
 429  * DOC: ppfeaturemask (hexint)
 430  * Override power features enabled. See enum PP_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 431  * The default is the current set of stable power features.
 432  */
 433 MODULE_PARM_DESC(ppfeaturemask, "all power features enabled (default))");
 434 module_param_named(ppfeaturemask, amdgpu_pp_feature_mask, hexint, 0444);
 435
 436 /**
 437  * DOC: forcelongtraining (uint)
 438  * Force long memory training in resume.
 439  * The default is zero, indicates short training in resume.
 440  */
 441 MODULE_PARM_DESC(forcelongtraining, "force memory long training");
 442 module_param_named(forcelongtraining, amdgpu_force_long_training, uint, 0444);
 443
 444 /**
 445  * DOC: pcie_gen_cap (uint)
 446  * Override PCIE gen speed capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 447  * The default is 0 (automatic for each asic).
 448  */
 449 MODULE_PARM_DESC(pcie_gen_cap, "PCIE Gen Caps (0: autodetect (default))");
 450 module_param_named(pcie_gen_cap, amdgpu_pcie_gen_cap, uint, 0444);
 451
 452 /**
 453  * DOC: pcie_lane_cap (uint)
 454  * Override PCIE lanes capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 455  * The default is 0 (automatic for each asic).
 456  */
 457 MODULE_PARM_DESC(pcie_lane_cap, "PCIE Lane Caps (0: autodetect (default))");
 458 module_param_named(pcie_lane_cap, amdgpu_pcie_lane_cap, uint, 0444);
 459
 460 /**
 461  * DOC: cg_mask (uint)
 462  * Override Clockgating features enabled on GPU (0 = disable clock gating). See the AMD_CG_SUPPORT flags in
 463  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 464  */
 465 MODULE_PARM_DESC(cg_mask, "Clockgating flags mask (0 = disable clock gating)");
 466 module_param_named(cg_mask, amdgpu_cg_mask, uint, 0444);
 467
 468 /**
 469  * DOC: pg_mask (uint)
 470  * Override Powergating features enabled on GPU (0 = disable power gating). See the AMD_PG_SUPPORT flags in
 471  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 472  */
 473 MODULE_PARM_DESC(pg_mask, "Powergating flags mask (0 = disable power gating)");
 474 module_param_named(pg_mask, amdgpu_pg_mask, uint, 0444);
 475
 476 /**
 477  * DOC: sdma_phase_quantum (uint)
 478  * Override SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change). The default is 32.
 479  */
 480 MODULE_PARM_DESC(sdma_phase_quantum, "SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change (default 32))");
 481 module_param_named(sdma_phase_quantum, amdgpu_sdma_phase_quantum, uint, 0444);
 482
 483 /**
 484  * DOC: disable_cu (charp)
 485  * Set to disable CUs (It's set like se.sh.cu,...). The default is NULL.
 486  */
 487 MODULE_PARM_DESC(disable_cu, "Disable CUs (se.sh.cu,...)");
 488 module_param_named(disable_cu, amdgpu_disable_cu, charp, 0444);
 489
 490 /**
 491  * DOC: virtual_display (charp)
 492  * Set to enable virtual display feature. This feature provides a virtual display hardware on headless boards
 493  * or in virtualized environments. It will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x. It's the pci address of
 494  * the device, plus the number of crtcs to expose. E.g., 0000:26:00.0,4 would enable 4 virtual crtcs on the pci
 495  * device at 26:00.0. The default is NULL.
 496  */
 497 MODULE_PARM_DESC(virtual_display,
 498                  "Enable virtual display feature (the virtual_display will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x)");
 499 module_param_named(virtual_display, amdgpu_virtual_display, charp, 0444);
 500
 501 /**
 502  * DOC: job_hang_limit (int)
 503  * Set how much time allow a job hang and not drop it. The default is 0.
 504  */
 505 MODULE_PARM_DESC(job_hang_limit, "how much time allow a job hang and not drop it (default 0)");
 506 module_param_named(job_hang_limit, amdgpu_job_hang_limit, int ,0444);
 507
 508 /**
 509  * DOC: lbpw (int)
 510  * Override Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 511  */
 512 MODULE_PARM_DESC(lbpw, "Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable, -1 = auto)");
 513 module_param_named(lbpw, amdgpu_lbpw, int, 0444);
 514
 515 MODULE_PARM_DESC(compute_multipipe, "Force compute queues to be spread across pipes (1 = enable, 0 = disable, -1 = auto)");
 516 module_param_named(compute_multipipe, amdgpu_compute_multipipe, int, 0444);
 517
 518 /**
 519  * DOC: gpu_recovery (int)
 520  * Set to enable GPU recovery mechanism (1 = enable, 0 = disable). The default is -1 (auto, disabled except SRIOV).
 521  */
 522 MODULE_PARM_DESC(gpu_recovery, "Enable GPU recovery mechanism, (2 = advanced tdr mode, 1 = enable, 0 = disable, -1 = auto)");
 523 module_param_named(gpu_recovery, amdgpu_gpu_recovery, int, 0444);
 524
 525 /**
 526  * DOC: emu_mode (int)
 527  * Set value 1 to enable emulation mode. This is only needed when running on an emulator. The default is 0 (disabled).
 528  */
 529 MODULE_PARM_DESC(emu_mode, "Emulation mode, (1 = enable, 0 = disable)");
 530 module_param_named(emu_mode, amdgpu_emu_mode, int, 0444);
 531
 532 /**
 533  * DOC: ras_enable (int)
 534  * Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))
 535  */
 536 MODULE_PARM_DESC(ras_enable, "Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))");
 537 module_param_named(ras_enable, amdgpu_ras_enable, int, 0444);
 538
 539 /**
 540  * DOC: ras_mask (uint)
 541  * Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1
 542  * See the flags in drivers/gpu/drm/amd/amdgpu/amdgpu_ras.h
 543  */
 544 MODULE_PARM_DESC(ras_mask, "Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1");
 545 module_param_named(ras_mask, amdgpu_ras_mask, uint, 0444);
 546
 547 /**
 548  * DOC: timeout_fatal_disable (bool)
 549  * Disable Watchdog timeout fatal error event
 550  */
 551 MODULE_PARM_DESC(timeout_fatal_disable, "disable watchdog timeout fatal error (false = default)");
 552 module_param_named(timeout_fatal_disable, amdgpu_watchdog_timer.timeout_fatal_disable, bool, 0644);
 553
 554 /**
 555  * DOC: timeout_period (uint)
 556  * Modify the watchdog timeout max_cycles as (1 << period)
 557  */
 558 MODULE_PARM_DESC(timeout_period, "watchdog timeout period (0 = timeout disabled, 1 ~ 0x23 = timeout maxcycles = (1 << period)");
 559 module_param_named(timeout_period, amdgpu_watchdog_timer.period, uint, 0644);
 560
 561 /**
 562  * DOC: si_support (int)
 563  * Set SI support driver. This parameter works after set config CONFIG_DRM_AMDGPU_SI. For SI asic, when radeon driver is enabled,
 564  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 565  * otherwise using amdgpu driver.
 566  */
 567 #ifdef CONFIG_DRM_AMDGPU_SI
 568
 569 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 570 int amdgpu_si_support = 0;
 571 MODULE_PARM_DESC(si_support, "SI support (1 = enabled, 0 = disabled (default))");
 572 #else
 573 int amdgpu_si_support = 1;
 574 MODULE_PARM_DESC(si_support, "SI support (1 = enabled (default), 0 = disabled)");
 575 #endif
 576
 577 module_param_named(si_support, amdgpu_si_support, int, 0444);
 578 #endif
 579
 580 /**
 581  * DOC: cik_support (int)
 582  * Set CIK support driver. This parameter works after set config CONFIG_DRM_AMDGPU_CIK. For CIK asic, when radeon driver is enabled,
 583  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 584  * otherwise using amdgpu driver.
 585  */
 586 #ifdef CONFIG_DRM_AMDGPU_CIK
 587
 588 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 589 int amdgpu_cik_support = 0;
 590 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled, 0 = disabled (default))");
 591 #else
 592 int amdgpu_cik_support = 1;
 593 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled (default), 0 = disabled)");
 594 #endif
 595
 596 module_param_named(cik_support, amdgpu_cik_support, int, 0444);
 597 #endif
 598
 599 /**
 600  * DOC: smu_memory_pool_size (uint)
 601  * It is used to reserve gtt for smu debug usage, setting value 0 to disable it. The actual size is value * 256MiB.
 602  * E.g. 0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte. The default is 0 (disabled).
 603  */
 604 MODULE_PARM_DESC(smu_memory_pool_size,
 605         "reserve gtt for smu debug usage, 0 = disable,"
 606                 "0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte");
 607 module_param_named(smu_memory_pool_size, amdgpu_smu_memory_pool_size, uint, 0444);
 608
 609 /**
 610  * DOC: async_gfx_ring (int)
 611  * It is used to enable gfx rings that could be configured with different prioritites or equal priorities
 612  */
 613 MODULE_PARM_DESC(async_gfx_ring,
 614         "Asynchronous GFX rings that could be configured with either different priorities (HP3D ring and LP3D ring), or equal priorities (0 = disabled, 1 = enabled (default))");
 615 module_param_named(async_gfx_ring, amdgpu_async_gfx_ring, int, 0444);
 616
 617 /**
 618  * DOC: mcbp (int)
 619  * It is used to enable mid command buffer preemption. (0 = disabled (default), 1 = enabled)
 620  */
 621 MODULE_PARM_DESC(mcbp,
 622         "Enable Mid-command buffer preemption (0 = disabled (default), 1 = enabled)");
 623 module_param_named(mcbp, amdgpu_mcbp, int, 0444);
 624
 625 /**
 626  * DOC: discovery (int)
 627  * Allow driver to discover hardware IP information from IP Discovery table at the top of VRAM.
 628  * (-1 = auto (default), 0 = disabled, 1 = enabled)
 629  */
 630 MODULE_PARM_DESC(discovery,
 631         "Allow driver to discover hardware IPs from IP Discovery table at the top of VRAM");
 632 module_param_named(discovery, amdgpu_discovery, int, 0444);
 633
 634 /**
 635  * DOC: mes (int)
 636  * Enable Micro Engine Scheduler. This is a new hw scheduling engine for gfx, sdma, and compute.
 637  * (0 = disabled (default), 1 = enabled)
 638  */
 639 MODULE_PARM_DESC(mes,
 640         "Enable Micro Engine Scheduler (0 = disabled (default), 1 = enabled)");
 641 module_param_named(mes, amdgpu_mes, int, 0444);
 642
 643 /**
 644  * DOC: noretry (int)
 645  * Disable XNACK retry in the SQ by default on GFXv9 hardware. On ASICs that
 646  * do not support per-process XNACK this also disables retry page faults.
 647  * (0 = retry enabled, 1 = retry disabled, -1 auto (default))
 648  */
 649 MODULE_PARM_DESC(noretry,
 650         "Disable retry faults (0 = retry enabled, 1 = retry disabled, -1 auto (default))");
 651 module_param_named(noretry, amdgpu_noretry, int, 0644);
 652
 653 /**
 654  * DOC: force_asic_type (int)
 655  * A non negative value used to specify the asic type for all supported GPUs.
 656  */
 657 MODULE_PARM_DESC(force_asic_type,
 658         "A non negative value used to specify the asic type for all supported GPUs");
 659 module_param_named(force_asic_type, amdgpu_force_asic_type, int, 0444);
 660
 661
 662
 663 #ifdef CONFIG_HSA_AMD
 664 /**
 665  * DOC: sched_policy (int)
 666  * Set scheduling policy. Default is HWS(hardware scheduling) with over-subscription.
 667  * Setting 1 disables over-subscription. Setting 2 disables HWS and statically
 668  * assigns queues to HQDs.
 669  */
 670 int sched_policy = KFD_SCHED_POLICY_HWS;
 671 module_param(sched_policy, int, 0444);
 672 MODULE_PARM_DESC(sched_policy,
 673         "Scheduling policy (0 = HWS (Default), 1 = HWS without over-subscription, 2 = Non-HWS (Used for debugging only)");
 674
 675 /**
 676  * DOC: hws_max_conc_proc (int)
 677  * Maximum number of processes that HWS can schedule concurrently. The maximum is the
 678  * number of VMIDs assigned to the HWS, which is also the default.
 679  */
 680 int hws_max_conc_proc = 8;
 681 module_param(hws_max_conc_proc, int, 0444);
 682 MODULE_PARM_DESC(hws_max_conc_proc,
 683         "Max # processes HWS can execute concurrently when sched_policy=0 (0 = no concurrency, #VMIDs for KFD = Maximum(default))");
 684
 685 /**
 686  * DOC: cwsr_enable (int)
 687  * CWSR(compute wave store and resume) allows the GPU to preempt shader execution in
 688  * the middle of a compute wave. Default is 1 to enable this feature. Setting 0
 689  * disables it.
 690  */
 691 int cwsr_enable = 1;
 692 module_param(cwsr_enable, int, 0444);
 693 MODULE_PARM_DESC(cwsr_enable, "CWSR enable (0 = Off, 1 = On (Default))");
 694
 695 /**
 696  * DOC: max_num_of_queues_per_device (int)
 697  * Maximum number of queues per device. Valid setting is between 1 and 4096. Default
 698  * is 4096.
 699  */
 700 int max_num_of_queues_per_device = KFD_MAX_NUM_OF_QUEUES_PER_DEVICE_DEFAULT;
 701 module_param(max_num_of_queues_per_device, int, 0444);
 702 MODULE_PARM_DESC(max_num_of_queues_per_device,
 703         "Maximum number of supported queues per device (1 = Minimum, 4096 = default)");
 704
 705 /**
 706  * DOC: send_sigterm (int)
 707  * Send sigterm to HSA process on unhandled exceptions. Default is not to send sigterm
 708  * but just print errors on dmesg. Setting 1 enables sending sigterm.
 709  */
 710 int send_sigterm;
 711 module_param(send_sigterm, int, 0444);
 712 MODULE_PARM_DESC(send_sigterm,
 713         "Send sigterm to HSA process on unhandled exception (0 = disable, 1 = enable)");
 714
 715 /**
 716  * DOC: debug_largebar (int)
 717  * Set debug_largebar as 1 to enable simulating large-bar capability on non-large bar
 718  * system. This limits the VRAM size reported to ROCm applications to the visible
 719  * size, usually 256MB.
 720  * Default value is 0, diabled.
 721  */
 722 int debug_largebar;
 723 module_param(debug_largebar, int, 0444);
 724 MODULE_PARM_DESC(debug_largebar,
 725         "Debug large-bar flag used to simulate large-bar capability on non-large bar machine (0 = disable, 1 = enable)");
 726
 727 /**
 728  * DOC: ignore_crat (int)
 729  * Ignore CRAT table during KFD initialization. By default, KFD uses the ACPI CRAT
 730  * table to get information about AMD APUs. This option can serve as a workaround on
 731  * systems with a broken CRAT table.
 732  *
 733  * Default is auto (according to asic type, iommu_v2, and crat table, to decide
 734  * whehter use CRAT)
 735  */
 736 int ignore_crat;
 737 module_param(ignore_crat, int, 0444);
 738 MODULE_PARM_DESC(ignore_crat,
 739         "Ignore CRAT table during KFD initialization (0 = auto (default), 1 = ignore CRAT)");
 740
 741 /**
 742  * DOC: halt_if_hws_hang (int)
 743  * Halt if HWS hang is detected. Default value, 0, disables the halt on hang.
 744  * Setting 1 enables halt on hang.
 745  */
 746 int halt_if_hws_hang;
 747 module_param(halt_if_hws_hang, int, 0644);
 748 MODULE_PARM_DESC(halt_if_hws_hang, "Halt if HWS hang is detected (0 = off (default), 1 = on)");
 749
 750 /**
 751  * DOC: hws_gws_support(bool)
 752  * Assume that HWS supports GWS barriers regardless of what firmware version
 753  * check says. Default value: false (rely on MEC2 firmware version check).
 754  */
 755 bool hws_gws_support;
 756 module_param(hws_gws_support, bool, 0444);
 757 MODULE_PARM_DESC(hws_gws_support, "Assume MEC2 FW supports GWS barriers (false = rely on FW version check (Default), true = force supported)");
 758
 759 /**
 760   * DOC: queue_preemption_timeout_ms (int)
 761   * queue preemption timeout in ms (1 = Minimum, 9000 = default)
 762   */
 763 int queue_preemption_timeout_ms = 9000;
 764 module_param(queue_preemption_timeout_ms, int, 0644);
 765 MODULE_PARM_DESC(queue_preemption_timeout_ms, "queue preemption timeout in ms (1 = Minimum, 9000 = default)");
 766
 767 /**
 768  * DOC: debug_evictions(bool)
 769  * Enable extra debug messages to help determine the cause of evictions
 770  */
 771 bool debug_evictions;
 772 module_param(debug_evictions, bool, 0644);
 773 MODULE_PARM_DESC(debug_evictions, "enable eviction debug messages (false = default)");
 774
 775 /**
 776  * DOC: no_system_mem_limit(bool)
 777  * Disable system memory limit, to support multiple process shared memory
 778  */
 779 bool no_system_mem_limit;
 780 module_param(no_system_mem_limit, bool, 0644);
 781 MODULE_PARM_DESC(no_system_mem_limit, "disable system memory limit (false = default)");
 782
 783 /**
 784  * DOC: no_queue_eviction_on_vm_fault (int)
 785  * If set, process queues will not be evicted on gpuvm fault. This is to keep the wavefront context for debugging (0 = queue eviction, 1 = no queue eviction). The default is 0 (queue eviction).
 786  */
 787 int amdgpu_no_queue_eviction_on_vm_fault = 0;
 788 MODULE_PARM_DESC(no_queue_eviction_on_vm_fault, "No queue eviction on VM fault (0 = queue eviction, 1 = no queue eviction)");
 789 module_param_named(no_queue_eviction_on_vm_fault, amdgpu_no_queue_eviction_on_vm_fault, int, 0444);
 790 #endif
 791
 792 /**
 793  * DOC: dcfeaturemask (uint)
 794  * Override display features enabled. See enum DC_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 795  * The default is the current set of stable display features.
 796  */
 797 MODULE_PARM_DESC(dcfeaturemask, "all stable DC features enabled (default))");
 798 module_param_named(dcfeaturemask, amdgpu_dc_feature_mask, uint, 0444);
 799
 800 /**
 801  * DOC: dcdebugmask (uint)
 802  * Override display features enabled. See enum DC_DEBUG_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 803  */
 804 MODULE_PARM_DESC(dcdebugmask, "all debug options disabled (default))");
 805 module_param_named(dcdebugmask, amdgpu_dc_debug_mask, uint, 0444);
 806
 807 /**
 808  * DOC: abmlevel (uint)
 809  * Override the default ABM (Adaptive Backlight Management) level used for DC
 810  * enabled hardware. Requires DMCU to be supported and loaded.
 811  * Valid levels are 0-4. A value of 0 indicates that ABM should be disabled by
 812  * default. Values 1-4 control the maximum allowable brightness reduction via
 813  * the ABM algorithm, with 1 being the least reduction and 4 being the most
 814  * reduction.
 815  *
 816  * Defaults to 0, or disabled. Userspace can still override this level later
 817  * after boot.
 818  */
 819 uint amdgpu_dm_abm_level;
 820 MODULE_PARM_DESC(abmlevel, "ABM level (0 = off (default), 1-4 = backlight reduction level) ");
 821 module_param_named(abmlevel, amdgpu_dm_abm_level, uint, 0444);
 822
 823 int amdgpu_backlight = -1;
 824 MODULE_PARM_DESC(backlight, "Backlight control (0 = pwm, 1 = aux, -1 auto (default))");
 825 module_param_named(backlight, amdgpu_backlight, bint, 0444);
 826
 827 /**
 828  * DOC: tmz (int)
 829  * Trusted Memory Zone (TMZ) is a method to protect data being written
 830  * to or read from memory.
 831  *
 832  * The default value: 0 (off).  TODO: change to auto till it is completed.
 833  */
 834 MODULE_PARM_DESC(tmz, "Enable TMZ feature (-1 = auto (default), 0 = off, 1 = on)");
 835 module_param_named(tmz, amdgpu_tmz, int, 0444);
 836
 837 /**
 838  * DOC: freesync_video (uint)
 839  * Enabled the optimization to adjust front porch timing to achieve seamless mode change experience
 840  * when setting a freesync supported mode for which full modeset is not needed.
 841  * The default value: 0 (off).
 842  */
 843 MODULE_PARM_DESC(
 844         freesync_video,
 845         "Enable freesync modesetting optimization feature (0 = off (default), 1 = on)");
 846 module_param_named(freesync_video, amdgpu_freesync_vid_mode, uint, 0444);
 847
 848 /**
 849  * DOC: reset_method (int)
 850  * GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco, 5 = pci)
 851  */
 852 MODULE_PARM_DESC(reset_method, "GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco/bamaco, 5 = pci)");
 853 module_param_named(reset_method, amdgpu_reset_method, int, 0444);
 854
 855 /**
 856  * DOC: bad_page_threshold (int)
 857  * Bad page threshold is to specify the threshold value of faulty pages
 858  * detected by RAS ECC, that may result in GPU entering bad status if total
 859  * faulty pages by ECC exceed threshold value and leave it for user's further
 860  * check.
 861  */
 862 MODULE_PARM_DESC(bad_page_threshold, "Bad page threshold(-1 = auto(default value), 0 = disable bad page retirement)");
 863 module_param_named(bad_page_threshold, amdgpu_bad_page_threshold, int, 0444);
 864
 865 MODULE_PARM_DESC(num_kcq, "number of kernel compute queue user want to setup (8 if set to greater than 8 or less than 0, only affect gfx 8+)");
 866 module_param_named(num_kcq, amdgpu_num_kcq, int, 0444);
 867
 868 /**
 869  * DOC: smu_pptable_id (int)
 870  * Used to override pptable id. id = 0 use VBIOS pptable.
 871  * id > 0 use the soft pptable with specicfied id.
 872  */
 873 MODULE_PARM_DESC(smu_pptable_id,
 874         "specify pptable id to be used (-1 = auto(default) value, 0 = use pptable from vbios, > 0 = soft pptable id)");
 875 module_param_named(smu_pptable_id, amdgpu_smu_pptable_id, int, 0444);
 876
 877 static const struct pci_device_id pciidlist[] = {
 878 #ifdef  CONFIG_DRM_AMDGPU_SI
 879         {0x1002, 0x6780, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 880         {0x1002, 0x6784, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 881         {0x1002, 0x6788, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 882         {0x1002, 0x678A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 883         {0x1002, 0x6790, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 884         {0x1002, 0x6791, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 885         {0x1002, 0x6792, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 886         {0x1002, 0x6798, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 887         {0x1002, 0x6799, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 888         {0x1002, 0x679A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 889         {0x1002, 0x679B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 890         {0x1002, 0x679E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 891         {0x1002, 0x679F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 892         {0x1002, 0x6800, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 893         {0x1002, 0x6801, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 894         {0x1002, 0x6802, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 895         {0x1002, 0x6806, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 896         {0x1002, 0x6808, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 897         {0x1002, 0x6809, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 898         {0x1002, 0x6810, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 899         {0x1002, 0x6811, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 900         {0x1002, 0x6816, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 901         {0x1002, 0x6817, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 902         {0x1002, 0x6818, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 903         {0x1002, 0x6819, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 904         {0x1002, 0x6600, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 905         {0x1002, 0x6601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 906         {0x1002, 0x6602, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 907         {0x1002, 0x6603, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 908         {0x1002, 0x6604, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 909         {0x1002, 0x6605, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 910         {0x1002, 0x6606, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 911         {0x1002, 0x6607, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 912         {0x1002, 0x6608, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 913         {0x1002, 0x6610, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 914         {0x1002, 0x6611, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 915         {0x1002, 0x6613, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 916         {0x1002, 0x6617, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 917         {0x1002, 0x6620, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 918         {0x1002, 0x6621, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 919         {0x1002, 0x6623, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 920         {0x1002, 0x6631, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 921         {0x1002, 0x6820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 922         {0x1002, 0x6821, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 923         {0x1002, 0x6822, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 924         {0x1002, 0x6823, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 925         {0x1002, 0x6824, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 926         {0x1002, 0x6825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 927         {0x1002, 0x6826, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 928         {0x1002, 0x6827, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 929         {0x1002, 0x6828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 930         {0x1002, 0x6829, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 931         {0x1002, 0x682A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 932         {0x1002, 0x682B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 933         {0x1002, 0x682C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 934         {0x1002, 0x682D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 935         {0x1002, 0x682F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 936         {0x1002, 0x6830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 937         {0x1002, 0x6831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 938         {0x1002, 0x6835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 939         {0x1002, 0x6837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 940         {0x1002, 0x6838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 941         {0x1002, 0x6839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 942         {0x1002, 0x683B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 943         {0x1002, 0x683D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 944         {0x1002, 0x683F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 945         {0x1002, 0x6660, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 946         {0x1002, 0x6663, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 947         {0x1002, 0x6664, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 948         {0x1002, 0x6665, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 949         {0x1002, 0x6667, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 950         {0x1002, 0x666F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 951 #endif
 952 #ifdef CONFIG_DRM_AMDGPU_CIK
 953         /* Kaveri */
 954         {0x1002, 0x1304, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 955         {0x1002, 0x1305, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 956         {0x1002, 0x1306, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 957         {0x1002, 0x1307, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 958         {0x1002, 0x1309, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 959         {0x1002, 0x130A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 960         {0x1002, 0x130B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 961         {0x1002, 0x130C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 962         {0x1002, 0x130D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 963         {0x1002, 0x130E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 964         {0x1002, 0x130F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 965         {0x1002, 0x1310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 966         {0x1002, 0x1311, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 967         {0x1002, 0x1312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 968         {0x1002, 0x1313, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 969         {0x1002, 0x1315, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 970         {0x1002, 0x1316, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 971         {0x1002, 0x1317, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 972         {0x1002, 0x1318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 973         {0x1002, 0x131B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 974         {0x1002, 0x131C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 975         {0x1002, 0x131D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 976         /* Bonaire */
 977         {0x1002, 0x6640, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 978         {0x1002, 0x6641, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 979         {0x1002, 0x6646, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 980         {0x1002, 0x6647, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 981         {0x1002, 0x6649, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 982         {0x1002, 0x6650, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 983         {0x1002, 0x6651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 984         {0x1002, 0x6658, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 985         {0x1002, 0x665c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 986         {0x1002, 0x665d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 987         {0x1002, 0x665f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 988         /* Hawaii */
 989         {0x1002, 0x67A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 990         {0x1002, 0x67A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 991         {0x1002, 0x67A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 992         {0x1002, 0x67A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 993         {0x1002, 0x67A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 994         {0x1002, 0x67AA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 995         {0x1002, 0x67B0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 996         {0x1002, 0x67B1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 997         {0x1002, 0x67B8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 998         {0x1002, 0x67B9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 999         {0x1002, 0x67BA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1000         {0x1002, 0x67BE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1001         /* Kabini */
1002         {0x1002, 0x9830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1003         {0x1002, 0x9831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1004         {0x1002, 0x9832, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1005         {0x1002, 0x9833, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1006         {0x1002, 0x9834, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1007         {0x1002, 0x9835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1008         {0x1002, 0x9836, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1009         {0x1002, 0x9837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1010         {0x1002, 0x9838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1011         {0x1002, 0x9839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1012         {0x1002, 0x983a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1013         {0x1002, 0x983b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1014         {0x1002, 0x983c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1015         {0x1002, 0x983d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1016         {0x1002, 0x983e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1017         {0x1002, 0x983f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1018         /* mullins */
1019         {0x1002, 0x9850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1020         {0x1002, 0x9851, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1021         {0x1002, 0x9852, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1022         {0x1002, 0x9853, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1023         {0x1002, 0x9854, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1024         {0x1002, 0x9855, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1025         {0x1002, 0x9856, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1026         {0x1002, 0x9857, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1027         {0x1002, 0x9858, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1028         {0x1002, 0x9859, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1029         {0x1002, 0x985A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1030         {0x1002, 0x985B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1031         {0x1002, 0x985C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1032         {0x1002, 0x985D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1033         {0x1002, 0x985E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1034         {0x1002, 0x985F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1035 #endif
1036         /* topaz */
1037         {0x1002, 0x6900, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1038         {0x1002, 0x6901, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1039         {0x1002, 0x6902, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1040         {0x1002, 0x6903, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1041         {0x1002, 0x6907, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1042         /* tonga */
1043         {0x1002, 0x6920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1044         {0x1002, 0x6921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1045         {0x1002, 0x6928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1046         {0x1002, 0x6929, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1047         {0x1002, 0x692B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1048         {0x1002, 0x692F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1049         {0x1002, 0x6930, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1050         {0x1002, 0x6938, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1051         {0x1002, 0x6939, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1052         /* fiji */
1053         {0x1002, 0x7300, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1054         {0x1002, 0x730F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1055         /* carrizo */
1056         {0x1002, 0x9870, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1057         {0x1002, 0x9874, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1058         {0x1002, 0x9875, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1059         {0x1002, 0x9876, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1060         {0x1002, 0x9877, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1061         /* stoney */
1062         {0x1002, 0x98E4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_STONEY|AMD_IS_APU},
1063         /* Polaris11 */
1064         {0x1002, 0x67E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1065         {0x1002, 0x67E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1066         {0x1002, 0x67E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1067         {0x1002, 0x67EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1068         {0x1002, 0x67EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1069         {0x1002, 0x67FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1070         {0x1002, 0x67E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1071         {0x1002, 0x67E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1072         {0x1002, 0x67E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1073         /* Polaris10 */
1074         {0x1002, 0x67C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1075         {0x1002, 0x67C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1076         {0x1002, 0x67C2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1077         {0x1002, 0x67C4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1078         {0x1002, 0x67C7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1079         {0x1002, 0x67D0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1080         {0x1002, 0x67DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1081         {0x1002, 0x67C8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1082         {0x1002, 0x67C9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1083         {0x1002, 0x67CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1084         {0x1002, 0x67CC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1085         {0x1002, 0x67CF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1086         {0x1002, 0x6FDF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1087         /* Polaris12 */
1088         {0x1002, 0x6980, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1089         {0x1002, 0x6981, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1090         {0x1002, 0x6985, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1091         {0x1002, 0x6986, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1092         {0x1002, 0x6987, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1093         {0x1002, 0x6995, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1094         {0x1002, 0x6997, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1095         {0x1002, 0x699F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1096         /* VEGAM */
1097         {0x1002, 0x694C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1098         {0x1002, 0x694E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1099         {0x1002, 0x694F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1100         /* Vega 10 */
1101         {0x1002, 0x6860, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1102         {0x1002, 0x6861, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1103         {0x1002, 0x6862, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1104         {0x1002, 0x6863, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1105         {0x1002, 0x6864, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1106         {0x1002, 0x6867, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1107         {0x1002, 0x6868, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1108         {0x1002, 0x6869, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1109         {0x1002, 0x686a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1110         {0x1002, 0x686b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1111         {0x1002, 0x686c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1112         {0x1002, 0x686d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1113         {0x1002, 0x686e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1114         {0x1002, 0x686f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1115         {0x1002, 0x687f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1116         /* Vega 12 */
1117         {0x1002, 0x69A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1118         {0x1002, 0x69A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1119         {0x1002, 0x69A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1120         {0x1002, 0x69A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1121         {0x1002, 0x69AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1122         /* Vega 20 */
1123         {0x1002, 0x66A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1124         {0x1002, 0x66A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1125         {0x1002, 0x66A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1126         {0x1002, 0x66A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1127         {0x1002, 0x66A4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1128         {0x1002, 0x66A7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1129         {0x1002, 0x66AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1130         /* Raven */
1131         {0x1002, 0x15dd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
1132         {0x1002, 0x15d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
1133         /* Arcturus */
1134         {0x1002, 0x738C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1135         {0x1002, 0x7388, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1136         {0x1002, 0x738E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1137         {0x1002, 0x7390, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1138         /* Navi10 */
1139         {0x1002, 0x7310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1140         {0x1002, 0x7312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1141         {0x1002, 0x7318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1142         {0x1002, 0x7319, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1143         {0x1002, 0x731A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1144         {0x1002, 0x731B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1145         {0x1002, 0x731E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1146         {0x1002, 0x731F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1147         /* Navi14 */
1148         {0x1002, 0x7340, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1149         {0x1002, 0x7341, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1150         {0x1002, 0x7347, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1151         {0x1002, 0x734F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1152
1153         /* Renoir */
1154         {0x1002, 0x1636, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1155         {0x1002, 0x1638, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1156         {0x1002, 0x164C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1157
1158         /* Navi12 */
1159         {0x1002, 0x7360, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
1160         {0x1002, 0x7362, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
1161
1162         /* Sienna_Cichlid */
1163         {0x1002, 0x73A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1164         {0x1002, 0x73A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1165         {0x1002, 0x73A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1166         {0x1002, 0x73A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1167         {0x1002, 0x73AB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1168         {0x1002, 0x73AE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1169         {0x1002, 0x73AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1170         {0x1002, 0x73BF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1171
1172         /* Van Gogh */
1173         {0x1002, 0x163F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VANGOGH|AMD_IS_APU},
1174
1175         /* Navy_Flounder */
1176         {0x1002, 0x73C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1177         {0x1002, 0x73C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1178         {0x1002, 0x73C3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1179         {0x1002, 0x73DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1180
1181         /* DIMGREY_CAVEFISH */
1182         {0x1002, 0x73E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1183         {0x1002, 0x73E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1184         {0x1002, 0x73E2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1185         {0x1002, 0x73FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1186
1187         /* Aldebaran */
1188         {0x1002, 0x7408, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN|AMD_EXP_HW_SUPPORT},
1189         {0x1002, 0x740C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN|AMD_EXP_HW_SUPPORT},
1190         {0x1002, 0x740F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN|AMD_EXP_HW_SUPPORT},
1191         {0x1002, 0x7410, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN|AMD_EXP_HW_SUPPORT},
1192
1193         {0, 0, 0}
1194 };
1195
1196 MODULE_DEVICE_TABLE(pci, pciidlist);
1197
1198 static const struct drm_driver amdgpu_kms_driver;
1199
1200 static int amdgpu_pci_probe(struct pci_dev *pdev,
1201                             const struct pci_device_id *ent)
1202 {
1203         struct drm_device *ddev;
1204         struct amdgpu_device *adev;
1205         unsigned long flags = ent->driver_data;
1206         int ret, retry = 0;
1207         bool supports_atomic = false;
1208
1209         if (!amdgpu_virtual_display &&
1210             amdgpu_device_asic_has_dc_support(flags & AMD_ASIC_MASK))
1211                 supports_atomic = true;
1212
1213         if ((flags & AMD_EXP_HW_SUPPORT) && !amdgpu_exp_hw_support) {
1214                 DRM_INFO("This hardware requires experimental hardware support.\n"
1215                          "See modparam exp_hw_support\n");
1216                 return -ENODEV;
1217         }
1218
1219         /* Due to hardware bugs, S/G Display on raven requires a 1:1 IOMMU mapping,
1220          * however, SME requires an indirect IOMMU mapping because the encryption
1221          * bit is beyond the DMA mask of the chip.
1222          */
1223         if (mem_encrypt_active() && ((flags & AMD_ASIC_MASK) == CHIP_RAVEN)) {
1224                 dev_info(&pdev->dev,
1225                          "SME is not compatible with RAVEN\n");
1226                 return -ENOTSUPP;
1227         }
1228
1229 #ifdef CONFIG_DRM_AMDGPU_SI
1230         if (!amdgpu_si_support) {
1231                 switch (flags & AMD_ASIC_MASK) {
1232                 case CHIP_TAHITI:
1233                 case CHIP_PITCAIRN:
1234                 case CHIP_VERDE:
1235                 case CHIP_OLAND:
1236                 case CHIP_HAINAN:
1237                         dev_info(&pdev->dev,
1238                                  "SI support provided by radeon.\n");
1239                         dev_info(&pdev->dev,
1240                                  "Use radeon.si_support=0 amdgpu.si_support=1 to override.\n"
1241                                 );
1242                         return -ENODEV;
1243                 }
1244         }
1245 #endif
1246 #ifdef CONFIG_DRM_AMDGPU_CIK
1247         if (!amdgpu_cik_support) {
1248                 switch (flags & AMD_ASIC_MASK) {
1249                 case CHIP_KAVERI:
1250                 case CHIP_BONAIRE:
1251                 case CHIP_HAWAII:
1252                 case CHIP_KABINI:
1253                 case CHIP_MULLINS:
1254                         dev_info(&pdev->dev,
1255                                  "CIK support provided by radeon.\n");
1256                         dev_info(&pdev->dev,
1257                                  "Use radeon.cik_support=0 amdgpu.cik_support=1 to override.\n"
1258                                 );
1259                         return -ENODEV;
1260                 }
1261         }
1262 #endif
1263
1264         /* Get rid of things like offb */
1265         ret = drm_aperture_remove_conflicting_pci_framebuffers(pdev, "amdgpudrmfb");
1266         if (ret)
1267                 return ret;
1268
1269         adev = devm_drm_dev_alloc(&pdev->dev, &amdgpu_kms_driver, typeof(*adev), ddev);
1270         if (IS_ERR(adev))
1271                 return PTR_ERR(adev);
1272
1273         adev->dev  = &pdev->dev;
1274         adev->pdev = pdev;
1275         ddev = adev_to_drm(adev);
1276
1277         if (!supports_atomic)
1278                 ddev->driver_features &= ~DRIVER_ATOMIC;
1279
1280         ret = pci_enable_device(pdev);
1281         if (ret)
1282                 return ret;
1283
1284         pci_set_drvdata(pdev, ddev);
1285
1286         ret = amdgpu_driver_load_kms(adev, ent->driver_data);
1287         if (ret)
1288                 goto err_pci;
1289
1290 retry_init:
1291         ret = drm_dev_register(ddev, ent->driver_data);
1292         if (ret == -EAGAIN && ++retry <= 3) {
1293                 DRM_INFO("retry init %d\n", retry);
1294                 /* Don't request EX mode too frequently which is attacking */
1295                 msleep(5000);
1296                 goto retry_init;
1297         } else if (ret) {
1298                 goto err_pci;
1299         }
1300
1301         ret = amdgpu_debugfs_init(adev);
1302         if (ret)
1303                 DRM_ERROR("Creating debugfs files failed (%d).\n", ret);
1304
1305         return 0;
1306
1307 err_pci:
1308         pci_disable_device(pdev);
1309         return ret;
1310 }
1311
1312 static void
1313 amdgpu_pci_remove(struct pci_dev *pdev)
1314 {
1315         struct drm_device *dev = pci_get_drvdata(pdev);
1316
1317         drm_dev_unplug(dev);
1318         amdgpu_driver_unload_kms(dev);
1319
1320         /*
1321          * Flush any in flight DMA operations from device.
1322          * Clear the Bus Master Enable bit and then wait on the PCIe Device
1323          * StatusTransactions Pending bit.
1324          */
1325         pci_disable_device(pdev);
1326         pci_wait_for_pending_transaction(pdev);
1327 }
1328
1329 static void
1330 amdgpu_pci_shutdown(struct pci_dev *pdev)
1331 {
1332         struct drm_device *dev = pci_get_drvdata(pdev);
1333         struct amdgpu_device *adev = drm_to_adev(dev);
1334
1335         if (amdgpu_ras_intr_triggered())
1336                 return;
1337
1338         /* if we are running in a VM, make sure the device
1339          * torn down properly on reboot/shutdown.
1340          * unfortunately we can't detect certain
1341          * hypervisors so just do this all the time.
1342          */
1343         if (!amdgpu_passthrough(adev))
1344                 adev->mp1_state = PP_MP1_STATE_UNLOAD;
1345         amdgpu_device_ip_suspend(adev);
1346         adev->mp1_state = PP_MP1_STATE_NONE;
1347 }
1348
1349 /**
1350  * amdgpu_drv_delayed_reset_work_handler - work handler for reset
1351  *
1352  * @work: work_struct.
1353  */
1354 static void amdgpu_drv_delayed_reset_work_handler(struct work_struct *work)
1355 {
1356         struct list_head device_list;
1357         struct amdgpu_device *adev;
1358         int i, r;
1359         struct amdgpu_reset_context reset_context;
1360
1361         memset(&reset_context, 0, sizeof(reset_context));
1362
1363         mutex_lock(&mgpu_info.mutex);
1364         if (mgpu_info.pending_reset == true) {
1365                 mutex_unlock(&mgpu_info.mutex);
1366                 return;
1367         }
1368         mgpu_info.pending_reset = true;
1369         mutex_unlock(&mgpu_info.mutex);
1370
1371         /* Use a common context, just need to make sure full reset is done */
1372         reset_context.method = AMD_RESET_METHOD_NONE;
1373         set_bit(AMDGPU_NEED_FULL_RESET, &reset_context.flags);
1374
1375         for (i = 0; i < mgpu_info.num_dgpu; i++) {
1376                 adev = mgpu_info.gpu_ins[i].adev;
1377                 reset_context.reset_req_dev = adev;
1378                 r = amdgpu_device_pre_asic_reset(adev, &reset_context);
1379                 if (r) {
1380                         dev_err(adev->dev, "GPU pre asic reset failed with err, %d for drm dev, %s ",
1381                                 r, adev_to_drm(adev)->unique);
1382                 }
1383                 if (!queue_work(system_unbound_wq, &adev->xgmi_reset_work))
1384                         r = -EALREADY;
1385         }
1386         for (i = 0; i < mgpu_info.num_dgpu; i++) {
1387                 adev = mgpu_info.gpu_ins[i].adev;
1388                 flush_work(&adev->xgmi_reset_work);
1389                 adev->gmc.xgmi.pending_reset = false;
1390         }
1391
1392         /* reset function will rebuild the xgmi hive info , clear it now */
1393         for (i = 0; i < mgpu_info.num_dgpu; i++)
1394                 amdgpu_xgmi_remove_device(mgpu_info.gpu_ins[i].adev);
1395
1396         INIT_LIST_HEAD(&device_list);
1397
1398         for (i = 0; i < mgpu_info.num_dgpu; i++)
1399                 list_add_tail(&mgpu_info.gpu_ins[i].adev->reset_list, &device_list);
1400
1401         /* unregister the GPU first, reset function will add them back */
1402         list_for_each_entry(adev, &device_list, reset_list)
1403                 amdgpu_unregister_gpu_instance(adev);
1404
1405         /* Use a common context, just need to make sure full reset is done */
1406         set_bit(AMDGPU_SKIP_HW_RESET, &reset_context.flags);
1407         r = amdgpu_do_asic_reset(&device_list, &reset_context);
1408
1409         if (r) {
1410                 DRM_ERROR("reinit gpus failure");
1411                 return;
1412         }
1413         for (i = 0; i < mgpu_info.num_dgpu; i++) {
1414                 adev = mgpu_info.gpu_ins[i].adev;
1415                 if (!adev->kfd.init_complete)
1416                         amdgpu_amdkfd_device_init(adev);
1417                 amdgpu_ttm_set_buffer_funcs_status(adev, true);
1418         }
1419         return;
1420 }
1421
1422 static int amdgpu_pmops_prepare(struct device *dev)
1423 {
1424         struct drm_device *drm_dev = dev_get_drvdata(dev);
1425
1426         /* Return a positive number here so
1427          * DPM_FLAG_SMART_SUSPEND works properly
1428          */
1429         if (amdgpu_device_supports_boco(drm_dev))
1430                 return pm_runtime_suspended(dev) &&
1431                         pm_suspend_via_firmware();
1432
1433         return 0;
1434 }
1435
1436 static void amdgpu_pmops_complete(struct device *dev)
1437 {
1438         /* nothing to do */
1439 }
1440
1441 static int amdgpu_pmops_suspend(struct device *dev)
1442 {
1443         struct drm_device *drm_dev = dev_get_drvdata(dev);
1444         struct amdgpu_device *adev = drm_to_adev(drm_dev);
1445         int r;
1446
1447         if (amdgpu_acpi_is_s0ix_supported(adev))
1448                 adev->in_s0ix = true;
1449         adev->in_s3 = true;
1450         r = amdgpu_device_suspend(drm_dev, true);
1451         adev->in_s3 = false;
1452
1453         return r;
1454 }
1455
1456 static int amdgpu_pmops_resume(struct device *dev)
1457 {
1458         struct drm_device *drm_dev = dev_get_drvdata(dev);
1459         struct amdgpu_device *adev = drm_to_adev(drm_dev);
1460         int r;
1461
1462         r = amdgpu_device_resume(drm_dev, true);
1463         if (amdgpu_acpi_is_s0ix_supported(adev))
1464                 adev->in_s0ix = false;
1465         return r;
1466 }
1467
1468 static int amdgpu_pmops_freeze(struct device *dev)
1469 {
1470         struct drm_device *drm_dev = dev_get_drvdata(dev);
1471         struct amdgpu_device *adev = drm_to_adev(drm_dev);
1472         int r;
1473
1474         adev->in_s4 = true;
1475         r = amdgpu_device_suspend(drm_dev, true);
1476         adev->in_s4 = false;
1477         if (r)
1478                 return r;
1479         return amdgpu_asic_reset(adev);
1480 }
1481
1482 static int amdgpu_pmops_thaw(struct device *dev)
1483 {
1484         struct drm_device *drm_dev = dev_get_drvdata(dev);
1485
1486         return amdgpu_device_resume(drm_dev, true);
1487 }
1488
1489 static int amdgpu_pmops_poweroff(struct device *dev)
1490 {
1491         struct drm_device *drm_dev = dev_get_drvdata(dev);
1492
1493         return amdgpu_device_suspend(drm_dev, true);
1494 }
1495
1496 static int amdgpu_pmops_restore(struct device *dev)
1497 {
1498         struct drm_device *drm_dev = dev_get_drvdata(dev);
1499
1500         return amdgpu_device_resume(drm_dev, true);
1501 }
1502
1503 static int amdgpu_pmops_runtime_suspend(struct device *dev)
1504 {
1505         struct pci_dev *pdev = to_pci_dev(dev);
1506         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1507         struct amdgpu_device *adev = drm_to_adev(drm_dev);
1508         int ret, i;
1509
1510         if (!adev->runpm) {
1511                 pm_runtime_forbid(dev);
1512                 return -EBUSY;
1513         }
1514
1515         /* wait for all rings to drain before suspending */
1516         for (i = 0; i < AMDGPU_MAX_RINGS; i++) {
1517                 struct amdgpu_ring *ring = adev->rings[i];
1518                 if (ring && ring->sched.ready) {
1519                         ret = amdgpu_fence_wait_empty(ring);
1520                         if (ret)
1521                                 return -EBUSY;
1522                 }
1523         }
1524
1525         adev->in_runpm = true;
1526         if (amdgpu_device_supports_px(drm_dev))
1527                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1528
1529         ret = amdgpu_device_suspend(drm_dev, false);
1530         if (ret) {
1531                 adev->in_runpm = false;
1532                 return ret;
1533         }
1534
1535         if (amdgpu_device_supports_px(drm_dev)) {
1536                 /* Only need to handle PCI state in the driver for ATPX
1537                  * PCI core handles it for _PR3.
1538                  */
1539                 amdgpu_device_cache_pci_state(pdev);
1540                 pci_disable_device(pdev);
1541                 pci_ignore_hotplug(pdev);
1542                 pci_set_power_state(pdev, PCI_D3cold);
1543                 drm_dev->switch_power_state = DRM_SWITCH_POWER_DYNAMIC_OFF;
1544         } else if (amdgpu_device_supports_baco(drm_dev)) {
1545                 amdgpu_device_baco_enter(drm_dev);
1546         }
1547
1548         return 0;
1549 }
1550
1551 static int amdgpu_pmops_runtime_resume(struct device *dev)
1552 {
1553         struct pci_dev *pdev = to_pci_dev(dev);
1554         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1555         struct amdgpu_device *adev = drm_to_adev(drm_dev);
1556         int ret;
1557
1558         if (!adev->runpm)
1559                 return -EINVAL;
1560
1561         /* Avoids registers access if device is physically gone */
1562         if (!pci_device_is_present(adev->pdev))
1563                 adev->no_hw_access = true;
1564
1565         if (amdgpu_device_supports_px(drm_dev)) {
1566                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1567
1568                 /* Only need to handle PCI state in the driver for ATPX
1569                  * PCI core handles it for _PR3.
1570                  */
1571                 pci_set_power_state(pdev, PCI_D0);
1572                 amdgpu_device_load_pci_state(pdev);
1573                 ret = pci_enable_device(pdev);
1574                 if (ret)
1575                         return ret;
1576                 pci_set_master(pdev);
1577         } else if (amdgpu_device_supports_boco(drm_dev)) {
1578                 /* Only need to handle PCI state in the driver for ATPX
1579                  * PCI core handles it for _PR3.
1580                  */
1581                 pci_set_master(pdev);
1582         } else if (amdgpu_device_supports_baco(drm_dev)) {
1583                 amdgpu_device_baco_exit(drm_dev);
1584         }
1585         ret = amdgpu_device_resume(drm_dev, false);
1586         if (ret)
1587                 return ret;
1588
1589         if (amdgpu_device_supports_px(drm_dev))
1590                 drm_dev->switch_power_state = DRM_SWITCH_POWER_ON;
1591         adev->in_runpm = false;
1592         return 0;
1593 }
1594
1595 static int amdgpu_pmops_runtime_idle(struct device *dev)
1596 {
1597         struct drm_device *drm_dev = dev_get_drvdata(dev);
1598         struct amdgpu_device *adev = drm_to_adev(drm_dev);
1599         /* we don't want the main rpm_idle to call suspend - we want to autosuspend */
1600         int ret = 1;
1601
1602         if (!adev->runpm) {
1603                 pm_runtime_forbid(dev);
1604                 return -EBUSY;
1605         }
1606
1607         if (amdgpu_device_has_dc_support(adev)) {
1608                 struct drm_crtc *crtc;
1609
1610                 drm_for_each_crtc(crtc, drm_dev) {
1611                         drm_modeset_lock(&crtc->mutex, NULL);
1612                         if (crtc->state->active)
1613                                 ret = -EBUSY;
1614                         drm_modeset_unlock(&crtc->mutex);
1615                         if (ret < 0)
1616                                 break;
1617                 }
1618
1619         } else {
1620                 struct drm_connector *list_connector;
1621                 struct drm_connector_list_iter iter;
1622
1623                 mutex_lock(&drm_dev->mode_config.mutex);
1624                 drm_modeset_lock(&drm_dev->mode_config.connection_mutex, NULL);
1625
1626                 drm_connector_list_iter_begin(drm_dev, &iter);
1627                 drm_for_each_connector_iter(list_connector, &iter) {
1628                         if (list_connector->dpms ==  DRM_MODE_DPMS_ON) {
1629                                 ret = -EBUSY;
1630                                 break;
1631                         }
1632                 }
1633
1634                 drm_connector_list_iter_end(&iter);
1635
1636                 drm_modeset_unlock(&drm_dev->mode_config.connection_mutex);
1637                 mutex_unlock(&drm_dev->mode_config.mutex);
1638         }
1639
1640         if (ret == -EBUSY)
1641                 DRM_DEBUG_DRIVER("failing to power off - crtc active\n");
1642
1643         pm_runtime_mark_last_busy(dev);
1644         pm_runtime_autosuspend(dev);
1645         return ret;
1646 }
1647
1648 long amdgpu_drm_ioctl(struct file *filp,
1649                       unsigned int cmd, unsigned long arg)
1650 {
1651         struct drm_file *file_priv = filp->private_data;
1652         struct drm_device *dev;
1653         long ret;
1654         dev = file_priv->minor->dev;
1655         ret = pm_runtime_get_sync(dev->dev);
1656         if (ret < 0)
1657                 goto out;
1658
1659         ret = drm_ioctl(filp, cmd, arg);
1660
1661         pm_runtime_mark_last_busy(dev->dev);
1662 out:
1663         pm_runtime_put_autosuspend(dev->dev);
1664         return ret;
1665 }
1666
1667 static const struct dev_pm_ops amdgpu_pm_ops = {
1668         .prepare = amdgpu_pmops_prepare,
1669         .complete = amdgpu_pmops_complete,
1670         .suspend = amdgpu_pmops_suspend,
1671         .resume = amdgpu_pmops_resume,
1672         .freeze = amdgpu_pmops_freeze,
1673         .thaw = amdgpu_pmops_thaw,
1674         .poweroff = amdgpu_pmops_poweroff,
1675         .restore = amdgpu_pmops_restore,
1676         .runtime_suspend = amdgpu_pmops_runtime_suspend,
1677         .runtime_resume = amdgpu_pmops_runtime_resume,
1678         .runtime_idle = amdgpu_pmops_runtime_idle,
1679 };
1680
1681 static int amdgpu_flush(struct file *f, fl_owner_t id)
1682 {
1683         struct drm_file *file_priv = f->private_data;
1684         struct amdgpu_fpriv *fpriv = file_priv->driver_priv;
1685         long timeout = MAX_WAIT_SCHED_ENTITY_Q_EMPTY;
1686
1687         timeout = amdgpu_ctx_mgr_entity_flush(&fpriv->ctx_mgr, timeout);
1688         timeout = amdgpu_vm_wait_idle(&fpriv->vm, timeout);
1689
1690         return timeout >= 0 ? 0 : timeout;
1691 }
1692
1693 static const struct file_operations amdgpu_driver_kms_fops = {
1694         .owner = THIS_MODULE,
1695         .open = drm_open,
1696         .flush = amdgpu_flush,
1697         .release = drm_release,
1698         .unlocked_ioctl = amdgpu_drm_ioctl,
1699         .mmap = drm_gem_mmap,
1700         .poll = drm_poll,
1701         .read = drm_read,
1702 #ifdef CONFIG_COMPAT
1703         .compat_ioctl = amdgpu_kms_compat_ioctl,
1704 #endif
1705 #ifdef CONFIG_PROC_FS
1706         .show_fdinfo = amdgpu_show_fdinfo
1707 #endif
1708 };
1709
1710 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv)
1711 {
1712         struct drm_file *file;
1713
1714         if (!filp)
1715                 return -EINVAL;
1716
1717         if (filp->f_op != &amdgpu_driver_kms_fops) {
1718                 return -EINVAL;
1719         }
1720
1721         file = filp->private_data;
1722         *fpriv = file->driver_priv;
1723         return 0;
1724 }
1725
1726 const struct drm_ioctl_desc amdgpu_ioctls_kms[] = {
1727         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_CREATE, amdgpu_gem_create_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1728         DRM_IOCTL_DEF_DRV(AMDGPU_CTX, amdgpu_ctx_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1729         DRM_IOCTL_DEF_DRV(AMDGPU_VM, amdgpu_vm_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1730         DRM_IOCTL_DEF_DRV(AMDGPU_SCHED, amdgpu_sched_ioctl, DRM_MASTER),
1731         DRM_IOCTL_DEF_DRV(AMDGPU_BO_LIST, amdgpu_bo_list_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1732         DRM_IOCTL_DEF_DRV(AMDGPU_FENCE_TO_HANDLE, amdgpu_cs_fence_to_handle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1733         /* KMS */
1734         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_MMAP, amdgpu_gem_mmap_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1735         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_WAIT_IDLE, amdgpu_gem_wait_idle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1736         DRM_IOCTL_DEF_DRV(AMDGPU_CS, amdgpu_cs_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1737         DRM_IOCTL_DEF_DRV(AMDGPU_INFO, amdgpu_info_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1738         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_CS, amdgpu_cs_wait_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1739         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_FENCES, amdgpu_cs_wait_fences_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1740         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_METADATA, amdgpu_gem_metadata_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1741         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_VA, amdgpu_gem_va_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1742         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_OP, amdgpu_gem_op_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1743         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_USERPTR, amdgpu_gem_userptr_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1744 };
1745
1746 static const struct drm_driver amdgpu_kms_driver = {
1747         .driver_features =
1748             DRIVER_ATOMIC |
1749             DRIVER_GEM |
1750             DRIVER_RENDER | DRIVER_MODESET | DRIVER_SYNCOBJ |
1751             DRIVER_SYNCOBJ_TIMELINE,
1752         .open = amdgpu_driver_open_kms,
1753         .postclose = amdgpu_driver_postclose_kms,
1754         .lastclose = amdgpu_driver_lastclose_kms,
1755         .irq_handler = amdgpu_irq_handler,
1756         .ioctls = amdgpu_ioctls_kms,
1757         .num_ioctls = ARRAY_SIZE(amdgpu_ioctls_kms),
1758         .dumb_create = amdgpu_mode_dumb_create,
1759         .dumb_map_offset = amdgpu_mode_dumb_mmap,
1760         .fops = &amdgpu_driver_kms_fops,
1761         .release = &amdgpu_driver_release_kms,
1762
1763         .prime_handle_to_fd = drm_gem_prime_handle_to_fd,
1764         .prime_fd_to_handle = drm_gem_prime_fd_to_handle,
1765         .gem_prime_import = amdgpu_gem_prime_import,
1766         .gem_prime_mmap = drm_gem_prime_mmap,
1767
1768         .name = DRIVER_NAME,
1769         .desc = DRIVER_DESC,
1770         .date = DRIVER_DATE,
1771         .major = KMS_DRIVER_MAJOR,
1772         .minor = KMS_DRIVER_MINOR,
1773         .patchlevel = KMS_DRIVER_PATCHLEVEL,
1774 };
1775
1776 static struct pci_error_handlers amdgpu_pci_err_handler = {
1777         .error_detected = amdgpu_pci_error_detected,
1778         .mmio_enabled   = amdgpu_pci_mmio_enabled,
1779         .slot_reset     = amdgpu_pci_slot_reset,
1780         .resume         = amdgpu_pci_resume,
1781 };
1782
1783 extern const struct attribute_group amdgpu_vram_mgr_attr_group;
1784 extern const struct attribute_group amdgpu_gtt_mgr_attr_group;
1785 extern const struct attribute_group amdgpu_vbios_version_attr_group;
1786
1787 static const struct attribute_group *amdgpu_sysfs_groups[] = {
1788         &amdgpu_vram_mgr_attr_group,
1789         &amdgpu_gtt_mgr_attr_group,
1790         &amdgpu_vbios_version_attr_group,
1791         NULL,
1792 };
1793
1794
1795 static struct pci_driver amdgpu_kms_pci_driver = {
1796         .name = DRIVER_NAME,
1797         .id_table = pciidlist,
1798         .probe = amdgpu_pci_probe,
1799         .remove = amdgpu_pci_remove,
1800         .shutdown = amdgpu_pci_shutdown,
1801         .driver.pm = &amdgpu_pm_ops,
1802         .err_handler = &amdgpu_pci_err_handler,
1803         .dev_groups = amdgpu_sysfs_groups,
1804 };
1805
1806 static int __init amdgpu_init(void)
1807 {
1808         int r;
1809
1810         if (vgacon_text_force()) {
1811                 DRM_ERROR("VGACON disables amdgpu kernel modesetting.\n");
1812                 return -EINVAL;
1813         }
1814
1815         r = amdgpu_sync_init();
1816         if (r)
1817                 goto error_sync;
1818
1819         r = amdgpu_fence_slab_init();
1820         if (r)
1821                 goto error_fence;
1822
1823         DRM_INFO("amdgpu kernel modesetting enabled.\n");
1824         amdgpu_register_atpx_handler();
1825         amdgpu_acpi_detect();
1826
1827         /* Ignore KFD init failures. Normal when CONFIG_HSA_AMD is not set. */
1828         amdgpu_amdkfd_init();
1829
1830         /* let modprobe override vga console setting */
1831         return pci_register_driver(&amdgpu_kms_pci_driver);
1832
1833 error_fence:
1834         amdgpu_sync_fini();
1835
1836 error_sync:
1837         return r;
1838 }
1839
1840 static void __exit amdgpu_exit(void)
1841 {
1842         amdgpu_amdkfd_fini();
1843         pci_unregister_driver(&amdgpu_kms_pci_driver);
1844         amdgpu_unregister_atpx_handler();
1845         amdgpu_sync_fini();
1846         amdgpu_fence_slab_fini();
1847         mmu_notifier_synchronize();
1848 }
1849
1850 module_init(amdgpu_init);
1851 module_exit(amdgpu_exit);
1852
1853 MODULE_AUTHOR(DRIVER_AUTHOR);
1854 MODULE_DESCRIPTION(DRIVER_DESC);
1855 MODULE_LICENSE("GPL and additional rights");