tools/arch/x86/include/asm/msr-index.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 #ifndef _ASM_X86_MSR_INDEX_H
   3 #define _ASM_X86_MSR_INDEX_H
   4
   5 #include <linux/bits.h>
   6
   7 /* CPU model specific register (MSR) numbers. */
   8
   9 /* x86-64 specific MSRs */
  10 #define MSR_EFER                0xc0000080 /* extended feature register */
  11 #define MSR_STAR                0xc0000081 /* legacy mode SYSCALL target */
  12 #define MSR_LSTAR               0xc0000082 /* long mode SYSCALL target */
  13 #define MSR_CSTAR               0xc0000083 /* compat mode SYSCALL target */
  14 #define MSR_SYSCALL_MASK        0xc0000084 /* EFLAGS mask for syscall */
  15 #define MSR_FS_BASE             0xc0000100 /* 64bit FS base */
  16 #define MSR_GS_BASE             0xc0000101 /* 64bit GS base */
  17 #define MSR_KERNEL_GS_BASE      0xc0000102 /* SwapGS GS shadow */
  18 #define MSR_TSC_AUX             0xc0000103 /* Auxiliary TSC */
  19
  20 /* EFER bits: */
  21 #define _EFER_SCE               0  /* SYSCALL/SYSRET */
  22 #define _EFER_LME               8  /* Long mode enable */
  23 #define _EFER_LMA               10 /* Long mode active (read-only) */
  24 #define _EFER_NX                11 /* No execute enable */
  25 #define _EFER_SVME              12 /* Enable virtualization */
  26 #define _EFER_LMSLE             13 /* Long Mode Segment Limit Enable */
  27 #define _EFER_FFXSR             14 /* Enable Fast FXSAVE/FXRSTOR */
  28 #define _EFER_AUTOIBRS          21 /* Enable Automatic IBRS */
  29
  30 #define EFER_SCE                (1<<_EFER_SCE)
  31 #define EFER_LME                (1<<_EFER_LME)
  32 #define EFER_LMA                (1<<_EFER_LMA)
  33 #define EFER_NX                 (1<<_EFER_NX)
  34 #define EFER_SVME               (1<<_EFER_SVME)
  35 #define EFER_LMSLE              (1<<_EFER_LMSLE)
  36 #define EFER_FFXSR              (1<<_EFER_FFXSR)
  37 #define EFER_AUTOIBRS           (1<<_EFER_AUTOIBRS)
  38
  39 /*
  40  * Architectural memory types that are common to MTRRs, PAT, VMX MSRs, etc.
  41  * Most MSRs support/allow only a subset of memory types, but the values
  42  * themselves are common across all relevant MSRs.
  43  */
  44 #define X86_MEMTYPE_UC          0ull    /* Uncacheable, a.k.a. Strong Uncacheable */
  45 #define X86_MEMTYPE_WC          1ull    /* Write Combining */
  46 /* RESERVED                     2 */
  47 /* RESERVED                     3 */
  48 #define X86_MEMTYPE_WT          4ull    /* Write Through */
  49 #define X86_MEMTYPE_WP          5ull    /* Write Protected */
  50 #define X86_MEMTYPE_WB          6ull    /* Write Back */
  51 #define X86_MEMTYPE_UC_MINUS    7ull    /* Weak Uncacheabled (PAT only) */
  52
  53 /* FRED MSRs */
  54 #define MSR_IA32_FRED_RSP0      0x1cc                   /* Level 0 stack pointer */
  55 #define MSR_IA32_FRED_RSP1      0x1cd                   /* Level 1 stack pointer */
  56 #define MSR_IA32_FRED_RSP2      0x1ce                   /* Level 2 stack pointer */
  57 #define MSR_IA32_FRED_RSP3      0x1cf                   /* Level 3 stack pointer */
  58 #define MSR_IA32_FRED_STKLVLS   0x1d0                   /* Exception stack levels */
  59 #define MSR_IA32_FRED_SSP0      MSR_IA32_PL0_SSP        /* Level 0 shadow stack pointer */
  60 #define MSR_IA32_FRED_SSP1      0x1d1                   /* Level 1 shadow stack pointer */
  61 #define MSR_IA32_FRED_SSP2      0x1d2                   /* Level 2 shadow stack pointer */
  62 #define MSR_IA32_FRED_SSP3      0x1d3                   /* Level 3 shadow stack pointer */
  63 #define MSR_IA32_FRED_CONFIG    0x1d4                   /* Entrypoint and interrupt stack level */
  64
  65 /* Intel MSRs. Some also available on other CPUs */
  66 #define MSR_TEST_CTRL                           0x00000033
  67 #define MSR_TEST_CTRL_SPLIT_LOCK_DETECT_BIT     29
  68 #define MSR_TEST_CTRL_SPLIT_LOCK_DETECT         BIT(MSR_TEST_CTRL_SPLIT_LOCK_DETECT_BIT)
  69
  70 #define MSR_IA32_SPEC_CTRL              0x00000048 /* Speculation Control */
  71 #define SPEC_CTRL_IBRS                  BIT(0)     /* Indirect Branch Restricted Speculation */
  72 #define SPEC_CTRL_STIBP_SHIFT           1          /* Single Thread Indirect Branch Predictor (STIBP) bit */
  73 #define SPEC_CTRL_STIBP                 BIT(SPEC_CTRL_STIBP_SHIFT)      /* STIBP mask */
  74 #define SPEC_CTRL_SSBD_SHIFT            2          /* Speculative Store Bypass Disable bit */
  75 #define SPEC_CTRL_SSBD                  BIT(SPEC_CTRL_SSBD_SHIFT)       /* Speculative Store Bypass Disable */
  76 #define SPEC_CTRL_RRSBA_DIS_S_SHIFT     6          /* Disable RRSBA behavior */
  77 #define SPEC_CTRL_RRSBA_DIS_S           BIT(SPEC_CTRL_RRSBA_DIS_S_SHIFT)
  78 #define SPEC_CTRL_BHI_DIS_S_SHIFT       10         /* Disable Branch History Injection behavior */
  79 #define SPEC_CTRL_BHI_DIS_S             BIT(SPEC_CTRL_BHI_DIS_S_SHIFT)
  80
  81 /* A mask for bits which the kernel toggles when controlling mitigations */
  82 #define SPEC_CTRL_MITIGATIONS_MASK      (SPEC_CTRL_IBRS | SPEC_CTRL_STIBP | SPEC_CTRL_SSBD \
  83                                                         | SPEC_CTRL_RRSBA_DIS_S \
  84                                                         | SPEC_CTRL_BHI_DIS_S)
  85
  86 #define MSR_IA32_PRED_CMD               0x00000049 /* Prediction Command */
  87 #define PRED_CMD_IBPB                   BIT(0)     /* Indirect Branch Prediction Barrier */
  88 #define PRED_CMD_SBPB                   BIT(7)     /* Selective Branch Prediction Barrier */
  89
  90 #define MSR_PPIN_CTL                    0x0000004e
  91 #define MSR_PPIN                        0x0000004f
  92
  93 #define MSR_IA32_PERFCTR0               0x000000c1
  94 #define MSR_IA32_PERFCTR1               0x000000c2
  95 #define MSR_FSB_FREQ                    0x000000cd
  96 #define MSR_PLATFORM_INFO               0x000000ce
  97 #define MSR_PLATFORM_INFO_CPUID_FAULT_BIT       31
  98 #define MSR_PLATFORM_INFO_CPUID_FAULT           BIT_ULL(MSR_PLATFORM_INFO_CPUID_FAULT_BIT)
  99
 100 #define MSR_IA32_UMWAIT_CONTROL                 0xe1
 101 #define MSR_IA32_UMWAIT_CONTROL_C02_DISABLE     BIT(0)
 102 #define MSR_IA32_UMWAIT_CONTROL_RESERVED        BIT(1)
 103 /*
 104  * The time field is bit[31:2], but representing a 32bit value with
 105  * bit[1:0] zero.
 106  */
 107 #define MSR_IA32_UMWAIT_CONTROL_TIME_MASK       (~0x03U)
 108
 109 /* Abbreviated from Intel SDM name IA32_CORE_CAPABILITIES */
 110 #define MSR_IA32_CORE_CAPS                        0x000000cf
 111 #define MSR_IA32_CORE_CAPS_INTEGRITY_CAPS_BIT     2
 112 #define MSR_IA32_CORE_CAPS_INTEGRITY_CAPS         BIT(MSR_IA32_CORE_CAPS_INTEGRITY_CAPS_BIT)
 113 #define MSR_IA32_CORE_CAPS_SPLIT_LOCK_DETECT_BIT  5
 114 #define MSR_IA32_CORE_CAPS_SPLIT_LOCK_DETECT      BIT(MSR_IA32_CORE_CAPS_SPLIT_LOCK_DETECT_BIT)
 115
 116 #define MSR_PKG_CST_CONFIG_CONTROL      0x000000e2
 117 #define NHM_C3_AUTO_DEMOTE              (1UL << 25)
 118 #define NHM_C1_AUTO_DEMOTE              (1UL << 26)
 119 #define ATM_LNC_C6_AUTO_DEMOTE          (1UL << 25)
 120 #define SNB_C3_AUTO_UNDEMOTE            (1UL << 27)
 121 #define SNB_C1_AUTO_UNDEMOTE            (1UL << 28)
 122
 123 #define MSR_MTRRcap                     0x000000fe
 124
 125 #define MSR_IA32_ARCH_CAPABILITIES      0x0000010a
 126 #define ARCH_CAP_RDCL_NO                BIT(0)  /* Not susceptible to Meltdown */
 127 #define ARCH_CAP_IBRS_ALL               BIT(1)  /* Enhanced IBRS support */
 128 #define ARCH_CAP_RSBA                   BIT(2)  /* RET may use alternative branch predictors */
 129 #define ARCH_CAP_SKIP_VMENTRY_L1DFLUSH  BIT(3)  /* Skip L1D flush on vmentry */
 130 #define ARCH_CAP_SSB_NO                 BIT(4)  /*
 131                                                  * Not susceptible to Speculative Store Bypass
 132                                                  * attack, so no Speculative Store Bypass
 133                                                  * control required.
 134                                                  */
 135 #define ARCH_CAP_MDS_NO                 BIT(5)   /*
 136                                                   * Not susceptible to
 137                                                   * Microarchitectural Data
 138                                                   * Sampling (MDS) vulnerabilities.
 139                                                   */
 140 #define ARCH_CAP_PSCHANGE_MC_NO         BIT(6)   /*
 141                                                   * The processor is not susceptible to a
 142                                                   * machine check error due to modifying the
 143                                                   * code page size along with either the
 144                                                   * physical address or cache type
 145                                                   * without TLB invalidation.
 146                                                   */
 147 #define ARCH_CAP_TSX_CTRL_MSR           BIT(7)  /* MSR for TSX control is available. */
 148 #define ARCH_CAP_TAA_NO                 BIT(8)  /*
 149                                                  * Not susceptible to
 150                                                  * TSX Async Abort (TAA) vulnerabilities.
 151                                                  */
 152 #define ARCH_CAP_SBDR_SSDP_NO           BIT(13) /*
 153                                                  * Not susceptible to SBDR and SSDP
 154                                                  * variants of Processor MMIO stale data
 155                                                  * vulnerabilities.
 156                                                  */
 157 #define ARCH_CAP_FBSDP_NO               BIT(14) /*
 158                                                  * Not susceptible to FBSDP variant of
 159                                                  * Processor MMIO stale data
 160                                                  * vulnerabilities.
 161                                                  */
 162 #define ARCH_CAP_PSDP_NO                BIT(15) /*
 163                                                  * Not susceptible to PSDP variant of
 164                                                  * Processor MMIO stale data
 165                                                  * vulnerabilities.
 166                                                  */
 167 #define ARCH_CAP_FB_CLEAR               BIT(17) /*
 168                                                  * VERW clears CPU fill buffer
 169                                                  * even on MDS_NO CPUs.
 170                                                  */
 171 #define ARCH_CAP_FB_CLEAR_CTRL          BIT(18) /*
 172                                                  * MSR_IA32_MCU_OPT_CTRL[FB_CLEAR_DIS]
 173                                                  * bit available to control VERW
 174                                                  * behavior.
 175                                                  */
 176 #define ARCH_CAP_RRSBA                  BIT(19) /*
 177                                                  * Indicates RET may use predictors
 178                                                  * other than the RSB. With eIBRS
 179                                                  * enabled predictions in kernel mode
 180                                                  * are restricted to targets in
 181                                                  * kernel.
 182                                                  */
 183 #define ARCH_CAP_BHI_NO                 BIT(20) /*
 184                                                  * CPU is not affected by Branch
 185                                                  * History Injection.
 186                                                  */
 187 #define ARCH_CAP_XAPIC_DISABLE          BIT(21) /*
 188                                                  * IA32_XAPIC_DISABLE_STATUS MSR
 189                                                  * supported
 190                                                  */
 191 #define ARCH_CAP_PBRSB_NO               BIT(24) /*
 192                                                  * Not susceptible to Post-Barrier
 193                                                  * Return Stack Buffer Predictions.
 194                                                  */
 195 #define ARCH_CAP_GDS_CTRL               BIT(25) /*
 196                                                  * CPU is vulnerable to Gather
 197                                                  * Data Sampling (GDS) and
 198                                                  * has controls for mitigation.
 199                                                  */
 200 #define ARCH_CAP_GDS_NO                 BIT(26) /*
 201                                                  * CPU is not vulnerable to Gather
 202                                                  * Data Sampling (GDS).
 203                                                  */
 204 #define ARCH_CAP_RFDS_NO                BIT(27) /*
 205                                                  * Not susceptible to Register
 206                                                  * File Data Sampling.
 207                                                  */
 208 #define ARCH_CAP_RFDS_CLEAR             BIT(28) /*
 209                                                  * VERW clears CPU Register
 210                                                  * File.
 211                                                  */
 212
 213 #define MSR_IA32_FLUSH_CMD              0x0000010b
 214 #define L1D_FLUSH                       BIT(0)  /*
 215                                                  * Writeback and invalidate the
 216                                                  * L1 data cache.
 217                                                  */
 218
 219 #define MSR_IA32_BBL_CR_CTL             0x00000119
 220 #define MSR_IA32_BBL_CR_CTL3            0x0000011e
 221
 222 #define MSR_IA32_TSX_CTRL               0x00000122
 223 #define TSX_CTRL_RTM_DISABLE            BIT(0)  /* Disable RTM feature */
 224 #define TSX_CTRL_CPUID_CLEAR            BIT(1)  /* Disable TSX enumeration */
 225
 226 #define MSR_IA32_MCU_OPT_CTRL           0x00000123
 227 #define RNGDS_MITG_DIS                  BIT(0)  /* SRBDS support */
 228 #define RTM_ALLOW                       BIT(1)  /* TSX development mode */
 229 #define FB_CLEAR_DIS                    BIT(3)  /* CPU Fill buffer clear disable */
 230 #define GDS_MITG_DIS                    BIT(4)  /* Disable GDS mitigation */
 231 #define GDS_MITG_LOCKED                 BIT(5)  /* GDS mitigation locked */
 232
 233 #define MSR_IA32_SYSENTER_CS            0x00000174
 234 #define MSR_IA32_SYSENTER_ESP           0x00000175
 235 #define MSR_IA32_SYSENTER_EIP           0x00000176
 236
 237 #define MSR_IA32_MCG_CAP                0x00000179
 238 #define MSR_IA32_MCG_STATUS             0x0000017a
 239 #define MSR_IA32_MCG_CTL                0x0000017b
 240 #define MSR_ERROR_CONTROL               0x0000017f
 241 #define MSR_IA32_MCG_EXT_CTL            0x000004d0
 242
 243 #define MSR_OFFCORE_RSP_0               0x000001a6
 244 #define MSR_OFFCORE_RSP_1               0x000001a7
 245 #define MSR_TURBO_RATIO_LIMIT           0x000001ad
 246 #define MSR_TURBO_RATIO_LIMIT1          0x000001ae
 247 #define MSR_TURBO_RATIO_LIMIT2          0x000001af
 248
 249 #define MSR_SNOOP_RSP_0                 0x00001328
 250 #define MSR_SNOOP_RSP_1                 0x00001329
 251
 252 #define MSR_LBR_SELECT                  0x000001c8
 253 #define MSR_LBR_TOS                     0x000001c9
 254
 255 #define MSR_IA32_POWER_CTL              0x000001fc
 256 #define MSR_IA32_POWER_CTL_BIT_EE       19
 257
 258 /* Abbreviated from Intel SDM name IA32_INTEGRITY_CAPABILITIES */
 259 #define MSR_INTEGRITY_CAPS                      0x000002d9
 260 #define MSR_INTEGRITY_CAPS_ARRAY_BIST_BIT      2
 261 #define MSR_INTEGRITY_CAPS_ARRAY_BIST          BIT(MSR_INTEGRITY_CAPS_ARRAY_BIST_BIT)
 262 #define MSR_INTEGRITY_CAPS_PERIODIC_BIST_BIT    4
 263 #define MSR_INTEGRITY_CAPS_PERIODIC_BIST        BIT(MSR_INTEGRITY_CAPS_PERIODIC_BIST_BIT)
 264 #define MSR_INTEGRITY_CAPS_SBAF_BIT             8
 265 #define MSR_INTEGRITY_CAPS_SBAF                 BIT(MSR_INTEGRITY_CAPS_SBAF_BIT)
 266 #define MSR_INTEGRITY_CAPS_SAF_GEN_MASK GENMASK_ULL(10, 9)
 267
 268 #define MSR_LBR_NHM_FROM                0x00000680
 269 #define MSR_LBR_NHM_TO                  0x000006c0
 270 #define MSR_LBR_CORE_FROM               0x00000040
 271 #define MSR_LBR_CORE_TO                 0x00000060
 272
 273 #define MSR_LBR_INFO_0                  0x00000dc0 /* ... 0xddf for _31 */
 274 #define LBR_INFO_MISPRED                BIT_ULL(63)
 275 #define LBR_INFO_IN_TX                  BIT_ULL(62)
 276 #define LBR_INFO_ABORT                  BIT_ULL(61)
 277 #define LBR_INFO_CYC_CNT_VALID          BIT_ULL(60)
 278 #define LBR_INFO_CYCLES                 0xffff
 279 #define LBR_INFO_BR_TYPE_OFFSET         56
 280 #define LBR_INFO_BR_TYPE                (0xfull << LBR_INFO_BR_TYPE_OFFSET)
 281 #define LBR_INFO_BR_CNTR_OFFSET         32
 282 #define LBR_INFO_BR_CNTR_NUM            4
 283 #define LBR_INFO_BR_CNTR_BITS           2
 284 #define LBR_INFO_BR_CNTR_MASK           GENMASK_ULL(LBR_INFO_BR_CNTR_BITS - 1, 0)
 285 #define LBR_INFO_BR_CNTR_FULL_MASK      GENMASK_ULL(LBR_INFO_BR_CNTR_NUM * LBR_INFO_BR_CNTR_BITS - 1, 0)
 286
 287 #define MSR_ARCH_LBR_CTL                0x000014ce
 288 #define ARCH_LBR_CTL_LBREN              BIT(0)
 289 #define ARCH_LBR_CTL_CPL_OFFSET         1
 290 #define ARCH_LBR_CTL_CPL                (0x3ull << ARCH_LBR_CTL_CPL_OFFSET)
 291 #define ARCH_LBR_CTL_STACK_OFFSET       3
 292 #define ARCH_LBR_CTL_STACK              (0x1ull << ARCH_LBR_CTL_STACK_OFFSET)
 293 #define ARCH_LBR_CTL_FILTER_OFFSET      16
 294 #define ARCH_LBR_CTL_FILTER             (0x7full << ARCH_LBR_CTL_FILTER_OFFSET)
 295 #define MSR_ARCH_LBR_DEPTH              0x000014cf
 296 #define MSR_ARCH_LBR_FROM_0             0x00001500
 297 #define MSR_ARCH_LBR_TO_0               0x00001600
 298 #define MSR_ARCH_LBR_INFO_0             0x00001200
 299
 300 #define MSR_IA32_PEBS_ENABLE            0x000003f1
 301 #define MSR_PEBS_DATA_CFG               0x000003f2
 302 #define MSR_IA32_DS_AREA                0x00000600
 303 #define MSR_IA32_PERF_CAPABILITIES      0x00000345
 304 #define PERF_CAP_METRICS_IDX            15
 305 #define PERF_CAP_PT_IDX                 16
 306
 307 #define MSR_PEBS_LD_LAT_THRESHOLD       0x000003f6
 308 #define PERF_CAP_PEBS_TRAP             BIT_ULL(6)
 309 #define PERF_CAP_ARCH_REG              BIT_ULL(7)
 310 #define PERF_CAP_PEBS_FORMAT           0xf00
 311 #define PERF_CAP_PEBS_BASELINE         BIT_ULL(14)
 312 #define PERF_CAP_PEBS_MASK      (PERF_CAP_PEBS_TRAP | PERF_CAP_ARCH_REG | \
 313                                  PERF_CAP_PEBS_FORMAT | PERF_CAP_PEBS_BASELINE)
 314
 315 #define MSR_IA32_RTIT_CTL               0x00000570
 316 #define RTIT_CTL_TRACEEN                BIT(0)
 317 #define RTIT_CTL_CYCLEACC               BIT(1)
 318 #define RTIT_CTL_OS                     BIT(2)
 319 #define RTIT_CTL_USR                    BIT(3)
 320 #define RTIT_CTL_PWR_EVT_EN             BIT(4)
 321 #define RTIT_CTL_FUP_ON_PTW             BIT(5)
 322 #define RTIT_CTL_FABRIC_EN              BIT(6)
 323 #define RTIT_CTL_CR3EN                  BIT(7)
 324 #define RTIT_CTL_TOPA                   BIT(8)
 325 #define RTIT_CTL_MTC_EN                 BIT(9)
 326 #define RTIT_CTL_TSC_EN                 BIT(10)
 327 #define RTIT_CTL_DISRETC                BIT(11)
 328 #define RTIT_CTL_PTW_EN                 BIT(12)
 329 #define RTIT_CTL_BRANCH_EN              BIT(13)
 330 #define RTIT_CTL_EVENT_EN               BIT(31)
 331 #define RTIT_CTL_NOTNT                  BIT_ULL(55)
 332 #define RTIT_CTL_MTC_RANGE_OFFSET       14
 333 #define RTIT_CTL_MTC_RANGE              (0x0full << RTIT_CTL_MTC_RANGE_OFFSET)
 334 #define RTIT_CTL_CYC_THRESH_OFFSET      19
 335 #define RTIT_CTL_CYC_THRESH             (0x0full << RTIT_CTL_CYC_THRESH_OFFSET)
 336 #define RTIT_CTL_PSB_FREQ_OFFSET        24
 337 #define RTIT_CTL_PSB_FREQ               (0x0full << RTIT_CTL_PSB_FREQ_OFFSET)
 338 #define RTIT_CTL_ADDR0_OFFSET           32
 339 #define RTIT_CTL_ADDR0                  (0x0full << RTIT_CTL_ADDR0_OFFSET)
 340 #define RTIT_CTL_ADDR1_OFFSET           36
 341 #define RTIT_CTL_ADDR1                  (0x0full << RTIT_CTL_ADDR1_OFFSET)
 342 #define RTIT_CTL_ADDR2_OFFSET           40
 343 #define RTIT_CTL_ADDR2                  (0x0full << RTIT_CTL_ADDR2_OFFSET)
 344 #define RTIT_CTL_ADDR3_OFFSET           44
 345 #define RTIT_CTL_ADDR3                  (0x0full << RTIT_CTL_ADDR3_OFFSET)
 346 #define MSR_IA32_RTIT_STATUS            0x00000571
 347 #define RTIT_STATUS_FILTEREN            BIT(0)
 348 #define RTIT_STATUS_CONTEXTEN           BIT(1)
 349 #define RTIT_STATUS_TRIGGEREN           BIT(2)
 350 #define RTIT_STATUS_BUFFOVF             BIT(3)
 351 #define RTIT_STATUS_ERROR               BIT(4)
 352 #define RTIT_STATUS_STOPPED             BIT(5)
 353 #define RTIT_STATUS_BYTECNT_OFFSET      32
 354 #define RTIT_STATUS_BYTECNT             (0x1ffffull << RTIT_STATUS_BYTECNT_OFFSET)
 355 #define MSR_IA32_RTIT_ADDR0_A           0x00000580
 356 #define MSR_IA32_RTIT_ADDR0_B           0x00000581
 357 #define MSR_IA32_RTIT_ADDR1_A           0x00000582
 358 #define MSR_IA32_RTIT_ADDR1_B           0x00000583
 359 #define MSR_IA32_RTIT_ADDR2_A           0x00000584
 360 #define MSR_IA32_RTIT_ADDR2_B           0x00000585
 361 #define MSR_IA32_RTIT_ADDR3_A           0x00000586
 362 #define MSR_IA32_RTIT_ADDR3_B           0x00000587
 363 #define MSR_IA32_RTIT_CR3_MATCH         0x00000572
 364 #define MSR_IA32_RTIT_OUTPUT_BASE       0x00000560
 365 #define MSR_IA32_RTIT_OUTPUT_MASK       0x00000561
 366
 367 #define MSR_MTRRfix64K_00000            0x00000250
 368 #define MSR_MTRRfix16K_80000            0x00000258
 369 #define MSR_MTRRfix16K_A0000            0x00000259
 370 #define MSR_MTRRfix4K_C0000             0x00000268
 371 #define MSR_MTRRfix4K_C8000             0x00000269
 372 #define MSR_MTRRfix4K_D0000             0x0000026a
 373 #define MSR_MTRRfix4K_D8000             0x0000026b
 374 #define MSR_MTRRfix4K_E0000             0x0000026c
 375 #define MSR_MTRRfix4K_E8000             0x0000026d
 376 #define MSR_MTRRfix4K_F0000             0x0000026e
 377 #define MSR_MTRRfix4K_F8000             0x0000026f
 378 #define MSR_MTRRdefType                 0x000002ff
 379
 380 #define MSR_IA32_CR_PAT                 0x00000277
 381
 382 #define PAT_VALUE(p0, p1, p2, p3, p4, p5, p6, p7)                       \
 383         ((X86_MEMTYPE_ ## p0)      | (X86_MEMTYPE_ ## p1 << 8)  |       \
 384         (X86_MEMTYPE_ ## p2 << 16) | (X86_MEMTYPE_ ## p3 << 24) |       \
 385         (X86_MEMTYPE_ ## p4 << 32) | (X86_MEMTYPE_ ## p5 << 40) |       \
 386         (X86_MEMTYPE_ ## p6 << 48) | (X86_MEMTYPE_ ## p7 << 56))
 387
 388 #define MSR_IA32_DEBUGCTLMSR            0x000001d9
 389 #define MSR_IA32_LASTBRANCHFROMIP       0x000001db
 390 #define MSR_IA32_LASTBRANCHTOIP         0x000001dc
 391 #define MSR_IA32_LASTINTFROMIP          0x000001dd
 392 #define MSR_IA32_LASTINTTOIP            0x000001de
 393
 394 #define MSR_IA32_PASID                  0x00000d93
 395 #define MSR_IA32_PASID_VALID            BIT_ULL(31)
 396
 397 /* DEBUGCTLMSR bits (others vary by model): */
 398 #define DEBUGCTLMSR_LBR                 (1UL <<  0) /* last branch recording */
 399 #define DEBUGCTLMSR_BTF_SHIFT           1
 400 #define DEBUGCTLMSR_BTF                 (1UL <<  1) /* single-step on branches */
 401 #define DEBUGCTLMSR_BUS_LOCK_DETECT     (1UL <<  2)
 402 #define DEBUGCTLMSR_TR                  (1UL <<  6)
 403 #define DEBUGCTLMSR_BTS                 (1UL <<  7)
 404 #define DEBUGCTLMSR_BTINT               (1UL <<  8)
 405 #define DEBUGCTLMSR_BTS_OFF_OS          (1UL <<  9)
 406 #define DEBUGCTLMSR_BTS_OFF_USR         (1UL << 10)
 407 #define DEBUGCTLMSR_FREEZE_LBRS_ON_PMI  (1UL << 11)
 408 #define DEBUGCTLMSR_FREEZE_PERFMON_ON_PMI       (1UL << 12)
 409 #define DEBUGCTLMSR_FREEZE_IN_SMM_BIT   14
 410 #define DEBUGCTLMSR_FREEZE_IN_SMM       (1UL << DEBUGCTLMSR_FREEZE_IN_SMM_BIT)
 411
 412 #define MSR_PEBS_FRONTEND               0x000003f7
 413
 414 #define MSR_IA32_MC0_CTL                0x00000400
 415 #define MSR_IA32_MC0_STATUS             0x00000401
 416 #define MSR_IA32_MC0_ADDR               0x00000402
 417 #define MSR_IA32_MC0_MISC               0x00000403
 418
 419 /* C-state Residency Counters */
 420 #define MSR_PKG_C3_RESIDENCY            0x000003f8
 421 #define MSR_PKG_C6_RESIDENCY            0x000003f9
 422 #define MSR_ATOM_PKG_C6_RESIDENCY       0x000003fa
 423 #define MSR_PKG_C7_RESIDENCY            0x000003fa
 424 #define MSR_CORE_C3_RESIDENCY           0x000003fc
 425 #define MSR_CORE_C6_RESIDENCY           0x000003fd
 426 #define MSR_CORE_C7_RESIDENCY           0x000003fe
 427 #define MSR_KNL_CORE_C6_RESIDENCY       0x000003ff
 428 #define MSR_PKG_C2_RESIDENCY            0x0000060d
 429 #define MSR_PKG_C8_RESIDENCY            0x00000630
 430 #define MSR_PKG_C9_RESIDENCY            0x00000631
 431 #define MSR_PKG_C10_RESIDENCY           0x00000632
 432
 433 /* Interrupt Response Limit */
 434 #define MSR_PKGC3_IRTL                  0x0000060a
 435 #define MSR_PKGC6_IRTL                  0x0000060b
 436 #define MSR_PKGC7_IRTL                  0x0000060c
 437 #define MSR_PKGC8_IRTL                  0x00000633
 438 #define MSR_PKGC9_IRTL                  0x00000634
 439 #define MSR_PKGC10_IRTL                 0x00000635
 440
 441 /* Run Time Average Power Limiting (RAPL) Interface */
 442
 443 #define MSR_VR_CURRENT_CONFIG   0x00000601
 444 #define MSR_RAPL_POWER_UNIT             0x00000606
 445
 446 #define MSR_PKG_POWER_LIMIT             0x00000610
 447 #define MSR_PKG_ENERGY_STATUS           0x00000611
 448 #define MSR_PKG_PERF_STATUS             0x00000613
 449 #define MSR_PKG_POWER_INFO              0x00000614
 450
 451 #define MSR_DRAM_POWER_LIMIT            0x00000618
 452 #define MSR_DRAM_ENERGY_STATUS          0x00000619
 453 #define MSR_DRAM_PERF_STATUS            0x0000061b
 454 #define MSR_DRAM_POWER_INFO             0x0000061c
 455
 456 #define MSR_PP0_POWER_LIMIT             0x00000638
 457 #define MSR_PP0_ENERGY_STATUS           0x00000639
 458 #define MSR_PP0_POLICY                  0x0000063a
 459 #define MSR_PP0_PERF_STATUS             0x0000063b
 460
 461 #define MSR_PP1_POWER_LIMIT             0x00000640
 462 #define MSR_PP1_ENERGY_STATUS           0x00000641
 463 #define MSR_PP1_POLICY                  0x00000642
 464
 465 #define MSR_AMD_RAPL_POWER_UNIT         0xc0010299
 466 #define MSR_AMD_CORE_ENERGY_STATUS              0xc001029a
 467 #define MSR_AMD_PKG_ENERGY_STATUS       0xc001029b
 468
 469 /* Config TDP MSRs */
 470 #define MSR_CONFIG_TDP_NOMINAL          0x00000648
 471 #define MSR_CONFIG_TDP_LEVEL_1          0x00000649
 472 #define MSR_CONFIG_TDP_LEVEL_2          0x0000064A
 473 #define MSR_CONFIG_TDP_CONTROL          0x0000064B
 474 #define MSR_TURBO_ACTIVATION_RATIO      0x0000064C
 475
 476 #define MSR_PLATFORM_ENERGY_STATUS      0x0000064D
 477 #define MSR_SECONDARY_TURBO_RATIO_LIMIT 0x00000650
 478
 479 #define MSR_PKG_WEIGHTED_CORE_C0_RES    0x00000658
 480 #define MSR_PKG_ANY_CORE_C0_RES         0x00000659
 481 #define MSR_PKG_ANY_GFXE_C0_RES         0x0000065A
 482 #define MSR_PKG_BOTH_CORE_GFXE_C0_RES   0x0000065B
 483
 484 #define MSR_CORE_C1_RES                 0x00000660
 485 #define MSR_MODULE_C6_RES_MS            0x00000664
 486
 487 #define MSR_CC6_DEMOTION_POLICY_CONFIG  0x00000668
 488 #define MSR_MC6_DEMOTION_POLICY_CONFIG  0x00000669
 489
 490 #define MSR_ATOM_CORE_RATIOS            0x0000066a
 491 #define MSR_ATOM_CORE_VIDS              0x0000066b
 492 #define MSR_ATOM_CORE_TURBO_RATIOS      0x0000066c
 493 #define MSR_ATOM_CORE_TURBO_VIDS        0x0000066d
 494
 495 #define MSR_CORE_PERF_LIMIT_REASONS     0x00000690
 496 #define MSR_GFX_PERF_LIMIT_REASONS      0x000006B0
 497 #define MSR_RING_PERF_LIMIT_REASONS     0x000006B1
 498
 499 /* Control-flow Enforcement Technology MSRs */
 500 #define MSR_IA32_U_CET                  0x000006a0 /* user mode cet */
 501 #define MSR_IA32_S_CET                  0x000006a2 /* kernel mode cet */
 502 #define CET_SHSTK_EN                    BIT_ULL(0)
 503 #define CET_WRSS_EN                     BIT_ULL(1)
 504 #define CET_ENDBR_EN                    BIT_ULL(2)
 505 #define CET_LEG_IW_EN                   BIT_ULL(3)
 506 #define CET_NO_TRACK_EN                 BIT_ULL(4)
 507 #define CET_SUPPRESS_DISABLE            BIT_ULL(5)
 508 #define CET_RESERVED                    (BIT_ULL(6) | BIT_ULL(7) | BIT_ULL(8) | BIT_ULL(9))
 509 #define CET_SUPPRESS                    BIT_ULL(10)
 510 #define CET_WAIT_ENDBR                  BIT_ULL(11)
 511
 512 #define MSR_IA32_PL0_SSP                0x000006a4 /* ring-0 shadow stack pointer */
 513 #define MSR_IA32_PL1_SSP                0x000006a5 /* ring-1 shadow stack pointer */
 514 #define MSR_IA32_PL2_SSP                0x000006a6 /* ring-2 shadow stack pointer */
 515 #define MSR_IA32_PL3_SSP                0x000006a7 /* ring-3 shadow stack pointer */
 516 #define MSR_IA32_INT_SSP_TAB            0x000006a8 /* exception shadow stack table */
 517
 518 /* Hardware P state interface */
 519 #define MSR_PPERF                       0x0000064e
 520 #define MSR_PERF_LIMIT_REASONS          0x0000064f
 521 #define MSR_PM_ENABLE                   0x00000770
 522 #define MSR_HWP_CAPABILITIES            0x00000771
 523 #define MSR_HWP_REQUEST_PKG             0x00000772
 524 #define MSR_HWP_INTERRUPT               0x00000773
 525 #define MSR_HWP_REQUEST                 0x00000774
 526 #define MSR_HWP_STATUS                  0x00000777
 527
 528 /* CPUID.6.EAX */
 529 #define HWP_BASE_BIT                    (1<<7)
 530 #define HWP_NOTIFICATIONS_BIT           (1<<8)
 531 #define HWP_ACTIVITY_WINDOW_BIT         (1<<9)
 532 #define HWP_ENERGY_PERF_PREFERENCE_BIT  (1<<10)
 533 #define HWP_PACKAGE_LEVEL_REQUEST_BIT   (1<<11)
 534
 535 /* IA32_HWP_CAPABILITIES */
 536 #define HWP_HIGHEST_PERF(x)             (((x) >> 0) & 0xff)
 537 #define HWP_GUARANTEED_PERF(x)          (((x) >> 8) & 0xff)
 538 #define HWP_MOSTEFFICIENT_PERF(x)       (((x) >> 16) & 0xff)
 539 #define HWP_LOWEST_PERF(x)              (((x) >> 24) & 0xff)
 540
 541 /* IA32_HWP_REQUEST */
 542 #define HWP_MIN_PERF(x)                 (x & 0xff)
 543 #define HWP_MAX_PERF(x)                 ((x & 0xff) << 8)
 544 #define HWP_DESIRED_PERF(x)             ((x & 0xff) << 16)
 545 #define HWP_ENERGY_PERF_PREFERENCE(x)   (((unsigned long long) x & 0xff) << 24)
 546 #define HWP_EPP_PERFORMANCE             0x00
 547 #define HWP_EPP_BALANCE_PERFORMANCE     0x80
 548 #define HWP_EPP_BALANCE_POWERSAVE       0xC0
 549 #define HWP_EPP_POWERSAVE               0xFF
 550 #define HWP_ACTIVITY_WINDOW(x)          ((unsigned long long)(x & 0xff3) << 32)
 551 #define HWP_PACKAGE_CONTROL(x)          ((unsigned long long)(x & 0x1) << 42)
 552
 553 /* IA32_HWP_STATUS */
 554 #define HWP_GUARANTEED_CHANGE(x)        (x & 0x1)
 555 #define HWP_EXCURSION_TO_MINIMUM(x)     (x & 0x4)
 556
 557 /* IA32_HWP_INTERRUPT */
 558 #define HWP_CHANGE_TO_GUARANTEED_INT(x) (x & 0x1)
 559 #define HWP_EXCURSION_TO_MINIMUM_INT(x) (x & 0x2)
 560
 561 #define MSR_AMD64_MC0_MASK              0xc0010044
 562
 563 #define MSR_IA32_MCx_CTL(x)             (MSR_IA32_MC0_CTL + 4*(x))
 564 #define MSR_IA32_MCx_STATUS(x)          (MSR_IA32_MC0_STATUS + 4*(x))
 565 #define MSR_IA32_MCx_ADDR(x)            (MSR_IA32_MC0_ADDR + 4*(x))
 566 #define MSR_IA32_MCx_MISC(x)            (MSR_IA32_MC0_MISC + 4*(x))
 567
 568 #define MSR_AMD64_MCx_MASK(x)           (MSR_AMD64_MC0_MASK + (x))
 569
 570 /* These are consecutive and not in the normal 4er MCE bank block */
 571 #define MSR_IA32_MC0_CTL2               0x00000280
 572 #define MSR_IA32_MCx_CTL2(x)            (MSR_IA32_MC0_CTL2 + (x))
 573
 574 #define MSR_P6_PERFCTR0                 0x000000c1
 575 #define MSR_P6_PERFCTR1                 0x000000c2
 576 #define MSR_P6_EVNTSEL0                 0x00000186
 577 #define MSR_P6_EVNTSEL1                 0x00000187
 578
 579 #define MSR_KNC_PERFCTR0               0x00000020
 580 #define MSR_KNC_PERFCTR1               0x00000021
 581 #define MSR_KNC_EVNTSEL0               0x00000028
 582 #define MSR_KNC_EVNTSEL1               0x00000029
 583
 584 /* Alternative perfctr range with full access. */
 585 #define MSR_IA32_PMC0                   0x000004c1
 586
 587 /* Auto-reload via MSR instead of DS area */
 588 #define MSR_RELOAD_PMC0                 0x000014c1
 589 #define MSR_RELOAD_FIXED_CTR0           0x00001309
 590
 591 /* V6 PMON MSR range */
 592 #define MSR_IA32_PMC_V6_GP0_CTR         0x1900
 593 #define MSR_IA32_PMC_V6_GP0_CFG_A       0x1901
 594 #define MSR_IA32_PMC_V6_FX0_CTR         0x1980
 595 #define MSR_IA32_PMC_V6_STEP            4
 596
 597 /* KeyID partitioning between MKTME and TDX */
 598 #define MSR_IA32_MKTME_KEYID_PARTITIONING       0x00000087
 599
 600 /*
 601  * AMD64 MSRs. Not complete. See the architecture manual for a more
 602  * complete list.
 603  */
 604 #define MSR_AMD64_PATCH_LEVEL           0x0000008b
 605 #define MSR_AMD64_TSC_RATIO             0xc0000104
 606 #define MSR_AMD64_NB_CFG                0xc001001f
 607 #define MSR_AMD64_PATCH_LOADER          0xc0010020
 608 #define MSR_AMD_PERF_CTL                0xc0010062
 609 #define MSR_AMD_PERF_STATUS             0xc0010063
 610 #define MSR_AMD_PSTATE_DEF_BASE         0xc0010064
 611 #define MSR_AMD64_OSVW_ID_LENGTH        0xc0010140
 612 #define MSR_AMD64_OSVW_STATUS           0xc0010141
 613 #define MSR_AMD_PPIN_CTL                0xc00102f0
 614 #define MSR_AMD_PPIN                    0xc00102f1
 615 #define MSR_AMD64_CPUID_FN_1            0xc0011004
 616 #define MSR_AMD64_LS_CFG                0xc0011020
 617 #define MSR_AMD64_DC_CFG                0xc0011022
 618 #define MSR_AMD64_TW_CFG                0xc0011023
 619
 620 #define MSR_AMD64_DE_CFG                0xc0011029
 621 #define MSR_AMD64_DE_CFG_LFENCE_SERIALIZE_BIT    1
 622 #define MSR_AMD64_DE_CFG_LFENCE_SERIALIZE       BIT_ULL(MSR_AMD64_DE_CFG_LFENCE_SERIALIZE_BIT)
 623 #define MSR_AMD64_DE_CFG_ZEN2_FP_BACKUP_FIX_BIT 9
 624
 625 #define MSR_AMD64_BU_CFG2               0xc001102a
 626 #define MSR_AMD64_IBSFETCHCTL           0xc0011030
 627 #define MSR_AMD64_IBSFETCHLINAD         0xc0011031
 628 #define MSR_AMD64_IBSFETCHPHYSAD        0xc0011032
 629 #define MSR_AMD64_IBSFETCH_REG_COUNT    3
 630 #define MSR_AMD64_IBSFETCH_REG_MASK     ((1UL<<MSR_AMD64_IBSFETCH_REG_COUNT)-1)
 631 #define MSR_AMD64_IBSOPCTL              0xc0011033
 632 #define MSR_AMD64_IBSOPRIP              0xc0011034
 633 #define MSR_AMD64_IBSOPDATA             0xc0011035
 634 #define MSR_AMD64_IBSOPDATA2            0xc0011036
 635 #define MSR_AMD64_IBSOPDATA3            0xc0011037
 636 #define MSR_AMD64_IBSDCLINAD            0xc0011038
 637 #define MSR_AMD64_IBSDCPHYSAD           0xc0011039
 638 #define MSR_AMD64_IBSOP_REG_COUNT       7
 639 #define MSR_AMD64_IBSOP_REG_MASK        ((1UL<<MSR_AMD64_IBSOP_REG_COUNT)-1)
 640 #define MSR_AMD64_IBSCTL                0xc001103a
 641 #define MSR_AMD64_IBSBRTARGET           0xc001103b
 642 #define MSR_AMD64_ICIBSEXTDCTL          0xc001103c
 643 #define MSR_AMD64_IBSOPDATA4            0xc001103d
 644 #define MSR_AMD64_IBS_REG_COUNT_MAX     8 /* includes MSR_AMD64_IBSBRTARGET */
 645 #define MSR_AMD64_SVM_AVIC_DOORBELL     0xc001011b
 646 #define MSR_AMD64_VM_PAGE_FLUSH         0xc001011e
 647 #define MSR_AMD64_SEV_ES_GHCB           0xc0010130
 648 #define MSR_AMD64_SEV                   0xc0010131
 649 #define MSR_AMD64_SEV_ENABLED_BIT       0
 650 #define MSR_AMD64_SEV_ENABLED           BIT_ULL(MSR_AMD64_SEV_ENABLED_BIT)
 651 #define MSR_AMD64_SEV_ES_ENABLED_BIT    1
 652 #define MSR_AMD64_SEV_ES_ENABLED        BIT_ULL(MSR_AMD64_SEV_ES_ENABLED_BIT)
 653 #define MSR_AMD64_SEV_SNP_ENABLED_BIT   2
 654 #define MSR_AMD64_SEV_SNP_ENABLED       BIT_ULL(MSR_AMD64_SEV_SNP_ENABLED_BIT)
 655 #define MSR_AMD64_SNP_VTOM_BIT          3
 656 #define MSR_AMD64_SNP_VTOM              BIT_ULL(MSR_AMD64_SNP_VTOM_BIT)
 657 #define MSR_AMD64_SNP_REFLECT_VC_BIT    4
 658 #define MSR_AMD64_SNP_REFLECT_VC        BIT_ULL(MSR_AMD64_SNP_REFLECT_VC_BIT)
 659 #define MSR_AMD64_SNP_RESTRICTED_INJ_BIT 5
 660 #define MSR_AMD64_SNP_RESTRICTED_INJ    BIT_ULL(MSR_AMD64_SNP_RESTRICTED_INJ_BIT)
 661 #define MSR_AMD64_SNP_ALT_INJ_BIT       6
 662 #define MSR_AMD64_SNP_ALT_INJ           BIT_ULL(MSR_AMD64_SNP_ALT_INJ_BIT)
 663 #define MSR_AMD64_SNP_DEBUG_SWAP_BIT    7
 664 #define MSR_AMD64_SNP_DEBUG_SWAP        BIT_ULL(MSR_AMD64_SNP_DEBUG_SWAP_BIT)
 665 #define MSR_AMD64_SNP_PREVENT_HOST_IBS_BIT 8
 666 #define MSR_AMD64_SNP_PREVENT_HOST_IBS  BIT_ULL(MSR_AMD64_SNP_PREVENT_HOST_IBS_BIT)
 667 #define MSR_AMD64_SNP_BTB_ISOLATION_BIT 9
 668 #define MSR_AMD64_SNP_BTB_ISOLATION     BIT_ULL(MSR_AMD64_SNP_BTB_ISOLATION_BIT)
 669 #define MSR_AMD64_SNP_VMPL_SSS_BIT      10
 670 #define MSR_AMD64_SNP_VMPL_SSS          BIT_ULL(MSR_AMD64_SNP_VMPL_SSS_BIT)
 671 #define MSR_AMD64_SNP_SECURE_TSC_BIT    11
 672 #define MSR_AMD64_SNP_SECURE_TSC        BIT_ULL(MSR_AMD64_SNP_SECURE_TSC_BIT)
 673 #define MSR_AMD64_SNP_VMGEXIT_PARAM_BIT 12
 674 #define MSR_AMD64_SNP_VMGEXIT_PARAM     BIT_ULL(MSR_AMD64_SNP_VMGEXIT_PARAM_BIT)
 675 #define MSR_AMD64_SNP_RESERVED_BIT13    BIT_ULL(13)
 676 #define MSR_AMD64_SNP_IBS_VIRT_BIT      14
 677 #define MSR_AMD64_SNP_IBS_VIRT          BIT_ULL(MSR_AMD64_SNP_IBS_VIRT_BIT)
 678 #define MSR_AMD64_SNP_RESERVED_BIT15    BIT_ULL(15)
 679 #define MSR_AMD64_SNP_VMSA_REG_PROT_BIT 16
 680 #define MSR_AMD64_SNP_VMSA_REG_PROT     BIT_ULL(MSR_AMD64_SNP_VMSA_REG_PROT_BIT)
 681 #define MSR_AMD64_SNP_SMT_PROT_BIT      17
 682 #define MSR_AMD64_SNP_SMT_PROT          BIT_ULL(MSR_AMD64_SNP_SMT_PROT_BIT)
 683 #define MSR_AMD64_SNP_RESV_BIT          18
 684 #define MSR_AMD64_SNP_RESERVED_MASK     GENMASK_ULL(63, MSR_AMD64_SNP_RESV_BIT)
 685
 686 #define MSR_AMD64_VIRT_SPEC_CTRL        0xc001011f
 687
 688 #define MSR_AMD64_RMP_BASE              0xc0010132
 689 #define MSR_AMD64_RMP_END               0xc0010133
 690
 691 #define MSR_SVSM_CAA                    0xc001f000
 692
 693 /* AMD Collaborative Processor Performance Control MSRs */
 694 #define MSR_AMD_CPPC_CAP1               0xc00102b0
 695 #define MSR_AMD_CPPC_ENABLE             0xc00102b1
 696 #define MSR_AMD_CPPC_CAP2               0xc00102b2
 697 #define MSR_AMD_CPPC_REQ                0xc00102b3
 698 #define MSR_AMD_CPPC_STATUS             0xc00102b4
 699
 700 #define AMD_CPPC_LOWEST_PERF(x)         (((x) >> 0) & 0xff)
 701 #define AMD_CPPC_LOWNONLIN_PERF(x)      (((x) >> 8) & 0xff)
 702 #define AMD_CPPC_NOMINAL_PERF(x)        (((x) >> 16) & 0xff)
 703 #define AMD_CPPC_HIGHEST_PERF(x)        (((x) >> 24) & 0xff)
 704
 705 #define AMD_CPPC_MAX_PERF(x)            (((x) & 0xff) << 0)
 706 #define AMD_CPPC_MIN_PERF(x)            (((x) & 0xff) << 8)
 707 #define AMD_CPPC_DES_PERF(x)            (((x) & 0xff) << 16)
 708 #define AMD_CPPC_ENERGY_PERF_PREF(x)    (((x) & 0xff) << 24)
 709
 710 /* AMD Performance Counter Global Status and Control MSRs */
 711 #define MSR_AMD64_PERF_CNTR_GLOBAL_STATUS       0xc0000300
 712 #define MSR_AMD64_PERF_CNTR_GLOBAL_CTL          0xc0000301
 713 #define MSR_AMD64_PERF_CNTR_GLOBAL_STATUS_CLR   0xc0000302
 714
 715 /* AMD Last Branch Record MSRs */
 716 #define MSR_AMD64_LBR_SELECT                    0xc000010e
 717
 718 /* Zen4 */
 719 #define MSR_ZEN4_BP_CFG                 0xc001102e
 720 #define MSR_ZEN4_BP_CFG_SHARED_BTB_FIX_BIT 5
 721
 722 /* Fam 19h MSRs */
 723 #define MSR_F19H_UMC_PERF_CTL           0xc0010800
 724 #define MSR_F19H_UMC_PERF_CTR           0xc0010801
 725
 726 /* Zen 2 */
 727 #define MSR_ZEN2_SPECTRAL_CHICKEN       0xc00110e3
 728 #define MSR_ZEN2_SPECTRAL_CHICKEN_BIT   BIT_ULL(1)
 729
 730 /* Fam 17h MSRs */
 731 #define MSR_F17H_IRPERF                 0xc00000e9
 732
 733 /* Fam 16h MSRs */
 734 #define MSR_F16H_L2I_PERF_CTL           0xc0010230
 735 #define MSR_F16H_L2I_PERF_CTR           0xc0010231
 736 #define MSR_F16H_DR1_ADDR_MASK          0xc0011019
 737 #define MSR_F16H_DR2_ADDR_MASK          0xc001101a
 738 #define MSR_F16H_DR3_ADDR_MASK          0xc001101b
 739 #define MSR_F16H_DR0_ADDR_MASK          0xc0011027
 740
 741 /* Fam 15h MSRs */
 742 #define MSR_F15H_CU_PWR_ACCUMULATOR     0xc001007a
 743 #define MSR_F15H_CU_MAX_PWR_ACCUMULATOR 0xc001007b
 744 #define MSR_F15H_PERF_CTL               0xc0010200
 745 #define MSR_F15H_PERF_CTL0              MSR_F15H_PERF_CTL
 746 #define MSR_F15H_PERF_CTL1              (MSR_F15H_PERF_CTL + 2)
 747 #define MSR_F15H_PERF_CTL2              (MSR_F15H_PERF_CTL + 4)
 748 #define MSR_F15H_PERF_CTL3              (MSR_F15H_PERF_CTL + 6)
 749 #define MSR_F15H_PERF_CTL4              (MSR_F15H_PERF_CTL + 8)
 750 #define MSR_F15H_PERF_CTL5              (MSR_F15H_PERF_CTL + 10)
 751
 752 #define MSR_F15H_PERF_CTR               0xc0010201
 753 #define MSR_F15H_PERF_CTR0              MSR_F15H_PERF_CTR
 754 #define MSR_F15H_PERF_CTR1              (MSR_F15H_PERF_CTR + 2)
 755 #define MSR_F15H_PERF_CTR2              (MSR_F15H_PERF_CTR + 4)
 756 #define MSR_F15H_PERF_CTR3              (MSR_F15H_PERF_CTR + 6)
 757 #define MSR_F15H_PERF_CTR4              (MSR_F15H_PERF_CTR + 8)
 758 #define MSR_F15H_PERF_CTR5              (MSR_F15H_PERF_CTR + 10)
 759
 760 #define MSR_F15H_NB_PERF_CTL            0xc0010240
 761 #define MSR_F15H_NB_PERF_CTR            0xc0010241
 762 #define MSR_F15H_PTSC                   0xc0010280
 763 #define MSR_F15H_IC_CFG                 0xc0011021
 764 #define MSR_F15H_EX_CFG                 0xc001102c
 765
 766 /* Fam 10h MSRs */
 767 #define MSR_FAM10H_MMIO_CONF_BASE       0xc0010058
 768 #define FAM10H_MMIO_CONF_ENABLE         (1<<0)
 769 #define FAM10H_MMIO_CONF_BUSRANGE_MASK  0xf
 770 #define FAM10H_MMIO_CONF_BUSRANGE_SHIFT 2
 771 #define FAM10H_MMIO_CONF_BASE_MASK      0xfffffffULL
 772 #define FAM10H_MMIO_CONF_BASE_SHIFT     20
 773 #define MSR_FAM10H_NODE_ID              0xc001100c
 774
 775 /* K8 MSRs */
 776 #define MSR_K8_TOP_MEM1                 0xc001001a
 777 #define MSR_K8_TOP_MEM2                 0xc001001d
 778 #define MSR_AMD64_SYSCFG                0xc0010010
 779 #define MSR_AMD64_SYSCFG_MEM_ENCRYPT_BIT 23
 780 #define MSR_AMD64_SYSCFG_MEM_ENCRYPT    BIT_ULL(MSR_AMD64_SYSCFG_MEM_ENCRYPT_BIT)
 781 #define MSR_AMD64_SYSCFG_SNP_EN_BIT     24
 782 #define MSR_AMD64_SYSCFG_SNP_EN         BIT_ULL(MSR_AMD64_SYSCFG_SNP_EN_BIT)
 783 #define MSR_AMD64_SYSCFG_SNP_VMPL_EN_BIT 25
 784 #define MSR_AMD64_SYSCFG_SNP_VMPL_EN    BIT_ULL(MSR_AMD64_SYSCFG_SNP_VMPL_EN_BIT)
 785 #define MSR_AMD64_SYSCFG_MFDM_BIT       19
 786 #define MSR_AMD64_SYSCFG_MFDM           BIT_ULL(MSR_AMD64_SYSCFG_MFDM_BIT)
 787
 788 #define MSR_K8_INT_PENDING_MSG          0xc0010055
 789 /* C1E active bits in int pending message */
 790 #define K8_INTP_C1E_ACTIVE_MASK         0x18000000
 791 #define MSR_K8_TSEG_ADDR                0xc0010112
 792 #define MSR_K8_TSEG_MASK                0xc0010113
 793 #define K8_MTRRFIXRANGE_DRAM_ENABLE     0x00040000 /* MtrrFixDramEn bit    */
 794 #define K8_MTRRFIXRANGE_DRAM_MODIFY     0x00080000 /* MtrrFixDramModEn bit */
 795 #define K8_MTRR_RDMEM_WRMEM_MASK        0x18181818 /* Mask: RdMem|WrMem    */
 796
 797 /* K7 MSRs */
 798 #define MSR_K7_EVNTSEL0                 0xc0010000
 799 #define MSR_K7_PERFCTR0                 0xc0010004
 800 #define MSR_K7_EVNTSEL1                 0xc0010001
 801 #define MSR_K7_PERFCTR1                 0xc0010005
 802 #define MSR_K7_EVNTSEL2                 0xc0010002
 803 #define MSR_K7_PERFCTR2                 0xc0010006
 804 #define MSR_K7_EVNTSEL3                 0xc0010003
 805 #define MSR_K7_PERFCTR3                 0xc0010007
 806 #define MSR_K7_CLK_CTL                  0xc001001b
 807 #define MSR_K7_HWCR                     0xc0010015
 808 #define MSR_K7_HWCR_SMMLOCK_BIT         0
 809 #define MSR_K7_HWCR_SMMLOCK             BIT_ULL(MSR_K7_HWCR_SMMLOCK_BIT)
 810 #define MSR_K7_HWCR_IRPERF_EN_BIT       30
 811 #define MSR_K7_HWCR_IRPERF_EN           BIT_ULL(MSR_K7_HWCR_IRPERF_EN_BIT)
 812 #define MSR_K7_FID_VID_CTL              0xc0010041
 813 #define MSR_K7_FID_VID_STATUS           0xc0010042
 814 #define MSR_K7_HWCR_CPB_DIS_BIT         25
 815 #define MSR_K7_HWCR_CPB_DIS             BIT_ULL(MSR_K7_HWCR_CPB_DIS_BIT)
 816
 817 /* K6 MSRs */
 818 #define MSR_K6_WHCR                     0xc0000082
 819 #define MSR_K6_UWCCR                    0xc0000085
 820 #define MSR_K6_EPMR                     0xc0000086
 821 #define MSR_K6_PSOR                     0xc0000087
 822 #define MSR_K6_PFIR                     0xc0000088
 823
 824 /* Centaur-Hauls/IDT defined MSRs. */
 825 #define MSR_IDT_FCR1                    0x00000107
 826 #define MSR_IDT_FCR2                    0x00000108
 827 #define MSR_IDT_FCR3                    0x00000109
 828 #define MSR_IDT_FCR4                    0x0000010a
 829
 830 #define MSR_IDT_MCR0                    0x00000110
 831 #define MSR_IDT_MCR1                    0x00000111
 832 #define MSR_IDT_MCR2                    0x00000112
 833 #define MSR_IDT_MCR3                    0x00000113
 834 #define MSR_IDT_MCR4                    0x00000114
 835 #define MSR_IDT_MCR5                    0x00000115
 836 #define MSR_IDT_MCR6                    0x00000116
 837 #define MSR_IDT_MCR7                    0x00000117
 838 #define MSR_IDT_MCR_CTRL                0x00000120
 839
 840 /* VIA Cyrix defined MSRs*/
 841 #define MSR_VIA_FCR                     0x00001107
 842 #define MSR_VIA_LONGHAUL                0x0000110a
 843 #define MSR_VIA_RNG                     0x0000110b
 844 #define MSR_VIA_BCR2                    0x00001147
 845
 846 /* Transmeta defined MSRs */
 847 #define MSR_TMTA_LONGRUN_CTRL           0x80868010
 848 #define MSR_TMTA_LONGRUN_FLAGS          0x80868011
 849 #define MSR_TMTA_LRTI_READOUT           0x80868018
 850 #define MSR_TMTA_LRTI_VOLT_MHZ          0x8086801a
 851
 852 /* Intel defined MSRs. */
 853 #define MSR_IA32_P5_MC_ADDR             0x00000000
 854 #define MSR_IA32_P5_MC_TYPE             0x00000001
 855 #define MSR_IA32_TSC                    0x00000010
 856 #define MSR_IA32_PLATFORM_ID            0x00000017
 857 #define MSR_IA32_EBL_CR_POWERON         0x0000002a
 858 #define MSR_EBC_FREQUENCY_ID            0x0000002c
 859 #define MSR_SMI_COUNT                   0x00000034
 860
 861 /* Referred to as IA32_FEATURE_CONTROL in Intel's SDM. */
 862 #define MSR_IA32_FEAT_CTL               0x0000003a
 863 #define FEAT_CTL_LOCKED                         BIT(0)
 864 #define FEAT_CTL_VMX_ENABLED_INSIDE_SMX         BIT(1)
 865 #define FEAT_CTL_VMX_ENABLED_OUTSIDE_SMX        BIT(2)
 866 #define FEAT_CTL_SGX_LC_ENABLED                 BIT(17)
 867 #define FEAT_CTL_SGX_ENABLED                    BIT(18)
 868 #define FEAT_CTL_LMCE_ENABLED                   BIT(20)
 869
 870 #define MSR_IA32_TSC_ADJUST             0x0000003b
 871 #define MSR_IA32_BNDCFGS                0x00000d90
 872
 873 #define MSR_IA32_BNDCFGS_RSVD           0x00000ffc
 874
 875 #define MSR_IA32_XFD                    0x000001c4
 876 #define MSR_IA32_XFD_ERR                0x000001c5
 877 #define MSR_IA32_XSS                    0x00000da0
 878
 879 #define MSR_IA32_APICBASE               0x0000001b
 880 #define MSR_IA32_APICBASE_BSP           (1<<8)
 881 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 882 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
 883
 884 #define MSR_IA32_UCODE_WRITE            0x00000079
 885 #define MSR_IA32_UCODE_REV              0x0000008b
 886
 887 /* Intel SGX Launch Enclave Public Key Hash MSRs */
 888 #define MSR_IA32_SGXLEPUBKEYHASH0       0x0000008C
 889 #define MSR_IA32_SGXLEPUBKEYHASH1       0x0000008D
 890 #define MSR_IA32_SGXLEPUBKEYHASH2       0x0000008E
 891 #define MSR_IA32_SGXLEPUBKEYHASH3       0x0000008F
 892
 893 #define MSR_IA32_SMM_MONITOR_CTL        0x0000009b
 894 #define MSR_IA32_SMBASE                 0x0000009e
 895
 896 #define MSR_IA32_PERF_STATUS            0x00000198
 897 #define MSR_IA32_PERF_CTL               0x00000199
 898 #define INTEL_PERF_CTL_MASK             0xffff
 899
 900 /* AMD Branch Sampling configuration */
 901 #define MSR_AMD_DBG_EXTN_CFG            0xc000010f
 902 #define MSR_AMD_SAMP_BR_FROM            0xc0010300
 903
 904 #define DBG_EXTN_CFG_LBRV2EN            BIT_ULL(6)
 905
 906 #define MSR_IA32_MPERF                  0x000000e7
 907 #define MSR_IA32_APERF                  0x000000e8
 908
 909 #define MSR_IA32_THERM_CONTROL          0x0000019a
 910 #define MSR_IA32_THERM_INTERRUPT        0x0000019b
 911
 912 #define THERM_INT_HIGH_ENABLE           (1 << 0)
 913 #define THERM_INT_LOW_ENABLE            (1 << 1)
 914 #define THERM_INT_PLN_ENABLE            (1 << 24)
 915
 916 #define MSR_IA32_THERM_STATUS           0x0000019c
 917
 918 #define THERM_STATUS_PROCHOT            (1 << 0)
 919 #define THERM_STATUS_POWER_LIMIT        (1 << 10)
 920
 921 #define MSR_THERM2_CTL                  0x0000019d
 922
 923 #define MSR_THERM2_CTL_TM_SELECT        (1ULL << 16)
 924
 925 #define MSR_IA32_MISC_ENABLE            0x000001a0
 926
 927 #define MSR_IA32_TEMPERATURE_TARGET     0x000001a2
 928
 929 #define MSR_MISC_FEATURE_CONTROL        0x000001a4
 930 #define MSR_MISC_PWR_MGMT               0x000001aa
 931
 932 #define MSR_IA32_ENERGY_PERF_BIAS       0x000001b0
 933 #define ENERGY_PERF_BIAS_PERFORMANCE            0
 934 #define ENERGY_PERF_BIAS_BALANCE_PERFORMANCE    4
 935 #define ENERGY_PERF_BIAS_NORMAL                 6
 936 #define ENERGY_PERF_BIAS_NORMAL_POWERSAVE       7
 937 #define ENERGY_PERF_BIAS_BALANCE_POWERSAVE      8
 938 #define ENERGY_PERF_BIAS_POWERSAVE              15
 939
 940 #define MSR_IA32_PACKAGE_THERM_STATUS           0x000001b1
 941
 942 #define PACKAGE_THERM_STATUS_PROCHOT            (1 << 0)
 943 #define PACKAGE_THERM_STATUS_POWER_LIMIT        (1 << 10)
 944 #define PACKAGE_THERM_STATUS_HFI_UPDATED        (1 << 26)
 945
 946 #define MSR_IA32_PACKAGE_THERM_INTERRUPT        0x000001b2
 947
 948 #define PACKAGE_THERM_INT_HIGH_ENABLE           (1 << 0)
 949 #define PACKAGE_THERM_INT_LOW_ENABLE            (1 << 1)
 950 #define PACKAGE_THERM_INT_PLN_ENABLE            (1 << 24)
 951 #define PACKAGE_THERM_INT_HFI_ENABLE            (1 << 25)
 952
 953 /* Thermal Thresholds Support */
 954 #define THERM_INT_THRESHOLD0_ENABLE    (1 << 15)
 955 #define THERM_SHIFT_THRESHOLD0        8
 956 #define THERM_MASK_THRESHOLD0          (0x7f << THERM_SHIFT_THRESHOLD0)
 957 #define THERM_INT_THRESHOLD1_ENABLE    (1 << 23)
 958 #define THERM_SHIFT_THRESHOLD1        16
 959 #define THERM_MASK_THRESHOLD1          (0x7f << THERM_SHIFT_THRESHOLD1)
 960 #define THERM_STATUS_THRESHOLD0        (1 << 6)
 961 #define THERM_LOG_THRESHOLD0           (1 << 7)
 962 #define THERM_STATUS_THRESHOLD1        (1 << 8)
 963 #define THERM_LOG_THRESHOLD1           (1 << 9)
 964
 965 /* MISC_ENABLE bits: architectural */
 966 #define MSR_IA32_MISC_ENABLE_FAST_STRING_BIT            0
 967 #define MSR_IA32_MISC_ENABLE_FAST_STRING                (1ULL << MSR_IA32_MISC_ENABLE_FAST_STRING_BIT)
 968 #define MSR_IA32_MISC_ENABLE_TCC_BIT                    1
 969 #define MSR_IA32_MISC_ENABLE_TCC                        (1ULL << MSR_IA32_MISC_ENABLE_TCC_BIT)
 970 #define MSR_IA32_MISC_ENABLE_EMON_BIT                   7
 971 #define MSR_IA32_MISC_ENABLE_EMON                       (1ULL << MSR_IA32_MISC_ENABLE_EMON_BIT)
 972 #define MSR_IA32_MISC_ENABLE_BTS_UNAVAIL_BIT            11
 973 #define MSR_IA32_MISC_ENABLE_BTS_UNAVAIL                (1ULL << MSR_IA32_MISC_ENABLE_BTS_UNAVAIL_BIT)
 974 #define MSR_IA32_MISC_ENABLE_PEBS_UNAVAIL_BIT           12
 975 #define MSR_IA32_MISC_ENABLE_PEBS_UNAVAIL               (1ULL << MSR_IA32_MISC_ENABLE_PEBS_UNAVAIL_BIT)
 976 #define MSR_IA32_MISC_ENABLE_ENHANCED_SPEEDSTEP_BIT     16
 977 #define MSR_IA32_MISC_ENABLE_ENHANCED_SPEEDSTEP         (1ULL << MSR_IA32_MISC_ENABLE_ENHANCED_SPEEDSTEP_BIT)
 978 #define MSR_IA32_MISC_ENABLE_MWAIT_BIT                  18
 979 #define MSR_IA32_MISC_ENABLE_MWAIT                      (1ULL << MSR_IA32_MISC_ENABLE_MWAIT_BIT)
 980 #define MSR_IA32_MISC_ENABLE_LIMIT_CPUID_BIT            22
 981 #define MSR_IA32_MISC_ENABLE_LIMIT_CPUID                (1ULL << MSR_IA32_MISC_ENABLE_LIMIT_CPUID_BIT)
 982 #define MSR_IA32_MISC_ENABLE_XTPR_DISABLE_BIT           23
 983 #define MSR_IA32_MISC_ENABLE_XTPR_DISABLE               (1ULL << MSR_IA32_MISC_ENABLE_XTPR_DISABLE_BIT)
 984 #define MSR_IA32_MISC_ENABLE_XD_DISABLE_BIT             34
 985 #define MSR_IA32_MISC_ENABLE_XD_DISABLE                 (1ULL << MSR_IA32_MISC_ENABLE_XD_DISABLE_BIT)
 986
 987 /* MISC_ENABLE bits: model-specific, meaning may vary from core to core */
 988 #define MSR_IA32_MISC_ENABLE_X87_COMPAT_BIT             2
 989 #define MSR_IA32_MISC_ENABLE_X87_COMPAT                 (1ULL << MSR_IA32_MISC_ENABLE_X87_COMPAT_BIT)
 990 #define MSR_IA32_MISC_ENABLE_TM1_BIT                    3
 991 #define MSR_IA32_MISC_ENABLE_TM1                        (1ULL << MSR_IA32_MISC_ENABLE_TM1_BIT)
 992 #define MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE_BIT     4
 993 #define MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE         (1ULL << MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE_BIT)
 994 #define MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE_BIT        6
 995 #define MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE            (1ULL << MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE_BIT)
 996 #define MSR_IA32_MISC_ENABLE_SUPPRESS_LOCK_BIT          8
 997 #define MSR_IA32_MISC_ENABLE_SUPPRESS_LOCK              (1ULL << MSR_IA32_MISC_ENABLE_SUPPRESS_LOCK_BIT)
 998 #define MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE_BIT       9
 999 #define MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE           (1ULL << MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE_BIT)
1000 #define MSR_IA32_MISC_ENABLE_FERR_BIT                   10
1001 #define MSR_IA32_MISC_ENABLE_FERR                       (1ULL << MSR_IA32_MISC_ENABLE_FERR_BIT)
1002 #define MSR_IA32_MISC_ENABLE_FERR_MULTIPLEX_BIT         10
1003 #define MSR_IA32_MISC_ENABLE_FERR_MULTIPLEX             (1ULL << MSR_IA32_MISC_ENABLE_FERR_MULTIPLEX_BIT)
1004 #define MSR_IA32_MISC_ENABLE_TM2_BIT                    13
1005 #define MSR_IA32_MISC_ENABLE_TM2                        (1ULL << MSR_IA32_MISC_ENABLE_TM2_BIT)
1006 #define MSR_IA32_MISC_ENABLE_ADJ_PREF_DISABLE_BIT       19
1007 #define MSR_IA32_MISC_ENABLE_ADJ_PREF_DISABLE           (1ULL << MSR_IA32_MISC_ENABLE_ADJ_PREF_DISABLE_BIT)
1008 #define MSR_IA32_MISC_ENABLE_SPEEDSTEP_LOCK_BIT         20
1009 #define MSR_IA32_MISC_ENABLE_SPEEDSTEP_LOCK             (1ULL << MSR_IA32_MISC_ENABLE_SPEEDSTEP_LOCK_BIT)
1010 #define MSR_IA32_MISC_ENABLE_L1D_CONTEXT_BIT            24
1011 #define MSR_IA32_MISC_ENABLE_L1D_CONTEXT                (1ULL << MSR_IA32_MISC_ENABLE_L1D_CONTEXT_BIT)
1012 #define MSR_IA32_MISC_ENABLE_DCU_PREF_DISABLE_BIT       37
1013 #define MSR_IA32_MISC_ENABLE_DCU_PREF_DISABLE           (1ULL << MSR_IA32_MISC_ENABLE_DCU_PREF_DISABLE_BIT)
1014 #define MSR_IA32_MISC_ENABLE_TURBO_DISABLE_BIT          38
1015 #define MSR_IA32_MISC_ENABLE_TURBO_DISABLE              (1ULL << MSR_IA32_MISC_ENABLE_TURBO_DISABLE_BIT)
1016 #define MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE_BIT        39
1017 #define MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE            (1ULL << MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE_BIT)
1018
1019 /* MISC_FEATURES_ENABLES non-architectural features */
1020 #define MSR_MISC_FEATURES_ENABLES       0x00000140
1021
1022 #define MSR_MISC_FEATURES_ENABLES_CPUID_FAULT_BIT       0
1023 #define MSR_MISC_FEATURES_ENABLES_CPUID_FAULT           BIT_ULL(MSR_MISC_FEATURES_ENABLES_CPUID_FAULT_BIT)
1024 #define MSR_MISC_FEATURES_ENABLES_RING3MWAIT_BIT        1
1025
1026 #define MSR_IA32_TSC_DEADLINE           0x000006E0
1027
1028
1029 #define MSR_TSX_FORCE_ABORT             0x0000010F
1030
1031 #define MSR_TFA_RTM_FORCE_ABORT_BIT     0
1032 #define MSR_TFA_RTM_FORCE_ABORT         BIT_ULL(MSR_TFA_RTM_FORCE_ABORT_BIT)
1033 #define MSR_TFA_TSX_CPUID_CLEAR_BIT     1
1034 #define MSR_TFA_TSX_CPUID_CLEAR         BIT_ULL(MSR_TFA_TSX_CPUID_CLEAR_BIT)
1035 #define MSR_TFA_SDV_ENABLE_RTM_BIT      2
1036 #define MSR_TFA_SDV_ENABLE_RTM          BIT_ULL(MSR_TFA_SDV_ENABLE_RTM_BIT)
1037
1038 /* P4/Xeon+ specific */
1039 #define MSR_IA32_MCG_EAX                0x00000180
1040 #define MSR_IA32_MCG_EBX                0x00000181
1041 #define MSR_IA32_MCG_ECX                0x00000182
1042 #define MSR_IA32_MCG_EDX                0x00000183
1043 #define MSR_IA32_MCG_ESI                0x00000184
1044 #define MSR_IA32_MCG_EDI                0x00000185
1045 #define MSR_IA32_MCG_EBP                0x00000186
1046 #define MSR_IA32_MCG_ESP                0x00000187
1047 #define MSR_IA32_MCG_EFLAGS             0x00000188
1048 #define MSR_IA32_MCG_EIP                0x00000189
1049 #define MSR_IA32_MCG_RESERVED           0x0000018a
1050
1051 /* Pentium IV performance counter MSRs */
1052 #define MSR_P4_BPU_PERFCTR0             0x00000300
1053 #define MSR_P4_BPU_PERFCTR1             0x00000301
1054 #define MSR_P4_BPU_PERFCTR2             0x00000302
1055 #define MSR_P4_BPU_PERFCTR3             0x00000303
1056 #define MSR_P4_MS_PERFCTR0              0x00000304
1057 #define MSR_P4_MS_PERFCTR1              0x00000305
1058 #define MSR_P4_MS_PERFCTR2              0x00000306
1059 #define MSR_P4_MS_PERFCTR3              0x00000307
1060 #define MSR_P4_FLAME_PERFCTR0           0x00000308
1061 #define MSR_P4_FLAME_PERFCTR1           0x00000309
1062 #define MSR_P4_FLAME_PERFCTR2           0x0000030a
1063 #define MSR_P4_FLAME_PERFCTR3           0x0000030b
1064 #define MSR_P4_IQ_PERFCTR0              0x0000030c
1065 #define MSR_P4_IQ_PERFCTR1              0x0000030d
1066 #define MSR_P4_IQ_PERFCTR2              0x0000030e
1067 #define MSR_P4_IQ_PERFCTR3              0x0000030f
1068 #define MSR_P4_IQ_PERFCTR4              0x00000310
1069 #define MSR_P4_IQ_PERFCTR5              0x00000311
1070 #define MSR_P4_BPU_CCCR0                0x00000360
1071 #define MSR_P4_BPU_CCCR1                0x00000361
1072 #define MSR_P4_BPU_CCCR2                0x00000362
1073 #define MSR_P4_BPU_CCCR3                0x00000363
1074 #define MSR_P4_MS_CCCR0                 0x00000364
1075 #define MSR_P4_MS_CCCR1                 0x00000365
1076 #define MSR_P4_MS_CCCR2                 0x00000366
1077 #define MSR_P4_MS_CCCR3                 0x00000367
1078 #define MSR_P4_FLAME_CCCR0              0x00000368
1079 #define MSR_P4_FLAME_CCCR1              0x00000369
1080 #define MSR_P4_FLAME_CCCR2              0x0000036a
1081 #define MSR_P4_FLAME_CCCR3              0x0000036b
1082 #define MSR_P4_IQ_CCCR0                 0x0000036c
1083 #define MSR_P4_IQ_CCCR1                 0x0000036d
1084 #define MSR_P4_IQ_CCCR2                 0x0000036e
1085 #define MSR_P4_IQ_CCCR3                 0x0000036f
1086 #define MSR_P4_IQ_CCCR4                 0x00000370
1087 #define MSR_P4_IQ_CCCR5                 0x00000371
1088 #define MSR_P4_ALF_ESCR0                0x000003ca
1089 #define MSR_P4_ALF_ESCR1                0x000003cb
1090 #define MSR_P4_BPU_ESCR0                0x000003b2
1091 #define MSR_P4_BPU_ESCR1                0x000003b3
1092 #define MSR_P4_BSU_ESCR0                0x000003a0
1093 #define MSR_P4_BSU_ESCR1                0x000003a1
1094 #define MSR_P4_CRU_ESCR0                0x000003b8
1095 #define MSR_P4_CRU_ESCR1                0x000003b9
1096 #define MSR_P4_CRU_ESCR2                0x000003cc
1097 #define MSR_P4_CRU_ESCR3                0x000003cd
1098 #define MSR_P4_CRU_ESCR4                0x000003e0
1099 #define MSR_P4_CRU_ESCR5                0x000003e1
1100 #define MSR_P4_DAC_ESCR0                0x000003a8
1101 #define MSR_P4_DAC_ESCR1                0x000003a9
1102 #define MSR_P4_FIRM_ESCR0               0x000003a4
1103 #define MSR_P4_FIRM_ESCR1               0x000003a5
1104 #define MSR_P4_FLAME_ESCR0              0x000003a6
1105 #define MSR_P4_FLAME_ESCR1              0x000003a7
1106 #define MSR_P4_FSB_ESCR0                0x000003a2
1107 #define MSR_P4_FSB_ESCR1                0x000003a3
1108 #define MSR_P4_IQ_ESCR0                 0x000003ba
1109 #define MSR_P4_IQ_ESCR1                 0x000003bb
1110 #define MSR_P4_IS_ESCR0                 0x000003b4
1111 #define MSR_P4_IS_ESCR1                 0x000003b5
1112 #define MSR_P4_ITLB_ESCR0               0x000003b6
1113 #define MSR_P4_ITLB_ESCR1               0x000003b7
1114 #define MSR_P4_IX_ESCR0                 0x000003c8
1115 #define MSR_P4_IX_ESCR1                 0x000003c9
1116 #define MSR_P4_MOB_ESCR0                0x000003aa
1117 #define MSR_P4_MOB_ESCR1                0x000003ab
1118 #define MSR_P4_MS_ESCR0                 0x000003c0
1119 #define MSR_P4_MS_ESCR1                 0x000003c1
1120 #define MSR_P4_PMH_ESCR0                0x000003ac
1121 #define MSR_P4_PMH_ESCR1                0x000003ad
1122 #define MSR_P4_RAT_ESCR0                0x000003bc
1123 #define MSR_P4_RAT_ESCR1                0x000003bd
1124 #define MSR_P4_SAAT_ESCR0               0x000003ae
1125 #define MSR_P4_SAAT_ESCR1               0x000003af
1126 #define MSR_P4_SSU_ESCR0                0x000003be
1127 #define MSR_P4_SSU_ESCR1                0x000003bf /* guess: not in manual */
1128
1129 #define MSR_P4_TBPU_ESCR0               0x000003c2
1130 #define MSR_P4_TBPU_ESCR1               0x000003c3
1131 #define MSR_P4_TC_ESCR0                 0x000003c4
1132 #define MSR_P4_TC_ESCR1                 0x000003c5
1133 #define MSR_P4_U2L_ESCR0                0x000003b0
1134 #define MSR_P4_U2L_ESCR1                0x000003b1
1135
1136 #define MSR_P4_PEBS_MATRIX_VERT         0x000003f2
1137
1138 /* Intel Core-based CPU performance counters */
1139 #define MSR_CORE_PERF_FIXED_CTR0        0x00000309
1140 #define MSR_CORE_PERF_FIXED_CTR1        0x0000030a
1141 #define MSR_CORE_PERF_FIXED_CTR2        0x0000030b
1142 #define MSR_CORE_PERF_FIXED_CTR3        0x0000030c
1143 #define MSR_CORE_PERF_FIXED_CTR_CTRL    0x0000038d
1144 #define MSR_CORE_PERF_GLOBAL_STATUS     0x0000038e
1145 #define MSR_CORE_PERF_GLOBAL_CTRL       0x0000038f
1146 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL   0x00000390
1147
1148 #define MSR_PERF_METRICS                0x00000329
1149
1150 /* PERF_GLOBAL_OVF_CTL bits */
1151 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_TRACE_TOPA_PMI_BIT        55
1152 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_TRACE_TOPA_PMI            (1ULL << MSR_CORE_PERF_GLOBAL_OVF_CTRL_TRACE_TOPA_PMI_BIT)
1153 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_OVF_BUF_BIT               62
1154 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_OVF_BUF                   (1ULL <<  MSR_CORE_PERF_GLOBAL_OVF_CTRL_OVF_BUF_BIT)
1155 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_COND_CHGD_BIT             63
1156 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_COND_CHGD                 (1ULL << MSR_CORE_PERF_GLOBAL_OVF_CTRL_COND_CHGD_BIT)
1157
1158 /* Geode defined MSRs */
1159 #define MSR_GEODE_BUSCONT_CONF0         0x00001900
1160
1161 /* Intel VT MSRs */
1162 #define MSR_IA32_VMX_BASIC              0x00000480
1163 #define MSR_IA32_VMX_PINBASED_CTLS      0x00000481
1164 #define MSR_IA32_VMX_PROCBASED_CTLS     0x00000482
1165 #define MSR_IA32_VMX_EXIT_CTLS          0x00000483
1166 #define MSR_IA32_VMX_ENTRY_CTLS         0x00000484
1167 #define MSR_IA32_VMX_MISC               0x00000485
1168 #define MSR_IA32_VMX_CR0_FIXED0         0x00000486
1169 #define MSR_IA32_VMX_CR0_FIXED1         0x00000487
1170 #define MSR_IA32_VMX_CR4_FIXED0         0x00000488
1171 #define MSR_IA32_VMX_CR4_FIXED1         0x00000489
1172 #define MSR_IA32_VMX_VMCS_ENUM          0x0000048a
1173 #define MSR_IA32_VMX_PROCBASED_CTLS2    0x0000048b
1174 #define MSR_IA32_VMX_EPT_VPID_CAP       0x0000048c
1175 #define MSR_IA32_VMX_TRUE_PINBASED_CTLS  0x0000048d
1176 #define MSR_IA32_VMX_TRUE_PROCBASED_CTLS 0x0000048e
1177 #define MSR_IA32_VMX_TRUE_EXIT_CTLS      0x0000048f
1178 #define MSR_IA32_VMX_TRUE_ENTRY_CTLS     0x00000490
1179 #define MSR_IA32_VMX_VMFUNC             0x00000491
1180 #define MSR_IA32_VMX_PROCBASED_CTLS3    0x00000492
1181
1182 /* Resctrl MSRs: */
1183 /* - Intel: */
1184 #define MSR_IA32_L3_QOS_CFG             0xc81
1185 #define MSR_IA32_L2_QOS_CFG             0xc82
1186 #define MSR_IA32_QM_EVTSEL              0xc8d
1187 #define MSR_IA32_QM_CTR                 0xc8e
1188 #define MSR_IA32_PQR_ASSOC              0xc8f
1189 #define MSR_IA32_L3_CBM_BASE            0xc90
1190 #define MSR_RMID_SNC_CONFIG             0xca0
1191 #define MSR_IA32_L2_CBM_BASE            0xd10
1192 #define MSR_IA32_MBA_THRTL_BASE         0xd50
1193
1194 /* - AMD: */
1195 #define MSR_IA32_MBA_BW_BASE            0xc0000200
1196 #define MSR_IA32_SMBA_BW_BASE           0xc0000280
1197 #define MSR_IA32_EVT_CFG_BASE           0xc0000400
1198
1199 /* AMD-V MSRs */
1200 #define MSR_VM_CR                       0xc0010114
1201 #define MSR_VM_IGNNE                    0xc0010115
1202 #define MSR_VM_HSAVE_PA                 0xc0010117
1203
1204 #define SVM_VM_CR_VALID_MASK            0x001fULL
1205 #define SVM_VM_CR_SVM_LOCK_MASK         0x0008ULL
1206 #define SVM_VM_CR_SVM_DIS_MASK          0x0010ULL
1207
1208 /* Hardware Feedback Interface */
1209 #define MSR_IA32_HW_FEEDBACK_PTR        0x17d0
1210 #define MSR_IA32_HW_FEEDBACK_CONFIG     0x17d1
1211
1212 /* x2APIC locked status */
1213 #define MSR_IA32_XAPIC_DISABLE_STATUS   0xBD
1214 #define LEGACY_XAPIC_DISABLED           BIT(0) /*
1215                                                 * x2APIC mode is locked and
1216                                                 * disabling x2APIC will cause
1217                                                 * a #GP
1218                                                 */
1219
1220 #endif /* _ASM_X86_MSR_INDEX_H */