drivers/edac/Kconfig

   1 #
   2 #       EDAC Kconfig
   3 #       Copyright (c) 2008 Doug Thompson www.softwarebitmaker.com
   4 #       Licensed and distributed under the GPL
   5
   6 config EDAC_ATOMIC_SCRUB
   7         bool
   8
   9 config EDAC_SUPPORT
  10         bool
  11
  12 menuconfig EDAC
  13         tristate "EDAC (Error Detection And Correction) reporting"
  14         depends on HAS_IOMEM && EDAC_SUPPORT && RAS
  15         help
  16           EDAC is a subsystem along with hardware-specific drivers designed to
  17           report hardware errors. These are low-level errors that are reported
  18           in the CPU or supporting chipset or other subsystems:
  19           memory errors, cache errors, PCI errors, thermal throttling, etc..
  20           If unsure, select 'Y'.
  21
  22           The mailing list for the EDAC project is [email protected].
  23
  24 if EDAC
  25
  26 config EDAC_LEGACY_SYSFS
  27         bool "EDAC legacy sysfs"
  28         default y
  29         help
  30           Enable the compatibility sysfs nodes.
  31           Use 'Y' if your edac utilities aren't ported to work with the newer
  32           structures.
  33
  34 config EDAC_DEBUG
  35         bool "Debugging"
  36         select DEBUG_FS
  37         help
  38           This turns on debugging information for the entire EDAC subsystem.
  39           You do so by inserting edac_module with "edac_debug_level=x." Valid
  40           levels are 0-4 (from low to high) and by default it is set to 2.
  41           Usually you should select 'N' here.
  42
  43 config EDAC_DECODE_MCE
  44         tristate "Decode MCEs in human-readable form (only on AMD for now)"
  45         depends on CPU_SUP_AMD && X86_MCE_AMD
  46         default y
  47         help
  48           Enable this option if you want to decode Machine Check Exceptions
  49           occurring on your machine in human-readable form.
  50
  51           You should definitely say Y here in case you want to decode MCEs
  52           which occur really early upon boot, before the module infrastructure
  53           has been initialized.
  54
  55 config EDAC_GHES
  56         tristate "Output ACPI APEI/GHES BIOS detected errors via EDAC"
  57         depends on ACPI_APEI_GHES
  58         select UEFI_CPER
  59         help
  60           Not all machines support hardware-driven error report. Some of those
  61           provide a BIOS-driven error report mechanism via ACPI, using the
  62           APEI/GHES driver. By enabling this option, the error reports provided
  63           by GHES are sent to userspace via the EDAC API.
  64
  65           When this option is enabled, it will disable the hardware-driven
  66           mechanisms, if a GHES BIOS is detected, entering into the
  67           "Firmware First" mode.
  68
  69           It should be noticed that keeping both GHES and a hardware-driven
  70           error mechanism won't work well, as BIOS will race with OS, while
  71           reading the error registers. So, if you want to not use "Firmware
  72           first" GHES error mechanism, you should disable GHES either at
  73           compilation time or by passing "ghes.disable=1" Kernel parameter
  74           at boot time.
  75
  76           In doubt, say 'Y'.
  77
  78 config EDAC_AMD64
  79         tristate "AMD64 (Opteron, Athlon64)"
  80         depends on AMD_NB && EDAC_DECODE_MCE
  81         depends on AMD_NODE
  82         imply AMD_ATL
  83         help
  84           Support for error detection and correction of DRAM ECC errors on
  85           the AMD64 families (>= K8) of memory controllers.
  86
  87           When EDAC_DEBUG is enabled, hardware error injection facilities
  88           through sysfs are available:
  89
  90           AMD CPUs up to and excluding family 0x17 provide for Memory
  91           Error Injection into the ECC detection circuits. The amd64_edac
  92           module allows the operator/user to inject Uncorrectable and
  93           Correctable errors into DRAM.
  94
  95           When enabled, in each of the respective memory controller directories
  96           (/sys/devices/system/edac/mc/mcX), there are 3 input files:
  97
  98           - inject_section (0..3, 16-byte section of 64-byte cacheline),
  99           - inject_word (0..8, 16-bit word of 16-byte section),
 100           - inject_ecc_vector (hex ecc vector: select bits of inject word)
 101
 102           In addition, there are two control files, inject_read and inject_write,
 103           which trigger the DRAM ECC Read and Write respectively.
 104
 105 config EDAC_AL_MC
 106         tristate "Amazon's Annapurna Lab Memory Controller"
 107         depends on (ARCH_ALPINE || COMPILE_TEST)
 108         help
 109           Support for error detection and correction for Amazon's Annapurna
 110           Labs Alpine chips which allow 1 bit correction and 2 bits detection.
 111
 112 config EDAC_AMD76X
 113         tristate "AMD 76x (760, 762, 768)"
 114         depends on PCI && X86_32
 115         help
 116           Support for error detection and correction on the AMD 76x
 117           series of chipsets used with the Athlon processor.
 118
 119 config EDAC_E7XXX
 120         tristate "Intel e7xxx (e7205, e7500, e7501, e7505)"
 121         depends on PCI && X86_32
 122         help
 123           Support for error detection and correction on the Intel
 124           E7205, E7500, E7501 and E7505 server chipsets.
 125
 126 config EDAC_E752X
 127         tristate "Intel e752x (e7520, e7525, e7320) and 3100"
 128         depends on PCI && X86
 129         help
 130           Support for error detection and correction on the Intel
 131           E7520, E7525, E7320 server chipsets.
 132
 133 config EDAC_I82443BXGX
 134         tristate "Intel 82443BX/GX (440BX/GX)"
 135         depends on PCI && X86_32
 136         depends on BROKEN
 137         help
 138           Support for error detection and correction on the Intel
 139           82443BX/GX memory controllers (440BX/GX chipsets).
 140
 141 config EDAC_I82875P
 142         tristate "Intel 82875p (D82875P, E7210)"
 143         depends on PCI && X86_32
 144         help
 145           Support for error detection and correction on the Intel
 146           DP82785P and E7210 server chipsets.
 147
 148 config EDAC_I82975X
 149         tristate "Intel 82975x (D82975x)"
 150         depends on PCI && X86
 151         help
 152           Support for error detection and correction on the Intel
 153           DP82975x server chipsets.
 154
 155 config EDAC_I3000
 156         tristate "Intel 3000/3010"
 157         depends on PCI && X86
 158         help
 159           Support for error detection and correction on the Intel
 160           3000 and 3010 server chipsets.
 161
 162 config EDAC_I3200
 163         tristate "Intel 3200"
 164         depends on PCI && X86
 165         help
 166           Support for error detection and correction on the Intel
 167           3200 and 3210 server chipsets.
 168
 169 config EDAC_IE31200
 170         tristate "Intel e312xx"
 171         depends on PCI && X86
 172         help
 173           Support for error detection and correction on the Intel
 174           E3-1200 based DRAM controllers.
 175
 176 config EDAC_X38
 177         tristate "Intel X38"
 178         depends on PCI && X86
 179         help
 180           Support for error detection and correction on the Intel
 181           X38 server chipsets.
 182
 183 config EDAC_I5400
 184         tristate "Intel 5400 (Seaburg) chipsets"
 185         depends on PCI && X86
 186         help
 187           Support for error detection and correction the Intel
 188           i5400 MCH chipset (Seaburg).
 189
 190 config EDAC_I7CORE
 191         tristate "Intel i7 Core (Nehalem) processors"
 192         depends on PCI && X86 && X86_MCE_INTEL
 193         help
 194           Support for error detection and correction the Intel
 195           i7 Core (Nehalem) Integrated Memory Controller that exists on
 196           newer processors like i7 Core, i7 Core Extreme, Xeon 35xx
 197           and Xeon 55xx processors.
 198
 199 config EDAC_I82860
 200         tristate "Intel 82860"
 201         depends on PCI && X86_32
 202         help
 203           Support for error detection and correction on the Intel
 204           82860 chipset.
 205
 206 config EDAC_R82600
 207         tristate "Radisys 82600 embedded chipset"
 208         depends on PCI && X86_32
 209         help
 210           Support for error detection and correction on the Radisys
 211           82600 embedded chipset.
 212
 213 config EDAC_I5000
 214         tristate "Intel Greencreek/Blackford chipset"
 215         depends on X86 && PCI
 216         depends on BROKEN
 217         help
 218           Support for error detection and correction the Intel
 219           Greekcreek/Blackford chipsets.
 220
 221 config EDAC_I5100
 222         tristate "Intel San Clemente MCH"
 223         depends on X86 && PCI
 224         help
 225           Support for error detection and correction the Intel
 226           San Clemente MCH.
 227
 228 config EDAC_I7300
 229         tristate "Intel Clarksboro MCH"
 230         depends on X86 && PCI
 231         help
 232           Support for error detection and correction the Intel
 233           Clarksboro MCH (Intel 7300 chipset).
 234
 235 config EDAC_SBRIDGE
 236         tristate "Intel Sandy-Bridge/Ivy-Bridge/Haswell Integrated MC"
 237         depends on PCI && X86_64 && X86_MCE_INTEL && PCI_MMCONFIG
 238         help
 239           Support for error detection and correction the Intel
 240           Sandy Bridge, Ivy Bridge and Haswell Integrated Memory Controllers.
 241
 242 config EDAC_SKX
 243         tristate "Intel Skylake server Integrated MC"
 244         depends on PCI && X86_64 && X86_MCE_INTEL && PCI_MMCONFIG && ACPI
 245         depends on ACPI_NFIT || !ACPI_NFIT # if ACPI_NFIT=m, EDAC_SKX can't be y
 246         select DMI
 247         select ACPI_ADXL
 248         help
 249           Support for error detection and correction the Intel
 250           Skylake server Integrated Memory Controllers. If your
 251           system has non-volatile DIMMs you should also manually
 252           select CONFIG_ACPI_NFIT.
 253
 254 config EDAC_I10NM
 255         tristate "Intel 10nm server Integrated MC"
 256         depends on PCI && X86_64 && X86_MCE_INTEL && PCI_MMCONFIG && ACPI
 257         depends on ACPI_NFIT || !ACPI_NFIT # if ACPI_NFIT=m, EDAC_I10NM can't be y
 258         select DMI
 259         select ACPI_ADXL
 260         help
 261           Support for error detection and correction the Intel
 262           10nm server Integrated Memory Controllers. If your
 263           system has non-volatile DIMMs you should also manually
 264           select CONFIG_ACPI_NFIT.
 265
 266 config EDAC_PND2
 267         tristate "Intel Pondicherry2"
 268         depends on PCI && X86_64 && X86_MCE_INTEL
 269         select P2SB if X86
 270         help
 271           Support for error detection and correction on the Intel
 272           Pondicherry2 Integrated Memory Controller. This SoC IP is
 273           first used on the Apollo Lake platform and Denverton
 274           micro-server but may appear on others in the future.
 275
 276 config EDAC_IGEN6
 277         tristate "Intel client SoC Integrated MC"
 278         depends on PCI && PCI_MMCONFIG && ARCH_HAVE_NMI_SAFE_CMPXCHG
 279         depends on X86_64 && X86_MCE_INTEL
 280         help
 281           Support for error detection and correction on the Intel
 282           client SoC Integrated Memory Controller using In-Band ECC IP.
 283           This In-Band ECC is first used on the Elkhart Lake SoC but
 284           may appear on others in the future.
 285
 286 config EDAC_MPC85XX
 287         bool "Freescale MPC83xx / MPC85xx"
 288         depends on FSL_SOC && EDAC=y
 289         help
 290           Support for error detection and correction on the Freescale
 291           MPC8349, MPC8560, MPC8540, MPC8548, T4240
 292
 293 config EDAC_LAYERSCAPE
 294         tristate "Freescale Layerscape DDR"
 295         depends on ARCH_LAYERSCAPE || SOC_LS1021A
 296         help
 297           Support for error detection and correction on Freescale memory
 298           controllers on Layerscape SoCs.
 299
 300 config EDAC_PASEMI
 301         tristate "PA Semi PWRficient"
 302         depends on PPC_PASEMI && PCI
 303         help
 304           Support for error detection and correction on PA Semi
 305           PWRficient.
 306
 307 config EDAC_CPC925
 308         tristate "IBM CPC925 Memory Controller (PPC970FX)"
 309         depends on PPC64
 310         help
 311           Support for error detection and correction on the
 312           IBM CPC925 Bridge and Memory Controller, which is
 313           a companion chip to the PowerPC 970 family of
 314           processors.
 315
 316 config EDAC_HIGHBANK_MC
 317         tristate "Highbank Memory Controller"
 318         depends on ARCH_HIGHBANK
 319         help
 320           Support for error detection and correction on the
 321           Calxeda Highbank memory controller.
 322
 323 config EDAC_HIGHBANK_L2
 324         tristate "Highbank L2 Cache"
 325         depends on ARCH_HIGHBANK
 326         help
 327           Support for error detection and correction on the
 328           Calxeda Highbank memory controller.
 329
 330 config EDAC_OCTEON_PC
 331         tristate "Cavium Octeon Primary Caches"
 332         depends on CPU_CAVIUM_OCTEON
 333         help
 334           Support for error detection and correction on the primary caches of
 335           the cnMIPS cores of Cavium Octeon family SOCs.
 336
 337 config EDAC_OCTEON_L2C
 338         tristate "Cavium Octeon Secondary Caches (L2C)"
 339         depends on CAVIUM_OCTEON_SOC
 340         help
 341           Support for error detection and correction on the
 342           Cavium Octeon family of SOCs.
 343
 344 config EDAC_OCTEON_LMC
 345         tristate "Cavium Octeon DRAM Memory Controller (LMC)"
 346         depends on CAVIUM_OCTEON_SOC
 347         help
 348           Support for error detection and correction on the
 349           Cavium Octeon family of SOCs.
 350
 351 config EDAC_OCTEON_PCI
 352         tristate "Cavium Octeon PCI Controller"
 353         depends on PCI && CAVIUM_OCTEON_SOC
 354         help
 355           Support for error detection and correction on the
 356           Cavium Octeon family of SOCs.
 357
 358 config EDAC_THUNDERX
 359         tristate "Cavium ThunderX EDAC"
 360         depends on ARM64
 361         depends on PCI
 362         help
 363           Support for error detection and correction on the
 364           Cavium ThunderX memory controllers (LMC), Cache
 365           Coherent Processor Interconnect (CCPI) and L2 cache
 366           blocks (TAD, CBC, MCI).
 367
 368 config EDAC_ALTERA
 369         bool "Altera SOCFPGA ECC"
 370         depends on EDAC=y && ARCH_INTEL_SOCFPGA
 371         help
 372           Support for error detection and correction on the
 373           Altera SOCs. This is the global enable for the
 374           various Altera peripherals.
 375
 376 config EDAC_ALTERA_SDRAM
 377         bool "Altera SDRAM ECC"
 378         depends on EDAC_ALTERA=y
 379         help
 380           Support for error detection and correction on the
 381           Altera SDRAM Memory for Altera SoCs. Note that the
 382           preloader must initialize the SDRAM before loading
 383           the kernel.
 384
 385 config EDAC_ALTERA_L2C
 386         bool "Altera L2 Cache ECC"
 387         depends on EDAC_ALTERA=y && CACHE_L2X0
 388         help
 389           Support for error detection and correction on the
 390           Altera L2 cache Memory for Altera SoCs. This option
 391           requires L2 cache.
 392
 393 config EDAC_ALTERA_OCRAM
 394         bool "Altera On-Chip RAM ECC"
 395         depends on EDAC_ALTERA=y && SRAM && GENERIC_ALLOCATOR
 396         help
 397           Support for error detection and correction on the
 398           Altera On-Chip RAM Memory for Altera SoCs.
 399
 400 config EDAC_ALTERA_ETHERNET
 401         bool "Altera Ethernet FIFO ECC"
 402         depends on EDAC_ALTERA=y
 403         help
 404           Support for error detection and correction on the
 405           Altera Ethernet FIFO Memory for Altera SoCs.
 406
 407 config EDAC_ALTERA_NAND
 408         bool "Altera NAND FIFO ECC"
 409         depends on EDAC_ALTERA=y && MTD_NAND_DENALI
 410         help
 411           Support for error detection and correction on the
 412           Altera NAND FIFO Memory for Altera SoCs.
 413
 414 config EDAC_ALTERA_DMA
 415         bool "Altera DMA FIFO ECC"
 416         depends on EDAC_ALTERA=y && PL330_DMA=y
 417         help
 418           Support for error detection and correction on the
 419           Altera DMA FIFO Memory for Altera SoCs.
 420
 421 config EDAC_ALTERA_USB
 422         bool "Altera USB FIFO ECC"
 423         depends on EDAC_ALTERA=y && USB_DWC2
 424         help
 425           Support for error detection and correction on the
 426           Altera USB FIFO Memory for Altera SoCs.
 427
 428 config EDAC_ALTERA_QSPI
 429         bool "Altera QSPI FIFO ECC"
 430         depends on EDAC_ALTERA=y && SPI_CADENCE_QUADSPI
 431         help
 432           Support for error detection and correction on the
 433           Altera QSPI FIFO Memory for Altera SoCs.
 434
 435 config EDAC_ALTERA_SDMMC
 436         bool "Altera SDMMC FIFO ECC"
 437         depends on EDAC_ALTERA=y && MMC_DW
 438         help
 439           Support for error detection and correction on the
 440           Altera SDMMC FIFO Memory for Altera SoCs.
 441
 442 config EDAC_SIFIVE
 443         bool "Sifive platform EDAC driver"
 444         depends on EDAC=y && SIFIVE_CCACHE
 445         help
 446           Support for error detection and correction on the SiFive SoCs.
 447
 448 config EDAC_ARMADA_XP
 449         bool "Marvell Armada XP DDR and L2 Cache ECC"
 450         depends on MACH_MVEBU_V7
 451         help
 452           Support for error correction and detection on the Marvell Aramada XP
 453           DDR RAM and L2 cache controllers.
 454
 455 config EDAC_SYNOPSYS
 456         tristate "Synopsys DDR Memory Controller"
 457         depends on ARCH_ZYNQ || ARCH_ZYNQMP || ARCH_INTEL_SOCFPGA || ARCH_MXC
 458         help
 459           Support for error detection and correction on the Synopsys DDR
 460           memory controller.
 461
 462 config EDAC_XGENE
 463         tristate "APM X-Gene SoC"
 464         depends on (ARM64 || COMPILE_TEST)
 465         help
 466           Support for error detection and correction on the
 467           APM X-Gene family of SOCs.
 468
 469 config EDAC_TI
 470         tristate "Texas Instruments DDR3 ECC Controller"
 471         depends on ARCH_KEYSTONE || SOC_DRA7XX
 472         help
 473           Support for error detection and correction on the TI SoCs.
 474
 475 config EDAC_QCOM
 476         tristate "QCOM EDAC Controller"
 477         depends on ARCH_QCOM && QCOM_LLCC
 478         help
 479           Support for error detection and correction on the
 480           Qualcomm Technologies, Inc. SoCs.
 481
 482           This driver reports Single Bit Errors (SBEs) and Double Bit Errors (DBEs).
 483           As of now, it supports error reporting for Last Level Cache Controller (LLCC)
 484           of Tag RAM and Data RAM.
 485
 486           For debugging issues having to do with stability and overall system
 487           health, you should probably say 'Y' here.
 488
 489 config EDAC_ASPEED
 490         tristate "Aspeed AST BMC SoC"
 491         depends on ARCH_ASPEED
 492         help
 493           Support for error detection and correction on the Aspeed AST BMC SoC.
 494
 495           First, ECC must be configured in the bootloader. Then, this driver
 496           will expose error counters via the EDAC kernel framework.
 497
 498 config EDAC_BLUEFIELD
 499         tristate "Mellanox BlueField Memory ECC"
 500         depends on ARM64 && ((MELLANOX_PLATFORM && ACPI) || COMPILE_TEST)
 501         help
 502           Support for error detection and correction on the
 503           Mellanox BlueField SoCs.
 504
 505 config EDAC_DMC520
 506         tristate "ARM DMC-520 ECC"
 507         depends on ARM64
 508         help
 509           Support for error detection and correction on the
 510           SoCs with ARM DMC-520 DRAM controller.
 511
 512 config EDAC_ZYNQMP
 513         tristate "Xilinx ZynqMP OCM Controller"
 514         depends on ARCH_ZYNQMP || COMPILE_TEST
 515         help
 516           This driver supports error detection and correction for the
 517           Xilinx ZynqMP OCM (On Chip Memory) controller. It can also be
 518           built as a module. In that case it will be called zynqmp_edac.
 519
 520 config EDAC_NPCM
 521         tristate "Nuvoton NPCM DDR Memory Controller"
 522         depends on (ARCH_NPCM || COMPILE_TEST)
 523         help
 524           Support for error detection and correction on the Nuvoton NPCM DDR
 525           memory controller.
 526
 527           The memory controller supports single bit error correction, double bit
 528           error detection (in-line ECC in which a section 1/8th of the memory
 529           device used to store data is used for ECC storage).
 530
 531 config EDAC_VERSAL
 532         tristate "Xilinx Versal DDR Memory Controller"
 533         depends on ARCH_ZYNQMP || COMPILE_TEST
 534         help
 535           Support for error detection and correction on the Xilinx Versal DDR
 536           memory controller.
 537
 538           Report both single bit errors (CE) and double bit errors (UE).
 539           Support injecting both correctable and uncorrectable errors
 540           for debugging purposes.
 541
 542 config EDAC_LOONGSON
 543         tristate "Loongson Memory Controller"
 544         depends on LOONGARCH && ACPI
 545         help
 546           Support for error detection and correction on the Loongson
 547           family memory controller. This driver reports single bit
 548           errors (CE) only. Loongson-3A5000/3C5000/3D5000/3A6000/3C6000
 549           are compatible.
 550
 551 endif # EDAC