drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <drm/ttm/ttm_bo_api.h>
  40 #include <drm/ttm/ttm_bo_driver.h>
  41 #include <drm/ttm/ttm_placement.h>
  42 #include <drm/ttm/ttm_module.h>
  43 #include <drm/ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include <kgd_kfd_interface.h>
  50
  51 #include "amd_shared.h"
  52 #include "amdgpu_mode.h"
  53 #include "amdgpu_ih.h"
  54 #include "amdgpu_irq.h"
  55 #include "amdgpu_ucode.h"
  56 #include "amdgpu_ttm.h"
  57 #include "amdgpu_psp.h"
  58 #include "amdgpu_gds.h"
  59 #include "amdgpu_sync.h"
  60 #include "amdgpu_ring.h"
  61 #include "amdgpu_vm.h"
  62 #include "amd_powerplay.h"
  63 #include "amdgpu_dpm.h"
  64 #include "amdgpu_acp.h"
  65 #include "amdgpu_uvd.h"
  66 #include "amdgpu_vce.h"
  67 #include "amdgpu_vcn.h"
  68
  69 #include "gpu_scheduler.h"
  70 #include "amdgpu_virt.h"
  71 #include "amdgpu_gart.h"
  72
  73 /*
  74  * Modules parameters.
  75  */
  76 extern int amdgpu_modeset;
  77 extern int amdgpu_vram_limit;
  78 extern int amdgpu_vis_vram_limit;
  79 extern unsigned amdgpu_gart_size;
  80 extern int amdgpu_gtt_size;
  81 extern int amdgpu_moverate;
  82 extern int amdgpu_benchmarking;
  83 extern int amdgpu_testing;
  84 extern int amdgpu_audio;
  85 extern int amdgpu_disp_priority;
  86 extern int amdgpu_hw_i2c;
  87 extern int amdgpu_pcie_gen2;
  88 extern int amdgpu_msi;
  89 extern int amdgpu_lockup_timeout;
  90 extern int amdgpu_dpm;
  91 extern int amdgpu_fw_load_type;
  92 extern int amdgpu_aspm;
  93 extern int amdgpu_runtime_pm;
  94 extern unsigned amdgpu_ip_block_mask;
  95 extern int amdgpu_bapm;
  96 extern int amdgpu_deep_color;
  97 extern int amdgpu_vm_size;
  98 extern int amdgpu_vm_block_size;
  99 extern int amdgpu_vm_fault_stop;
 100 extern int amdgpu_vm_debug;
 101 extern int amdgpu_vm_update_mode;
 102 extern int amdgpu_sched_jobs;
 103 extern int amdgpu_sched_hw_submission;
 104 extern int amdgpu_no_evict;
 105 extern int amdgpu_direct_gma_size;
 106 extern unsigned amdgpu_pcie_gen_cap;
 107 extern unsigned amdgpu_pcie_lane_cap;
 108 extern unsigned amdgpu_cg_mask;
 109 extern unsigned amdgpu_pg_mask;
 110 extern unsigned amdgpu_sdma_phase_quantum;
 111 extern char *amdgpu_disable_cu;
 112 extern char *amdgpu_virtual_display;
 113 extern unsigned amdgpu_pp_feature_mask;
 114 extern int amdgpu_vram_page_split;
 115 extern int amdgpu_ngg;
 116 extern int amdgpu_prim_buf_per_se;
 117 extern int amdgpu_pos_buf_per_se;
 118 extern int amdgpu_cntl_sb_buf_per_se;
 119 extern int amdgpu_param_buf_per_se;
 120 extern int amdgpu_job_hang_limit;
 121 extern int amdgpu_lbpw;
 122
 123 #ifdef CONFIG_DRM_AMDGPU_SI
 124 extern int amdgpu_si_support;
 125 #endif
 126 #ifdef CONFIG_DRM_AMDGPU_CIK
 127 extern int amdgpu_cik_support;
 128 #endif
 129
 130 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 131 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 132 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 133 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 134 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 135 #define AMDGPU_IB_POOL_SIZE                     16
 136 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 137 #define AMDGPUFB_CONN_LIMIT                     4
 138 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 139
 140 /* max number of IP instances */
 141 #define AMDGPU_MAX_SDMA_INSTANCES               2
 142
 143 /* hard reset data */
 144 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 145
 146 /* reset flags */
 147 #define AMDGPU_RESET_GFX                        (1 << 0)
 148 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 149 #define AMDGPU_RESET_DMA                        (1 << 2)
 150 #define AMDGPU_RESET_CP                         (1 << 3)
 151 #define AMDGPU_RESET_GRBM                       (1 << 4)
 152 #define AMDGPU_RESET_DMA1                       (1 << 5)
 153 #define AMDGPU_RESET_RLC                        (1 << 6)
 154 #define AMDGPU_RESET_SEM                        (1 << 7)
 155 #define AMDGPU_RESET_IH                         (1 << 8)
 156 #define AMDGPU_RESET_VMC                        (1 << 9)
 157 #define AMDGPU_RESET_MC                         (1 << 10)
 158 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 159 #define AMDGPU_RESET_UVD                        (1 << 12)
 160 #define AMDGPU_RESET_VCE                        (1 << 13)
 161 #define AMDGPU_RESET_VCE1                       (1 << 14)
 162
 163 /* GFX current status */
 164 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 165 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 166 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 167 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 168 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 169
 170 /* max cursor sizes (in pixels) */
 171 #define CIK_CURSOR_WIDTH 128
 172 #define CIK_CURSOR_HEIGHT 128
 173
 174 struct amdgpu_device;
 175 struct amdgpu_ib;
 176 struct amdgpu_cs_parser;
 177 struct amdgpu_job;
 178 struct amdgpu_irq_src;
 179 struct amdgpu_fpriv;
 180
 181 enum amdgpu_cp_irq {
 182         AMDGPU_CP_IRQ_GFX_EOP = 0,
 183         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 184         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 185         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 186         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 187         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 188         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 189         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 191
 192         AMDGPU_CP_IRQ_LAST
 193 };
 194
 195 enum amdgpu_sdma_irq {
 196         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 197         AMDGPU_SDMA_IRQ_TRAP1,
 198
 199         AMDGPU_SDMA_IRQ_LAST
 200 };
 201
 202 enum amdgpu_thermal_irq {
 203         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 204         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 205
 206         AMDGPU_THERMAL_IRQ_LAST
 207 };
 208
 209 enum amdgpu_kiq_irq {
 210         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 211         AMDGPU_CP_KIQ_IRQ_LAST
 212 };
 213
 214 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 215                                   enum amd_ip_block_type block_type,
 216                                   enum amd_clockgating_state state);
 217 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 218                                   enum amd_ip_block_type block_type,
 219                                   enum amd_powergating_state state);
 220 void amdgpu_get_clockgating_state(struct amdgpu_device *adev, u32 *flags);
 221 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
 222                          enum amd_ip_block_type block_type);
 223 bool amdgpu_is_idle(struct amdgpu_device *adev,
 224                     enum amd_ip_block_type block_type);
 225
 226 #define AMDGPU_MAX_IP_NUM 16
 227
 228 struct amdgpu_ip_block_status {
 229         bool valid;
 230         bool sw;
 231         bool hw;
 232         bool late_initialized;
 233         bool hang;
 234 };
 235
 236 struct amdgpu_ip_block_version {
 237         const enum amd_ip_block_type type;
 238         const u32 major;
 239         const u32 minor;
 240         const u32 rev;
 241         const struct amd_ip_funcs *funcs;
 242 };
 243
 244 struct amdgpu_ip_block {
 245         struct amdgpu_ip_block_status status;
 246         const struct amdgpu_ip_block_version *version;
 247 };
 248
 249 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 250                                 enum amd_ip_block_type type,
 251                                 u32 major, u32 minor);
 252
 253 struct amdgpu_ip_block * amdgpu_get_ip_block(struct amdgpu_device *adev,
 254                                              enum amd_ip_block_type type);
 255
 256 int amdgpu_ip_block_add(struct amdgpu_device *adev,
 257                         const struct amdgpu_ip_block_version *ip_block_version);
 258
 259 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 260 struct amdgpu_buffer_funcs {
 261         /* maximum bytes in a single operation */
 262         uint32_t        copy_max_bytes;
 263
 264         /* number of dw to reserve per operation */
 265         unsigned        copy_num_dw;
 266
 267         /* used for buffer migration */
 268         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 269                                  /* src addr in bytes */
 270                                  uint64_t src_offset,
 271                                  /* dst addr in bytes */
 272                                  uint64_t dst_offset,
 273                                  /* number of byte to transfer */
 274                                  uint32_t byte_count);
 275
 276         /* maximum bytes in a single operation */
 277         uint32_t        fill_max_bytes;
 278
 279         /* number of dw to reserve per operation */
 280         unsigned        fill_num_dw;
 281
 282         /* used for buffer clearing */
 283         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 284                                  /* value to write to memory */
 285                                  uint32_t src_data,
 286                                  /* dst addr in bytes */
 287                                  uint64_t dst_offset,
 288                                  /* number of byte to fill */
 289                                  uint32_t byte_count);
 290 };
 291
 292 /* provided by hw blocks that can write ptes, e.g., sdma */
 293 struct amdgpu_vm_pte_funcs {
 294         /* copy pte entries from GART */
 295         void (*copy_pte)(struct amdgpu_ib *ib,
 296                          uint64_t pe, uint64_t src,
 297                          unsigned count);
 298         /* write pte one entry at a time with addr mapping */
 299         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 300                           uint64_t value, unsigned count,
 301                           uint32_t incr);
 302         /* for linear pte/pde updates without addr mapping */
 303         void (*set_pte_pde)(struct amdgpu_ib *ib,
 304                             uint64_t pe,
 305                             uint64_t addr, unsigned count,
 306                             uint32_t incr, uint64_t flags);
 307 };
 308
 309 /* provided by the gmc block */
 310 struct amdgpu_gart_funcs {
 311         /* flush the vm tlb via mmio */
 312         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 313                               uint32_t vmid);
 314         /* write pte/pde updates using the cpu */
 315         int (*set_pte_pde)(struct amdgpu_device *adev,
 316                            void *cpu_pt_addr, /* cpu addr of page table */
 317                            uint32_t gpu_page_idx, /* pte/pde to update */
 318                            uint64_t addr, /* addr to write into pte/pde */
 319                            uint64_t flags); /* access flags */
 320         /* enable/disable PRT support */
 321         void (*set_prt)(struct amdgpu_device *adev, bool enable);
 322         /* set pte flags based per asic */
 323         uint64_t (*get_vm_pte_flags)(struct amdgpu_device *adev,
 324                                      uint32_t flags);
 325         /* get the pde for a given mc addr */
 326         u64 (*get_vm_pde)(struct amdgpu_device *adev, u64 addr);
 327         uint32_t (*get_invalidate_req)(unsigned int vm_id);
 328 };
 329
 330 /* provided by the ih block */
 331 struct amdgpu_ih_funcs {
 332         /* ring read/write ptr handling, called from interrupt context */
 333         u32 (*get_wptr)(struct amdgpu_device *adev);
 334         void (*decode_iv)(struct amdgpu_device *adev,
 335                           struct amdgpu_iv_entry *entry);
 336         void (*set_rptr)(struct amdgpu_device *adev);
 337 };
 338
 339 /*
 340  * BIOS.
 341  */
 342 bool amdgpu_get_bios(struct amdgpu_device *adev);
 343 bool amdgpu_read_bios(struct amdgpu_device *adev);
 344
 345 /*
 346  * Dummy page
 347  */
 348 struct amdgpu_dummy_page {
 349         struct page     *page;
 350         dma_addr_t      addr;
 351 };
 352 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 353 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 354
 355
 356 /*
 357  * Clocks
 358  */
 359
 360 #define AMDGPU_MAX_PPLL 3
 361
 362 struct amdgpu_clock {
 363         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 364         struct amdgpu_pll spll;
 365         struct amdgpu_pll mpll;
 366         /* 10 Khz units */
 367         uint32_t default_mclk;
 368         uint32_t default_sclk;
 369         uint32_t default_dispclk;
 370         uint32_t current_dispclk;
 371         uint32_t dp_extclk;
 372         uint32_t max_pixel_clock;
 373 };
 374
 375 /*
 376  * BO.
 377  */
 378 struct amdgpu_bo_list_entry {
 379         struct amdgpu_bo                *robj;
 380         struct ttm_validate_buffer      tv;
 381         struct amdgpu_bo_va             *bo_va;
 382         uint32_t                        priority;
 383         struct page                     **user_pages;
 384         int                             user_invalidated;
 385 };
 386
 387 struct amdgpu_bo_va_mapping {
 388         struct list_head                list;
 389         struct rb_node                  rb;
 390         uint64_t                        start;
 391         uint64_t                        last;
 392         uint64_t                        __subtree_last;
 393         uint64_t                        offset;
 394         uint64_t                        flags;
 395 };
 396
 397 /* bo virtual addresses in a specific vm */
 398 struct amdgpu_bo_va {
 399         /* protected by bo being reserved */
 400         struct list_head                bo_list;
 401         struct dma_fence                *last_pt_update;
 402         unsigned                        ref_count;
 403
 404         /* protected by vm mutex and spinlock */
 405         struct list_head                vm_status;
 406
 407         /* mappings for this bo_va */
 408         struct list_head                invalids;
 409         struct list_head                valids;
 410
 411         /* constant after initialization */
 412         struct amdgpu_vm                *vm;
 413         struct amdgpu_bo                *bo;
 414 };
 415
 416 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 417
 418 struct amdgpu_bo {
 419         /* Protected by tbo.reserved */
 420         u32                             prefered_domains;
 421         u32                             allowed_domains;
 422         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 423         struct ttm_placement            placement;
 424         struct ttm_buffer_object        tbo;
 425         struct ttm_bo_kmap_obj          kmap;
 426         u64                             flags;
 427         unsigned                        pin_count;
 428         void                            *kptr;
 429         u64                             tiling_flags;
 430         u64                             metadata_flags;
 431         void                            *metadata;
 432         u32                             metadata_size;
 433         unsigned                        prime_shared_count;
 434         /* list of all virtual address to which this bo
 435          * is associated to
 436          */
 437         struct list_head                va;
 438         /* Constant after initialization */
 439         struct drm_gem_object           gem_base;
 440         struct amdgpu_bo                *parent;
 441         struct amdgpu_bo                *shadow;
 442
 443         struct ttm_bo_kmap_obj          dma_buf_vmap;
 444         struct amdgpu_mn                *mn;
 445         struct list_head                mn_list;
 446         struct list_head                shadow_list;
 447 };
 448 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 449
 450 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 451 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 452                                 struct drm_file *file_priv);
 453 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 454                                 struct drm_file *file_priv);
 455 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 456 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 457 struct drm_gem_object *
 458 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 459                                  struct dma_buf_attachment *attach,
 460                                  struct sg_table *sg);
 461 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 462                                         struct drm_gem_object *gobj,
 463                                         int flags);
 464 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 465 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 466 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 467 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 468 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 469 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 470
 471 /* sub-allocation manager, it has to be protected by another lock.
 472  * By conception this is an helper for other part of the driver
 473  * like the indirect buffer or semaphore, which both have their
 474  * locking.
 475  *
 476  * Principe is simple, we keep a list of sub allocation in offset
 477  * order (first entry has offset == 0, last entry has the highest
 478  * offset).
 479  *
 480  * When allocating new object we first check if there is room at
 481  * the end total_size - (last_object_offset + last_object_size) >=
 482  * alloc_size. If so we allocate new object there.
 483  *
 484  * When there is not enough room at the end, we start waiting for
 485  * each sub object until we reach object_offset+object_size >=
 486  * alloc_size, this object then become the sub object we return.
 487  *
 488  * Alignment can't be bigger than page size.
 489  *
 490  * Hole are not considered for allocation to keep things simple.
 491  * Assumption is that there won't be hole (all object on same
 492  * alignment).
 493  */
 494
 495 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 496
 497 struct amdgpu_sa_manager {
 498         wait_queue_head_t       wq;
 499         struct amdgpu_bo        *bo;
 500         struct list_head        *hole;
 501         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 502         struct list_head        olist;
 503         unsigned                size;
 504         uint64_t                gpu_addr;
 505         void                    *cpu_ptr;
 506         uint32_t                domain;
 507         uint32_t                align;
 508 };
 509
 510 /* sub-allocation buffer */
 511 struct amdgpu_sa_bo {
 512         struct list_head                olist;
 513         struct list_head                flist;
 514         struct amdgpu_sa_manager        *manager;
 515         unsigned                        soffset;
 516         unsigned                        eoffset;
 517         struct dma_fence                *fence;
 518 };
 519
 520 /*
 521  * GEM objects.
 522  */
 523 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 524 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 525                                 int alignment, u32 initial_domain,
 526                                 u64 flags, bool kernel,
 527                                 struct drm_gem_object **obj);
 528
 529 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 530                             struct drm_device *dev,
 531                             struct drm_mode_create_dumb *args);
 532 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 533                           struct drm_device *dev,
 534                           uint32_t handle, uint64_t *offset_p);
 535 int amdgpu_fence_slab_init(void);
 536 void amdgpu_fence_slab_fini(void);
 537
 538 /*
 539  * VMHUB structures, functions & helpers
 540  */
 541 struct amdgpu_vmhub {
 542         uint32_t        ctx0_ptb_addr_lo32;
 543         uint32_t        ctx0_ptb_addr_hi32;
 544         uint32_t        vm_inv_eng0_req;
 545         uint32_t        vm_inv_eng0_ack;
 546         uint32_t        vm_context0_cntl;
 547         uint32_t        vm_l2_pro_fault_status;
 548         uint32_t        vm_l2_pro_fault_cntl;
 549 };
 550
 551 /*
 552  * GPU MC structures, functions & helpers
 553  */
 554 struct amdgpu_mc {
 555         resource_size_t         aper_size;
 556         resource_size_t         aper_base;
 557         resource_size_t         agp_base;
 558         /* for some chips with <= 32MB we need to lie
 559          * about vram size near mc fb location */
 560         u64                     mc_vram_size;
 561         u64                     visible_vram_size;
 562         u64                     gart_size;
 563         u64                     gart_start;
 564         u64                     gart_end;
 565         u64                     vram_start;
 566         u64                     vram_end;
 567         unsigned                vram_width;
 568         u64                     real_vram_size;
 569         int                     vram_mtrr;
 570         u64                     mc_mask;
 571         const struct firmware   *fw;    /* MC firmware */
 572         uint32_t                fw_version;
 573         struct amdgpu_irq_src   vm_fault;
 574         uint32_t                vram_type;
 575         uint32_t                srbm_soft_reset;
 576         bool                    prt_warning;
 577         uint64_t                stolen_size;
 578         /* apertures */
 579         u64                                     shared_aperture_start;
 580         u64                                     shared_aperture_end;
 581         u64                                     private_aperture_start;
 582         u64                                     private_aperture_end;
 583         /* protects concurrent invalidation */
 584         spinlock_t              invalidate_lock;
 585 };
 586
 587 /*
 588  * GPU doorbell structures, functions & helpers
 589  */
 590 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 591 {
 592         AMDGPU_DOORBELL_KIQ                     = 0x000,
 593         AMDGPU_DOORBELL_HIQ                     = 0x001,
 594         AMDGPU_DOORBELL_DIQ                     = 0x002,
 595         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 596         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 597         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 598         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 599         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 600         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 601         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 602         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 603         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 604         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 605         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 606         AMDGPU_DOORBELL_IH                      = 0x1E8,
 607         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 608         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 609 } AMDGPU_DOORBELL_ASSIGNMENT;
 610
 611 struct amdgpu_doorbell {
 612         /* doorbell mmio */
 613         resource_size_t         base;
 614         resource_size_t         size;
 615         u32 __iomem             *ptr;
 616         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 617 };
 618
 619 /*
 620  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 621  */
 622 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 623 {
 624         /*
 625          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 626          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 627          *  Compute related doorbells are allocated from 0x00 to 0x8a
 628          */
 629
 630
 631         /* kernel scheduling */
 632         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 633
 634         /* HSA interface queue and debug queue */
 635         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 636         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 637
 638         /* Compute engines */
 639         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 640         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 641         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 642         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 643         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 644         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 645         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 646         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 647
 648         /* User queue doorbell range (128 doorbells) */
 649         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 650         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 651
 652         /* Graphics engine */
 653         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 654
 655         /*
 656          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 657          * Graphics voltage island aperture 1
 658          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 659          */
 660
 661         /* sDMA engines */
 662         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 663         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 664         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 665         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 666
 667         /* Interrupt handler */
 668         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 669         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 670         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 671
 672         /* VCN engine use 32 bits doorbell  */
 673         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 674         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 675         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 676         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 677
 678         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 679          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 680          */
 681         AMDGPU_DOORBELL64_RING0_1                 = 0xF8,
 682         AMDGPU_DOORBELL64_RING2_3                 = 0xF9,
 683         AMDGPU_DOORBELL64_RING4_5                 = 0xFA,
 684         AMDGPU_DOORBELL64_RING6_7                 = 0xFB,
 685
 686         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xFC,
 687         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xFD,
 688         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFE,
 689         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFF,
 690
 691         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 692         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 693 } AMDGPU_DOORBELL64_ASSIGNMENT;
 694
 695
 696 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 697                                 phys_addr_t *aperture_base,
 698                                 size_t *aperture_size,
 699                                 size_t *start_offset);
 700
 701 /*
 702  * IRQS.
 703  */
 704
 705 struct amdgpu_flip_work {
 706         struct delayed_work             flip_work;
 707         struct work_struct              unpin_work;
 708         struct amdgpu_device            *adev;
 709         int                             crtc_id;
 710         u32                             target_vblank;
 711         uint64_t                        base;
 712         struct drm_pending_vblank_event *event;
 713         struct amdgpu_bo                *old_abo;
 714         struct dma_fence                *excl;
 715         unsigned                        shared_count;
 716         struct dma_fence                **shared;
 717         struct dma_fence_cb             cb;
 718         bool                            async;
 719 };
 720
 721
 722 /*
 723  * CP & rings.
 724  */
 725
 726 struct amdgpu_ib {
 727         struct amdgpu_sa_bo             *sa_bo;
 728         uint32_t                        length_dw;
 729         uint64_t                        gpu_addr;
 730         uint32_t                        *ptr;
 731         uint32_t                        flags;
 732 };
 733
 734 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
 735
 736 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 737                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 738 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 739                              struct amdgpu_job **job);
 740
 741 void amdgpu_job_free_resources(struct amdgpu_job *job);
 742 void amdgpu_job_free(struct amdgpu_job *job);
 743 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 744                       struct amd_sched_entity *entity, void *owner,
 745                       struct dma_fence **f);
 746
 747 /*
 748  * Queue manager
 749  */
 750 struct amdgpu_queue_mapper {
 751         int             hw_ip;
 752         struct mutex    lock;
 753         /* protected by lock */
 754         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
 755 };
 756
 757 struct amdgpu_queue_mgr {
 758         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
 759 };
 760
 761 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
 762                           struct amdgpu_queue_mgr *mgr);
 763 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
 764                           struct amdgpu_queue_mgr *mgr);
 765 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
 766                          struct amdgpu_queue_mgr *mgr,
 767                          int hw_ip, int instance, int ring,
 768                          struct amdgpu_ring **out_ring);
 769
 770 /*
 771  * context related structures
 772  */
 773
 774 struct amdgpu_ctx_ring {
 775         uint64_t                sequence;
 776         struct dma_fence        **fences;
 777         struct amd_sched_entity entity;
 778 };
 779
 780 struct amdgpu_ctx {
 781         struct kref             refcount;
 782         struct amdgpu_device    *adev;
 783         struct amdgpu_queue_mgr queue_mgr;
 784         unsigned                reset_counter;
 785         spinlock_t              ring_lock;
 786         struct dma_fence        **fences;
 787         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 788         bool preamble_presented;
 789 };
 790
 791 struct amdgpu_ctx_mgr {
 792         struct amdgpu_device    *adev;
 793         struct mutex            lock;
 794         /* protected by lock */
 795         struct idr              ctx_handles;
 796 };
 797
 798 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 799 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 800
 801 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 802                               struct dma_fence *fence);
 803 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 804                                    struct amdgpu_ring *ring, uint64_t seq);
 805
 806 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 807                      struct drm_file *filp);
 808
 809 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 810 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 811
 812 /*
 813  * file private structure
 814  */
 815
 816 struct amdgpu_fpriv {
 817         struct amdgpu_vm        vm;
 818         struct amdgpu_bo_va     *prt_va;
 819         struct mutex            bo_list_lock;
 820         struct idr              bo_list_handles;
 821         struct amdgpu_ctx_mgr   ctx_mgr;
 822         u32                     vram_lost_counter;
 823 };
 824
 825 /*
 826  * residency list
 827  */
 828
 829 struct amdgpu_bo_list {
 830         struct mutex lock;
 831         struct rcu_head rhead;
 832         struct kref refcount;
 833         struct amdgpu_bo *gds_obj;
 834         struct amdgpu_bo *gws_obj;
 835         struct amdgpu_bo *oa_obj;
 836         unsigned first_userptr;
 837         unsigned num_entries;
 838         struct amdgpu_bo_list_entry *array;
 839 };
 840
 841 struct amdgpu_bo_list *
 842 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
 843 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
 844                              struct list_head *validated);
 845 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
 846 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
 847
 848 /*
 849  * GFX stuff
 850  */
 851 #include "clearstate_defs.h"
 852
 853 struct amdgpu_rlc_funcs {
 854         void (*enter_safe_mode)(struct amdgpu_device *adev);
 855         void (*exit_safe_mode)(struct amdgpu_device *adev);
 856 };
 857
 858 struct amdgpu_rlc {
 859         /* for power gating */
 860         struct amdgpu_bo        *save_restore_obj;
 861         uint64_t                save_restore_gpu_addr;
 862         volatile uint32_t       *sr_ptr;
 863         const u32               *reg_list;
 864         u32                     reg_list_size;
 865         /* for clear state */
 866         struct amdgpu_bo        *clear_state_obj;
 867         uint64_t                clear_state_gpu_addr;
 868         volatile uint32_t       *cs_ptr;
 869         const struct cs_section_def   *cs_data;
 870         u32                     clear_state_size;
 871         /* for cp tables */
 872         struct amdgpu_bo        *cp_table_obj;
 873         uint64_t                cp_table_gpu_addr;
 874         volatile uint32_t       *cp_table_ptr;
 875         u32                     cp_table_size;
 876
 877         /* safe mode for updating CG/PG state */
 878         bool in_safe_mode;
 879         const struct amdgpu_rlc_funcs *funcs;
 880
 881         /* for firmware data */
 882         u32 save_and_restore_offset;
 883         u32 clear_state_descriptor_offset;
 884         u32 avail_scratch_ram_locations;
 885         u32 reg_restore_list_size;
 886         u32 reg_list_format_start;
 887         u32 reg_list_format_separate_start;
 888         u32 starting_offsets_start;
 889         u32 reg_list_format_size_bytes;
 890         u32 reg_list_size_bytes;
 891
 892         u32 *register_list_format;
 893         u32 *register_restore;
 894 };
 895
 896 #define AMDGPU_MAX_COMPUTE_QUEUES KGD_MAX_QUEUES
 897
 898 struct amdgpu_mec {
 899         struct amdgpu_bo        *hpd_eop_obj;
 900         u64                     hpd_eop_gpu_addr;
 901         struct amdgpu_bo        *mec_fw_obj;
 902         u64                     mec_fw_gpu_addr;
 903         u32 num_mec;
 904         u32 num_pipe_per_mec;
 905         u32 num_queue_per_pipe;
 906         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
 907
 908         /* These are the resources for which amdgpu takes ownership */
 909         DECLARE_BITMAP(queue_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 910 };
 911
 912 struct amdgpu_kiq {
 913         u64                     eop_gpu_addr;
 914         struct amdgpu_bo        *eop_obj;
 915         struct mutex            ring_mutex;
 916         struct amdgpu_ring      ring;
 917         struct amdgpu_irq_src   irq;
 918 };
 919
 920 /*
 921  * GPU scratch registers structures, functions & helpers
 922  */
 923 struct amdgpu_scratch {
 924         unsigned                num_reg;
 925         uint32_t                reg_base;
 926         uint32_t                free_mask;
 927 };
 928
 929 /*
 930  * GFX configurations
 931  */
 932 #define AMDGPU_GFX_MAX_SE 4
 933 #define AMDGPU_GFX_MAX_SH_PER_SE 2
 934
 935 struct amdgpu_rb_config {
 936         uint32_t rb_backend_disable;
 937         uint32_t user_rb_backend_disable;
 938         uint32_t raster_config;
 939         uint32_t raster_config_1;
 940 };
 941
 942 struct gb_addr_config {
 943         uint16_t pipe_interleave_size;
 944         uint8_t num_pipes;
 945         uint8_t max_compress_frags;
 946         uint8_t num_banks;
 947         uint8_t num_se;
 948         uint8_t num_rb_per_se;
 949 };
 950
 951 struct amdgpu_gfx_config {
 952         unsigned max_shader_engines;
 953         unsigned max_tile_pipes;
 954         unsigned max_cu_per_sh;
 955         unsigned max_sh_per_se;
 956         unsigned max_backends_per_se;
 957         unsigned max_texture_channel_caches;
 958         unsigned max_gprs;
 959         unsigned max_gs_threads;
 960         unsigned max_hw_contexts;
 961         unsigned sc_prim_fifo_size_frontend;
 962         unsigned sc_prim_fifo_size_backend;
 963         unsigned sc_hiz_tile_fifo_size;
 964         unsigned sc_earlyz_tile_fifo_size;
 965
 966         unsigned num_tile_pipes;
 967         unsigned backend_enable_mask;
 968         unsigned mem_max_burst_length_bytes;
 969         unsigned mem_row_size_in_kb;
 970         unsigned shader_engine_tile_size;
 971         unsigned num_gpus;
 972         unsigned multi_gpu_tile_size;
 973         unsigned mc_arb_ramcfg;
 974         unsigned gb_addr_config;
 975         unsigned num_rbs;
 976         unsigned gs_vgt_table_depth;
 977         unsigned gs_prim_buffer_depth;
 978
 979         uint32_t tile_mode_array[32];
 980         uint32_t macrotile_mode_array[16];
 981
 982         struct gb_addr_config gb_addr_config_fields;
 983         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
 984
 985         /* gfx configure feature */
 986         uint32_t double_offchip_lds_buf;
 987 };
 988
 989 struct amdgpu_cu_info {
 990         uint32_t max_waves_per_simd;
 991         uint32_t wave_front_size;
 992         uint32_t max_scratch_slots_per_cu;
 993         uint32_t lds_size;
 994
 995         /* total active CU number */
 996         uint32_t number;
 997         uint32_t ao_cu_mask;
 998         uint32_t ao_cu_bitmap[4][4];
 999         uint32_t bitmap[4][4];
1000 };
1001
1002 struct amdgpu_gfx_funcs {
1003         /* get the gpu clock counter */
1004         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1005         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
1006         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
1007         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
1008         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
1009 };
1010
1011 struct amdgpu_ngg_buf {
1012         struct amdgpu_bo        *bo;
1013         uint64_t                gpu_addr;
1014         uint32_t                size;
1015         uint32_t                bo_size;
1016 };
1017
1018 enum {
1019         NGG_PRIM = 0,
1020         NGG_POS,
1021         NGG_CNTL,
1022         NGG_PARAM,
1023         NGG_BUF_MAX
1024 };
1025
1026 struct amdgpu_ngg {
1027         struct amdgpu_ngg_buf   buf[NGG_BUF_MAX];
1028         uint32_t                gds_reserve_addr;
1029         uint32_t                gds_reserve_size;
1030         bool                    init;
1031 };
1032
1033 struct amdgpu_gfx {
1034         struct mutex                    gpu_clock_mutex;
1035         struct amdgpu_gfx_config        config;
1036         struct amdgpu_rlc               rlc;
1037         struct amdgpu_mec               mec;
1038         struct amdgpu_kiq               kiq;
1039         struct amdgpu_scratch           scratch;
1040         const struct firmware           *me_fw; /* ME firmware */
1041         uint32_t                        me_fw_version;
1042         const struct firmware           *pfp_fw; /* PFP firmware */
1043         uint32_t                        pfp_fw_version;
1044         const struct firmware           *ce_fw; /* CE firmware */
1045         uint32_t                        ce_fw_version;
1046         const struct firmware           *rlc_fw; /* RLC firmware */
1047         uint32_t                        rlc_fw_version;
1048         const struct firmware           *mec_fw; /* MEC firmware */
1049         uint32_t                        mec_fw_version;
1050         const struct firmware           *mec2_fw; /* MEC2 firmware */
1051         uint32_t                        mec2_fw_version;
1052         uint32_t                        me_feature_version;
1053         uint32_t                        ce_feature_version;
1054         uint32_t                        pfp_feature_version;
1055         uint32_t                        rlc_feature_version;
1056         uint32_t                        mec_feature_version;
1057         uint32_t                        mec2_feature_version;
1058         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1059         unsigned                        num_gfx_rings;
1060         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1061         unsigned                        num_compute_rings;
1062         struct amdgpu_irq_src           eop_irq;
1063         struct amdgpu_irq_src           priv_reg_irq;
1064         struct amdgpu_irq_src           priv_inst_irq;
1065         /* gfx status */
1066         uint32_t                        gfx_current_status;
1067         /* ce ram size*/
1068         unsigned                        ce_ram_size;
1069         struct amdgpu_cu_info           cu_info;
1070         const struct amdgpu_gfx_funcs   *funcs;
1071
1072         /* reset mask */
1073         uint32_t                        grbm_soft_reset;
1074         uint32_t                        srbm_soft_reset;
1075         bool                            in_reset;
1076         /* s3/s4 mask */
1077         bool                            in_suspend;
1078         /* NGG */
1079         struct amdgpu_ngg               ngg;
1080 };
1081
1082 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1083                   unsigned size, struct amdgpu_ib *ib);
1084 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1085                     struct dma_fence *f);
1086 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1087                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
1088                        struct dma_fence **f);
1089 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1090 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1091 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1092
1093 /*
1094  * CS.
1095  */
1096 struct amdgpu_cs_chunk {
1097         uint32_t                chunk_id;
1098         uint32_t                length_dw;
1099         void                    *kdata;
1100 };
1101
1102 struct amdgpu_cs_parser {
1103         struct amdgpu_device    *adev;
1104         struct drm_file         *filp;
1105         struct amdgpu_ctx       *ctx;
1106
1107         /* chunks */
1108         unsigned                nchunks;
1109         struct amdgpu_cs_chunk  *chunks;
1110
1111         /* scheduler job object */
1112         struct amdgpu_job       *job;
1113
1114         /* buffer objects */
1115         struct ww_acquire_ctx           ticket;
1116         struct amdgpu_bo_list           *bo_list;
1117         struct amdgpu_bo_list_entry     vm_pd;
1118         struct list_head                validated;
1119         struct dma_fence                *fence;
1120         uint64_t                        bytes_moved_threshold;
1121         uint64_t                        bytes_moved_vis_threshold;
1122         uint64_t                        bytes_moved;
1123         uint64_t                        bytes_moved_vis;
1124         struct amdgpu_bo_list_entry     *evictable;
1125
1126         /* user fence */
1127         struct amdgpu_bo_list_entry     uf_entry;
1128
1129         unsigned num_post_dep_syncobjs;
1130         struct drm_syncobj **post_dep_syncobjs;
1131 };
1132
1133 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1134 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1135 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1136
1137 struct amdgpu_job {
1138         struct amd_sched_job    base;
1139         struct amdgpu_device    *adev;
1140         struct amdgpu_vm        *vm;
1141         struct amdgpu_ring      *ring;
1142         struct amdgpu_sync      sync;
1143         struct amdgpu_sync      dep_sync;
1144         struct amdgpu_sync      sched_sync;
1145         struct amdgpu_ib        *ibs;
1146         struct dma_fence        *fence; /* the hw fence */
1147         uint32_t                preamble_status;
1148         uint32_t                num_ibs;
1149         void                    *owner;
1150         uint64_t                fence_ctx; /* the fence_context this job uses */
1151         bool                    vm_needs_flush;
1152         unsigned                vm_id;
1153         uint64_t                vm_pd_addr;
1154         uint32_t                gds_base, gds_size;
1155         uint32_t                gws_base, gws_size;
1156         uint32_t                oa_base, oa_size;
1157
1158         /* user fence handling */
1159         uint64_t                uf_addr;
1160         uint64_t                uf_sequence;
1161
1162 };
1163 #define to_amdgpu_job(sched_job)                \
1164                 container_of((sched_job), struct amdgpu_job, base)
1165
1166 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1167                                       uint32_t ib_idx, int idx)
1168 {
1169         return p->job->ibs[ib_idx].ptr[idx];
1170 }
1171
1172 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1173                                        uint32_t ib_idx, int idx,
1174                                        uint32_t value)
1175 {
1176         p->job->ibs[ib_idx].ptr[idx] = value;
1177 }
1178
1179 /*
1180  * Writeback
1181  */
1182 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1183
1184 struct amdgpu_wb {
1185         struct amdgpu_bo        *wb_obj;
1186         volatile uint32_t       *wb;
1187         uint64_t                gpu_addr;
1188         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1189         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1190 };
1191
1192 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1193 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1194 int amdgpu_wb_get_64bit(struct amdgpu_device *adev, u32 *wb);
1195 int amdgpu_wb_get_256Bit(struct amdgpu_device *adev, u32 *wb);
1196 void amdgpu_wb_free_64bit(struct amdgpu_device *adev, u32 wb);
1197 void amdgpu_wb_free_256bit(struct amdgpu_device *adev, u32 wb);
1198
1199 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1200
1201 /*
1202  * SDMA
1203  */
1204 struct amdgpu_sdma_instance {
1205         /* SDMA firmware */
1206         const struct firmware   *fw;
1207         uint32_t                fw_version;
1208         uint32_t                feature_version;
1209
1210         struct amdgpu_ring      ring;
1211         bool                    burst_nop;
1212 };
1213
1214 struct amdgpu_sdma {
1215         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1216 #ifdef CONFIG_DRM_AMDGPU_SI
1217         //SI DMA has a difference trap irq number for the second engine
1218         struct amdgpu_irq_src   trap_irq_1;
1219 #endif
1220         struct amdgpu_irq_src   trap_irq;
1221         struct amdgpu_irq_src   illegal_inst_irq;
1222         int                     num_instances;
1223         uint32_t                    srbm_soft_reset;
1224 };
1225
1226 /*
1227  * Firmware
1228  */
1229 enum amdgpu_firmware_load_type {
1230         AMDGPU_FW_LOAD_DIRECT = 0,
1231         AMDGPU_FW_LOAD_SMU,
1232         AMDGPU_FW_LOAD_PSP,
1233 };
1234
1235 struct amdgpu_firmware {
1236         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1237         enum amdgpu_firmware_load_type load_type;
1238         struct amdgpu_bo *fw_buf;
1239         unsigned int fw_size;
1240         unsigned int max_ucodes;
1241         /* firmwares are loaded by psp instead of smu from vega10 */
1242         const struct amdgpu_psp_funcs *funcs;
1243         struct amdgpu_bo *rbuf;
1244         struct mutex mutex;
1245
1246         /* gpu info firmware data pointer */
1247         const struct firmware *gpu_info_fw;
1248 };
1249
1250 /*
1251  * Benchmarking
1252  */
1253 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1254
1255
1256 /*
1257  * Testing
1258  */
1259 void amdgpu_test_moves(struct amdgpu_device *adev);
1260
1261 /*
1262  * MMU Notifier
1263  */
1264 #if defined(CONFIG_MMU_NOTIFIER)
1265 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1266 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1267 #else
1268 static inline int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1269 {
1270         return -ENODEV;
1271 }
1272 static inline void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1273 #endif
1274
1275 /*
1276  * Debugfs
1277  */
1278 struct amdgpu_debugfs {
1279         const struct drm_info_list      *files;
1280         unsigned                num_files;
1281 };
1282
1283 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1284                              const struct drm_info_list *files,
1285                              unsigned nfiles);
1286 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1287
1288 #if defined(CONFIG_DEBUG_FS)
1289 int amdgpu_debugfs_init(struct drm_minor *minor);
1290 #endif
1291
1292 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1293
1294 /*
1295  * amdgpu smumgr functions
1296  */
1297 struct amdgpu_smumgr_funcs {
1298         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1299         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1300         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1301 };
1302
1303 /*
1304  * amdgpu smumgr
1305  */
1306 struct amdgpu_smumgr {
1307         struct amdgpu_bo *toc_buf;
1308         struct amdgpu_bo *smu_buf;
1309         /* asic priv smu data */
1310         void *priv;
1311         spinlock_t smu_lock;
1312         /* smumgr functions */
1313         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1314         /* ucode loading complete flag */
1315         uint32_t fw_flags;
1316 };
1317
1318 /*
1319  * ASIC specific register table accessible by UMD
1320  */
1321 struct amdgpu_allowed_register_entry {
1322         uint32_t reg_offset;
1323         bool grbm_indexed;
1324 };
1325
1326 /*
1327  * ASIC specific functions.
1328  */
1329 struct amdgpu_asic_funcs {
1330         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1331         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1332                                    u8 *bios, u32 length_bytes);
1333         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1334                              u32 sh_num, u32 reg_offset, u32 *value);
1335         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1336         int (*reset)(struct amdgpu_device *adev);
1337         /* get the reference clock */
1338         u32 (*get_xclk)(struct amdgpu_device *adev);
1339         /* MM block clocks */
1340         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1341         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1342         /* static power management */
1343         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1344         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1345         /* get config memsize register */
1346         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1347 };
1348
1349 /*
1350  * IOCTL.
1351  */
1352 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1353                             struct drm_file *filp);
1354 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1355                                 struct drm_file *filp);
1356
1357 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1358                           struct drm_file *filp);
1359 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1360                         struct drm_file *filp);
1361 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1362                           struct drm_file *filp);
1363 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1364                               struct drm_file *filp);
1365 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1366                           struct drm_file *filp);
1367 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1368                         struct drm_file *filp);
1369 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1370 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1371 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1372                                 struct drm_file *filp);
1373
1374 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1375                                 struct drm_file *filp);
1376
1377 /* VRAM scratch page for HDP bug, default vram page */
1378 struct amdgpu_vram_scratch {
1379         struct amdgpu_bo                *robj;
1380         volatile uint32_t               *ptr;
1381         u64                             gpu_addr;
1382 };
1383
1384 /*
1385  * ACPI
1386  */
1387 struct amdgpu_atif_notification_cfg {
1388         bool enabled;
1389         int command_code;
1390 };
1391
1392 struct amdgpu_atif_notifications {
1393         bool display_switch;
1394         bool expansion_mode_change;
1395         bool thermal_state;
1396         bool forced_power_state;
1397         bool system_power_state;
1398         bool display_conf_change;
1399         bool px_gfx_switch;
1400         bool brightness_change;
1401         bool dgpu_display_event;
1402 };
1403
1404 struct amdgpu_atif_functions {
1405         bool system_params;
1406         bool sbios_requests;
1407         bool select_active_disp;
1408         bool lid_state;
1409         bool get_tv_standard;
1410         bool set_tv_standard;
1411         bool get_panel_expansion_mode;
1412         bool set_panel_expansion_mode;
1413         bool temperature_change;
1414         bool graphics_device_types;
1415 };
1416
1417 struct amdgpu_atif {
1418         struct amdgpu_atif_notifications notifications;
1419         struct amdgpu_atif_functions functions;
1420         struct amdgpu_atif_notification_cfg notification_cfg;
1421         struct amdgpu_encoder *encoder_for_bl;
1422 };
1423
1424 struct amdgpu_atcs_functions {
1425         bool get_ext_state;
1426         bool pcie_perf_req;
1427         bool pcie_dev_rdy;
1428         bool pcie_bus_width;
1429 };
1430
1431 struct amdgpu_atcs {
1432         struct amdgpu_atcs_functions functions;
1433 };
1434
1435 /*
1436  * CGS
1437  */
1438 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1439 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1440
1441 /*
1442  * Core structure, functions and helpers.
1443  */
1444 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1445 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1446
1447 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1448 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1449
1450 #define AMDGPU_RESET_MAGIC_NUM 64
1451 struct amdgpu_device {
1452         struct device                   *dev;
1453         struct drm_device               *ddev;
1454         struct pci_dev                  *pdev;
1455
1456 #ifdef CONFIG_DRM_AMD_ACP
1457         struct amdgpu_acp               acp;
1458 #endif
1459
1460         /* ASIC */
1461         enum amd_asic_type              asic_type;
1462         uint32_t                        family;
1463         uint32_t                        rev_id;
1464         uint32_t                        external_rev_id;
1465         unsigned long                   flags;
1466         int                             usec_timeout;
1467         const struct amdgpu_asic_funcs  *asic_funcs;
1468         bool                            shutdown;
1469         bool                            need_dma32;
1470         bool                            accel_working;
1471         struct work_struct              reset_work;
1472         struct notifier_block           acpi_nb;
1473         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1474         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1475         unsigned                        debugfs_count;
1476 #if defined(CONFIG_DEBUG_FS)
1477         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1478 #endif
1479         struct amdgpu_atif              atif;
1480         struct amdgpu_atcs              atcs;
1481         struct mutex                    srbm_mutex;
1482         /* GRBM index mutex. Protects concurrent access to GRBM index */
1483         struct mutex                    grbm_idx_mutex;
1484         struct dev_pm_domain            vga_pm_domain;
1485         bool                            have_disp_power_ref;
1486
1487         /* BIOS */
1488         bool                            is_atom_fw;
1489         uint8_t                         *bios;
1490         uint32_t                        bios_size;
1491         struct amdgpu_bo                *stollen_vga_memory;
1492         uint32_t                        bios_scratch_reg_offset;
1493         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1494
1495         /* Register/doorbell mmio */
1496         resource_size_t                 rmmio_base;
1497         resource_size_t                 rmmio_size;
1498         void __iomem                    *rmmio;
1499         /* protects concurrent MM_INDEX/DATA based register access */
1500         spinlock_t mmio_idx_lock;
1501         /* protects concurrent SMC based register access */
1502         spinlock_t smc_idx_lock;
1503         amdgpu_rreg_t                   smc_rreg;
1504         amdgpu_wreg_t                   smc_wreg;
1505         /* protects concurrent PCIE register access */
1506         spinlock_t pcie_idx_lock;
1507         amdgpu_rreg_t                   pcie_rreg;
1508         amdgpu_wreg_t                   pcie_wreg;
1509         amdgpu_rreg_t                   pciep_rreg;
1510         amdgpu_wreg_t                   pciep_wreg;
1511         /* protects concurrent UVD register access */
1512         spinlock_t uvd_ctx_idx_lock;
1513         amdgpu_rreg_t                   uvd_ctx_rreg;
1514         amdgpu_wreg_t                   uvd_ctx_wreg;
1515         /* protects concurrent DIDT register access */
1516         spinlock_t didt_idx_lock;
1517         amdgpu_rreg_t                   didt_rreg;
1518         amdgpu_wreg_t                   didt_wreg;
1519         /* protects concurrent gc_cac register access */
1520         spinlock_t gc_cac_idx_lock;
1521         amdgpu_rreg_t                   gc_cac_rreg;
1522         amdgpu_wreg_t                   gc_cac_wreg;
1523         /* protects concurrent se_cac register access */
1524         spinlock_t se_cac_idx_lock;
1525         amdgpu_rreg_t                   se_cac_rreg;
1526         amdgpu_wreg_t                   se_cac_wreg;
1527         /* protects concurrent ENDPOINT (audio) register access */
1528         spinlock_t audio_endpt_idx_lock;
1529         amdgpu_block_rreg_t             audio_endpt_rreg;
1530         amdgpu_block_wreg_t             audio_endpt_wreg;
1531         void __iomem                    *rio_mem;
1532         resource_size_t                 rio_mem_size;
1533         struct amdgpu_doorbell          doorbell;
1534
1535         /* clock/pll info */
1536         struct amdgpu_clock            clock;
1537
1538         /* MC */
1539         struct amdgpu_mc                mc;
1540         struct amdgpu_gart              gart;
1541         struct amdgpu_dummy_page        dummy_page;
1542         struct amdgpu_vm_manager        vm_manager;
1543         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1544
1545         /* memory management */
1546         struct amdgpu_mman              mman;
1547         struct amdgpu_vram_scratch      vram_scratch;
1548         struct amdgpu_wb                wb;
1549         atomic64_t                      vram_usage;
1550         atomic64_t                      vram_vis_usage;
1551         atomic64_t                      gtt_usage;
1552         atomic64_t                      num_bytes_moved;
1553         atomic64_t                      num_evictions;
1554         atomic64_t                      num_vram_cpu_page_faults;
1555         atomic_t                        gpu_reset_counter;
1556         atomic_t                        vram_lost_counter;
1557
1558         /* data for buffer migration throttling */
1559         struct {
1560                 spinlock_t              lock;
1561                 s64                     last_update_us;
1562                 s64                     accum_us; /* accumulated microseconds */
1563                 s64                     accum_us_vis; /* for visible VRAM */
1564                 u32                     log2_max_MBps;
1565         } mm_stats;
1566
1567         /* display */
1568         bool                            enable_virtual_display;
1569         struct amdgpu_mode_info         mode_info;
1570         struct work_struct              hotplug_work;
1571         struct amdgpu_irq_src           crtc_irq;
1572         struct amdgpu_irq_src           pageflip_irq;
1573         struct amdgpu_irq_src           hpd_irq;
1574
1575         /* rings */
1576         u64                             fence_context;
1577         unsigned                        num_rings;
1578         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1579         bool                            ib_pool_ready;
1580         struct amdgpu_sa_manager        ring_tmp_bo;
1581
1582         /* interrupts */
1583         struct amdgpu_irq               irq;
1584
1585         /* powerplay */
1586         struct amd_powerplay            powerplay;
1587         bool                            pp_enabled;
1588         bool                            pp_force_state_enabled;
1589
1590         /* dpm */
1591         struct amdgpu_pm                pm;
1592         u32                             cg_flags;
1593         u32                             pg_flags;
1594
1595         /* amdgpu smumgr */
1596         struct amdgpu_smumgr smu;
1597
1598         /* gfx */
1599         struct amdgpu_gfx               gfx;
1600
1601         /* sdma */
1602         struct amdgpu_sdma              sdma;
1603
1604         union {
1605                 struct {
1606                         /* uvd */
1607                         struct amdgpu_uvd               uvd;
1608
1609                         /* vce */
1610                         struct amdgpu_vce               vce;
1611                 };
1612
1613                 /* vcn */
1614                 struct amdgpu_vcn               vcn;
1615         };
1616
1617         /* firmwares */
1618         struct amdgpu_firmware          firmware;
1619
1620         /* PSP */
1621         struct psp_context              psp;
1622
1623         /* GDS */
1624         struct amdgpu_gds               gds;
1625
1626         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1627         int                             num_ip_blocks;
1628         struct mutex    mn_lock;
1629         DECLARE_HASHTABLE(mn_hash, 7);
1630
1631         /* tracking pinned memory */
1632         u64 vram_pin_size;
1633         u64 invisible_pin_size;
1634         u64 gart_pin_size;
1635
1636         /* amdkfd interface */
1637         struct kfd_dev          *kfd;
1638
1639         /* delayed work_func for deferring clockgating during resume */
1640         struct delayed_work     late_init_work;
1641
1642         struct amdgpu_virt      virt;
1643
1644         /* link all shadow bo */
1645         struct list_head                shadow_list;
1646         struct mutex                    shadow_list_lock;
1647         /* link all gtt */
1648         spinlock_t                      gtt_list_lock;
1649         struct list_head                gtt_list;
1650         /* keep an lru list of rings by HW IP */
1651         struct list_head                ring_lru_list;
1652         spinlock_t                      ring_lru_list_lock;
1653
1654         /* record hw reset is performed */
1655         bool has_hw_reset;
1656         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1657
1658         /* record last mm index being written through WREG32*/
1659         unsigned long last_mm_index;
1660 };
1661
1662 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1663 {
1664         return container_of(bdev, struct amdgpu_device, mman.bdev);
1665 }
1666
1667 int amdgpu_device_init(struct amdgpu_device *adev,
1668                        struct drm_device *ddev,
1669                        struct pci_dev *pdev,
1670                        uint32_t flags);
1671 void amdgpu_device_fini(struct amdgpu_device *adev);
1672 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1673
1674 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1675                         uint32_t acc_flags);
1676 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1677                     uint32_t acc_flags);
1678 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1679 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1680
1681 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1682 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1683 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1684 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1685
1686 /*
1687  * Registers read & write functions.
1688  */
1689
1690 #define AMDGPU_REGS_IDX       (1<<0)
1691 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1692
1693 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1694 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1695
1696 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1697 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1698 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1699 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1700 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1701 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1702 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1703 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1704 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1705 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1706 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1707 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1708 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1709 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1710 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1711 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1712 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1713 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1714 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1715 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1716 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1717 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1718 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1719 #define WREG32_P(reg, val, mask)                                \
1720         do {                                                    \
1721                 uint32_t tmp_ = RREG32(reg);                    \
1722                 tmp_ &= (mask);                                 \
1723                 tmp_ |= ((val) & ~(mask));                      \
1724                 WREG32(reg, tmp_);                              \
1725         } while (0)
1726 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1727 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1728 #define WREG32_PLL_P(reg, val, mask)                            \
1729         do {                                                    \
1730                 uint32_t tmp_ = RREG32_PLL(reg);                \
1731                 tmp_ &= (mask);                                 \
1732                 tmp_ |= ((val) & ~(mask));                      \
1733                 WREG32_PLL(reg, tmp_);                          \
1734         } while (0)
1735 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1736 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1737 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1738
1739 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1740 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1741 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1742 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1743
1744 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1745 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1746
1747 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1748         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1749          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1750
1751 #define REG_GET_FIELD(value, reg, field)                                \
1752         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1753
1754 #define WREG32_FIELD(reg, field, val)   \
1755         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1756
1757 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1758         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1759
1760 /*
1761  * BIOS helpers.
1762  */
1763 #define RBIOS8(i) (adev->bios[i])
1764 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1765 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1766
1767 static inline struct amdgpu_sdma_instance *
1768 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1769 {
1770         struct amdgpu_device *adev = ring->adev;
1771         int i;
1772
1773         for (i = 0; i < adev->sdma.num_instances; i++)
1774                 if (&adev->sdma.instance[i].ring == ring)
1775                         break;
1776
1777         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1778                 return &adev->sdma.instance[i];
1779         else
1780                 return NULL;
1781 }
1782
1783 /*
1784  * ASICs macro.
1785  */
1786 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1787 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1788 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1789 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1790 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1791 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1792 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1793 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1794 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1795 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1796 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1797 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1798 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
1799 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1800 #define amdgpu_gart_get_vm_pde(adev, addr) (adev)->gart.gart_funcs->get_vm_pde((adev), (addr))
1801 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1802 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1803 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1804 #define amdgpu_vm_get_pte_flags(adev, flags) (adev)->gart.gart_funcs->get_vm_pte_flags((adev),(flags))
1805 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1806 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1807 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1808 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1809 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1810 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1811 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
1812 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1813 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1814 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1815 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1816 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1817 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
1818 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1819 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1820 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1821 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1822 #define amdgpu_ring_emit_tmz(r, b) (r)->funcs->emit_tmz((r), (b))
1823 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1824 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1825 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1826 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1827 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1828 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1829 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1830 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
1831 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1832 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1833 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1834 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1835 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1836 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1837 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1838 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1839 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1840 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1841 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1842 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1843 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1844 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1845 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1846 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1847
1848 /* Common functions */
1849 int amdgpu_gpu_reset(struct amdgpu_device *adev);
1850 bool amdgpu_need_backup(struct amdgpu_device *adev);
1851 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
1852 bool amdgpu_need_post(struct amdgpu_device *adev);
1853 void amdgpu_update_display_priority(struct amdgpu_device *adev);
1854
1855 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1856                                   u64 num_vis_bytes);
1857 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1858 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1859 int amdgpu_ttm_tt_get_user_pages(struct ttm_tt *ttm, struct page **pages);
1860 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
1861                                      uint32_t flags);
1862 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
1863 struct mm_struct *amdgpu_ttm_tt_get_usermm(struct ttm_tt *ttm);
1864 bool amdgpu_ttm_tt_affect_userptr(struct ttm_tt *ttm, unsigned long start,
1865                                   unsigned long end);
1866 bool amdgpu_ttm_tt_userptr_invalidated(struct ttm_tt *ttm,
1867                                        int *last_invalidated);
1868 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
1869 uint64_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
1870                                  struct ttm_mem_reg *mem);
1871 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
1872 void amdgpu_gart_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
1873 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
1874 int amdgpu_ttm_init(struct amdgpu_device *adev);
1875 void amdgpu_ttm_fini(struct amdgpu_device *adev);
1876 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
1877                                              const u32 *registers,
1878                                              const u32 array_size);
1879
1880 bool amdgpu_device_is_px(struct drm_device *dev);
1881 /* atpx handler */
1882 #if defined(CONFIG_VGA_SWITCHEROO)
1883 void amdgpu_register_atpx_handler(void);
1884 void amdgpu_unregister_atpx_handler(void);
1885 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1886 bool amdgpu_is_atpx_hybrid(void);
1887 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1888 bool amdgpu_has_atpx(void);
1889 #else
1890 static inline void amdgpu_register_atpx_handler(void) {}
1891 static inline void amdgpu_unregister_atpx_handler(void) {}
1892 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1893 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1894 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1895 static inline bool amdgpu_has_atpx(void) { return false; }
1896 #endif
1897
1898 /*
1899  * KMS
1900  */
1901 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1902 extern const int amdgpu_max_kms_ioctl;
1903
1904 bool amdgpu_kms_vram_lost(struct amdgpu_device *adev,
1905                           struct amdgpu_fpriv *fpriv);
1906 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1907 void amdgpu_driver_unload_kms(struct drm_device *dev);
1908 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1909 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1910 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1911                                  struct drm_file *file_priv);
1912 int amdgpu_suspend(struct amdgpu_device *adev);
1913 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1914 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1915 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1916 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1917 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1918 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1919                              unsigned long arg);
1920
1921 /*
1922  * functions used by amdgpu_encoder.c
1923  */
1924 struct amdgpu_afmt_acr {
1925         u32 clock;
1926
1927         int n_32khz;
1928         int cts_32khz;
1929
1930         int n_44_1khz;
1931         int cts_44_1khz;
1932
1933         int n_48khz;
1934         int cts_48khz;
1935
1936 };
1937
1938 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1939
1940 /* amdgpu_acpi.c */
1941 #if defined(CONFIG_ACPI)
1942 int amdgpu_acpi_init(struct amdgpu_device *adev);
1943 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1944 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1945 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1946                                                 u8 perf_req, bool advertise);
1947 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1948 #else
1949 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1950 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1951 #endif
1952
1953 struct amdgpu_bo_va_mapping *
1954 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1955                        uint64_t addr, struct amdgpu_bo **bo);
1956 int amdgpu_cs_sysvm_access_required(struct amdgpu_cs_parser *parser);
1957
1958 #include "amdgpu_object.h"
1959 #endif