drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_ttm.h"
  55 #include "amdgpu_gds.h"
  56 #include "amd_powerplay.h"
  57 #include "amdgpu_acp.h"
  58
  59 #include "gpu_scheduler.h"
  60 #include "amdgpu_virt.h"
  61
  62 /*
  63  * Modules parameters.
  64  */
  65 extern int amdgpu_modeset;
  66 extern int amdgpu_vram_limit;
  67 extern int amdgpu_gart_size;
  68 extern int amdgpu_moverate;
  69 extern int amdgpu_benchmarking;
  70 extern int amdgpu_testing;
  71 extern int amdgpu_audio;
  72 extern int amdgpu_disp_priority;
  73 extern int amdgpu_hw_i2c;
  74 extern int amdgpu_pcie_gen2;
  75 extern int amdgpu_msi;
  76 extern int amdgpu_lockup_timeout;
  77 extern int amdgpu_dpm;
  78 extern int amdgpu_smc_load_fw;
  79 extern int amdgpu_aspm;
  80 extern int amdgpu_runtime_pm;
  81 extern unsigned amdgpu_ip_block_mask;
  82 extern int amdgpu_bapm;
  83 extern int amdgpu_deep_color;
  84 extern int amdgpu_vm_size;
  85 extern int amdgpu_vm_block_size;
  86 extern int amdgpu_vm_fault_stop;
  87 extern int amdgpu_vm_debug;
  88 extern int amdgpu_sched_jobs;
  89 extern int amdgpu_sched_hw_submission;
  90 extern int amdgpu_powerplay;
  91 extern int amdgpu_powercontainment;
  92 extern unsigned amdgpu_pcie_gen_cap;
  93 extern unsigned amdgpu_pcie_lane_cap;
  94 extern unsigned amdgpu_cg_mask;
  95 extern unsigned amdgpu_pg_mask;
  96 extern char *amdgpu_disable_cu;
  97 extern int amdgpu_sclk_deep_sleep_en;
  98 extern char *amdgpu_virtual_display;
  99 extern unsigned amdgpu_pp_feature_mask;
 100
 101 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 102 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 103 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 104 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 105 #define AMDGPU_IB_POOL_SIZE                     16
 106 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 107 #define AMDGPUFB_CONN_LIMIT                     4
 108 #define AMDGPU_BIOS_NUM_SCRATCH                 8
 109
 110 /* max number of rings */
 111 #define AMDGPU_MAX_RINGS                        16
 112 #define AMDGPU_MAX_GFX_RINGS                    1
 113 #define AMDGPU_MAX_COMPUTE_RINGS                8
 114 #define AMDGPU_MAX_VCE_RINGS                    3
 115
 116 /* max number of IP instances */
 117 #define AMDGPU_MAX_SDMA_INSTANCES               2
 118
 119 /* hardcode that limit for now */
 120 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 121
 122 /* hard reset data */
 123 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 124
 125 /* reset flags */
 126 #define AMDGPU_RESET_GFX                        (1 << 0)
 127 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 128 #define AMDGPU_RESET_DMA                        (1 << 2)
 129 #define AMDGPU_RESET_CP                         (1 << 3)
 130 #define AMDGPU_RESET_GRBM                       (1 << 4)
 131 #define AMDGPU_RESET_DMA1                       (1 << 5)
 132 #define AMDGPU_RESET_RLC                        (1 << 6)
 133 #define AMDGPU_RESET_SEM                        (1 << 7)
 134 #define AMDGPU_RESET_IH                         (1 << 8)
 135 #define AMDGPU_RESET_VMC                        (1 << 9)
 136 #define AMDGPU_RESET_MC                         (1 << 10)
 137 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 138 #define AMDGPU_RESET_UVD                        (1 << 12)
 139 #define AMDGPU_RESET_VCE                        (1 << 13)
 140 #define AMDGPU_RESET_VCE1                       (1 << 14)
 141
 142 /* GFX current status */
 143 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 144 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 145 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 146 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 147 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 148
 149 /* max cursor sizes (in pixels) */
 150 #define CIK_CURSOR_WIDTH 128
 151 #define CIK_CURSOR_HEIGHT 128
 152
 153 struct amdgpu_device;
 154 struct amdgpu_ib;
 155 struct amdgpu_vm;
 156 struct amdgpu_ring;
 157 struct amdgpu_cs_parser;
 158 struct amdgpu_job;
 159 struct amdgpu_irq_src;
 160 struct amdgpu_fpriv;
 161
 162 enum amdgpu_cp_irq {
 163         AMDGPU_CP_IRQ_GFX_EOP = 0,
 164         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 165         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 166         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 167         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 168         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 169         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 170         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 171         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 172
 173         AMDGPU_CP_IRQ_LAST
 174 };
 175
 176 enum amdgpu_sdma_irq {
 177         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 178         AMDGPU_SDMA_IRQ_TRAP1,
 179
 180         AMDGPU_SDMA_IRQ_LAST
 181 };
 182
 183 enum amdgpu_thermal_irq {
 184         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 185         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 186
 187         AMDGPU_THERMAL_IRQ_LAST
 188 };
 189
 190 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 191                                   enum amd_ip_block_type block_type,
 192                                   enum amd_clockgating_state state);
 193 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 194                                   enum amd_ip_block_type block_type,
 195                                   enum amd_powergating_state state);
 196 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
 197                          enum amd_ip_block_type block_type);
 198 bool amdgpu_is_idle(struct amdgpu_device *adev,
 199                     enum amd_ip_block_type block_type);
 200
 201 struct amdgpu_ip_block_version {
 202         enum amd_ip_block_type type;
 203         u32 major;
 204         u32 minor;
 205         u32 rev;
 206         const struct amd_ip_funcs *funcs;
 207 };
 208
 209 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 210                                 enum amd_ip_block_type type,
 211                                 u32 major, u32 minor);
 212
 213 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 214                                         struct amdgpu_device *adev,
 215                                         enum amd_ip_block_type type);
 216
 217 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 218 struct amdgpu_buffer_funcs {
 219         /* maximum bytes in a single operation */
 220         uint32_t        copy_max_bytes;
 221
 222         /* number of dw to reserve per operation */
 223         unsigned        copy_num_dw;
 224
 225         /* used for buffer migration */
 226         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 227                                  /* src addr in bytes */
 228                                  uint64_t src_offset,
 229                                  /* dst addr in bytes */
 230                                  uint64_t dst_offset,
 231                                  /* number of byte to transfer */
 232                                  uint32_t byte_count);
 233
 234         /* maximum bytes in a single operation */
 235         uint32_t        fill_max_bytes;
 236
 237         /* number of dw to reserve per operation */
 238         unsigned        fill_num_dw;
 239
 240         /* used for buffer clearing */
 241         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 242                                  /* value to write to memory */
 243                                  uint32_t src_data,
 244                                  /* dst addr in bytes */
 245                                  uint64_t dst_offset,
 246                                  /* number of byte to fill */
 247                                  uint32_t byte_count);
 248 };
 249
 250 /* provided by hw blocks that can write ptes, e.g., sdma */
 251 struct amdgpu_vm_pte_funcs {
 252         /* copy pte entries from GART */
 253         void (*copy_pte)(struct amdgpu_ib *ib,
 254                          uint64_t pe, uint64_t src,
 255                          unsigned count);
 256         /* write pte one entry at a time with addr mapping */
 257         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 258                           uint64_t value, unsigned count,
 259                           uint32_t incr);
 260         /* for linear pte/pde updates without addr mapping */
 261         void (*set_pte_pde)(struct amdgpu_ib *ib,
 262                             uint64_t pe,
 263                             uint64_t addr, unsigned count,
 264                             uint32_t incr, uint32_t flags);
 265 };
 266
 267 /* provided by the gmc block */
 268 struct amdgpu_gart_funcs {
 269         /* flush the vm tlb via mmio */
 270         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 271                               uint32_t vmid);
 272         /* write pte/pde updates using the cpu */
 273         int (*set_pte_pde)(struct amdgpu_device *adev,
 274                            void *cpu_pt_addr, /* cpu addr of page table */
 275                            uint32_t gpu_page_idx, /* pte/pde to update */
 276                            uint64_t addr, /* addr to write into pte/pde */
 277                            uint32_t flags); /* access flags */
 278 };
 279
 280 /* provided by the ih block */
 281 struct amdgpu_ih_funcs {
 282         /* ring read/write ptr handling, called from interrupt context */
 283         u32 (*get_wptr)(struct amdgpu_device *adev);
 284         void (*decode_iv)(struct amdgpu_device *adev,
 285                           struct amdgpu_iv_entry *entry);
 286         void (*set_rptr)(struct amdgpu_device *adev);
 287 };
 288
 289 /* provided by hw blocks that expose a ring buffer for commands */
 290 struct amdgpu_ring_funcs {
 291         /* ring read/write ptr handling */
 292         u32 (*get_rptr)(struct amdgpu_ring *ring);
 293         u32 (*get_wptr)(struct amdgpu_ring *ring);
 294         void (*set_wptr)(struct amdgpu_ring *ring);
 295         /* validating and patching of IBs */
 296         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 297         /* command emit functions */
 298         void (*emit_ib)(struct amdgpu_ring *ring,
 299                         struct amdgpu_ib *ib,
 300                         unsigned vm_id, bool ctx_switch);
 301         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 302                            uint64_t seq, unsigned flags);
 303         void (*emit_pipeline_sync)(struct amdgpu_ring *ring);
 304         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 305                               uint64_t pd_addr);
 306         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 307         void (*emit_hdp_invalidate)(struct amdgpu_ring *ring);
 308         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 309                                 uint32_t gds_base, uint32_t gds_size,
 310                                 uint32_t gws_base, uint32_t gws_size,
 311                                 uint32_t oa_base, uint32_t oa_size);
 312         /* testing functions */
 313         int (*test_ring)(struct amdgpu_ring *ring);
 314         int (*test_ib)(struct amdgpu_ring *ring, long timeout);
 315         /* insert NOP packets */
 316         void (*insert_nop)(struct amdgpu_ring *ring, uint32_t count);
 317         /* pad the indirect buffer to the necessary number of dw */
 318         void (*pad_ib)(struct amdgpu_ring *ring, struct amdgpu_ib *ib);
 319         unsigned (*init_cond_exec)(struct amdgpu_ring *ring);
 320         void (*patch_cond_exec)(struct amdgpu_ring *ring, unsigned offset);
 321         /* note usage for clock and power gating */
 322         void (*begin_use)(struct amdgpu_ring *ring);
 323         void (*end_use)(struct amdgpu_ring *ring);
 324         void (*emit_switch_buffer) (struct amdgpu_ring *ring);
 325         void (*emit_cntxcntl) (struct amdgpu_ring *ring, uint32_t flags);
 326         unsigned (*get_emit_ib_size) (struct amdgpu_ring *ring);
 327         unsigned (*get_dma_frame_size) (struct amdgpu_ring *ring);
 328 };
 329
 330 /*
 331  * BIOS.
 332  */
 333 bool amdgpu_get_bios(struct amdgpu_device *adev);
 334 bool amdgpu_read_bios(struct amdgpu_device *adev);
 335
 336 /*
 337  * Dummy page
 338  */
 339 struct amdgpu_dummy_page {
 340         struct page     *page;
 341         dma_addr_t      addr;
 342 };
 343 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 344 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 345
 346
 347 /*
 348  * Clocks
 349  */
 350
 351 #define AMDGPU_MAX_PPLL 3
 352
 353 struct amdgpu_clock {
 354         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 355         struct amdgpu_pll spll;
 356         struct amdgpu_pll mpll;
 357         /* 10 Khz units */
 358         uint32_t default_mclk;
 359         uint32_t default_sclk;
 360         uint32_t default_dispclk;
 361         uint32_t current_dispclk;
 362         uint32_t dp_extclk;
 363         uint32_t max_pixel_clock;
 364 };
 365
 366 /*
 367  * Fences.
 368  */
 369 struct amdgpu_fence_driver {
 370         uint64_t                        gpu_addr;
 371         volatile uint32_t               *cpu_addr;
 372         /* sync_seq is protected by ring emission lock */
 373         uint32_t                        sync_seq;
 374         atomic_t                        last_seq;
 375         bool                            initialized;
 376         struct amdgpu_irq_src           *irq_src;
 377         unsigned                        irq_type;
 378         struct timer_list               fallback_timer;
 379         unsigned                        num_fences_mask;
 380         spinlock_t                      lock;
 381         struct fence                    **fences;
 382 };
 383
 384 /* some special values for the owner field */
 385 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 386 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 387
 388 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 389 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 390
 391 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 392 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 393 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 394
 395 int amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring,
 396                                   unsigned num_hw_submission);
 397 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 398                                    struct amdgpu_irq_src *irq_src,
 399                                    unsigned irq_type);
 400 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 401 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 402 int amdgpu_fence_emit(struct amdgpu_ring *ring, struct fence **fence);
 403 void amdgpu_fence_process(struct amdgpu_ring *ring);
 404 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 405 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 406
 407 /*
 408  * BO.
 409  */
 410
 411 struct amdgpu_bo_list_entry {
 412         struct amdgpu_bo                *robj;
 413         struct ttm_validate_buffer      tv;
 414         struct amdgpu_bo_va             *bo_va;
 415         uint32_t                        priority;
 416         struct page                     **user_pages;
 417         int                             user_invalidated;
 418 };
 419
 420 struct amdgpu_bo_va_mapping {
 421         struct list_head                list;
 422         struct interval_tree_node       it;
 423         uint64_t                        offset;
 424         uint32_t                        flags;
 425 };
 426
 427 /* bo virtual addresses in a specific vm */
 428 struct amdgpu_bo_va {
 429         /* protected by bo being reserved */
 430         struct list_head                bo_list;
 431         struct fence                    *last_pt_update;
 432         unsigned                        ref_count;
 433
 434         /* protected by vm mutex and spinlock */
 435         struct list_head                vm_status;
 436
 437         /* mappings for this bo_va */
 438         struct list_head                invalids;
 439         struct list_head                valids;
 440
 441         /* constant after initialization */
 442         struct amdgpu_vm                *vm;
 443         struct amdgpu_bo                *bo;
 444 };
 445
 446 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 447
 448 struct amdgpu_bo {
 449         /* Protected by gem.mutex */
 450         struct list_head                list;
 451         /* Protected by tbo.reserved */
 452         u32                             prefered_domains;
 453         u32                             allowed_domains;
 454         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 455         struct ttm_placement            placement;
 456         struct ttm_buffer_object        tbo;
 457         struct ttm_bo_kmap_obj          kmap;
 458         u64                             flags;
 459         unsigned                        pin_count;
 460         void                            *kptr;
 461         u64                             tiling_flags;
 462         u64                             metadata_flags;
 463         void                            *metadata;
 464         u32                             metadata_size;
 465         /* list of all virtual address to which this bo
 466          * is associated to
 467          */
 468         struct list_head                va;
 469         /* Constant after initialization */
 470         struct amdgpu_device            *adev;
 471         struct drm_gem_object           gem_base;
 472         struct amdgpu_bo                *parent;
 473         struct amdgpu_bo                *shadow;
 474
 475         struct ttm_bo_kmap_obj          dma_buf_vmap;
 476         struct amdgpu_mn                *mn;
 477         struct list_head                mn_list;
 478         struct list_head                shadow_list;
 479 };
 480 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 481
 482 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 483 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 484                                 struct drm_file *file_priv);
 485 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 486                                 struct drm_file *file_priv);
 487 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 488 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 489 struct drm_gem_object *
 490 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 491                                  struct dma_buf_attachment *attach,
 492                                  struct sg_table *sg);
 493 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 494                                         struct drm_gem_object *gobj,
 495                                         int flags);
 496 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 497 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 498 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 499 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 500 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 501 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 502
 503 /* sub-allocation manager, it has to be protected by another lock.
 504  * By conception this is an helper for other part of the driver
 505  * like the indirect buffer or semaphore, which both have their
 506  * locking.
 507  *
 508  * Principe is simple, we keep a list of sub allocation in offset
 509  * order (first entry has offset == 0, last entry has the highest
 510  * offset).
 511  *
 512  * When allocating new object we first check if there is room at
 513  * the end total_size - (last_object_offset + last_object_size) >=
 514  * alloc_size. If so we allocate new object there.
 515  *
 516  * When there is not enough room at the end, we start waiting for
 517  * each sub object until we reach object_offset+object_size >=
 518  * alloc_size, this object then become the sub object we return.
 519  *
 520  * Alignment can't be bigger than page size.
 521  *
 522  * Hole are not considered for allocation to keep things simple.
 523  * Assumption is that there won't be hole (all object on same
 524  * alignment).
 525  */
 526
 527 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 528
 529 struct amdgpu_sa_manager {
 530         wait_queue_head_t       wq;
 531         struct amdgpu_bo        *bo;
 532         struct list_head        *hole;
 533         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 534         struct list_head        olist;
 535         unsigned                size;
 536         uint64_t                gpu_addr;
 537         void                    *cpu_ptr;
 538         uint32_t                domain;
 539         uint32_t                align;
 540 };
 541
 542 /* sub-allocation buffer */
 543 struct amdgpu_sa_bo {
 544         struct list_head                olist;
 545         struct list_head                flist;
 546         struct amdgpu_sa_manager        *manager;
 547         unsigned                        soffset;
 548         unsigned                        eoffset;
 549         struct fence                    *fence;
 550 };
 551
 552 /*
 553  * GEM objects.
 554  */
 555 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 556 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 557                                 int alignment, u32 initial_domain,
 558                                 u64 flags, bool kernel,
 559                                 struct drm_gem_object **obj);
 560
 561 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 562                             struct drm_device *dev,
 563                             struct drm_mode_create_dumb *args);
 564 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 565                           struct drm_device *dev,
 566                           uint32_t handle, uint64_t *offset_p);
 567 /*
 568  * Synchronization
 569  */
 570 struct amdgpu_sync {
 571         DECLARE_HASHTABLE(fences, 4);
 572         struct fence            *last_vm_update;
 573 };
 574
 575 void amdgpu_sync_create(struct amdgpu_sync *sync);
 576 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 577                       struct fence *f);
 578 int amdgpu_sync_resv(struct amdgpu_device *adev,
 579                      struct amdgpu_sync *sync,
 580                      struct reservation_object *resv,
 581                      void *owner);
 582 struct fence *amdgpu_sync_peek_fence(struct amdgpu_sync *sync,
 583                                      struct amdgpu_ring *ring);
 584 struct fence *amdgpu_sync_get_fence(struct amdgpu_sync *sync);
 585 void amdgpu_sync_free(struct amdgpu_sync *sync);
 586 int amdgpu_sync_init(void);
 587 void amdgpu_sync_fini(void);
 588 int amdgpu_fence_slab_init(void);
 589 void amdgpu_fence_slab_fini(void);
 590
 591 /*
 592  * GART structures, functions & helpers
 593  */
 594 struct amdgpu_mc;
 595
 596 #define AMDGPU_GPU_PAGE_SIZE 4096
 597 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 598 #define AMDGPU_GPU_PAGE_SHIFT 12
 599 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 600
 601 struct amdgpu_gart {
 602         dma_addr_t                      table_addr;
 603         struct amdgpu_bo                *robj;
 604         void                            *ptr;
 605         unsigned                        num_gpu_pages;
 606         unsigned                        num_cpu_pages;
 607         unsigned                        table_size;
 608 #ifdef CONFIG_DRM_AMDGPU_GART_DEBUGFS
 609         struct page                     **pages;
 610 #endif
 611         bool                            ready;
 612         const struct amdgpu_gart_funcs *gart_funcs;
 613 };
 614
 615 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 616 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 617 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 618 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 619 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 620 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 621 int amdgpu_gart_init(struct amdgpu_device *adev);
 622 void amdgpu_gart_fini(struct amdgpu_device *adev);
 623 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 624                         int pages);
 625 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 626                      int pages, struct page **pagelist,
 627                      dma_addr_t *dma_addr, uint32_t flags);
 628 int amdgpu_ttm_recover_gart(struct amdgpu_device *adev);
 629
 630 /*
 631  * GPU MC structures, functions & helpers
 632  */
 633 struct amdgpu_mc {
 634         resource_size_t         aper_size;
 635         resource_size_t         aper_base;
 636         resource_size_t         agp_base;
 637         /* for some chips with <= 32MB we need to lie
 638          * about vram size near mc fb location */
 639         u64                     mc_vram_size;
 640         u64                     visible_vram_size;
 641         u64                     gtt_size;
 642         u64                     gtt_start;
 643         u64                     gtt_end;
 644         u64                     vram_start;
 645         u64                     vram_end;
 646         unsigned                vram_width;
 647         u64                     real_vram_size;
 648         int                     vram_mtrr;
 649         u64                     gtt_base_align;
 650         u64                     mc_mask;
 651         const struct firmware   *fw;    /* MC firmware */
 652         uint32_t                fw_version;
 653         struct amdgpu_irq_src   vm_fault;
 654         uint32_t                vram_type;
 655         uint32_t                srbm_soft_reset;
 656         struct amdgpu_mode_mc_save save;
 657 };
 658
 659 /*
 660  * GPU doorbell structures, functions & helpers
 661  */
 662 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 663 {
 664         AMDGPU_DOORBELL_KIQ                     = 0x000,
 665         AMDGPU_DOORBELL_HIQ                     = 0x001,
 666         AMDGPU_DOORBELL_DIQ                     = 0x002,
 667         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 668         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 669         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 670         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 671         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 672         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 673         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 674         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 675         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 676         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 677         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 678         AMDGPU_DOORBELL_IH                      = 0x1E8,
 679         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 680         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 681 } AMDGPU_DOORBELL_ASSIGNMENT;
 682
 683 struct amdgpu_doorbell {
 684         /* doorbell mmio */
 685         resource_size_t         base;
 686         resource_size_t         size;
 687         u32 __iomem             *ptr;
 688         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 689 };
 690
 691 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 692                                 phys_addr_t *aperture_base,
 693                                 size_t *aperture_size,
 694                                 size_t *start_offset);
 695
 696 /*
 697  * IRQS.
 698  */
 699
 700 struct amdgpu_flip_work {
 701         struct delayed_work             flip_work;
 702         struct work_struct              unpin_work;
 703         struct amdgpu_device            *adev;
 704         int                             crtc_id;
 705         u32                             target_vblank;
 706         uint64_t                        base;
 707         struct drm_pending_vblank_event *event;
 708         struct amdgpu_bo                *old_rbo;
 709         struct fence                    *excl;
 710         unsigned                        shared_count;
 711         struct fence                    **shared;
 712         struct fence_cb                 cb;
 713         bool                            async;
 714 };
 715
 716
 717 /*
 718  * CP & rings.
 719  */
 720
 721 struct amdgpu_ib {
 722         struct amdgpu_sa_bo             *sa_bo;
 723         uint32_t                        length_dw;
 724         uint64_t                        gpu_addr;
 725         uint32_t                        *ptr;
 726         uint32_t                        flags;
 727 };
 728
 729 enum amdgpu_ring_type {
 730         AMDGPU_RING_TYPE_GFX,
 731         AMDGPU_RING_TYPE_COMPUTE,
 732         AMDGPU_RING_TYPE_SDMA,
 733         AMDGPU_RING_TYPE_UVD,
 734         AMDGPU_RING_TYPE_VCE
 735 };
 736
 737 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
 738
 739 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 740                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 741 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 742                              struct amdgpu_job **job);
 743
 744 void amdgpu_job_free_resources(struct amdgpu_job *job);
 745 void amdgpu_job_free(struct amdgpu_job *job);
 746 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 747                       struct amd_sched_entity *entity, void *owner,
 748                       struct fence **f);
 749
 750 struct amdgpu_ring {
 751         struct amdgpu_device            *adev;
 752         const struct amdgpu_ring_funcs  *funcs;
 753         struct amdgpu_fence_driver      fence_drv;
 754         struct amd_gpu_scheduler        sched;
 755
 756         struct amdgpu_bo        *ring_obj;
 757         volatile uint32_t       *ring;
 758         unsigned                rptr_offs;
 759         unsigned                wptr;
 760         unsigned                wptr_old;
 761         unsigned                ring_size;
 762         unsigned                max_dw;
 763         int                     count_dw;
 764         uint64_t                gpu_addr;
 765         uint32_t                align_mask;
 766         uint32_t                ptr_mask;
 767         bool                    ready;
 768         u32                     nop;
 769         u32                     idx;
 770         u32                     me;
 771         u32                     pipe;
 772         u32                     queue;
 773         struct amdgpu_bo        *mqd_obj;
 774         u32                     doorbell_index;
 775         bool                    use_doorbell;
 776         unsigned                wptr_offs;
 777         unsigned                fence_offs;
 778         uint64_t                current_ctx;
 779         enum amdgpu_ring_type   type;
 780         char                    name[16];
 781         unsigned                cond_exe_offs;
 782         u64                     cond_exe_gpu_addr;
 783         volatile u32            *cond_exe_cpu_addr;
 784 #if defined(CONFIG_DEBUG_FS)
 785         struct dentry *ent;
 786 #endif
 787 };
 788
 789 /*
 790  * VM
 791  */
 792
 793 /* maximum number of VMIDs */
 794 #define AMDGPU_NUM_VM   16
 795
 796 /* Maximum number of PTEs the hardware can write with one command */
 797 #define AMDGPU_VM_MAX_UPDATE_SIZE       0x3FFFF
 798
 799 /* number of entries in page table */
 800 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 801
 802 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 803 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 804
 805 /* LOG2 number of continuous pages for the fragment field */
 806 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 807
 808 #define AMDGPU_PTE_VALID        (1 << 0)
 809 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 810 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 811
 812 /* VI only */
 813 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 814
 815 #define AMDGPU_PTE_READABLE     (1 << 5)
 816 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 817
 818 #define AMDGPU_PTE_FRAG(x)      ((x & 0x1f) << 7)
 819
 820 /* How to programm VM fault handling */
 821 #define AMDGPU_VM_FAULT_STOP_NEVER      0
 822 #define AMDGPU_VM_FAULT_STOP_FIRST      1
 823 #define AMDGPU_VM_FAULT_STOP_ALWAYS     2
 824
 825 struct amdgpu_vm_pt {
 826         struct amdgpu_bo_list_entry     entry;
 827         uint64_t                        addr;
 828         uint64_t                        shadow_addr;
 829 };
 830
 831 struct amdgpu_vm {
 832         /* tree of virtual addresses mapped */
 833         struct rb_root          va;
 834
 835         /* protecting invalidated */
 836         spinlock_t              status_lock;
 837
 838         /* BOs moved, but not yet updated in the PT */
 839         struct list_head        invalidated;
 840
 841         /* BOs cleared in the PT because of a move */
 842         struct list_head        cleared;
 843
 844         /* BO mappings freed, but not yet updated in the PT */
 845         struct list_head        freed;
 846
 847         /* contains the page directory */
 848         struct amdgpu_bo        *page_directory;
 849         unsigned                max_pde_used;
 850         struct fence            *page_directory_fence;
 851         uint64_t                last_eviction_counter;
 852
 853         /* array of page tables, one for each page directory entry */
 854         struct amdgpu_vm_pt     *page_tables;
 855
 856         /* for id and flush management per ring */
 857         struct amdgpu_vm_id     *ids[AMDGPU_MAX_RINGS];
 858
 859         /* protecting freed */
 860         spinlock_t              freed_lock;
 861
 862         /* Scheduler entity for page table updates */
 863         struct amd_sched_entity entity;
 864
 865         /* client id */
 866         u64                     client_id;
 867 };
 868
 869 struct amdgpu_vm_id {
 870         struct list_head        list;
 871         struct fence            *first;
 872         struct amdgpu_sync      active;
 873         struct fence            *last_flush;
 874         atomic64_t              owner;
 875
 876         uint64_t                pd_gpu_addr;
 877         /* last flushed PD/PT update */
 878         struct fence            *flushed_updates;
 879
 880         uint32_t                current_gpu_reset_count;
 881
 882         uint32_t                gds_base;
 883         uint32_t                gds_size;
 884         uint32_t                gws_base;
 885         uint32_t                gws_size;
 886         uint32_t                oa_base;
 887         uint32_t                oa_size;
 888 };
 889
 890 struct amdgpu_vm_manager {
 891         /* Handling of VMIDs */
 892         struct mutex                            lock;
 893         unsigned                                num_ids;
 894         struct list_head                        ids_lru;
 895         struct amdgpu_vm_id                     ids[AMDGPU_NUM_VM];
 896
 897         /* Handling of VM fences */
 898         u64                                     fence_context;
 899         unsigned                                seqno[AMDGPU_MAX_RINGS];
 900
 901         uint32_t                                max_pfn;
 902         /* vram base address for page table entry  */
 903         u64                                     vram_base_offset;
 904         /* is vm enabled? */
 905         bool                                    enabled;
 906         /* vm pte handling */
 907         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 908         struct amdgpu_ring                      *vm_pte_rings[AMDGPU_MAX_RINGS];
 909         unsigned                                vm_pte_num_rings;
 910         atomic_t                                vm_pte_next_ring;
 911         /* client id counter */
 912         atomic64_t                              client_counter;
 913 };
 914
 915 void amdgpu_vm_manager_init(struct amdgpu_device *adev);
 916 void amdgpu_vm_manager_fini(struct amdgpu_device *adev);
 917 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 918 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 919 void amdgpu_vm_get_pd_bo(struct amdgpu_vm *vm,
 920                          struct list_head *validated,
 921                          struct amdgpu_bo_list_entry *entry);
 922 void amdgpu_vm_get_pt_bos(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 923                           struct list_head *duplicates);
 924 void amdgpu_vm_move_pt_bos_in_lru(struct amdgpu_device *adev,
 925                                   struct amdgpu_vm *vm);
 926 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
 927                       struct amdgpu_sync *sync, struct fence *fence,
 928                       struct amdgpu_job *job);
 929 int amdgpu_vm_flush(struct amdgpu_ring *ring, struct amdgpu_job *job);
 930 void amdgpu_vm_reset_id(struct amdgpu_device *adev, unsigned vm_id);
 931 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
 932                                     struct amdgpu_vm *vm);
 933 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
 934                           struct amdgpu_vm *vm);
 935 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 936                              struct amdgpu_sync *sync);
 937 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
 938                         struct amdgpu_bo_va *bo_va,
 939                         bool clear);
 940 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
 941                              struct amdgpu_bo *bo);
 942 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
 943                                        struct amdgpu_bo *bo);
 944 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
 945                                       struct amdgpu_vm *vm,
 946                                       struct amdgpu_bo *bo);
 947 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
 948                      struct amdgpu_bo_va *bo_va,
 949                      uint64_t addr, uint64_t offset,
 950                      uint64_t size, uint32_t flags);
 951 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
 952                        struct amdgpu_bo_va *bo_va,
 953                        uint64_t addr);
 954 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
 955                       struct amdgpu_bo_va *bo_va);
 956
 957 /*
 958  * context related structures
 959  */
 960
 961 struct amdgpu_ctx_ring {
 962         uint64_t                sequence;
 963         struct fence            **fences;
 964         struct amd_sched_entity entity;
 965 };
 966
 967 struct amdgpu_ctx {
 968         struct kref             refcount;
 969         struct amdgpu_device    *adev;
 970         unsigned                reset_counter;
 971         spinlock_t              ring_lock;
 972         struct fence            **fences;
 973         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 974         bool preamble_presented;
 975 };
 976
 977 struct amdgpu_ctx_mgr {
 978         struct amdgpu_device    *adev;
 979         struct mutex            lock;
 980         /* protected by lock */
 981         struct idr              ctx_handles;
 982 };
 983
 984 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 985 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 986
 987 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 988                               struct fence *fence);
 989 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 990                                    struct amdgpu_ring *ring, uint64_t seq);
 991
 992 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 993                      struct drm_file *filp);
 994
 995 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 996 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 997
 998 /*
 999  * file private structure
1000  */
1001
1002 struct amdgpu_fpriv {
1003         struct amdgpu_vm        vm;
1004         struct mutex            bo_list_lock;
1005         struct idr              bo_list_handles;
1006         struct amdgpu_ctx_mgr   ctx_mgr;
1007 };
1008
1009 /*
1010  * residency list
1011  */
1012
1013 struct amdgpu_bo_list {
1014         struct mutex lock;
1015         struct amdgpu_bo *gds_obj;
1016         struct amdgpu_bo *gws_obj;
1017         struct amdgpu_bo *oa_obj;
1018         unsigned first_userptr;
1019         unsigned num_entries;
1020         struct amdgpu_bo_list_entry *array;
1021 };
1022
1023 struct amdgpu_bo_list *
1024 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1025 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
1026                              struct list_head *validated);
1027 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1028 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1029
1030 /*
1031  * GFX stuff
1032  */
1033 #include "clearstate_defs.h"
1034
1035 struct amdgpu_rlc_funcs {
1036         void (*enter_safe_mode)(struct amdgpu_device *adev);
1037         void (*exit_safe_mode)(struct amdgpu_device *adev);
1038 };
1039
1040 struct amdgpu_rlc {
1041         /* for power gating */
1042         struct amdgpu_bo        *save_restore_obj;
1043         uint64_t                save_restore_gpu_addr;
1044         volatile uint32_t       *sr_ptr;
1045         const u32               *reg_list;
1046         u32                     reg_list_size;
1047         /* for clear state */
1048         struct amdgpu_bo        *clear_state_obj;
1049         uint64_t                clear_state_gpu_addr;
1050         volatile uint32_t       *cs_ptr;
1051         const struct cs_section_def   *cs_data;
1052         u32                     clear_state_size;
1053         /* for cp tables */
1054         struct amdgpu_bo        *cp_table_obj;
1055         uint64_t                cp_table_gpu_addr;
1056         volatile uint32_t       *cp_table_ptr;
1057         u32                     cp_table_size;
1058
1059         /* safe mode for updating CG/PG state */
1060         bool in_safe_mode;
1061         const struct amdgpu_rlc_funcs *funcs;
1062
1063         /* for firmware data */
1064         u32 save_and_restore_offset;
1065         u32 clear_state_descriptor_offset;
1066         u32 avail_scratch_ram_locations;
1067         u32 reg_restore_list_size;
1068         u32 reg_list_format_start;
1069         u32 reg_list_format_separate_start;
1070         u32 starting_offsets_start;
1071         u32 reg_list_format_size_bytes;
1072         u32 reg_list_size_bytes;
1073
1074         u32 *register_list_format;
1075         u32 *register_restore;
1076 };
1077
1078 struct amdgpu_mec {
1079         struct amdgpu_bo        *hpd_eop_obj;
1080         u64                     hpd_eop_gpu_addr;
1081         u32 num_pipe;
1082         u32 num_mec;
1083         u32 num_queue;
1084 };
1085
1086 /*
1087  * GPU scratch registers structures, functions & helpers
1088  */
1089 struct amdgpu_scratch {
1090         unsigned                num_reg;
1091         uint32_t                reg_base;
1092         bool                    free[32];
1093         uint32_t                reg[32];
1094 };
1095
1096 /*
1097  * GFX configurations
1098  */
1099 struct amdgpu_gca_config {
1100         unsigned max_shader_engines;
1101         unsigned max_tile_pipes;
1102         unsigned max_cu_per_sh;
1103         unsigned max_sh_per_se;
1104         unsigned max_backends_per_se;
1105         unsigned max_texture_channel_caches;
1106         unsigned max_gprs;
1107         unsigned max_gs_threads;
1108         unsigned max_hw_contexts;
1109         unsigned sc_prim_fifo_size_frontend;
1110         unsigned sc_prim_fifo_size_backend;
1111         unsigned sc_hiz_tile_fifo_size;
1112         unsigned sc_earlyz_tile_fifo_size;
1113
1114         unsigned num_tile_pipes;
1115         unsigned backend_enable_mask;
1116         unsigned mem_max_burst_length_bytes;
1117         unsigned mem_row_size_in_kb;
1118         unsigned shader_engine_tile_size;
1119         unsigned num_gpus;
1120         unsigned multi_gpu_tile_size;
1121         unsigned mc_arb_ramcfg;
1122         unsigned gb_addr_config;
1123         unsigned num_rbs;
1124
1125         uint32_t tile_mode_array[32];
1126         uint32_t macrotile_mode_array[16];
1127 };
1128
1129 struct amdgpu_cu_info {
1130         uint32_t number; /* total active CU number */
1131         uint32_t ao_cu_mask;
1132         uint32_t bitmap[4][4];
1133 };
1134
1135 struct amdgpu_gfx_funcs {
1136         /* get the gpu clock counter */
1137         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1138         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
1139 };
1140
1141 struct amdgpu_gfx {
1142         struct mutex                    gpu_clock_mutex;
1143         struct amdgpu_gca_config        config;
1144         struct amdgpu_rlc               rlc;
1145         struct amdgpu_mec               mec;
1146         struct amdgpu_scratch           scratch;
1147         const struct firmware           *me_fw; /* ME firmware */
1148         uint32_t                        me_fw_version;
1149         const struct firmware           *pfp_fw; /* PFP firmware */
1150         uint32_t                        pfp_fw_version;
1151         const struct firmware           *ce_fw; /* CE firmware */
1152         uint32_t                        ce_fw_version;
1153         const struct firmware           *rlc_fw; /* RLC firmware */
1154         uint32_t                        rlc_fw_version;
1155         const struct firmware           *mec_fw; /* MEC firmware */
1156         uint32_t                        mec_fw_version;
1157         const struct firmware           *mec2_fw; /* MEC2 firmware */
1158         uint32_t                        mec2_fw_version;
1159         uint32_t                        me_feature_version;
1160         uint32_t                        ce_feature_version;
1161         uint32_t                        pfp_feature_version;
1162         uint32_t                        rlc_feature_version;
1163         uint32_t                        mec_feature_version;
1164         uint32_t                        mec2_feature_version;
1165         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1166         unsigned                        num_gfx_rings;
1167         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1168         unsigned                        num_compute_rings;
1169         struct amdgpu_irq_src           eop_irq;
1170         struct amdgpu_irq_src           priv_reg_irq;
1171         struct amdgpu_irq_src           priv_inst_irq;
1172         /* gfx status */
1173         uint32_t                        gfx_current_status;
1174         /* ce ram size*/
1175         unsigned                        ce_ram_size;
1176         struct amdgpu_cu_info           cu_info;
1177         const struct amdgpu_gfx_funcs   *funcs;
1178
1179         /* reset mask */
1180         uint32_t                        grbm_soft_reset;
1181         uint32_t                        srbm_soft_reset;
1182 };
1183
1184 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1185                   unsigned size, struct amdgpu_ib *ib);
1186 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1187                     struct fence *f);
1188 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1189                        struct amdgpu_ib *ib, struct fence *last_vm_update,
1190                        struct amdgpu_job *job, struct fence **f);
1191 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1192 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1193 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1194 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1195 void amdgpu_ring_insert_nop(struct amdgpu_ring *ring, uint32_t count);
1196 void amdgpu_ring_generic_pad_ib(struct amdgpu_ring *ring, struct amdgpu_ib *ib);
1197 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1198 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1199 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1200                      unsigned ring_size, u32 nop, u32 align_mask,
1201                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1202                      enum amdgpu_ring_type ring_type);
1203 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1204
1205 /*
1206  * CS.
1207  */
1208 struct amdgpu_cs_chunk {
1209         uint32_t                chunk_id;
1210         uint32_t                length_dw;
1211         void                    *kdata;
1212 };
1213
1214 struct amdgpu_cs_parser {
1215         struct amdgpu_device    *adev;
1216         struct drm_file         *filp;
1217         struct amdgpu_ctx       *ctx;
1218
1219         /* chunks */
1220         unsigned                nchunks;
1221         struct amdgpu_cs_chunk  *chunks;
1222
1223         /* scheduler job object */
1224         struct amdgpu_job       *job;
1225
1226         /* buffer objects */
1227         struct ww_acquire_ctx           ticket;
1228         struct amdgpu_bo_list           *bo_list;
1229         struct amdgpu_bo_list_entry     vm_pd;
1230         struct list_head                validated;
1231         struct fence                    *fence;
1232         uint64_t                        bytes_moved_threshold;
1233         uint64_t                        bytes_moved;
1234         struct amdgpu_bo_list_entry     *evictable;
1235
1236         /* user fence */
1237         struct amdgpu_bo_list_entry     uf_entry;
1238 };
1239
1240 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1241 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1242 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1243
1244 struct amdgpu_job {
1245         struct amd_sched_job    base;
1246         struct amdgpu_device    *adev;
1247         struct amdgpu_vm        *vm;
1248         struct amdgpu_ring      *ring;
1249         struct amdgpu_sync      sync;
1250         struct amdgpu_ib        *ibs;
1251         struct fence            *fence; /* the hw fence */
1252         uint32_t                preamble_status;
1253         uint32_t                num_ibs;
1254         void                    *owner;
1255         uint64_t                fence_ctx; /* the fence_context this job uses */
1256         bool                    vm_needs_flush;
1257         unsigned                vm_id;
1258         uint64_t                vm_pd_addr;
1259         uint32_t                gds_base, gds_size;
1260         uint32_t                gws_base, gws_size;
1261         uint32_t                oa_base, oa_size;
1262
1263         /* user fence handling */
1264         uint64_t                uf_addr;
1265         uint64_t                uf_sequence;
1266
1267 };
1268 #define to_amdgpu_job(sched_job)                \
1269                 container_of((sched_job), struct amdgpu_job, base)
1270
1271 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1272                                       uint32_t ib_idx, int idx)
1273 {
1274         return p->job->ibs[ib_idx].ptr[idx];
1275 }
1276
1277 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1278                                        uint32_t ib_idx, int idx,
1279                                        uint32_t value)
1280 {
1281         p->job->ibs[ib_idx].ptr[idx] = value;
1282 }
1283
1284 /*
1285  * Writeback
1286  */
1287 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1288
1289 struct amdgpu_wb {
1290         struct amdgpu_bo        *wb_obj;
1291         volatile uint32_t       *wb;
1292         uint64_t                gpu_addr;
1293         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1294         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1295 };
1296
1297 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1298 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1299
1300
1301
1302 enum amdgpu_int_thermal_type {
1303         THERMAL_TYPE_NONE,
1304         THERMAL_TYPE_EXTERNAL,
1305         THERMAL_TYPE_EXTERNAL_GPIO,
1306         THERMAL_TYPE_RV6XX,
1307         THERMAL_TYPE_RV770,
1308         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1309         THERMAL_TYPE_EVERGREEN,
1310         THERMAL_TYPE_SUMO,
1311         THERMAL_TYPE_NI,
1312         THERMAL_TYPE_SI,
1313         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1314         THERMAL_TYPE_CI,
1315         THERMAL_TYPE_KV,
1316 };
1317
1318 enum amdgpu_dpm_auto_throttle_src {
1319         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1320         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1321 };
1322
1323 enum amdgpu_dpm_event_src {
1324         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1325         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1326         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1327         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1328         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1329 };
1330
1331 #define AMDGPU_MAX_VCE_LEVELS 6
1332
1333 enum amdgpu_vce_level {
1334         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1335         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1336         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1337         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1338         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1339         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1340 };
1341
1342 struct amdgpu_ps {
1343         u32 caps; /* vbios flags */
1344         u32 class; /* vbios flags */
1345         u32 class2; /* vbios flags */
1346         /* UVD clocks */
1347         u32 vclk;
1348         u32 dclk;
1349         /* VCE clocks */
1350         u32 evclk;
1351         u32 ecclk;
1352         bool vce_active;
1353         enum amdgpu_vce_level vce_level;
1354         /* asic priv */
1355         void *ps_priv;
1356 };
1357
1358 struct amdgpu_dpm_thermal {
1359         /* thermal interrupt work */
1360         struct work_struct work;
1361         /* low temperature threshold */
1362         int                min_temp;
1363         /* high temperature threshold */
1364         int                max_temp;
1365         /* was last interrupt low to high or high to low */
1366         bool               high_to_low;
1367         /* interrupt source */
1368         struct amdgpu_irq_src   irq;
1369 };
1370
1371 enum amdgpu_clk_action
1372 {
1373         AMDGPU_SCLK_UP = 1,
1374         AMDGPU_SCLK_DOWN
1375 };
1376
1377 struct amdgpu_blacklist_clocks
1378 {
1379         u32 sclk;
1380         u32 mclk;
1381         enum amdgpu_clk_action action;
1382 };
1383
1384 struct amdgpu_clock_and_voltage_limits {
1385         u32 sclk;
1386         u32 mclk;
1387         u16 vddc;
1388         u16 vddci;
1389 };
1390
1391 struct amdgpu_clock_array {
1392         u32 count;
1393         u32 *values;
1394 };
1395
1396 struct amdgpu_clock_voltage_dependency_entry {
1397         u32 clk;
1398         u16 v;
1399 };
1400
1401 struct amdgpu_clock_voltage_dependency_table {
1402         u32 count;
1403         struct amdgpu_clock_voltage_dependency_entry *entries;
1404 };
1405
1406 union amdgpu_cac_leakage_entry {
1407         struct {
1408                 u16 vddc;
1409                 u32 leakage;
1410         };
1411         struct {
1412                 u16 vddc1;
1413                 u16 vddc2;
1414                 u16 vddc3;
1415         };
1416 };
1417
1418 struct amdgpu_cac_leakage_table {
1419         u32 count;
1420         union amdgpu_cac_leakage_entry *entries;
1421 };
1422
1423 struct amdgpu_phase_shedding_limits_entry {
1424         u16 voltage;
1425         u32 sclk;
1426         u32 mclk;
1427 };
1428
1429 struct amdgpu_phase_shedding_limits_table {
1430         u32 count;
1431         struct amdgpu_phase_shedding_limits_entry *entries;
1432 };
1433
1434 struct amdgpu_uvd_clock_voltage_dependency_entry {
1435         u32 vclk;
1436         u32 dclk;
1437         u16 v;
1438 };
1439
1440 struct amdgpu_uvd_clock_voltage_dependency_table {
1441         u8 count;
1442         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1443 };
1444
1445 struct amdgpu_vce_clock_voltage_dependency_entry {
1446         u32 ecclk;
1447         u32 evclk;
1448         u16 v;
1449 };
1450
1451 struct amdgpu_vce_clock_voltage_dependency_table {
1452         u8 count;
1453         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1454 };
1455
1456 struct amdgpu_ppm_table {
1457         u8 ppm_design;
1458         u16 cpu_core_number;
1459         u32 platform_tdp;
1460         u32 small_ac_platform_tdp;
1461         u32 platform_tdc;
1462         u32 small_ac_platform_tdc;
1463         u32 apu_tdp;
1464         u32 dgpu_tdp;
1465         u32 dgpu_ulv_power;
1466         u32 tj_max;
1467 };
1468
1469 struct amdgpu_cac_tdp_table {
1470         u16 tdp;
1471         u16 configurable_tdp;
1472         u16 tdc;
1473         u16 battery_power_limit;
1474         u16 small_power_limit;
1475         u16 low_cac_leakage;
1476         u16 high_cac_leakage;
1477         u16 maximum_power_delivery_limit;
1478 };
1479
1480 struct amdgpu_dpm_dynamic_state {
1481         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1482         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1483         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1484         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1485         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1486         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1487         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1488         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1489         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1490         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1491         struct amdgpu_clock_array valid_sclk_values;
1492         struct amdgpu_clock_array valid_mclk_values;
1493         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1494         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1495         u32 mclk_sclk_ratio;
1496         u32 sclk_mclk_delta;
1497         u16 vddc_vddci_delta;
1498         u16 min_vddc_for_pcie_gen2;
1499         struct amdgpu_cac_leakage_table cac_leakage_table;
1500         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1501         struct amdgpu_ppm_table *ppm_table;
1502         struct amdgpu_cac_tdp_table *cac_tdp_table;
1503 };
1504
1505 struct amdgpu_dpm_fan {
1506         u16 t_min;
1507         u16 t_med;
1508         u16 t_high;
1509         u16 pwm_min;
1510         u16 pwm_med;
1511         u16 pwm_high;
1512         u8 t_hyst;
1513         u32 cycle_delay;
1514         u16 t_max;
1515         u8 control_mode;
1516         u16 default_max_fan_pwm;
1517         u16 default_fan_output_sensitivity;
1518         u16 fan_output_sensitivity;
1519         bool ucode_fan_control;
1520 };
1521
1522 enum amdgpu_pcie_gen {
1523         AMDGPU_PCIE_GEN1 = 0,
1524         AMDGPU_PCIE_GEN2 = 1,
1525         AMDGPU_PCIE_GEN3 = 2,
1526         AMDGPU_PCIE_GEN_INVALID = 0xffff
1527 };
1528
1529 enum amdgpu_dpm_forced_level {
1530         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1531         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1532         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1533         AMDGPU_DPM_FORCED_LEVEL_MANUAL = 3,
1534 };
1535
1536 struct amdgpu_vce_state {
1537         /* vce clocks */
1538         u32 evclk;
1539         u32 ecclk;
1540         /* gpu clocks */
1541         u32 sclk;
1542         u32 mclk;
1543         u8 clk_idx;
1544         u8 pstate;
1545 };
1546
1547 struct amdgpu_dpm_funcs {
1548         int (*get_temperature)(struct amdgpu_device *adev);
1549         int (*pre_set_power_state)(struct amdgpu_device *adev);
1550         int (*set_power_state)(struct amdgpu_device *adev);
1551         void (*post_set_power_state)(struct amdgpu_device *adev);
1552         void (*display_configuration_changed)(struct amdgpu_device *adev);
1553         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1554         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1555         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1556         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1557         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1558         bool (*vblank_too_short)(struct amdgpu_device *adev);
1559         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1560         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1561         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1562         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1563         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1564         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1565         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1566         int (*force_clock_level)(struct amdgpu_device *adev, enum pp_clock_type type, uint32_t mask);
1567         int (*print_clock_levels)(struct amdgpu_device *adev, enum pp_clock_type type, char *buf);
1568         int (*get_sclk_od)(struct amdgpu_device *adev);
1569         int (*set_sclk_od)(struct amdgpu_device *adev, uint32_t value);
1570         int (*get_mclk_od)(struct amdgpu_device *adev);
1571         int (*set_mclk_od)(struct amdgpu_device *adev, uint32_t value);
1572 };
1573
1574 struct amdgpu_dpm {
1575         struct amdgpu_ps        *ps;
1576         /* number of valid power states */
1577         int                     num_ps;
1578         /* current power state that is active */
1579         struct amdgpu_ps        *current_ps;
1580         /* requested power state */
1581         struct amdgpu_ps        *requested_ps;
1582         /* boot up power state */
1583         struct amdgpu_ps        *boot_ps;
1584         /* default uvd power state */
1585         struct amdgpu_ps        *uvd_ps;
1586         /* vce requirements */
1587         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1588         enum amdgpu_vce_level vce_level;
1589         enum amd_pm_state_type state;
1590         enum amd_pm_state_type user_state;
1591         u32                     platform_caps;
1592         u32                     voltage_response_time;
1593         u32                     backbias_response_time;
1594         void                    *priv;
1595         u32                     new_active_crtcs;
1596         int                     new_active_crtc_count;
1597         u32                     current_active_crtcs;
1598         int                     current_active_crtc_count;
1599         struct amdgpu_dpm_dynamic_state dyn_state;
1600         struct amdgpu_dpm_fan fan;
1601         u32 tdp_limit;
1602         u32 near_tdp_limit;
1603         u32 near_tdp_limit_adjusted;
1604         u32 sq_ramping_threshold;
1605         u32 cac_leakage;
1606         u16 tdp_od_limit;
1607         u32 tdp_adjustment;
1608         u16 load_line_slope;
1609         bool power_control;
1610         bool ac_power;
1611         /* special states active */
1612         bool                    thermal_active;
1613         bool                    uvd_active;
1614         bool                    vce_active;
1615         /* thermal handling */
1616         struct amdgpu_dpm_thermal thermal;
1617         /* forced levels */
1618         enum amdgpu_dpm_forced_level forced_level;
1619 };
1620
1621 struct amdgpu_pm {
1622         struct mutex            mutex;
1623         u32                     current_sclk;
1624         u32                     current_mclk;
1625         u32                     default_sclk;
1626         u32                     default_mclk;
1627         struct amdgpu_i2c_chan *i2c_bus;
1628         /* internal thermal controller on rv6xx+ */
1629         enum amdgpu_int_thermal_type int_thermal_type;
1630         struct device           *int_hwmon_dev;
1631         /* fan control parameters */
1632         bool                    no_fan;
1633         u8                      fan_pulses_per_revolution;
1634         u8                      fan_min_rpm;
1635         u8                      fan_max_rpm;
1636         /* dpm */
1637         bool                    dpm_enabled;
1638         bool                    sysfs_initialized;
1639         struct amdgpu_dpm       dpm;
1640         const struct firmware   *fw;    /* SMC firmware */
1641         uint32_t                fw_version;
1642         const struct amdgpu_dpm_funcs *funcs;
1643         uint32_t                pcie_gen_mask;
1644         uint32_t                pcie_mlw_mask;
1645         struct amd_pp_display_configuration pm_display_cfg;/* set by DAL */
1646 };
1647
1648 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1649
1650 /*
1651  * UVD
1652  */
1653 #define AMDGPU_DEFAULT_UVD_HANDLES      10
1654 #define AMDGPU_MAX_UVD_HANDLES          40
1655 #define AMDGPU_UVD_STACK_SIZE           (200*1024)
1656 #define AMDGPU_UVD_HEAP_SIZE            (256*1024)
1657 #define AMDGPU_UVD_SESSION_SIZE         (50*1024)
1658 #define AMDGPU_UVD_FIRMWARE_OFFSET      256
1659
1660 struct amdgpu_uvd {
1661         struct amdgpu_bo        *vcpu_bo;
1662         void                    *cpu_addr;
1663         uint64_t                gpu_addr;
1664         unsigned                fw_version;
1665         void                    *saved_bo;
1666         unsigned                max_handles;
1667         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1668         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1669         struct delayed_work     idle_work;
1670         const struct firmware   *fw;    /* UVD firmware */
1671         struct amdgpu_ring      ring;
1672         struct amdgpu_irq_src   irq;
1673         bool                    address_64_bit;
1674         bool                    use_ctx_buf;
1675         struct amd_sched_entity entity;
1676         uint32_t                srbm_soft_reset;
1677 };
1678
1679 /*
1680  * VCE
1681  */
1682 #define AMDGPU_MAX_VCE_HANDLES  16
1683 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1684
1685 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1686 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1687
1688 struct amdgpu_vce {
1689         struct amdgpu_bo        *vcpu_bo;
1690         uint64_t                gpu_addr;
1691         unsigned                fw_version;
1692         unsigned                fb_version;
1693         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1694         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1695         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1696         struct delayed_work     idle_work;
1697         struct mutex            idle_mutex;
1698         const struct firmware   *fw;    /* VCE firmware */
1699         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1700         struct amdgpu_irq_src   irq;
1701         unsigned                harvest_config;
1702         struct amd_sched_entity entity;
1703         uint32_t                srbm_soft_reset;
1704         unsigned                num_rings;
1705 };
1706
1707 /*
1708  * SDMA
1709  */
1710 struct amdgpu_sdma_instance {
1711         /* SDMA firmware */
1712         const struct firmware   *fw;
1713         uint32_t                fw_version;
1714         uint32_t                feature_version;
1715
1716         struct amdgpu_ring      ring;
1717         bool                    burst_nop;
1718 };
1719
1720 struct amdgpu_sdma {
1721         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1722 #ifdef CONFIG_DRM_AMDGPU_SI
1723         //SI DMA has a difference trap irq number for the second engine
1724         struct amdgpu_irq_src   trap_irq_1;
1725 #endif
1726         struct amdgpu_irq_src   trap_irq;
1727         struct amdgpu_irq_src   illegal_inst_irq;
1728         int                     num_instances;
1729         uint32_t                    srbm_soft_reset;
1730 };
1731
1732 /*
1733  * Firmware
1734  */
1735 struct amdgpu_firmware {
1736         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1737         bool smu_load;
1738         struct amdgpu_bo *fw_buf;
1739         unsigned int fw_size;
1740 };
1741
1742 /*
1743  * Benchmarking
1744  */
1745 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1746
1747
1748 /*
1749  * Testing
1750  */
1751 void amdgpu_test_moves(struct amdgpu_device *adev);
1752 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1753                            struct amdgpu_ring *cpA,
1754                            struct amdgpu_ring *cpB);
1755 void amdgpu_test_syncing(struct amdgpu_device *adev);
1756
1757 /*
1758  * MMU Notifier
1759  */
1760 #if defined(CONFIG_MMU_NOTIFIER)
1761 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1762 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1763 #else
1764 static inline int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1765 {
1766         return -ENODEV;
1767 }
1768 static inline void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1769 #endif
1770
1771 /*
1772  * Debugfs
1773  */
1774 struct amdgpu_debugfs {
1775         const struct drm_info_list      *files;
1776         unsigned                num_files;
1777 };
1778
1779 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1780                              const struct drm_info_list *files,
1781                              unsigned nfiles);
1782 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1783
1784 #if defined(CONFIG_DEBUG_FS)
1785 int amdgpu_debugfs_init(struct drm_minor *minor);
1786 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1787 #endif
1788
1789 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1790
1791 /*
1792  * amdgpu smumgr functions
1793  */
1794 struct amdgpu_smumgr_funcs {
1795         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1796         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1797         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1798 };
1799
1800 /*
1801  * amdgpu smumgr
1802  */
1803 struct amdgpu_smumgr {
1804         struct amdgpu_bo *toc_buf;
1805         struct amdgpu_bo *smu_buf;
1806         /* asic priv smu data */
1807         void *priv;
1808         spinlock_t smu_lock;
1809         /* smumgr functions */
1810         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1811         /* ucode loading complete flag */
1812         uint32_t fw_flags;
1813 };
1814
1815 /*
1816  * ASIC specific register table accessible by UMD
1817  */
1818 struct amdgpu_allowed_register_entry {
1819         uint32_t reg_offset;
1820         bool untouched;
1821         bool grbm_indexed;
1822 };
1823
1824 /*
1825  * ASIC specific functions.
1826  */
1827 struct amdgpu_asic_funcs {
1828         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1829         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1830                                    u8 *bios, u32 length_bytes);
1831         void (*detect_hw_virtualization) (struct amdgpu_device *adev);
1832         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1833                              u32 sh_num, u32 reg_offset, u32 *value);
1834         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1835         int (*reset)(struct amdgpu_device *adev);
1836         /* get the reference clock */
1837         u32 (*get_xclk)(struct amdgpu_device *adev);
1838         /* MM block clocks */
1839         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1840         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1841         /* static power management */
1842         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1843         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1844 };
1845
1846 /*
1847  * IOCTL.
1848  */
1849 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1850                             struct drm_file *filp);
1851 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1852                                 struct drm_file *filp);
1853
1854 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1855                           struct drm_file *filp);
1856 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1857                         struct drm_file *filp);
1858 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1859                           struct drm_file *filp);
1860 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1861                               struct drm_file *filp);
1862 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1863                           struct drm_file *filp);
1864 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1865                         struct drm_file *filp);
1866 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1867 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1868
1869 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1870                                 struct drm_file *filp);
1871
1872 /* VRAM scratch page for HDP bug, default vram page */
1873 struct amdgpu_vram_scratch {
1874         struct amdgpu_bo                *robj;
1875         volatile uint32_t               *ptr;
1876         u64                             gpu_addr;
1877 };
1878
1879 /*
1880  * ACPI
1881  */
1882 struct amdgpu_atif_notification_cfg {
1883         bool enabled;
1884         int command_code;
1885 };
1886
1887 struct amdgpu_atif_notifications {
1888         bool display_switch;
1889         bool expansion_mode_change;
1890         bool thermal_state;
1891         bool forced_power_state;
1892         bool system_power_state;
1893         bool display_conf_change;
1894         bool px_gfx_switch;
1895         bool brightness_change;
1896         bool dgpu_display_event;
1897 };
1898
1899 struct amdgpu_atif_functions {
1900         bool system_params;
1901         bool sbios_requests;
1902         bool select_active_disp;
1903         bool lid_state;
1904         bool get_tv_standard;
1905         bool set_tv_standard;
1906         bool get_panel_expansion_mode;
1907         bool set_panel_expansion_mode;
1908         bool temperature_change;
1909         bool graphics_device_types;
1910 };
1911
1912 struct amdgpu_atif {
1913         struct amdgpu_atif_notifications notifications;
1914         struct amdgpu_atif_functions functions;
1915         struct amdgpu_atif_notification_cfg notification_cfg;
1916         struct amdgpu_encoder *encoder_for_bl;
1917 };
1918
1919 struct amdgpu_atcs_functions {
1920         bool get_ext_state;
1921         bool pcie_perf_req;
1922         bool pcie_dev_rdy;
1923         bool pcie_bus_width;
1924 };
1925
1926 struct amdgpu_atcs {
1927         struct amdgpu_atcs_functions functions;
1928 };
1929
1930 /*
1931  * CGS
1932  */
1933 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1934 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1935
1936 /*
1937  * Core structure, functions and helpers.
1938  */
1939 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1940 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1941
1942 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1943 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1944
1945 struct amdgpu_ip_block_status {
1946         bool valid;
1947         bool sw;
1948         bool hw;
1949         bool hang;
1950 };
1951
1952 struct amdgpu_device {
1953         struct device                   *dev;
1954         struct drm_device               *ddev;
1955         struct pci_dev                  *pdev;
1956
1957 #ifdef CONFIG_DRM_AMD_ACP
1958         struct amdgpu_acp               acp;
1959 #endif
1960
1961         /* ASIC */
1962         enum amd_asic_type              asic_type;
1963         uint32_t                        family;
1964         uint32_t                        rev_id;
1965         uint32_t                        external_rev_id;
1966         unsigned long                   flags;
1967         int                             usec_timeout;
1968         const struct amdgpu_asic_funcs  *asic_funcs;
1969         bool                            shutdown;
1970         bool                            need_dma32;
1971         bool                            accel_working;
1972         struct work_struct              reset_work;
1973         struct notifier_block           acpi_nb;
1974         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1975         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1976         unsigned                        debugfs_count;
1977 #if defined(CONFIG_DEBUG_FS)
1978         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1979 #endif
1980         struct amdgpu_atif              atif;
1981         struct amdgpu_atcs              atcs;
1982         struct mutex                    srbm_mutex;
1983         /* GRBM index mutex. Protects concurrent access to GRBM index */
1984         struct mutex                    grbm_idx_mutex;
1985         struct dev_pm_domain            vga_pm_domain;
1986         bool                            have_disp_power_ref;
1987
1988         /* BIOS */
1989         uint8_t                         *bios;
1990         bool                            is_atom_bios;
1991         struct amdgpu_bo                *stollen_vga_memory;
1992         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1993
1994         /* Register/doorbell mmio */
1995         resource_size_t                 rmmio_base;
1996         resource_size_t                 rmmio_size;
1997         void __iomem                    *rmmio;
1998         /* protects concurrent MM_INDEX/DATA based register access */
1999         spinlock_t mmio_idx_lock;
2000         /* protects concurrent SMC based register access */
2001         spinlock_t smc_idx_lock;
2002         amdgpu_rreg_t                   smc_rreg;
2003         amdgpu_wreg_t                   smc_wreg;
2004         /* protects concurrent PCIE register access */
2005         spinlock_t pcie_idx_lock;
2006         amdgpu_rreg_t                   pcie_rreg;
2007         amdgpu_wreg_t                   pcie_wreg;
2008         amdgpu_rreg_t                   pciep_rreg;
2009         amdgpu_wreg_t                   pciep_wreg;
2010         /* protects concurrent UVD register access */
2011         spinlock_t uvd_ctx_idx_lock;
2012         amdgpu_rreg_t                   uvd_ctx_rreg;
2013         amdgpu_wreg_t                   uvd_ctx_wreg;
2014         /* protects concurrent DIDT register access */
2015         spinlock_t didt_idx_lock;
2016         amdgpu_rreg_t                   didt_rreg;
2017         amdgpu_wreg_t                   didt_wreg;
2018         /* protects concurrent gc_cac register access */
2019         spinlock_t gc_cac_idx_lock;
2020         amdgpu_rreg_t                   gc_cac_rreg;
2021         amdgpu_wreg_t                   gc_cac_wreg;
2022         /* protects concurrent ENDPOINT (audio) register access */
2023         spinlock_t audio_endpt_idx_lock;
2024         amdgpu_block_rreg_t             audio_endpt_rreg;
2025         amdgpu_block_wreg_t             audio_endpt_wreg;
2026         void __iomem                    *rio_mem;
2027         resource_size_t                 rio_mem_size;
2028         struct amdgpu_doorbell          doorbell;
2029
2030         /* clock/pll info */
2031         struct amdgpu_clock            clock;
2032
2033         /* MC */
2034         struct amdgpu_mc                mc;
2035         struct amdgpu_gart              gart;
2036         struct amdgpu_dummy_page        dummy_page;
2037         struct amdgpu_vm_manager        vm_manager;
2038
2039         /* memory management */
2040         struct amdgpu_mman              mman;
2041         struct amdgpu_vram_scratch      vram_scratch;
2042         struct amdgpu_wb                wb;
2043         atomic64_t                      vram_usage;
2044         atomic64_t                      vram_vis_usage;
2045         atomic64_t                      gtt_usage;
2046         atomic64_t                      num_bytes_moved;
2047         atomic64_t                      num_evictions;
2048         atomic_t                        gpu_reset_counter;
2049
2050         /* data for buffer migration throttling */
2051         struct {
2052                 spinlock_t              lock;
2053                 s64                     last_update_us;
2054                 s64                     accum_us; /* accumulated microseconds */
2055                 u32                     log2_max_MBps;
2056         } mm_stats;
2057
2058         /* display */
2059         bool                            enable_virtual_display;
2060         struct amdgpu_mode_info         mode_info;
2061         struct work_struct              hotplug_work;
2062         struct amdgpu_irq_src           crtc_irq;
2063         struct amdgpu_irq_src           pageflip_irq;
2064         struct amdgpu_irq_src           hpd_irq;
2065
2066         /* rings */
2067         u64                             fence_context;
2068         unsigned                        num_rings;
2069         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2070         bool                            ib_pool_ready;
2071         struct amdgpu_sa_manager        ring_tmp_bo;
2072
2073         /* interrupts */
2074         struct amdgpu_irq               irq;
2075
2076         /* powerplay */
2077         struct amd_powerplay            powerplay;
2078         bool                            pp_enabled;
2079         bool                            pp_force_state_enabled;
2080
2081         /* dpm */
2082         struct amdgpu_pm                pm;
2083         u32                             cg_flags;
2084         u32                             pg_flags;
2085
2086         /* amdgpu smumgr */
2087         struct amdgpu_smumgr smu;
2088
2089         /* gfx */
2090         struct amdgpu_gfx               gfx;
2091
2092         /* sdma */
2093         struct amdgpu_sdma              sdma;
2094
2095         /* uvd */
2096         struct amdgpu_uvd               uvd;
2097
2098         /* vce */
2099         struct amdgpu_vce               vce;
2100
2101         /* firmwares */
2102         struct amdgpu_firmware          firmware;
2103
2104         /* GDS */
2105         struct amdgpu_gds               gds;
2106
2107         const struct amdgpu_ip_block_version *ip_blocks;
2108         int                             num_ip_blocks;
2109         struct amdgpu_ip_block_status   *ip_block_status;
2110         struct mutex    mn_lock;
2111         DECLARE_HASHTABLE(mn_hash, 7);
2112
2113         /* tracking pinned memory */
2114         u64 vram_pin_size;
2115         u64 invisible_pin_size;
2116         u64 gart_pin_size;
2117
2118         /* amdkfd interface */
2119         struct kfd_dev          *kfd;
2120
2121         struct amdgpu_virtualization virtualization;
2122
2123         /* link all shadow bo */
2124         struct list_head                shadow_list;
2125         struct mutex                    shadow_list_lock;
2126         /* link all gtt */
2127         spinlock_t                      gtt_list_lock;
2128         struct list_head                gtt_list;
2129
2130 };
2131
2132 bool amdgpu_device_is_px(struct drm_device *dev);
2133 int amdgpu_device_init(struct amdgpu_device *adev,
2134                        struct drm_device *ddev,
2135                        struct pci_dev *pdev,
2136                        uint32_t flags);
2137 void amdgpu_device_fini(struct amdgpu_device *adev);
2138 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2139
2140 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2141                         bool always_indirect);
2142 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2143                     bool always_indirect);
2144 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2145 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2146
2147 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2148 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2149
2150 /*
2151  * Registers read & write functions.
2152  */
2153 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2154 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2155 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2156 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2157 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2158 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2159 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2160 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2161 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2162 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
2163 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
2164 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2165 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2166 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2167 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2168 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2169 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2170 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
2171 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
2172 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2173 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2174 #define WREG32_P(reg, val, mask)                                \
2175         do {                                                    \
2176                 uint32_t tmp_ = RREG32(reg);                    \
2177                 tmp_ &= (mask);                                 \
2178                 tmp_ |= ((val) & ~(mask));                      \
2179                 WREG32(reg, tmp_);                              \
2180         } while (0)
2181 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2182 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2183 #define WREG32_PLL_P(reg, val, mask)                            \
2184         do {                                                    \
2185                 uint32_t tmp_ = RREG32_PLL(reg);                \
2186                 tmp_ &= (mask);                                 \
2187                 tmp_ |= ((val) & ~(mask));                      \
2188                 WREG32_PLL(reg, tmp_);                          \
2189         } while (0)
2190 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2191 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2192 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2193
2194 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2195 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2196
2197 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2198 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2199
2200 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2201         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2202          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2203
2204 #define REG_GET_FIELD(value, reg, field)                                \
2205         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2206
2207 #define WREG32_FIELD(reg, field, val)   \
2208         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
2209
2210 /*
2211  * BIOS helpers.
2212  */
2213 #define RBIOS8(i) (adev->bios[i])
2214 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2215 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2216
2217 /*
2218  * RING helpers.
2219  */
2220 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2221 {
2222         if (ring->count_dw <= 0)
2223                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2224         ring->ring[ring->wptr++] = v;
2225         ring->wptr &= ring->ptr_mask;
2226         ring->count_dw--;
2227 }
2228
2229 static inline struct amdgpu_sdma_instance *
2230 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
2231 {
2232         struct amdgpu_device *adev = ring->adev;
2233         int i;
2234
2235         for (i = 0; i < adev->sdma.num_instances; i++)
2236                 if (&adev->sdma.instance[i].ring == ring)
2237                         break;
2238
2239         if (i < AMDGPU_MAX_SDMA_INSTANCES)
2240                 return &adev->sdma.instance[i];
2241         else
2242                 return NULL;
2243 }
2244
2245 /*
2246  * ASICs macro.
2247  */
2248 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2249 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2250 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2251 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2252 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2253 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
2254 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
2255 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2256 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2257 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
2258 #define amdgpu_asic_detect_hw_virtualization(adev) (adev)->asic_funcs->detect_hw_virtualization((adev))
2259 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2260 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2261 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2262 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2263 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
2264 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2265 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2266 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2267 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
2268 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2269 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2270 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2271 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
2272 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
2273 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2274 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2275 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2276 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2277 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
2278 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
2279 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
2280 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
2281 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
2282 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
2283 #define amdgpu_ring_get_emit_ib_size(r) (r)->funcs->get_emit_ib_size((r))
2284 #define amdgpu_ring_get_dma_frame_size(r) (r)->funcs->get_dma_frame_size((r))
2285 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2286 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2287 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2288 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2289 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2290 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2291 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2292 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2293 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2294 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2295 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2296 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2297 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2298 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
2299 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2300 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2301 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2302 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2303 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2304 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
2305 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
2306 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2307 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2308 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2309 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2310 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2311 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2312 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2313 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
2314 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
2315
2316 #define amdgpu_dpm_read_sensor(adev, idx, value) \
2317         ((adev)->pp_enabled ? \
2318                 (adev)->powerplay.pp_funcs->read_sensor(adev->powerplay.pp_handle, (idx), (value)) : \
2319                 -EINVAL)
2320
2321 #define amdgpu_dpm_get_temperature(adev) \
2322         ((adev)->pp_enabled ?                                           \
2323               (adev)->powerplay.pp_funcs->get_temperature((adev)->powerplay.pp_handle) : \
2324               (adev)->pm.funcs->get_temperature((adev)))
2325
2326 #define amdgpu_dpm_set_fan_control_mode(adev, m) \
2327         ((adev)->pp_enabled ?                                           \
2328               (adev)->powerplay.pp_funcs->set_fan_control_mode((adev)->powerplay.pp_handle, (m)) : \
2329               (adev)->pm.funcs->set_fan_control_mode((adev), (m)))
2330
2331 #define amdgpu_dpm_get_fan_control_mode(adev) \
2332         ((adev)->pp_enabled ?                                           \
2333               (adev)->powerplay.pp_funcs->get_fan_control_mode((adev)->powerplay.pp_handle) : \
2334               (adev)->pm.funcs->get_fan_control_mode((adev)))
2335
2336 #define amdgpu_dpm_set_fan_speed_percent(adev, s) \
2337         ((adev)->pp_enabled ?                                           \
2338               (adev)->powerplay.pp_funcs->set_fan_speed_percent((adev)->powerplay.pp_handle, (s)) : \
2339               (adev)->pm.funcs->set_fan_speed_percent((adev), (s)))
2340
2341 #define amdgpu_dpm_get_fan_speed_percent(adev, s) \
2342         ((adev)->pp_enabled ?                                           \
2343               (adev)->powerplay.pp_funcs->get_fan_speed_percent((adev)->powerplay.pp_handle, (s)) : \
2344               (adev)->pm.funcs->get_fan_speed_percent((adev), (s)))
2345
2346 #define amdgpu_dpm_get_sclk(adev, l) \
2347         ((adev)->pp_enabled ?                                           \
2348               (adev)->powerplay.pp_funcs->get_sclk((adev)->powerplay.pp_handle, (l)) : \
2349                 (adev)->pm.funcs->get_sclk((adev), (l)))
2350
2351 #define amdgpu_dpm_get_mclk(adev, l)  \
2352         ((adev)->pp_enabled ?                                           \
2353               (adev)->powerplay.pp_funcs->get_mclk((adev)->powerplay.pp_handle, (l)) : \
2354               (adev)->pm.funcs->get_mclk((adev), (l)))
2355
2356
2357 #define amdgpu_dpm_force_performance_level(adev, l) \
2358         ((adev)->pp_enabled ?                                           \
2359               (adev)->powerplay.pp_funcs->force_performance_level((adev)->powerplay.pp_handle, (l)) : \
2360               (adev)->pm.funcs->force_performance_level((adev), (l)))
2361
2362 #define amdgpu_dpm_powergate_uvd(adev, g) \
2363         ((adev)->pp_enabled ?                                           \
2364               (adev)->powerplay.pp_funcs->powergate_uvd((adev)->powerplay.pp_handle, (g)) : \
2365               (adev)->pm.funcs->powergate_uvd((adev), (g)))
2366
2367 #define amdgpu_dpm_powergate_vce(adev, g) \
2368         ((adev)->pp_enabled ?                                           \
2369               (adev)->powerplay.pp_funcs->powergate_vce((adev)->powerplay.pp_handle, (g)) : \
2370               (adev)->pm.funcs->powergate_vce((adev), (g)))
2371
2372 #define amdgpu_dpm_get_current_power_state(adev) \
2373         (adev)->powerplay.pp_funcs->get_current_power_state((adev)->powerplay.pp_handle)
2374
2375 #define amdgpu_dpm_get_performance_level(adev) \
2376         (adev)->powerplay.pp_funcs->get_performance_level((adev)->powerplay.pp_handle)
2377
2378 #define amdgpu_dpm_get_pp_num_states(adev, data) \
2379         (adev)->powerplay.pp_funcs->get_pp_num_states((adev)->powerplay.pp_handle, data)
2380
2381 #define amdgpu_dpm_get_pp_table(adev, table) \
2382         (adev)->powerplay.pp_funcs->get_pp_table((adev)->powerplay.pp_handle, table)
2383
2384 #define amdgpu_dpm_set_pp_table(adev, buf, size) \
2385         (adev)->powerplay.pp_funcs->set_pp_table((adev)->powerplay.pp_handle, buf, size)
2386
2387 #define amdgpu_dpm_print_clock_levels(adev, type, buf) \
2388         (adev)->powerplay.pp_funcs->print_clock_levels((adev)->powerplay.pp_handle, type, buf)
2389
2390 #define amdgpu_dpm_force_clock_level(adev, type, level) \
2391                 (adev)->powerplay.pp_funcs->force_clock_level((adev)->powerplay.pp_handle, type, level)
2392
2393 #define amdgpu_dpm_get_sclk_od(adev) \
2394         (adev)->powerplay.pp_funcs->get_sclk_od((adev)->powerplay.pp_handle)
2395
2396 #define amdgpu_dpm_set_sclk_od(adev, value) \
2397         (adev)->powerplay.pp_funcs->set_sclk_od((adev)->powerplay.pp_handle, value)
2398
2399 #define amdgpu_dpm_get_mclk_od(adev) \
2400         ((adev)->powerplay.pp_funcs->get_mclk_od((adev)->powerplay.pp_handle))
2401
2402 #define amdgpu_dpm_set_mclk_od(adev, value) \
2403         ((adev)->powerplay.pp_funcs->set_mclk_od((adev)->powerplay.pp_handle, value))
2404
2405 #define amdgpu_dpm_dispatch_task(adev, event_id, input, output)         \
2406         (adev)->powerplay.pp_funcs->dispatch_tasks((adev)->powerplay.pp_handle, (event_id), (input), (output))
2407
2408 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2409
2410 /* Common functions */
2411 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2412 bool amdgpu_need_backup(struct amdgpu_device *adev);
2413 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2414 bool amdgpu_card_posted(struct amdgpu_device *adev);
2415 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2416
2417 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2418 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2419                        u32 ip_instance, u32 ring,
2420                        struct amdgpu_ring **out_ring);
2421 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2422 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2423 int amdgpu_ttm_tt_get_user_pages(struct ttm_tt *ttm, struct page **pages);
2424 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2425                                      uint32_t flags);
2426 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2427 struct mm_struct *amdgpu_ttm_tt_get_usermm(struct ttm_tt *ttm);
2428 bool amdgpu_ttm_tt_affect_userptr(struct ttm_tt *ttm, unsigned long start,
2429                                   unsigned long end);
2430 bool amdgpu_ttm_tt_userptr_invalidated(struct ttm_tt *ttm,
2431                                        int *last_invalidated);
2432 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2433 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2434                                  struct ttm_mem_reg *mem);
2435 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2436 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2437 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2438 u64 amdgpu_ttm_get_gtt_mem_size(struct amdgpu_device *adev);
2439 int amdgpu_ttm_global_init(struct amdgpu_device *adev);
2440 int amdgpu_ttm_init(struct amdgpu_device *adev);
2441 void amdgpu_ttm_fini(struct amdgpu_device *adev);
2442 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2443                                              const u32 *registers,
2444                                              const u32 array_size);
2445
2446 bool amdgpu_device_is_px(struct drm_device *dev);
2447 /* atpx handler */
2448 #if defined(CONFIG_VGA_SWITCHEROO)
2449 void amdgpu_register_atpx_handler(void);
2450 void amdgpu_unregister_atpx_handler(void);
2451 bool amdgpu_has_atpx_dgpu_power_cntl(void);
2452 bool amdgpu_is_atpx_hybrid(void);
2453 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
2454 #else
2455 static inline void amdgpu_register_atpx_handler(void) {}
2456 static inline void amdgpu_unregister_atpx_handler(void) {}
2457 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
2458 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
2459 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
2460 #endif
2461
2462 /*
2463  * KMS
2464  */
2465 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2466 extern const int amdgpu_max_kms_ioctl;
2467
2468 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2469 int amdgpu_driver_unload_kms(struct drm_device *dev);
2470 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2471 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2472 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2473                                  struct drm_file *file_priv);
2474 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2475                                 struct drm_file *file_priv);
2476 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
2477 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
2478 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
2479 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2480 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2481 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, unsigned int pipe,
2482                                     int *max_error,
2483                                     struct timeval *vblank_time,
2484                                     unsigned flags);
2485 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2486                              unsigned long arg);
2487
2488 /*
2489  * functions used by amdgpu_encoder.c
2490  */
2491 struct amdgpu_afmt_acr {
2492         u32 clock;
2493
2494         int n_32khz;
2495         int cts_32khz;
2496
2497         int n_44_1khz;
2498         int cts_44_1khz;
2499
2500         int n_48khz;
2501         int cts_48khz;
2502
2503 };
2504
2505 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2506
2507 /* amdgpu_acpi.c */
2508 #if defined(CONFIG_ACPI)
2509 int amdgpu_acpi_init(struct amdgpu_device *adev);
2510 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2511 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2512 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2513                                                 u8 perf_req, bool advertise);
2514 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2515 #else
2516 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2517 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2518 #endif
2519
2520 struct amdgpu_bo_va_mapping *
2521 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2522                        uint64_t addr, struct amdgpu_bo **bo);
2523 int amdgpu_cs_sysvm_access_required(struct amdgpu_cs_parser *parser);
2524
2525 #include "amdgpu_object.h"
2526 #endif