drivers/pci/probe.c

   1 /*
   2  * probe.c - PCI detection and setup code
   3  */
   4
   5 #include <linux/kernel.h>
   6 #include <linux/delay.h>
   7 #include <linux/init.h>
   8 #include <linux/pci.h>
   9 #include <linux/of_pci.h>
  10 #include <linux/pci_hotplug.h>
  11 #include <linux/slab.h>
  12 #include <linux/module.h>
  13 #include <linux/cpumask.h>
  14 #include <linux/pci-aspm.h>
  15 #include <asm-generic/pci-bridge.h>
  16 #include "pci.h"
  17
  18 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  19 #define CARDBUS_RESERVE_BUSNR   3
  20
  21 static struct resource busn_resource = {
  22         .name   = "PCI busn",
  23         .start  = 0,
  24         .end    = 255,
  25         .flags  = IORESOURCE_BUS,
  26 };
  27
  28 /* Ugh.  Need to stop exporting this to modules. */
  29 LIST_HEAD(pci_root_buses);
  30 EXPORT_SYMBOL(pci_root_buses);
  31
  32 static LIST_HEAD(pci_domain_busn_res_list);
  33
  34 struct pci_domain_busn_res {
  35         struct list_head list;
  36         struct resource res;
  37         int domain_nr;
  38 };
  39
  40 static struct resource *get_pci_domain_busn_res(int domain_nr)
  41 {
  42         struct pci_domain_busn_res *r;
  43
  44         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  45                 if (r->domain_nr == domain_nr)
  46                         return &r->res;
  47
  48         r = kzalloc(sizeof(*r), GFP_KERNEL);
  49         if (!r)
  50                 return NULL;
  51
  52         r->domain_nr = domain_nr;
  53         r->res.start = 0;
  54         r->res.end = 0xff;
  55         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  56
  57         list_add_tail(&r->list, &pci_domain_busn_res_list);
  58
  59         return &r->res;
  60 }
  61
  62 static int find_anything(struct device *dev, void *data)
  63 {
  64         return 1;
  65 }
  66
  67 /*
  68  * Some device drivers need know if pci is initiated.
  69  * Basically, we think pci is not initiated when there
  70  * is no device to be found on the pci_bus_type.
  71  */
  72 int no_pci_devices(void)
  73 {
  74         struct device *dev;
  75         int no_devices;
  76
  77         dev = bus_find_device(&pci_bus_type, NULL, NULL, find_anything);
  78         no_devices = (dev == NULL);
  79         put_device(dev);
  80         return no_devices;
  81 }
  82 EXPORT_SYMBOL(no_pci_devices);
  83
  84 /*
  85  * PCI Bus Class
  86  */
  87 static void release_pcibus_dev(struct device *dev)
  88 {
  89         struct pci_bus *pci_bus = to_pci_bus(dev);
  90
  91         put_device(pci_bus->bridge);
  92         pci_bus_remove_resources(pci_bus);
  93         pci_release_bus_of_node(pci_bus);
  94         kfree(pci_bus);
  95 }
  96
  97 static struct class pcibus_class = {
  98         .name           = "pci_bus",
  99         .dev_release    = &release_pcibus_dev,
 100         .dev_groups     = pcibus_groups,
 101 };
 102
 103 static int __init pcibus_class_init(void)
 104 {
 105         return class_register(&pcibus_class);
 106 }
 107 postcore_initcall(pcibus_class_init);
 108
 109 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 110 {
 111         u64 size = mask & maxbase;      /* Find the significant bits */
 112         if (!size)
 113                 return 0;
 114
 115         /* Get the lowest of them to find the decode size, and
 116            from that the extent.  */
 117         size = (size & ~(size-1)) - 1;
 118
 119         /* base == maxbase can be valid only if the BAR has
 120            already been programmed with all 1s.  */
 121         if (base == maxbase && ((base | size) & mask) != mask)
 122                 return 0;
 123
 124         return size;
 125 }
 126
 127 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 128 {
 129         u32 mem_type;
 130         unsigned long flags;
 131
 132         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 133                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 134                 flags |= IORESOURCE_IO;
 135                 return flags;
 136         }
 137
 138         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 139         flags |= IORESOURCE_MEM;
 140         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 141                 flags |= IORESOURCE_PREFETCH;
 142
 143         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 144         switch (mem_type) {
 145         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 146                 break;
 147         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 148                 /* 1M mem BAR treated as 32-bit BAR */
 149                 break;
 150         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 151                 flags |= IORESOURCE_MEM_64;
 152                 break;
 153         default:
 154                 /* mem unknown type treated as 32-bit BAR */
 155                 break;
 156         }
 157         return flags;
 158 }
 159
 160 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 161
 162 /**
 163  * pci_read_base - read a PCI BAR
 164  * @dev: the PCI device
 165  * @type: type of the BAR
 166  * @res: resource buffer to be filled in
 167  * @pos: BAR position in the config space
 168  *
 169  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 170  */
 171 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 172                     struct resource *res, unsigned int pos)
 173 {
 174         u32 l, sz, mask;
 175         u64 l64, sz64, mask64;
 176         u16 orig_cmd;
 177         struct pci_bus_region region, inverted_region;
 178
 179         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 180
 181         /* No printks while decoding is disabled! */
 182         if (!dev->mmio_always_on) {
 183                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 184                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 185                         pci_write_config_word(dev, PCI_COMMAND,
 186                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 187                 }
 188         }
 189
 190         res->name = pci_name(dev);
 191
 192         pci_read_config_dword(dev, pos, &l);
 193         pci_write_config_dword(dev, pos, l | mask);
 194         pci_read_config_dword(dev, pos, &sz);
 195         pci_write_config_dword(dev, pos, l);
 196
 197         /*
 198          * All bits set in sz means the device isn't working properly.
 199          * If the BAR isn't implemented, all bits must be 0.  If it's a
 200          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 201          * 1 must be clear.
 202          */
 203         if (sz == 0xffffffff)
 204                 sz = 0;
 205
 206         /*
 207          * I don't know how l can have all bits set.  Copied from old code.
 208          * Maybe it fixes a bug on some ancient platform.
 209          */
 210         if (l == 0xffffffff)
 211                 l = 0;
 212
 213         if (type == pci_bar_unknown) {
 214                 res->flags = decode_bar(dev, l);
 215                 res->flags |= IORESOURCE_SIZEALIGN;
 216                 if (res->flags & IORESOURCE_IO) {
 217                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 218                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 219                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 220                 } else {
 221                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 222                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 223                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 224                 }
 225         } else {
 226                 res->flags |= (l & IORESOURCE_ROM_ENABLE);
 227                 l64 = l & PCI_ROM_ADDRESS_MASK;
 228                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 229                 mask64 = (u32)PCI_ROM_ADDRESS_MASK;
 230         }
 231
 232         if (res->flags & IORESOURCE_MEM_64) {
 233                 pci_read_config_dword(dev, pos + 4, &l);
 234                 pci_write_config_dword(dev, pos + 4, ~0);
 235                 pci_read_config_dword(dev, pos + 4, &sz);
 236                 pci_write_config_dword(dev, pos + 4, l);
 237
 238                 l64 |= ((u64)l << 32);
 239                 sz64 |= ((u64)sz << 32);
 240                 mask64 |= ((u64)~0 << 32);
 241         }
 242
 243         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 244                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 245
 246         if (!sz64)
 247                 goto fail;
 248
 249         sz64 = pci_size(l64, sz64, mask64);
 250         if (!sz64) {
 251                 dev_info(&dev->dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 252                          pos);
 253                 goto fail;
 254         }
 255
 256         if (res->flags & IORESOURCE_MEM_64) {
 257                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
 258                     && sz64 > 0x100000000ULL) {
 259                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 260                         res->start = 0;
 261                         res->end = 0;
 262                         dev_err(&dev->dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 263                                 pos, (unsigned long long)sz64);
 264                         goto out;
 265                 }
 266
 267                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
 268                         /* Above 32-bit boundary; try to reallocate */
 269                         res->flags |= IORESOURCE_UNSET;
 270                         res->start = 0;
 271                         res->end = sz64;
 272                         dev_info(&dev->dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 273                                  pos, (unsigned long long)l64);
 274                         goto out;
 275                 }
 276         }
 277
 278         region.start = l64;
 279         region.end = l64 + sz64;
 280
 281         pcibios_bus_to_resource(dev->bus, res, &region);
 282         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 283
 284         /*
 285          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 286          * the corresponding resource address (the physical address used by
 287          * the CPU.  Converting that resource address back to a bus address
 288          * should yield the original BAR value:
 289          *
 290          *     resource_to_bus(bus_to_resource(A)) == A
 291          *
 292          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 293          * be claimed by the device.
 294          */
 295         if (inverted_region.start != region.start) {
 296                 res->flags |= IORESOURCE_UNSET;
 297                 res->start = 0;
 298                 res->end = region.end - region.start;
 299                 dev_info(&dev->dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 300                          pos, (unsigned long long)region.start);
 301         }
 302
 303         goto out;
 304
 305
 306 fail:
 307         res->flags = 0;
 308 out:
 309         if (res->flags)
 310                 dev_printk(KERN_DEBUG, &dev->dev, "reg 0x%x: %pR\n", pos, res);
 311
 312         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 313 }
 314
 315 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 316 {
 317         unsigned int pos, reg;
 318
 319         for (pos = 0; pos < howmany; pos++) {
 320                 struct resource *res = &dev->resource[pos];
 321                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 322                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 323         }
 324
 325         if (rom) {
 326                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 327                 dev->rom_base_reg = rom;
 328                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 329                                 IORESOURCE_READONLY | IORESOURCE_CACHEABLE |
 330                                 IORESOURCE_SIZEALIGN;
 331                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 332         }
 333 }
 334
 335 static void pci_read_bridge_io(struct pci_bus *child)
 336 {
 337         struct pci_dev *dev = child->self;
 338         u8 io_base_lo, io_limit_lo;
 339         unsigned long io_mask, io_granularity, base, limit;
 340         struct pci_bus_region region;
 341         struct resource *res;
 342
 343         io_mask = PCI_IO_RANGE_MASK;
 344         io_granularity = 0x1000;
 345         if (dev->io_window_1k) {
 346                 /* Support 1K I/O space granularity */
 347                 io_mask = PCI_IO_1K_RANGE_MASK;
 348                 io_granularity = 0x400;
 349         }
 350
 351         res = child->resource[0];
 352         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 353         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 354         base = (io_base_lo & io_mask) << 8;
 355         limit = (io_limit_lo & io_mask) << 8;
 356
 357         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 358                 u16 io_base_hi, io_limit_hi;
 359
 360                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 361                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 362                 base |= ((unsigned long) io_base_hi << 16);
 363                 limit |= ((unsigned long) io_limit_hi << 16);
 364         }
 365
 366         if (base <= limit) {
 367                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 368                 region.start = base;
 369                 region.end = limit + io_granularity - 1;
 370                 pcibios_bus_to_resource(dev->bus, res, &region);
 371                 dev_printk(KERN_DEBUG, &dev->dev, "  bridge window %pR\n", res);
 372         }
 373 }
 374
 375 static void pci_read_bridge_mmio(struct pci_bus *child)
 376 {
 377         struct pci_dev *dev = child->self;
 378         u16 mem_base_lo, mem_limit_lo;
 379         unsigned long base, limit;
 380         struct pci_bus_region region;
 381         struct resource *res;
 382
 383         res = child->resource[1];
 384         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 385         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 386         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 387         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 388         if (base <= limit) {
 389                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 390                 region.start = base;
 391                 region.end = limit + 0xfffff;
 392                 pcibios_bus_to_resource(dev->bus, res, &region);
 393                 dev_printk(KERN_DEBUG, &dev->dev, "  bridge window %pR\n", res);
 394         }
 395 }
 396
 397 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 398 {
 399         struct pci_dev *dev = child->self;
 400         u16 mem_base_lo, mem_limit_lo;
 401         u64 base64, limit64;
 402         pci_bus_addr_t base, limit;
 403         struct pci_bus_region region;
 404         struct resource *res;
 405
 406         res = child->resource[2];
 407         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 408         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 409         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 410         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 411
 412         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 413                 u32 mem_base_hi, mem_limit_hi;
 414
 415                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 416                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 417
 418                 /*
 419                  * Some bridges set the base > limit by default, and some
 420                  * (broken) BIOSes do not initialize them.  If we find
 421                  * this, just assume they are not being used.
 422                  */
 423                 if (mem_base_hi <= mem_limit_hi) {
 424                         base64 |= (u64) mem_base_hi << 32;
 425                         limit64 |= (u64) mem_limit_hi << 32;
 426                 }
 427         }
 428
 429         base = (pci_bus_addr_t) base64;
 430         limit = (pci_bus_addr_t) limit64;
 431
 432         if (base != base64) {
 433                 dev_err(&dev->dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 434                         (unsigned long long) base64);
 435                 return;
 436         }
 437
 438         if (base <= limit) {
 439                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 440                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 441                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 442                         res->flags |= IORESOURCE_MEM_64;
 443                 region.start = base;
 444                 region.end = limit + 0xfffff;
 445                 pcibios_bus_to_resource(dev->bus, res, &region);
 446                 dev_printk(KERN_DEBUG, &dev->dev, "  bridge window %pR\n", res);
 447         }
 448 }
 449
 450 void pci_read_bridge_bases(struct pci_bus *child)
 451 {
 452         struct pci_dev *dev = child->self;
 453         struct resource *res;
 454         int i;
 455
 456         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 457                 return;
 458
 459         dev_info(&dev->dev, "PCI bridge to %pR%s\n",
 460                  &child->busn_res,
 461                  dev->transparent ? " (subtractive decode)" : "");
 462
 463         pci_bus_remove_resources(child);
 464         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 465                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 466
 467         pci_read_bridge_io(child);
 468         pci_read_bridge_mmio(child);
 469         pci_read_bridge_mmio_pref(child);
 470
 471         if (dev->transparent) {
 472                 pci_bus_for_each_resource(child->parent, res, i) {
 473                         if (res && res->flags) {
 474                                 pci_bus_add_resource(child, res,
 475                                                      PCI_SUBTRACTIVE_DECODE);
 476                                 dev_printk(KERN_DEBUG, &dev->dev,
 477                                            "  bridge window %pR (subtractive decode)\n",
 478                                            res);
 479                         }
 480                 }
 481         }
 482 }
 483
 484 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 485 {
 486         struct pci_bus *b;
 487
 488         b = kzalloc(sizeof(*b), GFP_KERNEL);
 489         if (!b)
 490                 return NULL;
 491
 492         INIT_LIST_HEAD(&b->node);
 493         INIT_LIST_HEAD(&b->children);
 494         INIT_LIST_HEAD(&b->devices);
 495         INIT_LIST_HEAD(&b->slots);
 496         INIT_LIST_HEAD(&b->resources);
 497         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 498         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 499 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 500         if (parent)
 501                 b->domain_nr = parent->domain_nr;
 502 #endif
 503         return b;
 504 }
 505
 506 static void pci_release_host_bridge_dev(struct device *dev)
 507 {
 508         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 509
 510         if (bridge->release_fn)
 511                 bridge->release_fn(bridge);
 512
 513         pci_free_resource_list(&bridge->windows);
 514
 515         kfree(bridge);
 516 }
 517
 518 static struct pci_host_bridge *pci_alloc_host_bridge(struct pci_bus *b)
 519 {
 520         struct pci_host_bridge *bridge;
 521
 522         bridge = kzalloc(sizeof(*bridge), GFP_KERNEL);
 523         if (!bridge)
 524                 return NULL;
 525
 526         INIT_LIST_HEAD(&bridge->windows);
 527         bridge->bus = b;
 528         return bridge;
 529 }
 530
 531 static const unsigned char pcix_bus_speed[] = {
 532         PCI_SPEED_UNKNOWN,              /* 0 */
 533         PCI_SPEED_66MHz_PCIX,           /* 1 */
 534         PCI_SPEED_100MHz_PCIX,          /* 2 */
 535         PCI_SPEED_133MHz_PCIX,          /* 3 */
 536         PCI_SPEED_UNKNOWN,              /* 4 */
 537         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 538         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 539         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 540         PCI_SPEED_UNKNOWN,              /* 8 */
 541         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 542         PCI_SPEED_100MHz_PCIX_266,      /* A */
 543         PCI_SPEED_133MHz_PCIX_266,      /* B */
 544         PCI_SPEED_UNKNOWN,              /* C */
 545         PCI_SPEED_66MHz_PCIX_533,       /* D */
 546         PCI_SPEED_100MHz_PCIX_533,      /* E */
 547         PCI_SPEED_133MHz_PCIX_533       /* F */
 548 };
 549
 550 const unsigned char pcie_link_speed[] = {
 551         PCI_SPEED_UNKNOWN,              /* 0 */
 552         PCIE_SPEED_2_5GT,               /* 1 */
 553         PCIE_SPEED_5_0GT,               /* 2 */
 554         PCIE_SPEED_8_0GT,               /* 3 */
 555         PCI_SPEED_UNKNOWN,              /* 4 */
 556         PCI_SPEED_UNKNOWN,              /* 5 */
 557         PCI_SPEED_UNKNOWN,              /* 6 */
 558         PCI_SPEED_UNKNOWN,              /* 7 */
 559         PCI_SPEED_UNKNOWN,              /* 8 */
 560         PCI_SPEED_UNKNOWN,              /* 9 */
 561         PCI_SPEED_UNKNOWN,              /* A */
 562         PCI_SPEED_UNKNOWN,              /* B */
 563         PCI_SPEED_UNKNOWN,              /* C */
 564         PCI_SPEED_UNKNOWN,              /* D */
 565         PCI_SPEED_UNKNOWN,              /* E */
 566         PCI_SPEED_UNKNOWN               /* F */
 567 };
 568
 569 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 570 {
 571         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 572 }
 573 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 574
 575 static unsigned char agp_speeds[] = {
 576         AGP_UNKNOWN,
 577         AGP_1X,
 578         AGP_2X,
 579         AGP_4X,
 580         AGP_8X
 581 };
 582
 583 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 584 {
 585         int index = 0;
 586
 587         if (agpstat & 4)
 588                 index = 3;
 589         else if (agpstat & 2)
 590                 index = 2;
 591         else if (agpstat & 1)
 592                 index = 1;
 593         else
 594                 goto out;
 595
 596         if (agp3) {
 597                 index += 2;
 598                 if (index == 5)
 599                         index = 0;
 600         }
 601
 602  out:
 603         return agp_speeds[index];
 604 }
 605
 606 static void pci_set_bus_speed(struct pci_bus *bus)
 607 {
 608         struct pci_dev *bridge = bus->self;
 609         int pos;
 610
 611         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 612         if (!pos)
 613                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 614         if (pos) {
 615                 u32 agpstat, agpcmd;
 616
 617                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 618                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 619
 620                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 621                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 622         }
 623
 624         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 625         if (pos) {
 626                 u16 status;
 627                 enum pci_bus_speed max;
 628
 629                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 630                                      &status);
 631
 632                 if (status & PCI_X_SSTATUS_533MHZ) {
 633                         max = PCI_SPEED_133MHz_PCIX_533;
 634                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 635                         max = PCI_SPEED_133MHz_PCIX_266;
 636                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 637                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 638                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 639                         else
 640                                 max = PCI_SPEED_133MHz_PCIX;
 641                 } else {
 642                         max = PCI_SPEED_66MHz_PCIX;
 643                 }
 644
 645                 bus->max_bus_speed = max;
 646                 bus->cur_bus_speed = pcix_bus_speed[
 647                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 648
 649                 return;
 650         }
 651
 652         if (pci_is_pcie(bridge)) {
 653                 u32 linkcap;
 654                 u16 linksta;
 655
 656                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 657                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 658
 659                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 660                 pcie_update_link_speed(bus, linksta);
 661         }
 662 }
 663
 664 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
 665                                            struct pci_dev *bridge, int busnr)
 666 {
 667         struct pci_bus *child;
 668         int i;
 669         int ret;
 670
 671         /*
 672          * Allocate a new bus, and inherit stuff from the parent..
 673          */
 674         child = pci_alloc_bus(parent);
 675         if (!child)
 676                 return NULL;
 677
 678         child->parent = parent;
 679         child->ops = parent->ops;
 680         child->msi = parent->msi;
 681         child->sysdata = parent->sysdata;
 682         child->bus_flags = parent->bus_flags;
 683
 684         /* initialize some portions of the bus device, but don't register it
 685          * now as the parent is not properly set up yet.
 686          */
 687         child->dev.class = &pcibus_class;
 688         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
 689
 690         /*
 691          * Set up the primary, secondary and subordinate
 692          * bus numbers.
 693          */
 694         child->number = child->busn_res.start = busnr;
 695         child->primary = parent->busn_res.start;
 696         child->busn_res.end = 0xff;
 697
 698         if (!bridge) {
 699                 child->dev.parent = parent->bridge;
 700                 goto add_dev;
 701         }
 702
 703         child->self = bridge;
 704         child->bridge = get_device(&bridge->dev);
 705         child->dev.parent = child->bridge;
 706         pci_set_bus_of_node(child);
 707         pci_set_bus_speed(child);
 708
 709         /* Set up default resource pointers and names.. */
 710         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
 711                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
 712                 child->resource[i]->name = child->name;
 713         }
 714         bridge->subordinate = child;
 715
 716 add_dev:
 717         ret = device_register(&child->dev);
 718         WARN_ON(ret < 0);
 719
 720         pcibios_add_bus(child);
 721
 722         /* Create legacy_io and legacy_mem files for this bus */
 723         pci_create_legacy_files(child);
 724
 725         return child;
 726 }
 727
 728 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
 729                                 int busnr)
 730 {
 731         struct pci_bus *child;
 732
 733         child = pci_alloc_child_bus(parent, dev, busnr);
 734         if (child) {
 735                 down_write(&pci_bus_sem);
 736                 list_add_tail(&child->node, &parent->children);
 737                 up_write(&pci_bus_sem);
 738         }
 739         return child;
 740 }
 741 EXPORT_SYMBOL(pci_add_new_bus);
 742
 743 static void pci_enable_crs(struct pci_dev *pdev)
 744 {
 745         u16 root_cap = 0;
 746
 747         /* Enable CRS Software Visibility if supported */
 748         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
 749         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
 750                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
 751                                          PCI_EXP_RTCTL_CRSSVE);
 752 }
 753
 754 /*
 755  * If it's a bridge, configure it and scan the bus behind it.
 756  * For CardBus bridges, we don't scan behind as the devices will
 757  * be handled by the bridge driver itself.
 758  *
 759  * We need to process bridges in two passes -- first we scan those
 760  * already configured by the BIOS and after we are done with all of
 761  * them, we proceed to assigning numbers to the remaining buses in
 762  * order to avoid overlaps between old and new bus numbers.
 763  */
 764 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
 765 {
 766         struct pci_bus *child;
 767         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
 768         u32 buses, i, j = 0;
 769         u16 bctl;
 770         u8 primary, secondary, subordinate;
 771         int broken = 0;
 772
 773         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
 774         primary = buses & 0xFF;
 775         secondary = (buses >> 8) & 0xFF;
 776         subordinate = (buses >> 16) & 0xFF;
 777
 778         dev_dbg(&dev->dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
 779                 secondary, subordinate, pass);
 780
 781         if (!primary && (primary != bus->number) && secondary && subordinate) {
 782                 dev_warn(&dev->dev, "Primary bus is hard wired to 0\n");
 783                 primary = bus->number;
 784         }
 785
 786         /* Check if setup is sensible at all */
 787         if (!pass &&
 788             (primary != bus->number || secondary <= bus->number ||
 789              secondary > subordinate)) {
 790                 dev_info(&dev->dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
 791                          secondary, subordinate);
 792                 broken = 1;
 793         }
 794
 795         /* Disable MasterAbortMode during probing to avoid reporting
 796            of bus errors (in some architectures) */
 797         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
 798         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
 799                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
 800
 801         pci_enable_crs(dev);
 802
 803         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
 804             !is_cardbus && !broken) {
 805                 unsigned int cmax;
 806                 /*
 807                  * Bus already configured by firmware, process it in the first
 808                  * pass and just note the configuration.
 809                  */
 810                 if (pass)
 811                         goto out;
 812
 813                 /*
 814                  * The bus might already exist for two reasons: Either we are
 815                  * rescanning the bus or the bus is reachable through more than
 816                  * one bridge. The second case can happen with the i450NX
 817                  * chipset.
 818                  */
 819                 child = pci_find_bus(pci_domain_nr(bus), secondary);
 820                 if (!child) {
 821                         child = pci_add_new_bus(bus, dev, secondary);
 822                         if (!child)
 823                                 goto out;
 824                         child->primary = primary;
 825                         pci_bus_insert_busn_res(child, secondary, subordinate);
 826                         child->bridge_ctl = bctl;
 827                 }
 828
 829                 /* Read and initialize bridge resources */
 830                 pci_read_bridge_bases(child);
 831
 832                 cmax = pci_scan_child_bus(child);
 833                 if (cmax > subordinate)
 834                         dev_warn(&dev->dev, "bridge has subordinate %02x but max busn %02x\n",
 835                                  subordinate, cmax);
 836                 /* subordinate should equal child->busn_res.end */
 837                 if (subordinate > max)
 838                         max = subordinate;
 839         } else {
 840                 /*
 841                  * We need to assign a number to this bus which we always
 842                  * do in the second pass.
 843                  */
 844                 if (!pass) {
 845                         if (pcibios_assign_all_busses() || broken || is_cardbus)
 846                                 /* Temporarily disable forwarding of the
 847                                    configuration cycles on all bridges in
 848                                    this bus segment to avoid possible
 849                                    conflicts in the second pass between two
 850                                    bridges programmed with overlapping
 851                                    bus ranges. */
 852                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
 853                                                        buses & ~0xffffff);
 854                         goto out;
 855                 }
 856
 857                 /* Clear errors */
 858                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
 859
 860                 /* Prevent assigning a bus number that already exists.
 861                  * This can happen when a bridge is hot-plugged, so in
 862                  * this case we only re-scan this bus. */
 863                 child = pci_find_bus(pci_domain_nr(bus), max+1);
 864                 if (!child) {
 865                         child = pci_add_new_bus(bus, dev, max+1);
 866                         if (!child)
 867                                 goto out;
 868                         pci_bus_insert_busn_res(child, max+1, 0xff);
 869                 }
 870                 max++;
 871                 buses = (buses & 0xff000000)
 872                       | ((unsigned int)(child->primary)     <<  0)
 873                       | ((unsigned int)(child->busn_res.start)   <<  8)
 874                       | ((unsigned int)(child->busn_res.end) << 16);
 875
 876                 /*
 877                  * yenta.c forces a secondary latency timer of 176.
 878                  * Copy that behaviour here.
 879                  */
 880                 if (is_cardbus) {
 881                         buses &= ~0xff000000;
 882                         buses |= CARDBUS_LATENCY_TIMER << 24;
 883                 }
 884
 885                 /*
 886                  * We need to blast all three values with a single write.
 887                  */
 888                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
 889
 890                 if (!is_cardbus) {
 891                         child->bridge_ctl = bctl;
 892
 893                         /* Read and initialize bridge resources */
 894                         pci_read_bridge_bases(child);
 895                         max = pci_scan_child_bus(child);
 896                 } else {
 897                         /*
 898                          * For CardBus bridges, we leave 4 bus numbers
 899                          * as cards with a PCI-to-PCI bridge can be
 900                          * inserted later.
 901                          */
 902                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
 903                                 struct pci_bus *parent = bus;
 904                                 if (pci_find_bus(pci_domain_nr(bus),
 905                                                         max+i+1))
 906                                         break;
 907                                 while (parent->parent) {
 908                                         if ((!pcibios_assign_all_busses()) &&
 909                                             (parent->busn_res.end > max) &&
 910                                             (parent->busn_res.end <= max+i)) {
 911                                                 j = 1;
 912                                         }
 913                                         parent = parent->parent;
 914                                 }
 915                                 if (j) {
 916                                         /*
 917                                          * Often, there are two cardbus bridges
 918                                          * -- try to leave one valid bus number
 919                                          * for each one.
 920                                          */
 921                                         i /= 2;
 922                                         break;
 923                                 }
 924                         }
 925                         max += i;
 926                 }
 927                 /*
 928                  * Set the subordinate bus number to its real value.
 929                  */
 930                 pci_bus_update_busn_res_end(child, max);
 931                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
 932         }
 933
 934         sprintf(child->name,
 935                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
 936                 pci_domain_nr(bus), child->number);
 937
 938         /* Has only triggered on CardBus, fixup is in yenta_socket */
 939         while (bus->parent) {
 940                 if ((child->busn_res.end > bus->busn_res.end) ||
 941                     (child->number > bus->busn_res.end) ||
 942                     (child->number < bus->number) ||
 943                     (child->busn_res.end < bus->number)) {
 944                         dev_info(&child->dev, "%pR %s hidden behind%s bridge %s %pR\n",
 945                                 &child->busn_res,
 946                                 (bus->number > child->busn_res.end &&
 947                                  bus->busn_res.end < child->number) ?
 948                                         "wholly" : "partially",
 949                                 bus->self->transparent ? " transparent" : "",
 950                                 dev_name(&bus->dev),
 951                                 &bus->busn_res);
 952                 }
 953                 bus = bus->parent;
 954         }
 955
 956 out:
 957         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
 958
 959         return max;
 960 }
 961 EXPORT_SYMBOL(pci_scan_bridge);
 962
 963 /*
 964  * Read interrupt line and base address registers.
 965  * The architecture-dependent code can tweak these, of course.
 966  */
 967 static void pci_read_irq(struct pci_dev *dev)
 968 {
 969         unsigned char irq;
 970
 971         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
 972         dev->pin = irq;
 973         if (irq)
 974                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 975         dev->irq = irq;
 976 }
 977
 978 void set_pcie_port_type(struct pci_dev *pdev)
 979 {
 980         int pos;
 981         u16 reg16;
 982         int type;
 983         struct pci_dev *parent;
 984
 985         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
 986         if (!pos)
 987                 return;
 988         pdev->pcie_cap = pos;
 989         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
 990         pdev->pcie_flags_reg = reg16;
 991         pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
 992         pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
 993
 994         /*
 995          * A Root Port is always the upstream end of a Link.  No PCIe
 996          * component has two Links.  Two Links are connected by a Switch
 997          * that has a Port on each Link and internal logic to connect the
 998          * two Ports.
 999          */
1000         type = pci_pcie_type(pdev);
1001         if (type == PCI_EXP_TYPE_ROOT_PORT)
1002                 pdev->has_secondary_link = 1;
1003         else if (type == PCI_EXP_TYPE_UPSTREAM ||
1004                  type == PCI_EXP_TYPE_DOWNSTREAM) {
1005                 parent = pci_upstream_bridge(pdev);
1006                 if (!parent->has_secondary_link)
1007                         pdev->has_secondary_link = 1;
1008         }
1009 }
1010
1011 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1012 {
1013         u32 reg32;
1014
1015         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1016         if (reg32 & PCI_EXP_SLTCAP_HPC)
1017                 pdev->is_hotplug_bridge = 1;
1018 }
1019
1020 /**
1021  * pci_ext_cfg_is_aliased - is ext config space just an alias of std config?
1022  * @dev: PCI device
1023  *
1024  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1025  * when forwarding a type1 configuration request the bridge must check that
1026  * the extended register address field is zero.  The bridge is not permitted
1027  * to forward the transactions and must handle it as an Unsupported Request.
1028  * Some bridges do not follow this rule and simply drop the extended register
1029  * bits, resulting in the standard config space being aliased, every 256
1030  * bytes across the entire configuration space.  Test for this condition by
1031  * comparing the first dword of each potential alias to the vendor/device ID.
1032  * Known offenders:
1033  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1034  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1035  */
1036 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1037 {
1038 #ifdef CONFIG_PCI_QUIRKS
1039         int pos;
1040         u32 header, tmp;
1041
1042         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1043
1044         for (pos = PCI_CFG_SPACE_SIZE;
1045              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1046                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1047                     || header != tmp)
1048                         return false;
1049         }
1050
1051         return true;
1052 #else
1053         return false;
1054 #endif
1055 }
1056
1057 /**
1058  * pci_cfg_space_size - get the configuration space size of the PCI device.
1059  * @dev: PCI device
1060  *
1061  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1062  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1063  * access it.  Maybe we don't have a way to generate extended config space
1064  * accesses, or the device is behind a reverse Express bridge.  So we try
1065  * reading the dword at 0x100 which must either be 0 or a valid extended
1066  * capability header.
1067  */
1068 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1069 {
1070         u32 status;
1071         int pos = PCI_CFG_SPACE_SIZE;
1072
1073         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1074                 goto fail;
1075         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1076                 goto fail;
1077
1078         return PCI_CFG_SPACE_EXP_SIZE;
1079
1080  fail:
1081         return PCI_CFG_SPACE_SIZE;
1082 }
1083
1084 int pci_cfg_space_size(struct pci_dev *dev)
1085 {
1086         int pos;
1087         u32 status;
1088         u16 class;
1089
1090         class = dev->class >> 8;
1091         if (class == PCI_CLASS_BRIDGE_HOST)
1092                 return pci_cfg_space_size_ext(dev);
1093
1094         if (!pci_is_pcie(dev)) {
1095                 pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1096                 if (!pos)
1097                         goto fail;
1098
1099                 pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1100                 if (!(status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ)))
1101                         goto fail;
1102         }
1103
1104         return pci_cfg_space_size_ext(dev);
1105
1106  fail:
1107         return PCI_CFG_SPACE_SIZE;
1108 }
1109
1110 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1111
1112 static void pci_msi_setup_pci_dev(struct pci_dev *dev)
1113 {
1114         /*
1115          * Disable the MSI hardware to avoid screaming interrupts
1116          * during boot.  This is the power on reset default so
1117          * usually this should be a noop.
1118          */
1119         dev->msi_cap = pci_find_capability(dev, PCI_CAP_ID_MSI);
1120         if (dev->msi_cap)
1121                 pci_msi_set_enable(dev, 0);
1122
1123         dev->msix_cap = pci_find_capability(dev, PCI_CAP_ID_MSIX);
1124         if (dev->msix_cap)
1125                 pci_msix_clear_and_set_ctrl(dev, PCI_MSIX_FLAGS_ENABLE, 0);
1126 }
1127
1128 /**
1129  * pci_setup_device - fill in class and map information of a device
1130  * @dev: the device structure to fill
1131  *
1132  * Initialize the device structure with information about the device's
1133  * vendor,class,memory and IO-space addresses,IRQ lines etc.
1134  * Called at initialisation of the PCI subsystem and by CardBus services.
1135  * Returns 0 on success and negative if unknown type of device (not normal,
1136  * bridge or CardBus).
1137  */
1138 int pci_setup_device(struct pci_dev *dev)
1139 {
1140         u32 class;
1141         u8 hdr_type;
1142         int pos = 0;
1143         struct pci_bus_region region;
1144         struct resource *res;
1145
1146         if (pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type))
1147                 return -EIO;
1148
1149         dev->sysdata = dev->bus->sysdata;
1150         dev->dev.parent = dev->bus->bridge;
1151         dev->dev.bus = &pci_bus_type;
1152         dev->hdr_type = hdr_type & 0x7f;
1153         dev->multifunction = !!(hdr_type & 0x80);
1154         dev->error_state = pci_channel_io_normal;
1155         set_pcie_port_type(dev);
1156
1157         pci_dev_assign_slot(dev);
1158         /* Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1159            set this higher, assuming the system even supports it.  */
1160         dev->dma_mask = 0xffffffff;
1161
1162         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1163                      dev->bus->number, PCI_SLOT(dev->devfn),
1164                      PCI_FUNC(dev->devfn));
1165
1166         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1167         dev->revision = class & 0xff;
1168         dev->class = class >> 8;                    /* upper 3 bytes */
1169
1170         dev_printk(KERN_DEBUG, &dev->dev, "[%04x:%04x] type %02x class %#08x\n",
1171                    dev->vendor, dev->device, dev->hdr_type, dev->class);
1172
1173         /* need to have dev->class ready */
1174         dev->cfg_size = pci_cfg_space_size(dev);
1175
1176         /* "Unknown power state" */
1177         dev->current_state = PCI_UNKNOWN;
1178
1179         pci_msi_setup_pci_dev(dev);
1180
1181         /* Early fixups, before probing the BARs */
1182         pci_fixup_device(pci_fixup_early, dev);
1183         /* device class may be changed after fixup */
1184         class = dev->class >> 8;
1185
1186         switch (dev->hdr_type) {                    /* header type */
1187         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1188                 if (class == PCI_CLASS_BRIDGE_PCI)
1189                         goto bad;
1190                 pci_read_irq(dev);
1191                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1192                 pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1193                 pci_read_config_word(dev, PCI_SUBSYSTEM_ID, &dev->subsystem_device);
1194
1195                 /*
1196                  * Do the ugly legacy mode stuff here rather than broken chip
1197                  * quirk code. Legacy mode ATA controllers have fixed
1198                  * addresses. These are not always echoed in BAR0-3, and
1199                  * BAR0-3 in a few cases contain junk!
1200                  */
1201                 if (class == PCI_CLASS_STORAGE_IDE) {
1202                         u8 progif;
1203                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1204                         if ((progif & 1) == 0) {
1205                                 region.start = 0x1F0;
1206                                 region.end = 0x1F7;
1207                                 res = &dev->resource[0];
1208                                 res->flags = LEGACY_IO_RESOURCE;
1209                                 pcibios_bus_to_resource(dev->bus, res, &region);
1210                                 dev_info(&dev->dev, "legacy IDE quirk: reg 0x10: %pR\n",
1211                                          res);
1212                                 region.start = 0x3F6;
1213                                 region.end = 0x3F6;
1214                                 res = &dev->resource[1];
1215                                 res->flags = LEGACY_IO_RESOURCE;
1216                                 pcibios_bus_to_resource(dev->bus, res, &region);
1217                                 dev_info(&dev->dev, "legacy IDE quirk: reg 0x14: %pR\n",
1218                                          res);
1219                         }
1220                         if ((progif & 4) == 0) {
1221                                 region.start = 0x170;
1222                                 region.end = 0x177;
1223                                 res = &dev->resource[2];
1224                                 res->flags = LEGACY_IO_RESOURCE;
1225                                 pcibios_bus_to_resource(dev->bus, res, &region);
1226                                 dev_info(&dev->dev, "legacy IDE quirk: reg 0x18: %pR\n",
1227                                          res);
1228                                 region.start = 0x376;
1229                                 region.end = 0x376;
1230                                 res = &dev->resource[3];
1231                                 res->flags = LEGACY_IO_RESOURCE;
1232                                 pcibios_bus_to_resource(dev->bus, res, &region);
1233                                 dev_info(&dev->dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1234                                          res);
1235                         }
1236                 }
1237                 break;
1238
1239         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1240                 if (class != PCI_CLASS_BRIDGE_PCI)
1241                         goto bad;
1242                 /* The PCI-to-PCI bridge spec requires that subtractive
1243                    decoding (i.e. transparent) bridge must have programming
1244                    interface code of 0x01. */
1245                 pci_read_irq(dev);
1246                 dev->transparent = ((dev->class & 0xff) == 1);
1247                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1248                 set_pcie_hotplug_bridge(dev);
1249                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1250                 if (pos) {
1251                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1252                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1253                 }
1254                 break;
1255
1256         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1257                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1258                         goto bad;
1259                 pci_read_irq(dev);
1260                 pci_read_bases(dev, 1, 0);
1261                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1262                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1263                 break;
1264
1265         default:                                    /* unknown header */
1266                 dev_err(&dev->dev, "unknown header type %02x, ignoring device\n",
1267                         dev->hdr_type);
1268                 return -EIO;
1269
1270         bad:
1271                 dev_err(&dev->dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1272                         dev->class, dev->hdr_type);
1273                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1274         }
1275
1276         /* We found a fine healthy device, go go go... */
1277         return 0;
1278 }
1279
1280 static void pci_configure_mps(struct pci_dev *dev)
1281 {
1282         struct pci_dev *bridge = pci_upstream_bridge(dev);
1283         int mps, p_mps, rc;
1284
1285         if (!pci_is_pcie(dev) || !bridge || !pci_is_pcie(bridge))
1286                 return;
1287
1288         mps = pcie_get_mps(dev);
1289         p_mps = pcie_get_mps(bridge);
1290
1291         if (mps == p_mps)
1292                 return;
1293
1294         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
1295                 dev_warn(&dev->dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1296                          mps, pci_name(bridge), p_mps);
1297                 return;
1298         }
1299
1300         /*
1301          * Fancier MPS configuration is done later by
1302          * pcie_bus_configure_settings()
1303          */
1304         if (pcie_bus_config != PCIE_BUS_DEFAULT)
1305                 return;
1306
1307         rc = pcie_set_mps(dev, p_mps);
1308         if (rc) {
1309                 dev_warn(&dev->dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1310                          p_mps);
1311                 return;
1312         }
1313
1314         dev_info(&dev->dev, "Max Payload Size set to %d (was %d, max %d)\n",
1315                  p_mps, mps, 128 << dev->pcie_mpss);
1316 }
1317
1318 static struct hpp_type0 pci_default_type0 = {
1319         .revision = 1,
1320         .cache_line_size = 8,
1321         .latency_timer = 0x40,
1322         .enable_serr = 0,
1323         .enable_perr = 0,
1324 };
1325
1326 static void program_hpp_type0(struct pci_dev *dev, struct hpp_type0 *hpp)
1327 {
1328         u16 pci_cmd, pci_bctl;
1329
1330         if (!hpp)
1331                 hpp = &pci_default_type0;
1332
1333         if (hpp->revision > 1) {
1334                 dev_warn(&dev->dev,
1335                          "PCI settings rev %d not supported; using defaults\n",
1336                          hpp->revision);
1337                 hpp = &pci_default_type0;
1338         }
1339
1340         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, hpp->cache_line_size);
1341         pci_write_config_byte(dev, PCI_LATENCY_TIMER, hpp->latency_timer);
1342         pci_read_config_word(dev, PCI_COMMAND, &pci_cmd);
1343         if (hpp->enable_serr)
1344                 pci_cmd |= PCI_COMMAND_SERR;
1345         if (hpp->enable_perr)
1346                 pci_cmd |= PCI_COMMAND_PARITY;
1347         pci_write_config_word(dev, PCI_COMMAND, pci_cmd);
1348
1349         /* Program bridge control value */
1350         if ((dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
1351                 pci_write_config_byte(dev, PCI_SEC_LATENCY_TIMER,
1352                                       hpp->latency_timer);
1353                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &pci_bctl);
1354                 if (hpp->enable_serr)
1355                         pci_bctl |= PCI_BRIDGE_CTL_SERR;
1356                 if (hpp->enable_perr)
1357                         pci_bctl |= PCI_BRIDGE_CTL_PARITY;
1358                 pci_write_config_word(dev, PCI_BRIDGE_CONTROL, pci_bctl);
1359         }
1360 }
1361
1362 static void program_hpp_type1(struct pci_dev *dev, struct hpp_type1 *hpp)
1363 {
1364         if (hpp)
1365                 dev_warn(&dev->dev, "PCI-X settings not supported\n");
1366 }
1367
1368 static void program_hpp_type2(struct pci_dev *dev, struct hpp_type2 *hpp)
1369 {
1370         int pos;
1371         u32 reg32;
1372
1373         if (!hpp)
1374                 return;
1375
1376         if (hpp->revision > 1) {
1377                 dev_warn(&dev->dev, "PCIe settings rev %d not supported\n",
1378                          hpp->revision);
1379                 return;
1380         }
1381
1382         /*
1383          * Don't allow _HPX to change MPS or MRRS settings.  We manage
1384          * those to make sure they're consistent with the rest of the
1385          * platform.
1386          */
1387         hpp->pci_exp_devctl_and |= PCI_EXP_DEVCTL_PAYLOAD |
1388                                     PCI_EXP_DEVCTL_READRQ;
1389         hpp->pci_exp_devctl_or &= ~(PCI_EXP_DEVCTL_PAYLOAD |
1390                                     PCI_EXP_DEVCTL_READRQ);
1391
1392         /* Initialize Device Control Register */
1393         pcie_capability_clear_and_set_word(dev, PCI_EXP_DEVCTL,
1394                         ~hpp->pci_exp_devctl_and, hpp->pci_exp_devctl_or);
1395
1396         /* Initialize Link Control Register */
1397         if (pcie_cap_has_lnkctl(dev))
1398                 pcie_capability_clear_and_set_word(dev, PCI_EXP_LNKCTL,
1399                         ~hpp->pci_exp_lnkctl_and, hpp->pci_exp_lnkctl_or);
1400
1401         /* Find Advanced Error Reporting Enhanced Capability */
1402         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);
1403         if (!pos)
1404                 return;
1405
1406         /* Initialize Uncorrectable Error Mask Register */
1407         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, &reg32);
1408         reg32 = (reg32 & hpp->unc_err_mask_and) | hpp->unc_err_mask_or;
1409         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, reg32);
1410
1411         /* Initialize Uncorrectable Error Severity Register */
1412         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, &reg32);
1413         reg32 = (reg32 & hpp->unc_err_sever_and) | hpp->unc_err_sever_or;
1414         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, reg32);
1415
1416         /* Initialize Correctable Error Mask Register */
1417         pci_read_config_dword(dev, pos + PCI_ERR_COR_MASK, &reg32);
1418         reg32 = (reg32 & hpp->cor_err_mask_and) | hpp->cor_err_mask_or;
1419         pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, reg32);
1420
1421         /* Initialize Advanced Error Capabilities and Control Register */
1422         pci_read_config_dword(dev, pos + PCI_ERR_CAP, &reg32);
1423         reg32 = (reg32 & hpp->adv_err_cap_and) | hpp->adv_err_cap_or;
1424         pci_write_config_dword(dev, pos + PCI_ERR_CAP, reg32);
1425
1426         /*
1427          * FIXME: The following two registers are not supported yet.
1428          *
1429          *   o Secondary Uncorrectable Error Severity Register
1430          *   o Secondary Uncorrectable Error Mask Register
1431          */
1432 }
1433
1434 static void pci_configure_device(struct pci_dev *dev)
1435 {
1436         struct hotplug_params hpp;
1437         int ret;
1438
1439         pci_configure_mps(dev);
1440
1441         memset(&hpp, 0, sizeof(hpp));
1442         ret = pci_get_hp_params(dev, &hpp);
1443         if (ret)
1444                 return;
1445
1446         program_hpp_type2(dev, hpp.t2);
1447         program_hpp_type1(dev, hpp.t1);
1448         program_hpp_type0(dev, hpp.t0);
1449 }
1450
1451 static void pci_release_capabilities(struct pci_dev *dev)
1452 {
1453         pci_vpd_release(dev);
1454         pci_iov_release(dev);
1455         pci_free_cap_save_buffers(dev);
1456 }
1457
1458 /**
1459  * pci_release_dev - free a pci device structure when all users of it are finished.
1460  * @dev: device that's been disconnected
1461  *
1462  * Will be called only by the device core when all users of this pci device are
1463  * done.
1464  */
1465 static void pci_release_dev(struct device *dev)
1466 {
1467         struct pci_dev *pci_dev;
1468
1469         pci_dev = to_pci_dev(dev);
1470         pci_release_capabilities(pci_dev);
1471         pci_release_of_node(pci_dev);
1472         pcibios_release_device(pci_dev);
1473         pci_bus_put(pci_dev->bus);
1474         kfree(pci_dev->driver_override);
1475         kfree(pci_dev);
1476 }
1477
1478 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
1479 {
1480         struct pci_dev *dev;
1481
1482         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
1483         if (!dev)
1484                 return NULL;
1485
1486         INIT_LIST_HEAD(&dev->bus_list);
1487         dev->dev.type = &pci_dev_type;
1488         dev->bus = pci_bus_get(bus);
1489
1490         return dev;
1491 }
1492 EXPORT_SYMBOL(pci_alloc_dev);
1493
1494 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
1495                                 int crs_timeout)
1496 {
1497         int delay = 1;
1498
1499         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
1500                 return false;
1501
1502         /* some broken boards return 0 or ~0 if a slot is empty: */
1503         if (*l == 0xffffffff || *l == 0x00000000 ||
1504             *l == 0x0000ffff || *l == 0xffff0000)
1505                 return false;
1506
1507         /*
1508          * Configuration Request Retry Status.  Some root ports return the
1509          * actual device ID instead of the synthetic ID (0xFFFF) required
1510          * by the PCIe spec.  Ignore the device ID and only check for
1511          * (vendor id == 1).
1512          */
1513         while ((*l & 0xffff) == 0x0001) {
1514                 if (!crs_timeout)
1515                         return false;
1516
1517                 msleep(delay);
1518                 delay *= 2;
1519                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
1520                         return false;
1521                 /* Card hasn't responded in 60 seconds?  Must be stuck. */
1522                 if (delay > crs_timeout) {
1523                         printk(KERN_WARNING "pci %04x:%02x:%02x.%d: not responding\n",
1524                                pci_domain_nr(bus), bus->number, PCI_SLOT(devfn),
1525                                PCI_FUNC(devfn));
1526                         return false;
1527                 }
1528         }
1529
1530         return true;
1531 }
1532 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
1533
1534 /*
1535  * Read the config data for a PCI device, sanity-check it
1536  * and fill in the dev structure...
1537  */
1538 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
1539 {
1540         struct pci_dev *dev;
1541         u32 l;
1542
1543         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
1544                 return NULL;
1545
1546         dev = pci_alloc_dev(bus);
1547         if (!dev)
1548                 return NULL;
1549
1550         dev->devfn = devfn;
1551         dev->vendor = l & 0xffff;
1552         dev->device = (l >> 16) & 0xffff;
1553
1554         pci_set_of_node(dev);
1555
1556         if (pci_setup_device(dev)) {
1557                 pci_bus_put(dev->bus);
1558                 kfree(dev);
1559                 return NULL;
1560         }
1561
1562         return dev;
1563 }
1564
1565 static void pci_init_capabilities(struct pci_dev *dev)
1566 {
1567         /* MSI/MSI-X list */
1568         pci_msi_init_pci_dev(dev);
1569
1570         /* Buffers for saving PCIe and PCI-X capabilities */
1571         pci_allocate_cap_save_buffers(dev);
1572
1573         /* Power Management */
1574         pci_pm_init(dev);
1575
1576         /* Vital Product Data */
1577         pci_vpd_pci22_init(dev);
1578
1579         /* Alternative Routing-ID Forwarding */
1580         pci_configure_ari(dev);
1581
1582         /* Single Root I/O Virtualization */
1583         pci_iov_init(dev);
1584
1585         /* Address Translation Services */
1586         pci_ats_init(dev);
1587
1588         /* Enable ACS P2P upstream forwarding */
1589         pci_enable_acs(dev);
1590 }
1591
1592 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
1593 {
1594         int ret;
1595
1596         pci_configure_device(dev);
1597
1598         device_initialize(&dev->dev);
1599         dev->dev.release = pci_release_dev;
1600
1601         set_dev_node(&dev->dev, pcibus_to_node(bus));
1602         dev->dev.dma_mask = &dev->dma_mask;
1603         dev->dev.dma_parms = &dev->dma_parms;
1604         dev->dev.coherent_dma_mask = 0xffffffffull;
1605         of_pci_dma_configure(dev);
1606
1607         pci_set_dma_max_seg_size(dev, 65536);
1608         pci_set_dma_seg_boundary(dev, 0xffffffff);
1609
1610         /* Fix up broken headers */
1611         pci_fixup_device(pci_fixup_header, dev);
1612
1613         /* moved out from quirk header fixup code */
1614         pci_reassigndev_resource_alignment(dev);
1615
1616         /* Clear the state_saved flag. */
1617         dev->state_saved = false;
1618
1619         /* Initialize various capabilities */
1620         pci_init_capabilities(dev);
1621
1622         /*
1623          * Add the device to our list of discovered devices
1624          * and the bus list for fixup functions, etc.
1625          */
1626         down_write(&pci_bus_sem);
1627         list_add_tail(&dev->bus_list, &bus->devices);
1628         up_write(&pci_bus_sem);
1629
1630         ret = pcibios_add_device(dev);
1631         WARN_ON(ret < 0);
1632
1633         /* Notifier could use PCI capabilities */
1634         dev->match_driver = false;
1635         ret = device_add(&dev->dev);
1636         WARN_ON(ret < 0);
1637 }
1638
1639 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
1640 {
1641         struct pci_dev *dev;
1642
1643         dev = pci_get_slot(bus, devfn);
1644         if (dev) {
1645                 pci_dev_put(dev);
1646                 return dev;
1647         }
1648
1649         dev = pci_scan_device(bus, devfn);
1650         if (!dev)
1651                 return NULL;
1652
1653         pci_device_add(dev, bus);
1654
1655         return dev;
1656 }
1657 EXPORT_SYMBOL(pci_scan_single_device);
1658
1659 static unsigned next_fn(struct pci_bus *bus, struct pci_dev *dev, unsigned fn)
1660 {
1661         int pos;
1662         u16 cap = 0;
1663         unsigned next_fn;
1664
1665         if (pci_ari_enabled(bus)) {
1666                 if (!dev)
1667                         return 0;
1668                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
1669                 if (!pos)
1670                         return 0;
1671
1672                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
1673                 next_fn = PCI_ARI_CAP_NFN(cap);
1674                 if (next_fn <= fn)
1675                         return 0;       /* protect against malformed list */
1676
1677                 return next_fn;
1678         }
1679
1680         /* dev may be NULL for non-contiguous multifunction devices */
1681         if (!dev || dev->multifunction)
1682                 return (fn + 1) % 8;
1683
1684         return 0;
1685 }
1686
1687 static int only_one_child(struct pci_bus *bus)
1688 {
1689         struct pci_dev *parent = bus->self;
1690
1691         if (!parent || !pci_is_pcie(parent))
1692                 return 0;
1693         if (pci_pcie_type(parent) == PCI_EXP_TYPE_ROOT_PORT)
1694                 return 1;
1695         if (parent->has_secondary_link &&
1696             !pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
1697                 return 1;
1698         return 0;
1699 }
1700
1701 /**
1702  * pci_scan_slot - scan a PCI slot on a bus for devices.
1703  * @bus: PCI bus to scan
1704  * @devfn: slot number to scan (must have zero function.)
1705  *
1706  * Scan a PCI slot on the specified PCI bus for devices, adding
1707  * discovered devices to the @bus->devices list.  New devices
1708  * will not have is_added set.
1709  *
1710  * Returns the number of new devices found.
1711  */
1712 int pci_scan_slot(struct pci_bus *bus, int devfn)
1713 {
1714         unsigned fn, nr = 0;
1715         struct pci_dev *dev;
1716
1717         if (only_one_child(bus) && (devfn > 0))
1718                 return 0; /* Already scanned the entire slot */
1719
1720         dev = pci_scan_single_device(bus, devfn);
1721         if (!dev)
1722                 return 0;
1723         if (!dev->is_added)
1724                 nr++;
1725
1726         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
1727                 dev = pci_scan_single_device(bus, devfn + fn);
1728                 if (dev) {
1729                         if (!dev->is_added)
1730                                 nr++;
1731                         dev->multifunction = 1;
1732                 }
1733         }
1734
1735         /* only one slot has pcie device */
1736         if (bus->self && nr)
1737                 pcie_aspm_init_link_state(bus->self);
1738
1739         return nr;
1740 }
1741 EXPORT_SYMBOL(pci_scan_slot);
1742
1743 static int pcie_find_smpss(struct pci_dev *dev, void *data)
1744 {
1745         u8 *smpss = data;
1746
1747         if (!pci_is_pcie(dev))
1748                 return 0;
1749
1750         /*
1751          * We don't have a way to change MPS settings on devices that have
1752          * drivers attached.  A hot-added device might support only the minimum
1753          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
1754          * where devices may be hot-added, we limit the fabric MPS to 128 so
1755          * hot-added devices will work correctly.
1756          *
1757          * However, if we hot-add a device to a slot directly below a Root
1758          * Port, it's impossible for there to be other existing devices below
1759          * the port.  We don't limit the MPS in this case because we can
1760          * reconfigure MPS on both the Root Port and the hot-added device,
1761          * and there are no other devices involved.
1762          *
1763          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
1764          */
1765         if (dev->is_hotplug_bridge &&
1766             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
1767                 *smpss = 0;
1768
1769         if (*smpss > dev->pcie_mpss)
1770                 *smpss = dev->pcie_mpss;
1771
1772         return 0;
1773 }
1774
1775 static void pcie_write_mps(struct pci_dev *dev, int mps)
1776 {
1777         int rc;
1778
1779         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
1780                 mps = 128 << dev->pcie_mpss;
1781
1782                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
1783                     dev->bus->self)
1784                         /* For "Performance", the assumption is made that
1785                          * downstream communication will never be larger than
1786                          * the MRRS.  So, the MPS only needs to be configured
1787                          * for the upstream communication.  This being the case,
1788                          * walk from the top down and set the MPS of the child
1789                          * to that of the parent bus.
1790                          *
1791                          * Configure the device MPS with the smaller of the
1792                          * device MPSS or the bridge MPS (which is assumed to be
1793                          * properly configured at this point to the largest
1794                          * allowable MPS based on its parent bus).
1795                          */
1796                         mps = min(mps, pcie_get_mps(dev->bus->self));
1797         }
1798
1799         rc = pcie_set_mps(dev, mps);
1800         if (rc)
1801                 dev_err(&dev->dev, "Failed attempting to set the MPS\n");
1802 }
1803
1804 static void pcie_write_mrrs(struct pci_dev *dev)
1805 {
1806         int rc, mrrs;
1807
1808         /* In the "safe" case, do not configure the MRRS.  There appear to be
1809          * issues with setting MRRS to 0 on a number of devices.
1810          */
1811         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
1812                 return;
1813
1814         /* For Max performance, the MRRS must be set to the largest supported
1815          * value.  However, it cannot be configured larger than the MPS the
1816          * device or the bus can support.  This should already be properly
1817          * configured by a prior call to pcie_write_mps.
1818          */
1819         mrrs = pcie_get_mps(dev);
1820
1821         /* MRRS is a R/W register.  Invalid values can be written, but a
1822          * subsequent read will verify if the value is acceptable or not.
1823          * If the MRRS value provided is not acceptable (e.g., too large),
1824          * shrink the value until it is acceptable to the HW.
1825          */
1826         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
1827                 rc = pcie_set_readrq(dev, mrrs);
1828                 if (!rc)
1829                         break;
1830
1831                 dev_warn(&dev->dev, "Failed attempting to set the MRRS\n");
1832                 mrrs /= 2;
1833         }
1834
1835         if (mrrs < 128)
1836                 dev_err(&dev->dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
1837 }
1838
1839 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
1840 {
1841         int mps, orig_mps;
1842
1843         if (!pci_is_pcie(dev))
1844                 return 0;
1845
1846         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
1847             pcie_bus_config == PCIE_BUS_DEFAULT)
1848                 return 0;
1849
1850         mps = 128 << *(u8 *)data;
1851         orig_mps = pcie_get_mps(dev);
1852
1853         pcie_write_mps(dev, mps);
1854         pcie_write_mrrs(dev);
1855
1856         dev_info(&dev->dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
1857                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
1858                  orig_mps, pcie_get_readrq(dev));
1859
1860         return 0;
1861 }
1862
1863 /* pcie_bus_configure_settings requires that pci_walk_bus work in a top-down,
1864  * parents then children fashion.  If this changes, then this code will not
1865  * work as designed.
1866  */
1867 void pcie_bus_configure_settings(struct pci_bus *bus)
1868 {
1869         u8 smpss = 0;
1870
1871         if (!bus->self)
1872                 return;
1873
1874         if (!pci_is_pcie(bus->self))
1875                 return;
1876
1877         /* FIXME - Peer to peer DMA is possible, though the endpoint would need
1878          * to be aware of the MPS of the destination.  To work around this,
1879          * simply force the MPS of the entire system to the smallest possible.
1880          */
1881         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
1882                 smpss = 0;
1883
1884         if (pcie_bus_config == PCIE_BUS_SAFE) {
1885                 smpss = bus->self->pcie_mpss;
1886
1887                 pcie_find_smpss(bus->self, &smpss);
1888                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
1889         }
1890
1891         pcie_bus_configure_set(bus->self, &smpss);
1892         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
1893 }
1894 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
1895
1896 unsigned int pci_scan_child_bus(struct pci_bus *bus)
1897 {
1898         unsigned int devfn, pass, max = bus->busn_res.start;
1899         struct pci_dev *dev;
1900
1901         dev_dbg(&bus->dev, "scanning bus\n");
1902
1903         /* Go find them, Rover! */
1904         for (devfn = 0; devfn < 0x100; devfn += 8)
1905                 pci_scan_slot(bus, devfn);
1906
1907         /* Reserve buses for SR-IOV capability. */
1908         max += pci_iov_bus_range(bus);
1909
1910         /*
1911          * After performing arch-dependent fixup of the bus, look behind
1912          * all PCI-to-PCI bridges on this bus.
1913          */
1914         if (!bus->is_added) {
1915                 dev_dbg(&bus->dev, "fixups for bus\n");
1916                 pcibios_fixup_bus(bus);
1917                 bus->is_added = 1;
1918         }
1919
1920         for (pass = 0; pass < 2; pass++)
1921                 list_for_each_entry(dev, &bus->devices, bus_list) {
1922                         if (pci_is_bridge(dev))
1923                                 max = pci_scan_bridge(bus, dev, max, pass);
1924                 }
1925
1926         /*
1927          * We've scanned the bus and so we know all about what's on
1928          * the other side of any bridges that may be on this bus plus
1929          * any devices.
1930          *
1931          * Return how far we've got finding sub-buses.
1932          */
1933         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
1934         return max;
1935 }
1936 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
1937
1938 /**
1939  * pcibios_root_bridge_prepare - Platform-specific host bridge setup.
1940  * @bridge: Host bridge to set up.
1941  *
1942  * Default empty implementation.  Replace with an architecture-specific setup
1943  * routine, if necessary.
1944  */
1945 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
1946 {
1947         return 0;
1948 }
1949
1950 void __weak pcibios_add_bus(struct pci_bus *bus)
1951 {
1952 }
1953
1954 void __weak pcibios_remove_bus(struct pci_bus *bus)
1955 {
1956 }
1957
1958 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
1959                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
1960 {
1961         int error;
1962         struct pci_host_bridge *bridge;
1963         struct pci_bus *b, *b2;
1964         struct resource_entry *window, *n;
1965         struct resource *res;
1966         resource_size_t offset;
1967         char bus_addr[64];
1968         char *fmt;
1969
1970         b = pci_alloc_bus(NULL);
1971         if (!b)
1972                 return NULL;
1973
1974         b->sysdata = sysdata;
1975         b->ops = ops;
1976         b->number = b->busn_res.start = bus;
1977         pci_bus_assign_domain_nr(b, parent);
1978         b2 = pci_find_bus(pci_domain_nr(b), bus);
1979         if (b2) {
1980                 /* If we already got to this bus through a different bridge, ignore it */
1981                 dev_dbg(&b2->dev, "bus already known\n");
1982                 goto err_out;
1983         }
1984
1985         bridge = pci_alloc_host_bridge(b);
1986         if (!bridge)
1987                 goto err_out;
1988
1989         bridge->dev.parent = parent;
1990         bridge->dev.release = pci_release_host_bridge_dev;
1991         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(b), bus);
1992         error = pcibios_root_bridge_prepare(bridge);
1993         if (error) {
1994                 kfree(bridge);
1995                 goto err_out;
1996         }
1997
1998         error = device_register(&bridge->dev);
1999         if (error) {
2000                 put_device(&bridge->dev);
2001                 goto err_out;
2002         }
2003         b->bridge = get_device(&bridge->dev);
2004         device_enable_async_suspend(b->bridge);
2005         pci_set_bus_of_node(b);
2006
2007         if (!parent)
2008                 set_dev_node(b->bridge, pcibus_to_node(b));
2009
2010         b->dev.class = &pcibus_class;
2011         b->dev.parent = b->bridge;
2012         dev_set_name(&b->dev, "%04x:%02x", pci_domain_nr(b), bus);
2013         error = device_register(&b->dev);
2014         if (error)
2015                 goto class_dev_reg_err;
2016
2017         pcibios_add_bus(b);
2018
2019         /* Create legacy_io and legacy_mem files for this bus */
2020         pci_create_legacy_files(b);
2021
2022         if (parent)
2023                 dev_info(parent, "PCI host bridge to bus %s\n", dev_name(&b->dev));
2024         else
2025                 printk(KERN_INFO "PCI host bridge to bus %s\n", dev_name(&b->dev));
2026
2027         /* Add initial resources to the bus */
2028         resource_list_for_each_entry_safe(window, n, resources) {
2029                 list_move_tail(&window->node, &bridge->windows);
2030                 res = window->res;
2031                 offset = window->offset;
2032                 if (res->flags & IORESOURCE_BUS)
2033                         pci_bus_insert_busn_res(b, bus, res->end);
2034                 else
2035                         pci_bus_add_resource(b, res, 0);
2036                 if (offset) {
2037                         if (resource_type(res) == IORESOURCE_IO)
2038                                 fmt = " (bus address [%#06llx-%#06llx])";
2039                         else
2040                                 fmt = " (bus address [%#010llx-%#010llx])";
2041                         snprintf(bus_addr, sizeof(bus_addr), fmt,
2042                                  (unsigned long long) (res->start - offset),
2043                                  (unsigned long long) (res->end - offset));
2044                 } else
2045                         bus_addr[0] = '\0';
2046                 dev_info(&b->dev, "root bus resource %pR%s\n", res, bus_addr);
2047         }
2048
2049         down_write(&pci_bus_sem);
2050         list_add_tail(&b->node, &pci_root_buses);
2051         up_write(&pci_bus_sem);
2052
2053         return b;
2054
2055 class_dev_reg_err:
2056         put_device(&bridge->dev);
2057         device_unregister(&bridge->dev);
2058 err_out:
2059         kfree(b);
2060         return NULL;
2061 }
2062 EXPORT_SYMBOL_GPL(pci_create_root_bus);
2063
2064 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
2065 {
2066         struct resource *res = &b->busn_res;
2067         struct resource *parent_res, *conflict;
2068
2069         res->start = bus;
2070         res->end = bus_max;
2071         res->flags = IORESOURCE_BUS;
2072
2073         if (!pci_is_root_bus(b))
2074                 parent_res = &b->parent->busn_res;
2075         else {
2076                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
2077                 res->flags |= IORESOURCE_PCI_FIXED;
2078         }
2079
2080         conflict = request_resource_conflict(parent_res, res);
2081
2082         if (conflict)
2083                 dev_printk(KERN_DEBUG, &b->dev,
2084                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
2085                             res, pci_is_root_bus(b) ? "domain " : "",
2086                             parent_res, conflict->name, conflict);
2087
2088         return conflict == NULL;
2089 }
2090
2091 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
2092 {
2093         struct resource *res = &b->busn_res;
2094         struct resource old_res = *res;
2095         resource_size_t size;
2096         int ret;
2097
2098         if (res->start > bus_max)
2099                 return -EINVAL;
2100
2101         size = bus_max - res->start + 1;
2102         ret = adjust_resource(res, res->start, size);
2103         dev_printk(KERN_DEBUG, &b->dev,
2104                         "busn_res: %pR end %s updated to %02x\n",
2105                         &old_res, ret ? "can not be" : "is", bus_max);
2106
2107         if (!ret && !res->parent)
2108                 pci_bus_insert_busn_res(b, res->start, res->end);
2109
2110         return ret;
2111 }
2112
2113 void pci_bus_release_busn_res(struct pci_bus *b)
2114 {
2115         struct resource *res = &b->busn_res;
2116         int ret;
2117
2118         if (!res->flags || !res->parent)
2119                 return;
2120
2121         ret = release_resource(res);
2122         dev_printk(KERN_DEBUG, &b->dev,
2123                         "busn_res: %pR %s released\n",
2124                         res, ret ? "can not be" : "is");
2125 }
2126
2127 struct pci_bus *pci_scan_root_bus_msi(struct device *parent, int bus,
2128                 struct pci_ops *ops, void *sysdata,
2129                 struct list_head *resources, struct msi_controller *msi)
2130 {
2131         struct resource_entry *window;
2132         bool found = false;
2133         struct pci_bus *b;
2134         int max;
2135
2136         resource_list_for_each_entry(window, resources)
2137                 if (window->res->flags & IORESOURCE_BUS) {
2138                         found = true;
2139                         break;
2140                 }
2141
2142         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
2143         if (!b)
2144                 return NULL;
2145
2146         b->msi = msi;
2147
2148         if (!found) {
2149                 dev_info(&b->dev,
2150                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
2151                         bus);
2152                 pci_bus_insert_busn_res(b, bus, 255);
2153         }
2154
2155         max = pci_scan_child_bus(b);
2156
2157         if (!found)
2158                 pci_bus_update_busn_res_end(b, max);
2159
2160         return b;
2161 }
2162
2163 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
2164                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
2165 {
2166         return pci_scan_root_bus_msi(parent, bus, ops, sysdata, resources,
2167                                      NULL);
2168 }
2169 EXPORT_SYMBOL(pci_scan_root_bus);
2170
2171 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
2172                                         void *sysdata)
2173 {
2174         LIST_HEAD(resources);
2175         struct pci_bus *b;
2176
2177         pci_add_resource(&resources, &ioport_resource);
2178         pci_add_resource(&resources, &iomem_resource);
2179         pci_add_resource(&resources, &busn_resource);
2180         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
2181         if (b) {
2182                 pci_scan_child_bus(b);
2183         } else {
2184                 pci_free_resource_list(&resources);
2185         }
2186         return b;
2187 }
2188 EXPORT_SYMBOL(pci_scan_bus);
2189
2190 /**
2191  * pci_rescan_bus_bridge_resize - scan a PCI bus for devices.
2192  * @bridge: PCI bridge for the bus to scan
2193  *
2194  * Scan a PCI bus and child buses for new devices, add them,
2195  * and enable them, resizing bridge mmio/io resource if necessary
2196  * and possible.  The caller must ensure the child devices are already
2197  * removed for resizing to occur.
2198  *
2199  * Returns the max number of subordinate bus discovered.
2200  */
2201 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
2202 {
2203         unsigned int max;
2204         struct pci_bus *bus = bridge->subordinate;
2205
2206         max = pci_scan_child_bus(bus);
2207
2208         pci_assign_unassigned_bridge_resources(bridge);
2209
2210         pci_bus_add_devices(bus);
2211
2212         return max;
2213 }
2214
2215 /**
2216  * pci_rescan_bus - scan a PCI bus for devices.
2217  * @bus: PCI bus to scan
2218  *
2219  * Scan a PCI bus and child buses for new devices, adds them,
2220  * and enables them.
2221  *
2222  * Returns the max number of subordinate bus discovered.
2223  */
2224 unsigned int pci_rescan_bus(struct pci_bus *bus)
2225 {
2226         unsigned int max;
2227
2228         max = pci_scan_child_bus(bus);
2229         pci_assign_unassigned_bus_resources(bus);
2230         pci_bus_add_devices(bus);
2231
2232         return max;
2233 }
2234 EXPORT_SYMBOL_GPL(pci_rescan_bus);
2235
2236 /*
2237  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
2238  * routines should always be executed under this mutex.
2239  */
2240 static DEFINE_MUTEX(pci_rescan_remove_lock);
2241
2242 void pci_lock_rescan_remove(void)
2243 {
2244         mutex_lock(&pci_rescan_remove_lock);
2245 }
2246 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
2247
2248 void pci_unlock_rescan_remove(void)
2249 {
2250         mutex_unlock(&pci_rescan_remove_lock);
2251 }
2252 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
2253
2254 static int __init pci_sort_bf_cmp(const struct device *d_a,
2255                                   const struct device *d_b)
2256 {
2257         const struct pci_dev *a = to_pci_dev(d_a);
2258         const struct pci_dev *b = to_pci_dev(d_b);
2259
2260         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
2261         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
2262
2263         if      (a->bus->number < b->bus->number) return -1;
2264         else if (a->bus->number > b->bus->number) return  1;
2265
2266         if      (a->devfn < b->devfn) return -1;
2267         else if (a->devfn > b->devfn) return  1;
2268
2269         return 0;
2270 }
2271
2272 void __init pci_sort_breadthfirst(void)
2273 {
2274         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
2275 }