drivers/gpu/drm/amd/amdgpu/amdgpu_umc.h

   1 /*
   2  * Copyright (C) 2019  Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included
  12  * in all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  15  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN
  18  * AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  19  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  20  */
  21 #ifndef __AMDGPU_UMC_H__
  22 #define __AMDGPU_UMC_H__
  23 #include "amdgpu_ras.h"
  24
  25 #define UMC_INVALID_ADDR 0x1ULL
  26
  27 /*
  28  * (addr / 256) * 4096, the higher 26 bits in ErrorAddr
  29  * is the index of 4KB block
  30  */
  31 #define ADDR_OF_4KB_BLOCK(addr)                 (((addr) & ~0xffULL) << 4)
  32 /*
  33  * (addr / 256) * 8192, the higher 26 bits in ErrorAddr
  34  * is the index of 8KB block
  35  */
  36 #define ADDR_OF_8KB_BLOCK(addr)                 (((addr) & ~0xffULL) << 5)
  37 /* channel index is the index of 256B block */
  38 #define ADDR_OF_256B_BLOCK(channel_index)       ((channel_index) << 8)
  39 /* offset in 256B block */
  40 #define OFFSET_IN_256B_BLOCK(addr)              ((addr) & 0xffULL)
  41
  42 #define LOOP_UMC_INST(umc_inst) for ((umc_inst) = 0; (umc_inst) < adev->umc.umc_inst_num; (umc_inst)++)
  43 #define LOOP_UMC_CH_INST(ch_inst) for ((ch_inst) = 0; (ch_inst) < adev->umc.channel_inst_num; (ch_inst)++)
  44 #define LOOP_UMC_INST_AND_CH(umc_inst, ch_inst) LOOP_UMC_INST((umc_inst)) LOOP_UMC_CH_INST((ch_inst))
  45
  46 #define LOOP_UMC_NODE_INST(node_inst) \
  47                 for ((node_inst) = 0; (node_inst) < adev->umc.node_inst_num; (node_inst)++)
  48
  49 #define LOOP_UMC_EACH_NODE_INST_AND_CH(node_inst, umc_inst, ch_inst) \
  50                 LOOP_UMC_NODE_INST((node_inst)) LOOP_UMC_INST_AND_CH((umc_inst), (ch_inst))
  51
  52 struct amdgpu_umc_ras {
  53         struct amdgpu_ras_block_object ras_block;
  54         void (*err_cnt_init)(struct amdgpu_device *adev);
  55         bool (*query_ras_poison_mode)(struct amdgpu_device *adev);
  56         void (*convert_ras_error_address)(struct amdgpu_device *adev,
  57                                                  struct ras_err_data *err_data,
  58                                                  uint32_t umc_reg_offset, uint32_t ch_inst,
  59                                                  uint32_t umc_inst, uint64_t mca_addr);
  60         void (*ecc_info_query_ras_error_count)(struct amdgpu_device *adev,
  61                                       void *ras_error_status);
  62         void (*ecc_info_query_ras_error_address)(struct amdgpu_device *adev,
  63                                         void *ras_error_status);
  64 };
  65
  66 struct amdgpu_umc_funcs {
  67         void (*init_registers)(struct amdgpu_device *adev);
  68 };
  69
  70 struct amdgpu_umc {
  71         /* max error count in one ras query call */
  72         uint32_t max_ras_err_cnt_per_query;
  73         /* number of umc channel instance with memory map register access */
  74         uint32_t channel_inst_num;
  75         /* number of umc instance with memory map register access */
  76         uint32_t umc_inst_num;
  77
  78         /*number of umc node instance with memory map register access*/
  79         uint32_t node_inst_num;
  80
  81         /* UMC regiser per channel offset */
  82         uint32_t channel_offs;
  83         /* channel index table of interleaved memory */
  84         const uint32_t *channel_idx_tbl;
  85         struct ras_common_if *ras_if;
  86
  87         const struct amdgpu_umc_funcs *funcs;
  88         struct amdgpu_umc_ras *ras;
  89 };
  90
  91 int amdgpu_umc_ras_late_init(struct amdgpu_device *adev, struct ras_common_if *ras_block);
  92 int amdgpu_umc_poison_handler(struct amdgpu_device *adev,
  93                 void *ras_error_status,
  94                 bool reset);
  95 int amdgpu_umc_process_ecc_irq(struct amdgpu_device *adev,
  96                 struct amdgpu_irq_src *source,
  97                 struct amdgpu_iv_entry *entry);
  98 void amdgpu_umc_fill_error_record(struct ras_err_data *err_data,
  99                 uint64_t err_addr,
 100                 uint64_t retired_page,
 101                 uint32_t channel_index,
 102                 uint32_t umc_inst);
 103
 104 int amdgpu_umc_process_ras_data_cb(struct amdgpu_device *adev,
 105                 void *ras_error_status,
 106                 struct amdgpu_iv_entry *entry);
 107 #endif