drivers/gpu/drm/amd/amdgpu/amdgpu_vm.h

   1 /*
   2  * Copyright 2016 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: Christian König
  23  */
  24 #ifndef __AMDGPU_VM_H__
  25 #define __AMDGPU_VM_H__
  26
  27 #include <linux/rbtree.h>
  28
  29 #include "gpu_scheduler.h"
  30 #include "amdgpu_sync.h"
  31 #include "amdgpu_ring.h"
  32
  33 struct amdgpu_bo_va;
  34 struct amdgpu_job;
  35 struct amdgpu_bo_list_entry;
  36
  37 /*
  38  * GPUVM handling
  39  */
  40
  41 /* maximum number of VMIDs */
  42 #define AMDGPU_NUM_VM   16
  43
  44 /* Maximum number of PTEs the hardware can write with one command */
  45 #define AMDGPU_VM_MAX_UPDATE_SIZE       0x3FFFF
  46
  47 /* number of entries in page table */
  48 #define AMDGPU_VM_PTE_COUNT(adev) (1 << (adev)->vm_manager.block_size)
  49
  50 /* PTBs (Page Table Blocks) need to be aligned to 32K */
  51 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
  52
  53 /* LOG2 number of continuous pages for the fragment field */
  54 #define AMDGPU_LOG2_PAGES_PER_FRAG(adev) \
  55         ((adev)->asic_type < CHIP_VEGA10 ? 4 : \
  56          (adev)->vm_manager.block_size)
  57
  58 #define AMDGPU_PTE_VALID        (1ULL << 0)
  59 #define AMDGPU_PTE_SYSTEM       (1ULL << 1)
  60 #define AMDGPU_PTE_SNOOPED      (1ULL << 2)
  61
  62 /* VI only */
  63 #define AMDGPU_PTE_EXECUTABLE   (1ULL << 4)
  64
  65 #define AMDGPU_PTE_READABLE     (1ULL << 5)
  66 #define AMDGPU_PTE_WRITEABLE    (1ULL << 6)
  67
  68 #define AMDGPU_PTE_FRAG(x)      ((x & 0x1fULL) << 7)
  69
  70 /* TILED for VEGA10, reserved for older ASICs  */
  71 #define AMDGPU_PTE_PRT          (1ULL << 51)
  72
  73 /* PDE is handled as PTE for VEGA10 */
  74 #define AMDGPU_PDE_PTE          (1ULL << 54)
  75
  76 /* VEGA10 only */
  77 #define AMDGPU_PTE_MTYPE(a)    ((uint64_t)a << 57)
  78 #define AMDGPU_PTE_MTYPE_MASK   AMDGPU_PTE_MTYPE(3ULL)
  79
  80 /* How to programm VM fault handling */
  81 #define AMDGPU_VM_FAULT_STOP_NEVER      0
  82 #define AMDGPU_VM_FAULT_STOP_FIRST      1
  83 #define AMDGPU_VM_FAULT_STOP_ALWAYS     2
  84
  85 /* max number of VMHUB */
  86 #define AMDGPU_MAX_VMHUBS                       2
  87 #define AMDGPU_GFXHUB                           0
  88 #define AMDGPU_MMHUB                            1
  89
  90 /* hardcode that limit for now */
  91 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
  92 /* max vmids dedicated for process */
  93 #define AMDGPU_VM_MAX_RESERVED_VMID     1
  94
  95 #define AMDGPU_VM_CONTEXT_GFX 0
  96 #define AMDGPU_VM_CONTEXT_COMPUTE 1
  97
  98 /* See vm_update_mode */
  99 #define AMDGPU_VM_USE_CPU_FOR_GFX (1 << 0)
 100 #define AMDGPU_VM_USE_CPU_FOR_COMPUTE (1 << 1)
 101
 102
 103 struct amdgpu_vm_pt {
 104         struct amdgpu_bo        *bo;
 105         uint64_t                addr;
 106         bool                    huge_page;
 107
 108         /* array of page tables, one for each directory entry */
 109         struct amdgpu_vm_pt     *entries;
 110         unsigned                last_entry_used;
 111 };
 112
 113 struct amdgpu_vm {
 114         /* tree of virtual addresses mapped */
 115         struct rb_root          va;
 116
 117         /* protecting invalidated */
 118         spinlock_t              status_lock;
 119
 120         /* BOs moved, but not yet updated in the PT */
 121         struct list_head        invalidated;
 122
 123         /* BOs cleared in the PT because of a move */
 124         struct list_head        cleared;
 125
 126         /* BO mappings freed, but not yet updated in the PT */
 127         struct list_head        freed;
 128
 129         /* contains the page directory */
 130         struct amdgpu_vm_pt     root;
 131         struct dma_fence        *last_dir_update;
 132         uint64_t                last_eviction_counter;
 133
 134         /* protecting freed */
 135         spinlock_t              freed_lock;
 136
 137         /* Scheduler entity for page table updates */
 138         struct amd_sched_entity entity;
 139
 140         /* client id */
 141         u64                     client_id;
 142         /* dedicated to vm */
 143         struct amdgpu_vm_id     *reserved_vmid[AMDGPU_MAX_VMHUBS];
 144         /* each VM will map on CSA */
 145         struct amdgpu_bo_va *csa_bo_va;
 146
 147         /* Flag to indicate if VM tables are updated by CPU or GPU (SDMA) */
 148         bool                    use_cpu_for_update;
 149
 150         /* Flag to indicate ATS support from PTE for GFX9 */
 151         bool                    pte_support_ats;
 152 };
 153
 154 struct amdgpu_vm_id {
 155         struct list_head        list;
 156         struct amdgpu_sync      active;
 157         struct dma_fence                *last_flush;
 158         atomic64_t              owner;
 159
 160         uint64_t                pd_gpu_addr;
 161         /* last flushed PD/PT update */
 162         struct dma_fence                *flushed_updates;
 163
 164         uint32_t                current_gpu_reset_count;
 165
 166         uint32_t                gds_base;
 167         uint32_t                gds_size;
 168         uint32_t                gws_base;
 169         uint32_t                gws_size;
 170         uint32_t                oa_base;
 171         uint32_t                oa_size;
 172 };
 173
 174 struct amdgpu_vm_id_manager {
 175         struct mutex            lock;
 176         unsigned                num_ids;
 177         struct list_head        ids_lru;
 178         struct amdgpu_vm_id     ids[AMDGPU_NUM_VM];
 179         atomic_t                reserved_vmid_num;
 180 };
 181
 182 struct amdgpu_vm_manager {
 183         /* Handling of VMIDs */
 184         struct amdgpu_vm_id_manager             id_mgr[AMDGPU_MAX_VMHUBS];
 185
 186         /* Handling of VM fences */
 187         u64                                     fence_context;
 188         unsigned                                seqno[AMDGPU_MAX_RINGS];
 189
 190         uint64_t                                max_pfn;
 191         uint32_t                                num_level;
 192         uint64_t                                vm_size;
 193         uint32_t                                block_size;
 194         /* vram base address for page table entry  */
 195         u64                                     vram_base_offset;
 196         /* vm pte handling */
 197         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 198         struct amdgpu_ring                      *vm_pte_rings[AMDGPU_MAX_RINGS];
 199         unsigned                                vm_pte_num_rings;
 200         atomic_t                                vm_pte_next_ring;
 201         /* client id counter */
 202         atomic64_t                              client_counter;
 203
 204         /* partial resident texture handling */
 205         spinlock_t                              prt_lock;
 206         atomic_t                                num_prt_users;
 207
 208         /* controls how VM page tables are updated for Graphics and Compute.
 209          * BIT0[= 0] Graphics updated by SDMA [= 1] by CPU
 210          * BIT1[= 0] Compute updated by SDMA [= 1] by CPU
 211          */
 212         int                                     vm_update_mode;
 213 };
 214
 215 void amdgpu_vm_manager_init(struct amdgpu_device *adev);
 216 void amdgpu_vm_manager_fini(struct amdgpu_device *adev);
 217 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 218                    int vm_context);
 219 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 220 void amdgpu_vm_get_pd_bo(struct amdgpu_vm *vm,
 221                          struct list_head *validated,
 222                          struct amdgpu_bo_list_entry *entry);
 223 int amdgpu_vm_validate_pt_bos(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 224                               int (*callback)(void *p, struct amdgpu_bo *bo),
 225                               void *param);
 226 void amdgpu_vm_move_pt_bos_in_lru(struct amdgpu_device *adev,
 227                                   struct amdgpu_vm *vm);
 228 int amdgpu_vm_alloc_pts(struct amdgpu_device *adev,
 229                         struct amdgpu_vm *vm,
 230                         uint64_t saddr, uint64_t size);
 231 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
 232                       struct amdgpu_sync *sync, struct dma_fence *fence,
 233                       struct amdgpu_job *job);
 234 int amdgpu_vm_flush(struct amdgpu_ring *ring, struct amdgpu_job *job, bool need_pipe_sync);
 235 void amdgpu_vm_reset_id(struct amdgpu_device *adev, unsigned vmhub,
 236                         unsigned vmid);
 237 void amdgpu_vm_reset_all_ids(struct amdgpu_device *adev);
 238 int amdgpu_vm_update_directories(struct amdgpu_device *adev,
 239                                  struct amdgpu_vm *vm);
 240 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
 241                           struct amdgpu_vm *vm,
 242                           struct dma_fence **fence);
 243 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 244                              struct amdgpu_sync *sync);
 245 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
 246                         struct amdgpu_bo_va *bo_va,
 247                         bool clear);
 248 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
 249                              struct amdgpu_bo *bo);
 250 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
 251                                        struct amdgpu_bo *bo);
 252 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
 253                                       struct amdgpu_vm *vm,
 254                                       struct amdgpu_bo *bo);
 255 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
 256                      struct amdgpu_bo_va *bo_va,
 257                      uint64_t addr, uint64_t offset,
 258                      uint64_t size, uint64_t flags);
 259 int amdgpu_vm_bo_replace_map(struct amdgpu_device *adev,
 260                              struct amdgpu_bo_va *bo_va,
 261                              uint64_t addr, uint64_t offset,
 262                              uint64_t size, uint64_t flags);
 263 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
 264                        struct amdgpu_bo_va *bo_va,
 265                        uint64_t addr);
 266 int amdgpu_vm_bo_clear_mappings(struct amdgpu_device *adev,
 267                                 struct amdgpu_vm *vm,
 268                                 uint64_t saddr, uint64_t size);
 269 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
 270                       struct amdgpu_bo_va *bo_va);
 271 void amdgpu_vm_adjust_size(struct amdgpu_device *adev, uint64_t vm_size);
 272 int amdgpu_vm_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 273 bool amdgpu_vm_need_pipeline_sync(struct amdgpu_ring *ring,
 274                                   struct amdgpu_job *job);
 275 void amdgpu_vm_check_compute_bug(struct amdgpu_device *adev);
 276
 277 #endif