drivers/gpu/drm/amd/pm/inc/amdgpu_smu.h

   1 /*
   2  * Copyright 2019 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  */
  22 #ifndef __AMDGPU_SMU_H__
  23 #define __AMDGPU_SMU_H__
  24
  25 #include "amdgpu.h"
  26 #include "kgd_pp_interface.h"
  27 #include "dm_pp_interface.h"
  28 #include "dm_pp_smu.h"
  29 #include "smu_types.h"
  30
  31 #define SMU_THERMAL_MINIMUM_ALERT_TEMP          0
  32 #define SMU_THERMAL_MAXIMUM_ALERT_TEMP          255
  33 #define SMU_TEMPERATURE_UNITS_PER_CENTIGRADES   1000
  34 #define SMU_FW_NAME_LEN                 0x24
  35
  36 #define SMU_DPM_USER_PROFILE_RESTORE (1 << 0)
  37
  38 struct smu_hw_power_state {
  39         unsigned int magic;
  40 };
  41
  42 struct smu_power_state;
  43
  44 enum smu_state_ui_label {
  45         SMU_STATE_UI_LABEL_NONE,
  46         SMU_STATE_UI_LABEL_BATTERY,
  47         SMU_STATE_UI_TABEL_MIDDLE_LOW,
  48         SMU_STATE_UI_LABEL_BALLANCED,
  49         SMU_STATE_UI_LABEL_MIDDLE_HIGHT,
  50         SMU_STATE_UI_LABEL_PERFORMANCE,
  51         SMU_STATE_UI_LABEL_BACO,
  52 };
  53
  54 enum smu_state_classification_flag {
  55         SMU_STATE_CLASSIFICATION_FLAG_BOOT                     = 0x0001,
  56         SMU_STATE_CLASSIFICATION_FLAG_THERMAL                  = 0x0002,
  57         SMU_STATE_CLASSIFICATIN_FLAG_LIMITED_POWER_SOURCE      = 0x0004,
  58         SMU_STATE_CLASSIFICATION_FLAG_RESET                    = 0x0008,
  59         SMU_STATE_CLASSIFICATION_FLAG_FORCED                   = 0x0010,
  60         SMU_STATE_CLASSIFICATION_FLAG_USER_3D_PERFORMANCE      = 0x0020,
  61         SMU_STATE_CLASSIFICATION_FLAG_USER_2D_PERFORMANCE      = 0x0040,
  62         SMU_STATE_CLASSIFICATION_FLAG_3D_PERFORMANCE           = 0x0080,
  63         SMU_STATE_CLASSIFICATION_FLAG_AC_OVERDIRVER_TEMPLATE   = 0x0100,
  64         SMU_STATE_CLASSIFICATION_FLAG_UVD                      = 0x0200,
  65         SMU_STATE_CLASSIFICATION_FLAG_3D_PERFORMANCE_LOW       = 0x0400,
  66         SMU_STATE_CLASSIFICATION_FLAG_ACPI                     = 0x0800,
  67         SMU_STATE_CLASSIFICATION_FLAG_HD2                      = 0x1000,
  68         SMU_STATE_CLASSIFICATION_FLAG_UVD_HD                   = 0x2000,
  69         SMU_STATE_CLASSIFICATION_FLAG_UVD_SD                   = 0x4000,
  70         SMU_STATE_CLASSIFICATION_FLAG_USER_DC_PERFORMANCE      = 0x8000,
  71         SMU_STATE_CLASSIFICATION_FLAG_DC_OVERDIRVER_TEMPLATE   = 0x10000,
  72         SMU_STATE_CLASSIFICATION_FLAG_BACO                     = 0x20000,
  73         SMU_STATE_CLASSIFICATIN_FLAG_LIMITED_POWER_SOURCE2      = 0x40000,
  74         SMU_STATE_CLASSIFICATION_FLAG_ULV                      = 0x80000,
  75         SMU_STATE_CLASSIFICATION_FLAG_UVD_MVC                  = 0x100000,
  76 };
  77
  78 struct smu_state_classification_block {
  79         enum smu_state_ui_label         ui_label;
  80         enum smu_state_classification_flag  flags;
  81         int                          bios_index;
  82         bool                      temporary_state;
  83         bool                      to_be_deleted;
  84 };
  85
  86 struct smu_state_pcie_block {
  87         unsigned int lanes;
  88 };
  89
  90 enum smu_refreshrate_source {
  91         SMU_REFRESHRATE_SOURCE_EDID,
  92         SMU_REFRESHRATE_SOURCE_EXPLICIT
  93 };
  94
  95 struct smu_state_display_block {
  96         bool              disable_frame_modulation;
  97         bool              limit_refreshrate;
  98         enum smu_refreshrate_source refreshrate_source;
  99         int                  explicit_refreshrate;
 100         int                  edid_refreshrate_index;
 101         bool              enable_vari_bright;
 102 };
 103
 104 struct smu_state_memory_block {
 105         bool              dll_off;
 106         uint8_t                 m3arb;
 107         uint8_t                 unused[3];
 108 };
 109
 110 struct smu_state_software_algorithm_block {
 111         bool disable_load_balancing;
 112         bool enable_sleep_for_timestamps;
 113 };
 114
 115 struct smu_temperature_range {
 116         int min;
 117         int max;
 118         int edge_emergency_max;
 119         int hotspot_min;
 120         int hotspot_crit_max;
 121         int hotspot_emergency_max;
 122         int mem_min;
 123         int mem_crit_max;
 124         int mem_emergency_max;
 125         int software_shutdown_temp;
 126 };
 127
 128 struct smu_state_validation_block {
 129         bool single_display_only;
 130         bool disallow_on_dc;
 131         uint8_t supported_power_levels;
 132 };
 133
 134 struct smu_uvd_clocks {
 135         uint32_t vclk;
 136         uint32_t dclk;
 137 };
 138
 139 /**
 140 * Structure to hold a SMU Power State.
 141 */
 142 struct smu_power_state {
 143         uint32_t                                      id;
 144         struct list_head                              ordered_list;
 145         struct list_head                              all_states_list;
 146
 147         struct smu_state_classification_block         classification;
 148         struct smu_state_validation_block             validation;
 149         struct smu_state_pcie_block                   pcie;
 150         struct smu_state_display_block                display;
 151         struct smu_state_memory_block                 memory;
 152         struct smu_state_software_algorithm_block     software;
 153         struct smu_uvd_clocks                         uvd_clocks;
 154         struct smu_hw_power_state                     hardware;
 155 };
 156
 157 enum smu_power_src_type
 158 {
 159         SMU_POWER_SOURCE_AC,
 160         SMU_POWER_SOURCE_DC,
 161         SMU_POWER_SOURCE_COUNT,
 162 };
 163
 164 enum smu_ppt_limit_type
 165 {
 166         SMU_DEFAULT_PPT_LIMIT = 0,
 167         SMU_FAST_PPT_LIMIT,
 168 };
 169
 170 enum smu_ppt_limit_level
 171 {
 172         SMU_PPT_LIMIT_MIN = -1,
 173         SMU_PPT_LIMIT_CURRENT,
 174         SMU_PPT_LIMIT_MAX,
 175 };
 176
 177 enum smu_memory_pool_size
 178 {
 179     SMU_MEMORY_POOL_SIZE_ZERO   = 0,
 180     SMU_MEMORY_POOL_SIZE_256_MB = 0x10000000,
 181     SMU_MEMORY_POOL_SIZE_512_MB = 0x20000000,
 182     SMU_MEMORY_POOL_SIZE_1_GB   = 0x40000000,
 183     SMU_MEMORY_POOL_SIZE_2_GB   = 0x80000000,
 184 };
 185
 186 struct smu_user_dpm_profile {
 187         uint32_t fan_mode;
 188         uint32_t power_limit;
 189         uint32_t fan_speed_percent;
 190         uint32_t flags;
 191
 192         /* user clock state information */
 193         uint32_t clk_mask[SMU_CLK_COUNT];
 194         uint32_t clk_dependency;
 195 };
 196
 197 #define SMU_TABLE_INIT(tables, table_id, s, a, d)       \
 198         do {                                            \
 199                 tables[table_id].size = s;              \
 200                 tables[table_id].align = a;             \
 201                 tables[table_id].domain = d;            \
 202         } while (0)
 203
 204 struct smu_table {
 205         uint64_t size;
 206         uint32_t align;
 207         uint8_t domain;
 208         uint64_t mc_address;
 209         void *cpu_addr;
 210         struct amdgpu_bo *bo;
 211 };
 212
 213 enum smu_perf_level_designation {
 214         PERF_LEVEL_ACTIVITY,
 215         PERF_LEVEL_POWER_CONTAINMENT,
 216 };
 217
 218 struct smu_performance_level {
 219         uint32_t core_clock;
 220         uint32_t memory_clock;
 221         uint32_t vddc;
 222         uint32_t vddci;
 223         uint32_t non_local_mem_freq;
 224         uint32_t non_local_mem_width;
 225 };
 226
 227 struct smu_clock_info {
 228         uint32_t min_mem_clk;
 229         uint32_t max_mem_clk;
 230         uint32_t min_eng_clk;
 231         uint32_t max_eng_clk;
 232         uint32_t min_bus_bandwidth;
 233         uint32_t max_bus_bandwidth;
 234 };
 235
 236 struct smu_bios_boot_up_values
 237 {
 238         uint32_t                        revision;
 239         uint32_t                        gfxclk;
 240         uint32_t                        uclk;
 241         uint32_t                        socclk;
 242         uint32_t                        dcefclk;
 243         uint32_t                        eclk;
 244         uint32_t                        vclk;
 245         uint32_t                        dclk;
 246         uint16_t                        vddc;
 247         uint16_t                        vddci;
 248         uint16_t                        mvddc;
 249         uint16_t                        vdd_gfx;
 250         uint8_t                         cooling_id;
 251         uint32_t                        pp_table_id;
 252         uint32_t                        format_revision;
 253         uint32_t                        content_revision;
 254         uint32_t                        fclk;
 255         uint32_t                        lclk;
 256         uint32_t                        firmware_caps;
 257 };
 258
 259 enum smu_table_id
 260 {
 261         SMU_TABLE_PPTABLE = 0,
 262         SMU_TABLE_WATERMARKS,
 263         SMU_TABLE_CUSTOM_DPM,
 264         SMU_TABLE_DPMCLOCKS,
 265         SMU_TABLE_AVFS,
 266         SMU_TABLE_AVFS_PSM_DEBUG,
 267         SMU_TABLE_AVFS_FUSE_OVERRIDE,
 268         SMU_TABLE_PMSTATUSLOG,
 269         SMU_TABLE_SMU_METRICS,
 270         SMU_TABLE_DRIVER_SMU_CONFIG,
 271         SMU_TABLE_ACTIVITY_MONITOR_COEFF,
 272         SMU_TABLE_OVERDRIVE,
 273         SMU_TABLE_I2C_COMMANDS,
 274         SMU_TABLE_PACE,
 275         SMU_TABLE_COUNT,
 276 };
 277
 278 struct smu_table_context
 279 {
 280         void                            *power_play_table;
 281         uint32_t                        power_play_table_size;
 282         void                            *hardcode_pptable;
 283         unsigned long                   metrics_time;
 284         void                            *metrics_table;
 285         void                            *clocks_table;
 286         void                            *watermarks_table;
 287
 288         void                            *max_sustainable_clocks;
 289         struct smu_bios_boot_up_values  boot_values;
 290         void                            *driver_pptable;
 291         struct smu_table                tables[SMU_TABLE_COUNT];
 292         /*
 293          * The driver table is just a staging buffer for
 294          * uploading/downloading content from the SMU.
 295          *
 296          * And the table_id for SMU_MSG_TransferTableSmu2Dram/
 297          * SMU_MSG_TransferTableDram2Smu instructs SMU
 298          * which content driver is interested.
 299          */
 300         struct smu_table                driver_table;
 301         struct smu_table                memory_pool;
 302         struct smu_table                dummy_read_1_table;
 303         uint8_t                         thermal_controller_type;
 304
 305         void                            *overdrive_table;
 306         void                            *boot_overdrive_table;
 307
 308         uint32_t                        gpu_metrics_table_size;
 309         void                            *gpu_metrics_table;
 310 };
 311
 312 struct smu_dpm_context {
 313         uint32_t dpm_context_size;
 314         void *dpm_context;
 315         void *golden_dpm_context;
 316         bool enable_umd_pstate;
 317         enum amd_dpm_forced_level dpm_level;
 318         enum amd_dpm_forced_level saved_dpm_level;
 319         enum amd_dpm_forced_level requested_dpm_level;
 320         struct smu_power_state *dpm_request_power_state;
 321         struct smu_power_state *dpm_current_power_state;
 322         struct mclock_latency_table *mclk_latency_table;
 323 };
 324
 325 struct smu_power_gate {
 326         bool uvd_gated;
 327         bool vce_gated;
 328         atomic_t vcn_gated;
 329         atomic_t jpeg_gated;
 330         struct mutex vcn_gate_lock;
 331         struct mutex jpeg_gate_lock;
 332 };
 333
 334 struct smu_power_context {
 335         void *power_context;
 336         uint32_t power_context_size;
 337         struct smu_power_gate power_gate;
 338 };
 339
 340
 341 #define SMU_FEATURE_MAX (64)
 342 struct smu_feature
 343 {
 344         uint32_t feature_num;
 345         DECLARE_BITMAP(supported, SMU_FEATURE_MAX);
 346         DECLARE_BITMAP(allowed, SMU_FEATURE_MAX);
 347         DECLARE_BITMAP(enabled, SMU_FEATURE_MAX);
 348         struct mutex mutex;
 349 };
 350
 351 struct smu_clocks {
 352         uint32_t engine_clock;
 353         uint32_t memory_clock;
 354         uint32_t bus_bandwidth;
 355         uint32_t engine_clock_in_sr;
 356         uint32_t dcef_clock;
 357         uint32_t dcef_clock_in_sr;
 358 };
 359
 360 #define MAX_REGULAR_DPM_NUM 16
 361 struct mclk_latency_entries {
 362         uint32_t  frequency;
 363         uint32_t  latency;
 364 };
 365 struct mclock_latency_table {
 366         uint32_t  count;
 367         struct mclk_latency_entries  entries[MAX_REGULAR_DPM_NUM];
 368 };
 369
 370 enum smu_reset_mode
 371 {
 372     SMU_RESET_MODE_0,
 373     SMU_RESET_MODE_1,
 374     SMU_RESET_MODE_2,
 375 };
 376
 377 enum smu_baco_state
 378 {
 379         SMU_BACO_STATE_ENTER = 0,
 380         SMU_BACO_STATE_EXIT,
 381 };
 382
 383 struct smu_baco_context
 384 {
 385         struct mutex mutex;
 386         uint32_t state;
 387         bool platform_support;
 388 };
 389
 390 struct pstates_clk_freq {
 391         uint32_t                        min;
 392         uint32_t                        standard;
 393         uint32_t                        peak;
 394 };
 395
 396 struct smu_umd_pstate_table {
 397         struct pstates_clk_freq         gfxclk_pstate;
 398         struct pstates_clk_freq         socclk_pstate;
 399         struct pstates_clk_freq         uclk_pstate;
 400         struct pstates_clk_freq         vclk_pstate;
 401         struct pstates_clk_freq         dclk_pstate;
 402 };
 403
 404 struct cmn2asic_msg_mapping {
 405         int     valid_mapping;
 406         int     map_to;
 407         int     valid_in_vf;
 408 };
 409
 410 struct cmn2asic_mapping {
 411         int     valid_mapping;
 412         int     map_to;
 413 };
 414
 415 #define WORKLOAD_POLICY_MAX 7
 416 struct smu_context
 417 {
 418         struct amdgpu_device            *adev;
 419         struct amdgpu_irq_src           irq_source;
 420
 421         const struct pptable_funcs      *ppt_funcs;
 422         const struct cmn2asic_msg_mapping       *message_map;
 423         const struct cmn2asic_mapping   *clock_map;
 424         const struct cmn2asic_mapping   *feature_map;
 425         const struct cmn2asic_mapping   *table_map;
 426         const struct cmn2asic_mapping   *pwr_src_map;
 427         const struct cmn2asic_mapping   *workload_map;
 428         struct mutex                    mutex;
 429         struct mutex                    sensor_lock;
 430         struct mutex                    metrics_lock;
 431         struct mutex                    message_lock;
 432         uint64_t pool_size;
 433
 434         struct smu_table_context        smu_table;
 435         struct smu_dpm_context          smu_dpm;
 436         struct smu_power_context        smu_power;
 437         struct smu_feature              smu_feature;
 438         struct amd_pp_display_configuration  *display_config;
 439         struct smu_baco_context         smu_baco;
 440         struct smu_temperature_range    thermal_range;
 441         void *od_settings;
 442 #if defined(CONFIG_DEBUG_FS)
 443         struct dentry                   *debugfs_sclk;
 444 #endif
 445
 446         struct smu_umd_pstate_table     pstate_table;
 447         uint32_t pstate_sclk;
 448         uint32_t pstate_mclk;
 449
 450         bool od_enabled;
 451         uint32_t current_power_limit;
 452         uint32_t max_power_limit;
 453
 454         /* soft pptable */
 455         uint32_t ppt_offset_bytes;
 456         uint32_t ppt_size_bytes;
 457         uint8_t  *ppt_start_addr;
 458
 459         bool support_power_containment;
 460         bool disable_watermark;
 461
 462 #define WATERMARKS_EXIST        (1 << 0)
 463 #define WATERMARKS_LOADED       (1 << 1)
 464         uint32_t watermarks_bitmap;
 465         uint32_t hard_min_uclk_req_from_dal;
 466         bool disable_uclk_switch;
 467
 468         uint32_t workload_mask;
 469         uint32_t workload_prority[WORKLOAD_POLICY_MAX];
 470         uint32_t workload_setting[WORKLOAD_POLICY_MAX];
 471         uint32_t power_profile_mode;
 472         uint32_t default_power_profile_mode;
 473         bool pm_enabled;
 474         bool is_apu;
 475
 476         uint32_t smc_driver_if_version;
 477         uint32_t smc_fw_if_version;
 478         uint32_t smc_fw_version;
 479
 480         bool uploading_custom_pp_table;
 481         bool dc_controlled_by_gpio;
 482
 483         struct work_struct throttling_logging_work;
 484         atomic64_t throttle_int_counter;
 485         struct work_struct interrupt_work;
 486
 487         unsigned fan_max_rpm;
 488         unsigned manual_fan_speed_percent;
 489
 490         uint32_t gfx_default_hard_min_freq;
 491         uint32_t gfx_default_soft_max_freq;
 492         uint32_t gfx_actual_hard_min_freq;
 493         uint32_t gfx_actual_soft_max_freq;
 494
 495         /* APU only */
 496         uint32_t cpu_default_soft_min_freq;
 497         uint32_t cpu_default_soft_max_freq;
 498         uint32_t cpu_actual_soft_min_freq;
 499         uint32_t cpu_actual_soft_max_freq;
 500         uint32_t cpu_core_id_select;
 501         uint16_t cpu_core_num;
 502
 503         struct smu_user_dpm_profile user_dpm_profile;
 504 };
 505
 506 struct i2c_adapter;
 507
 508 /**
 509  * struct pptable_funcs - Callbacks used to interact with the SMU.
 510  */
 511 struct pptable_funcs {
 512         /**
 513          * @run_btc: Calibrate voltage/frequency curve to fit the system's
 514          *           power delivery and voltage margins. Required for adaptive
 515          *           voltage frequency scaling (AVFS).
 516          */
 517         int (*run_btc)(struct smu_context *smu);
 518
 519         /**
 520          * @get_allowed_feature_mask: Get allowed feature mask.
 521          * &feature_mask: Array to store feature mask.
 522          * &num: Elements in &feature_mask.
 523          */
 524         int (*get_allowed_feature_mask)(struct smu_context *smu, uint32_t *feature_mask, uint32_t num);
 525
 526         /**
 527          * @get_current_power_state: Get the current power state.
 528          *
 529          * Return: Current power state on success, negative errno on failure.
 530          */
 531         enum amd_pm_state_type (*get_current_power_state)(struct smu_context *smu);
 532
 533         /**
 534          * @set_default_dpm_table: Retrieve the default overdrive settings from
 535          *                         the SMU.
 536          */
 537         int (*set_default_dpm_table)(struct smu_context *smu);
 538
 539         int (*set_power_state)(struct smu_context *smu);
 540
 541         /**
 542          * @populate_umd_state_clk: Populate the UMD power state table with
 543          *                          defaults.
 544          */
 545         int (*populate_umd_state_clk)(struct smu_context *smu);
 546
 547         /**
 548          * @print_clk_levels: Print DPM clock levels for a clock domain
 549          *                    to buffer. Star current level.
 550          *
 551          * Used for sysfs interfaces.
 552          */
 553         int (*print_clk_levels)(struct smu_context *smu, enum smu_clk_type clk_type, char *buf);
 554
 555         /**
 556          * @force_clk_levels: Set a range of allowed DPM levels for a clock
 557          *                    domain.
 558          * &clk_type: Clock domain.
 559          * &mask: Range of allowed DPM levels.
 560          */
 561         int (*force_clk_levels)(struct smu_context *smu, enum smu_clk_type clk_type, uint32_t mask);
 562
 563         /**
 564          * @od_edit_dpm_table: Edit the custom overdrive DPM table.
 565          * &type: Type of edit.
 566          * &input: Edit parameters.
 567          * &size: Size of &input.
 568          */
 569         int (*od_edit_dpm_table)(struct smu_context *smu,
 570                                  enum PP_OD_DPM_TABLE_COMMAND type,
 571                                  long *input, uint32_t size);
 572
 573         /**
 574          * @get_clock_by_type_with_latency: Get the speed and latency of a clock
 575          *                                  domain.
 576          */
 577         int (*get_clock_by_type_with_latency)(struct smu_context *smu,
 578                                               enum smu_clk_type clk_type,
 579                                               struct
 580                                               pp_clock_levels_with_latency
 581                                               *clocks);
 582         /**
 583          * @get_clock_by_type_with_voltage: Get the speed and voltage of a clock
 584          *                                  domain.
 585          */
 586         int (*get_clock_by_type_with_voltage)(struct smu_context *smu,
 587                                               enum amd_pp_clock_type type,
 588                                               struct
 589                                               pp_clock_levels_with_voltage
 590                                               *clocks);
 591
 592         /**
 593          * @get_power_profile_mode: Print all power profile modes to
 594          *                          buffer. Star current mode.
 595          */
 596         int (*get_power_profile_mode)(struct smu_context *smu, char *buf);
 597
 598         /**
 599          * @set_power_profile_mode: Set a power profile mode. Also used to
 600          *                          create/set custom power profile modes.
 601          * &input: Power profile mode parameters.
 602          * &size: Size of &input.
 603          */
 604         int (*set_power_profile_mode)(struct smu_context *smu, long *input, uint32_t size);
 605
 606         /**
 607          * @dpm_set_vcn_enable: Enable/disable VCN engine dynamic power
 608          *                      management.
 609          */
 610         int (*dpm_set_vcn_enable)(struct smu_context *smu, bool enable);
 611
 612         /**
 613          * @dpm_set_jpeg_enable: Enable/disable JPEG engine dynamic power
 614          *                       management.
 615          */
 616         int (*dpm_set_jpeg_enable)(struct smu_context *smu, bool enable);
 617
 618         /**
 619          * @read_sensor: Read data from a sensor.
 620          * &sensor: Sensor to read data from.
 621          * &data: Sensor reading.
 622          * &size: Size of &data.
 623          */
 624         int (*read_sensor)(struct smu_context *smu, enum amd_pp_sensors sensor,
 625                            void *data, uint32_t *size);
 626
 627         /**
 628          * @pre_display_config_changed: Prepare GPU for a display configuration
 629          *                              change.
 630          *
 631          * Disable display tracking and pin memory clock speed to maximum. Used
 632          * in display component synchronization.
 633          */
 634         int (*pre_display_config_changed)(struct smu_context *smu);
 635
 636         /**
 637          * @display_config_changed: Notify the SMU of the current display
 638          *                          configuration.
 639          *
 640          * Allows SMU to properly track blanking periods for memory clock
 641          * adjustment. Used in display component synchronization.
 642          */
 643         int (*display_config_changed)(struct smu_context *smu);
 644
 645         int (*apply_clocks_adjust_rules)(struct smu_context *smu);
 646
 647         /**
 648          * @notify_smc_display_config: Applies display requirements to the
 649          *                             current power state.
 650          *
 651          * Optimize deep sleep DCEFclk and mclk for the current display
 652          * configuration. Used in display component synchronization.
 653          */
 654         int (*notify_smc_display_config)(struct smu_context *smu);
 655
 656         /**
 657          * @is_dpm_running: Check if DPM is running.
 658          *
 659          * Return: True if DPM is running, false otherwise.
 660          */
 661         bool (*is_dpm_running)(struct smu_context *smu);
 662
 663         /**
 664          * @get_fan_speed_percent: Get the current fan speed in percent.
 665          */
 666         int (*get_fan_speed_percent)(struct smu_context *smu, uint32_t *speed);
 667
 668         /**
 669          * @set_watermarks_table: Configure and upload the watermarks tables to
 670          *                        the SMU.
 671          */
 672         int (*set_watermarks_table)(struct smu_context *smu,
 673                                     struct pp_smu_wm_range_sets *clock_ranges);
 674
 675         /**
 676          * @get_thermal_temperature_range: Get safe thermal limits in Celcius.
 677          */
 678         int (*get_thermal_temperature_range)(struct smu_context *smu, struct smu_temperature_range *range);
 679
 680         /**
 681          * @get_uclk_dpm_states: Get memory clock DPM levels in kHz.
 682          * &clocks_in_khz: Array of DPM levels.
 683          * &num_states: Elements in &clocks_in_khz.
 684          */
 685         int (*get_uclk_dpm_states)(struct smu_context *smu, uint32_t *clocks_in_khz, uint32_t *num_states);
 686
 687         /**
 688          * @set_default_od_settings: Set the overdrive tables to defaults.
 689          */
 690         int (*set_default_od_settings)(struct smu_context *smu);
 691
 692         /**
 693          * @set_performance_level: Set a performance level.
 694          */
 695         int (*set_performance_level)(struct smu_context *smu, enum amd_dpm_forced_level level);
 696
 697         /**
 698          * @display_disable_memory_clock_switch: Enable/disable dynamic memory
 699          *                                       clock switching.
 700          *
 701          * Disabling this feature forces memory clock speed to maximum.
 702          * Enabling sets the minimum memory clock capable of driving the
 703          * current display configuration.
 704          */
 705         int (*display_disable_memory_clock_switch)(struct smu_context *smu, bool disable_memory_clock_switch);
 706
 707         /**
 708          * @dump_pptable: Print the power play table to the system log.
 709          */
 710         void (*dump_pptable)(struct smu_context *smu);
 711
 712         /**
 713          * @get_power_limit: Get the device's power limits.
 714          */
 715         int (*get_power_limit)(struct smu_context *smu);
 716
 717         /**
 718          * @get_ppt_limit: Get the device's ppt limits.
 719          */
 720         int (*get_ppt_limit)(struct smu_context *smu, uint32_t *ppt_limit,
 721                         enum smu_ppt_limit_type limit_type, enum smu_ppt_limit_level limit_level);
 722
 723         /**
 724          * @set_df_cstate: Set data fabric cstate.
 725          */
 726         int (*set_df_cstate)(struct smu_context *smu, enum pp_df_cstate state);
 727
 728         /**
 729          * @allow_xgmi_power_down: Enable/disable external global memory
 730          *                         interconnect power down.
 731          */
 732         int (*allow_xgmi_power_down)(struct smu_context *smu, bool en);
 733
 734         /**
 735          * @update_pcie_parameters: Update and upload the system's PCIe
 736          *                          capabilites to the SMU.
 737          * &pcie_gen_cap: Maximum allowed PCIe generation.
 738          * &pcie_width_cap: Maximum allowed PCIe width.
 739          */
 740         int (*update_pcie_parameters)(struct smu_context *smu, uint32_t pcie_gen_cap, uint32_t pcie_width_cap);
 741
 742         /**
 743          * @i2c_init: Initialize i2c.
 744          *
 745          * The i2c bus is used internally by the SMU voltage regulators and
 746          * other devices. The i2c's EEPROM also stores bad page tables on boards
 747          * with ECC.
 748          */
 749         int (*i2c_init)(struct smu_context *smu, struct i2c_adapter *control);
 750
 751         /**
 752          * @i2c_fini: Tear down i2c.
 753          */
 754         void (*i2c_fini)(struct smu_context *smu, struct i2c_adapter *control);
 755
 756         /**
 757          * @get_unique_id: Get the GPU's unique id. Used for asset tracking.
 758          */
 759         void (*get_unique_id)(struct smu_context *smu);
 760
 761         /**
 762          * @get_dpm_clock_table: Get a copy of the DPM clock table.
 763          *
 764          * Used by display component in bandwidth and watermark calculations.
 765          */
 766         int (*get_dpm_clock_table)(struct smu_context *smu, struct dpm_clocks *clock_table);
 767
 768         /**
 769          * @init_microcode: Request the SMU's firmware from the kernel.
 770          */
 771         int (*init_microcode)(struct smu_context *smu);
 772
 773         /**
 774          * @load_microcode: Load firmware onto the SMU.
 775          */
 776         int (*load_microcode)(struct smu_context *smu);
 777
 778         /**
 779          * @fini_microcode: Release the SMU's firmware.
 780          */
 781         void (*fini_microcode)(struct smu_context *smu);
 782
 783         /**
 784          * @init_smc_tables: Initialize the SMU tables.
 785          */
 786         int (*init_smc_tables)(struct smu_context *smu);
 787
 788         /**
 789          * @fini_smc_tables: Release the SMU tables.
 790          */
 791         int (*fini_smc_tables)(struct smu_context *smu);
 792
 793         /**
 794          * @init_power: Initialize the power gate table context.
 795          */
 796         int (*init_power)(struct smu_context *smu);
 797
 798         /**
 799          * @fini_power: Release the power gate table context.
 800          */
 801         int (*fini_power)(struct smu_context *smu);
 802
 803         /**
 804          * @check_fw_status: Check the SMU's firmware status.
 805          *
 806          * Return: Zero if check passes, negative errno on failure.
 807          */
 808         int (*check_fw_status)(struct smu_context *smu);
 809
 810         /**
 811          * @setup_pptable: Initialize the power play table and populate it with
 812          *                 default values.
 813          */
 814         int (*setup_pptable)(struct smu_context *smu);
 815
 816         /**
 817          * @get_vbios_bootup_values: Get default boot values from the VBIOS.
 818          */
 819         int (*get_vbios_bootup_values)(struct smu_context *smu);
 820
 821         /**
 822          * @check_fw_version: Print driver and SMU interface versions to the
 823          *                    system log.
 824          *
 825          * Interface mismatch is not a critical failure.
 826          */
 827         int (*check_fw_version)(struct smu_context *smu);
 828
 829         /**
 830          * @powergate_sdma: Power up/down system direct memory access.
 831          */
 832         int (*powergate_sdma)(struct smu_context *smu, bool gate);
 833
 834         /**
 835          * @set_gfx_cgpg: Enable/disable graphics engine course grain power
 836          *                gating.
 837          */
 838         int (*set_gfx_cgpg)(struct smu_context *smu, bool enable);
 839
 840         /**
 841          * @write_pptable: Write the power play table to the SMU.
 842          */
 843         int (*write_pptable)(struct smu_context *smu);
 844
 845         /**
 846          * @set_driver_table_location: Send the location of the driver table to
 847          *                             the SMU.
 848          */
 849         int (*set_driver_table_location)(struct smu_context *smu);
 850
 851         /**
 852          * @set_tool_table_location: Send the location of the tool table to the
 853          *                           SMU.
 854          */
 855         int (*set_tool_table_location)(struct smu_context *smu);
 856
 857         /**
 858          * @notify_memory_pool_location: Send the location of the memory pool to
 859          *                               the SMU.
 860          */
 861         int (*notify_memory_pool_location)(struct smu_context *smu);
 862
 863         /**
 864          * @system_features_control: Enable/disable all SMU features.
 865          */
 866         int (*system_features_control)(struct smu_context *smu, bool en);
 867
 868         /**
 869          * @send_smc_msg_with_param: Send a message with a parameter to the SMU.
 870          * &msg: Type of message.
 871          * &param: Message parameter.
 872          * &read_arg: SMU response (optional).
 873          */
 874         int (*send_smc_msg_with_param)(struct smu_context *smu,
 875                                        enum smu_message_type msg, uint32_t param, uint32_t *read_arg);
 876
 877         /**
 878          * @send_smc_msg: Send a message to the SMU.
 879          * &msg: Type of message.
 880          * &read_arg: SMU response (optional).
 881          */
 882         int (*send_smc_msg)(struct smu_context *smu,
 883                             enum smu_message_type msg,
 884                             uint32_t *read_arg);
 885
 886         /**
 887          * @init_display_count: Notify the SMU of the number of display
 888          *                      components in current display configuration.
 889          */
 890         int (*init_display_count)(struct smu_context *smu, uint32_t count);
 891
 892         /**
 893          * @set_allowed_mask: Notify the SMU of the features currently allowed
 894          *                    by the driver.
 895          */
 896         int (*set_allowed_mask)(struct smu_context *smu);
 897
 898         /**
 899          * @get_enabled_mask: Get a mask of features that are currently enabled
 900          *                    on the SMU.
 901          * &feature_mask: Array representing enabled feature mask.
 902          * &num: Elements in &feature_mask.
 903          */
 904         int (*get_enabled_mask)(struct smu_context *smu, uint32_t *feature_mask, uint32_t num);
 905
 906         /**
 907          * @feature_is_enabled: Test if a feature is enabled.
 908          *
 909          * Return: One if enabled, zero if disabled.
 910          */
 911         int (*feature_is_enabled)(struct smu_context *smu, enum smu_feature_mask mask);
 912
 913         /**
 914          * @disable_all_features_with_exception: Disable all features with
 915          *                                       exception to those in &mask.
 916          */
 917         int (*disable_all_features_with_exception)(struct smu_context *smu, enum smu_feature_mask mask);
 918
 919         /**
 920          * @notify_display_change: Enable fast memory clock switching.
 921          *
 922          * Allows for fine grained memory clock switching but has more stringent
 923          * timing requirements.
 924          */
 925         int (*notify_display_change)(struct smu_context *smu);
 926
 927         /**
 928          * @set_power_limit: Set power limit in watts.
 929          */
 930         int (*set_power_limit)(struct smu_context *smu, uint32_t n);
 931
 932         /**
 933          * @init_max_sustainable_clocks: Populate max sustainable clock speed
 934          *                               table with values from the SMU.
 935          */
 936         int (*init_max_sustainable_clocks)(struct smu_context *smu);
 937
 938         /**
 939          * @enable_thermal_alert: Enable thermal alert interrupts.
 940          */
 941         int (*enable_thermal_alert)(struct smu_context *smu);
 942
 943         /**
 944          * @disable_thermal_alert: Disable thermal alert interrupts.
 945          */
 946         int (*disable_thermal_alert)(struct smu_context *smu);
 947
 948         /**
 949          * @set_min_dcef_deep_sleep: Set a minimum display fabric deep sleep
 950          *                           clock speed in MHz.
 951          */
 952         int (*set_min_dcef_deep_sleep)(struct smu_context *smu, uint32_t clk);
 953
 954         /**
 955          * @display_clock_voltage_request: Set a hard minimum frequency
 956          * for a clock domain.
 957          */
 958         int (*display_clock_voltage_request)(struct smu_context *smu, struct
 959                                              pp_display_clock_request
 960                                              *clock_req);
 961
 962         /**
 963          * @get_fan_control_mode: Get the current fan control mode.
 964          */
 965         uint32_t (*get_fan_control_mode)(struct smu_context *smu);
 966
 967         /**
 968          * @set_fan_control_mode: Set the fan control mode.
 969          */
 970         int (*set_fan_control_mode)(struct smu_context *smu, uint32_t mode);
 971
 972         /**
 973          * @set_fan_speed_percent: Set a static fan speed in percent.
 974          */
 975         int (*set_fan_speed_percent)(struct smu_context *smu, uint32_t speed);
 976
 977         /**
 978          * @set_xgmi_pstate: Set inter-chip global memory interconnect pstate.
 979          * &pstate: Pstate to set. D0 if Nonzero, D3 otherwise.
 980          */
 981         int (*set_xgmi_pstate)(struct smu_context *smu, uint32_t pstate);
 982
 983         /**
 984          * @gfx_off_control: Enable/disable graphics engine poweroff.
 985          */
 986         int (*gfx_off_control)(struct smu_context *smu, bool enable);
 987
 988
 989         /**
 990          * @get_gfx_off_status: Get graphics engine poweroff status.
 991          *
 992          * Return:
 993          * 0 - GFXOFF(default).
 994          * 1 - Transition out of GFX State.
 995          * 2 - Not in GFXOFF.
 996          * 3 - Transition into GFXOFF.
 997          */
 998         uint32_t (*get_gfx_off_status)(struct smu_context *smu);
 999
1000         /**
1001          * @register_irq_handler: Register interupt request handlers.
1002          */
1003         int (*register_irq_handler)(struct smu_context *smu);
1004
1005         /**
1006          * @set_azalia_d3_pme: Wake the audio decode engine from d3 sleep.
1007          */
1008         int (*set_azalia_d3_pme)(struct smu_context *smu);
1009
1010         /**
1011          * @get_max_sustainable_clocks_by_dc: Get a copy of the max sustainable
1012          *                                    clock speeds table.
1013          *
1014          * Provides a way for the display component (DC) to get the max
1015          * sustainable clocks from the SMU.
1016          */
1017         int (*get_max_sustainable_clocks_by_dc)(struct smu_context *smu, struct pp_smu_nv_clock_table *max_clocks);
1018
1019         /**
1020          * @baco_is_support: Check if GPU supports BACO (Bus Active, Chip Off).
1021          */
1022         bool (*baco_is_support)(struct smu_context *smu);
1023
1024         /**
1025          * @baco_get_state: Get the current BACO state.
1026          *
1027          * Return: Current BACO state.
1028          */
1029         enum smu_baco_state (*baco_get_state)(struct smu_context *smu);
1030
1031         /**
1032          * @baco_set_state: Enter/exit BACO.
1033          */
1034         int (*baco_set_state)(struct smu_context *smu, enum smu_baco_state state);
1035
1036         /**
1037          * @baco_enter: Enter BACO.
1038          */
1039         int (*baco_enter)(struct smu_context *smu);
1040
1041         /**
1042          * @baco_exit: Exit Baco.
1043          */
1044         int (*baco_exit)(struct smu_context *smu);
1045
1046         /**
1047          * @mode1_reset_is_support: Check if GPU supports mode1 reset.
1048          */
1049         bool (*mode1_reset_is_support)(struct smu_context *smu);
1050
1051         /**
1052          * @mode1_reset: Perform mode1 reset.
1053          *
1054          * Complete GPU reset.
1055          */
1056         int (*mode1_reset)(struct smu_context *smu);
1057
1058         /**
1059          * @mode2_reset: Perform mode2 reset.
1060          *
1061          * Mode2 reset generally does not reset as many IPs as mode1 reset. The
1062          * IPs reset varies by asic.
1063          */
1064         int (*mode2_reset)(struct smu_context *smu);
1065
1066         /**
1067          * @get_dpm_ultimate_freq: Get the hard frequency range of a clock
1068          *                         domain in MHz.
1069          */
1070         int (*get_dpm_ultimate_freq)(struct smu_context *smu, enum smu_clk_type clk_type, uint32_t *min, uint32_t *max);
1071
1072         /**
1073          * @set_soft_freq_limited_range: Set the soft frequency range of a clock
1074          *                               domain in MHz.
1075          */
1076         int (*set_soft_freq_limited_range)(struct smu_context *smu, enum smu_clk_type clk_type, uint32_t min, uint32_t max);
1077
1078         /**
1079          * @set_power_source: Notify the SMU of the current power source.
1080          */
1081         int (*set_power_source)(struct smu_context *smu, enum smu_power_src_type power_src);
1082
1083         /**
1084          * @log_thermal_throttling_event: Print a thermal throttling warning to
1085          *                                the system's log.
1086          */
1087         void (*log_thermal_throttling_event)(struct smu_context *smu);
1088
1089         /**
1090          * @get_pp_feature_mask: Print a human readable table of enabled
1091          *                       features to buffer.
1092          */
1093         size_t (*get_pp_feature_mask)(struct smu_context *smu, char *buf);
1094
1095         /**
1096          * @set_pp_feature_mask: Request the SMU enable/disable features to
1097          *                       match those enabled in &new_mask.
1098          */
1099         int (*set_pp_feature_mask)(struct smu_context *smu, uint64_t new_mask);
1100
1101         /**
1102          * @get_gpu_metrics: Get a copy of the GPU metrics table from the SMU.
1103          *
1104          * Return: Size of &table
1105          */
1106         ssize_t (*get_gpu_metrics)(struct smu_context *smu, void **table);
1107
1108         /**
1109          * @enable_mgpu_fan_boost: Enable multi-GPU fan boost.
1110          */
1111         int (*enable_mgpu_fan_boost)(struct smu_context *smu);
1112
1113         /**
1114          * @gfx_ulv_control: Enable/disable ultra low voltage.
1115          */
1116         int (*gfx_ulv_control)(struct smu_context *smu, bool enablement);
1117
1118         /**
1119          * @deep_sleep_control: Enable/disable deep sleep.
1120          */
1121         int (*deep_sleep_control)(struct smu_context *smu, bool enablement);
1122
1123         /**
1124          * @get_fan_parameters: Get fan parameters.
1125          *
1126          * Get maximum fan speed from the power play table.
1127          */
1128         int (*get_fan_parameters)(struct smu_context *smu);
1129
1130         /**
1131          * @post_init: Helper function for asic specific workarounds.
1132          */
1133         int (*post_init)(struct smu_context *smu);
1134
1135         /**
1136          * @interrupt_work: Work task scheduled from SMU interrupt handler.
1137          */
1138         void (*interrupt_work)(struct smu_context *smu);
1139
1140         /**
1141          * @gpo_control: Enable/disable graphics power optimization if supported.
1142          */
1143         int (*gpo_control)(struct smu_context *smu, bool enablement);
1144
1145         /**
1146          * @gfx_state_change_set: Send the current graphics state to the SMU.
1147          */
1148         int (*gfx_state_change_set)(struct smu_context *smu, uint32_t state);
1149
1150         /**
1151          * @set_fine_grain_gfx_freq_parameters: Set fine grain graphics clock
1152          *                                      parameters to defaults.
1153          */
1154         int (*set_fine_grain_gfx_freq_parameters)(struct smu_context *smu);
1155 };
1156
1157 typedef enum {
1158         METRICS_CURR_GFXCLK,
1159         METRICS_CURR_SOCCLK,
1160         METRICS_CURR_UCLK,
1161         METRICS_CURR_VCLK,
1162         METRICS_CURR_VCLK1,
1163         METRICS_CURR_DCLK,
1164         METRICS_CURR_DCLK1,
1165         METRICS_CURR_FCLK,
1166         METRICS_CURR_DCEFCLK,
1167         METRICS_AVERAGE_CPUCLK,
1168         METRICS_AVERAGE_GFXCLK,
1169         METRICS_AVERAGE_SOCCLK,
1170         METRICS_AVERAGE_FCLK,
1171         METRICS_AVERAGE_UCLK,
1172         METRICS_AVERAGE_VCLK,
1173         METRICS_AVERAGE_DCLK,
1174         METRICS_AVERAGE_GFXACTIVITY,
1175         METRICS_AVERAGE_MEMACTIVITY,
1176         METRICS_AVERAGE_VCNACTIVITY,
1177         METRICS_AVERAGE_SOCKETPOWER,
1178         METRICS_TEMPERATURE_EDGE,
1179         METRICS_TEMPERATURE_HOTSPOT,
1180         METRICS_TEMPERATURE_MEM,
1181         METRICS_TEMPERATURE_VRGFX,
1182         METRICS_TEMPERATURE_VRSOC,
1183         METRICS_TEMPERATURE_VRMEM,
1184         METRICS_THROTTLER_STATUS,
1185         METRICS_CURR_FANSPEED,
1186         METRICS_VOLTAGE_VDDSOC,
1187         METRICS_VOLTAGE_VDDGFX,
1188 } MetricsMember_t;
1189
1190 enum smu_cmn2asic_mapping_type {
1191         CMN2ASIC_MAPPING_MSG,
1192         CMN2ASIC_MAPPING_CLK,
1193         CMN2ASIC_MAPPING_FEATURE,
1194         CMN2ASIC_MAPPING_TABLE,
1195         CMN2ASIC_MAPPING_PWR,
1196         CMN2ASIC_MAPPING_WORKLOAD,
1197 };
1198
1199 #define MSG_MAP(msg, index, valid_in_vf) \
1200         [SMU_MSG_##msg] = {1, (index), (valid_in_vf)}
1201
1202 #define CLK_MAP(clk, index) \
1203         [SMU_##clk] = {1, (index)}
1204
1205 #define FEA_MAP(fea) \
1206         [SMU_FEATURE_##fea##_BIT] = {1, FEATURE_##fea##_BIT}
1207
1208 #define FEA_MAP_REVERSE(fea) \
1209         [SMU_FEATURE_DPM_##fea##_BIT] = {1, FEATURE_##fea##_DPM_BIT}
1210
1211 #define FEA_MAP_HALF_REVERSE(fea) \
1212         [SMU_FEATURE_DPM_##fea##CLK_BIT] = {1, FEATURE_##fea##_DPM_BIT}
1213
1214 #define TAB_MAP(tab) \
1215         [SMU_TABLE_##tab] = {1, TABLE_##tab}
1216
1217 #define TAB_MAP_VALID(tab) \
1218         [SMU_TABLE_##tab] = {1, TABLE_##tab}
1219
1220 #define TAB_MAP_INVALID(tab) \
1221         [SMU_TABLE_##tab] = {0, TABLE_##tab}
1222
1223 #define PWR_MAP(tab) \
1224         [SMU_POWER_SOURCE_##tab] = {1, POWER_SOURCE_##tab}
1225
1226 #define WORKLOAD_MAP(profile, workload) \
1227         [profile] = {1, (workload)}
1228
1229 #if !defined(SWSMU_CODE_LAYER_L2) && !defined(SWSMU_CODE_LAYER_L3) && !defined(SWSMU_CODE_LAYER_L4)
1230 int smu_load_microcode(struct smu_context *smu);
1231
1232 int smu_check_fw_status(struct smu_context *smu);
1233
1234 int smu_set_gfx_cgpg(struct smu_context *smu, bool enabled);
1235
1236 int smu_set_fan_speed_rpm(struct smu_context *smu, uint32_t speed);
1237
1238 int smu_get_power_limit(struct smu_context *smu,
1239                         uint32_t *limit,
1240                         enum smu_ppt_limit_level limit_level);
1241
1242 int smu_set_power_limit(struct smu_context *smu, uint32_t limit);
1243 int smu_print_clk_levels(struct smu_context *smu, enum smu_clk_type clk_type, char *buf);
1244
1245 int smu_od_edit_dpm_table(struct smu_context *smu,
1246                           enum PP_OD_DPM_TABLE_COMMAND type,
1247                           long *input, uint32_t size);
1248
1249 int smu_read_sensor(struct smu_context *smu,
1250                     enum amd_pp_sensors sensor,
1251                     void *data, uint32_t *size);
1252 int smu_get_power_profile_mode(struct smu_context *smu, char *buf);
1253
1254 int smu_set_power_profile_mode(struct smu_context *smu,
1255                                long *param,
1256                                uint32_t param_size,
1257                                bool lock_needed);
1258 int smu_get_fan_control_mode(struct smu_context *smu);
1259 int smu_set_fan_control_mode(struct smu_context *smu, int value);
1260 int smu_get_fan_speed_percent(struct smu_context *smu, uint32_t *speed);
1261 int smu_set_fan_speed_percent(struct smu_context *smu, uint32_t speed);
1262 int smu_get_fan_speed_rpm(struct smu_context *smu, uint32_t *speed);
1263
1264 int smu_set_deep_sleep_dcefclk(struct smu_context *smu, int clk);
1265
1266 int smu_get_clock_by_type_with_latency(struct smu_context *smu,
1267                                        enum smu_clk_type clk_type,
1268                                        struct pp_clock_levels_with_latency *clocks);
1269
1270 int smu_display_clock_voltage_request(struct smu_context *smu,
1271                                       struct pp_display_clock_request *clock_req);
1272 int smu_display_disable_memory_clock_switch(struct smu_context *smu, bool disable_memory_clock_switch);
1273
1274 int smu_set_xgmi_pstate(struct smu_context *smu,
1275                         uint32_t pstate);
1276
1277 int smu_set_azalia_d3_pme(struct smu_context *smu);
1278
1279 bool smu_baco_is_support(struct smu_context *smu);
1280
1281 int smu_baco_get_state(struct smu_context *smu, enum smu_baco_state *state);
1282
1283 int smu_baco_enter(struct smu_context *smu);
1284 int smu_baco_exit(struct smu_context *smu);
1285
1286 bool smu_mode1_reset_is_support(struct smu_context *smu);
1287 int smu_mode1_reset(struct smu_context *smu);
1288 int smu_mode2_reset(struct smu_context *smu);
1289
1290 extern const struct amd_ip_funcs smu_ip_funcs;
1291
1292 extern const struct amdgpu_ip_block_version smu_v11_0_ip_block;
1293 extern const struct amdgpu_ip_block_version smu_v12_0_ip_block;
1294
1295 bool is_support_sw_smu(struct amdgpu_device *adev);
1296 bool is_support_cclk_dpm(struct amdgpu_device *adev);
1297 int smu_reset(struct smu_context *smu);
1298 int smu_sys_get_pp_table(struct smu_context *smu, void **table);
1299 int smu_sys_set_pp_table(struct smu_context *smu,  void *buf, size_t size);
1300 int smu_get_power_num_states(struct smu_context *smu, struct pp_states_info *state_info);
1301 enum amd_pm_state_type smu_get_current_power_state(struct smu_context *smu);
1302 int smu_write_watermarks_table(struct smu_context *smu);
1303 int smu_set_watermarks_for_clock_ranges(
1304                 struct smu_context *smu,
1305                 struct pp_smu_wm_range_sets *clock_ranges);
1306
1307 /* smu to display interface */
1308 extern int smu_display_configuration_change(struct smu_context *smu, const
1309                                             struct amd_pp_display_configuration
1310                                             *display_config);
1311 extern int smu_dpm_set_power_gate(struct smu_context *smu,uint32_t block_type, bool gate);
1312 extern int smu_handle_task(struct smu_context *smu,
1313                            enum amd_dpm_forced_level level,
1314                            enum amd_pp_task task_id,
1315                            bool lock_needed);
1316 int smu_switch_power_profile(struct smu_context *smu,
1317                              enum PP_SMC_POWER_PROFILE type,
1318                              bool en);
1319 int smu_get_dpm_freq_range(struct smu_context *smu, enum smu_clk_type clk_type,
1320                            uint32_t *min, uint32_t *max);
1321 int smu_set_soft_freq_range(struct smu_context *smu, enum smu_clk_type clk_type,
1322                             uint32_t min, uint32_t max);
1323 enum amd_dpm_forced_level smu_get_performance_level(struct smu_context *smu);
1324 int smu_force_performance_level(struct smu_context *smu, enum amd_dpm_forced_level level);
1325 int smu_set_display_count(struct smu_context *smu, uint32_t count);
1326 int smu_set_ac_dc(struct smu_context *smu);
1327 size_t smu_sys_get_pp_feature_mask(struct smu_context *smu, char *buf);
1328 int smu_sys_set_pp_feature_mask(struct smu_context *smu, uint64_t new_mask);
1329 int smu_force_clk_levels(struct smu_context *smu,
1330                          enum smu_clk_type clk_type,
1331                          uint32_t mask);
1332 int smu_set_mp1_state(struct smu_context *smu,
1333                       enum pp_mp1_state mp1_state);
1334 int smu_set_df_cstate(struct smu_context *smu,
1335                       enum pp_df_cstate state);
1336 int smu_allow_xgmi_power_down(struct smu_context *smu, bool en);
1337
1338 int smu_get_max_sustainable_clocks_by_dc(struct smu_context *smu,
1339                                          struct pp_smu_nv_clock_table *max_clocks);
1340
1341 int smu_get_uclk_dpm_states(struct smu_context *smu,
1342                             unsigned int *clock_values_in_khz,
1343                             unsigned int *num_states);
1344
1345 int smu_get_dpm_clock_table(struct smu_context *smu,
1346                             struct dpm_clocks *clock_table);
1347
1348 int smu_get_status_gfxoff(struct amdgpu_device *adev, uint32_t *value);
1349
1350 ssize_t smu_sys_get_gpu_metrics(struct smu_context *smu, void **table);
1351
1352 int smu_enable_mgpu_fan_boost(struct smu_context *smu);
1353 int smu_gfx_state_change_set(struct smu_context *smu, uint32_t state);
1354
1355 #endif
1356 #endif