drivers/gpu/drm/amd/amdgpu/amdgpu_ucode.h

   1 /*
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  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  */
  23 #ifndef __AMDGPU_UCODE_H__
  24 #define __AMDGPU_UCODE_H__
  25
  26 struct common_firmware_header {
  27         uint32_t size_bytes; /* size of the entire header+image(s) in bytes */
  28         uint32_t header_size_bytes; /* size of just the header in bytes */
  29         uint16_t header_version_major; /* header version */
  30         uint16_t header_version_minor; /* header version */
  31         uint16_t ip_version_major; /* IP version */
  32         uint16_t ip_version_minor; /* IP version */
  33         uint32_t ucode_version;
  34         uint32_t ucode_size_bytes; /* size of ucode in bytes */
  35         uint32_t ucode_array_offset_bytes; /* payload offset from the start of the header */
  36         uint32_t crc32;  /* crc32 checksum of the payload */
  37 };
  38
  39 /* version_major=1, version_minor=0 */
  40 struct mc_firmware_header_v1_0 {
  41         struct common_firmware_header header;
  42         uint32_t io_debug_size_bytes; /* size of debug array in dwords */
  43         uint32_t io_debug_array_offset_bytes; /* payload offset from the start of the header */
  44 };
  45
  46 /* version_major=1, version_minor=0 */
  47 struct smc_firmware_header_v1_0 {
  48         struct common_firmware_header header;
  49         uint32_t ucode_start_addr;
  50 };
  51
  52 /* version_major=1, version_minor=0 */
  53 struct psp_firmware_header_v1_0 {
  54         struct common_firmware_header header;
  55         uint32_t ucode_feature_version;
  56         uint32_t sos_offset_bytes;
  57         uint32_t sos_size_bytes;
  58 };
  59
  60 /* version_major=1, version_minor=1 */
  61 struct psp_firmware_header_v1_1 {
  62         struct psp_firmware_header_v1_0 v1_0;
  63         uint32_t toc_header_version;
  64         uint32_t toc_offset_bytes;
  65         uint32_t toc_size_bytes;
  66 };
  67
  68 /* version_major=1, version_minor=0 */
  69 struct ta_firmware_header_v1_0 {
  70         struct common_firmware_header header;
  71         uint32_t ta_xgmi_ucode_version;
  72         uint32_t ta_xgmi_offset_bytes;
  73         uint32_t ta_xgmi_size_bytes;
  74         uint32_t ta_ras_ucode_version;
  75         uint32_t ta_ras_offset_bytes;
  76         uint32_t ta_ras_size_bytes;
  77 };
  78
  79 /* version_major=1, version_minor=0 */
  80 struct gfx_firmware_header_v1_0 {
  81         struct common_firmware_header header;
  82         uint32_t ucode_feature_version;
  83         uint32_t jt_offset; /* jt location */
  84         uint32_t jt_size;  /* size of jt */
  85 };
  86
  87 /* version_major=1, version_minor=0 */
  88 struct rlc_firmware_header_v1_0 {
  89         struct common_firmware_header header;
  90         uint32_t ucode_feature_version;
  91         uint32_t save_and_restore_offset;
  92         uint32_t clear_state_descriptor_offset;
  93         uint32_t avail_scratch_ram_locations;
  94         uint32_t master_pkt_description_offset;
  95 };
  96
  97 /* version_major=2, version_minor=0 */
  98 struct rlc_firmware_header_v2_0 {
  99         struct common_firmware_header header;
 100         uint32_t ucode_feature_version;
 101         uint32_t jt_offset; /* jt location */
 102         uint32_t jt_size;  /* size of jt */
 103         uint32_t save_and_restore_offset;
 104         uint32_t clear_state_descriptor_offset;
 105         uint32_t avail_scratch_ram_locations;
 106         uint32_t reg_restore_list_size;
 107         uint32_t reg_list_format_start;
 108         uint32_t reg_list_format_separate_start;
 109         uint32_t starting_offsets_start;
 110         uint32_t reg_list_format_size_bytes; /* size of reg list format array in bytes */
 111         uint32_t reg_list_format_array_offset_bytes; /* payload offset from the start of the header */
 112         uint32_t reg_list_size_bytes; /* size of reg list array in bytes */
 113         uint32_t reg_list_array_offset_bytes; /* payload offset from the start of the header */
 114         uint32_t reg_list_format_separate_size_bytes; /* size of reg list format array in bytes */
 115         uint32_t reg_list_format_separate_array_offset_bytes; /* payload offset from the start of the header */
 116         uint32_t reg_list_separate_size_bytes; /* size of reg list array in bytes */
 117         uint32_t reg_list_separate_array_offset_bytes; /* payload offset from the start of the header */
 118 };
 119
 120 /* version_major=2, version_minor=1 */
 121 struct rlc_firmware_header_v2_1 {
 122         struct rlc_firmware_header_v2_0 v2_0;
 123         uint32_t reg_list_format_direct_reg_list_length; /* length of direct reg list format array */
 124         uint32_t save_restore_list_cntl_ucode_ver;
 125         uint32_t save_restore_list_cntl_feature_ver;
 126         uint32_t save_restore_list_cntl_size_bytes;
 127         uint32_t save_restore_list_cntl_offset_bytes;
 128         uint32_t save_restore_list_gpm_ucode_ver;
 129         uint32_t save_restore_list_gpm_feature_ver;
 130         uint32_t save_restore_list_gpm_size_bytes;
 131         uint32_t save_restore_list_gpm_offset_bytes;
 132         uint32_t save_restore_list_srm_ucode_ver;
 133         uint32_t save_restore_list_srm_feature_ver;
 134         uint32_t save_restore_list_srm_size_bytes;
 135         uint32_t save_restore_list_srm_offset_bytes;
 136 };
 137
 138 /* version_major=1, version_minor=0 */
 139 struct sdma_firmware_header_v1_0 {
 140         struct common_firmware_header header;
 141         uint32_t ucode_feature_version;
 142         uint32_t ucode_change_version;
 143         uint32_t jt_offset; /* jt location */
 144         uint32_t jt_size; /* size of jt */
 145 };
 146
 147 /* version_major=1, version_minor=1 */
 148 struct sdma_firmware_header_v1_1 {
 149         struct sdma_firmware_header_v1_0 v1_0;
 150         uint32_t digest_size;
 151 };
 152
 153 /* gpu info payload */
 154 struct gpu_info_firmware_v1_0 {
 155         uint32_t gc_num_se;
 156         uint32_t gc_num_cu_per_sh;
 157         uint32_t gc_num_sh_per_se;
 158         uint32_t gc_num_rb_per_se;
 159         uint32_t gc_num_tccs;
 160         uint32_t gc_num_gprs;
 161         uint32_t gc_num_max_gs_thds;
 162         uint32_t gc_gs_table_depth;
 163         uint32_t gc_gsprim_buff_depth;
 164         uint32_t gc_parameter_cache_depth;
 165         uint32_t gc_double_offchip_lds_buffer;
 166         uint32_t gc_wave_size;
 167         uint32_t gc_max_waves_per_simd;
 168         uint32_t gc_max_scratch_slots_per_cu;
 169         uint32_t gc_lds_size;
 170 };
 171
 172 struct gpu_info_firmware_v1_1 {
 173         struct gpu_info_firmware_v1_0 v1_0;
 174         uint32_t num_sc_per_sh;
 175         uint32_t num_packer_per_sc;
 176 };
 177
 178 /* version_major=1, version_minor=0 */
 179 struct gpu_info_firmware_header_v1_0 {
 180         struct common_firmware_header header;
 181         uint16_t version_major; /* version */
 182         uint16_t version_minor; /* version */
 183 };
 184
 185 /* version_major=1, version_minor=0 */
 186 struct dmcu_firmware_header_v1_0 {
 187         struct common_firmware_header header;
 188         uint32_t intv_offset_bytes; /* interrupt vectors offset from end of header, in bytes */
 189         uint32_t intv_size_bytes;  /* size of interrupt vectors, in bytes */
 190 };
 191
 192 /* header is fixed size */
 193 union amdgpu_firmware_header {
 194         struct common_firmware_header common;
 195         struct mc_firmware_header_v1_0 mc;
 196         struct smc_firmware_header_v1_0 smc;
 197         struct psp_firmware_header_v1_0 psp;
 198         struct psp_firmware_header_v1_1 psp_v1_1;
 199         struct ta_firmware_header_v1_0 ta;
 200         struct gfx_firmware_header_v1_0 gfx;
 201         struct rlc_firmware_header_v1_0 rlc;
 202         struct rlc_firmware_header_v2_0 rlc_v2_0;
 203         struct rlc_firmware_header_v2_1 rlc_v2_1;
 204         struct sdma_firmware_header_v1_0 sdma;
 205         struct sdma_firmware_header_v1_1 sdma_v1_1;
 206         struct gpu_info_firmware_header_v1_0 gpu_info;
 207         struct dmcu_firmware_header_v1_0 dmcu;
 208         uint8_t raw[0x100];
 209 };
 210
 211 /*
 212  * fw loading support
 213  */
 214 enum AMDGPU_UCODE_ID {
 215         AMDGPU_UCODE_ID_SDMA0 = 0,
 216         AMDGPU_UCODE_ID_SDMA1,
 217         AMDGPU_UCODE_ID_CP_CE,
 218         AMDGPU_UCODE_ID_CP_PFP,
 219         AMDGPU_UCODE_ID_CP_ME,
 220         AMDGPU_UCODE_ID_CP_MEC1,
 221         AMDGPU_UCODE_ID_CP_MEC1_JT,
 222         AMDGPU_UCODE_ID_CP_MEC2,
 223         AMDGPU_UCODE_ID_CP_MEC2_JT,
 224         AMDGPU_UCODE_ID_RLC_G,
 225         AMDGPU_UCODE_ID_RLC_RESTORE_LIST_CNTL,
 226         AMDGPU_UCODE_ID_RLC_RESTORE_LIST_GPM_MEM,
 227         AMDGPU_UCODE_ID_RLC_RESTORE_LIST_SRM_MEM,
 228         AMDGPU_UCODE_ID_STORAGE,
 229         AMDGPU_UCODE_ID_SMC,
 230         AMDGPU_UCODE_ID_UVD,
 231         AMDGPU_UCODE_ID_UVD1,
 232         AMDGPU_UCODE_ID_VCE,
 233         AMDGPU_UCODE_ID_VCN,
 234         AMDGPU_UCODE_ID_DMCU_ERAM,
 235         AMDGPU_UCODE_ID_DMCU_INTV,
 236         AMDGPU_UCODE_ID_MAXIMUM,
 237 };
 238
 239 /* engine firmware status */
 240 enum AMDGPU_UCODE_STATUS {
 241         AMDGPU_UCODE_STATUS_INVALID,
 242         AMDGPU_UCODE_STATUS_NOT_LOADED,
 243         AMDGPU_UCODE_STATUS_LOADED,
 244 };
 245
 246 enum amdgpu_firmware_load_type {
 247         AMDGPU_FW_LOAD_DIRECT = 0,
 248         AMDGPU_FW_LOAD_SMU,
 249         AMDGPU_FW_LOAD_PSP,
 250         AMDGPU_FW_LOAD_RLC_BACKDOOR_AUTO,
 251 };
 252
 253 /* conform to smu_ucode_xfer_cz.h */
 254 #define AMDGPU_SDMA0_UCODE_LOADED       0x00000001
 255 #define AMDGPU_SDMA1_UCODE_LOADED       0x00000002
 256 #define AMDGPU_CPCE_UCODE_LOADED        0x00000004
 257 #define AMDGPU_CPPFP_UCODE_LOADED       0x00000008
 258 #define AMDGPU_CPME_UCODE_LOADED        0x00000010
 259 #define AMDGPU_CPMEC1_UCODE_LOADED      0x00000020
 260 #define AMDGPU_CPMEC2_UCODE_LOADED      0x00000040
 261 #define AMDGPU_CPRLC_UCODE_LOADED       0x00000100
 262
 263 /* amdgpu firmware info */
 264 struct amdgpu_firmware_info {
 265         /* ucode ID */
 266         enum AMDGPU_UCODE_ID ucode_id;
 267         /* request_firmware */
 268         const struct firmware *fw;
 269         /* starting mc address */
 270         uint64_t mc_addr;
 271         /* kernel linear address */
 272         void *kaddr;
 273         /* ucode_size_bytes */
 274         uint32_t ucode_size;
 275         /* starting tmr mc address */
 276         uint32_t tmr_mc_addr_lo;
 277         uint32_t tmr_mc_addr_hi;
 278 };
 279
 280 struct amdgpu_firmware {
 281         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
 282         enum amdgpu_firmware_load_type load_type;
 283         struct amdgpu_bo *fw_buf;
 284         unsigned int fw_size;
 285         unsigned int max_ucodes;
 286         /* firmwares are loaded by psp instead of smu from vega10 */
 287         const struct amdgpu_psp_funcs *funcs;
 288         struct amdgpu_bo *rbuf;
 289         struct mutex mutex;
 290
 291         /* gpu info firmware data pointer */
 292         const struct firmware *gpu_info_fw;
 293
 294         void *fw_buf_ptr;
 295         uint64_t fw_buf_mc;
 296 };
 297
 298 void amdgpu_ucode_print_mc_hdr(const struct common_firmware_header *hdr);
 299 void amdgpu_ucode_print_smc_hdr(const struct common_firmware_header *hdr);
 300 void amdgpu_ucode_print_gfx_hdr(const struct common_firmware_header *hdr);
 301 void amdgpu_ucode_print_rlc_hdr(const struct common_firmware_header *hdr);
 302 void amdgpu_ucode_print_sdma_hdr(const struct common_firmware_header *hdr);
 303 void amdgpu_ucode_print_psp_hdr(const struct common_firmware_header *hdr);
 304 void amdgpu_ucode_print_gpu_info_hdr(const struct common_firmware_header *hdr);
 305 int amdgpu_ucode_validate(const struct firmware *fw);
 306 bool amdgpu_ucode_hdr_version(union amdgpu_firmware_header *hdr,
 307                                 uint16_t hdr_major, uint16_t hdr_minor);
 308
 309 int amdgpu_ucode_init_bo(struct amdgpu_device *adev);
 310 int amdgpu_ucode_create_bo(struct amdgpu_device *adev);
 311 int amdgpu_ucode_sysfs_init(struct amdgpu_device *adev);
 312 void amdgpu_ucode_free_bo(struct amdgpu_device *adev);
 313 void amdgpu_ucode_sysfs_fini(struct amdgpu_device *adev);
 314
 315 enum amdgpu_firmware_load_type
 316 amdgpu_ucode_get_load_type(struct amdgpu_device *adev, int load_type);
 317
 318 #endif