drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c

   1 /*
   2  * Copyright 2000 VA Linux Systems, Inc., Sunnyvale, California.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the "Software"),
   7  * to deal in the Software without restriction, including without limitation
   8  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   9  * and/or sell copies of the Software, and to permit persons to whom the
  10  * Software is furnished to do so, subject to the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the next
  13  * paragraph) shall be included in all copies or substantial portions of the
  14  * Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * VA LINUX SYSTEMS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #include <drm/drmP.h>
  26 #include <drm/amdgpu_drm.h>
  27 #include <drm/drm_gem.h>
  28 #include "amdgpu_drv.h"
  29
  30 #include <drm/drm_pciids.h>
  31 #include <linux/console.h>
  32 #include <linux/module.h>
  33 #include <linux/pm_runtime.h>
  34 #include <linux/vga_switcheroo.h>
  35 #include <drm/drm_probe_helper.h>
  36
  37 #include "amdgpu.h"
  38 #include "amdgpu_irq.h"
  39 #include "amdgpu_gem.h"
  40
  41 #include "amdgpu_amdkfd.h"
  42
  43 /*
  44  * KMS wrapper.
  45  * - 3.0.0 - initial driver
  46  * - 3.1.0 - allow reading more status registers (GRBM, SRBM, SDMA, CP)
  47  * - 3.2.0 - GFX8: Uses EOP_TC_WB_ACTION_EN, so UMDs don't have to do the same
  48  *           at the end of IBs.
  49  * - 3.3.0 - Add VM support for UVD on supported hardware.
  50  * - 3.4.0 - Add AMDGPU_INFO_NUM_EVICTIONS.
  51  * - 3.5.0 - Add support for new UVD_NO_OP register.
  52  * - 3.6.0 - kmd involves use CONTEXT_CONTROL in ring buffer.
  53  * - 3.7.0 - Add support for VCE clock list packet
  54  * - 3.8.0 - Add support raster config init in the kernel
  55  * - 3.9.0 - Add support for memory query info about VRAM and GTT.
  56  * - 3.10.0 - Add support for new fences ioctl, new gem ioctl flags
  57  * - 3.11.0 - Add support for sensor query info (clocks, temp, etc).
  58  * - 3.12.0 - Add query for double offchip LDS buffers
  59  * - 3.13.0 - Add PRT support
  60  * - 3.14.0 - Fix race in amdgpu_ctx_get_fence() and note new functionality
  61  * - 3.15.0 - Export more gpu info for gfx9
  62  * - 3.16.0 - Add reserved vmid support
  63  * - 3.17.0 - Add AMDGPU_NUM_VRAM_CPU_PAGE_FAULTS.
  64  * - 3.18.0 - Export gpu always on cu bitmap
  65  * - 3.19.0 - Add support for UVD MJPEG decode
  66  * - 3.20.0 - Add support for local BOs
  67  * - 3.21.0 - Add DRM_AMDGPU_FENCE_TO_HANDLE ioctl
  68  * - 3.22.0 - Add DRM_AMDGPU_SCHED ioctl
  69  * - 3.23.0 - Add query for VRAM lost counter
  70  * - 3.24.0 - Add high priority compute support for gfx9
  71  * - 3.25.0 - Add support for sensor query info (stable pstate sclk/mclk).
  72  * - 3.26.0 - GFX9: Process AMDGPU_IB_FLAG_TC_WB_NOT_INVALIDATE.
  73  * - 3.27.0 - Add new chunk to to AMDGPU_CS to enable BO_LIST creation.
  74  * - 3.28.0 - Add AMDGPU_CHUNK_ID_SCHEDULED_DEPENDENCIES
  75  * - 3.29.0 - Add AMDGPU_IB_FLAG_RESET_GDS_MAX_WAVE_ID
  76  * - 3.30.0 - Add AMDGPU_SCHED_OP_CONTEXT_PRIORITY_OVERRIDE.
  77  */
  78 #define KMS_DRIVER_MAJOR        3
  79 #define KMS_DRIVER_MINOR        30
  80 #define KMS_DRIVER_PATCHLEVEL   0
  81
  82 int amdgpu_vram_limit = 0;
  83 int amdgpu_vis_vram_limit = 0;
  84 int amdgpu_gart_size = -1; /* auto */
  85 int amdgpu_gtt_size = -1; /* auto */
  86 int amdgpu_moverate = -1; /* auto */
  87 int amdgpu_benchmarking = 0;
  88 int amdgpu_testing = 0;
  89 int amdgpu_audio = -1;
  90 int amdgpu_disp_priority = 0;
  91 int amdgpu_hw_i2c = 0;
  92 int amdgpu_pcie_gen2 = -1;
  93 int amdgpu_msi = -1;
  94 int amdgpu_lockup_timeout = 10000;
  95 int amdgpu_dpm = -1;
  96 int amdgpu_fw_load_type = -1;
  97 int amdgpu_aspm = -1;
  98 int amdgpu_runtime_pm = -1;
  99 uint amdgpu_ip_block_mask = 0xffffffff;
 100 int amdgpu_bapm = -1;
 101 int amdgpu_deep_color = 0;
 102 int amdgpu_vm_size = -1;
 103 int amdgpu_vm_fragment_size = -1;
 104 int amdgpu_vm_block_size = -1;
 105 int amdgpu_vm_fault_stop = 0;
 106 int amdgpu_vm_debug = 0;
 107 int amdgpu_vram_page_split = 512;
 108 int amdgpu_vm_update_mode = -1;
 109 int amdgpu_exp_hw_support = 0;
 110 int amdgpu_dc = -1;
 111 int amdgpu_sched_jobs = 32;
 112 int amdgpu_sched_hw_submission = 2;
 113 uint amdgpu_pcie_gen_cap = 0;
 114 uint amdgpu_pcie_lane_cap = 0;
 115 uint amdgpu_cg_mask = 0xffffffff;
 116 uint amdgpu_pg_mask = 0xffffffff;
 117 uint amdgpu_sdma_phase_quantum = 32;
 118 char *amdgpu_disable_cu = NULL;
 119 char *amdgpu_virtual_display = NULL;
 120 /* OverDrive(bit 14),gfxoff(bit 15),stutter mode(bit 17) disabled by default*/
 121 uint amdgpu_pp_feature_mask = 0xfffd3fff;
 122 int amdgpu_ngg = 0;
 123 int amdgpu_prim_buf_per_se = 0;
 124 int amdgpu_pos_buf_per_se = 0;
 125 int amdgpu_cntl_sb_buf_per_se = 0;
 126 int amdgpu_param_buf_per_se = 0;
 127 int amdgpu_job_hang_limit = 0;
 128 int amdgpu_lbpw = -1;
 129 int amdgpu_compute_multipipe = -1;
 130 int amdgpu_gpu_recovery = -1; /* auto */
 131 int amdgpu_emu_mode = 0;
 132 uint amdgpu_smu_memory_pool_size = 0;
 133 /* FBC (bit 0) disabled by default*/
 134 uint amdgpu_dc_feature_mask = 0;
 135
 136 struct amdgpu_mgpu_info mgpu_info = {
 137         .mutex = __MUTEX_INITIALIZER(mgpu_info.mutex),
 138 };
 139
 140 /**
 141  * DOC: vramlimit (int)
 142  * Restrict the total amount of VRAM in MiB for testing.  The default is 0 (Use full VRAM).
 143  */
 144 MODULE_PARM_DESC(vramlimit, "Restrict VRAM for testing, in megabytes");
 145 module_param_named(vramlimit, amdgpu_vram_limit, int, 0600);
 146
 147 /**
 148  * DOC: vis_vramlimit (int)
 149  * Restrict the amount of CPU visible VRAM in MiB for testing.  The default is 0 (Use full CPU visible VRAM).
 150  */
 151 MODULE_PARM_DESC(vis_vramlimit, "Restrict visible VRAM for testing, in megabytes");
 152 module_param_named(vis_vramlimit, amdgpu_vis_vram_limit, int, 0444);
 153
 154 /**
 155  * DOC: gartsize (uint)
 156  * Restrict the size of GART in Mib (32, 64, etc.) for testing. The default is -1 (The size depends on asic).
 157  */
 158 MODULE_PARM_DESC(gartsize, "Size of GART to setup in megabytes (32, 64, etc., -1=auto)");
 159 module_param_named(gartsize, amdgpu_gart_size, uint, 0600);
 160
 161 /**
 162  * DOC: gttsize (int)
 163  * Restrict the size of GTT domain in MiB for testing. The default is -1 (It's VRAM size if 3GB < VRAM < 3/4 RAM,
 164  * otherwise 3/4 RAM size).
 165  */
 166 MODULE_PARM_DESC(gttsize, "Size of the GTT domain in megabytes (-1 = auto)");
 167 module_param_named(gttsize, amdgpu_gtt_size, int, 0600);
 168
 169 /**
 170  * DOC: moverate (int)
 171  * Set maximum buffer migration rate in MB/s. The default is -1 (8 MB/s).
 172  */
 173 MODULE_PARM_DESC(moverate, "Maximum buffer migration rate in MB/s. (32, 64, etc., -1=auto, 0=1=disabled)");
 174 module_param_named(moverate, amdgpu_moverate, int, 0600);
 175
 176 /**
 177  * DOC: benchmark (int)
 178  * Run benchmarks. The default is 0 (Skip benchmarks).
 179  */
 180 MODULE_PARM_DESC(benchmark, "Run benchmark");
 181 module_param_named(benchmark, amdgpu_benchmarking, int, 0444);
 182
 183 /**
 184  * DOC: test (int)
 185  * Test BO GTT->VRAM and VRAM->GTT GPU copies. The default is 0 (Skip test, only set 1 to run test).
 186  */
 187 MODULE_PARM_DESC(test, "Run tests");
 188 module_param_named(test, amdgpu_testing, int, 0444);
 189
 190 /**
 191  * DOC: audio (int)
 192  * Set HDMI/DPAudio. Only affects non-DC display handling. The default is -1 (Enabled), set 0 to disabled it.
 193  */
 194 MODULE_PARM_DESC(audio, "Audio enable (-1 = auto, 0 = disable, 1 = enable)");
 195 module_param_named(audio, amdgpu_audio, int, 0444);
 196
 197 /**
 198  * DOC: disp_priority (int)
 199  * Set display Priority (1 = normal, 2 = high). Only affects non-DC display handling. The default is 0 (auto).
 200  */
 201 MODULE_PARM_DESC(disp_priority, "Display Priority (0 = auto, 1 = normal, 2 = high)");
 202 module_param_named(disp_priority, amdgpu_disp_priority, int, 0444);
 203
 204 /**
 205  * DOC: hw_i2c (int)
 206  * To enable hw i2c engine. Only affects non-DC display handling. The default is 0 (Disabled).
 207  */
 208 MODULE_PARM_DESC(hw_i2c, "hw i2c engine enable (0 = disable)");
 209 module_param_named(hw_i2c, amdgpu_hw_i2c, int, 0444);
 210
 211 /**
 212  * DOC: pcie_gen2 (int)
 213  * To disable PCIE Gen2/3 mode (0 = disable, 1 = enable). The default is -1 (auto, enabled).
 214  */
 215 MODULE_PARM_DESC(pcie_gen2, "PCIE Gen2 mode (-1 = auto, 0 = disable, 1 = enable)");
 216 module_param_named(pcie_gen2, amdgpu_pcie_gen2, int, 0444);
 217
 218 /**
 219  * DOC: msi (int)
 220  * To disable Message Signaled Interrupts (MSI) functionality (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 221  */
 222 MODULE_PARM_DESC(msi, "MSI support (1 = enable, 0 = disable, -1 = auto)");
 223 module_param_named(msi, amdgpu_msi, int, 0444);
 224
 225 /**
 226  * DOC: lockup_timeout (int)
 227  * Set GPU scheduler timeout value in ms. Value 0 is invalidated, will be adjusted to 10000.
 228  * Negative values mean 'infinite timeout' (MAX_JIFFY_OFFSET). The default is 10000.
 229  */
 230 MODULE_PARM_DESC(lockup_timeout, "GPU lockup timeout in ms > 0 (default 10000)");
 231 module_param_named(lockup_timeout, amdgpu_lockup_timeout, int, 0444);
 232
 233 /**
 234  * DOC: dpm (int)
 235  * Override for dynamic power management setting (1 = enable, 0 = disable). The default is -1 (auto).
 236  */
 237 MODULE_PARM_DESC(dpm, "DPM support (1 = enable, 0 = disable, -1 = auto)");
 238 module_param_named(dpm, amdgpu_dpm, int, 0444);
 239
 240 /**
 241  * DOC: fw_load_type (int)
 242  * Set different firmware loading type for debugging (0 = direct, 1 = SMU, 2 = PSP). The default is -1 (auto).
 243  */
 244 MODULE_PARM_DESC(fw_load_type, "firmware loading type (0 = direct, 1 = SMU, 2 = PSP, -1 = auto)");
 245 module_param_named(fw_load_type, amdgpu_fw_load_type, int, 0444);
 246
 247 /**
 248  * DOC: aspm (int)
 249  * To disable ASPM (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 250  */
 251 MODULE_PARM_DESC(aspm, "ASPM support (1 = enable, 0 = disable, -1 = auto)");
 252 module_param_named(aspm, amdgpu_aspm, int, 0444);
 253
 254 /**
 255  * DOC: runpm (int)
 256  * Override for runtime power management control for dGPUs in PX/HG laptops. The amdgpu driver can dynamically power down
 257  * the dGPU on PX/HG laptops when it is idle. The default is -1 (auto enable). Setting the value to 0 disables this functionality.
 258  */
 259 MODULE_PARM_DESC(runpm, "PX runtime pm (1 = force enable, 0 = disable, -1 = PX only default)");
 260 module_param_named(runpm, amdgpu_runtime_pm, int, 0444);
 261
 262 /**
 263  * DOC: ip_block_mask (uint)
 264  * Override what IP blocks are enabled on the GPU. Each GPU is a collection of IP blocks (gfx, display, video, etc.).
 265  * Use this parameter to disable specific blocks. Note that the IP blocks do not have a fixed index. Some asics may not have
 266  * some IPs or may include multiple instances of an IP so the ordering various from asic to asic. See the driver output in
 267  * the kernel log for the list of IPs on the asic. The default is 0xffffffff (enable all blocks on a device).
 268  */
 269 MODULE_PARM_DESC(ip_block_mask, "IP Block Mask (all blocks enabled (default))");
 270 module_param_named(ip_block_mask, amdgpu_ip_block_mask, uint, 0444);
 271
 272 /**
 273  * DOC: bapm (int)
 274  * Bidirectional Application Power Management (BAPM) used to dynamically share TDP between CPU and GPU. Set value 0 to disable it.
 275  * The default -1 (auto, enabled)
 276  */
 277 MODULE_PARM_DESC(bapm, "BAPM support (1 = enable, 0 = disable, -1 = auto)");
 278 module_param_named(bapm, amdgpu_bapm, int, 0444);
 279
 280 /**
 281  * DOC: deep_color (int)
 282  * Set 1 to enable Deep Color support. Only affects non-DC display handling. The default is 0 (disabled).
 283  */
 284 MODULE_PARM_DESC(deep_color, "Deep Color support (1 = enable, 0 = disable (default))");
 285 module_param_named(deep_color, amdgpu_deep_color, int, 0444);
 286
 287 /**
 288  * DOC: vm_size (int)
 289  * Override the size of the GPU's per client virtual address space in GiB.  The default is -1 (automatic for each asic).
 290  */
 291 MODULE_PARM_DESC(vm_size, "VM address space size in gigabytes (default 64GB)");
 292 module_param_named(vm_size, amdgpu_vm_size, int, 0444);
 293
 294 /**
 295  * DOC: vm_fragment_size (int)
 296  * Override VM fragment size in bits (4, 5, etc. 4 = 64K, 9 = 2M). The default is -1 (automatic for each asic).
 297  */
 298 MODULE_PARM_DESC(vm_fragment_size, "VM fragment size in bits (4, 5, etc. 4 = 64K (default), Max 9 = 2M)");
 299 module_param_named(vm_fragment_size, amdgpu_vm_fragment_size, int, 0444);
 300
 301 /**
 302  * DOC: vm_block_size (int)
 303  * Override VM page table size in bits (default depending on vm_size and hw setup). The default is -1 (automatic for each asic).
 304  */
 305 MODULE_PARM_DESC(vm_block_size, "VM page table size in bits (default depending on vm_size)");
 306 module_param_named(vm_block_size, amdgpu_vm_block_size, int, 0444);
 307
 308 /**
 309  * DOC: vm_fault_stop (int)
 310  * Stop on VM fault for debugging (0 = never, 1 = print first, 2 = always). The default is 0 (No stop).
 311  */
 312 MODULE_PARM_DESC(vm_fault_stop, "Stop on VM fault (0 = never (default), 1 = print first, 2 = always)");
 313 module_param_named(vm_fault_stop, amdgpu_vm_fault_stop, int, 0444);
 314
 315 /**
 316  * DOC: vm_debug (int)
 317  * Debug VM handling (0 = disabled, 1 = enabled). The default is 0 (Disabled).
 318  */
 319 MODULE_PARM_DESC(vm_debug, "Debug VM handling (0 = disabled (default), 1 = enabled)");
 320 module_param_named(vm_debug, amdgpu_vm_debug, int, 0644);
 321
 322 /**
 323  * DOC: vm_update_mode (int)
 324  * Override VM update mode. VM updated by using CPU (0 = never, 1 = Graphics only, 2 = Compute only, 3 = Both). The default
 325  * is -1 (Only in large BAR(LB) systems Compute VM tables will be updated by CPU, otherwise 0, never).
 326  */
 327 MODULE_PARM_DESC(vm_update_mode, "VM update using CPU (0 = never (default except for large BAR(LB)), 1 = Graphics only, 2 = Compute only (default for LB), 3 = Both");
 328 module_param_named(vm_update_mode, amdgpu_vm_update_mode, int, 0444);
 329
 330 /**
 331  * DOC: vram_page_split (int)
 332  * Override the number of pages after we split VRAM allocations (default 512, -1 = disable). The default is 512.
 333  */
 334 MODULE_PARM_DESC(vram_page_split, "Number of pages after we split VRAM allocations (default 512, -1 = disable)");
 335 module_param_named(vram_page_split, amdgpu_vram_page_split, int, 0444);
 336
 337 /**
 338  * DOC: exp_hw_support (int)
 339  * Enable experimental hw support (1 = enable). The default is 0 (disabled).
 340  */
 341 MODULE_PARM_DESC(exp_hw_support, "experimental hw support (1 = enable, 0 = disable (default))");
 342 module_param_named(exp_hw_support, amdgpu_exp_hw_support, int, 0444);
 343
 344 /**
 345  * DOC: dc (int)
 346  * Disable/Enable Display Core driver for debugging (1 = enable, 0 = disable). The default is -1 (automatic for each asic).
 347  */
 348 MODULE_PARM_DESC(dc, "Display Core driver (1 = enable, 0 = disable, -1 = auto (default))");
 349 module_param_named(dc, amdgpu_dc, int, 0444);
 350
 351 /**
 352  * DOC: sched_jobs (int)
 353  * Override the max number of jobs supported in the sw queue. The default is 32.
 354  */
 355 MODULE_PARM_DESC(sched_jobs, "the max number of jobs supported in the sw queue (default 32)");
 356 module_param_named(sched_jobs, amdgpu_sched_jobs, int, 0444);
 357
 358 /**
 359  * DOC: sched_hw_submission (int)
 360  * Override the max number of HW submissions. The default is 2.
 361  */
 362 MODULE_PARM_DESC(sched_hw_submission, "the max number of HW submissions (default 2)");
 363 module_param_named(sched_hw_submission, amdgpu_sched_hw_submission, int, 0444);
 364
 365 /**
 366  * DOC: ppfeaturemask (uint)
 367  * Override power features enabled. See enum PP_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 368  * The default is the current set of stable power features.
 369  */
 370 MODULE_PARM_DESC(ppfeaturemask, "all power features enabled (default))");
 371 module_param_named(ppfeaturemask, amdgpu_pp_feature_mask, uint, 0444);
 372
 373 /**
 374  * DOC: pcie_gen_cap (uint)
 375  * Override PCIE gen speed capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 376  * The default is 0 (automatic for each asic).
 377  */
 378 MODULE_PARM_DESC(pcie_gen_cap, "PCIE Gen Caps (0: autodetect (default))");
 379 module_param_named(pcie_gen_cap, amdgpu_pcie_gen_cap, uint, 0444);
 380
 381 /**
 382  * DOC: pcie_lane_cap (uint)
 383  * Override PCIE lanes capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 384  * The default is 0 (automatic for each asic).
 385  */
 386 MODULE_PARM_DESC(pcie_lane_cap, "PCIE Lane Caps (0: autodetect (default))");
 387 module_param_named(pcie_lane_cap, amdgpu_pcie_lane_cap, uint, 0444);
 388
 389 /**
 390  * DOC: cg_mask (uint)
 391  * Override Clockgating features enabled on GPU (0 = disable clock gating). See the AMD_CG_SUPPORT flags in
 392  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 393  */
 394 MODULE_PARM_DESC(cg_mask, "Clockgating flags mask (0 = disable clock gating)");
 395 module_param_named(cg_mask, amdgpu_cg_mask, uint, 0444);
 396
 397 /**
 398  * DOC: pg_mask (uint)
 399  * Override Powergating features enabled on GPU (0 = disable power gating). See the AMD_PG_SUPPORT flags in
 400  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 401  */
 402 MODULE_PARM_DESC(pg_mask, "Powergating flags mask (0 = disable power gating)");
 403 module_param_named(pg_mask, amdgpu_pg_mask, uint, 0444);
 404
 405 /**
 406  * DOC: sdma_phase_quantum (uint)
 407  * Override SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change). The default is 32.
 408  */
 409 MODULE_PARM_DESC(sdma_phase_quantum, "SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change (default 32))");
 410 module_param_named(sdma_phase_quantum, amdgpu_sdma_phase_quantum, uint, 0444);
 411
 412 /**
 413  * DOC: disable_cu (charp)
 414  * Set to disable CUs (It's set like se.sh.cu,...). The default is NULL.
 415  */
 416 MODULE_PARM_DESC(disable_cu, "Disable CUs (se.sh.cu,...)");
 417 module_param_named(disable_cu, amdgpu_disable_cu, charp, 0444);
 418
 419 /**
 420  * DOC: virtual_display (charp)
 421  * Set to enable virtual display feature. This feature provides a virtual display hardware on headless boards
 422  * or in virtualized environments. It will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x. It's the pci address of
 423  * the device, plus the number of crtcs to expose. E.g., 0000:26:00.0,4 would enable 4 virtual crtcs on the pci
 424  * device at 26:00.0. The default is NULL.
 425  */
 426 MODULE_PARM_DESC(virtual_display,
 427                  "Enable virtual display feature (the virtual_display will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x)");
 428 module_param_named(virtual_display, amdgpu_virtual_display, charp, 0444);
 429
 430 /**
 431  * DOC: ngg (int)
 432  * Set to enable Next Generation Graphics (1 = enable). The default is 0 (disabled).
 433  */
 434 MODULE_PARM_DESC(ngg, "Next Generation Graphics (1 = enable, 0 = disable(default depending on gfx))");
 435 module_param_named(ngg, amdgpu_ngg, int, 0444);
 436
 437 /**
 438  * DOC: prim_buf_per_se (int)
 439  * Override the size of Primitive Buffer per Shader Engine in Byte. The default is 0 (depending on gfx).
 440  */
 441 MODULE_PARM_DESC(prim_buf_per_se, "the size of Primitive Buffer per Shader Engine (default depending on gfx)");
 442 module_param_named(prim_buf_per_se, amdgpu_prim_buf_per_se, int, 0444);
 443
 444 /**
 445  * DOC: pos_buf_per_se (int)
 446  * Override the size of Position Buffer per Shader Engine in Byte. The default is 0 (depending on gfx).
 447  */
 448 MODULE_PARM_DESC(pos_buf_per_se, "the size of Position Buffer per Shader Engine (default depending on gfx)");
 449 module_param_named(pos_buf_per_se, amdgpu_pos_buf_per_se, int, 0444);
 450
 451 /**
 452  * DOC: cntl_sb_buf_per_se (int)
 453  * Override the size of Control Sideband per Shader Engine in Byte. The default is 0 (depending on gfx).
 454  */
 455 MODULE_PARM_DESC(cntl_sb_buf_per_se, "the size of Control Sideband per Shader Engine (default depending on gfx)");
 456 module_param_named(cntl_sb_buf_per_se, amdgpu_cntl_sb_buf_per_se, int, 0444);
 457
 458 /**
 459  * DOC: param_buf_per_se (int)
 460  * Override the size of Off-Chip Parameter Cache per Shader Engine in Byte.
 461  * The default is 0 (depending on gfx).
 462  */
 463 MODULE_PARM_DESC(param_buf_per_se, "the size of Off-Chip Parameter Cache per Shader Engine (default depending on gfx)");
 464 module_param_named(param_buf_per_se, amdgpu_param_buf_per_se, int, 0444);
 465
 466 /**
 467  * DOC: job_hang_limit (int)
 468  * Set how much time allow a job hang and not drop it. The default is 0.
 469  */
 470 MODULE_PARM_DESC(job_hang_limit, "how much time allow a job hang and not drop it (default 0)");
 471 module_param_named(job_hang_limit, amdgpu_job_hang_limit, int ,0444);
 472
 473 /**
 474  * DOC: lbpw (int)
 475  * Override Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 476  */
 477 MODULE_PARM_DESC(lbpw, "Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable, -1 = auto)");
 478 module_param_named(lbpw, amdgpu_lbpw, int, 0444);
 479
 480 MODULE_PARM_DESC(compute_multipipe, "Force compute queues to be spread across pipes (1 = enable, 0 = disable, -1 = auto)");
 481 module_param_named(compute_multipipe, amdgpu_compute_multipipe, int, 0444);
 482
 483 /**
 484  * DOC: gpu_recovery (int)
 485  * Set to enable GPU recovery mechanism (1 = enable, 0 = disable). The default is -1 (auto, disabled except SRIOV).
 486  */
 487 MODULE_PARM_DESC(gpu_recovery, "Enable GPU recovery mechanism, (1 = enable, 0 = disable, -1 = auto)");
 488 module_param_named(gpu_recovery, amdgpu_gpu_recovery, int, 0444);
 489
 490 /**
 491  * DOC: emu_mode (int)
 492  * Set value 1 to enable emulation mode. This is only needed when running on an emulator. The default is 0 (disabled).
 493  */
 494 MODULE_PARM_DESC(emu_mode, "Emulation mode, (1 = enable, 0 = disable)");
 495 module_param_named(emu_mode, amdgpu_emu_mode, int, 0444);
 496
 497 /**
 498  * DOC: si_support (int)
 499  * Set SI support driver. This parameter works after set config CONFIG_DRM_AMDGPU_SI. For SI asic, when radeon driver is enabled,
 500  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 501  * otherwise using amdgpu driver.
 502  */
 503 #ifdef CONFIG_DRM_AMDGPU_SI
 504
 505 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 506 int amdgpu_si_support = 0;
 507 MODULE_PARM_DESC(si_support, "SI support (1 = enabled, 0 = disabled (default))");
 508 #else
 509 int amdgpu_si_support = 1;
 510 MODULE_PARM_DESC(si_support, "SI support (1 = enabled (default), 0 = disabled)");
 511 #endif
 512
 513 module_param_named(si_support, amdgpu_si_support, int, 0444);
 514 #endif
 515
 516 /**
 517  * DOC: cik_support (int)
 518  * Set CIK support driver. This parameter works after set config CONFIG_DRM_AMDGPU_CIK. For CIK asic, when radeon driver is enabled,
 519  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 520  * otherwise using amdgpu driver.
 521  */
 522 #ifdef CONFIG_DRM_AMDGPU_CIK
 523
 524 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 525 int amdgpu_cik_support = 0;
 526 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled, 0 = disabled (default))");
 527 #else
 528 int amdgpu_cik_support = 1;
 529 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled (default), 0 = disabled)");
 530 #endif
 531
 532 module_param_named(cik_support, amdgpu_cik_support, int, 0444);
 533 #endif
 534
 535 /**
 536  * DOC: smu_memory_pool_size (uint)
 537  * It is used to reserve gtt for smu debug usage, setting value 0 to disable it. The actual size is value * 256MiB.
 538  * E.g. 0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte. The default is 0 (disabled).
 539  */
 540 MODULE_PARM_DESC(smu_memory_pool_size,
 541         "reserve gtt for smu debug usage, 0 = disable,"
 542                 "0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte");
 543 module_param_named(smu_memory_pool_size, amdgpu_smu_memory_pool_size, uint, 0444);
 544
 545 #ifdef CONFIG_HSA_AMD
 546 /**
 547  * DOC: sched_policy (int)
 548  * Set scheduling policy. Default is HWS(hardware scheduling) with over-subscription.
 549  * Setting 1 disables over-subscription. Setting 2 disables HWS and statically
 550  * assigns queues to HQDs.
 551  */
 552 int sched_policy = KFD_SCHED_POLICY_HWS;
 553 module_param(sched_policy, int, 0444);
 554 MODULE_PARM_DESC(sched_policy,
 555         "Scheduling policy (0 = HWS (Default), 1 = HWS without over-subscription, 2 = Non-HWS (Used for debugging only)");
 556
 557 /**
 558  * DOC: hws_max_conc_proc (int)
 559  * Maximum number of processes that HWS can schedule concurrently. The maximum is the
 560  * number of VMIDs assigned to the HWS, which is also the default.
 561  */
 562 int hws_max_conc_proc = 8;
 563 module_param(hws_max_conc_proc, int, 0444);
 564 MODULE_PARM_DESC(hws_max_conc_proc,
 565         "Max # processes HWS can execute concurrently when sched_policy=0 (0 = no concurrency, #VMIDs for KFD = Maximum(default))");
 566
 567 /**
 568  * DOC: cwsr_enable (int)
 569  * CWSR(compute wave store and resume) allows the GPU to preempt shader execution in
 570  * the middle of a compute wave. Default is 1 to enable this feature. Setting 0
 571  * disables it.
 572  */
 573 int cwsr_enable = 1;
 574 module_param(cwsr_enable, int, 0444);
 575 MODULE_PARM_DESC(cwsr_enable, "CWSR enable (0 = Off, 1 = On (Default))");
 576
 577 /**
 578  * DOC: max_num_of_queues_per_device (int)
 579  * Maximum number of queues per device. Valid setting is between 1 and 4096. Default
 580  * is 4096.
 581  */
 582 int max_num_of_queues_per_device = KFD_MAX_NUM_OF_QUEUES_PER_DEVICE_DEFAULT;
 583 module_param(max_num_of_queues_per_device, int, 0444);
 584 MODULE_PARM_DESC(max_num_of_queues_per_device,
 585         "Maximum number of supported queues per device (1 = Minimum, 4096 = default)");
 586
 587 /**
 588  * DOC: send_sigterm (int)
 589  * Send sigterm to HSA process on unhandled exceptions. Default is not to send sigterm
 590  * but just print errors on dmesg. Setting 1 enables sending sigterm.
 591  */
 592 int send_sigterm;
 593 module_param(send_sigterm, int, 0444);
 594 MODULE_PARM_DESC(send_sigterm,
 595         "Send sigterm to HSA process on unhandled exception (0 = disable, 1 = enable)");
 596
 597 /**
 598  * DOC: debug_largebar (int)
 599  * Set debug_largebar as 1 to enable simulating large-bar capability on non-large bar
 600  * system. This limits the VRAM size reported to ROCm applications to the visible
 601  * size, usually 256MB.
 602  * Default value is 0, diabled.
 603  */
 604 int debug_largebar;
 605 module_param(debug_largebar, int, 0444);
 606 MODULE_PARM_DESC(debug_largebar,
 607         "Debug large-bar flag used to simulate large-bar capability on non-large bar machine (0 = disable, 1 = enable)");
 608
 609 /**
 610  * DOC: ignore_crat (int)
 611  * Ignore CRAT table during KFD initialization. By default, KFD uses the ACPI CRAT
 612  * table to get information about AMD APUs. This option can serve as a workaround on
 613  * systems with a broken CRAT table.
 614  */
 615 int ignore_crat;
 616 module_param(ignore_crat, int, 0444);
 617 MODULE_PARM_DESC(ignore_crat,
 618         "Ignore CRAT table during KFD initialization (0 = use CRAT (default), 1 = ignore CRAT)");
 619
 620 /**
 621  * DOC: noretry (int)
 622  * This parameter sets sh_mem_config.retry_disable. Default value, 0, enables retry.
 623  * Setting 1 disables retry.
 624  * Retry is needed for recoverable page faults.
 625  */
 626 int noretry;
 627 module_param(noretry, int, 0644);
 628 MODULE_PARM_DESC(noretry,
 629         "Set sh_mem_config.retry_disable on Vega10 (0 = retry enabled (default), 1 = retry disabled)");
 630
 631 /**
 632  * DOC: halt_if_hws_hang (int)
 633  * Halt if HWS hang is detected. Default value, 0, disables the halt on hang.
 634  * Setting 1 enables halt on hang.
 635  */
 636 int halt_if_hws_hang;
 637 module_param(halt_if_hws_hang, int, 0644);
 638 MODULE_PARM_DESC(halt_if_hws_hang, "Halt if HWS hang is detected (0 = off (default), 1 = on)");
 639 #endif
 640
 641 /**
 642  * DOC: dcfeaturemask (uint)
 643  * Override display features enabled. See enum DC_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 644  * The default is the current set of stable display features.
 645  */
 646 MODULE_PARM_DESC(dcfeaturemask, "all stable DC features enabled (default))");
 647 module_param_named(dcfeaturemask, amdgpu_dc_feature_mask, uint, 0444);
 648
 649 static const struct pci_device_id pciidlist[] = {
 650 #ifdef  CONFIG_DRM_AMDGPU_SI
 651         {0x1002, 0x6780, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 652         {0x1002, 0x6784, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 653         {0x1002, 0x6788, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 654         {0x1002, 0x678A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 655         {0x1002, 0x6790, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 656         {0x1002, 0x6791, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 657         {0x1002, 0x6792, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 658         {0x1002, 0x6798, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 659         {0x1002, 0x6799, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 660         {0x1002, 0x679A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 661         {0x1002, 0x679B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 662         {0x1002, 0x679E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 663         {0x1002, 0x679F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 664         {0x1002, 0x6800, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 665         {0x1002, 0x6801, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 666         {0x1002, 0x6802, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 667         {0x1002, 0x6806, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 668         {0x1002, 0x6808, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 669         {0x1002, 0x6809, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 670         {0x1002, 0x6810, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 671         {0x1002, 0x6811, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 672         {0x1002, 0x6816, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 673         {0x1002, 0x6817, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 674         {0x1002, 0x6818, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 675         {0x1002, 0x6819, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 676         {0x1002, 0x6600, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 677         {0x1002, 0x6601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 678         {0x1002, 0x6602, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 679         {0x1002, 0x6603, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 680         {0x1002, 0x6604, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 681         {0x1002, 0x6605, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 682         {0x1002, 0x6606, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 683         {0x1002, 0x6607, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 684         {0x1002, 0x6608, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 685         {0x1002, 0x6610, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 686         {0x1002, 0x6611, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 687         {0x1002, 0x6613, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 688         {0x1002, 0x6617, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 689         {0x1002, 0x6620, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 690         {0x1002, 0x6621, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 691         {0x1002, 0x6623, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 692         {0x1002, 0x6631, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 693         {0x1002, 0x6820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 694         {0x1002, 0x6821, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 695         {0x1002, 0x6822, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 696         {0x1002, 0x6823, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 697         {0x1002, 0x6824, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 698         {0x1002, 0x6825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 699         {0x1002, 0x6826, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 700         {0x1002, 0x6827, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 701         {0x1002, 0x6828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 702         {0x1002, 0x6829, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 703         {0x1002, 0x682A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 704         {0x1002, 0x682B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 705         {0x1002, 0x682C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 706         {0x1002, 0x682D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 707         {0x1002, 0x682F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 708         {0x1002, 0x6830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 709         {0x1002, 0x6831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 710         {0x1002, 0x6835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 711         {0x1002, 0x6837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 712         {0x1002, 0x6838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 713         {0x1002, 0x6839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 714         {0x1002, 0x683B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 715         {0x1002, 0x683D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 716         {0x1002, 0x683F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 717         {0x1002, 0x6660, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 718         {0x1002, 0x6663, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 719         {0x1002, 0x6664, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 720         {0x1002, 0x6665, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 721         {0x1002, 0x6667, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 722         {0x1002, 0x666F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 723 #endif
 724 #ifdef CONFIG_DRM_AMDGPU_CIK
 725         /* Kaveri */
 726         {0x1002, 0x1304, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 727         {0x1002, 0x1305, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 728         {0x1002, 0x1306, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 729         {0x1002, 0x1307, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 730         {0x1002, 0x1309, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 731         {0x1002, 0x130A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 732         {0x1002, 0x130B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 733         {0x1002, 0x130C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 734         {0x1002, 0x130D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 735         {0x1002, 0x130E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 736         {0x1002, 0x130F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 737         {0x1002, 0x1310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 738         {0x1002, 0x1311, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 739         {0x1002, 0x1312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 740         {0x1002, 0x1313, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 741         {0x1002, 0x1315, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 742         {0x1002, 0x1316, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 743         {0x1002, 0x1317, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 744         {0x1002, 0x1318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 745         {0x1002, 0x131B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 746         {0x1002, 0x131C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 747         {0x1002, 0x131D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 748         /* Bonaire */
 749         {0x1002, 0x6640, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 750         {0x1002, 0x6641, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 751         {0x1002, 0x6646, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 752         {0x1002, 0x6647, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 753         {0x1002, 0x6649, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 754         {0x1002, 0x6650, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 755         {0x1002, 0x6651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 756         {0x1002, 0x6658, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 757         {0x1002, 0x665c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 758         {0x1002, 0x665d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 759         {0x1002, 0x665f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 760         /* Hawaii */
 761         {0x1002, 0x67A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 762         {0x1002, 0x67A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 763         {0x1002, 0x67A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 764         {0x1002, 0x67A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 765         {0x1002, 0x67A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 766         {0x1002, 0x67AA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 767         {0x1002, 0x67B0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 768         {0x1002, 0x67B1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 769         {0x1002, 0x67B8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 770         {0x1002, 0x67B9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 771         {0x1002, 0x67BA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 772         {0x1002, 0x67BE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 773         /* Kabini */
 774         {0x1002, 0x9830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 775         {0x1002, 0x9831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 776         {0x1002, 0x9832, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 777         {0x1002, 0x9833, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 778         {0x1002, 0x9834, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 779         {0x1002, 0x9835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 780         {0x1002, 0x9836, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 781         {0x1002, 0x9837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 782         {0x1002, 0x9838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 783         {0x1002, 0x9839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 784         {0x1002, 0x983a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 785         {0x1002, 0x983b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 786         {0x1002, 0x983c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 787         {0x1002, 0x983d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 788         {0x1002, 0x983e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 789         {0x1002, 0x983f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 790         /* mullins */
 791         {0x1002, 0x9850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 792         {0x1002, 0x9851, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 793         {0x1002, 0x9852, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 794         {0x1002, 0x9853, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 795         {0x1002, 0x9854, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 796         {0x1002, 0x9855, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 797         {0x1002, 0x9856, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 798         {0x1002, 0x9857, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 799         {0x1002, 0x9858, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 800         {0x1002, 0x9859, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 801         {0x1002, 0x985A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 802         {0x1002, 0x985B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 803         {0x1002, 0x985C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 804         {0x1002, 0x985D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 805         {0x1002, 0x985E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 806         {0x1002, 0x985F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 807 #endif
 808         /* topaz */
 809         {0x1002, 0x6900, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 810         {0x1002, 0x6901, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 811         {0x1002, 0x6902, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 812         {0x1002, 0x6903, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 813         {0x1002, 0x6907, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 814         /* tonga */
 815         {0x1002, 0x6920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 816         {0x1002, 0x6921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 817         {0x1002, 0x6928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 818         {0x1002, 0x6929, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 819         {0x1002, 0x692B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 820         {0x1002, 0x692F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 821         {0x1002, 0x6930, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 822         {0x1002, 0x6938, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 823         {0x1002, 0x6939, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 824         /* fiji */
 825         {0x1002, 0x7300, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
 826         {0x1002, 0x730F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
 827         /* carrizo */
 828         {0x1002, 0x9870, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 829         {0x1002, 0x9874, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 830         {0x1002, 0x9875, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 831         {0x1002, 0x9876, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 832         {0x1002, 0x9877, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 833         /* stoney */
 834         {0x1002, 0x98E4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_STONEY|AMD_IS_APU},
 835         /* Polaris11 */
 836         {0x1002, 0x67E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 837         {0x1002, 0x67E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 838         {0x1002, 0x67E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 839         {0x1002, 0x67EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 840         {0x1002, 0x67EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 841         {0x1002, 0x67FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 842         {0x1002, 0x67E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 843         {0x1002, 0x67E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 844         {0x1002, 0x67E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 845         /* Polaris10 */
 846         {0x1002, 0x67C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 847         {0x1002, 0x67C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 848         {0x1002, 0x67C2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 849         {0x1002, 0x67C4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 850         {0x1002, 0x67C7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 851         {0x1002, 0x67D0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 852         {0x1002, 0x67DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 853         {0x1002, 0x67C8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 854         {0x1002, 0x67C9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 855         {0x1002, 0x67CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 856         {0x1002, 0x67CC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 857         {0x1002, 0x67CF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 858         {0x1002, 0x6FDF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 859         /* Polaris12 */
 860         {0x1002, 0x6980, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 861         {0x1002, 0x6981, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 862         {0x1002, 0x6985, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 863         {0x1002, 0x6986, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 864         {0x1002, 0x6987, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 865         {0x1002, 0x6995, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 866         {0x1002, 0x6997, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 867         {0x1002, 0x699F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 868         /* VEGAM */
 869         {0x1002, 0x694C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
 870         {0x1002, 0x694E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
 871         {0x1002, 0x694F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
 872         /* Vega 10 */
 873         {0x1002, 0x6860, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 874         {0x1002, 0x6861, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 875         {0x1002, 0x6862, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 876         {0x1002, 0x6863, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 877         {0x1002, 0x6864, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 878         {0x1002, 0x6867, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 879         {0x1002, 0x6868, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 880         {0x1002, 0x6869, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 881         {0x1002, 0x686a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 882         {0x1002, 0x686b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 883         {0x1002, 0x686c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 884         {0x1002, 0x686d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 885         {0x1002, 0x686e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 886         {0x1002, 0x686f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 887         {0x1002, 0x687f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 888         /* Vega 12 */
 889         {0x1002, 0x69A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 890         {0x1002, 0x69A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 891         {0x1002, 0x69A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 892         {0x1002, 0x69A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 893         {0x1002, 0x69AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 894         /* Vega 20 */
 895         {0x1002, 0x66A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 896         {0x1002, 0x66A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 897         {0x1002, 0x66A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 898         {0x1002, 0x66A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 899         {0x1002, 0x66A4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 900         {0x1002, 0x66A7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 901         {0x1002, 0x66AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 902         /* Raven */
 903         {0x1002, 0x15dd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
 904         {0x1002, 0x15d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
 905
 906         {0, 0, 0}
 907 };
 908
 909 MODULE_DEVICE_TABLE(pci, pciidlist);
 910
 911 static struct drm_driver kms_driver;
 912
 913 static int amdgpu_pci_probe(struct pci_dev *pdev,
 914                             const struct pci_device_id *ent)
 915 {
 916         struct drm_device *dev;
 917         unsigned long flags = ent->driver_data;
 918         int ret, retry = 0;
 919         bool supports_atomic = false;
 920
 921         if (!amdgpu_virtual_display &&
 922             amdgpu_device_asic_has_dc_support(flags & AMD_ASIC_MASK))
 923                 supports_atomic = true;
 924
 925         if ((flags & AMD_EXP_HW_SUPPORT) && !amdgpu_exp_hw_support) {
 926                 DRM_INFO("This hardware requires experimental hardware support.\n"
 927                          "See modparam exp_hw_support\n");
 928                 return -ENODEV;
 929         }
 930
 931         /* Get rid of things like offb */
 932         ret = drm_fb_helper_remove_conflicting_pci_framebuffers(pdev, 0, "amdgpudrmfb");
 933         if (ret)
 934                 return ret;
 935
 936         dev = drm_dev_alloc(&kms_driver, &pdev->dev);
 937         if (IS_ERR(dev))
 938                 return PTR_ERR(dev);
 939
 940         if (!supports_atomic)
 941                 dev->driver_features &= ~DRIVER_ATOMIC;
 942
 943         ret = pci_enable_device(pdev);
 944         if (ret)
 945                 goto err_free;
 946
 947         dev->pdev = pdev;
 948
 949         pci_set_drvdata(pdev, dev);
 950
 951 retry_init:
 952         ret = drm_dev_register(dev, ent->driver_data);
 953         if (ret == -EAGAIN && ++retry <= 3) {
 954                 DRM_INFO("retry init %d\n", retry);
 955                 /* Don't request EX mode too frequently which is attacking */
 956                 msleep(5000);
 957                 goto retry_init;
 958         } else if (ret)
 959                 goto err_pci;
 960
 961         return 0;
 962
 963 err_pci:
 964         pci_disable_device(pdev);
 965 err_free:
 966         drm_dev_put(dev);
 967         return ret;
 968 }
 969
 970 static void
 971 amdgpu_pci_remove(struct pci_dev *pdev)
 972 {
 973         struct drm_device *dev = pci_get_drvdata(pdev);
 974
 975         DRM_ERROR("Device removal is currently not supported outside of fbcon\n");
 976         drm_dev_unplug(dev);
 977         pci_disable_device(pdev);
 978         pci_set_drvdata(pdev, NULL);
 979 }
 980
 981 static void
 982 amdgpu_pci_shutdown(struct pci_dev *pdev)
 983 {
 984         struct drm_device *dev = pci_get_drvdata(pdev);
 985         struct amdgpu_device *adev = dev->dev_private;
 986
 987         /* if we are running in a VM, make sure the device
 988          * torn down properly on reboot/shutdown.
 989          * unfortunately we can't detect certain
 990          * hypervisors so just do this all the time.
 991          */
 992         amdgpu_device_ip_suspend(adev);
 993 }
 994
 995 static int amdgpu_pmops_suspend(struct device *dev)
 996 {
 997         struct pci_dev *pdev = to_pci_dev(dev);
 998
 999         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1000         return amdgpu_device_suspend(drm_dev, true, true);
1001 }
1002
1003 static int amdgpu_pmops_resume(struct device *dev)
1004 {
1005         struct pci_dev *pdev = to_pci_dev(dev);
1006         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1007
1008         /* GPU comes up enabled by the bios on resume */
1009         if (amdgpu_device_is_px(drm_dev)) {
1010                 pm_runtime_disable(dev);
1011                 pm_runtime_set_active(dev);
1012                 pm_runtime_enable(dev);
1013         }
1014
1015         return amdgpu_device_resume(drm_dev, true, true);
1016 }
1017
1018 static int amdgpu_pmops_freeze(struct device *dev)
1019 {
1020         struct pci_dev *pdev = to_pci_dev(dev);
1021
1022         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1023         return amdgpu_device_suspend(drm_dev, false, true);
1024 }
1025
1026 static int amdgpu_pmops_thaw(struct device *dev)
1027 {
1028         struct pci_dev *pdev = to_pci_dev(dev);
1029
1030         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1031         return amdgpu_device_resume(drm_dev, false, true);
1032 }
1033
1034 static int amdgpu_pmops_poweroff(struct device *dev)
1035 {
1036         struct pci_dev *pdev = to_pci_dev(dev);
1037
1038         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1039         return amdgpu_device_suspend(drm_dev, true, true);
1040 }
1041
1042 static int amdgpu_pmops_restore(struct device *dev)
1043 {
1044         struct pci_dev *pdev = to_pci_dev(dev);
1045
1046         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1047         return amdgpu_device_resume(drm_dev, false, true);
1048 }
1049
1050 static int amdgpu_pmops_runtime_suspend(struct device *dev)
1051 {
1052         struct pci_dev *pdev = to_pci_dev(dev);
1053         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1054         int ret;
1055
1056         if (!amdgpu_device_is_px(drm_dev)) {
1057                 pm_runtime_forbid(dev);
1058                 return -EBUSY;
1059         }
1060
1061         drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1062         drm_kms_helper_poll_disable(drm_dev);
1063
1064         ret = amdgpu_device_suspend(drm_dev, false, false);
1065         pci_save_state(pdev);
1066         pci_disable_device(pdev);
1067         pci_ignore_hotplug(pdev);
1068         if (amdgpu_is_atpx_hybrid())
1069                 pci_set_power_state(pdev, PCI_D3cold);
1070         else if (!amdgpu_has_atpx_dgpu_power_cntl())
1071                 pci_set_power_state(pdev, PCI_D3hot);
1072         drm_dev->switch_power_state = DRM_SWITCH_POWER_DYNAMIC_OFF;
1073
1074         return 0;
1075 }
1076
1077 static int amdgpu_pmops_runtime_resume(struct device *dev)
1078 {
1079         struct pci_dev *pdev = to_pci_dev(dev);
1080         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1081         int ret;
1082
1083         if (!amdgpu_device_is_px(drm_dev))
1084                 return -EINVAL;
1085
1086         drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1087
1088         if (amdgpu_is_atpx_hybrid() ||
1089             !amdgpu_has_atpx_dgpu_power_cntl())
1090                 pci_set_power_state(pdev, PCI_D0);
1091         pci_restore_state(pdev);
1092         ret = pci_enable_device(pdev);
1093         if (ret)
1094                 return ret;
1095         pci_set_master(pdev);
1096
1097         ret = amdgpu_device_resume(drm_dev, false, false);
1098         drm_kms_helper_poll_enable(drm_dev);
1099         drm_dev->switch_power_state = DRM_SWITCH_POWER_ON;
1100         return 0;
1101 }
1102
1103 static int amdgpu_pmops_runtime_idle(struct device *dev)
1104 {
1105         struct pci_dev *pdev = to_pci_dev(dev);
1106         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1107         struct drm_crtc *crtc;
1108
1109         if (!amdgpu_device_is_px(drm_dev)) {
1110                 pm_runtime_forbid(dev);
1111                 return -EBUSY;
1112         }
1113
1114         list_for_each_entry(crtc, &drm_dev->mode_config.crtc_list, head) {
1115                 if (crtc->enabled) {
1116                         DRM_DEBUG_DRIVER("failing to power off - crtc active\n");
1117                         return -EBUSY;
1118                 }
1119         }
1120
1121         pm_runtime_mark_last_busy(dev);
1122         pm_runtime_autosuspend(dev);
1123         /* we don't want the main rpm_idle to call suspend - we want to autosuspend */
1124         return 1;
1125 }
1126
1127 long amdgpu_drm_ioctl(struct file *filp,
1128                       unsigned int cmd, unsigned long arg)
1129 {
1130         struct drm_file *file_priv = filp->private_data;
1131         struct drm_device *dev;
1132         long ret;
1133         dev = file_priv->minor->dev;
1134         ret = pm_runtime_get_sync(dev->dev);
1135         if (ret < 0)
1136                 return ret;
1137
1138         ret = drm_ioctl(filp, cmd, arg);
1139
1140         pm_runtime_mark_last_busy(dev->dev);
1141         pm_runtime_put_autosuspend(dev->dev);
1142         return ret;
1143 }
1144
1145 static const struct dev_pm_ops amdgpu_pm_ops = {
1146         .suspend = amdgpu_pmops_suspend,
1147         .resume = amdgpu_pmops_resume,
1148         .freeze = amdgpu_pmops_freeze,
1149         .thaw = amdgpu_pmops_thaw,
1150         .poweroff = amdgpu_pmops_poweroff,
1151         .restore = amdgpu_pmops_restore,
1152         .runtime_suspend = amdgpu_pmops_runtime_suspend,
1153         .runtime_resume = amdgpu_pmops_runtime_resume,
1154         .runtime_idle = amdgpu_pmops_runtime_idle,
1155 };
1156
1157 static int amdgpu_flush(struct file *f, fl_owner_t id)
1158 {
1159         struct drm_file *file_priv = f->private_data;
1160         struct amdgpu_fpriv *fpriv = file_priv->driver_priv;
1161
1162         amdgpu_ctx_mgr_entity_flush(&fpriv->ctx_mgr);
1163
1164         return 0;
1165 }
1166
1167
1168 static const struct file_operations amdgpu_driver_kms_fops = {
1169         .owner = THIS_MODULE,
1170         .open = drm_open,
1171         .flush = amdgpu_flush,
1172         .release = drm_release,
1173         .unlocked_ioctl = amdgpu_drm_ioctl,
1174         .mmap = amdgpu_mmap,
1175         .poll = drm_poll,
1176         .read = drm_read,
1177 #ifdef CONFIG_COMPAT
1178         .compat_ioctl = amdgpu_kms_compat_ioctl,
1179 #endif
1180 };
1181
1182 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv)
1183 {
1184         struct drm_file *file;
1185
1186         if (!filp)
1187                 return -EINVAL;
1188
1189         if (filp->f_op != &amdgpu_driver_kms_fops) {
1190                 return -EINVAL;
1191         }
1192
1193         file = filp->private_data;
1194         *fpriv = file->driver_priv;
1195         return 0;
1196 }
1197
1198 static bool
1199 amdgpu_get_crtc_scanout_position(struct drm_device *dev, unsigned int pipe,
1200                                  bool in_vblank_irq, int *vpos, int *hpos,
1201                                  ktime_t *stime, ktime_t *etime,
1202                                  const struct drm_display_mode *mode)
1203 {
1204         return amdgpu_display_get_crtc_scanoutpos(dev, pipe, 0, vpos, hpos,
1205                                                   stime, etime, mode);
1206 }
1207
1208 static struct drm_driver kms_driver = {
1209         .driver_features =
1210             DRIVER_USE_AGP | DRIVER_ATOMIC |
1211             DRIVER_GEM |
1212             DRIVER_PRIME | DRIVER_RENDER | DRIVER_MODESET | DRIVER_SYNCOBJ,
1213         .load = amdgpu_driver_load_kms,
1214         .open = amdgpu_driver_open_kms,
1215         .postclose = amdgpu_driver_postclose_kms,
1216         .lastclose = amdgpu_driver_lastclose_kms,
1217         .unload = amdgpu_driver_unload_kms,
1218         .get_vblank_counter = amdgpu_get_vblank_counter_kms,
1219         .enable_vblank = amdgpu_enable_vblank_kms,
1220         .disable_vblank = amdgpu_disable_vblank_kms,
1221         .get_vblank_timestamp = drm_calc_vbltimestamp_from_scanoutpos,
1222         .get_scanout_position = amdgpu_get_crtc_scanout_position,
1223         .irq_handler = amdgpu_irq_handler,
1224         .ioctls = amdgpu_ioctls_kms,
1225         .gem_free_object_unlocked = amdgpu_gem_object_free,
1226         .gem_open_object = amdgpu_gem_object_open,
1227         .gem_close_object = amdgpu_gem_object_close,
1228         .dumb_create = amdgpu_mode_dumb_create,
1229         .dumb_map_offset = amdgpu_mode_dumb_mmap,
1230         .fops = &amdgpu_driver_kms_fops,
1231
1232         .prime_handle_to_fd = drm_gem_prime_handle_to_fd,
1233         .prime_fd_to_handle = drm_gem_prime_fd_to_handle,
1234         .gem_prime_export = amdgpu_gem_prime_export,
1235         .gem_prime_import = amdgpu_gem_prime_import,
1236         .gem_prime_res_obj = amdgpu_gem_prime_res_obj,
1237         .gem_prime_get_sg_table = amdgpu_gem_prime_get_sg_table,
1238         .gem_prime_import_sg_table = amdgpu_gem_prime_import_sg_table,
1239         .gem_prime_vmap = amdgpu_gem_prime_vmap,
1240         .gem_prime_vunmap = amdgpu_gem_prime_vunmap,
1241         .gem_prime_mmap = amdgpu_gem_prime_mmap,
1242
1243         .name = DRIVER_NAME,
1244         .desc = DRIVER_DESC,
1245         .date = DRIVER_DATE,
1246         .major = KMS_DRIVER_MAJOR,
1247         .minor = KMS_DRIVER_MINOR,
1248         .patchlevel = KMS_DRIVER_PATCHLEVEL,
1249 };
1250
1251 static struct pci_driver amdgpu_kms_pci_driver = {
1252         .name = DRIVER_NAME,
1253         .id_table = pciidlist,
1254         .probe = amdgpu_pci_probe,
1255         .remove = amdgpu_pci_remove,
1256         .shutdown = amdgpu_pci_shutdown,
1257         .driver.pm = &amdgpu_pm_ops,
1258 };
1259
1260
1261
1262 static int __init amdgpu_init(void)
1263 {
1264         int r;
1265
1266         if (vgacon_text_force()) {
1267                 DRM_ERROR("VGACON disables amdgpu kernel modesetting.\n");
1268                 return -EINVAL;
1269         }
1270
1271         r = amdgpu_sync_init();
1272         if (r)
1273                 goto error_sync;
1274
1275         r = amdgpu_fence_slab_init();
1276         if (r)
1277                 goto error_fence;
1278
1279         DRM_INFO("amdgpu kernel modesetting enabled.\n");
1280         kms_driver.num_ioctls = amdgpu_max_kms_ioctl;
1281         amdgpu_register_atpx_handler();
1282
1283         /* Ignore KFD init failures. Normal when CONFIG_HSA_AMD is not set. */
1284         amdgpu_amdkfd_init();
1285
1286         /* let modprobe override vga console setting */
1287         return pci_register_driver(&amdgpu_kms_pci_driver);
1288
1289 error_fence:
1290         amdgpu_sync_fini();
1291
1292 error_sync:
1293         return r;
1294 }
1295
1296 static void __exit amdgpu_exit(void)
1297 {
1298         amdgpu_amdkfd_fini();
1299         pci_unregister_driver(&amdgpu_kms_pci_driver);
1300         amdgpu_unregister_atpx_handler();
1301         amdgpu_sync_fini();
1302         amdgpu_fence_slab_fini();
1303 }
1304
1305 module_init(amdgpu_init);
1306 module_exit(amdgpu_exit);
1307
1308 MODULE_AUTHOR(DRIVER_AUTHOR);
1309 MODULE_DESCRIPTION(DRIVER_DESC);
1310 MODULE_LICENSE("GPL and additional rights");