drivers/gpu/drm/radeon/radeon_device.c

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #include <linux/console.h>
  29 #include <linux/slab.h>
  30 #include <drm/drmP.h>
  31 #include <drm/drm_crtc_helper.h>
  32 #include <drm/drm_cache.h>
  33 #include <drm/radeon_drm.h>
  34 #include <linux/pm_runtime.h>
  35 #include <linux/vgaarb.h>
  36 #include <linux/vga_switcheroo.h>
  37 #include <linux/efi.h>
  38 #include "radeon_reg.h"
  39 #include "radeon.h"
  40 #include "atom.h"
  41
  42 static const char radeon_family_name[][16] = {
  43         "R100",
  44         "RV100",
  45         "RS100",
  46         "RV200",
  47         "RS200",
  48         "R200",
  49         "RV250",
  50         "RS300",
  51         "RV280",
  52         "R300",
  53         "R350",
  54         "RV350",
  55         "RV380",
  56         "R420",
  57         "R423",
  58         "RV410",
  59         "RS400",
  60         "RS480",
  61         "RS600",
  62         "RS690",
  63         "RS740",
  64         "RV515",
  65         "R520",
  66         "RV530",
  67         "RV560",
  68         "RV570",
  69         "R580",
  70         "R600",
  71         "RV610",
  72         "RV630",
  73         "RV670",
  74         "RV620",
  75         "RV635",
  76         "RS780",
  77         "RS880",
  78         "RV770",
  79         "RV730",
  80         "RV710",
  81         "RV740",
  82         "CEDAR",
  83         "REDWOOD",
  84         "JUNIPER",
  85         "CYPRESS",
  86         "HEMLOCK",
  87         "PALM",
  88         "SUMO",
  89         "SUMO2",
  90         "BARTS",
  91         "TURKS",
  92         "CAICOS",
  93         "CAYMAN",
  94         "ARUBA",
  95         "TAHITI",
  96         "PITCAIRN",
  97         "VERDE",
  98         "OLAND",
  99         "HAINAN",
 100         "BONAIRE",
 101         "KAVERI",
 102         "KABINI",
 103         "HAWAII",
 104         "MULLINS",
 105         "LAST",
 106 };
 107
 108 #if defined(CONFIG_VGA_SWITCHEROO)
 109 bool radeon_has_atpx_dgpu_power_cntl(void);
 110 bool radeon_is_atpx_hybrid(void);
 111 #else
 112 static inline bool radeon_has_atpx_dgpu_power_cntl(void) { return false; }
 113 static inline bool radeon_is_atpx_hybrid(void) { return false; }
 114 #endif
 115
 116 #define RADEON_PX_QUIRK_DISABLE_PX  (1 << 0)
 117
 118 struct radeon_px_quirk {
 119         u32 chip_vendor;
 120         u32 chip_device;
 121         u32 subsys_vendor;
 122         u32 subsys_device;
 123         u32 px_quirk_flags;
 124 };
 125
 126 static struct radeon_px_quirk radeon_px_quirk_list[] = {
 127         /* Acer aspire 5560g (CPU: AMD A4-3305M; GPU: AMD Radeon HD 6480g + 7470m)
 128          * https://bugzilla.kernel.org/show_bug.cgi?id=74551
 129          */
 130         { PCI_VENDOR_ID_ATI, 0x6760, 0x1025, 0x0672, RADEON_PX_QUIRK_DISABLE_PX },
 131         /* Asus K73TA laptop with AMD A6-3400M APU and Radeon 6550 GPU
 132          * https://bugzilla.kernel.org/show_bug.cgi?id=51381
 133          */
 134         { PCI_VENDOR_ID_ATI, 0x6741, 0x1043, 0x108c, RADEON_PX_QUIRK_DISABLE_PX },
 135         /* Asus K53TK laptop with AMD A6-3420M APU and Radeon 7670m GPU
 136          * https://bugzilla.kernel.org/show_bug.cgi?id=51381
 137          */
 138         { PCI_VENDOR_ID_ATI, 0x6840, 0x1043, 0x2122, RADEON_PX_QUIRK_DISABLE_PX },
 139         /* Asus K53TK laptop with AMD A6-3420M APU and Radeon 7670m GPU
 140          * https://bugs.freedesktop.org/show_bug.cgi?id=101491
 141          */
 142         { PCI_VENDOR_ID_ATI, 0x6741, 0x1043, 0x2122, RADEON_PX_QUIRK_DISABLE_PX },
 143         { 0, 0, 0, 0, 0 },
 144 };
 145
 146 bool radeon_is_px(struct drm_device *dev)
 147 {
 148         struct radeon_device *rdev = dev->dev_private;
 149
 150         if (rdev->flags & RADEON_IS_PX)
 151                 return true;
 152         return false;
 153 }
 154
 155 static void radeon_device_handle_px_quirks(struct radeon_device *rdev)
 156 {
 157         struct radeon_px_quirk *p = radeon_px_quirk_list;
 158
 159         /* Apply PX quirks */
 160         while (p && p->chip_device != 0) {
 161                 if (rdev->pdev->vendor == p->chip_vendor &&
 162                     rdev->pdev->device == p->chip_device &&
 163                     rdev->pdev->subsystem_vendor == p->subsys_vendor &&
 164                     rdev->pdev->subsystem_device == p->subsys_device) {
 165                         rdev->px_quirk_flags = p->px_quirk_flags;
 166                         break;
 167                 }
 168                 ++p;
 169         }
 170
 171         if (rdev->px_quirk_flags & RADEON_PX_QUIRK_DISABLE_PX)
 172                 rdev->flags &= ~RADEON_IS_PX;
 173
 174         /* disable PX is the system doesn't support dGPU power control or hybrid gfx */
 175         if (!radeon_is_atpx_hybrid() &&
 176             !radeon_has_atpx_dgpu_power_cntl())
 177                 rdev->flags &= ~RADEON_IS_PX;
 178 }
 179
 180 /**
 181  * radeon_program_register_sequence - program an array of registers.
 182  *
 183  * @rdev: radeon_device pointer
 184  * @registers: pointer to the register array
 185  * @array_size: size of the register array
 186  *
 187  * Programs an array or registers with and and or masks.
 188  * This is a helper for setting golden registers.
 189  */
 190 void radeon_program_register_sequence(struct radeon_device *rdev,
 191                                       const u32 *registers,
 192                                       const u32 array_size)
 193 {
 194         u32 tmp, reg, and_mask, or_mask;
 195         int i;
 196
 197         if (array_size % 3)
 198                 return;
 199
 200         for (i = 0; i < array_size; i +=3) {
 201                 reg = registers[i + 0];
 202                 and_mask = registers[i + 1];
 203                 or_mask = registers[i + 2];
 204
 205                 if (and_mask == 0xffffffff) {
 206                         tmp = or_mask;
 207                 } else {
 208                         tmp = RREG32(reg);
 209                         tmp &= ~and_mask;
 210                         tmp |= or_mask;
 211                 }
 212                 WREG32(reg, tmp);
 213         }
 214 }
 215
 216 void radeon_pci_config_reset(struct radeon_device *rdev)
 217 {
 218         pci_write_config_dword(rdev->pdev, 0x7c, RADEON_ASIC_RESET_DATA);
 219 }
 220
 221 /**
 222  * radeon_surface_init - Clear GPU surface registers.
 223  *
 224  * @rdev: radeon_device pointer
 225  *
 226  * Clear GPU surface registers (r1xx-r5xx).
 227  */
 228 void radeon_surface_init(struct radeon_device *rdev)
 229 {
 230         /* FIXME: check this out */
 231         if (rdev->family < CHIP_R600) {
 232                 int i;
 233
 234                 for (i = 0; i < RADEON_GEM_MAX_SURFACES; i++) {
 235                         if (rdev->surface_regs[i].bo)
 236                                 radeon_bo_get_surface_reg(rdev->surface_regs[i].bo);
 237                         else
 238                                 radeon_clear_surface_reg(rdev, i);
 239                 }
 240                 /* enable surfaces */
 241                 WREG32(RADEON_SURFACE_CNTL, 0);
 242         }
 243 }
 244
 245 /*
 246  * GPU scratch registers helpers function.
 247  */
 248 /**
 249  * radeon_scratch_init - Init scratch register driver information.
 250  *
 251  * @rdev: radeon_device pointer
 252  *
 253  * Init CP scratch register driver information (r1xx-r5xx)
 254  */
 255 void radeon_scratch_init(struct radeon_device *rdev)
 256 {
 257         int i;
 258
 259         /* FIXME: check this out */
 260         if (rdev->family < CHIP_R300) {
 261                 rdev->scratch.num_reg = 5;
 262         } else {
 263                 rdev->scratch.num_reg = 7;
 264         }
 265         rdev->scratch.reg_base = RADEON_SCRATCH_REG0;
 266         for (i = 0; i < rdev->scratch.num_reg; i++) {
 267                 rdev->scratch.free[i] = true;
 268                 rdev->scratch.reg[i] = rdev->scratch.reg_base + (i * 4);
 269         }
 270 }
 271
 272 /**
 273  * radeon_scratch_get - Allocate a scratch register
 274  *
 275  * @rdev: radeon_device pointer
 276  * @reg: scratch register mmio offset
 277  *
 278  * Allocate a CP scratch register for use by the driver (all asics).
 279  * Returns 0 on success or -EINVAL on failure.
 280  */
 281 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg)
 282 {
 283         int i;
 284
 285         for (i = 0; i < rdev->scratch.num_reg; i++) {
 286                 if (rdev->scratch.free[i]) {
 287                         rdev->scratch.free[i] = false;
 288                         *reg = rdev->scratch.reg[i];
 289                         return 0;
 290                 }
 291         }
 292         return -EINVAL;
 293 }
 294
 295 /**
 296  * radeon_scratch_free - Free a scratch register
 297  *
 298  * @rdev: radeon_device pointer
 299  * @reg: scratch register mmio offset
 300  *
 301  * Free a CP scratch register allocated for use by the driver (all asics)
 302  */
 303 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg)
 304 {
 305         int i;
 306
 307         for (i = 0; i < rdev->scratch.num_reg; i++) {
 308                 if (rdev->scratch.reg[i] == reg) {
 309                         rdev->scratch.free[i] = true;
 310                         return;
 311                 }
 312         }
 313 }
 314
 315 /*
 316  * GPU doorbell aperture helpers function.
 317  */
 318 /**
 319  * radeon_doorbell_init - Init doorbell driver information.
 320  *
 321  * @rdev: radeon_device pointer
 322  *
 323  * Init doorbell driver information (CIK)
 324  * Returns 0 on success, error on failure.
 325  */
 326 static int radeon_doorbell_init(struct radeon_device *rdev)
 327 {
 328         /* doorbell bar mapping */
 329         rdev->doorbell.base = pci_resource_start(rdev->pdev, 2);
 330         rdev->doorbell.size = pci_resource_len(rdev->pdev, 2);
 331
 332         rdev->doorbell.num_doorbells = min_t(u32, rdev->doorbell.size / sizeof(u32), RADEON_MAX_DOORBELLS);
 333         if (rdev->doorbell.num_doorbells == 0)
 334                 return -EINVAL;
 335
 336         rdev->doorbell.ptr = ioremap(rdev->doorbell.base, rdev->doorbell.num_doorbells * sizeof(u32));
 337         if (rdev->doorbell.ptr == NULL) {
 338                 return -ENOMEM;
 339         }
 340         DRM_INFO("doorbell mmio base: 0x%08X\n", (uint32_t)rdev->doorbell.base);
 341         DRM_INFO("doorbell mmio size: %u\n", (unsigned)rdev->doorbell.size);
 342
 343         memset(&rdev->doorbell.used, 0, sizeof(rdev->doorbell.used));
 344
 345         return 0;
 346 }
 347
 348 /**
 349  * radeon_doorbell_fini - Tear down doorbell driver information.
 350  *
 351  * @rdev: radeon_device pointer
 352  *
 353  * Tear down doorbell driver information (CIK)
 354  */
 355 static void radeon_doorbell_fini(struct radeon_device *rdev)
 356 {
 357         iounmap(rdev->doorbell.ptr);
 358         rdev->doorbell.ptr = NULL;
 359 }
 360
 361 /**
 362  * radeon_doorbell_get - Allocate a doorbell entry
 363  *
 364  * @rdev: radeon_device pointer
 365  * @doorbell: doorbell index
 366  *
 367  * Allocate a doorbell for use by the driver (all asics).
 368  * Returns 0 on success or -EINVAL on failure.
 369  */
 370 int radeon_doorbell_get(struct radeon_device *rdev, u32 *doorbell)
 371 {
 372         unsigned long offset = find_first_zero_bit(rdev->doorbell.used, rdev->doorbell.num_doorbells);
 373         if (offset < rdev->doorbell.num_doorbells) {
 374                 __set_bit(offset, rdev->doorbell.used);
 375                 *doorbell = offset;
 376                 return 0;
 377         } else {
 378                 return -EINVAL;
 379         }
 380 }
 381
 382 /**
 383  * radeon_doorbell_free - Free a doorbell entry
 384  *
 385  * @rdev: radeon_device pointer
 386  * @doorbell: doorbell index
 387  *
 388  * Free a doorbell allocated for use by the driver (all asics)
 389  */
 390 void radeon_doorbell_free(struct radeon_device *rdev, u32 doorbell)
 391 {
 392         if (doorbell < rdev->doorbell.num_doorbells)
 393                 __clear_bit(doorbell, rdev->doorbell.used);
 394 }
 395
 396 /*
 397  * radeon_wb_*()
 398  * Writeback is the the method by which the the GPU updates special pages
 399  * in memory with the status of certain GPU events (fences, ring pointers,
 400  * etc.).
 401  */
 402
 403 /**
 404  * radeon_wb_disable - Disable Writeback
 405  *
 406  * @rdev: radeon_device pointer
 407  *
 408  * Disables Writeback (all asics).  Used for suspend.
 409  */
 410 void radeon_wb_disable(struct radeon_device *rdev)
 411 {
 412         rdev->wb.enabled = false;
 413 }
 414
 415 /**
 416  * radeon_wb_fini - Disable Writeback and free memory
 417  *
 418  * @rdev: radeon_device pointer
 419  *
 420  * Disables Writeback and frees the Writeback memory (all asics).
 421  * Used at driver shutdown.
 422  */
 423 void radeon_wb_fini(struct radeon_device *rdev)
 424 {
 425         radeon_wb_disable(rdev);
 426         if (rdev->wb.wb_obj) {
 427                 if (!radeon_bo_reserve(rdev->wb.wb_obj, false)) {
 428                         radeon_bo_kunmap(rdev->wb.wb_obj);
 429                         radeon_bo_unpin(rdev->wb.wb_obj);
 430                         radeon_bo_unreserve(rdev->wb.wb_obj);
 431                 }
 432                 radeon_bo_unref(&rdev->wb.wb_obj);
 433                 rdev->wb.wb = NULL;
 434                 rdev->wb.wb_obj = NULL;
 435         }
 436 }
 437
 438 /**
 439  * radeon_wb_init- Init Writeback driver info and allocate memory
 440  *
 441  * @rdev: radeon_device pointer
 442  *
 443  * Disables Writeback and frees the Writeback memory (all asics).
 444  * Used at driver startup.
 445  * Returns 0 on success or an -error on failure.
 446  */
 447 int radeon_wb_init(struct radeon_device *rdev)
 448 {
 449         int r;
 450
 451         if (rdev->wb.wb_obj == NULL) {
 452                 r = radeon_bo_create(rdev, RADEON_GPU_PAGE_SIZE, PAGE_SIZE, true,
 453                                      RADEON_GEM_DOMAIN_GTT, 0, NULL, NULL,
 454                                      &rdev->wb.wb_obj);
 455                 if (r) {
 456                         dev_warn(rdev->dev, "(%d) create WB bo failed\n", r);
 457                         return r;
 458                 }
 459                 r = radeon_bo_reserve(rdev->wb.wb_obj, false);
 460                 if (unlikely(r != 0)) {
 461                         radeon_wb_fini(rdev);
 462                         return r;
 463                 }
 464                 r = radeon_bo_pin(rdev->wb.wb_obj, RADEON_GEM_DOMAIN_GTT,
 465                                 &rdev->wb.gpu_addr);
 466                 if (r) {
 467                         radeon_bo_unreserve(rdev->wb.wb_obj);
 468                         dev_warn(rdev->dev, "(%d) pin WB bo failed\n", r);
 469                         radeon_wb_fini(rdev);
 470                         return r;
 471                 }
 472                 r = radeon_bo_kmap(rdev->wb.wb_obj, (void **)&rdev->wb.wb);
 473                 radeon_bo_unreserve(rdev->wb.wb_obj);
 474                 if (r) {
 475                         dev_warn(rdev->dev, "(%d) map WB bo failed\n", r);
 476                         radeon_wb_fini(rdev);
 477                         return r;
 478                 }
 479         }
 480
 481         /* clear wb memory */
 482         memset((char *)rdev->wb.wb, 0, RADEON_GPU_PAGE_SIZE);
 483         /* disable event_write fences */
 484         rdev->wb.use_event = false;
 485         /* disabled via module param */
 486         if (radeon_no_wb == 1) {
 487                 rdev->wb.enabled = false;
 488         } else {
 489                 if (rdev->flags & RADEON_IS_AGP) {
 490                         /* often unreliable on AGP */
 491                         rdev->wb.enabled = false;
 492                 } else if (rdev->family < CHIP_R300) {
 493                         /* often unreliable on pre-r300 */
 494                         rdev->wb.enabled = false;
 495                 } else {
 496                         rdev->wb.enabled = true;
 497                         /* event_write fences are only available on r600+ */
 498                         if (rdev->family >= CHIP_R600) {
 499                                 rdev->wb.use_event = true;
 500                         }
 501                 }
 502         }
 503         /* always use writeback/events on NI, APUs */
 504         if (rdev->family >= CHIP_PALM) {
 505                 rdev->wb.enabled = true;
 506                 rdev->wb.use_event = true;
 507         }
 508
 509         dev_info(rdev->dev, "WB %sabled\n", rdev->wb.enabled ? "en" : "dis");
 510
 511         return 0;
 512 }
 513
 514 /**
 515  * radeon_vram_location - try to find VRAM location
 516  * @rdev: radeon device structure holding all necessary informations
 517  * @mc: memory controller structure holding memory informations
 518  * @base: base address at which to put VRAM
 519  *
 520  * Function will place try to place VRAM at base address provided
 521  * as parameter (which is so far either PCI aperture address or
 522  * for IGP TOM base address).
 523  *
 524  * If there is not enough space to fit the unvisible VRAM in the 32bits
 525  * address space then we limit the VRAM size to the aperture.
 526  *
 527  * If we are using AGP and if the AGP aperture doesn't allow us to have
 528  * room for all the VRAM than we restrict the VRAM to the PCI aperture
 529  * size and print a warning.
 530  *
 531  * This function will never fails, worst case are limiting VRAM.
 532  *
 533  * Note: GTT start, end, size should be initialized before calling this
 534  * function on AGP platform.
 535  *
 536  * Note: We don't explicitly enforce VRAM start to be aligned on VRAM size,
 537  * this shouldn't be a problem as we are using the PCI aperture as a reference.
 538  * Otherwise this would be needed for rv280, all r3xx, and all r4xx, but
 539  * not IGP.
 540  *
 541  * Note: we use mc_vram_size as on some board we need to program the mc to
 542  * cover the whole aperture even if VRAM size is inferior to aperture size
 543  * Novell bug 204882 + along with lots of ubuntu ones
 544  *
 545  * Note: when limiting vram it's safe to overwritte real_vram_size because
 546  * we are not in case where real_vram_size is inferior to mc_vram_size (ie
 547  * note afected by bogus hw of Novell bug 204882 + along with lots of ubuntu
 548  * ones)
 549  *
 550  * Note: IGP TOM addr should be the same as the aperture addr, we don't
 551  * explicitly check for that thought.
 552  *
 553  * FIXME: when reducing VRAM size align new size on power of 2.
 554  */
 555 void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base)
 556 {
 557         uint64_t limit = (uint64_t)radeon_vram_limit << 20;
 558
 559         mc->vram_start = base;
 560         if (mc->mc_vram_size > (rdev->mc.mc_mask - base + 1)) {
 561                 dev_warn(rdev->dev, "limiting VRAM to PCI aperture size\n");
 562                 mc->real_vram_size = mc->aper_size;
 563                 mc->mc_vram_size = mc->aper_size;
 564         }
 565         mc->vram_end = mc->vram_start + mc->mc_vram_size - 1;
 566         if (rdev->flags & RADEON_IS_AGP && mc->vram_end > mc->gtt_start && mc->vram_start <= mc->gtt_end) {
 567                 dev_warn(rdev->dev, "limiting VRAM to PCI aperture size\n");
 568                 mc->real_vram_size = mc->aper_size;
 569                 mc->mc_vram_size = mc->aper_size;
 570         }
 571         mc->vram_end = mc->vram_start + mc->mc_vram_size - 1;
 572         if (limit && limit < mc->real_vram_size)
 573                 mc->real_vram_size = limit;
 574         dev_info(rdev->dev, "VRAM: %lluM 0x%016llX - 0x%016llX (%lluM used)\n",
 575                         mc->mc_vram_size >> 20, mc->vram_start,
 576                         mc->vram_end, mc->real_vram_size >> 20);
 577 }
 578
 579 /**
 580  * radeon_gtt_location - try to find GTT location
 581  * @rdev: radeon device structure holding all necessary informations
 582  * @mc: memory controller structure holding memory informations
 583  *
 584  * Function will place try to place GTT before or after VRAM.
 585  *
 586  * If GTT size is bigger than space left then we ajust GTT size.
 587  * Thus function will never fails.
 588  *
 589  * FIXME: when reducing GTT size align new size on power of 2.
 590  */
 591 void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc)
 592 {
 593         u64 size_af, size_bf;
 594
 595         size_af = ((rdev->mc.mc_mask - mc->vram_end) + mc->gtt_base_align) & ~mc->gtt_base_align;
 596         size_bf = mc->vram_start & ~mc->gtt_base_align;
 597         if (size_bf > size_af) {
 598                 if (mc->gtt_size > size_bf) {
 599                         dev_warn(rdev->dev, "limiting GTT\n");
 600                         mc->gtt_size = size_bf;
 601                 }
 602                 mc->gtt_start = (mc->vram_start & ~mc->gtt_base_align) - mc->gtt_size;
 603         } else {
 604                 if (mc->gtt_size > size_af) {
 605                         dev_warn(rdev->dev, "limiting GTT\n");
 606                         mc->gtt_size = size_af;
 607                 }
 608                 mc->gtt_start = (mc->vram_end + 1 + mc->gtt_base_align) & ~mc->gtt_base_align;
 609         }
 610         mc->gtt_end = mc->gtt_start + mc->gtt_size - 1;
 611         dev_info(rdev->dev, "GTT: %lluM 0x%016llX - 0x%016llX\n",
 612                         mc->gtt_size >> 20, mc->gtt_start, mc->gtt_end);
 613 }
 614
 615 /*
 616  * GPU helpers function.
 617  */
 618
 619 /**
 620  * radeon_device_is_virtual - check if we are running is a virtual environment
 621  *
 622  * Check if the asic has been passed through to a VM (all asics).
 623  * Used at driver startup.
 624  * Returns true if virtual or false if not.
 625  */
 626 bool radeon_device_is_virtual(void)
 627 {
 628 #ifdef CONFIG_X86
 629         return boot_cpu_has(X86_FEATURE_HYPERVISOR);
 630 #else
 631         return false;
 632 #endif
 633 }
 634
 635 /**
 636  * radeon_card_posted - check if the hw has already been initialized
 637  *
 638  * @rdev: radeon_device pointer
 639  *
 640  * Check if the asic has been initialized (all asics).
 641  * Used at driver startup.
 642  * Returns true if initialized or false if not.
 643  */
 644 bool radeon_card_posted(struct radeon_device *rdev)
 645 {
 646         uint32_t reg;
 647
 648         /* for pass through, always force asic_init for CI */
 649         if (rdev->family >= CHIP_BONAIRE &&
 650             radeon_device_is_virtual())
 651                 return false;
 652
 653         /* required for EFI mode on macbook2,1 which uses an r5xx asic */
 654         if (efi_enabled(EFI_BOOT) &&
 655             (rdev->pdev->subsystem_vendor == PCI_VENDOR_ID_APPLE) &&
 656             (rdev->family < CHIP_R600))
 657                 return false;
 658
 659         if (ASIC_IS_NODCE(rdev))
 660                 goto check_memsize;
 661
 662         /* first check CRTCs */
 663         if (ASIC_IS_DCE4(rdev)) {
 664                 reg = RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC0_REGISTER_OFFSET) |
 665                         RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC1_REGISTER_OFFSET);
 666                         if (rdev->num_crtc >= 4) {
 667                                 reg |= RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC2_REGISTER_OFFSET) |
 668                                         RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC3_REGISTER_OFFSET);
 669                         }
 670                         if (rdev->num_crtc >= 6) {
 671                                 reg |= RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC4_REGISTER_OFFSET) |
 672                                         RREG32(EVERGREEN_CRTC_CONTROL + EVERGREEN_CRTC5_REGISTER_OFFSET);
 673                         }
 674                 if (reg & EVERGREEN_CRTC_MASTER_EN)
 675                         return true;
 676         } else if (ASIC_IS_AVIVO(rdev)) {
 677                 reg = RREG32(AVIVO_D1CRTC_CONTROL) |
 678                       RREG32(AVIVO_D2CRTC_CONTROL);
 679                 if (reg & AVIVO_CRTC_EN) {
 680                         return true;
 681                 }
 682         } else {
 683                 reg = RREG32(RADEON_CRTC_GEN_CNTL) |
 684                       RREG32(RADEON_CRTC2_GEN_CNTL);
 685                 if (reg & RADEON_CRTC_EN) {
 686                         return true;
 687                 }
 688         }
 689
 690 check_memsize:
 691         /* then check MEM_SIZE, in case the crtcs are off */
 692         if (rdev->family >= CHIP_R600)
 693                 reg = RREG32(R600_CONFIG_MEMSIZE);
 694         else
 695                 reg = RREG32(RADEON_CONFIG_MEMSIZE);
 696
 697         if (reg)
 698                 return true;
 699
 700         return false;
 701
 702 }
 703
 704 /**
 705  * radeon_update_bandwidth_info - update display bandwidth params
 706  *
 707  * @rdev: radeon_device pointer
 708  *
 709  * Used when sclk/mclk are switched or display modes are set.
 710  * params are used to calculate display watermarks (all asics)
 711  */
 712 void radeon_update_bandwidth_info(struct radeon_device *rdev)
 713 {
 714         fixed20_12 a;
 715         u32 sclk = rdev->pm.current_sclk;
 716         u32 mclk = rdev->pm.current_mclk;
 717
 718         /* sclk/mclk in Mhz */
 719         a.full = dfixed_const(100);
 720         rdev->pm.sclk.full = dfixed_const(sclk);
 721         rdev->pm.sclk.full = dfixed_div(rdev->pm.sclk, a);
 722         rdev->pm.mclk.full = dfixed_const(mclk);
 723         rdev->pm.mclk.full = dfixed_div(rdev->pm.mclk, a);
 724
 725         if (rdev->flags & RADEON_IS_IGP) {
 726                 a.full = dfixed_const(16);
 727                 /* core_bandwidth = sclk(Mhz) * 16 */
 728                 rdev->pm.core_bandwidth.full = dfixed_div(rdev->pm.sclk, a);
 729         }
 730 }
 731
 732 /**
 733  * radeon_boot_test_post_card - check and possibly initialize the hw
 734  *
 735  * @rdev: radeon_device pointer
 736  *
 737  * Check if the asic is initialized and if not, attempt to initialize
 738  * it (all asics).
 739  * Returns true if initialized or false if not.
 740  */
 741 bool radeon_boot_test_post_card(struct radeon_device *rdev)
 742 {
 743         if (radeon_card_posted(rdev))
 744                 return true;
 745
 746         if (rdev->bios) {
 747                 DRM_INFO("GPU not posted. posting now...\n");
 748                 if (rdev->is_atom_bios)
 749                         atom_asic_init(rdev->mode_info.atom_context);
 750                 else
 751                         radeon_combios_asic_init(rdev->ddev);
 752                 return true;
 753         } else {
 754                 dev_err(rdev->dev, "Card not posted and no BIOS - ignoring\n");
 755                 return false;
 756         }
 757 }
 758
 759 /**
 760  * radeon_dummy_page_init - init dummy page used by the driver
 761  *
 762  * @rdev: radeon_device pointer
 763  *
 764  * Allocate the dummy page used by the driver (all asics).
 765  * This dummy page is used by the driver as a filler for gart entries
 766  * when pages are taken out of the GART
 767  * Returns 0 on sucess, -ENOMEM on failure.
 768  */
 769 int radeon_dummy_page_init(struct radeon_device *rdev)
 770 {
 771         if (rdev->dummy_page.page)
 772                 return 0;
 773         rdev->dummy_page.page = alloc_page(GFP_DMA32 | GFP_KERNEL | __GFP_ZERO);
 774         if (rdev->dummy_page.page == NULL)
 775                 return -ENOMEM;
 776         rdev->dummy_page.addr = pci_map_page(rdev->pdev, rdev->dummy_page.page,
 777                                         0, PAGE_SIZE, PCI_DMA_BIDIRECTIONAL);
 778         if (pci_dma_mapping_error(rdev->pdev, rdev->dummy_page.addr)) {
 779                 dev_err(&rdev->pdev->dev, "Failed to DMA MAP the dummy page\n");
 780                 __free_page(rdev->dummy_page.page);
 781                 rdev->dummy_page.page = NULL;
 782                 return -ENOMEM;
 783         }
 784         rdev->dummy_page.entry = radeon_gart_get_page_entry(rdev->dummy_page.addr,
 785                                                             RADEON_GART_PAGE_DUMMY);
 786         return 0;
 787 }
 788
 789 /**
 790  * radeon_dummy_page_fini - free dummy page used by the driver
 791  *
 792  * @rdev: radeon_device pointer
 793  *
 794  * Frees the dummy page used by the driver (all asics).
 795  */
 796 void radeon_dummy_page_fini(struct radeon_device *rdev)
 797 {
 798         if (rdev->dummy_page.page == NULL)
 799                 return;
 800         pci_unmap_page(rdev->pdev, rdev->dummy_page.addr,
 801                         PAGE_SIZE, PCI_DMA_BIDIRECTIONAL);
 802         __free_page(rdev->dummy_page.page);
 803         rdev->dummy_page.page = NULL;
 804 }
 805
 806
 807 /* ATOM accessor methods */
 808 /*
 809  * ATOM is an interpreted byte code stored in tables in the vbios.  The
 810  * driver registers callbacks to access registers and the interpreter
 811  * in the driver parses the tables and executes then to program specific
 812  * actions (set display modes, asic init, etc.).  See radeon_atombios.c,
 813  * atombios.h, and atom.c
 814  */
 815
 816 /**
 817  * cail_pll_read - read PLL register
 818  *
 819  * @info: atom card_info pointer
 820  * @reg: PLL register offset
 821  *
 822  * Provides a PLL register accessor for the atom interpreter (r4xx+).
 823  * Returns the value of the PLL register.
 824  */
 825 static uint32_t cail_pll_read(struct card_info *info, uint32_t reg)
 826 {
 827         struct radeon_device *rdev = info->dev->dev_private;
 828         uint32_t r;
 829
 830         r = rdev->pll_rreg(rdev, reg);
 831         return r;
 832 }
 833
 834 /**
 835  * cail_pll_write - write PLL register
 836  *
 837  * @info: atom card_info pointer
 838  * @reg: PLL register offset
 839  * @val: value to write to the pll register
 840  *
 841  * Provides a PLL register accessor for the atom interpreter (r4xx+).
 842  */
 843 static void cail_pll_write(struct card_info *info, uint32_t reg, uint32_t val)
 844 {
 845         struct radeon_device *rdev = info->dev->dev_private;
 846
 847         rdev->pll_wreg(rdev, reg, val);
 848 }
 849
 850 /**
 851  * cail_mc_read - read MC (Memory Controller) register
 852  *
 853  * @info: atom card_info pointer
 854  * @reg: MC register offset
 855  *
 856  * Provides an MC register accessor for the atom interpreter (r4xx+).
 857  * Returns the value of the MC register.
 858  */
 859 static uint32_t cail_mc_read(struct card_info *info, uint32_t reg)
 860 {
 861         struct radeon_device *rdev = info->dev->dev_private;
 862         uint32_t r;
 863
 864         r = rdev->mc_rreg(rdev, reg);
 865         return r;
 866 }
 867
 868 /**
 869  * cail_mc_write - write MC (Memory Controller) register
 870  *
 871  * @info: atom card_info pointer
 872  * @reg: MC register offset
 873  * @val: value to write to the pll register
 874  *
 875  * Provides a MC register accessor for the atom interpreter (r4xx+).
 876  */
 877 static void cail_mc_write(struct card_info *info, uint32_t reg, uint32_t val)
 878 {
 879         struct radeon_device *rdev = info->dev->dev_private;
 880
 881         rdev->mc_wreg(rdev, reg, val);
 882 }
 883
 884 /**
 885  * cail_reg_write - write MMIO register
 886  *
 887  * @info: atom card_info pointer
 888  * @reg: MMIO register offset
 889  * @val: value to write to the pll register
 890  *
 891  * Provides a MMIO register accessor for the atom interpreter (r4xx+).
 892  */
 893 static void cail_reg_write(struct card_info *info, uint32_t reg, uint32_t val)
 894 {
 895         struct radeon_device *rdev = info->dev->dev_private;
 896
 897         WREG32(reg*4, val);
 898 }
 899
 900 /**
 901  * cail_reg_read - read MMIO register
 902  *
 903  * @info: atom card_info pointer
 904  * @reg: MMIO register offset
 905  *
 906  * Provides an MMIO register accessor for the atom interpreter (r4xx+).
 907  * Returns the value of the MMIO register.
 908  */
 909 static uint32_t cail_reg_read(struct card_info *info, uint32_t reg)
 910 {
 911         struct radeon_device *rdev = info->dev->dev_private;
 912         uint32_t r;
 913
 914         r = RREG32(reg*4);
 915         return r;
 916 }
 917
 918 /**
 919  * cail_ioreg_write - write IO register
 920  *
 921  * @info: atom card_info pointer
 922  * @reg: IO register offset
 923  * @val: value to write to the pll register
 924  *
 925  * Provides a IO register accessor for the atom interpreter (r4xx+).
 926  */
 927 static void cail_ioreg_write(struct card_info *info, uint32_t reg, uint32_t val)
 928 {
 929         struct radeon_device *rdev = info->dev->dev_private;
 930
 931         WREG32_IO(reg*4, val);
 932 }
 933
 934 /**
 935  * cail_ioreg_read - read IO register
 936  *
 937  * @info: atom card_info pointer
 938  * @reg: IO register offset
 939  *
 940  * Provides an IO register accessor for the atom interpreter (r4xx+).
 941  * Returns the value of the IO register.
 942  */
 943 static uint32_t cail_ioreg_read(struct card_info *info, uint32_t reg)
 944 {
 945         struct radeon_device *rdev = info->dev->dev_private;
 946         uint32_t r;
 947
 948         r = RREG32_IO(reg*4);
 949         return r;
 950 }
 951
 952 /**
 953  * radeon_atombios_init - init the driver info and callbacks for atombios
 954  *
 955  * @rdev: radeon_device pointer
 956  *
 957  * Initializes the driver info and register access callbacks for the
 958  * ATOM interpreter (r4xx+).
 959  * Returns 0 on sucess, -ENOMEM on failure.
 960  * Called at driver startup.
 961  */
 962 int radeon_atombios_init(struct radeon_device *rdev)
 963 {
 964         struct card_info *atom_card_info =
 965             kzalloc(sizeof(struct card_info), GFP_KERNEL);
 966
 967         if (!atom_card_info)
 968                 return -ENOMEM;
 969
 970         rdev->mode_info.atom_card_info = atom_card_info;
 971         atom_card_info->dev = rdev->ddev;
 972         atom_card_info->reg_read = cail_reg_read;
 973         atom_card_info->reg_write = cail_reg_write;
 974         /* needed for iio ops */
 975         if (rdev->rio_mem) {
 976                 atom_card_info->ioreg_read = cail_ioreg_read;
 977                 atom_card_info->ioreg_write = cail_ioreg_write;
 978         } else {
 979                 DRM_ERROR("Unable to find PCI I/O BAR; using MMIO for ATOM IIO\n");
 980                 atom_card_info->ioreg_read = cail_reg_read;
 981                 atom_card_info->ioreg_write = cail_reg_write;
 982         }
 983         atom_card_info->mc_read = cail_mc_read;
 984         atom_card_info->mc_write = cail_mc_write;
 985         atom_card_info->pll_read = cail_pll_read;
 986         atom_card_info->pll_write = cail_pll_write;
 987
 988         rdev->mode_info.atom_context = atom_parse(atom_card_info, rdev->bios);
 989         if (!rdev->mode_info.atom_context) {
 990                 radeon_atombios_fini(rdev);
 991                 return -ENOMEM;
 992         }
 993
 994         mutex_init(&rdev->mode_info.atom_context->mutex);
 995         mutex_init(&rdev->mode_info.atom_context->scratch_mutex);
 996         radeon_atom_initialize_bios_scratch_regs(rdev->ddev);
 997         atom_allocate_fb_scratch(rdev->mode_info.atom_context);
 998         return 0;
 999 }
1000
1001 /**
1002  * radeon_atombios_fini - free the driver info and callbacks for atombios
1003  *
1004  * @rdev: radeon_device pointer
1005  *
1006  * Frees the driver info and register access callbacks for the ATOM
1007  * interpreter (r4xx+).
1008  * Called at driver shutdown.
1009  */
1010 void radeon_atombios_fini(struct radeon_device *rdev)
1011 {
1012         if (rdev->mode_info.atom_context) {
1013                 kfree(rdev->mode_info.atom_context->scratch);
1014         }
1015         kfree(rdev->mode_info.atom_context);
1016         rdev->mode_info.atom_context = NULL;
1017         kfree(rdev->mode_info.atom_card_info);
1018         rdev->mode_info.atom_card_info = NULL;
1019 }
1020
1021 /* COMBIOS */
1022 /*
1023  * COMBIOS is the bios format prior to ATOM. It provides
1024  * command tables similar to ATOM, but doesn't have a unified
1025  * parser.  See radeon_combios.c
1026  */
1027
1028 /**
1029  * radeon_combios_init - init the driver info for combios
1030  *
1031  * @rdev: radeon_device pointer
1032  *
1033  * Initializes the driver info for combios (r1xx-r3xx).
1034  * Returns 0 on sucess.
1035  * Called at driver startup.
1036  */
1037 int radeon_combios_init(struct radeon_device *rdev)
1038 {
1039         radeon_combios_initialize_bios_scratch_regs(rdev->ddev);
1040         return 0;
1041 }
1042
1043 /**
1044  * radeon_combios_fini - free the driver info for combios
1045  *
1046  * @rdev: radeon_device pointer
1047  *
1048  * Frees the driver info for combios (r1xx-r3xx).
1049  * Called at driver shutdown.
1050  */
1051 void radeon_combios_fini(struct radeon_device *rdev)
1052 {
1053 }
1054
1055 /* if we get transitioned to only one device, take VGA back */
1056 /**
1057  * radeon_vga_set_decode - enable/disable vga decode
1058  *
1059  * @cookie: radeon_device pointer
1060  * @state: enable/disable vga decode
1061  *
1062  * Enable/disable vga decode (all asics).
1063  * Returns VGA resource flags.
1064  */
1065 static unsigned int radeon_vga_set_decode(void *cookie, bool state)
1066 {
1067         struct radeon_device *rdev = cookie;
1068         radeon_vga_set_state(rdev, state);
1069         if (state)
1070                 return VGA_RSRC_LEGACY_IO | VGA_RSRC_LEGACY_MEM |
1071                        VGA_RSRC_NORMAL_IO | VGA_RSRC_NORMAL_MEM;
1072         else
1073                 return VGA_RSRC_NORMAL_IO | VGA_RSRC_NORMAL_MEM;
1074 }
1075
1076 /**
1077  * radeon_check_pot_argument - check that argument is a power of two
1078  *
1079  * @arg: value to check
1080  *
1081  * Validates that a certain argument is a power of two (all asics).
1082  * Returns true if argument is valid.
1083  */
1084 static bool radeon_check_pot_argument(int arg)
1085 {
1086         return (arg & (arg - 1)) == 0;
1087 }
1088
1089 /**
1090  * Determine a sensible default GART size according to ASIC family.
1091  *
1092  * @family ASIC family name
1093  */
1094 static int radeon_gart_size_auto(enum radeon_family family)
1095 {
1096         /* default to a larger gart size on newer asics */
1097         if (family >= CHIP_TAHITI)
1098                 return 2048;
1099         else if (family >= CHIP_RV770)
1100                 return 1024;
1101         else
1102                 return 512;
1103 }
1104
1105 /**
1106  * radeon_check_arguments - validate module params
1107  *
1108  * @rdev: radeon_device pointer
1109  *
1110  * Validates certain module parameters and updates
1111  * the associated values used by the driver (all asics).
1112  */
1113 static void radeon_check_arguments(struct radeon_device *rdev)
1114 {
1115         /* vramlimit must be a power of two */
1116         if (!radeon_check_pot_argument(radeon_vram_limit)) {
1117                 dev_warn(rdev->dev, "vram limit (%d) must be a power of 2\n",
1118                                 radeon_vram_limit);
1119                 radeon_vram_limit = 0;
1120         }
1121
1122         if (radeon_gart_size == -1) {
1123                 radeon_gart_size = radeon_gart_size_auto(rdev->family);
1124         }
1125         /* gtt size must be power of two and greater or equal to 32M */
1126         if (radeon_gart_size < 32) {
1127                 dev_warn(rdev->dev, "gart size (%d) too small\n",
1128                                 radeon_gart_size);
1129                 radeon_gart_size = radeon_gart_size_auto(rdev->family);
1130         } else if (!radeon_check_pot_argument(radeon_gart_size)) {
1131                 dev_warn(rdev->dev, "gart size (%d) must be a power of 2\n",
1132                                 radeon_gart_size);
1133                 radeon_gart_size = radeon_gart_size_auto(rdev->family);
1134         }
1135         rdev->mc.gtt_size = (uint64_t)radeon_gart_size << 20;
1136
1137         /* AGP mode can only be -1, 1, 2, 4, 8 */
1138         switch (radeon_agpmode) {
1139         case -1:
1140         case 0:
1141         case 1:
1142         case 2:
1143         case 4:
1144         case 8:
1145                 break;
1146         default:
1147                 dev_warn(rdev->dev, "invalid AGP mode %d (valid mode: "
1148                                 "-1, 0, 1, 2, 4, 8)\n", radeon_agpmode);
1149                 radeon_agpmode = 0;
1150                 break;
1151         }
1152
1153         if (!radeon_check_pot_argument(radeon_vm_size)) {
1154                 dev_warn(rdev->dev, "VM size (%d) must be a power of 2\n",
1155                          radeon_vm_size);
1156                 radeon_vm_size = 4;
1157         }
1158
1159         if (radeon_vm_size < 1) {
1160                 dev_warn(rdev->dev, "VM size (%d) too small, min is 1GB\n",
1161                          radeon_vm_size);
1162                 radeon_vm_size = 4;
1163         }
1164
1165         /*
1166          * Max GPUVM size for Cayman, SI and CI are 40 bits.
1167          */
1168         if (radeon_vm_size > 1024) {
1169                 dev_warn(rdev->dev, "VM size (%d) too large, max is 1TB\n",
1170                          radeon_vm_size);
1171                 radeon_vm_size = 4;
1172         }
1173
1174         /* defines number of bits in page table versus page directory,
1175          * a page is 4KB so we have 12 bits offset, minimum 9 bits in the
1176          * page table and the remaining bits are in the page directory */
1177         if (radeon_vm_block_size == -1) {
1178
1179                 /* Total bits covered by PD + PTs */
1180                 unsigned bits = ilog2(radeon_vm_size) + 18;
1181
1182                 /* Make sure the PD is 4K in size up to 8GB address space.
1183                    Above that split equal between PD and PTs */
1184                 if (radeon_vm_size <= 8)
1185                         radeon_vm_block_size = bits - 9;
1186                 else
1187                         radeon_vm_block_size = (bits + 3) / 2;
1188
1189         } else if (radeon_vm_block_size < 9) {
1190                 dev_warn(rdev->dev, "VM page table size (%d) too small\n",
1191                          radeon_vm_block_size);
1192                 radeon_vm_block_size = 9;
1193         }
1194
1195         if (radeon_vm_block_size > 24 ||
1196             (radeon_vm_size * 1024) < (1ull << radeon_vm_block_size)) {
1197                 dev_warn(rdev->dev, "VM page table size (%d) too large\n",
1198                          radeon_vm_block_size);
1199                 radeon_vm_block_size = 9;
1200         }
1201 }
1202
1203 /**
1204  * radeon_switcheroo_set_state - set switcheroo state
1205  *
1206  * @pdev: pci dev pointer
1207  * @state: vga_switcheroo state
1208  *
1209  * Callback for the switcheroo driver.  Suspends or resumes the
1210  * the asics before or after it is powered up using ACPI methods.
1211  */
1212 static void radeon_switcheroo_set_state(struct pci_dev *pdev, enum vga_switcheroo_state state)
1213 {
1214         struct drm_device *dev = pci_get_drvdata(pdev);
1215
1216         if (radeon_is_px(dev) && state == VGA_SWITCHEROO_OFF)
1217                 return;
1218
1219         if (state == VGA_SWITCHEROO_ON) {
1220                 pr_info("radeon: switched on\n");
1221                 /* don't suspend or resume card normally */
1222                 dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1223
1224                 radeon_resume_kms(dev, true, true);
1225
1226                 dev->switch_power_state = DRM_SWITCH_POWER_ON;
1227                 drm_kms_helper_poll_enable(dev);
1228         } else {
1229                 pr_info("radeon: switched off\n");
1230                 drm_kms_helper_poll_disable(dev);
1231                 dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1232                 radeon_suspend_kms(dev, true, true, false);
1233                 dev->switch_power_state = DRM_SWITCH_POWER_OFF;
1234         }
1235 }
1236
1237 /**
1238  * radeon_switcheroo_can_switch - see if switcheroo state can change
1239  *
1240  * @pdev: pci dev pointer
1241  *
1242  * Callback for the switcheroo driver.  Check of the switcheroo
1243  * state can be changed.
1244  * Returns true if the state can be changed, false if not.
1245  */
1246 static bool radeon_switcheroo_can_switch(struct pci_dev *pdev)
1247 {
1248         struct drm_device *dev = pci_get_drvdata(pdev);
1249
1250         /*
1251          * FIXME: open_count is protected by drm_global_mutex but that would lead to
1252          * locking inversion with the driver load path. And the access here is
1253          * completely racy anyway. So don't bother with locking for now.
1254          */
1255         return dev->open_count == 0;
1256 }
1257
1258 static const struct vga_switcheroo_client_ops radeon_switcheroo_ops = {
1259         .set_gpu_state = radeon_switcheroo_set_state,
1260         .reprobe = NULL,
1261         .can_switch = radeon_switcheroo_can_switch,
1262 };
1263
1264 /**
1265  * radeon_device_init - initialize the driver
1266  *
1267  * @rdev: radeon_device pointer
1268  * @pdev: drm dev pointer
1269  * @pdev: pci dev pointer
1270  * @flags: driver flags
1271  *
1272  * Initializes the driver info and hw (all asics).
1273  * Returns 0 for success or an error on failure.
1274  * Called at driver startup.
1275  */
1276 int radeon_device_init(struct radeon_device *rdev,
1277                        struct drm_device *ddev,
1278                        struct pci_dev *pdev,
1279                        uint32_t flags)
1280 {
1281         int r, i;
1282         int dma_bits;
1283         bool runtime = false;
1284
1285         rdev->shutdown = false;
1286         rdev->dev = &pdev->dev;
1287         rdev->ddev = ddev;
1288         rdev->pdev = pdev;
1289         rdev->flags = flags;
1290         rdev->family = flags & RADEON_FAMILY_MASK;
1291         rdev->is_atom_bios = false;
1292         rdev->usec_timeout = RADEON_MAX_USEC_TIMEOUT;
1293         rdev->mc.gtt_size = 512 * 1024 * 1024;
1294         rdev->accel_working = false;
1295         /* set up ring ids */
1296         for (i = 0; i < RADEON_NUM_RINGS; i++) {
1297                 rdev->ring[i].idx = i;
1298         }
1299         rdev->fence_context = dma_fence_context_alloc(RADEON_NUM_RINGS);
1300
1301         DRM_INFO("initializing kernel modesetting (%s 0x%04X:0x%04X 0x%04X:0x%04X 0x%02X).\n",
1302                  radeon_family_name[rdev->family], pdev->vendor, pdev->device,
1303                  pdev->subsystem_vendor, pdev->subsystem_device, pdev->revision);
1304
1305         /* mutex initialization are all done here so we
1306          * can recall function without having locking issues */
1307         mutex_init(&rdev->ring_lock);
1308         mutex_init(&rdev->dc_hw_i2c_mutex);
1309         atomic_set(&rdev->ih.lock, 0);
1310         mutex_init(&rdev->gem.mutex);
1311         mutex_init(&rdev->pm.mutex);
1312         mutex_init(&rdev->gpu_clock_mutex);
1313         mutex_init(&rdev->srbm_mutex);
1314         init_rwsem(&rdev->pm.mclk_lock);
1315         init_rwsem(&rdev->exclusive_lock);
1316         init_waitqueue_head(&rdev->irq.vblank_queue);
1317         mutex_init(&rdev->mn_lock);
1318         hash_init(rdev->mn_hash);
1319         r = radeon_gem_init(rdev);
1320         if (r)
1321                 return r;
1322
1323         radeon_check_arguments(rdev);
1324         /* Adjust VM size here.
1325          * Max GPUVM size for cayman+ is 40 bits.
1326          */
1327         rdev->vm_manager.max_pfn = radeon_vm_size << 18;
1328
1329         /* Set asic functions */
1330         r = radeon_asic_init(rdev);
1331         if (r)
1332                 return r;
1333
1334         /* all of the newer IGP chips have an internal gart
1335          * However some rs4xx report as AGP, so remove that here.
1336          */
1337         if ((rdev->family >= CHIP_RS400) &&
1338             (rdev->flags & RADEON_IS_IGP)) {
1339                 rdev->flags &= ~RADEON_IS_AGP;
1340         }
1341
1342         if (rdev->flags & RADEON_IS_AGP && radeon_agpmode == -1) {
1343                 radeon_agp_disable(rdev);
1344         }
1345
1346         /* Set the internal MC address mask
1347          * This is the max address of the GPU's
1348          * internal address space.
1349          */
1350         if (rdev->family >= CHIP_CAYMAN)
1351                 rdev->mc.mc_mask = 0xffffffffffULL; /* 40 bit MC */
1352         else if (rdev->family >= CHIP_CEDAR)
1353                 rdev->mc.mc_mask = 0xfffffffffULL; /* 36 bit MC */
1354         else
1355                 rdev->mc.mc_mask = 0xffffffffULL; /* 32 bit MC */
1356
1357         /* set DMA mask + need_dma32 flags.
1358          * PCIE - can handle 40-bits.
1359          * IGP - can handle 40-bits
1360          * AGP - generally dma32 is safest
1361          * PCI - dma32 for legacy pci gart, 40 bits on newer asics
1362          */
1363         rdev->need_dma32 = false;
1364         if (rdev->flags & RADEON_IS_AGP)
1365                 rdev->need_dma32 = true;
1366         if ((rdev->flags & RADEON_IS_PCI) &&
1367             (rdev->family <= CHIP_RS740))
1368                 rdev->need_dma32 = true;
1369 #ifdef CONFIG_PPC64
1370         if (rdev->family == CHIP_CEDAR)
1371                 rdev->need_dma32 = true;
1372 #endif
1373
1374         dma_bits = rdev->need_dma32 ? 32 : 40;
1375         r = pci_set_dma_mask(rdev->pdev, DMA_BIT_MASK(dma_bits));
1376         if (r) {
1377                 rdev->need_dma32 = true;
1378                 dma_bits = 32;
1379                 pr_warn("radeon: No suitable DMA available\n");
1380         }
1381         r = pci_set_consistent_dma_mask(rdev->pdev, DMA_BIT_MASK(dma_bits));
1382         if (r) {
1383                 pci_set_consistent_dma_mask(rdev->pdev, DMA_BIT_MASK(32));
1384                 pr_warn("radeon: No coherent DMA available\n");
1385         }
1386         rdev->need_swiotlb = drm_get_max_iomem() > ((u64)1 << dma_bits);
1387
1388         /* Registers mapping */
1389         /* TODO: block userspace mapping of io register */
1390         spin_lock_init(&rdev->mmio_idx_lock);
1391         spin_lock_init(&rdev->smc_idx_lock);
1392         spin_lock_init(&rdev->pll_idx_lock);
1393         spin_lock_init(&rdev->mc_idx_lock);
1394         spin_lock_init(&rdev->pcie_idx_lock);
1395         spin_lock_init(&rdev->pciep_idx_lock);
1396         spin_lock_init(&rdev->pif_idx_lock);
1397         spin_lock_init(&rdev->cg_idx_lock);
1398         spin_lock_init(&rdev->uvd_idx_lock);
1399         spin_lock_init(&rdev->rcu_idx_lock);
1400         spin_lock_init(&rdev->didt_idx_lock);
1401         spin_lock_init(&rdev->end_idx_lock);
1402         if (rdev->family >= CHIP_BONAIRE) {
1403                 rdev->rmmio_base = pci_resource_start(rdev->pdev, 5);
1404                 rdev->rmmio_size = pci_resource_len(rdev->pdev, 5);
1405         } else {
1406                 rdev->rmmio_base = pci_resource_start(rdev->pdev, 2);
1407                 rdev->rmmio_size = pci_resource_len(rdev->pdev, 2);
1408         }
1409         rdev->rmmio = ioremap(rdev->rmmio_base, rdev->rmmio_size);
1410         if (rdev->rmmio == NULL)
1411                 return -ENOMEM;
1412
1413         /* doorbell bar mapping */
1414         if (rdev->family >= CHIP_BONAIRE)
1415                 radeon_doorbell_init(rdev);
1416
1417         /* io port mapping */
1418         for (i = 0; i < DEVICE_COUNT_RESOURCE; i++) {
1419                 if (pci_resource_flags(rdev->pdev, i) & IORESOURCE_IO) {
1420                         rdev->rio_mem_size = pci_resource_len(rdev->pdev, i);
1421                         rdev->rio_mem = pci_iomap(rdev->pdev, i, rdev->rio_mem_size);
1422                         break;
1423                 }
1424         }
1425         if (rdev->rio_mem == NULL)
1426                 DRM_ERROR("Unable to find PCI I/O BAR\n");
1427
1428         if (rdev->flags & RADEON_IS_PX)
1429                 radeon_device_handle_px_quirks(rdev);
1430
1431         /* if we have > 1 VGA cards, then disable the radeon VGA resources */
1432         /* this will fail for cards that aren't VGA class devices, just
1433          * ignore it */
1434         vga_client_register(rdev->pdev, rdev, NULL, radeon_vga_set_decode);
1435
1436         if (rdev->flags & RADEON_IS_PX)
1437                 runtime = true;
1438         if (!pci_is_thunderbolt_attached(rdev->pdev))
1439                 vga_switcheroo_register_client(rdev->pdev,
1440                                                &radeon_switcheroo_ops, runtime);
1441         if (runtime)
1442                 vga_switcheroo_init_domain_pm_ops(rdev->dev, &rdev->vga_pm_domain);
1443
1444         r = radeon_init(rdev);
1445         if (r)
1446                 goto failed;
1447
1448         r = radeon_gem_debugfs_init(rdev);
1449         if (r) {
1450                 DRM_ERROR("registering gem debugfs failed (%d).\n", r);
1451         }
1452
1453         r = radeon_mst_debugfs_init(rdev);
1454         if (r) {
1455                 DRM_ERROR("registering mst debugfs failed (%d).\n", r);
1456         }
1457
1458         if (rdev->flags & RADEON_IS_AGP && !rdev->accel_working) {
1459                 /* Acceleration not working on AGP card try again
1460                  * with fallback to PCI or PCIE GART
1461                  */
1462                 radeon_asic_reset(rdev);
1463                 radeon_fini(rdev);
1464                 radeon_agp_disable(rdev);
1465                 r = radeon_init(rdev);
1466                 if (r)
1467                         goto failed;
1468         }
1469
1470         r = radeon_ib_ring_tests(rdev);
1471         if (r)
1472                 DRM_ERROR("ib ring test failed (%d).\n", r);
1473
1474         /*
1475          * Turks/Thames GPU will freeze whole laptop if DPM is not restarted
1476          * after the CP ring have chew one packet at least. Hence here we stop
1477          * and restart DPM after the radeon_ib_ring_tests().
1478          */
1479         if (rdev->pm.dpm_enabled &&
1480             (rdev->pm.pm_method == PM_METHOD_DPM) &&
1481             (rdev->family == CHIP_TURKS) &&
1482             (rdev->flags & RADEON_IS_MOBILITY)) {
1483                 mutex_lock(&rdev->pm.mutex);
1484                 radeon_dpm_disable(rdev);
1485                 radeon_dpm_enable(rdev);
1486                 mutex_unlock(&rdev->pm.mutex);
1487         }
1488
1489         if ((radeon_testing & 1)) {
1490                 if (rdev->accel_working)
1491                         radeon_test_moves(rdev);
1492                 else
1493                         DRM_INFO("radeon: acceleration disabled, skipping move tests\n");
1494         }
1495         if ((radeon_testing & 2)) {
1496                 if (rdev->accel_working)
1497                         radeon_test_syncing(rdev);
1498                 else
1499                         DRM_INFO("radeon: acceleration disabled, skipping sync tests\n");
1500         }
1501         if (radeon_benchmarking) {
1502                 if (rdev->accel_working)
1503                         radeon_benchmark(rdev, radeon_benchmarking);
1504                 else
1505                         DRM_INFO("radeon: acceleration disabled, skipping benchmarks\n");
1506         }
1507         return 0;
1508
1509 failed:
1510         /* balance pm_runtime_get_sync() in radeon_driver_unload_kms() */
1511         if (radeon_is_px(ddev))
1512                 pm_runtime_put_noidle(ddev->dev);
1513         if (runtime)
1514                 vga_switcheroo_fini_domain_pm_ops(rdev->dev);
1515         return r;
1516 }
1517
1518 /**
1519  * radeon_device_fini - tear down the driver
1520  *
1521  * @rdev: radeon_device pointer
1522  *
1523  * Tear down the driver info (all asics).
1524  * Called at driver shutdown.
1525  */
1526 void radeon_device_fini(struct radeon_device *rdev)
1527 {
1528         DRM_INFO("radeon: finishing device.\n");
1529         rdev->shutdown = true;
1530         /* evict vram memory */
1531         radeon_bo_evict_vram(rdev);
1532         radeon_fini(rdev);
1533         if (!pci_is_thunderbolt_attached(rdev->pdev))
1534                 vga_switcheroo_unregister_client(rdev->pdev);
1535         if (rdev->flags & RADEON_IS_PX)
1536                 vga_switcheroo_fini_domain_pm_ops(rdev->dev);
1537         vga_client_register(rdev->pdev, NULL, NULL, NULL);
1538         if (rdev->rio_mem)
1539                 pci_iounmap(rdev->pdev, rdev->rio_mem);
1540         rdev->rio_mem = NULL;
1541         iounmap(rdev->rmmio);
1542         rdev->rmmio = NULL;
1543         if (rdev->family >= CHIP_BONAIRE)
1544                 radeon_doorbell_fini(rdev);
1545 }
1546
1547
1548 /*
1549  * Suspend & resume.
1550  */
1551 /**
1552  * radeon_suspend_kms - initiate device suspend
1553  *
1554  * @pdev: drm dev pointer
1555  * @state: suspend state
1556  *
1557  * Puts the hw in the suspend state (all asics).
1558  * Returns 0 for success or an error on failure.
1559  * Called at driver suspend.
1560  */
1561 int radeon_suspend_kms(struct drm_device *dev, bool suspend,
1562                        bool fbcon, bool freeze)
1563 {
1564         struct radeon_device *rdev;
1565         struct drm_crtc *crtc;
1566         struct drm_connector *connector;
1567         int i, r;
1568
1569         if (dev == NULL || dev->dev_private == NULL) {
1570                 return -ENODEV;
1571         }
1572
1573         rdev = dev->dev_private;
1574
1575         if (dev->switch_power_state == DRM_SWITCH_POWER_OFF)
1576                 return 0;
1577
1578         drm_kms_helper_poll_disable(dev);
1579
1580         drm_modeset_lock_all(dev);
1581         /* turn off display hw */
1582         list_for_each_entry(connector, &dev->mode_config.connector_list, head) {
1583                 drm_helper_connector_dpms(connector, DRM_MODE_DPMS_OFF);
1584         }
1585         drm_modeset_unlock_all(dev);
1586
1587         /* unpin the front buffers and cursors */
1588         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head) {
1589                 struct radeon_crtc *radeon_crtc = to_radeon_crtc(crtc);
1590                 struct radeon_framebuffer *rfb = to_radeon_framebuffer(crtc->primary->fb);
1591                 struct radeon_bo *robj;
1592
1593                 if (radeon_crtc->cursor_bo) {
1594                         struct radeon_bo *robj = gem_to_radeon_bo(radeon_crtc->cursor_bo);
1595                         r = radeon_bo_reserve(robj, false);
1596                         if (r == 0) {
1597                                 radeon_bo_unpin(robj);
1598                                 radeon_bo_unreserve(robj);
1599                         }
1600                 }
1601
1602                 if (rfb == NULL || rfb->obj == NULL) {
1603                         continue;
1604                 }
1605                 robj = gem_to_radeon_bo(rfb->obj);
1606                 /* don't unpin kernel fb objects */
1607                 if (!radeon_fbdev_robj_is_fb(rdev, robj)) {
1608                         r = radeon_bo_reserve(robj, false);
1609                         if (r == 0) {
1610                                 radeon_bo_unpin(robj);
1611                                 radeon_bo_unreserve(robj);
1612                         }
1613                 }
1614         }
1615         /* evict vram memory */
1616         radeon_bo_evict_vram(rdev);
1617
1618         /* wait for gpu to finish processing current batch */
1619         for (i = 0; i < RADEON_NUM_RINGS; i++) {
1620                 r = radeon_fence_wait_empty(rdev, i);
1621                 if (r) {
1622                         /* delay GPU reset to resume */
1623                         radeon_fence_driver_force_completion(rdev, i);
1624                 }
1625         }
1626
1627         radeon_save_bios_scratch_regs(rdev);
1628
1629         radeon_suspend(rdev);
1630         radeon_hpd_fini(rdev);
1631         /* evict remaining vram memory
1632          * This second call to evict vram is to evict the gart page table
1633          * using the CPU.
1634          */
1635         radeon_bo_evict_vram(rdev);
1636
1637         radeon_agp_suspend(rdev);
1638
1639         pci_save_state(dev->pdev);
1640         if (freeze && rdev->family >= CHIP_CEDAR && !(rdev->flags & RADEON_IS_IGP)) {
1641                 rdev->asic->asic_reset(rdev, true);
1642                 pci_restore_state(dev->pdev);
1643         } else if (suspend) {
1644                 /* Shut down the device */
1645                 pci_disable_device(dev->pdev);
1646                 pci_set_power_state(dev->pdev, PCI_D3hot);
1647         }
1648
1649         if (fbcon) {
1650                 console_lock();
1651                 radeon_fbdev_set_suspend(rdev, 1);
1652                 console_unlock();
1653         }
1654         return 0;
1655 }
1656
1657 /**
1658  * radeon_resume_kms - initiate device resume
1659  *
1660  * @pdev: drm dev pointer
1661  *
1662  * Bring the hw back to operating state (all asics).
1663  * Returns 0 for success or an error on failure.
1664  * Called at driver resume.
1665  */
1666 int radeon_resume_kms(struct drm_device *dev, bool resume, bool fbcon)
1667 {
1668         struct drm_connector *connector;
1669         struct radeon_device *rdev = dev->dev_private;
1670         struct drm_crtc *crtc;
1671         int r;
1672
1673         if (dev->switch_power_state == DRM_SWITCH_POWER_OFF)
1674                 return 0;
1675
1676         if (fbcon) {
1677                 console_lock();
1678         }
1679         if (resume) {
1680                 pci_set_power_state(dev->pdev, PCI_D0);
1681                 pci_restore_state(dev->pdev);
1682                 if (pci_enable_device(dev->pdev)) {
1683                         if (fbcon)
1684                                 console_unlock();
1685                         return -1;
1686                 }
1687         }
1688         /* resume AGP if in use */
1689         radeon_agp_resume(rdev);
1690         radeon_resume(rdev);
1691
1692         r = radeon_ib_ring_tests(rdev);
1693         if (r)
1694                 DRM_ERROR("ib ring test failed (%d).\n", r);
1695
1696         if ((rdev->pm.pm_method == PM_METHOD_DPM) && rdev->pm.dpm_enabled) {
1697                 /* do dpm late init */
1698                 r = radeon_pm_late_init(rdev);
1699                 if (r) {
1700                         rdev->pm.dpm_enabled = false;
1701                         DRM_ERROR("radeon_pm_late_init failed, disabling dpm\n");
1702                 }
1703         } else {
1704                 /* resume old pm late */
1705                 radeon_pm_resume(rdev);
1706         }
1707
1708         radeon_restore_bios_scratch_regs(rdev);
1709
1710         /* pin cursors */
1711         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head) {
1712                 struct radeon_crtc *radeon_crtc = to_radeon_crtc(crtc);
1713
1714                 if (radeon_crtc->cursor_bo) {
1715                         struct radeon_bo *robj = gem_to_radeon_bo(radeon_crtc->cursor_bo);
1716                         r = radeon_bo_reserve(robj, false);
1717                         if (r == 0) {
1718                                 /* Only 27 bit offset for legacy cursor */
1719                                 r = radeon_bo_pin_restricted(robj,
1720                                                              RADEON_GEM_DOMAIN_VRAM,
1721                                                              ASIC_IS_AVIVO(rdev) ?
1722                                                              0 : 1 << 27,
1723                                                              &radeon_crtc->cursor_addr);
1724                                 if (r != 0)
1725                                         DRM_ERROR("Failed to pin cursor BO (%d)\n", r);
1726                                 radeon_bo_unreserve(robj);
1727                         }
1728                 }
1729         }
1730
1731         /* init dig PHYs, disp eng pll */
1732         if (rdev->is_atom_bios) {
1733                 radeon_atom_encoder_init(rdev);
1734                 radeon_atom_disp_eng_pll_init(rdev);
1735                 /* turn on the BL */
1736                 if (rdev->mode_info.bl_encoder) {
1737                         u8 bl_level = radeon_get_backlight_level(rdev,
1738                                                                  rdev->mode_info.bl_encoder);
1739                         radeon_set_backlight_level(rdev, rdev->mode_info.bl_encoder,
1740                                                    bl_level);
1741                 }
1742         }
1743         /* reset hpd state */
1744         radeon_hpd_init(rdev);
1745         /* blat the mode back in */
1746         if (fbcon) {
1747                 drm_helper_resume_force_mode(dev);
1748                 /* turn on display hw */
1749                 drm_modeset_lock_all(dev);
1750                 list_for_each_entry(connector, &dev->mode_config.connector_list, head) {
1751                         drm_helper_connector_dpms(connector, DRM_MODE_DPMS_ON);
1752                 }
1753                 drm_modeset_unlock_all(dev);
1754         }
1755
1756         drm_kms_helper_poll_enable(dev);
1757
1758         /* set the power state here in case we are a PX system or headless */
1759         if ((rdev->pm.pm_method == PM_METHOD_DPM) && rdev->pm.dpm_enabled)
1760                 radeon_pm_compute_clocks(rdev);
1761
1762         if (fbcon) {
1763                 radeon_fbdev_set_suspend(rdev, 0);
1764                 console_unlock();
1765         }
1766
1767         return 0;
1768 }
1769
1770 /**
1771  * radeon_gpu_reset - reset the asic
1772  *
1773  * @rdev: radeon device pointer
1774  *
1775  * Attempt the reset the GPU if it has hung (all asics).
1776  * Returns 0 for success or an error on failure.
1777  */
1778 int radeon_gpu_reset(struct radeon_device *rdev)
1779 {
1780         unsigned ring_sizes[RADEON_NUM_RINGS];
1781         uint32_t *ring_data[RADEON_NUM_RINGS];
1782
1783         bool saved = false;
1784
1785         int i, r;
1786         int resched;
1787
1788         down_write(&rdev->exclusive_lock);
1789
1790         if (!rdev->needs_reset) {
1791                 up_write(&rdev->exclusive_lock);
1792                 return 0;
1793         }
1794
1795         atomic_inc(&rdev->gpu_reset_counter);
1796
1797         radeon_save_bios_scratch_regs(rdev);
1798         /* block TTM */
1799         resched = ttm_bo_lock_delayed_workqueue(&rdev->mman.bdev);
1800         radeon_suspend(rdev);
1801         radeon_hpd_fini(rdev);
1802
1803         for (i = 0; i < RADEON_NUM_RINGS; ++i) {
1804                 ring_sizes[i] = radeon_ring_backup(rdev, &rdev->ring[i],
1805                                                    &ring_data[i]);
1806                 if (ring_sizes[i]) {
1807                         saved = true;
1808                         dev_info(rdev->dev, "Saved %d dwords of commands "
1809                                  "on ring %d.\n", ring_sizes[i], i);
1810                 }
1811         }
1812
1813         r = radeon_asic_reset(rdev);
1814         if (!r) {
1815                 dev_info(rdev->dev, "GPU reset succeeded, trying to resume\n");
1816                 radeon_resume(rdev);
1817         }
1818
1819         radeon_restore_bios_scratch_regs(rdev);
1820
1821         for (i = 0; i < RADEON_NUM_RINGS; ++i) {
1822                 if (!r && ring_data[i]) {
1823                         radeon_ring_restore(rdev, &rdev->ring[i],
1824                                             ring_sizes[i], ring_data[i]);
1825                 } else {
1826                         radeon_fence_driver_force_completion(rdev, i);
1827                         kfree(ring_data[i]);
1828                 }
1829         }
1830
1831         if ((rdev->pm.pm_method == PM_METHOD_DPM) && rdev->pm.dpm_enabled) {
1832                 /* do dpm late init */
1833                 r = radeon_pm_late_init(rdev);
1834                 if (r) {
1835                         rdev->pm.dpm_enabled = false;
1836                         DRM_ERROR("radeon_pm_late_init failed, disabling dpm\n");
1837                 }
1838         } else {
1839                 /* resume old pm late */
1840                 radeon_pm_resume(rdev);
1841         }
1842
1843         /* init dig PHYs, disp eng pll */
1844         if (rdev->is_atom_bios) {
1845                 radeon_atom_encoder_init(rdev);
1846                 radeon_atom_disp_eng_pll_init(rdev);
1847                 /* turn on the BL */
1848                 if (rdev->mode_info.bl_encoder) {
1849                         u8 bl_level = radeon_get_backlight_level(rdev,
1850                                                                  rdev->mode_info.bl_encoder);
1851                         radeon_set_backlight_level(rdev, rdev->mode_info.bl_encoder,
1852                                                    bl_level);
1853                 }
1854         }
1855         /* reset hpd state */
1856         radeon_hpd_init(rdev);
1857
1858         ttm_bo_unlock_delayed_workqueue(&rdev->mman.bdev, resched);
1859
1860         rdev->in_reset = true;
1861         rdev->needs_reset = false;
1862
1863         downgrade_write(&rdev->exclusive_lock);
1864
1865         drm_helper_resume_force_mode(rdev->ddev);
1866
1867         /* set the power state here in case we are a PX system or headless */
1868         if ((rdev->pm.pm_method == PM_METHOD_DPM) && rdev->pm.dpm_enabled)
1869                 radeon_pm_compute_clocks(rdev);
1870
1871         if (!r) {
1872                 r = radeon_ib_ring_tests(rdev);
1873                 if (r && saved)
1874                         r = -EAGAIN;
1875         } else {
1876                 /* bad news, how to tell it to userspace ? */
1877                 dev_info(rdev->dev, "GPU reset failed\n");
1878         }
1879
1880         rdev->needs_reset = r == -EAGAIN;
1881         rdev->in_reset = false;
1882
1883         up_read(&rdev->exclusive_lock);
1884         return r;
1885 }
1886
1887
1888 /*
1889  * Debugfs
1890  */
1891 int radeon_debugfs_add_files(struct radeon_device *rdev,
1892                              struct drm_info_list *files,
1893                              unsigned nfiles)
1894 {
1895         unsigned i;
1896
1897         for (i = 0; i < rdev->debugfs_count; i++) {
1898                 if (rdev->debugfs[i].files == files) {
1899                         /* Already registered */
1900                         return 0;
1901                 }
1902         }
1903
1904         i = rdev->debugfs_count + 1;
1905         if (i > RADEON_DEBUGFS_MAX_COMPONENTS) {
1906                 DRM_ERROR("Reached maximum number of debugfs components.\n");
1907                 DRM_ERROR("Report so we increase "
1908                           "RADEON_DEBUGFS_MAX_COMPONENTS.\n");
1909                 return -EINVAL;
1910         }
1911         rdev->debugfs[rdev->debugfs_count].files = files;
1912         rdev->debugfs[rdev->debugfs_count].num_files = nfiles;
1913         rdev->debugfs_count = i;
1914 #if defined(CONFIG_DEBUG_FS)
1915         drm_debugfs_create_files(files, nfiles,
1916                                  rdev->ddev->primary->debugfs_root,
1917                                  rdev->ddev->primary);
1918 #endif
1919         return 0;
1920 }