drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #ifdef pr_fmt
  32 #undef pr_fmt
  33 #endif
  34
  35 #define pr_fmt(fmt) "amdgpu: " fmt
  36
  37 #ifdef dev_fmt
  38 #undef dev_fmt
  39 #endif
  40
  41 #define dev_fmt(fmt) "amdgpu: " fmt
  42
  43 #include "amdgpu_ctx.h"
  44
  45 #include <linux/atomic.h>
  46 #include <linux/wait.h>
  47 #include <linux/list.h>
  48 #include <linux/kref.h>
  49 #include <linux/rbtree.h>
  50 #include <linux/hashtable.h>
  51 #include <linux/dma-fence.h>
  52 #include <linux/pci.h>
  53 #include <linux/aer.h>
  54
  55 #include <drm/ttm/ttm_bo_api.h>
  56 #include <drm/ttm/ttm_bo_driver.h>
  57 #include <drm/ttm/ttm_placement.h>
  58 #include <drm/ttm/ttm_execbuf_util.h>
  59
  60 #include <drm/amdgpu_drm.h>
  61 #include <drm/drm_gem.h>
  62 #include <drm/drm_ioctl.h>
  63 #include <drm/gpu_scheduler.h>
  64
  65 #include <kgd_kfd_interface.h>
  66 #include "dm_pp_interface.h"
  67 #include "kgd_pp_interface.h"
  68
  69 #include "amd_shared.h"
  70 #include "amdgpu_mode.h"
  71 #include "amdgpu_ih.h"
  72 #include "amdgpu_irq.h"
  73 #include "amdgpu_ucode.h"
  74 #include "amdgpu_ttm.h"
  75 #include "amdgpu_psp.h"
  76 #include "amdgpu_gds.h"
  77 #include "amdgpu_sync.h"
  78 #include "amdgpu_ring.h"
  79 #include "amdgpu_vm.h"
  80 #include "amdgpu_dpm.h"
  81 #include "amdgpu_acp.h"
  82 #include "amdgpu_uvd.h"
  83 #include "amdgpu_vce.h"
  84 #include "amdgpu_vcn.h"
  85 #include "amdgpu_jpeg.h"
  86 #include "amdgpu_mn.h"
  87 #include "amdgpu_gmc.h"
  88 #include "amdgpu_gfx.h"
  89 #include "amdgpu_sdma.h"
  90 #include "amdgpu_nbio.h"
  91 #include "amdgpu_hdp.h"
  92 #include "amdgpu_dm.h"
  93 #include "amdgpu_virt.h"
  94 #include "amdgpu_csa.h"
  95 #include "amdgpu_gart.h"
  96 #include "amdgpu_debugfs.h"
  97 #include "amdgpu_job.h"
  98 #include "amdgpu_bo_list.h"
  99 #include "amdgpu_gem.h"
 100 #include "amdgpu_doorbell.h"
 101 #include "amdgpu_amdkfd.h"
 102 #include "amdgpu_smu.h"
 103 #include "amdgpu_discovery.h"
 104 #include "amdgpu_mes.h"
 105 #include "amdgpu_umc.h"
 106 #include "amdgpu_mmhub.h"
 107 #include "amdgpu_gfxhub.h"
 108 #include "amdgpu_df.h"
 109 #include "amdgpu_smuio.h"
 110 #include "amdgpu_hdp.h"
 111
 112 #define MAX_GPU_INSTANCE                16
 113
 114 struct amdgpu_gpu_instance
 115 {
 116         struct amdgpu_device            *adev;
 117         int                             mgpu_fan_enabled;
 118 };
 119
 120 struct amdgpu_mgpu_info
 121 {
 122         struct amdgpu_gpu_instance      gpu_ins[MAX_GPU_INSTANCE];
 123         struct mutex                    mutex;
 124         uint32_t                        num_gpu;
 125         uint32_t                        num_dgpu;
 126         uint32_t                        num_apu;
 127 };
 128
 129 struct amdgpu_watchdog_timer
 130 {
 131         bool timeout_fatal_disable;
 132         uint32_t period; /* maxCycles = (1 << period), the number of cycles before a timeout */
 133 };
 134
 135 #define AMDGPU_MAX_TIMEOUT_PARAM_LENGTH 256
 136
 137 /*
 138  * Modules parameters.
 139  */
 140 extern int amdgpu_modeset;
 141 extern int amdgpu_vram_limit;
 142 extern int amdgpu_vis_vram_limit;
 143 extern int amdgpu_gart_size;
 144 extern int amdgpu_gtt_size;
 145 extern int amdgpu_moverate;
 146 extern int amdgpu_benchmarking;
 147 extern int amdgpu_testing;
 148 extern int amdgpu_audio;
 149 extern int amdgpu_disp_priority;
 150 extern int amdgpu_hw_i2c;
 151 extern int amdgpu_pcie_gen2;
 152 extern int amdgpu_msi;
 153 extern char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 154 extern int amdgpu_dpm;
 155 extern int amdgpu_fw_load_type;
 156 extern int amdgpu_aspm;
 157 extern int amdgpu_runtime_pm;
 158 extern uint amdgpu_ip_block_mask;
 159 extern int amdgpu_bapm;
 160 extern int amdgpu_deep_color;
 161 extern int amdgpu_vm_size;
 162 extern int amdgpu_vm_block_size;
 163 extern int amdgpu_vm_fragment_size;
 164 extern int amdgpu_vm_fault_stop;
 165 extern int amdgpu_vm_debug;
 166 extern int amdgpu_vm_update_mode;
 167 extern int amdgpu_exp_hw_support;
 168 extern int amdgpu_dc;
 169 extern int amdgpu_sched_jobs;
 170 extern int amdgpu_sched_hw_submission;
 171 extern uint amdgpu_pcie_gen_cap;
 172 extern uint amdgpu_pcie_lane_cap;
 173 extern uint amdgpu_cg_mask;
 174 extern uint amdgpu_pg_mask;
 175 extern uint amdgpu_sdma_phase_quantum;
 176 extern char *amdgpu_disable_cu;
 177 extern char *amdgpu_virtual_display;
 178 extern uint amdgpu_pp_feature_mask;
 179 extern uint amdgpu_force_long_training;
 180 extern int amdgpu_job_hang_limit;
 181 extern int amdgpu_lbpw;
 182 extern int amdgpu_compute_multipipe;
 183 extern int amdgpu_gpu_recovery;
 184 extern int amdgpu_emu_mode;
 185 extern uint amdgpu_smu_memory_pool_size;
 186 extern int amdgpu_smu_pptable_id;
 187 extern uint amdgpu_dc_feature_mask;
 188 extern uint amdgpu_dc_debug_mask;
 189 extern uint amdgpu_dm_abm_level;
 190 extern int amdgpu_backlight;
 191 extern struct amdgpu_mgpu_info mgpu_info;
 192 extern int amdgpu_ras_enable;
 193 extern uint amdgpu_ras_mask;
 194 extern int amdgpu_bad_page_threshold;
 195 extern struct amdgpu_watchdog_timer amdgpu_watchdog_timer;
 196 extern int amdgpu_async_gfx_ring;
 197 extern int amdgpu_mcbp;
 198 extern int amdgpu_discovery;
 199 extern int amdgpu_mes;
 200 extern int amdgpu_noretry;
 201 extern int amdgpu_force_asic_type;
 202 #ifdef CONFIG_HSA_AMD
 203 extern int sched_policy;
 204 extern bool debug_evictions;
 205 extern bool no_system_mem_limit;
 206 #else
 207 static const int __maybe_unused sched_policy = KFD_SCHED_POLICY_HWS;
 208 static const bool __maybe_unused debug_evictions; /* = false */
 209 static const bool __maybe_unused no_system_mem_limit;
 210 #endif
 211
 212 extern int amdgpu_tmz;
 213 extern int amdgpu_reset_method;
 214
 215 #ifdef CONFIG_DRM_AMDGPU_SI
 216 extern int amdgpu_si_support;
 217 #endif
 218 #ifdef CONFIG_DRM_AMDGPU_CIK
 219 extern int amdgpu_cik_support;
 220 #endif
 221 extern int amdgpu_num_kcq;
 222
 223 #define AMDGPU_VM_MAX_NUM_CTX                   4096
 224 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 225 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 226 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 227 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 228 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 229 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 230 #define AMDGPUFB_CONN_LIMIT                     4
 231 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 232
 233 #define AMDGPU_VBIOS_VGA_ALLOCATION             (9 * 1024 * 1024) /* reserve 8MB for vga emulator and 1 MB for FB */
 234
 235 /* hard reset data */
 236 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 237
 238 /* reset flags */
 239 #define AMDGPU_RESET_GFX                        (1 << 0)
 240 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 241 #define AMDGPU_RESET_DMA                        (1 << 2)
 242 #define AMDGPU_RESET_CP                         (1 << 3)
 243 #define AMDGPU_RESET_GRBM                       (1 << 4)
 244 #define AMDGPU_RESET_DMA1                       (1 << 5)
 245 #define AMDGPU_RESET_RLC                        (1 << 6)
 246 #define AMDGPU_RESET_SEM                        (1 << 7)
 247 #define AMDGPU_RESET_IH                         (1 << 8)
 248 #define AMDGPU_RESET_VMC                        (1 << 9)
 249 #define AMDGPU_RESET_MC                         (1 << 10)
 250 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 251 #define AMDGPU_RESET_UVD                        (1 << 12)
 252 #define AMDGPU_RESET_VCE                        (1 << 13)
 253 #define AMDGPU_RESET_VCE1                       (1 << 14)
 254
 255 /* max cursor sizes (in pixels) */
 256 #define CIK_CURSOR_WIDTH 128
 257 #define CIK_CURSOR_HEIGHT 128
 258
 259 struct amdgpu_device;
 260 struct amdgpu_ib;
 261 struct amdgpu_cs_parser;
 262 struct amdgpu_job;
 263 struct amdgpu_irq_src;
 264 struct amdgpu_fpriv;
 265 struct amdgpu_bo_va_mapping;
 266 struct amdgpu_atif;
 267 struct kfd_vm_fault_info;
 268 struct amdgpu_hive_info;
 269
 270 enum amdgpu_cp_irq {
 271         AMDGPU_CP_IRQ_GFX_ME0_PIPE0_EOP = 0,
 272         AMDGPU_CP_IRQ_GFX_ME0_PIPE1_EOP,
 273         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 274         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 275         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 276         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 277         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 278         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 279         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 280         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 281
 282         AMDGPU_CP_IRQ_LAST
 283 };
 284
 285 enum amdgpu_thermal_irq {
 286         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 287         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 288
 289         AMDGPU_THERMAL_IRQ_LAST
 290 };
 291
 292 enum amdgpu_kiq_irq {
 293         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 294         AMDGPU_CP_KIQ_IRQ_LAST
 295 };
 296
 297 #define MAX_KIQ_REG_WAIT       5000 /* in usecs, 5ms */
 298 #define MAX_KIQ_REG_BAILOUT_INTERVAL   5 /* in msecs, 5ms */
 299 #define MAX_KIQ_REG_TRY 1000
 300
 301 int amdgpu_device_ip_set_clockgating_state(void *dev,
 302                                            enum amd_ip_block_type block_type,
 303                                            enum amd_clockgating_state state);
 304 int amdgpu_device_ip_set_powergating_state(void *dev,
 305                                            enum amd_ip_block_type block_type,
 306                                            enum amd_powergating_state state);
 307 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 308                                             u32 *flags);
 309 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 310                                    enum amd_ip_block_type block_type);
 311 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 312                               enum amd_ip_block_type block_type);
 313
 314 #define AMDGPU_MAX_IP_NUM 16
 315
 316 struct amdgpu_ip_block_status {
 317         bool valid;
 318         bool sw;
 319         bool hw;
 320         bool late_initialized;
 321         bool hang;
 322 };
 323
 324 struct amdgpu_ip_block_version {
 325         const enum amd_ip_block_type type;
 326         const u32 major;
 327         const u32 minor;
 328         const u32 rev;
 329         const struct amd_ip_funcs *funcs;
 330 };
 331
 332 #define HW_REV(_Major, _Minor, _Rev) \
 333         ((((uint32_t) (_Major)) << 16) | ((uint32_t) (_Minor) << 8) | ((uint32_t) (_Rev)))
 334
 335 struct amdgpu_ip_block {
 336         struct amdgpu_ip_block_status status;
 337         const struct amdgpu_ip_block_version *version;
 338 };
 339
 340 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 341                                        enum amd_ip_block_type type,
 342                                        u32 major, u32 minor);
 343
 344 struct amdgpu_ip_block *
 345 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 346                               enum amd_ip_block_type type);
 347
 348 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 349                                const struct amdgpu_ip_block_version *ip_block_version);
 350
 351 /*
 352  * BIOS.
 353  */
 354 bool amdgpu_get_bios(struct amdgpu_device *adev);
 355 bool amdgpu_read_bios(struct amdgpu_device *adev);
 356
 357 /*
 358  * Clocks
 359  */
 360
 361 #define AMDGPU_MAX_PPLL 3
 362
 363 struct amdgpu_clock {
 364         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 365         struct amdgpu_pll spll;
 366         struct amdgpu_pll mpll;
 367         /* 10 Khz units */
 368         uint32_t default_mclk;
 369         uint32_t default_sclk;
 370         uint32_t default_dispclk;
 371         uint32_t current_dispclk;
 372         uint32_t dp_extclk;
 373         uint32_t max_pixel_clock;
 374 };
 375
 376 /* sub-allocation manager, it has to be protected by another lock.
 377  * By conception this is an helper for other part of the driver
 378  * like the indirect buffer or semaphore, which both have their
 379  * locking.
 380  *
 381  * Principe is simple, we keep a list of sub allocation in offset
 382  * order (first entry has offset == 0, last entry has the highest
 383  * offset).
 384  *
 385  * When allocating new object we first check if there is room at
 386  * the end total_size - (last_object_offset + last_object_size) >=
 387  * alloc_size. If so we allocate new object there.
 388  *
 389  * When there is not enough room at the end, we start waiting for
 390  * each sub object until we reach object_offset+object_size >=
 391  * alloc_size, this object then become the sub object we return.
 392  *
 393  * Alignment can't be bigger than page size.
 394  *
 395  * Hole are not considered for allocation to keep things simple.
 396  * Assumption is that there won't be hole (all object on same
 397  * alignment).
 398  */
 399
 400 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 401
 402 struct amdgpu_sa_manager {
 403         wait_queue_head_t       wq;
 404         struct amdgpu_bo        *bo;
 405         struct list_head        *hole;
 406         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 407         struct list_head        olist;
 408         unsigned                size;
 409         uint64_t                gpu_addr;
 410         void                    *cpu_ptr;
 411         uint32_t                domain;
 412         uint32_t                align;
 413 };
 414
 415 /* sub-allocation buffer */
 416 struct amdgpu_sa_bo {
 417         struct list_head                olist;
 418         struct list_head                flist;
 419         struct amdgpu_sa_manager        *manager;
 420         unsigned                        soffset;
 421         unsigned                        eoffset;
 422         struct dma_fence                *fence;
 423 };
 424
 425 int amdgpu_fence_slab_init(void);
 426 void amdgpu_fence_slab_fini(void);
 427
 428 /*
 429  * IRQS.
 430  */
 431
 432 struct amdgpu_flip_work {
 433         struct delayed_work             flip_work;
 434         struct work_struct              unpin_work;
 435         struct amdgpu_device            *adev;
 436         int                             crtc_id;
 437         u32                             target_vblank;
 438         uint64_t                        base;
 439         struct drm_pending_vblank_event *event;
 440         struct amdgpu_bo                *old_abo;
 441         struct dma_fence                *excl;
 442         unsigned                        shared_count;
 443         struct dma_fence                **shared;
 444         struct dma_fence_cb             cb;
 445         bool                            async;
 446 };
 447
 448
 449 /*
 450  * CP & rings.
 451  */
 452
 453 struct amdgpu_ib {
 454         struct amdgpu_sa_bo             *sa_bo;
 455         uint32_t                        length_dw;
 456         uint64_t                        gpu_addr;
 457         uint32_t                        *ptr;
 458         uint32_t                        flags;
 459 };
 460
 461 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 462
 463 /*
 464  * file private structure
 465  */
 466
 467 struct amdgpu_fpriv {
 468         struct amdgpu_vm        vm;
 469         struct amdgpu_bo_va     *prt_va;
 470         struct amdgpu_bo_va     *csa_va;
 471         struct mutex            bo_list_lock;
 472         struct idr              bo_list_handles;
 473         struct amdgpu_ctx_mgr   ctx_mgr;
 474 };
 475
 476 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv);
 477
 478 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 479                   unsigned size,
 480                   enum amdgpu_ib_pool_type pool,
 481                   struct amdgpu_ib *ib);
 482 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 483                     struct dma_fence *f);
 484 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 485                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 486                        struct dma_fence **f);
 487 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 488 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 489 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
 490
 491 /*
 492  * CS.
 493  */
 494 struct amdgpu_cs_chunk {
 495         uint32_t                chunk_id;
 496         uint32_t                length_dw;
 497         void                    *kdata;
 498 };
 499
 500 struct amdgpu_cs_post_dep {
 501         struct drm_syncobj *syncobj;
 502         struct dma_fence_chain *chain;
 503         u64 point;
 504 };
 505
 506 struct amdgpu_cs_parser {
 507         struct amdgpu_device    *adev;
 508         struct drm_file         *filp;
 509         struct amdgpu_ctx       *ctx;
 510
 511         /* chunks */
 512         unsigned                nchunks;
 513         struct amdgpu_cs_chunk  *chunks;
 514
 515         /* scheduler job object */
 516         struct amdgpu_job       *job;
 517         struct drm_sched_entity *entity;
 518
 519         /* buffer objects */
 520         struct ww_acquire_ctx           ticket;
 521         struct amdgpu_bo_list           *bo_list;
 522         struct amdgpu_mn                *mn;
 523         struct amdgpu_bo_list_entry     vm_pd;
 524         struct list_head                validated;
 525         struct dma_fence                *fence;
 526         uint64_t                        bytes_moved_threshold;
 527         uint64_t                        bytes_moved_vis_threshold;
 528         uint64_t                        bytes_moved;
 529         uint64_t                        bytes_moved_vis;
 530
 531         /* user fence */
 532         struct amdgpu_bo_list_entry     uf_entry;
 533
 534         unsigned                        num_post_deps;
 535         struct amdgpu_cs_post_dep       *post_deps;
 536 };
 537
 538 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
 539                                       uint32_t ib_idx, int idx)
 540 {
 541         return p->job->ibs[ib_idx].ptr[idx];
 542 }
 543
 544 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
 545                                        uint32_t ib_idx, int idx,
 546                                        uint32_t value)
 547 {
 548         p->job->ibs[ib_idx].ptr[idx] = value;
 549 }
 550
 551 /*
 552  * Writeback
 553  */
 554 #define AMDGPU_MAX_WB 256       /* Reserve at most 256 WB slots for amdgpu-owned rings. */
 555
 556 struct amdgpu_wb {
 557         struct amdgpu_bo        *wb_obj;
 558         volatile uint32_t       *wb;
 559         uint64_t                gpu_addr;
 560         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
 561         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
 562 };
 563
 564 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
 565 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
 566
 567 /*
 568  * Benchmarking
 569  */
 570 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
 571
 572
 573 /*
 574  * Testing
 575  */
 576 void amdgpu_test_moves(struct amdgpu_device *adev);
 577
 578 /*
 579  * ASIC specific register table accessible by UMD
 580  */
 581 struct amdgpu_allowed_register_entry {
 582         uint32_t reg_offset;
 583         bool grbm_indexed;
 584 };
 585
 586 enum amd_reset_method {
 587         AMD_RESET_METHOD_LEGACY = 0,
 588         AMD_RESET_METHOD_MODE0,
 589         AMD_RESET_METHOD_MODE1,
 590         AMD_RESET_METHOD_MODE2,
 591         AMD_RESET_METHOD_BACO,
 592         AMD_RESET_METHOD_PCI,
 593 };
 594
 595 struct amdgpu_video_codec_info {
 596         u32 codec_type;
 597         u32 max_width;
 598         u32 max_height;
 599         u32 max_pixels_per_frame;
 600         u32 max_level;
 601 };
 602
 603 struct amdgpu_video_codecs {
 604         const u32 codec_count;
 605         const struct amdgpu_video_codec_info *codec_array;
 606 };
 607
 608 /*
 609  * ASIC specific functions.
 610  */
 611 struct amdgpu_asic_funcs {
 612         bool (*read_disabled_bios)(struct amdgpu_device *adev);
 613         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
 614                                    u8 *bios, u32 length_bytes);
 615         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
 616                              u32 sh_num, u32 reg_offset, u32 *value);
 617         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
 618         int (*reset)(struct amdgpu_device *adev);
 619         enum amd_reset_method (*reset_method)(struct amdgpu_device *adev);
 620         /* get the reference clock */
 621         u32 (*get_xclk)(struct amdgpu_device *adev);
 622         /* MM block clocks */
 623         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
 624         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
 625         /* static power management */
 626         int (*get_pcie_lanes)(struct amdgpu_device *adev);
 627         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
 628         /* get config memsize register */
 629         u32 (*get_config_memsize)(struct amdgpu_device *adev);
 630         /* flush hdp write queue */
 631         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 632         /* invalidate hdp read cache */
 633         void (*invalidate_hdp)(struct amdgpu_device *adev,
 634                                struct amdgpu_ring *ring);
 635         /* check if the asic needs a full reset of if soft reset will work */
 636         bool (*need_full_reset)(struct amdgpu_device *adev);
 637         /* initialize doorbell layout for specific asic*/
 638         void (*init_doorbell_index)(struct amdgpu_device *adev);
 639         /* PCIe bandwidth usage */
 640         void (*get_pcie_usage)(struct amdgpu_device *adev, uint64_t *count0,
 641                                uint64_t *count1);
 642         /* do we need to reset the asic at init time (e.g., kexec) */
 643         bool (*need_reset_on_init)(struct amdgpu_device *adev);
 644         /* PCIe replay counter */
 645         uint64_t (*get_pcie_replay_count)(struct amdgpu_device *adev);
 646         /* device supports BACO */
 647         bool (*supports_baco)(struct amdgpu_device *adev);
 648         /* pre asic_init quirks */
 649         void (*pre_asic_init)(struct amdgpu_device *adev);
 650         /* enter/exit umd stable pstate */
 651         int (*update_umd_stable_pstate)(struct amdgpu_device *adev, bool enter);
 652         /* query video codecs */
 653         int (*query_video_codecs)(struct amdgpu_device *adev, bool encode,
 654                                   const struct amdgpu_video_codecs **codecs);
 655 };
 656
 657 /*
 658  * IOCTL.
 659  */
 660 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
 661                                 struct drm_file *filp);
 662
 663 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 664 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
 665                                     struct drm_file *filp);
 666 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 667 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
 668                                 struct drm_file *filp);
 669
 670 /* VRAM scratch page for HDP bug, default vram page */
 671 struct amdgpu_vram_scratch {
 672         struct amdgpu_bo                *robj;
 673         volatile uint32_t               *ptr;
 674         u64                             gpu_addr;
 675 };
 676
 677 /*
 678  * ACPI
 679  */
 680 struct amdgpu_atcs_functions {
 681         bool get_ext_state;
 682         bool pcie_perf_req;
 683         bool pcie_dev_rdy;
 684         bool pcie_bus_width;
 685 };
 686
 687 struct amdgpu_atcs {
 688         struct amdgpu_atcs_functions functions;
 689 };
 690
 691 /*
 692  * CGS
 693  */
 694 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
 695 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
 696
 697 /*
 698  * Core structure, functions and helpers.
 699  */
 700 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
 701 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 702
 703 typedef uint64_t (*amdgpu_rreg64_t)(struct amdgpu_device*, uint32_t);
 704 typedef void (*amdgpu_wreg64_t)(struct amdgpu_device*, uint32_t, uint64_t);
 705
 706 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 707 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
 708
 709 struct amdgpu_mmio_remap {
 710         u32 reg_offset;
 711         resource_size_t bus_addr;
 712 };
 713
 714 /* Define the HW IP blocks will be used in driver , add more if necessary */
 715 enum amd_hw_ip_block_type {
 716         GC_HWIP = 1,
 717         HDP_HWIP,
 718         SDMA0_HWIP,
 719         SDMA1_HWIP,
 720         SDMA2_HWIP,
 721         SDMA3_HWIP,
 722         SDMA4_HWIP,
 723         SDMA5_HWIP,
 724         SDMA6_HWIP,
 725         SDMA7_HWIP,
 726         MMHUB_HWIP,
 727         ATHUB_HWIP,
 728         NBIO_HWIP,
 729         MP0_HWIP,
 730         MP1_HWIP,
 731         UVD_HWIP,
 732         VCN_HWIP = UVD_HWIP,
 733         JPEG_HWIP = VCN_HWIP,
 734         VCE_HWIP,
 735         DF_HWIP,
 736         DCE_HWIP,
 737         OSSSYS_HWIP,
 738         SMUIO_HWIP,
 739         PWR_HWIP,
 740         NBIF_HWIP,
 741         THM_HWIP,
 742         CLK_HWIP,
 743         UMC_HWIP,
 744         RSMU_HWIP,
 745         MAX_HWIP
 746 };
 747
 748 #define HWIP_MAX_INSTANCE       8
 749
 750 struct amd_powerplay {
 751         void *pp_handle;
 752         const struct amd_pm_funcs *pp_funcs;
 753 };
 754
 755 /* polaris10 kickers */
 756 #define ASICID_IS_P20(did, rid)         (((did == 0x67DF) && \
 757                                          ((rid == 0xE3) || \
 758                                           (rid == 0xE4) || \
 759                                           (rid == 0xE5) || \
 760                                           (rid == 0xE7) || \
 761                                           (rid == 0xEF))) || \
 762                                          ((did == 0x6FDF) && \
 763                                          ((rid == 0xE7) || \
 764                                           (rid == 0xEF) || \
 765                                           (rid == 0xFF))))
 766
 767 #define ASICID_IS_P30(did, rid)         ((did == 0x67DF) && \
 768                                         ((rid == 0xE1) || \
 769                                          (rid == 0xF7)))
 770
 771 /* polaris11 kickers */
 772 #define ASICID_IS_P21(did, rid)         (((did == 0x67EF) && \
 773                                          ((rid == 0xE0) || \
 774                                           (rid == 0xE5))) || \
 775                                          ((did == 0x67FF) && \
 776                                          ((rid == 0xCF) || \
 777                                           (rid == 0xEF) || \
 778                                           (rid == 0xFF))))
 779
 780 #define ASICID_IS_P31(did, rid)         ((did == 0x67EF) && \
 781                                         ((rid == 0xE2)))
 782
 783 /* polaris12 kickers */
 784 #define ASICID_IS_P23(did, rid)         (((did == 0x6987) && \
 785                                          ((rid == 0xC0) || \
 786                                           (rid == 0xC1) || \
 787                                           (rid == 0xC3) || \
 788                                           (rid == 0xC7))) || \
 789                                          ((did == 0x6981) && \
 790                                          ((rid == 0x00) || \
 791                                           (rid == 0x01) || \
 792                                           (rid == 0x10))))
 793
 794 #define AMDGPU_RESET_MAGIC_NUM 64
 795 #define AMDGPU_MAX_DF_PERFMONS 4
 796 struct amdgpu_device {
 797         struct device                   *dev;
 798         struct pci_dev                  *pdev;
 799         struct drm_device               ddev;
 800
 801 #ifdef CONFIG_DRM_AMD_ACP
 802         struct amdgpu_acp               acp;
 803 #endif
 804         struct amdgpu_hive_info *hive;
 805         /* ASIC */
 806         enum amd_asic_type              asic_type;
 807         uint32_t                        family;
 808         uint32_t                        rev_id;
 809         uint32_t                        external_rev_id;
 810         unsigned long                   flags;
 811         unsigned long                   apu_flags;
 812         int                             usec_timeout;
 813         const struct amdgpu_asic_funcs  *asic_funcs;
 814         bool                            shutdown;
 815         bool                            need_swiotlb;
 816         bool                            accel_working;
 817         struct notifier_block           acpi_nb;
 818         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
 819         struct debugfs_blob_wrapper     debugfs_vbios_blob;
 820         struct amdgpu_atif              *atif;
 821         struct amdgpu_atcs              atcs;
 822         struct mutex                    srbm_mutex;
 823         /* GRBM index mutex. Protects concurrent access to GRBM index */
 824         struct mutex                    grbm_idx_mutex;
 825         struct dev_pm_domain            vga_pm_domain;
 826         bool                            have_disp_power_ref;
 827         bool                            have_atomics_support;
 828
 829         /* BIOS */
 830         bool                            is_atom_fw;
 831         uint8_t                         *bios;
 832         uint32_t                        bios_size;
 833         uint32_t                        bios_scratch_reg_offset;
 834         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
 835
 836         /* Register/doorbell mmio */
 837         resource_size_t                 rmmio_base;
 838         resource_size_t                 rmmio_size;
 839         void __iomem                    *rmmio;
 840         /* protects concurrent MM_INDEX/DATA based register access */
 841         spinlock_t mmio_idx_lock;
 842         struct amdgpu_mmio_remap        rmmio_remap;
 843         /* protects concurrent SMC based register access */
 844         spinlock_t smc_idx_lock;
 845         amdgpu_rreg_t                   smc_rreg;
 846         amdgpu_wreg_t                   smc_wreg;
 847         /* protects concurrent PCIE register access */
 848         spinlock_t pcie_idx_lock;
 849         amdgpu_rreg_t                   pcie_rreg;
 850         amdgpu_wreg_t                   pcie_wreg;
 851         amdgpu_rreg_t                   pciep_rreg;
 852         amdgpu_wreg_t                   pciep_wreg;
 853         amdgpu_rreg64_t                 pcie_rreg64;
 854         amdgpu_wreg64_t                 pcie_wreg64;
 855         /* protects concurrent UVD register access */
 856         spinlock_t uvd_ctx_idx_lock;
 857         amdgpu_rreg_t                   uvd_ctx_rreg;
 858         amdgpu_wreg_t                   uvd_ctx_wreg;
 859         /* protects concurrent DIDT register access */
 860         spinlock_t didt_idx_lock;
 861         amdgpu_rreg_t                   didt_rreg;
 862         amdgpu_wreg_t                   didt_wreg;
 863         /* protects concurrent gc_cac register access */
 864         spinlock_t gc_cac_idx_lock;
 865         amdgpu_rreg_t                   gc_cac_rreg;
 866         amdgpu_wreg_t                   gc_cac_wreg;
 867         /* protects concurrent se_cac register access */
 868         spinlock_t se_cac_idx_lock;
 869         amdgpu_rreg_t                   se_cac_rreg;
 870         amdgpu_wreg_t                   se_cac_wreg;
 871         /* protects concurrent ENDPOINT (audio) register access */
 872         spinlock_t audio_endpt_idx_lock;
 873         amdgpu_block_rreg_t             audio_endpt_rreg;
 874         amdgpu_block_wreg_t             audio_endpt_wreg;
 875         void __iomem                    *rio_mem;
 876         resource_size_t                 rio_mem_size;
 877         struct amdgpu_doorbell          doorbell;
 878
 879         /* clock/pll info */
 880         struct amdgpu_clock            clock;
 881
 882         /* MC */
 883         struct amdgpu_gmc               gmc;
 884         struct amdgpu_gart              gart;
 885         dma_addr_t                      dummy_page_addr;
 886         struct amdgpu_vm_manager        vm_manager;
 887         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
 888         unsigned                        num_vmhubs;
 889
 890         /* memory management */
 891         struct amdgpu_mman              mman;
 892         struct amdgpu_vram_scratch      vram_scratch;
 893         struct amdgpu_wb                wb;
 894         atomic64_t                      num_bytes_moved;
 895         atomic64_t                      num_evictions;
 896         atomic64_t                      num_vram_cpu_page_faults;
 897         atomic_t                        gpu_reset_counter;
 898         atomic_t                        vram_lost_counter;
 899
 900         /* data for buffer migration throttling */
 901         struct {
 902                 spinlock_t              lock;
 903                 s64                     last_update_us;
 904                 s64                     accum_us; /* accumulated microseconds */
 905                 s64                     accum_us_vis; /* for visible VRAM */
 906                 u32                     log2_max_MBps;
 907         } mm_stats;
 908
 909         /* display */
 910         bool                            enable_virtual_display;
 911         struct amdgpu_mode_info         mode_info;
 912         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
 913         struct work_struct              hotplug_work;
 914         struct amdgpu_irq_src           crtc_irq;
 915         struct amdgpu_irq_src           vline0_irq;
 916         struct amdgpu_irq_src           vupdate_irq;
 917         struct amdgpu_irq_src           pageflip_irq;
 918         struct amdgpu_irq_src           hpd_irq;
 919         struct amdgpu_irq_src           dmub_trace_irq;
 920
 921         /* rings */
 922         u64                             fence_context;
 923         unsigned                        num_rings;
 924         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
 925         bool                            ib_pool_ready;
 926         struct amdgpu_sa_manager        ib_pools[AMDGPU_IB_POOL_MAX];
 927         struct amdgpu_sched             gpu_sched[AMDGPU_HW_IP_NUM][AMDGPU_RING_PRIO_MAX];
 928
 929         /* interrupts */
 930         struct amdgpu_irq               irq;
 931
 932         /* powerplay */
 933         struct amd_powerplay            powerplay;
 934         bool                            pp_force_state_enabled;
 935
 936         /* smu */
 937         struct smu_context              smu;
 938
 939         /* dpm */
 940         struct amdgpu_pm                pm;
 941         u32                             cg_flags;
 942         u32                             pg_flags;
 943
 944         /* nbio */
 945         struct amdgpu_nbio              nbio;
 946
 947         /* hdp */
 948         struct amdgpu_hdp               hdp;
 949
 950         /* smuio */
 951         struct amdgpu_smuio             smuio;
 952
 953         /* mmhub */
 954         struct amdgpu_mmhub             mmhub;
 955
 956         /* gfxhub */
 957         struct amdgpu_gfxhub            gfxhub;
 958
 959         /* gfx */
 960         struct amdgpu_gfx               gfx;
 961
 962         /* sdma */
 963         struct amdgpu_sdma              sdma;
 964
 965         /* uvd */
 966         struct amdgpu_uvd               uvd;
 967
 968         /* vce */
 969         struct amdgpu_vce               vce;
 970
 971         /* vcn */
 972         struct amdgpu_vcn               vcn;
 973
 974         /* jpeg */
 975         struct amdgpu_jpeg              jpeg;
 976
 977         /* firmwares */
 978         struct amdgpu_firmware          firmware;
 979
 980         /* PSP */
 981         struct psp_context              psp;
 982
 983         /* GDS */
 984         struct amdgpu_gds               gds;
 985
 986         /* KFD */
 987         struct amdgpu_kfd_dev           kfd;
 988
 989         /* UMC */
 990         struct amdgpu_umc               umc;
 991
 992         /* display related functionality */
 993         struct amdgpu_display_manager dm;
 994
 995         /* mes */
 996         bool                            enable_mes;
 997         struct amdgpu_mes               mes;
 998
 999         /* df */
1000         struct amdgpu_df                df;
1001
1002         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1003         int                             num_ip_blocks;
1004         struct mutex    mn_lock;
1005         DECLARE_HASHTABLE(mn_hash, 7);
1006
1007         /* tracking pinned memory */
1008         atomic64_t vram_pin_size;
1009         atomic64_t visible_pin_size;
1010         atomic64_t gart_pin_size;
1011
1012         /* soc15 register offset based on ip, instance and  segment */
1013         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
1014
1015         /* delayed work_func for deferring clockgating during resume */
1016         struct delayed_work     delayed_init_work;
1017
1018         struct amdgpu_virt      virt;
1019
1020         /* link all shadow bo */
1021         struct list_head                shadow_list;
1022         struct mutex                    shadow_list_lock;
1023
1024         /* record hw reset is performed */
1025         bool has_hw_reset;
1026         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1027
1028         /* s3/s4 mask */
1029         bool                            in_suspend;
1030         bool                            in_hibernate;
1031
1032         /*
1033          * The combination flag in_poweroff_reboot_com used to identify the poweroff
1034          * and reboot opt in the s0i3 system-wide suspend.
1035          */
1036         bool                            in_poweroff_reboot_com;
1037
1038         atomic_t                        in_gpu_reset;
1039         enum pp_mp1_state               mp1_state;
1040         struct rw_semaphore reset_sem;
1041         struct amdgpu_doorbell_index doorbell_index;
1042
1043         struct mutex                    notifier_lock;
1044
1045         int asic_reset_res;
1046         struct work_struct              xgmi_reset_work;
1047         struct list_head                reset_list;
1048
1049         long                            gfx_timeout;
1050         long                            sdma_timeout;
1051         long                            video_timeout;
1052         long                            compute_timeout;
1053
1054         uint64_t                        unique_id;
1055         uint64_t        df_perfmon_config_assign_mask[AMDGPU_MAX_DF_PERFMONS];
1056
1057         /* enable runtime pm on the device */
1058         bool                            runpm;
1059         bool                            in_runpm;
1060         bool                            has_pr3;
1061
1062         bool                            pm_sysfs_en;
1063         bool                            ucode_sysfs_en;
1064
1065         /* Chip product information */
1066         char                            product_number[16];
1067         char                            product_name[32];
1068         char                            serial[20];
1069
1070         struct amdgpu_autodump          autodump;
1071
1072         atomic_t                        throttling_logging_enabled;
1073         struct ratelimit_state          throttling_logging_rs;
1074         uint32_t                        ras_features;
1075
1076         bool                            in_pci_err_recovery;
1077         struct pci_saved_state          *pci_state;
1078 };
1079
1080 static inline struct amdgpu_device *drm_to_adev(struct drm_device *ddev)
1081 {
1082         return container_of(ddev, struct amdgpu_device, ddev);
1083 }
1084
1085 static inline struct drm_device *adev_to_drm(struct amdgpu_device *adev)
1086 {
1087         return &adev->ddev;
1088 }
1089
1090 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1091 {
1092         return container_of(bdev, struct amdgpu_device, mman.bdev);
1093 }
1094
1095 int amdgpu_device_init(struct amdgpu_device *adev,
1096                        uint32_t flags);
1097 void amdgpu_device_fini(struct amdgpu_device *adev);
1098 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1099
1100 void amdgpu_device_vram_access(struct amdgpu_device *adev, loff_t pos,
1101                                uint32_t *buf, size_t size, bool write);
1102 uint32_t amdgpu_device_rreg(struct amdgpu_device *adev,
1103                             uint32_t reg, uint32_t acc_flags);
1104 void amdgpu_device_wreg(struct amdgpu_device *adev,
1105                         uint32_t reg, uint32_t v,
1106                         uint32_t acc_flags);
1107 void amdgpu_mm_wreg_mmio_rlc(struct amdgpu_device *adev,
1108                              uint32_t reg, uint32_t v);
1109 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1110 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1111
1112 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1113 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1114
1115 u32 amdgpu_device_indirect_rreg(struct amdgpu_device *adev,
1116                                 u32 pcie_index, u32 pcie_data,
1117                                 u32 reg_addr);
1118 u64 amdgpu_device_indirect_rreg64(struct amdgpu_device *adev,
1119                                   u32 pcie_index, u32 pcie_data,
1120                                   u32 reg_addr);
1121 void amdgpu_device_indirect_wreg(struct amdgpu_device *adev,
1122                                  u32 pcie_index, u32 pcie_data,
1123                                  u32 reg_addr, u32 reg_data);
1124 void amdgpu_device_indirect_wreg64(struct amdgpu_device *adev,
1125                                    u32 pcie_index, u32 pcie_data,
1126                                    u32 reg_addr, u64 reg_data);
1127
1128 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1129 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1130
1131 int emu_soc_asic_init(struct amdgpu_device *adev);
1132
1133 /*
1134  * Registers read & write functions.
1135  */
1136 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1137
1138 #define RREG32_NO_KIQ(reg) amdgpu_device_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1139 #define WREG32_NO_KIQ(reg, v) amdgpu_device_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1140
1141 #define RREG32_KIQ(reg) amdgpu_kiq_rreg(adev, (reg))
1142 #define WREG32_KIQ(reg, v) amdgpu_kiq_wreg(adev, (reg), (v))
1143
1144 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1145 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1146
1147 #define RREG32(reg) amdgpu_device_rreg(adev, (reg), 0)
1148 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_device_rreg(adev, (reg), 0))
1149 #define WREG32(reg, v) amdgpu_device_wreg(adev, (reg), (v), 0)
1150 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1151 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1152 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1153 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1154 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1155 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1156 #define RREG64_PCIE(reg) adev->pcie_rreg64(adev, (reg))
1157 #define WREG64_PCIE(reg, v) adev->pcie_wreg64(adev, (reg), (v))
1158 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1159 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1160 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1161 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1162 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1163 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1164 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1165 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1166 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1167 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1168 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1169 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1170 #define WREG32_P(reg, val, mask)                                \
1171         do {                                                    \
1172                 uint32_t tmp_ = RREG32(reg);                    \
1173                 tmp_ &= (mask);                                 \
1174                 tmp_ |= ((val) & ~(mask));                      \
1175                 WREG32(reg, tmp_);                              \
1176         } while (0)
1177 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1178 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1179 #define WREG32_PLL_P(reg, val, mask)                            \
1180         do {                                                    \
1181                 uint32_t tmp_ = RREG32_PLL(reg);                \
1182                 tmp_ &= (mask);                                 \
1183                 tmp_ |= ((val) & ~(mask));                      \
1184                 WREG32_PLL(reg, tmp_);                          \
1185         } while (0)
1186
1187 #define WREG32_SMC_P(_Reg, _Val, _Mask)                         \
1188         do {                                                    \
1189                 u32 tmp = RREG32_SMC(_Reg);                     \
1190                 tmp &= (_Mask);                                 \
1191                 tmp |= ((_Val) & ~(_Mask));                     \
1192                 WREG32_SMC(_Reg, tmp);                          \
1193         } while (0)
1194
1195 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_device_rreg((adev), (reg), false))
1196 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1197 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1198
1199 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1200 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1201
1202 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1203         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1204          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1205
1206 #define REG_GET_FIELD(value, reg, field)                                \
1207         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1208
1209 #define WREG32_FIELD(reg, field, val)   \
1210         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1211
1212 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1213         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1214
1215 /*
1216  * BIOS helpers.
1217  */
1218 #define RBIOS8(i) (adev->bios[i])
1219 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1220 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1221
1222 /*
1223  * ASICs macro.
1224  */
1225 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1226 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1227 #define amdgpu_asic_reset_method(adev) (adev)->asic_funcs->reset_method((adev))
1228 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1229 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1230 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1231 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1232 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1233 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1234 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1235 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1236 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1237 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1238 #define amdgpu_asic_flush_hdp(adev, r) \
1239         ((adev)->asic_funcs->flush_hdp ? (adev)->asic_funcs->flush_hdp((adev), (r)) : (adev)->hdp.funcs->flush_hdp((adev), (r)))
1240 #define amdgpu_asic_invalidate_hdp(adev, r) \
1241         ((adev)->asic_funcs->invalidate_hdp ? (adev)->asic_funcs->invalidate_hdp((adev), (r)) : (adev)->hdp.funcs->invalidate_hdp((adev), (r)))
1242 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1243 #define amdgpu_asic_init_doorbell_index(adev) (adev)->asic_funcs->init_doorbell_index((adev))
1244 #define amdgpu_asic_get_pcie_usage(adev, cnt0, cnt1) ((adev)->asic_funcs->get_pcie_usage((adev), (cnt0), (cnt1)))
1245 #define amdgpu_asic_need_reset_on_init(adev) (adev)->asic_funcs->need_reset_on_init((adev))
1246 #define amdgpu_asic_get_pcie_replay_count(adev) ((adev)->asic_funcs->get_pcie_replay_count((adev)))
1247 #define amdgpu_asic_supports_baco(adev) (adev)->asic_funcs->supports_baco((adev))
1248 #define amdgpu_asic_pre_asic_init(adev) (adev)->asic_funcs->pre_asic_init((adev))
1249 #define amdgpu_asic_update_umd_stable_pstate(adev, enter) \
1250         ((adev)->asic_funcs->update_umd_stable_pstate ? (adev)->asic_funcs->update_umd_stable_pstate((adev), (enter)) : 0)
1251 #define amdgpu_asic_query_video_codecs(adev, e, c) (adev)->asic_funcs->query_video_codecs((adev), (e), (c))
1252
1253 #define amdgpu_inc_vram_lost(adev) atomic_inc(&((adev)->vram_lost_counter));
1254
1255 /* Common functions */
1256 bool amdgpu_device_has_job_running(struct amdgpu_device *adev);
1257 bool amdgpu_device_should_recover_gpu(struct amdgpu_device *adev);
1258 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1259                               struct amdgpu_job* job);
1260 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1261 int amdgpu_device_pci_reset(struct amdgpu_device *adev);
1262 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1263
1264 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1265                                   u64 num_vis_bytes);
1266 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1267 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1268                                              const u32 *registers,
1269                                              const u32 array_size);
1270
1271 bool amdgpu_device_supports_atpx(struct drm_device *dev);
1272 int amdgpu_device_mode1_reset(struct amdgpu_device *adev);
1273 bool amdgpu_device_supports_boco(struct drm_device *dev);
1274 bool amdgpu_device_supports_baco(struct drm_device *dev);
1275 bool amdgpu_device_is_peer_accessible(struct amdgpu_device *adev,
1276                                       struct amdgpu_device *peer_adev);
1277 int amdgpu_device_baco_enter(struct drm_device *dev);
1278 int amdgpu_device_baco_exit(struct drm_device *dev);
1279
1280 /* atpx handler */
1281 #if defined(CONFIG_VGA_SWITCHEROO)
1282 void amdgpu_register_atpx_handler(void);
1283 void amdgpu_unregister_atpx_handler(void);
1284 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1285 bool amdgpu_is_atpx_hybrid(void);
1286 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1287 bool amdgpu_has_atpx(void);
1288 #else
1289 static inline void amdgpu_register_atpx_handler(void) {}
1290 static inline void amdgpu_unregister_atpx_handler(void) {}
1291 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1292 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1293 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1294 static inline bool amdgpu_has_atpx(void) { return false; }
1295 #endif
1296
1297 #if defined(CONFIG_VGA_SWITCHEROO) && defined(CONFIG_ACPI)
1298 void *amdgpu_atpx_get_dhandle(void);
1299 #else
1300 static inline void *amdgpu_atpx_get_dhandle(void) { return NULL; }
1301 #endif
1302
1303 /*
1304  * KMS
1305  */
1306 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1307 extern const int amdgpu_max_kms_ioctl;
1308
1309 int amdgpu_driver_load_kms(struct amdgpu_device *adev, unsigned long flags);
1310 void amdgpu_driver_unload_kms(struct drm_device *dev);
1311 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1312 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1313 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1314                                  struct drm_file *file_priv);
1315 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1316 int amdgpu_device_suspend(struct drm_device *dev, bool fbcon);
1317 int amdgpu_device_resume(struct drm_device *dev, bool fbcon);
1318 u32 amdgpu_get_vblank_counter_kms(struct drm_crtc *crtc);
1319 int amdgpu_enable_vblank_kms(struct drm_crtc *crtc);
1320 void amdgpu_disable_vblank_kms(struct drm_crtc *crtc);
1321 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1322                              unsigned long arg);
1323 int amdgpu_info_ioctl(struct drm_device *dev, void *data,
1324                       struct drm_file *filp);
1325
1326 /*
1327  * functions used by amdgpu_encoder.c
1328  */
1329 struct amdgpu_afmt_acr {
1330         u32 clock;
1331
1332         int n_32khz;
1333         int cts_32khz;
1334
1335         int n_44_1khz;
1336         int cts_44_1khz;
1337
1338         int n_48khz;
1339         int cts_48khz;
1340
1341 };
1342
1343 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1344
1345 /* amdgpu_acpi.c */
1346 #if defined(CONFIG_ACPI)
1347 int amdgpu_acpi_init(struct amdgpu_device *adev);
1348 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1349 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1350 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1351                                                 u8 perf_req, bool advertise);
1352 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1353
1354 void amdgpu_acpi_get_backlight_caps(struct amdgpu_device *adev,
1355                 struct amdgpu_dm_backlight_caps *caps);
1356 bool amdgpu_acpi_is_s0ix_supported(struct amdgpu_device *adev);
1357 #else
1358 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1359 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1360 static inline bool amdgpu_acpi_is_s0ix_supported(struct amdgpu_device *adev) { return false; }
1361 #endif
1362
1363 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1364                            uint64_t addr, struct amdgpu_bo **bo,
1365                            struct amdgpu_bo_va_mapping **mapping);
1366
1367 #if defined(CONFIG_DRM_AMD_DC)
1368 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1369 #else
1370 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1371 #endif
1372
1373
1374 void amdgpu_register_gpu_instance(struct amdgpu_device *adev);
1375 void amdgpu_unregister_gpu_instance(struct amdgpu_device *adev);
1376
1377 pci_ers_result_t amdgpu_pci_error_detected(struct pci_dev *pdev,
1378                                            pci_channel_state_t state);
1379 pci_ers_result_t amdgpu_pci_mmio_enabled(struct pci_dev *pdev);
1380 pci_ers_result_t amdgpu_pci_slot_reset(struct pci_dev *pdev);
1381 void amdgpu_pci_resume(struct pci_dev *pdev);
1382
1383 bool amdgpu_device_cache_pci_state(struct pci_dev *pdev);
1384 bool amdgpu_device_load_pci_state(struct pci_dev *pdev);
1385
1386 #include "amdgpu_object.h"
1387
1388 static inline bool amdgpu_is_tmz(struct amdgpu_device *adev)
1389 {
1390        return adev->gmc.tmz_enabled;
1391 }
1392
1393 static inline int amdgpu_in_reset(struct amdgpu_device *adev)
1394 {
1395         return atomic_read(&adev->in_gpu_reset);
1396 }
1397 #endif