drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <drm/ttm/ttm_bo_api.h>
  40 #include <drm/ttm/ttm_bo_driver.h>
  41 #include <drm/ttm/ttm_placement.h>
  42 #include <drm/ttm/ttm_module.h>
  43 #include <drm/ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48 #include <drm/gpu_scheduler.h>
  49
  50 #include <kgd_kfd_interface.h>
  51 #include "dm_pp_interface.h"
  52 #include "kgd_pp_interface.h"
  53
  54 #include "amd_shared.h"
  55 #include "amdgpu_mode.h"
  56 #include "amdgpu_ih.h"
  57 #include "amdgpu_irq.h"
  58 #include "amdgpu_ucode.h"
  59 #include "amdgpu_ttm.h"
  60 #include "amdgpu_psp.h"
  61 #include "amdgpu_gds.h"
  62 #include "amdgpu_sync.h"
  63 #include "amdgpu_ring.h"
  64 #include "amdgpu_vm.h"
  65 #include "amdgpu_dpm.h"
  66 #include "amdgpu_acp.h"
  67 #include "amdgpu_uvd.h"
  68 #include "amdgpu_vce.h"
  69 #include "amdgpu_vcn.h"
  70 #include "amdgpu_mn.h"
  71 #include "amdgpu_gmc.h"
  72 #include "amdgpu_gfx.h"
  73 #include "amdgpu_sdma.h"
  74 #include "amdgpu_dm.h"
  75 #include "amdgpu_virt.h"
  76 #include "amdgpu_gart.h"
  77 #include "amdgpu_debugfs.h"
  78 #include "amdgpu_job.h"
  79 #include "amdgpu_bo_list.h"
  80 #include "amdgpu_gem.h"
  81
  82 /*
  83  * Modules parameters.
  84  */
  85 extern int amdgpu_modeset;
  86 extern int amdgpu_vram_limit;
  87 extern int amdgpu_vis_vram_limit;
  88 extern int amdgpu_gart_size;
  89 extern int amdgpu_gtt_size;
  90 extern int amdgpu_moverate;
  91 extern int amdgpu_benchmarking;
  92 extern int amdgpu_testing;
  93 extern int amdgpu_audio;
  94 extern int amdgpu_disp_priority;
  95 extern int amdgpu_hw_i2c;
  96 extern int amdgpu_pcie_gen2;
  97 extern int amdgpu_msi;
  98 extern int amdgpu_lockup_timeout;
  99 extern int amdgpu_dpm;
 100 extern int amdgpu_fw_load_type;
 101 extern int amdgpu_aspm;
 102 extern int amdgpu_runtime_pm;
 103 extern uint amdgpu_ip_block_mask;
 104 extern int amdgpu_bapm;
 105 extern int amdgpu_deep_color;
 106 extern int amdgpu_vm_size;
 107 extern int amdgpu_vm_block_size;
 108 extern int amdgpu_vm_fragment_size;
 109 extern int amdgpu_vm_fault_stop;
 110 extern int amdgpu_vm_debug;
 111 extern int amdgpu_vm_update_mode;
 112 extern int amdgpu_dc;
 113 extern int amdgpu_sched_jobs;
 114 extern int amdgpu_sched_hw_submission;
 115 extern uint amdgpu_pcie_gen_cap;
 116 extern uint amdgpu_pcie_lane_cap;
 117 extern uint amdgpu_cg_mask;
 118 extern uint amdgpu_pg_mask;
 119 extern uint amdgpu_sdma_phase_quantum;
 120 extern char *amdgpu_disable_cu;
 121 extern char *amdgpu_virtual_display;
 122 extern uint amdgpu_pp_feature_mask;
 123 extern int amdgpu_vram_page_split;
 124 extern int amdgpu_ngg;
 125 extern int amdgpu_prim_buf_per_se;
 126 extern int amdgpu_pos_buf_per_se;
 127 extern int amdgpu_cntl_sb_buf_per_se;
 128 extern int amdgpu_param_buf_per_se;
 129 extern int amdgpu_job_hang_limit;
 130 extern int amdgpu_lbpw;
 131 extern int amdgpu_compute_multipipe;
 132 extern int amdgpu_gpu_recovery;
 133 extern int amdgpu_emu_mode;
 134 extern uint amdgpu_smu_memory_pool_size;
 135
 136 #ifdef CONFIG_DRM_AMDGPU_SI
 137 extern int amdgpu_si_support;
 138 #endif
 139 #ifdef CONFIG_DRM_AMDGPU_CIK
 140 extern int amdgpu_cik_support;
 141 #endif
 142
 143 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 144 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 145 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 146 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 147 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 148 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 149 #define AMDGPU_IB_POOL_SIZE                     16
 150 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 151 #define AMDGPUFB_CONN_LIMIT                     4
 152 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 153
 154 /* hard reset data */
 155 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 156
 157 /* reset flags */
 158 #define AMDGPU_RESET_GFX                        (1 << 0)
 159 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 160 #define AMDGPU_RESET_DMA                        (1 << 2)
 161 #define AMDGPU_RESET_CP                         (1 << 3)
 162 #define AMDGPU_RESET_GRBM                       (1 << 4)
 163 #define AMDGPU_RESET_DMA1                       (1 << 5)
 164 #define AMDGPU_RESET_RLC                        (1 << 6)
 165 #define AMDGPU_RESET_SEM                        (1 << 7)
 166 #define AMDGPU_RESET_IH                         (1 << 8)
 167 #define AMDGPU_RESET_VMC                        (1 << 9)
 168 #define AMDGPU_RESET_MC                         (1 << 10)
 169 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 170 #define AMDGPU_RESET_UVD                        (1 << 12)
 171 #define AMDGPU_RESET_VCE                        (1 << 13)
 172 #define AMDGPU_RESET_VCE1                       (1 << 14)
 173
 174 /* max cursor sizes (in pixels) */
 175 #define CIK_CURSOR_WIDTH 128
 176 #define CIK_CURSOR_HEIGHT 128
 177
 178 struct amdgpu_device;
 179 struct amdgpu_ib;
 180 struct amdgpu_cs_parser;
 181 struct amdgpu_job;
 182 struct amdgpu_irq_src;
 183 struct amdgpu_fpriv;
 184 struct amdgpu_bo_va_mapping;
 185 struct amdgpu_atif;
 186
 187 enum amdgpu_cp_irq {
 188         AMDGPU_CP_IRQ_GFX_EOP = 0,
 189         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 197
 198         AMDGPU_CP_IRQ_LAST
 199 };
 200
 201 enum amdgpu_thermal_irq {
 202         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 203         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 204
 205         AMDGPU_THERMAL_IRQ_LAST
 206 };
 207
 208 enum amdgpu_kiq_irq {
 209         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 210         AMDGPU_CP_KIQ_IRQ_LAST
 211 };
 212
 213 int amdgpu_device_ip_set_clockgating_state(void *dev,
 214                                            enum amd_ip_block_type block_type,
 215                                            enum amd_clockgating_state state);
 216 int amdgpu_device_ip_set_powergating_state(void *dev,
 217                                            enum amd_ip_block_type block_type,
 218                                            enum amd_powergating_state state);
 219 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 220                                             u32 *flags);
 221 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 222                                    enum amd_ip_block_type block_type);
 223 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 224                               enum amd_ip_block_type block_type);
 225
 226 #define AMDGPU_MAX_IP_NUM 16
 227
 228 struct amdgpu_ip_block_status {
 229         bool valid;
 230         bool sw;
 231         bool hw;
 232         bool late_initialized;
 233         bool hang;
 234 };
 235
 236 struct amdgpu_ip_block_version {
 237         const enum amd_ip_block_type type;
 238         const u32 major;
 239         const u32 minor;
 240         const u32 rev;
 241         const struct amd_ip_funcs *funcs;
 242 };
 243
 244 struct amdgpu_ip_block {
 245         struct amdgpu_ip_block_status status;
 246         const struct amdgpu_ip_block_version *version;
 247 };
 248
 249 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 250                                        enum amd_ip_block_type type,
 251                                        u32 major, u32 minor);
 252
 253 struct amdgpu_ip_block *
 254 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 255                               enum amd_ip_block_type type);
 256
 257 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 258                                const struct amdgpu_ip_block_version *ip_block_version);
 259
 260 /* provided by hw blocks that can write ptes, e.g., sdma */
 261 struct amdgpu_vm_pte_funcs {
 262         /* number of dw to reserve per operation */
 263         unsigned        copy_pte_num_dw;
 264
 265         /* copy pte entries from GART */
 266         void (*copy_pte)(struct amdgpu_ib *ib,
 267                          uint64_t pe, uint64_t src,
 268                          unsigned count);
 269
 270         /* write pte one entry at a time with addr mapping */
 271         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 272                           uint64_t value, unsigned count,
 273                           uint32_t incr);
 274         /* for linear pte/pde updates without addr mapping */
 275         void (*set_pte_pde)(struct amdgpu_ib *ib,
 276                             uint64_t pe,
 277                             uint64_t addr, unsigned count,
 278                             uint32_t incr, uint64_t flags);
 279 };
 280
 281 /*
 282  * BIOS.
 283  */
 284 bool amdgpu_get_bios(struct amdgpu_device *adev);
 285 bool amdgpu_read_bios(struct amdgpu_device *adev);
 286
 287 /*
 288  * Clocks
 289  */
 290
 291 #define AMDGPU_MAX_PPLL 3
 292
 293 struct amdgpu_clock {
 294         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 295         struct amdgpu_pll spll;
 296         struct amdgpu_pll mpll;
 297         /* 10 Khz units */
 298         uint32_t default_mclk;
 299         uint32_t default_sclk;
 300         uint32_t default_dispclk;
 301         uint32_t current_dispclk;
 302         uint32_t dp_extclk;
 303         uint32_t max_pixel_clock;
 304 };
 305
 306 /* sub-allocation manager, it has to be protected by another lock.
 307  * By conception this is an helper for other part of the driver
 308  * like the indirect buffer or semaphore, which both have their
 309  * locking.
 310  *
 311  * Principe is simple, we keep a list of sub allocation in offset
 312  * order (first entry has offset == 0, last entry has the highest
 313  * offset).
 314  *
 315  * When allocating new object we first check if there is room at
 316  * the end total_size - (last_object_offset + last_object_size) >=
 317  * alloc_size. If so we allocate new object there.
 318  *
 319  * When there is not enough room at the end, we start waiting for
 320  * each sub object until we reach object_offset+object_size >=
 321  * alloc_size, this object then become the sub object we return.
 322  *
 323  * Alignment can't be bigger than page size.
 324  *
 325  * Hole are not considered for allocation to keep things simple.
 326  * Assumption is that there won't be hole (all object on same
 327  * alignment).
 328  */
 329
 330 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 331
 332 struct amdgpu_sa_manager {
 333         wait_queue_head_t       wq;
 334         struct amdgpu_bo        *bo;
 335         struct list_head        *hole;
 336         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 337         struct list_head        olist;
 338         unsigned                size;
 339         uint64_t                gpu_addr;
 340         void                    *cpu_ptr;
 341         uint32_t                domain;
 342         uint32_t                align;
 343 };
 344
 345 /* sub-allocation buffer */
 346 struct amdgpu_sa_bo {
 347         struct list_head                olist;
 348         struct list_head                flist;
 349         struct amdgpu_sa_manager        *manager;
 350         unsigned                        soffset;
 351         unsigned                        eoffset;
 352         struct dma_fence                *fence;
 353 };
 354
 355 int amdgpu_fence_slab_init(void);
 356 void amdgpu_fence_slab_fini(void);
 357
 358 /*
 359  * GPU doorbell structures, functions & helpers
 360  */
 361 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 362 {
 363         AMDGPU_DOORBELL_KIQ                     = 0x000,
 364         AMDGPU_DOORBELL_HIQ                     = 0x001,
 365         AMDGPU_DOORBELL_DIQ                     = 0x002,
 366         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 367         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 368         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 369         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 370         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 371         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 372         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 373         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 374         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 375         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 376         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 377         AMDGPU_DOORBELL_IH                      = 0x1E8,
 378         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 379         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 380 } AMDGPU_DOORBELL_ASSIGNMENT;
 381
 382 struct amdgpu_doorbell {
 383         /* doorbell mmio */
 384         resource_size_t         base;
 385         resource_size_t         size;
 386         u32 __iomem             *ptr;
 387         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 388 };
 389
 390 /*
 391  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 392  */
 393 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 394 {
 395         /*
 396          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 397          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 398          *  Compute related doorbells are allocated from 0x00 to 0x8a
 399          */
 400
 401
 402         /* kernel scheduling */
 403         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 404
 405         /* HSA interface queue and debug queue */
 406         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 407         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 408
 409         /* Compute engines */
 410         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 411         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 412         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 413         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 414         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 415         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 416         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 417         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 418
 419         /* User queue doorbell range (128 doorbells) */
 420         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 421         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 422
 423         /* Graphics engine */
 424         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 425
 426         /*
 427          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 428          * Graphics voltage island aperture 1
 429          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 430          */
 431
 432         /* sDMA engines */
 433         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 434         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 435         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 436         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 437
 438         /* Interrupt handler */
 439         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 440         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 441         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 442
 443         /* VCN engine use 32 bits doorbell  */
 444         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 445         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 446         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 447         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 448
 449         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 450          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 451          */
 452         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xF8,
 453         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xF9,
 454         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFA,
 455         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFB,
 456
 457         AMDGPU_DOORBELL64_VCE_RING0_1             = 0xFC,
 458         AMDGPU_DOORBELL64_VCE_RING2_3             = 0xFD,
 459         AMDGPU_DOORBELL64_VCE_RING4_5             = 0xFE,
 460         AMDGPU_DOORBELL64_VCE_RING6_7             = 0xFF,
 461
 462         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 463         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 464 } AMDGPU_DOORBELL64_ASSIGNMENT;
 465
 466 /*
 467  * IRQS.
 468  */
 469
 470 struct amdgpu_flip_work {
 471         struct delayed_work             flip_work;
 472         struct work_struct              unpin_work;
 473         struct amdgpu_device            *adev;
 474         int                             crtc_id;
 475         u32                             target_vblank;
 476         uint64_t                        base;
 477         struct drm_pending_vblank_event *event;
 478         struct amdgpu_bo                *old_abo;
 479         struct dma_fence                *excl;
 480         unsigned                        shared_count;
 481         struct dma_fence                **shared;
 482         struct dma_fence_cb             cb;
 483         bool                            async;
 484 };
 485
 486
 487 /*
 488  * CP & rings.
 489  */
 490
 491 struct amdgpu_ib {
 492         struct amdgpu_sa_bo             *sa_bo;
 493         uint32_t                        length_dw;
 494         uint64_t                        gpu_addr;
 495         uint32_t                        *ptr;
 496         uint32_t                        flags;
 497 };
 498
 499 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 500
 501 /*
 502  * Queue manager
 503  */
 504 struct amdgpu_queue_mapper {
 505         int             hw_ip;
 506         struct mutex    lock;
 507         /* protected by lock */
 508         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
 509 };
 510
 511 struct amdgpu_queue_mgr {
 512         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
 513 };
 514
 515 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
 516                           struct amdgpu_queue_mgr *mgr);
 517 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
 518                           struct amdgpu_queue_mgr *mgr);
 519 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
 520                          struct amdgpu_queue_mgr *mgr,
 521                          u32 hw_ip, u32 instance, u32 ring,
 522                          struct amdgpu_ring **out_ring);
 523
 524 /*
 525  * context related structures
 526  */
 527
 528 struct amdgpu_ctx_ring {
 529         uint64_t                sequence;
 530         struct dma_fence        **fences;
 531         struct drm_sched_entity entity;
 532 };
 533
 534 struct amdgpu_ctx {
 535         struct kref             refcount;
 536         struct amdgpu_device    *adev;
 537         struct amdgpu_queue_mgr queue_mgr;
 538         unsigned                reset_counter;
 539         unsigned        reset_counter_query;
 540         uint32_t                vram_lost_counter;
 541         spinlock_t              ring_lock;
 542         struct dma_fence        **fences;
 543         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 544         bool                    preamble_presented;
 545         enum drm_sched_priority init_priority;
 546         enum drm_sched_priority override_priority;
 547         struct mutex            lock;
 548         atomic_t        guilty;
 549 };
 550
 551 struct amdgpu_ctx_mgr {
 552         struct amdgpu_device    *adev;
 553         struct mutex            lock;
 554         /* protected by lock */
 555         struct idr              ctx_handles;
 556 };
 557
 558 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 559 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 560
 561 int amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 562                               struct dma_fence *fence, uint64_t *seq);
 563 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 564                                    struct amdgpu_ring *ring, uint64_t seq);
 565 void amdgpu_ctx_priority_override(struct amdgpu_ctx *ctx,
 566                                   enum drm_sched_priority priority);
 567
 568 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 569                      struct drm_file *filp);
 570
 571 int amdgpu_ctx_wait_prev_fence(struct amdgpu_ctx *ctx, unsigned ring_id);
 572
 573 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 574 void amdgpu_ctx_mgr_entity_fini(struct amdgpu_ctx_mgr *mgr);
 575 void amdgpu_ctx_mgr_entity_flush(struct amdgpu_ctx_mgr *mgr);
 576 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 577
 578
 579 /*
 580  * file private structure
 581  */
 582
 583 struct amdgpu_fpriv {
 584         struct amdgpu_vm        vm;
 585         struct amdgpu_bo_va     *prt_va;
 586         struct amdgpu_bo_va     *csa_va;
 587         struct mutex            bo_list_lock;
 588         struct idr              bo_list_handles;
 589         struct amdgpu_ctx_mgr   ctx_mgr;
 590 };
 591
 592 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 593                   unsigned size, struct amdgpu_ib *ib);
 594 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 595                     struct dma_fence *f);
 596 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 597                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 598                        struct dma_fence **f);
 599 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 600 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 601 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
 602
 603 /*
 604  * CS.
 605  */
 606 struct amdgpu_cs_chunk {
 607         uint32_t                chunk_id;
 608         uint32_t                length_dw;
 609         void                    *kdata;
 610 };
 611
 612 struct amdgpu_cs_parser {
 613         struct amdgpu_device    *adev;
 614         struct drm_file         *filp;
 615         struct amdgpu_ctx       *ctx;
 616
 617         /* chunks */
 618         unsigned                nchunks;
 619         struct amdgpu_cs_chunk  *chunks;
 620
 621         /* scheduler job object */
 622         struct amdgpu_job       *job;
 623         struct amdgpu_ring      *ring;
 624
 625         /* buffer objects */
 626         struct ww_acquire_ctx           ticket;
 627         struct amdgpu_bo_list           *bo_list;
 628         struct amdgpu_mn                *mn;
 629         struct amdgpu_bo_list_entry     vm_pd;
 630         struct list_head                validated;
 631         struct dma_fence                *fence;
 632         uint64_t                        bytes_moved_threshold;
 633         uint64_t                        bytes_moved_vis_threshold;
 634         uint64_t                        bytes_moved;
 635         uint64_t                        bytes_moved_vis;
 636         struct amdgpu_bo_list_entry     *evictable;
 637
 638         /* user fence */
 639         struct amdgpu_bo_list_entry     uf_entry;
 640
 641         unsigned num_post_dep_syncobjs;
 642         struct drm_syncobj **post_dep_syncobjs;
 643 };
 644
 645 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
 646                                       uint32_t ib_idx, int idx)
 647 {
 648         return p->job->ibs[ib_idx].ptr[idx];
 649 }
 650
 651 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
 652                                        uint32_t ib_idx, int idx,
 653                                        uint32_t value)
 654 {
 655         p->job->ibs[ib_idx].ptr[idx] = value;
 656 }
 657
 658 /*
 659  * Writeback
 660  */
 661 #define AMDGPU_MAX_WB 128       /* Reserve at most 128 WB slots for amdgpu-owned rings. */
 662
 663 struct amdgpu_wb {
 664         struct amdgpu_bo        *wb_obj;
 665         volatile uint32_t       *wb;
 666         uint64_t                gpu_addr;
 667         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
 668         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
 669 };
 670
 671 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
 672 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
 673
 674 /*
 675  * Benchmarking
 676  */
 677 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
 678
 679
 680 /*
 681  * Testing
 682  */
 683 void amdgpu_test_moves(struct amdgpu_device *adev);
 684
 685
 686 /*
 687  * amdgpu smumgr functions
 688  */
 689 struct amdgpu_smumgr_funcs {
 690         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
 691         int (*request_smu_load_fw)(struct amdgpu_device *adev);
 692         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
 693 };
 694
 695 /*
 696  * amdgpu smumgr
 697  */
 698 struct amdgpu_smumgr {
 699         struct amdgpu_bo *toc_buf;
 700         struct amdgpu_bo *smu_buf;
 701         /* asic priv smu data */
 702         void *priv;
 703         spinlock_t smu_lock;
 704         /* smumgr functions */
 705         const struct amdgpu_smumgr_funcs *smumgr_funcs;
 706         /* ucode loading complete flag */
 707         uint32_t fw_flags;
 708 };
 709
 710 /*
 711  * ASIC specific register table accessible by UMD
 712  */
 713 struct amdgpu_allowed_register_entry {
 714         uint32_t reg_offset;
 715         bool grbm_indexed;
 716 };
 717
 718 /*
 719  * ASIC specific functions.
 720  */
 721 struct amdgpu_asic_funcs {
 722         bool (*read_disabled_bios)(struct amdgpu_device *adev);
 723         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
 724                                    u8 *bios, u32 length_bytes);
 725         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
 726                              u32 sh_num, u32 reg_offset, u32 *value);
 727         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
 728         int (*reset)(struct amdgpu_device *adev);
 729         /* get the reference clock */
 730         u32 (*get_xclk)(struct amdgpu_device *adev);
 731         /* MM block clocks */
 732         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
 733         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
 734         /* static power management */
 735         int (*get_pcie_lanes)(struct amdgpu_device *adev);
 736         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
 737         /* get config memsize register */
 738         u32 (*get_config_memsize)(struct amdgpu_device *adev);
 739         /* flush hdp write queue */
 740         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 741         /* invalidate hdp read cache */
 742         void (*invalidate_hdp)(struct amdgpu_device *adev,
 743                                struct amdgpu_ring *ring);
 744         /* check if the asic needs a full reset of if soft reset will work */
 745         bool (*need_full_reset)(struct amdgpu_device *adev);
 746 };
 747
 748 /*
 749  * IOCTL.
 750  */
 751 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
 752                                 struct drm_file *filp);
 753
 754 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 755 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
 756                                     struct drm_file *filp);
 757 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 758 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
 759                                 struct drm_file *filp);
 760
 761 /* VRAM scratch page for HDP bug, default vram page */
 762 struct amdgpu_vram_scratch {
 763         struct amdgpu_bo                *robj;
 764         volatile uint32_t               *ptr;
 765         u64                             gpu_addr;
 766 };
 767
 768 /*
 769  * ACPI
 770  */
 771 struct amdgpu_atcs_functions {
 772         bool get_ext_state;
 773         bool pcie_perf_req;
 774         bool pcie_dev_rdy;
 775         bool pcie_bus_width;
 776 };
 777
 778 struct amdgpu_atcs {
 779         struct amdgpu_atcs_functions functions;
 780 };
 781
 782 /*
 783  * Firmware VRAM reservation
 784  */
 785 struct amdgpu_fw_vram_usage {
 786         u64 start_offset;
 787         u64 size;
 788         struct amdgpu_bo *reserved_bo;
 789         void *va;
 790 };
 791
 792 /*
 793  * CGS
 794  */
 795 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
 796 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
 797
 798 /*
 799  * Core structure, functions and helpers.
 800  */
 801 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
 802 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 803
 804 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 805 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
 806
 807
 808 /*
 809  * amdgpu nbio functions
 810  *
 811  */
 812 struct nbio_hdp_flush_reg {
 813         u32 ref_and_mask_cp0;
 814         u32 ref_and_mask_cp1;
 815         u32 ref_and_mask_cp2;
 816         u32 ref_and_mask_cp3;
 817         u32 ref_and_mask_cp4;
 818         u32 ref_and_mask_cp5;
 819         u32 ref_and_mask_cp6;
 820         u32 ref_and_mask_cp7;
 821         u32 ref_and_mask_cp8;
 822         u32 ref_and_mask_cp9;
 823         u32 ref_and_mask_sdma0;
 824         u32 ref_and_mask_sdma1;
 825 };
 826
 827 struct amdgpu_nbio_funcs {
 828         const struct nbio_hdp_flush_reg *hdp_flush_reg;
 829         u32 (*get_hdp_flush_req_offset)(struct amdgpu_device *adev);
 830         u32 (*get_hdp_flush_done_offset)(struct amdgpu_device *adev);
 831         u32 (*get_pcie_index_offset)(struct amdgpu_device *adev);
 832         u32 (*get_pcie_data_offset)(struct amdgpu_device *adev);
 833         u32 (*get_rev_id)(struct amdgpu_device *adev);
 834         void (*mc_access_enable)(struct amdgpu_device *adev, bool enable);
 835         void (*hdp_flush)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 836         u32 (*get_memsize)(struct amdgpu_device *adev);
 837         void (*sdma_doorbell_range)(struct amdgpu_device *adev, int instance,
 838                                     bool use_doorbell, int doorbell_index);
 839         void (*enable_doorbell_aperture)(struct amdgpu_device *adev,
 840                                          bool enable);
 841         void (*enable_doorbell_selfring_aperture)(struct amdgpu_device *adev,
 842                                                   bool enable);
 843         void (*ih_doorbell_range)(struct amdgpu_device *adev,
 844                                   bool use_doorbell, int doorbell_index);
 845         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
 846                                                  bool enable);
 847         void (*update_medium_grain_light_sleep)(struct amdgpu_device *adev,
 848                                                 bool enable);
 849         void (*get_clockgating_state)(struct amdgpu_device *adev,
 850                                       u32 *flags);
 851         void (*ih_control)(struct amdgpu_device *adev);
 852         void (*init_registers)(struct amdgpu_device *adev);
 853         void (*detect_hw_virt)(struct amdgpu_device *adev);
 854 };
 855
 856 struct amdgpu_df_funcs {
 857         void (*init)(struct amdgpu_device *adev);
 858         void (*enable_broadcast_mode)(struct amdgpu_device *adev,
 859                                       bool enable);
 860         u32 (*get_fb_channel_number)(struct amdgpu_device *adev);
 861         u32 (*get_hbm_channel_number)(struct amdgpu_device *adev);
 862         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
 863                                                  bool enable);
 864         void (*get_clockgating_state)(struct amdgpu_device *adev,
 865                                       u32 *flags);
 866         void (*enable_ecc_force_par_wr_rmw)(struct amdgpu_device *adev,
 867                                             bool enable);
 868 };
 869 /* Define the HW IP blocks will be used in driver , add more if necessary */
 870 enum amd_hw_ip_block_type {
 871         GC_HWIP = 1,
 872         HDP_HWIP,
 873         SDMA0_HWIP,
 874         SDMA1_HWIP,
 875         MMHUB_HWIP,
 876         ATHUB_HWIP,
 877         NBIO_HWIP,
 878         MP0_HWIP,
 879         MP1_HWIP,
 880         UVD_HWIP,
 881         VCN_HWIP = UVD_HWIP,
 882         VCE_HWIP,
 883         DF_HWIP,
 884         DCE_HWIP,
 885         OSSSYS_HWIP,
 886         SMUIO_HWIP,
 887         PWR_HWIP,
 888         NBIF_HWIP,
 889         THM_HWIP,
 890         CLK_HWIP,
 891         MAX_HWIP
 892 };
 893
 894 #define HWIP_MAX_INSTANCE       6
 895
 896 struct amd_powerplay {
 897         void *pp_handle;
 898         const struct amd_pm_funcs *pp_funcs;
 899         uint32_t pp_feature;
 900 };
 901
 902 #define AMDGPU_RESET_MAGIC_NUM 64
 903 struct amdgpu_device {
 904         struct device                   *dev;
 905         struct drm_device               *ddev;
 906         struct pci_dev                  *pdev;
 907
 908 #ifdef CONFIG_DRM_AMD_ACP
 909         struct amdgpu_acp               acp;
 910 #endif
 911
 912         /* ASIC */
 913         enum amd_asic_type              asic_type;
 914         uint32_t                        family;
 915         uint32_t                        rev_id;
 916         uint32_t                        external_rev_id;
 917         unsigned long                   flags;
 918         int                             usec_timeout;
 919         const struct amdgpu_asic_funcs  *asic_funcs;
 920         bool                            shutdown;
 921         bool                            need_dma32;
 922         bool                            need_swiotlb;
 923         bool                            accel_working;
 924         struct work_struct              reset_work;
 925         struct notifier_block           acpi_nb;
 926         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
 927         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
 928         unsigned                        debugfs_count;
 929 #if defined(CONFIG_DEBUG_FS)
 930         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
 931 #endif
 932         struct amdgpu_atif              *atif;
 933         struct amdgpu_atcs              atcs;
 934         struct mutex                    srbm_mutex;
 935         /* GRBM index mutex. Protects concurrent access to GRBM index */
 936         struct mutex                    grbm_idx_mutex;
 937         struct dev_pm_domain            vga_pm_domain;
 938         bool                            have_disp_power_ref;
 939
 940         /* BIOS */
 941         bool                            is_atom_fw;
 942         uint8_t                         *bios;
 943         uint32_t                        bios_size;
 944         struct amdgpu_bo                *stolen_vga_memory;
 945         uint32_t                        bios_scratch_reg_offset;
 946         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
 947
 948         /* Register/doorbell mmio */
 949         resource_size_t                 rmmio_base;
 950         resource_size_t                 rmmio_size;
 951         void __iomem                    *rmmio;
 952         /* protects concurrent MM_INDEX/DATA based register access */
 953         spinlock_t mmio_idx_lock;
 954         /* protects concurrent SMC based register access */
 955         spinlock_t smc_idx_lock;
 956         amdgpu_rreg_t                   smc_rreg;
 957         amdgpu_wreg_t                   smc_wreg;
 958         /* protects concurrent PCIE register access */
 959         spinlock_t pcie_idx_lock;
 960         amdgpu_rreg_t                   pcie_rreg;
 961         amdgpu_wreg_t                   pcie_wreg;
 962         amdgpu_rreg_t                   pciep_rreg;
 963         amdgpu_wreg_t                   pciep_wreg;
 964         /* protects concurrent UVD register access */
 965         spinlock_t uvd_ctx_idx_lock;
 966         amdgpu_rreg_t                   uvd_ctx_rreg;
 967         amdgpu_wreg_t                   uvd_ctx_wreg;
 968         /* protects concurrent DIDT register access */
 969         spinlock_t didt_idx_lock;
 970         amdgpu_rreg_t                   didt_rreg;
 971         amdgpu_wreg_t                   didt_wreg;
 972         /* protects concurrent gc_cac register access */
 973         spinlock_t gc_cac_idx_lock;
 974         amdgpu_rreg_t                   gc_cac_rreg;
 975         amdgpu_wreg_t                   gc_cac_wreg;
 976         /* protects concurrent se_cac register access */
 977         spinlock_t se_cac_idx_lock;
 978         amdgpu_rreg_t                   se_cac_rreg;
 979         amdgpu_wreg_t                   se_cac_wreg;
 980         /* protects concurrent ENDPOINT (audio) register access */
 981         spinlock_t audio_endpt_idx_lock;
 982         amdgpu_block_rreg_t             audio_endpt_rreg;
 983         amdgpu_block_wreg_t             audio_endpt_wreg;
 984         void __iomem                    *rio_mem;
 985         resource_size_t                 rio_mem_size;
 986         struct amdgpu_doorbell          doorbell;
 987
 988         /* clock/pll info */
 989         struct amdgpu_clock            clock;
 990
 991         /* MC */
 992         struct amdgpu_gmc               gmc;
 993         struct amdgpu_gart              gart;
 994         dma_addr_t                      dummy_page_addr;
 995         struct amdgpu_vm_manager        vm_manager;
 996         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
 997
 998         /* memory management */
 999         struct amdgpu_mman              mman;
1000         struct amdgpu_vram_scratch      vram_scratch;
1001         struct amdgpu_wb                wb;
1002         atomic64_t                      num_bytes_moved;
1003         atomic64_t                      num_evictions;
1004         atomic64_t                      num_vram_cpu_page_faults;
1005         atomic_t                        gpu_reset_counter;
1006         atomic_t                        vram_lost_counter;
1007
1008         /* data for buffer migration throttling */
1009         struct {
1010                 spinlock_t              lock;
1011                 s64                     last_update_us;
1012                 s64                     accum_us; /* accumulated microseconds */
1013                 s64                     accum_us_vis; /* for visible VRAM */
1014                 u32                     log2_max_MBps;
1015         } mm_stats;
1016
1017         /* display */
1018         bool                            enable_virtual_display;
1019         struct amdgpu_mode_info         mode_info;
1020         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
1021         struct work_struct              hotplug_work;
1022         struct amdgpu_irq_src           crtc_irq;
1023         struct amdgpu_irq_src           pageflip_irq;
1024         struct amdgpu_irq_src           hpd_irq;
1025
1026         /* rings */
1027         u64                             fence_context;
1028         unsigned                        num_rings;
1029         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1030         bool                            ib_pool_ready;
1031         struct amdgpu_sa_manager        ring_tmp_bo;
1032
1033         /* interrupts */
1034         struct amdgpu_irq               irq;
1035
1036         /* powerplay */
1037         struct amd_powerplay            powerplay;
1038         bool                            pp_force_state_enabled;
1039
1040         /* dpm */
1041         struct amdgpu_pm                pm;
1042         u32                             cg_flags;
1043         u32                             pg_flags;
1044
1045         /* amdgpu smumgr */
1046         struct amdgpu_smumgr smu;
1047
1048         /* gfx */
1049         struct amdgpu_gfx               gfx;
1050
1051         /* sdma */
1052         struct amdgpu_sdma              sdma;
1053
1054         /* uvd */
1055         struct amdgpu_uvd               uvd;
1056
1057         /* vce */
1058         struct amdgpu_vce               vce;
1059
1060         /* vcn */
1061         struct amdgpu_vcn               vcn;
1062
1063         /* firmwares */
1064         struct amdgpu_firmware          firmware;
1065
1066         /* PSP */
1067         struct psp_context              psp;
1068
1069         /* GDS */
1070         struct amdgpu_gds               gds;
1071
1072         /* display related functionality */
1073         struct amdgpu_display_manager dm;
1074
1075         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1076         int                             num_ip_blocks;
1077         struct mutex    mn_lock;
1078         DECLARE_HASHTABLE(mn_hash, 7);
1079
1080         /* tracking pinned memory */
1081         atomic64_t vram_pin_size;
1082         atomic64_t visible_pin_size;
1083         atomic64_t gart_pin_size;
1084
1085         /* amdkfd interface */
1086         struct kfd_dev          *kfd;
1087
1088         /* soc15 register offset based on ip, instance and  segment */
1089         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
1090
1091         const struct amdgpu_nbio_funcs  *nbio_funcs;
1092         const struct amdgpu_df_funcs    *df_funcs;
1093
1094         /* delayed work_func for deferring clockgating during resume */
1095         struct delayed_work     late_init_work;
1096
1097         struct amdgpu_virt      virt;
1098         /* firmware VRAM reservation */
1099         struct amdgpu_fw_vram_usage fw_vram_usage;
1100
1101         /* link all shadow bo */
1102         struct list_head                shadow_list;
1103         struct mutex                    shadow_list_lock;
1104         /* keep an lru list of rings by HW IP */
1105         struct list_head                ring_lru_list;
1106         spinlock_t                      ring_lru_list_lock;
1107
1108         /* record hw reset is performed */
1109         bool has_hw_reset;
1110         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1111
1112         /* record last mm index being written through WREG32*/
1113         unsigned long last_mm_index;
1114         bool                            in_gpu_reset;
1115         struct mutex  lock_reset;
1116 };
1117
1118 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1119 {
1120         return container_of(bdev, struct amdgpu_device, mman.bdev);
1121 }
1122
1123 int amdgpu_device_init(struct amdgpu_device *adev,
1124                        struct drm_device *ddev,
1125                        struct pci_dev *pdev,
1126                        uint32_t flags);
1127 void amdgpu_device_fini(struct amdgpu_device *adev);
1128 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1129
1130 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1131                         uint32_t acc_flags);
1132 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1133                     uint32_t acc_flags);
1134 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1135 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1136
1137 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1138 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1139
1140 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1141 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1142 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1143 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1144
1145 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1146 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1147
1148 int emu_soc_asic_init(struct amdgpu_device *adev);
1149
1150 /*
1151  * Registers read & write functions.
1152  */
1153
1154 #define AMDGPU_REGS_IDX       (1<<0)
1155 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1156
1157 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1158 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1159
1160 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1161 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1162
1163 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1164 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1165 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1166 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1167 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1168 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1169 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1170 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1171 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1172 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1173 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1174 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1175 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1176 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1177 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1178 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1179 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1180 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1181 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1182 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1183 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1184 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1185 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1186 #define WREG32_P(reg, val, mask)                                \
1187         do {                                                    \
1188                 uint32_t tmp_ = RREG32(reg);                    \
1189                 tmp_ &= (mask);                                 \
1190                 tmp_ |= ((val) & ~(mask));                      \
1191                 WREG32(reg, tmp_);                              \
1192         } while (0)
1193 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1194 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1195 #define WREG32_PLL_P(reg, val, mask)                            \
1196         do {                                                    \
1197                 uint32_t tmp_ = RREG32_PLL(reg);                \
1198                 tmp_ &= (mask);                                 \
1199                 tmp_ |= ((val) & ~(mask));                      \
1200                 WREG32_PLL(reg, tmp_);                          \
1201         } while (0)
1202 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1203 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1204 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1205
1206 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1207 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1208 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1209 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1210
1211 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1212 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1213
1214 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1215         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1216          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1217
1218 #define REG_GET_FIELD(value, reg, field)                                \
1219         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1220
1221 #define WREG32_FIELD(reg, field, val)   \
1222         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1223
1224 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1225         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1226
1227 /*
1228  * BIOS helpers.
1229  */
1230 #define RBIOS8(i) (adev->bios[i])
1231 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1232 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1233
1234 /*
1235  * ASICs macro.
1236  */
1237 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1238 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1239 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1240 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1241 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1242 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1243 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1244 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1245 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1246 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1247 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1248 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1249 #define amdgpu_asic_flush_hdp(adev, r) (adev)->asic_funcs->flush_hdp((adev), (r))
1250 #define amdgpu_asic_invalidate_hdp(adev, r) (adev)->asic_funcs->invalidate_hdp((adev), (r))
1251 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1252 #define amdgpu_gmc_flush_gpu_tlb(adev, vmid) (adev)->gmc.gmc_funcs->flush_gpu_tlb((adev), (vmid))
1253 #define amdgpu_gmc_emit_flush_gpu_tlb(r, vmid, addr) (r)->adev->gmc.gmc_funcs->emit_flush_gpu_tlb((r), (vmid), (addr))
1254 #define amdgpu_gmc_emit_pasid_mapping(r, vmid, pasid) (r)->adev->gmc.gmc_funcs->emit_pasid_mapping((r), (vmid), (pasid))
1255 #define amdgpu_gmc_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gmc.gmc_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1256 #define amdgpu_gmc_get_vm_pde(adev, level, dst, flags) (adev)->gmc.gmc_funcs->get_vm_pde((adev), (level), (dst), (flags))
1257 #define amdgpu_gmc_get_pte_flags(adev, flags) (adev)->gmc.gmc_funcs->get_vm_pte_flags((adev),(flags))
1258 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1259 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1260 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1261
1262 /* Common functions */
1263 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1264                               struct amdgpu_job* job, bool force);
1265 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1266 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1267
1268 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1269                                   u64 num_vis_bytes);
1270 void amdgpu_device_vram_location(struct amdgpu_device *adev,
1271                                  struct amdgpu_gmc *mc, u64 base);
1272 void amdgpu_device_gart_location(struct amdgpu_device *adev,
1273                                  struct amdgpu_gmc *mc);
1274 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1275 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1276                                              const u32 *registers,
1277                                              const u32 array_size);
1278
1279 bool amdgpu_device_is_px(struct drm_device *dev);
1280 void amdgpu_gfx_off_ctrl(struct amdgpu_device *adev, bool enable);
1281 /* atpx handler */
1282 #if defined(CONFIG_VGA_SWITCHEROO)
1283 void amdgpu_register_atpx_handler(void);
1284 void amdgpu_unregister_atpx_handler(void);
1285 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1286 bool amdgpu_is_atpx_hybrid(void);
1287 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1288 bool amdgpu_has_atpx(void);
1289 #else
1290 static inline void amdgpu_register_atpx_handler(void) {}
1291 static inline void amdgpu_unregister_atpx_handler(void) {}
1292 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1293 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1294 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1295 static inline bool amdgpu_has_atpx(void) { return false; }
1296 #endif
1297
1298 #if defined(CONFIG_VGA_SWITCHEROO) && defined(CONFIG_ACPI)
1299 void *amdgpu_atpx_get_dhandle(void);
1300 #else
1301 static inline void *amdgpu_atpx_get_dhandle(void) { return NULL; }
1302 #endif
1303
1304 /*
1305  * KMS
1306  */
1307 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1308 extern const int amdgpu_max_kms_ioctl;
1309
1310 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1311 void amdgpu_driver_unload_kms(struct drm_device *dev);
1312 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1313 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1314 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1315                                  struct drm_file *file_priv);
1316 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1317 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1318 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1319 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1320 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1321 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1322 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1323                              unsigned long arg);
1324
1325 /*
1326  * functions used by amdgpu_encoder.c
1327  */
1328 struct amdgpu_afmt_acr {
1329         u32 clock;
1330
1331         int n_32khz;
1332         int cts_32khz;
1333
1334         int n_44_1khz;
1335         int cts_44_1khz;
1336
1337         int n_48khz;
1338         int cts_48khz;
1339
1340 };
1341
1342 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1343
1344 /* amdgpu_acpi.c */
1345 #if defined(CONFIG_ACPI)
1346 int amdgpu_acpi_init(struct amdgpu_device *adev);
1347 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1348 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1349 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1350                                                 u8 perf_req, bool advertise);
1351 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1352 #else
1353 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1354 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1355 #endif
1356
1357 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1358                            uint64_t addr, struct amdgpu_bo **bo,
1359                            struct amdgpu_bo_va_mapping **mapping);
1360
1361 #if defined(CONFIG_DRM_AMD_DC)
1362 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1363 #else
1364 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1365 #endif
1366
1367 #include "amdgpu_object.h"
1368 #endif