drivers/char/synclink.c

   1 /*
   2  * linux/drivers/char/synclink.c
   3  *
   4  * $Id: synclink.c,v 4.38 2005/11/07 16:30:34 paulkf Exp $
   5  *
   6  * Device driver for Microgate SyncLink ISA and PCI
   7  * high speed multiprotocol serial adapters.
   8  *
   9  * written by Paul Fulghum for Microgate Corporation
  10  * [email protected]
  11  *
  12  * Microgate and SyncLink are trademarks of Microgate Corporation
  13  *
  14  * Derived from serial.c written by Theodore Ts'o and Linus Torvalds
  15  *
  16  * Original release 01/11/99
  17  *
  18  * This code is released under the GNU General Public License (GPL)
  19  *
  20  * This driver is primarily intended for use in synchronous
  21  * HDLC mode. Asynchronous mode is also provided.
  22  *
  23  * When operating in synchronous mode, each call to mgsl_write()
  24  * contains exactly one complete HDLC frame. Calling mgsl_put_char
  25  * will start assembling an HDLC frame that will not be sent until
  26  * mgsl_flush_chars or mgsl_write is called.
  27  *
  28  * Synchronous receive data is reported as complete frames. To accomplish
  29  * this, the TTY flip buffer is bypassed (too small to hold largest
  30  * frame and may fragment frames) and the line discipline
  31  * receive entry point is called directly.
  32  *
  33  * This driver has been tested with a slightly modified ppp.c driver
  34  * for synchronous PPP.
  35  *
  36  * 2000/02/16
  37  * Added interface for syncppp.c driver (an alternate synchronous PPP
  38  * implementation that also supports Cisco HDLC). Each device instance
  39  * registers as a tty device AND a network device (if dosyncppp option
  40  * is set for the device). The functionality is determined by which
  41  * device interface is opened.
  42  *
  43  * THIS SOFTWARE IS PROVIDED ``AS IS'' AND ANY EXPRESS OR IMPLIED
  44  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  45  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  46  * DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT,
  47  * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  48  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  49  * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  50  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
  51  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  52  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED
  53  * OF THE POSSIBILITY OF SUCH DAMAGE.
  54  */
  55
  56 #if defined(__i386__)
  57 #  define BREAKPOINT() asm("   int $3");
  58 #else
  59 #  define BREAKPOINT() { }
  60 #endif
  61
  62 #define MAX_ISA_DEVICES 10
  63 #define MAX_PCI_DEVICES 10
  64 #define MAX_TOTAL_DEVICES 20
  65
  66 #include <linux/module.h>
  67 #include <linux/errno.h>
  68 #include <linux/signal.h>
  69 #include <linux/sched.h>
  70 #include <linux/timer.h>
  71 #include <linux/interrupt.h>
  72 #include <linux/pci.h>
  73 #include <linux/tty.h>
  74 #include <linux/tty_flip.h>
  75 #include <linux/serial.h>
  76 #include <linux/major.h>
  77 #include <linux/string.h>
  78 #include <linux/fcntl.h>
  79 #include <linux/ptrace.h>
  80 #include <linux/ioport.h>
  81 #include <linux/mm.h>
  82 #include <linux/slab.h>
  83 #include <linux/delay.h>
  84 #include <linux/netdevice.h>
  85 #include <linux/vmalloc.h>
  86 #include <linux/init.h>
  87 #include <linux/ioctl.h>
  88 #include <linux/synclink.h>
  89
  90 #include <asm/system.h>
  91 #include <asm/io.h>
  92 #include <asm/irq.h>
  93 #include <asm/dma.h>
  94 #include <linux/bitops.h>
  95 #include <asm/types.h>
  96 #include <linux/termios.h>
  97 #include <linux/workqueue.h>
  98 #include <linux/hdlc.h>
  99 #include <linux/dma-mapping.h>
 100
 101 #if defined(CONFIG_HDLC) || (defined(CONFIG_HDLC_MODULE) && defined(CONFIG_SYNCLINK_MODULE))
 102 #define SYNCLINK_GENERIC_HDLC 1
 103 #else
 104 #define SYNCLINK_GENERIC_HDLC 0
 105 #endif
 106
 107 #define GET_USER(error,value,addr) error = get_user(value,addr)
 108 #define COPY_FROM_USER(error,dest,src,size) error = copy_from_user(dest,src,size) ? -EFAULT : 0
 109 #define PUT_USER(error,value,addr) error = put_user(value,addr)
 110 #define COPY_TO_USER(error,dest,src,size) error = copy_to_user(dest,src,size) ? -EFAULT : 0
 111
 112 #include <asm/uaccess.h>
 113
 114 #define RCLRVALUE 0xffff
 115
 116 static MGSL_PARAMS default_params = {
 117         MGSL_MODE_HDLC,                 /* unsigned long mode */
 118         0,                              /* unsigned char loopback; */
 119         HDLC_FLAG_UNDERRUN_ABORT15,     /* unsigned short flags; */
 120         HDLC_ENCODING_NRZI_SPACE,       /* unsigned char encoding; */
 121         0,                              /* unsigned long clock_speed; */
 122         0xff,                           /* unsigned char addr_filter; */
 123         HDLC_CRC_16_CCITT,              /* unsigned short crc_type; */
 124         HDLC_PREAMBLE_LENGTH_8BITS,     /* unsigned char preamble_length; */
 125         HDLC_PREAMBLE_PATTERN_NONE,     /* unsigned char preamble; */
 126         9600,                           /* unsigned long data_rate; */
 127         8,                              /* unsigned char data_bits; */
 128         1,                              /* unsigned char stop_bits; */
 129         ASYNC_PARITY_NONE               /* unsigned char parity; */
 130 };
 131
 132 #define SHARED_MEM_ADDRESS_SIZE 0x40000
 133 #define BUFFERLISTSIZE 4096
 134 #define DMABUFFERSIZE 4096
 135 #define MAXRXFRAMES 7
 136
 137 typedef struct _DMABUFFERENTRY
 138 {
 139         u32 phys_addr;  /* 32-bit flat physical address of data buffer */
 140         volatile u16 count;     /* buffer size/data count */
 141         volatile u16 status;    /* Control/status field */
 142         volatile u16 rcc;       /* character count field */
 143         u16 reserved;   /* padding required by 16C32 */
 144         u32 link;       /* 32-bit flat link to next buffer entry */
 145         char *virt_addr;        /* virtual address of data buffer */
 146         u32 phys_entry; /* physical address of this buffer entry */
 147         dma_addr_t dma_addr;
 148 } DMABUFFERENTRY, *DMAPBUFFERENTRY;
 149
 150 /* The queue of BH actions to be performed */
 151
 152 #define BH_RECEIVE  1
 153 #define BH_TRANSMIT 2
 154 #define BH_STATUS   4
 155
 156 #define IO_PIN_SHUTDOWN_LIMIT 100
 157
 158 struct  _input_signal_events {
 159         int     ri_up;
 160         int     ri_down;
 161         int     dsr_up;
 162         int     dsr_down;
 163         int     dcd_up;
 164         int     dcd_down;
 165         int     cts_up;
 166         int     cts_down;
 167 };
 168
 169 /* transmit holding buffer definitions*/
 170 #define MAX_TX_HOLDING_BUFFERS 5
 171 struct tx_holding_buffer {
 172         int     buffer_size;
 173         unsigned char * buffer;
 174 };
 175
 176
 177 /*
 178  * Device instance data structure
 179  */
 180
 181 struct mgsl_struct {
 182         int                     magic;
 183         struct tty_port         port;
 184         int                     line;
 185         int                     hw_version;
 186
 187         struct mgsl_icount      icount;
 188
 189         int                     timeout;
 190         int                     x_char;         /* xon/xoff character */
 191         u16                     read_status_mask;
 192         u16                     ignore_status_mask;
 193         unsigned char           *xmit_buf;
 194         int                     xmit_head;
 195         int                     xmit_tail;
 196         int                     xmit_cnt;
 197
 198         wait_queue_head_t       status_event_wait_q;
 199         wait_queue_head_t       event_wait_q;
 200         struct timer_list       tx_timer;       /* HDLC transmit timeout timer */
 201         struct mgsl_struct      *next_device;   /* device list link */
 202
 203         spinlock_t irq_spinlock;                /* spinlock for synchronizing with ISR */
 204         struct work_struct task;                /* task structure for scheduling bh */
 205
 206         u32 EventMask;                  /* event trigger mask */
 207         u32 RecordedEvents;             /* pending events */
 208
 209         u32 max_frame_size;             /* as set by device config */
 210
 211         u32 pending_bh;
 212
 213         bool bh_running;                /* Protection from multiple */
 214         int isr_overflow;
 215         bool bh_requested;
 216
 217         int dcd_chkcount;               /* check counts to prevent */
 218         int cts_chkcount;               /* too many IRQs if a signal */
 219         int dsr_chkcount;               /* is floating */
 220         int ri_chkcount;
 221
 222         char *buffer_list;              /* virtual address of Rx & Tx buffer lists */
 223         u32 buffer_list_phys;
 224         dma_addr_t buffer_list_dma_addr;
 225
 226         unsigned int rx_buffer_count;   /* count of total allocated Rx buffers */
 227         DMABUFFERENTRY *rx_buffer_list; /* list of receive buffer entries */
 228         unsigned int current_rx_buffer;
 229
 230         int num_tx_dma_buffers;         /* number of tx dma frames required */
 231         int tx_dma_buffers_used;
 232         unsigned int tx_buffer_count;   /* count of total allocated Tx buffers */
 233         DMABUFFERENTRY *tx_buffer_list; /* list of transmit buffer entries */
 234         int start_tx_dma_buffer;        /* tx dma buffer to start tx dma operation */
 235         int current_tx_buffer;          /* next tx dma buffer to be loaded */
 236
 237         unsigned char *intermediate_rxbuffer;
 238
 239         int num_tx_holding_buffers;     /* number of tx holding buffer allocated */
 240         int get_tx_holding_index;       /* next tx holding buffer for adapter to load */
 241         int put_tx_holding_index;       /* next tx holding buffer to store user request */
 242         int tx_holding_count;           /* number of tx holding buffers waiting */
 243         struct tx_holding_buffer tx_holding_buffers[MAX_TX_HOLDING_BUFFERS];
 244
 245         bool rx_enabled;
 246         bool rx_overflow;
 247         bool rx_rcc_underrun;
 248
 249         bool tx_enabled;
 250         bool tx_active;
 251         u32 idle_mode;
 252
 253         u16 cmr_value;
 254         u16 tcsr_value;
 255
 256         char device_name[25];           /* device instance name */
 257
 258         unsigned int bus_type;  /* expansion bus type (ISA,EISA,PCI) */
 259         unsigned char bus;              /* expansion bus number (zero based) */
 260         unsigned char function;         /* PCI device number */
 261
 262         unsigned int io_base;           /* base I/O address of adapter */
 263         unsigned int io_addr_size;      /* size of the I/O address range */
 264         bool io_addr_requested;         /* true if I/O address requested */
 265
 266         unsigned int irq_level;         /* interrupt level */
 267         unsigned long irq_flags;
 268         bool irq_requested;             /* true if IRQ requested */
 269
 270         unsigned int dma_level;         /* DMA channel */
 271         bool dma_requested;             /* true if dma channel requested */
 272
 273         u16 mbre_bit;
 274         u16 loopback_bits;
 275         u16 usc_idle_mode;
 276
 277         MGSL_PARAMS params;             /* communications parameters */
 278
 279         unsigned char serial_signals;   /* current serial signal states */
 280
 281         bool irq_occurred;              /* for diagnostics use */
 282         unsigned int init_error;        /* Initialization startup error                 (DIAGS) */
 283         int     fDiagnosticsmode;       /* Driver in Diagnostic mode?                   (DIAGS) */
 284
 285         u32 last_mem_alloc;
 286         unsigned char* memory_base;     /* shared memory address (PCI only) */
 287         u32 phys_memory_base;
 288         bool shared_mem_requested;
 289
 290         unsigned char* lcr_base;        /* local config registers (PCI only) */
 291         u32 phys_lcr_base;
 292         u32 lcr_offset;
 293         bool lcr_mem_requested;
 294
 295         u32 misc_ctrl_value;
 296         char flag_buf[MAX_ASYNC_BUFFER_SIZE];
 297         char char_buf[MAX_ASYNC_BUFFER_SIZE];
 298         bool drop_rts_on_tx_done;
 299
 300         bool loopmode_insert_requested;
 301         bool loopmode_send_done_requested;
 302
 303         struct  _input_signal_events    input_signal_events;
 304
 305         /* generic HDLC device parts */
 306         int netcount;
 307         spinlock_t netlock;
 308
 309 #if SYNCLINK_GENERIC_HDLC
 310         struct net_device *netdev;
 311 #endif
 312 };
 313
 314 #define MGSL_MAGIC 0x5401
 315
 316 /*
 317  * The size of the serial xmit buffer is 1 page, or 4096 bytes
 318  */
 319 #ifndef SERIAL_XMIT_SIZE
 320 #define SERIAL_XMIT_SIZE 4096
 321 #endif
 322
 323 /*
 324  * These macros define the offsets used in calculating the
 325  * I/O address of the specified USC registers.
 326  */
 327
 328
 329 #define DCPIN 2         /* Bit 1 of I/O address */
 330 #define SDPIN 4         /* Bit 2 of I/O address */
 331
 332 #define DCAR 0          /* DMA command/address register */
 333 #define CCAR SDPIN              /* channel command/address register */
 334 #define DATAREG DCPIN + SDPIN   /* serial data register */
 335 #define MSBONLY 0x41
 336 #define LSBONLY 0x40
 337
 338 /*
 339  * These macros define the register address (ordinal number)
 340  * used for writing address/value pairs to the USC.
 341  */
 342
 343 #define CMR     0x02    /* Channel mode Register */
 344 #define CCSR    0x04    /* Channel Command/status Register */
 345 #define CCR     0x06    /* Channel Control Register */
 346 #define PSR     0x08    /* Port status Register */
 347 #define PCR     0x0a    /* Port Control Register */
 348 #define TMDR    0x0c    /* Test mode Data Register */
 349 #define TMCR    0x0e    /* Test mode Control Register */
 350 #define CMCR    0x10    /* Clock mode Control Register */
 351 #define HCR     0x12    /* Hardware Configuration Register */
 352 #define IVR     0x14    /* Interrupt Vector Register */
 353 #define IOCR    0x16    /* Input/Output Control Register */
 354 #define ICR     0x18    /* Interrupt Control Register */
 355 #define DCCR    0x1a    /* Daisy Chain Control Register */
 356 #define MISR    0x1c    /* Misc Interrupt status Register */
 357 #define SICR    0x1e    /* status Interrupt Control Register */
 358 #define RDR     0x20    /* Receive Data Register */
 359 #define RMR     0x22    /* Receive mode Register */
 360 #define RCSR    0x24    /* Receive Command/status Register */
 361 #define RICR    0x26    /* Receive Interrupt Control Register */
 362 #define RSR     0x28    /* Receive Sync Register */
 363 #define RCLR    0x2a    /* Receive count Limit Register */
 364 #define RCCR    0x2c    /* Receive Character count Register */
 365 #define TC0R    0x2e    /* Time Constant 0 Register */
 366 #define TDR     0x30    /* Transmit Data Register */
 367 #define TMR     0x32    /* Transmit mode Register */
 368 #define TCSR    0x34    /* Transmit Command/status Register */
 369 #define TICR    0x36    /* Transmit Interrupt Control Register */
 370 #define TSR     0x38    /* Transmit Sync Register */
 371 #define TCLR    0x3a    /* Transmit count Limit Register */
 372 #define TCCR    0x3c    /* Transmit Character count Register */
 373 #define TC1R    0x3e    /* Time Constant 1 Register */
 374
 375
 376 /*
 377  * MACRO DEFINITIONS FOR DMA REGISTERS
 378  */
 379
 380 #define DCR     0x06    /* DMA Control Register (shared) */
 381 #define DACR    0x08    /* DMA Array count Register (shared) */
 382 #define BDCR    0x12    /* Burst/Dwell Control Register (shared) */
 383 #define DIVR    0x14    /* DMA Interrupt Vector Register (shared) */
 384 #define DICR    0x18    /* DMA Interrupt Control Register (shared) */
 385 #define CDIR    0x1a    /* Clear DMA Interrupt Register (shared) */
 386 #define SDIR    0x1c    /* Set DMA Interrupt Register (shared) */
 387
 388 #define TDMR    0x02    /* Transmit DMA mode Register */
 389 #define TDIAR   0x1e    /* Transmit DMA Interrupt Arm Register */
 390 #define TBCR    0x2a    /* Transmit Byte count Register */
 391 #define TARL    0x2c    /* Transmit Address Register (low) */
 392 #define TARU    0x2e    /* Transmit Address Register (high) */
 393 #define NTBCR   0x3a    /* Next Transmit Byte count Register */
 394 #define NTARL   0x3c    /* Next Transmit Address Register (low) */
 395 #define NTARU   0x3e    /* Next Transmit Address Register (high) */
 396
 397 #define RDMR    0x82    /* Receive DMA mode Register (non-shared) */
 398 #define RDIAR   0x9e    /* Receive DMA Interrupt Arm Register */
 399 #define RBCR    0xaa    /* Receive Byte count Register */
 400 #define RARL    0xac    /* Receive Address Register (low) */
 401 #define RARU    0xae    /* Receive Address Register (high) */
 402 #define NRBCR   0xba    /* Next Receive Byte count Register */
 403 #define NRARL   0xbc    /* Next Receive Address Register (low) */
 404 #define NRARU   0xbe    /* Next Receive Address Register (high) */
 405
 406
 407 /*
 408  * MACRO DEFINITIONS FOR MODEM STATUS BITS
 409  */
 410
 411 #define MODEMSTATUS_DTR 0x80
 412 #define MODEMSTATUS_DSR 0x40
 413 #define MODEMSTATUS_RTS 0x20
 414 #define MODEMSTATUS_CTS 0x10
 415 #define MODEMSTATUS_RI  0x04
 416 #define MODEMSTATUS_DCD 0x01
 417
 418
 419 /*
 420  * Channel Command/Address Register (CCAR) Command Codes
 421  */
 422
 423 #define RTCmd_Null                      0x0000
 424 #define RTCmd_ResetHighestIus           0x1000
 425 #define RTCmd_TriggerChannelLoadDma     0x2000
 426 #define RTCmd_TriggerRxDma              0x2800
 427 #define RTCmd_TriggerTxDma              0x3000
 428 #define RTCmd_TriggerRxAndTxDma         0x3800
 429 #define RTCmd_PurgeRxFifo               0x4800
 430 #define RTCmd_PurgeTxFifo               0x5000
 431 #define RTCmd_PurgeRxAndTxFifo          0x5800
 432 #define RTCmd_LoadRcc                   0x6800
 433 #define RTCmd_LoadTcc                   0x7000
 434 #define RTCmd_LoadRccAndTcc             0x7800
 435 #define RTCmd_LoadTC0                   0x8800
 436 #define RTCmd_LoadTC1                   0x9000
 437 #define RTCmd_LoadTC0AndTC1             0x9800
 438 #define RTCmd_SerialDataLSBFirst        0xa000
 439 #define RTCmd_SerialDataMSBFirst        0xa800
 440 #define RTCmd_SelectBigEndian           0xb000
 441 #define RTCmd_SelectLittleEndian        0xb800
 442
 443
 444 /*
 445  * DMA Command/Address Register (DCAR) Command Codes
 446  */
 447
 448 #define DmaCmd_Null                     0x0000
 449 #define DmaCmd_ResetTxChannel           0x1000
 450 #define DmaCmd_ResetRxChannel           0x1200
 451 #define DmaCmd_StartTxChannel           0x2000
 452 #define DmaCmd_StartRxChannel           0x2200
 453 #define DmaCmd_ContinueTxChannel        0x3000
 454 #define DmaCmd_ContinueRxChannel        0x3200
 455 #define DmaCmd_PauseTxChannel           0x4000
 456 #define DmaCmd_PauseRxChannel           0x4200
 457 #define DmaCmd_AbortTxChannel           0x5000
 458 #define DmaCmd_AbortRxChannel           0x5200
 459 #define DmaCmd_InitTxChannel            0x7000
 460 #define DmaCmd_InitRxChannel            0x7200
 461 #define DmaCmd_ResetHighestDmaIus       0x8000
 462 #define DmaCmd_ResetAllChannels         0x9000
 463 #define DmaCmd_StartAllChannels         0xa000
 464 #define DmaCmd_ContinueAllChannels      0xb000
 465 #define DmaCmd_PauseAllChannels         0xc000
 466 #define DmaCmd_AbortAllChannels         0xd000
 467 #define DmaCmd_InitAllChannels          0xf000
 468
 469 #define TCmd_Null                       0x0000
 470 #define TCmd_ClearTxCRC                 0x2000
 471 #define TCmd_SelectTicrTtsaData         0x4000
 472 #define TCmd_SelectTicrTxFifostatus     0x5000
 473 #define TCmd_SelectTicrIntLevel         0x6000
 474 #define TCmd_SelectTicrdma_level                0x7000
 475 #define TCmd_SendFrame                  0x8000
 476 #define TCmd_SendAbort                  0x9000
 477 #define TCmd_EnableDleInsertion         0xc000
 478 #define TCmd_DisableDleInsertion        0xd000
 479 #define TCmd_ClearEofEom                0xe000
 480 #define TCmd_SetEofEom                  0xf000
 481
 482 #define RCmd_Null                       0x0000
 483 #define RCmd_ClearRxCRC                 0x2000
 484 #define RCmd_EnterHuntmode              0x3000
 485 #define RCmd_SelectRicrRtsaData         0x4000
 486 #define RCmd_SelectRicrRxFifostatus     0x5000
 487 #define RCmd_SelectRicrIntLevel         0x6000
 488 #define RCmd_SelectRicrdma_level                0x7000
 489
 490 /*
 491  * Bits for enabling and disabling IRQs in Interrupt Control Register (ICR)
 492  */
 493
 494 #define RECEIVE_STATUS          BIT5
 495 #define RECEIVE_DATA            BIT4
 496 #define TRANSMIT_STATUS         BIT3
 497 #define TRANSMIT_DATA           BIT2
 498 #define IO_PIN                  BIT1
 499 #define MISC                    BIT0
 500
 501
 502 /*
 503  * Receive status Bits in Receive Command/status Register RCSR
 504  */
 505
 506 #define RXSTATUS_SHORT_FRAME            BIT8
 507 #define RXSTATUS_CODE_VIOLATION         BIT8
 508 #define RXSTATUS_EXITED_HUNT            BIT7
 509 #define RXSTATUS_IDLE_RECEIVED          BIT6
 510 #define RXSTATUS_BREAK_RECEIVED         BIT5
 511 #define RXSTATUS_ABORT_RECEIVED         BIT5
 512 #define RXSTATUS_RXBOUND                BIT4
 513 #define RXSTATUS_CRC_ERROR              BIT3
 514 #define RXSTATUS_FRAMING_ERROR          BIT3
 515 #define RXSTATUS_ABORT                  BIT2
 516 #define RXSTATUS_PARITY_ERROR           BIT2
 517 #define RXSTATUS_OVERRUN                BIT1
 518 #define RXSTATUS_DATA_AVAILABLE         BIT0
 519 #define RXSTATUS_ALL                    0x01f6
 520 #define usc_UnlatchRxstatusBits(a,b) usc_OutReg( (a), RCSR, (u16)((b) & RXSTATUS_ALL) )
 521
 522 /*
 523  * Values for setting transmit idle mode in
 524  * Transmit Control/status Register (TCSR)
 525  */
 526 #define IDLEMODE_FLAGS                  0x0000
 527 #define IDLEMODE_ALT_ONE_ZERO           0x0100
 528 #define IDLEMODE_ZERO                   0x0200
 529 #define IDLEMODE_ONE                    0x0300
 530 #define IDLEMODE_ALT_MARK_SPACE         0x0500
 531 #define IDLEMODE_SPACE                  0x0600
 532 #define IDLEMODE_MARK                   0x0700
 533 #define IDLEMODE_MASK                   0x0700
 534
 535 /*
 536  * IUSC revision identifiers
 537  */
 538 #define IUSC_SL1660                     0x4d44
 539 #define IUSC_PRE_SL1660                 0x4553
 540
 541 /*
 542  * Transmit status Bits in Transmit Command/status Register (TCSR)
 543  */
 544
 545 #define TCSR_PRESERVE                   0x0F00
 546
 547 #define TCSR_UNDERWAIT                  BIT11
 548 #define TXSTATUS_PREAMBLE_SENT          BIT7
 549 #define TXSTATUS_IDLE_SENT              BIT6
 550 #define TXSTATUS_ABORT_SENT             BIT5
 551 #define TXSTATUS_EOF_SENT               BIT4
 552 #define TXSTATUS_EOM_SENT               BIT4
 553 #define TXSTATUS_CRC_SENT               BIT3
 554 #define TXSTATUS_ALL_SENT               BIT2
 555 #define TXSTATUS_UNDERRUN               BIT1
 556 #define TXSTATUS_FIFO_EMPTY             BIT0
 557 #define TXSTATUS_ALL                    0x00fa
 558 #define usc_UnlatchTxstatusBits(a,b) usc_OutReg( (a), TCSR, (u16)((a)->tcsr_value + ((b) & 0x00FF)) )
 559
 560
 561 #define MISCSTATUS_RXC_LATCHED          BIT15
 562 #define MISCSTATUS_RXC                  BIT14
 563 #define MISCSTATUS_TXC_LATCHED          BIT13
 564 #define MISCSTATUS_TXC                  BIT12
 565 #define MISCSTATUS_RI_LATCHED           BIT11
 566 #define MISCSTATUS_RI                   BIT10
 567 #define MISCSTATUS_DSR_LATCHED          BIT9
 568 #define MISCSTATUS_DSR                  BIT8
 569 #define MISCSTATUS_DCD_LATCHED          BIT7
 570 #define MISCSTATUS_DCD                  BIT6
 571 #define MISCSTATUS_CTS_LATCHED          BIT5
 572 #define MISCSTATUS_CTS                  BIT4
 573 #define MISCSTATUS_RCC_UNDERRUN         BIT3
 574 #define MISCSTATUS_DPLL_NO_SYNC         BIT2
 575 #define MISCSTATUS_BRG1_ZERO            BIT1
 576 #define MISCSTATUS_BRG0_ZERO            BIT0
 577
 578 #define usc_UnlatchIostatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0xaaa0))
 579 #define usc_UnlatchMiscstatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0x000f))
 580
 581 #define SICR_RXC_ACTIVE                 BIT15
 582 #define SICR_RXC_INACTIVE               BIT14
 583 #define SICR_RXC                        (BIT15+BIT14)
 584 #define SICR_TXC_ACTIVE                 BIT13
 585 #define SICR_TXC_INACTIVE               BIT12
 586 #define SICR_TXC                        (BIT13+BIT12)
 587 #define SICR_RI_ACTIVE                  BIT11
 588 #define SICR_RI_INACTIVE                BIT10
 589 #define SICR_RI                         (BIT11+BIT10)
 590 #define SICR_DSR_ACTIVE                 BIT9
 591 #define SICR_DSR_INACTIVE               BIT8
 592 #define SICR_DSR                        (BIT9+BIT8)
 593 #define SICR_DCD_ACTIVE                 BIT7
 594 #define SICR_DCD_INACTIVE               BIT6
 595 #define SICR_DCD                        (BIT7+BIT6)
 596 #define SICR_CTS_ACTIVE                 BIT5
 597 #define SICR_CTS_INACTIVE               BIT4
 598 #define SICR_CTS                        (BIT5+BIT4)
 599 #define SICR_RCC_UNDERFLOW              BIT3
 600 #define SICR_DPLL_NO_SYNC               BIT2
 601 #define SICR_BRG1_ZERO                  BIT1
 602 #define SICR_BRG0_ZERO                  BIT0
 603
 604 void usc_DisableMasterIrqBit( struct mgsl_struct *info );
 605 void usc_EnableMasterIrqBit( struct mgsl_struct *info );
 606 void usc_EnableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 607 void usc_DisableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 608 void usc_ClearIrqPendingBits( struct mgsl_struct *info, u16 IrqMask );
 609
 610 #define usc_EnableInterrupts( a, b ) \
 611         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0xc0 + (b)) )
 612
 613 #define usc_DisableInterrupts( a, b ) \
 614         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0x80 + (b)) )
 615
 616 #define usc_EnableMasterIrqBit(a) \
 617         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0x0f00) + 0xb000) )
 618
 619 #define usc_DisableMasterIrqBit(a) \
 620         usc_OutReg( (a), ICR, (u16)(usc_InReg((a),ICR) & 0x7f00) )
 621
 622 #define usc_ClearIrqPendingBits( a, b ) usc_OutReg( (a), DCCR, 0x40 + (b) )
 623
 624 /*
 625  * Transmit status Bits in Transmit Control status Register (TCSR)
 626  * and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0)
 627  */
 628
 629 #define TXSTATUS_PREAMBLE_SENT  BIT7
 630 #define TXSTATUS_IDLE_SENT      BIT6
 631 #define TXSTATUS_ABORT_SENT     BIT5
 632 #define TXSTATUS_EOF            BIT4
 633 #define TXSTATUS_CRC_SENT       BIT3
 634 #define TXSTATUS_ALL_SENT       BIT2
 635 #define TXSTATUS_UNDERRUN       BIT1
 636 #define TXSTATUS_FIFO_EMPTY     BIT0
 637
 638 #define DICR_MASTER             BIT15
 639 #define DICR_TRANSMIT           BIT0
 640 #define DICR_RECEIVE            BIT1
 641
 642 #define usc_EnableDmaInterrupts(a,b) \
 643         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) | (b)) )
 644
 645 #define usc_DisableDmaInterrupts(a,b) \
 646         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) & ~(b)) )
 647
 648 #define usc_EnableStatusIrqs(a,b) \
 649         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) | (b)) )
 650
 651 #define usc_DisablestatusIrqs(a,b) \
 652         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) & ~(b)) )
 653
 654 /* Transmit status Bits in Transmit Control status Register (TCSR) */
 655 /* and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0) */
 656
 657
 658 #define DISABLE_UNCONDITIONAL    0
 659 #define DISABLE_END_OF_FRAME     1
 660 #define ENABLE_UNCONDITIONAL     2
 661 #define ENABLE_AUTO_CTS          3
 662 #define ENABLE_AUTO_DCD          3
 663 #define usc_EnableTransmitter(a,b) \
 664         usc_OutReg( (a), TMR, (u16)((usc_InReg((a),TMR) & 0xfffc) | (b)) )
 665 #define usc_EnableReceiver(a,b) \
 666         usc_OutReg( (a), RMR, (u16)((usc_InReg((a),RMR) & 0xfffc) | (b)) )
 667
 668 static u16  usc_InDmaReg( struct mgsl_struct *info, u16 Port );
 669 static void usc_OutDmaReg( struct mgsl_struct *info, u16 Port, u16 Value );
 670 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd );
 671
 672 static u16  usc_InReg( struct mgsl_struct *info, u16 Port );
 673 static void usc_OutReg( struct mgsl_struct *info, u16 Port, u16 Value );
 674 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd );
 675 void usc_RCmd( struct mgsl_struct *info, u16 Cmd );
 676 void usc_TCmd( struct mgsl_struct *info, u16 Cmd );
 677
 678 #define usc_TCmd(a,b) usc_OutReg((a), TCSR, (u16)((a)->tcsr_value + (b)))
 679 #define usc_RCmd(a,b) usc_OutReg((a), RCSR, (b))
 680
 681 #define usc_SetTransmitSyncChars(a,s0,s1) usc_OutReg((a), TSR, (u16)(((u16)s0<<8)|(u16)s1))
 682
 683 static void usc_process_rxoverrun_sync( struct mgsl_struct *info );
 684 static void usc_start_receiver( struct mgsl_struct *info );
 685 static void usc_stop_receiver( struct mgsl_struct *info );
 686
 687 static void usc_start_transmitter( struct mgsl_struct *info );
 688 static void usc_stop_transmitter( struct mgsl_struct *info );
 689 static void usc_set_txidle( struct mgsl_struct *info );
 690 static void usc_load_txfifo( struct mgsl_struct *info );
 691
 692 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 DataRate );
 693 static void usc_enable_loopback( struct mgsl_struct *info, int enable );
 694
 695 static void usc_get_serial_signals( struct mgsl_struct *info );
 696 static void usc_set_serial_signals( struct mgsl_struct *info );
 697
 698 static void usc_reset( struct mgsl_struct *info );
 699
 700 static void usc_set_sync_mode( struct mgsl_struct *info );
 701 static void usc_set_sdlc_mode( struct mgsl_struct *info );
 702 static void usc_set_async_mode( struct mgsl_struct *info );
 703 static void usc_enable_async_clock( struct mgsl_struct *info, u32 DataRate );
 704
 705 static void usc_loopback_frame( struct mgsl_struct *info );
 706
 707 static void mgsl_tx_timeout(unsigned long context);
 708
 709
 710 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info );
 711 static void usc_loopmode_insert_request( struct mgsl_struct * info );
 712 static int usc_loopmode_active( struct mgsl_struct * info);
 713 static void usc_loopmode_send_done( struct mgsl_struct * info );
 714
 715 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg);
 716
 717 #if SYNCLINK_GENERIC_HDLC
 718 #define dev_to_port(D) (dev_to_hdlc(D)->priv)
 719 static void hdlcdev_tx_done(struct mgsl_struct *info);
 720 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size);
 721 static int  hdlcdev_init(struct mgsl_struct *info);
 722 static void hdlcdev_exit(struct mgsl_struct *info);
 723 #endif
 724
 725 /*
 726  * Defines a BUS descriptor value for the PCI adapter
 727  * local bus address ranges.
 728  */
 729
 730 #define BUS_DESCRIPTOR( WrHold, WrDly, RdDly, Nwdd, Nwad, Nxda, Nrdd, Nrad ) \
 731 (0x00400020 + \
 732 ((WrHold) << 30) + \
 733 ((WrDly)  << 28) + \
 734 ((RdDly)  << 26) + \
 735 ((Nwdd)   << 20) + \
 736 ((Nwad)   << 15) + \
 737 ((Nxda)   << 13) + \
 738 ((Nrdd)   << 11) + \
 739 ((Nrad)   <<  6) )
 740
 741 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit);
 742
 743 /*
 744  * Adapter diagnostic routines
 745  */
 746 static bool mgsl_register_test( struct mgsl_struct *info );
 747 static bool mgsl_irq_test( struct mgsl_struct *info );
 748 static bool mgsl_dma_test( struct mgsl_struct *info );
 749 static bool mgsl_memory_test( struct mgsl_struct *info );
 750 static int mgsl_adapter_test( struct mgsl_struct *info );
 751
 752 /*
 753  * device and resource management routines
 754  */
 755 static int mgsl_claim_resources(struct mgsl_struct *info);
 756 static void mgsl_release_resources(struct mgsl_struct *info);
 757 static void mgsl_add_device(struct mgsl_struct *info);
 758 static struct mgsl_struct* mgsl_allocate_device(void);
 759
 760 /*
 761  * DMA buffer manupulation functions.
 762  */
 763 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex );
 764 static bool mgsl_get_rx_frame( struct mgsl_struct *info );
 765 static bool mgsl_get_raw_rx_frame( struct mgsl_struct *info );
 766 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info );
 767 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info );
 768 static int num_free_tx_dma_buffers(struct mgsl_struct *info);
 769 static void mgsl_load_tx_dma_buffer( struct mgsl_struct *info, const char *Buffer, unsigned int BufferSize);
 770 static void mgsl_load_pci_memory(char* TargetPtr, const char* SourcePtr, unsigned short count);
 771
 772 /*
 773  * DMA and Shared Memory buffer allocation and formatting
 774  */
 775 static int  mgsl_allocate_dma_buffers(struct mgsl_struct *info);
 776 static void mgsl_free_dma_buffers(struct mgsl_struct *info);
 777 static int  mgsl_alloc_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 778 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 779 static int  mgsl_alloc_buffer_list_memory(struct mgsl_struct *info);
 780 static void mgsl_free_buffer_list_memory(struct mgsl_struct *info);
 781 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 782 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 783 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info);
 784 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info);
 785 static bool load_next_tx_holding_buffer(struct mgsl_struct *info);
 786 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize);
 787
 788 /*
 789  * Bottom half interrupt handlers
 790  */
 791 static void mgsl_bh_handler(struct work_struct *work);
 792 static void mgsl_bh_receive(struct mgsl_struct *info);
 793 static void mgsl_bh_transmit(struct mgsl_struct *info);
 794 static void mgsl_bh_status(struct mgsl_struct *info);
 795
 796 /*
 797  * Interrupt handler routines and dispatch table.
 798  */
 799 static void mgsl_isr_null( struct mgsl_struct *info );
 800 static void mgsl_isr_transmit_data( struct mgsl_struct *info );
 801 static void mgsl_isr_receive_data( struct mgsl_struct *info );
 802 static void mgsl_isr_receive_status( struct mgsl_struct *info );
 803 static void mgsl_isr_transmit_status( struct mgsl_struct *info );
 804 static void mgsl_isr_io_pin( struct mgsl_struct *info );
 805 static void mgsl_isr_misc( struct mgsl_struct *info );
 806 static void mgsl_isr_receive_dma( struct mgsl_struct *info );
 807 static void mgsl_isr_transmit_dma( struct mgsl_struct *info );
 808
 809 typedef void (*isr_dispatch_func)(struct mgsl_struct *);
 810
 811 static isr_dispatch_func UscIsrTable[7] =
 812 {
 813         mgsl_isr_null,
 814         mgsl_isr_misc,
 815         mgsl_isr_io_pin,
 816         mgsl_isr_transmit_data,
 817         mgsl_isr_transmit_status,
 818         mgsl_isr_receive_data,
 819         mgsl_isr_receive_status
 820 };
 821
 822 /*
 823  * ioctl call handlers
 824  */
 825 static int tiocmget(struct tty_struct *tty, struct file *file);
 826 static int tiocmset(struct tty_struct *tty, struct file *file,
 827                     unsigned int set, unsigned int clear);
 828 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount
 829         __user *user_icount);
 830 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS  __user *user_params);
 831 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS  __user *new_params);
 832 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode);
 833 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode);
 834 static int mgsl_txenable(struct mgsl_struct * info, int enable);
 835 static int mgsl_txabort(struct mgsl_struct * info);
 836 static int mgsl_rxenable(struct mgsl_struct * info, int enable);
 837 static int mgsl_wait_event(struct mgsl_struct * info, int __user *mask);
 838 static int mgsl_loopmode_send_done( struct mgsl_struct * info );
 839
 840 /* set non-zero on successful registration with PCI subsystem */
 841 static bool pci_registered;
 842
 843 /*
 844  * Global linked list of SyncLink devices
 845  */
 846 static struct mgsl_struct *mgsl_device_list;
 847 static int mgsl_device_count;
 848
 849 /*
 850  * Set this param to non-zero to load eax with the
 851  * .text section address and breakpoint on module load.
 852  * This is useful for use with gdb and add-symbol-file command.
 853  */
 854 static int break_on_load;
 855
 856 /*
 857  * Driver major number, defaults to zero to get auto
 858  * assigned major number. May be forced as module parameter.
 859  */
 860 static int ttymajor;
 861
 862 /*
 863  * Array of user specified options for ISA adapters.
 864  */
 865 static int io[MAX_ISA_DEVICES];
 866 static int irq[MAX_ISA_DEVICES];
 867 static int dma[MAX_ISA_DEVICES];
 868 static int debug_level;
 869 static int maxframe[MAX_TOTAL_DEVICES];
 870 static int txdmabufs[MAX_TOTAL_DEVICES];
 871 static int txholdbufs[MAX_TOTAL_DEVICES];
 872
 873 module_param(break_on_load, bool, 0);
 874 module_param(ttymajor, int, 0);
 875 module_param_array(io, int, NULL, 0);
 876 module_param_array(irq, int, NULL, 0);
 877 module_param_array(dma, int, NULL, 0);
 878 module_param(debug_level, int, 0);
 879 module_param_array(maxframe, int, NULL, 0);
 880 module_param_array(txdmabufs, int, NULL, 0);
 881 module_param_array(txholdbufs, int, NULL, 0);
 882
 883 static char *driver_name = "SyncLink serial driver";
 884 static char *driver_version = "$Revision: 4.38 $";
 885
 886 static int synclink_init_one (struct pci_dev *dev,
 887                                      const struct pci_device_id *ent);
 888 static void synclink_remove_one (struct pci_dev *dev);
 889
 890 static struct pci_device_id synclink_pci_tbl[] = {
 891         { PCI_VENDOR_ID_MICROGATE, PCI_DEVICE_ID_MICROGATE_USC, PCI_ANY_ID, PCI_ANY_ID, },
 892         { PCI_VENDOR_ID_MICROGATE, 0x0210, PCI_ANY_ID, PCI_ANY_ID, },
 893         { 0, }, /* terminate list */
 894 };
 895 MODULE_DEVICE_TABLE(pci, synclink_pci_tbl);
 896
 897 MODULE_LICENSE("GPL");
 898
 899 static struct pci_driver synclink_pci_driver = {
 900         .name           = "synclink",
 901         .id_table       = synclink_pci_tbl,
 902         .probe          = synclink_init_one,
 903         .remove         = __devexit_p(synclink_remove_one),
 904 };
 905
 906 static struct tty_driver *serial_driver;
 907
 908 /* number of characters left in xmit buffer before we ask for more */
 909 #define WAKEUP_CHARS 256
 910
 911
 912 static void mgsl_change_params(struct mgsl_struct *info);
 913 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout);
 914
 915 /*
 916  * 1st function defined in .text section. Calling this function in
 917  * init_module() followed by a breakpoint allows a remote debugger
 918  * (gdb) to get the .text address for the add-symbol-file command.
 919  * This allows remote debugging of dynamically loadable modules.
 920  */
 921 static void* mgsl_get_text_ptr(void)
 922 {
 923         return mgsl_get_text_ptr;
 924 }
 925
 926 static inline int mgsl_paranoia_check(struct mgsl_struct *info,
 927                                         char *name, const char *routine)
 928 {
 929 #ifdef MGSL_PARANOIA_CHECK
 930         static const char *badmagic =
 931                 "Warning: bad magic number for mgsl struct (%s) in %s\n";
 932         static const char *badinfo =
 933                 "Warning: null mgsl_struct for (%s) in %s\n";
 934
 935         if (!info) {
 936                 printk(badinfo, name, routine);
 937                 return 1;
 938         }
 939         if (info->magic != MGSL_MAGIC) {
 940                 printk(badmagic, name, routine);
 941                 return 1;
 942         }
 943 #else
 944         if (!info)
 945                 return 1;
 946 #endif
 947         return 0;
 948 }
 949
 950 /**
 951  * line discipline callback wrappers
 952  *
 953  * The wrappers maintain line discipline references
 954  * while calling into the line discipline.
 955  *
 956  * ldisc_receive_buf  - pass receive data to line discipline
 957  */
 958
 959 static void ldisc_receive_buf(struct tty_struct *tty,
 960                               const __u8 *data, char *flags, int count)
 961 {
 962         struct tty_ldisc *ld;
 963         if (!tty)
 964                 return;
 965         ld = tty_ldisc_ref(tty);
 966         if (ld) {
 967                 if (ld->ops->receive_buf)
 968                         ld->ops->receive_buf(tty, data, flags, count);
 969                 tty_ldisc_deref(ld);
 970         }
 971 }
 972
 973 /* mgsl_stop()          throttle (stop) transmitter
 974  *
 975  * Arguments:           tty     pointer to tty info structure
 976  * Return Value:        None
 977  */
 978 static void mgsl_stop(struct tty_struct *tty)
 979 {
 980         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
 981         unsigned long flags;
 982
 983         if (mgsl_paranoia_check(info, tty->name, "mgsl_stop"))
 984                 return;
 985
 986         if ( debug_level >= DEBUG_LEVEL_INFO )
 987                 printk("mgsl_stop(%s)\n",info->device_name);
 988
 989         spin_lock_irqsave(&info->irq_spinlock,flags);
 990         if (info->tx_enabled)
 991                 usc_stop_transmitter(info);
 992         spin_unlock_irqrestore(&info->irq_spinlock,flags);
 993
 994 }       /* end of mgsl_stop() */
 995
 996 /* mgsl_start()         release (start) transmitter
 997  *
 998  * Arguments:           tty     pointer to tty info structure
 999  * Return Value:        None
1000  */
1001 static void mgsl_start(struct tty_struct *tty)
1002 {
1003         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
1004         unsigned long flags;
1005
1006         if (mgsl_paranoia_check(info, tty->name, "mgsl_start"))
1007                 return;
1008
1009         if ( debug_level >= DEBUG_LEVEL_INFO )
1010                 printk("mgsl_start(%s)\n",info->device_name);
1011
1012         spin_lock_irqsave(&info->irq_spinlock,flags);
1013         if (!info->tx_enabled)
1014                 usc_start_transmitter(info);
1015         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1016
1017 }       /* end of mgsl_start() */
1018
1019 /*
1020  * Bottom half work queue access functions
1021  */
1022
1023 /* mgsl_bh_action()     Return next bottom half action to perform.
1024  * Return Value:        BH action code or 0 if nothing to do.
1025  */
1026 static int mgsl_bh_action(struct mgsl_struct *info)
1027 {
1028         unsigned long flags;
1029         int rc = 0;
1030
1031         spin_lock_irqsave(&info->irq_spinlock,flags);
1032
1033         if (info->pending_bh & BH_RECEIVE) {
1034                 info->pending_bh &= ~BH_RECEIVE;
1035                 rc = BH_RECEIVE;
1036         } else if (info->pending_bh & BH_TRANSMIT) {
1037                 info->pending_bh &= ~BH_TRANSMIT;
1038                 rc = BH_TRANSMIT;
1039         } else if (info->pending_bh & BH_STATUS) {
1040                 info->pending_bh &= ~BH_STATUS;
1041                 rc = BH_STATUS;
1042         }
1043
1044         if (!rc) {
1045                 /* Mark BH routine as complete */
1046                 info->bh_running = false;
1047                 info->bh_requested = false;
1048         }
1049
1050         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1051
1052         return rc;
1053 }
1054
1055 /*
1056  *      Perform bottom half processing of work items queued by ISR.
1057  */
1058 static void mgsl_bh_handler(struct work_struct *work)
1059 {
1060         struct mgsl_struct *info =
1061                 container_of(work, struct mgsl_struct, task);
1062         int action;
1063
1064         if (!info)
1065                 return;
1066
1067         if ( debug_level >= DEBUG_LEVEL_BH )
1068                 printk( "%s(%d):mgsl_bh_handler(%s) entry\n",
1069                         __FILE__,__LINE__,info->device_name);
1070
1071         info->bh_running = true;
1072
1073         while((action = mgsl_bh_action(info)) != 0) {
1074
1075                 /* Process work item */
1076                 if ( debug_level >= DEBUG_LEVEL_BH )
1077                         printk( "%s(%d):mgsl_bh_handler() work item action=%d\n",
1078                                 __FILE__,__LINE__,action);
1079
1080                 switch (action) {
1081
1082                 case BH_RECEIVE:
1083                         mgsl_bh_receive(info);
1084                         break;
1085                 case BH_TRANSMIT:
1086                         mgsl_bh_transmit(info);
1087                         break;
1088                 case BH_STATUS:
1089                         mgsl_bh_status(info);
1090                         break;
1091                 default:
1092                         /* unknown work item ID */
1093                         printk("Unknown work item ID=%08X!\n", action);
1094                         break;
1095                 }
1096         }
1097
1098         if ( debug_level >= DEBUG_LEVEL_BH )
1099                 printk( "%s(%d):mgsl_bh_handler(%s) exit\n",
1100                         __FILE__,__LINE__,info->device_name);
1101 }
1102
1103 static void mgsl_bh_receive(struct mgsl_struct *info)
1104 {
1105         bool (*get_rx_frame)(struct mgsl_struct *info) =
1106                 (info->params.mode == MGSL_MODE_HDLC ? mgsl_get_rx_frame : mgsl_get_raw_rx_frame);
1107
1108         if ( debug_level >= DEBUG_LEVEL_BH )
1109                 printk( "%s(%d):mgsl_bh_receive(%s)\n",
1110                         __FILE__,__LINE__,info->device_name);
1111
1112         do
1113         {
1114                 if (info->rx_rcc_underrun) {
1115                         unsigned long flags;
1116                         spin_lock_irqsave(&info->irq_spinlock,flags);
1117                         usc_start_receiver(info);
1118                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1119                         return;
1120                 }
1121         } while(get_rx_frame(info));
1122 }
1123
1124 static void mgsl_bh_transmit(struct mgsl_struct *info)
1125 {
1126         struct tty_struct *tty = info->port.tty;
1127         unsigned long flags;
1128
1129         if ( debug_level >= DEBUG_LEVEL_BH )
1130                 printk( "%s(%d):mgsl_bh_transmit() entry on %s\n",
1131                         __FILE__,__LINE__,info->device_name);
1132
1133         if (tty)
1134                 tty_wakeup(tty);
1135
1136         /* if transmitter idle and loopmode_send_done_requested
1137          * then start echoing RxD to TxD
1138          */
1139         spin_lock_irqsave(&info->irq_spinlock,flags);
1140         if ( !info->tx_active && info->loopmode_send_done_requested )
1141                 usc_loopmode_send_done( info );
1142         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1143 }
1144
1145 static void mgsl_bh_status(struct mgsl_struct *info)
1146 {
1147         if ( debug_level >= DEBUG_LEVEL_BH )
1148                 printk( "%s(%d):mgsl_bh_status() entry on %s\n",
1149                         __FILE__,__LINE__,info->device_name);
1150
1151         info->ri_chkcount = 0;
1152         info->dsr_chkcount = 0;
1153         info->dcd_chkcount = 0;
1154         info->cts_chkcount = 0;
1155 }
1156
1157 /* mgsl_isr_receive_status()
1158  *
1159  *      Service a receive status interrupt. The type of status
1160  *      interrupt is indicated by the state of the RCSR.
1161  *      This is only used for HDLC mode.
1162  *
1163  * Arguments:           info    pointer to device instance data
1164  * Return Value:        None
1165  */
1166 static void mgsl_isr_receive_status( struct mgsl_struct *info )
1167 {
1168         u16 status = usc_InReg( info, RCSR );
1169
1170         if ( debug_level >= DEBUG_LEVEL_ISR )
1171                 printk("%s(%d):mgsl_isr_receive_status status=%04X\n",
1172                         __FILE__,__LINE__,status);
1173
1174         if ( (status & RXSTATUS_ABORT_RECEIVED) &&
1175                 info->loopmode_insert_requested &&
1176                 usc_loopmode_active(info) )
1177         {
1178                 ++info->icount.rxabort;
1179                 info->loopmode_insert_requested = false;
1180
1181                 /* clear CMR:13 to start echoing RxD to TxD */
1182                 info->cmr_value &= ~BIT13;
1183                 usc_OutReg(info, CMR, info->cmr_value);
1184
1185                 /* disable received abort irq (no longer required) */
1186                 usc_OutReg(info, RICR,
1187                         (usc_InReg(info, RICR) & ~RXSTATUS_ABORT_RECEIVED));
1188         }
1189
1190         if (status & (RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED)) {
1191                 if (status & RXSTATUS_EXITED_HUNT)
1192                         info->icount.exithunt++;
1193                 if (status & RXSTATUS_IDLE_RECEIVED)
1194                         info->icount.rxidle++;
1195                 wake_up_interruptible(&info->event_wait_q);
1196         }
1197
1198         if (status & RXSTATUS_OVERRUN){
1199                 info->icount.rxover++;
1200                 usc_process_rxoverrun_sync( info );
1201         }
1202
1203         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
1204         usc_UnlatchRxstatusBits( info, status );
1205
1206 }       /* end of mgsl_isr_receive_status() */
1207
1208 /* mgsl_isr_transmit_status()
1209  *
1210  *      Service a transmit status interrupt
1211  *      HDLC mode :end of transmit frame
1212  *      Async mode:all data is sent
1213  *      transmit status is indicated by bits in the TCSR.
1214  *
1215  * Arguments:           info           pointer to device instance data
1216  * Return Value:        None
1217  */
1218 static void mgsl_isr_transmit_status( struct mgsl_struct *info )
1219 {
1220         u16 status = usc_InReg( info, TCSR );
1221
1222         if ( debug_level >= DEBUG_LEVEL_ISR )
1223                 printk("%s(%d):mgsl_isr_transmit_status status=%04X\n",
1224                         __FILE__,__LINE__,status);
1225
1226         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
1227         usc_UnlatchTxstatusBits( info, status );
1228
1229         if ( status & (TXSTATUS_UNDERRUN | TXSTATUS_ABORT_SENT) )
1230         {
1231                 /* finished sending HDLC abort. This may leave  */
1232                 /* the TxFifo with data from the aborted frame  */
1233                 /* so purge the TxFifo. Also shutdown the DMA   */
1234                 /* channel in case there is data remaining in   */
1235                 /* the DMA buffer                               */
1236                 usc_DmaCmd( info, DmaCmd_ResetTxChannel );
1237                 usc_RTCmd( info, RTCmd_PurgeTxFifo );
1238         }
1239
1240         if ( status & TXSTATUS_EOF_SENT )
1241                 info->icount.txok++;
1242         else if ( status & TXSTATUS_UNDERRUN )
1243                 info->icount.txunder++;
1244         else if ( status & TXSTATUS_ABORT_SENT )
1245                 info->icount.txabort++;
1246         else
1247                 info->icount.txunder++;
1248
1249         info->tx_active = false;
1250         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1251         del_timer(&info->tx_timer);
1252
1253         if ( info->drop_rts_on_tx_done ) {
1254                 usc_get_serial_signals( info );
1255                 if ( info->serial_signals & SerialSignal_RTS ) {
1256                         info->serial_signals &= ~SerialSignal_RTS;
1257                         usc_set_serial_signals( info );
1258                 }
1259                 info->drop_rts_on_tx_done = false;
1260         }
1261
1262 #if SYNCLINK_GENERIC_HDLC
1263         if (info->netcount)
1264                 hdlcdev_tx_done(info);
1265         else
1266 #endif
1267         {
1268                 if (info->port.tty->stopped || info->port.tty->hw_stopped) {
1269                         usc_stop_transmitter(info);
1270                         return;
1271                 }
1272                 info->pending_bh |= BH_TRANSMIT;
1273         }
1274
1275 }       /* end of mgsl_isr_transmit_status() */
1276
1277 /* mgsl_isr_io_pin()
1278  *
1279  *      Service an Input/Output pin interrupt. The type of
1280  *      interrupt is indicated by bits in the MISR
1281  *
1282  * Arguments:           info           pointer to device instance data
1283  * Return Value:        None
1284  */
1285 static void mgsl_isr_io_pin( struct mgsl_struct *info )
1286 {
1287         struct  mgsl_icount *icount;
1288         u16 status = usc_InReg( info, MISR );
1289
1290         if ( debug_level >= DEBUG_LEVEL_ISR )
1291                 printk("%s(%d):mgsl_isr_io_pin status=%04X\n",
1292                         __FILE__,__LINE__,status);
1293
1294         usc_ClearIrqPendingBits( info, IO_PIN );
1295         usc_UnlatchIostatusBits( info, status );
1296
1297         if (status & (MISCSTATUS_CTS_LATCHED | MISCSTATUS_DCD_LATCHED |
1298                       MISCSTATUS_DSR_LATCHED | MISCSTATUS_RI_LATCHED) ) {
1299                 icount = &info->icount;
1300                 /* update input line counters */
1301                 if (status & MISCSTATUS_RI_LATCHED) {
1302                         if ((info->ri_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1303                                 usc_DisablestatusIrqs(info,SICR_RI);
1304                         icount->rng++;
1305                         if ( status & MISCSTATUS_RI )
1306                                 info->input_signal_events.ri_up++;
1307                         else
1308                                 info->input_signal_events.ri_down++;
1309                 }
1310                 if (status & MISCSTATUS_DSR_LATCHED) {
1311                         if ((info->dsr_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1312                                 usc_DisablestatusIrqs(info,SICR_DSR);
1313                         icount->dsr++;
1314                         if ( status & MISCSTATUS_DSR )
1315                                 info->input_signal_events.dsr_up++;
1316                         else
1317                                 info->input_signal_events.dsr_down++;
1318                 }
1319                 if (status & MISCSTATUS_DCD_LATCHED) {
1320                         if ((info->dcd_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1321                                 usc_DisablestatusIrqs(info,SICR_DCD);
1322                         icount->dcd++;
1323                         if (status & MISCSTATUS_DCD) {
1324                                 info->input_signal_events.dcd_up++;
1325                         } else
1326                                 info->input_signal_events.dcd_down++;
1327 #if SYNCLINK_GENERIC_HDLC
1328                         if (info->netcount) {
1329                                 if (status & MISCSTATUS_DCD)
1330                                         netif_carrier_on(info->netdev);
1331                                 else
1332                                         netif_carrier_off(info->netdev);
1333                         }
1334 #endif
1335                 }
1336                 if (status & MISCSTATUS_CTS_LATCHED)
1337                 {
1338                         if ((info->cts_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1339                                 usc_DisablestatusIrqs(info,SICR_CTS);
1340                         icount->cts++;
1341                         if ( status & MISCSTATUS_CTS )
1342                                 info->input_signal_events.cts_up++;
1343                         else
1344                                 info->input_signal_events.cts_down++;
1345                 }
1346                 wake_up_interruptible(&info->status_event_wait_q);
1347                 wake_up_interruptible(&info->event_wait_q);
1348
1349                 if ( (info->port.flags & ASYNC_CHECK_CD) &&
1350                      (status & MISCSTATUS_DCD_LATCHED) ) {
1351                         if ( debug_level >= DEBUG_LEVEL_ISR )
1352                                 printk("%s CD now %s...", info->device_name,
1353                                        (status & MISCSTATUS_DCD) ? "on" : "off");
1354                         if (status & MISCSTATUS_DCD)
1355                                 wake_up_interruptible(&info->port.open_wait);
1356                         else {
1357                                 if ( debug_level >= DEBUG_LEVEL_ISR )
1358                                         printk("doing serial hangup...");
1359                                 if (info->port.tty)
1360                                         tty_hangup(info->port.tty);
1361                         }
1362                 }
1363
1364                 if ( (info->port.flags & ASYNC_CTS_FLOW) &&
1365                      (status & MISCSTATUS_CTS_LATCHED) ) {
1366                         if (info->port.tty->hw_stopped) {
1367                                 if (status & MISCSTATUS_CTS) {
1368                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1369                                                 printk("CTS tx start...");
1370                                         if (info->port.tty)
1371                                                 info->port.tty->hw_stopped = 0;
1372                                         usc_start_transmitter(info);
1373                                         info->pending_bh |= BH_TRANSMIT;
1374                                         return;
1375                                 }
1376                         } else {
1377                                 if (!(status & MISCSTATUS_CTS)) {
1378                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1379                                                 printk("CTS tx stop...");
1380                                         if (info->port.tty)
1381                                                 info->port.tty->hw_stopped = 1;
1382                                         usc_stop_transmitter(info);
1383                                 }
1384                         }
1385                 }
1386         }
1387
1388         info->pending_bh |= BH_STATUS;
1389
1390         /* for diagnostics set IRQ flag */
1391         if ( status & MISCSTATUS_TXC_LATCHED ){
1392                 usc_OutReg( info, SICR,
1393                         (unsigned short)(usc_InReg(info,SICR) & ~(SICR_TXC_ACTIVE+SICR_TXC_INACTIVE)) );
1394                 usc_UnlatchIostatusBits( info, MISCSTATUS_TXC_LATCHED );
1395                 info->irq_occurred = true;
1396         }
1397
1398 }       /* end of mgsl_isr_io_pin() */
1399
1400 /* mgsl_isr_transmit_data()
1401  *
1402  *      Service a transmit data interrupt (async mode only).
1403  *
1404  * Arguments:           info    pointer to device instance data
1405  * Return Value:        None
1406  */
1407 static void mgsl_isr_transmit_data( struct mgsl_struct *info )
1408 {
1409         if ( debug_level >= DEBUG_LEVEL_ISR )
1410                 printk("%s(%d):mgsl_isr_transmit_data xmit_cnt=%d\n",
1411                         __FILE__,__LINE__,info->xmit_cnt);
1412
1413         usc_ClearIrqPendingBits( info, TRANSMIT_DATA );
1414
1415         if (info->port.tty->stopped || info->port.tty->hw_stopped) {
1416                 usc_stop_transmitter(info);
1417                 return;
1418         }
1419
1420         if ( info->xmit_cnt )
1421                 usc_load_txfifo( info );
1422         else
1423                 info->tx_active = false;
1424
1425         if (info->xmit_cnt < WAKEUP_CHARS)
1426                 info->pending_bh |= BH_TRANSMIT;
1427
1428 }       /* end of mgsl_isr_transmit_data() */
1429
1430 /* mgsl_isr_receive_data()
1431  *
1432  *      Service a receive data interrupt. This occurs
1433  *      when operating in asynchronous interrupt transfer mode.
1434  *      The receive data FIFO is flushed to the receive data buffers.
1435  *
1436  * Arguments:           info            pointer to device instance data
1437  * Return Value:        None
1438  */
1439 static void mgsl_isr_receive_data( struct mgsl_struct *info )
1440 {
1441         int Fifocount;
1442         u16 status;
1443         int work = 0;
1444         unsigned char DataByte;
1445         struct tty_struct *tty = info->port.tty;
1446         struct  mgsl_icount *icount = &info->icount;
1447
1448         if ( debug_level >= DEBUG_LEVEL_ISR )
1449                 printk("%s(%d):mgsl_isr_receive_data\n",
1450                         __FILE__,__LINE__);
1451
1452         usc_ClearIrqPendingBits( info, RECEIVE_DATA );
1453
1454         /* select FIFO status for RICR readback */
1455         usc_RCmd( info, RCmd_SelectRicrRxFifostatus );
1456
1457         /* clear the Wordstatus bit so that status readback */
1458         /* only reflects the status of this byte */
1459         usc_OutReg( info, RICR+LSBONLY, (u16)(usc_InReg(info, RICR+LSBONLY) & ~BIT3 ));
1460
1461         /* flush the receive FIFO */
1462
1463         while( (Fifocount = (usc_InReg(info,RICR) >> 8)) ) {
1464                 int flag;
1465
1466                 /* read one byte from RxFIFO */
1467                 outw( (inw(info->io_base + CCAR) & 0x0780) | (RDR+LSBONLY),
1468                       info->io_base + CCAR );
1469                 DataByte = inb( info->io_base + CCAR );
1470
1471                 /* get the status of the received byte */
1472                 status = usc_InReg(info, RCSR);
1473                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1474                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) )
1475                         usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
1476
1477                 icount->rx++;
1478
1479                 flag = 0;
1480                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1481                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) ) {
1482                         printk("rxerr=%04X\n",status);
1483                         /* update error statistics */
1484                         if ( status & RXSTATUS_BREAK_RECEIVED ) {
1485                                 status &= ~(RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR);
1486                                 icount->brk++;
1487                         } else if (status & RXSTATUS_PARITY_ERROR)
1488                                 icount->parity++;
1489                         else if (status & RXSTATUS_FRAMING_ERROR)
1490                                 icount->frame++;
1491                         else if (status & RXSTATUS_OVERRUN) {
1492                                 /* must issue purge fifo cmd before */
1493                                 /* 16C32 accepts more receive chars */
1494                                 usc_RTCmd(info,RTCmd_PurgeRxFifo);
1495                                 icount->overrun++;
1496                         }
1497
1498                         /* discard char if tty control flags say so */
1499                         if (status & info->ignore_status_mask)
1500                                 continue;
1501
1502                         status &= info->read_status_mask;
1503
1504                         if (status & RXSTATUS_BREAK_RECEIVED) {
1505                                 flag = TTY_BREAK;
1506                                 if (info->port.flags & ASYNC_SAK)
1507                                         do_SAK(tty);
1508                         } else if (status & RXSTATUS_PARITY_ERROR)
1509                                 flag = TTY_PARITY;
1510                         else if (status & RXSTATUS_FRAMING_ERROR)
1511                                 flag = TTY_FRAME;
1512                 }       /* end of if (error) */
1513                 tty_insert_flip_char(tty, DataByte, flag);
1514                 if (status & RXSTATUS_OVERRUN) {
1515                         /* Overrun is special, since it's
1516                          * reported immediately, and doesn't
1517                          * affect the current character
1518                          */
1519                         work += tty_insert_flip_char(tty, 0, TTY_OVERRUN);
1520                 }
1521         }
1522
1523         if ( debug_level >= DEBUG_LEVEL_ISR ) {
1524                 printk("%s(%d):rx=%d brk=%d parity=%d frame=%d overrun=%d\n",
1525                         __FILE__,__LINE__,icount->rx,icount->brk,
1526                         icount->parity,icount->frame,icount->overrun);
1527         }
1528
1529         if(work)
1530                 tty_flip_buffer_push(tty);
1531 }
1532
1533 /* mgsl_isr_misc()
1534  *
1535  *      Service a miscellaneous interrupt source.
1536  *
1537  * Arguments:           info            pointer to device extension (instance data)
1538  * Return Value:        None
1539  */
1540 static void mgsl_isr_misc( struct mgsl_struct *info )
1541 {
1542         u16 status = usc_InReg( info, MISR );
1543
1544         if ( debug_level >= DEBUG_LEVEL_ISR )
1545                 printk("%s(%d):mgsl_isr_misc status=%04X\n",
1546                         __FILE__,__LINE__,status);
1547
1548         if ((status & MISCSTATUS_RCC_UNDERRUN) &&
1549             (info->params.mode == MGSL_MODE_HDLC)) {
1550
1551                 /* turn off receiver and rx DMA */
1552                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
1553                 usc_DmaCmd(info, DmaCmd_ResetRxChannel);
1554                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
1555                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
1556                 usc_DisableInterrupts(info, RECEIVE_DATA + RECEIVE_STATUS);
1557
1558                 /* schedule BH handler to restart receiver */
1559                 info->pending_bh |= BH_RECEIVE;
1560                 info->rx_rcc_underrun = true;
1561         }
1562
1563         usc_ClearIrqPendingBits( info, MISC );
1564         usc_UnlatchMiscstatusBits( info, status );
1565
1566 }       /* end of mgsl_isr_misc() */
1567
1568 /* mgsl_isr_null()
1569  *
1570  *      Services undefined interrupt vectors from the
1571  *      USC. (hence this function SHOULD never be called)
1572  *
1573  * Arguments:           info            pointer to device extension (instance data)
1574  * Return Value:        None
1575  */
1576 static void mgsl_isr_null( struct mgsl_struct *info )
1577 {
1578
1579 }       /* end of mgsl_isr_null() */
1580
1581 /* mgsl_isr_receive_dma()
1582  *
1583  *      Service a receive DMA channel interrupt.
1584  *      For this driver there are two sources of receive DMA interrupts
1585  *      as identified in the Receive DMA mode Register (RDMR):
1586  *
1587  *      BIT3    EOA/EOL         End of List, all receive buffers in receive
1588  *                              buffer list have been filled (no more free buffers
1589  *                              available). The DMA controller has shut down.
1590  *
1591  *      BIT2    EOB             End of Buffer. This interrupt occurs when a receive
1592  *                              DMA buffer is terminated in response to completion
1593  *                              of a good frame or a frame with errors. The status
1594  *                              of the frame is stored in the buffer entry in the
1595  *                              list of receive buffer entries.
1596  *
1597  * Arguments:           info            pointer to device instance data
1598  * Return Value:        None
1599  */
1600 static void mgsl_isr_receive_dma( struct mgsl_struct *info )
1601 {
1602         u16 status;
1603
1604         /* clear interrupt pending and IUS bit for Rx DMA IRQ */
1605         usc_OutDmaReg( info, CDIR, BIT9+BIT1 );
1606
1607         /* Read the receive DMA status to identify interrupt type. */
1608         /* This also clears the status bits. */
1609         status = usc_InDmaReg( info, RDMR );
1610
1611         if ( debug_level >= DEBUG_LEVEL_ISR )
1612                 printk("%s(%d):mgsl_isr_receive_dma(%s) status=%04X\n",
1613                         __FILE__,__LINE__,info->device_name,status);
1614
1615         info->pending_bh |= BH_RECEIVE;
1616
1617         if ( status & BIT3 ) {
1618                 info->rx_overflow = true;
1619                 info->icount.buf_overrun++;
1620         }
1621
1622 }       /* end of mgsl_isr_receive_dma() */
1623
1624 /* mgsl_isr_transmit_dma()
1625  *
1626  *      This function services a transmit DMA channel interrupt.
1627  *
1628  *      For this driver there is one source of transmit DMA interrupts
1629  *      as identified in the Transmit DMA Mode Register (TDMR):
1630  *
1631  *      BIT2  EOB       End of Buffer. This interrupt occurs when a
1632  *                      transmit DMA buffer has been emptied.
1633  *
1634  *      The driver maintains enough transmit DMA buffers to hold at least
1635  *      one max frame size transmit frame. When operating in a buffered
1636  *      transmit mode, there may be enough transmit DMA buffers to hold at
1637  *      least two or more max frame size frames. On an EOB condition,
1638  *      determine if there are any queued transmit buffers and copy into
1639  *      transmit DMA buffers if we have room.
1640  *
1641  * Arguments:           info            pointer to device instance data
1642  * Return Value:        None
1643  */
1644 static void mgsl_isr_transmit_dma( struct mgsl_struct *info )
1645 {
1646         u16 status;
1647
1648         /* clear interrupt pending and IUS bit for Tx DMA IRQ */
1649         usc_OutDmaReg(info, CDIR, BIT8+BIT0 );
1650
1651         /* Read the transmit DMA status to identify interrupt type. */
1652         /* This also clears the status bits. */
1653
1654         status = usc_InDmaReg( info, TDMR );
1655
1656         if ( debug_level >= DEBUG_LEVEL_ISR )
1657                 printk("%s(%d):mgsl_isr_transmit_dma(%s) status=%04X\n",
1658                         __FILE__,__LINE__,info->device_name,status);
1659
1660         if ( status & BIT2 ) {
1661                 --info->tx_dma_buffers_used;
1662
1663                 /* if there are transmit frames queued,
1664                  *  try to load the next one
1665                  */
1666                 if ( load_next_tx_holding_buffer(info) ) {
1667                         /* if call returns non-zero value, we have
1668                          * at least one free tx holding buffer
1669                          */
1670                         info->pending_bh |= BH_TRANSMIT;
1671                 }
1672         }
1673
1674 }       /* end of mgsl_isr_transmit_dma() */
1675
1676 /* mgsl_interrupt()
1677  *
1678  *      Interrupt service routine entry point.
1679  *
1680  * Arguments:
1681  *
1682  *      irq             interrupt number that caused interrupt
1683  *      dev_id          device ID supplied during interrupt registration
1684  *
1685  * Return Value: None
1686  */
1687 static irqreturn_t mgsl_interrupt(int dummy, void *dev_id)
1688 {
1689         struct mgsl_struct *info = dev_id;
1690         u16 UscVector;
1691         u16 DmaVector;
1692
1693         if ( debug_level >= DEBUG_LEVEL_ISR )
1694                 printk(KERN_DEBUG "%s(%d):mgsl_interrupt(%d)entry.\n",
1695                         __FILE__, __LINE__, info->irq_level);
1696
1697         spin_lock(&info->irq_spinlock);
1698
1699         for(;;) {
1700                 /* Read the interrupt vectors from hardware. */
1701                 UscVector = usc_InReg(info, IVR) >> 9;
1702                 DmaVector = usc_InDmaReg(info, DIVR);
1703
1704                 if ( debug_level >= DEBUG_LEVEL_ISR )
1705                         printk("%s(%d):%s UscVector=%08X DmaVector=%08X\n",
1706                                 __FILE__,__LINE__,info->device_name,UscVector,DmaVector);
1707
1708                 if ( !UscVector && !DmaVector )
1709                         break;
1710
1711                 /* Dispatch interrupt vector */
1712                 if ( UscVector )
1713                         (*UscIsrTable[UscVector])(info);
1714                 else if ( (DmaVector&(BIT10|BIT9)) == BIT10)
1715                         mgsl_isr_transmit_dma(info);
1716                 else
1717                         mgsl_isr_receive_dma(info);
1718
1719                 if ( info->isr_overflow ) {
1720                         printk(KERN_ERR "%s(%d):%s isr overflow irq=%d\n",
1721                                 __FILE__, __LINE__, info->device_name, info->irq_level);
1722                         usc_DisableMasterIrqBit(info);
1723                         usc_DisableDmaInterrupts(info,DICR_MASTER);
1724                         break;
1725                 }
1726         }
1727
1728         /* Request bottom half processing if there's something
1729          * for it to do and the bh is not already running
1730          */
1731
1732         if ( info->pending_bh && !info->bh_running && !info->bh_requested ) {
1733                 if ( debug_level >= DEBUG_LEVEL_ISR )
1734                         printk("%s(%d):%s queueing bh task.\n",
1735                                 __FILE__,__LINE__,info->device_name);
1736                 schedule_work(&info->task);
1737                 info->bh_requested = true;
1738         }
1739
1740         spin_unlock(&info->irq_spinlock);
1741
1742         if ( debug_level >= DEBUG_LEVEL_ISR )
1743                 printk(KERN_DEBUG "%s(%d):mgsl_interrupt(%d)exit.\n",
1744                         __FILE__, __LINE__, info->irq_level);
1745
1746         return IRQ_HANDLED;
1747 }       /* end of mgsl_interrupt() */
1748
1749 /* startup()
1750  *
1751  *      Initialize and start device.
1752  *
1753  * Arguments:           info    pointer to device instance data
1754  * Return Value:        0 if success, otherwise error code
1755  */
1756 static int startup(struct mgsl_struct * info)
1757 {
1758         int retval = 0;
1759
1760         if ( debug_level >= DEBUG_LEVEL_INFO )
1761                 printk("%s(%d):mgsl_startup(%s)\n",__FILE__,__LINE__,info->device_name);
1762
1763         if (info->port.flags & ASYNC_INITIALIZED)
1764                 return 0;
1765
1766         if (!info->xmit_buf) {
1767                 /* allocate a page of memory for a transmit buffer */
1768                 info->xmit_buf = (unsigned char *)get_zeroed_page(GFP_KERNEL);
1769                 if (!info->xmit_buf) {
1770                         printk(KERN_ERR"%s(%d):%s can't allocate transmit buffer\n",
1771                                 __FILE__,__LINE__,info->device_name);
1772                         return -ENOMEM;
1773                 }
1774         }
1775
1776         info->pending_bh = 0;
1777
1778         memset(&info->icount, 0, sizeof(info->icount));
1779
1780         setup_timer(&info->tx_timer, mgsl_tx_timeout, (unsigned long)info);
1781
1782         /* Allocate and claim adapter resources */
1783         retval = mgsl_claim_resources(info);
1784
1785         /* perform existence check and diagnostics */
1786         if ( !retval )
1787                 retval = mgsl_adapter_test(info);
1788
1789         if ( retval ) {
1790                 if (capable(CAP_SYS_ADMIN) && info->port.tty)
1791                         set_bit(TTY_IO_ERROR, &info->port.tty->flags);
1792                 mgsl_release_resources(info);
1793                 return retval;
1794         }
1795
1796         /* program hardware for current parameters */
1797         mgsl_change_params(info);
1798
1799         if (info->port.tty)
1800                 clear_bit(TTY_IO_ERROR, &info->port.tty->flags);
1801
1802         info->port.flags |= ASYNC_INITIALIZED;
1803
1804         return 0;
1805
1806 }       /* end of startup() */
1807
1808 /* shutdown()
1809  *
1810  * Called by mgsl_close() and mgsl_hangup() to shutdown hardware
1811  *
1812  * Arguments:           info    pointer to device instance data
1813  * Return Value:        None
1814  */
1815 static void shutdown(struct mgsl_struct * info)
1816 {
1817         unsigned long flags;
1818
1819         if (!(info->port.flags & ASYNC_INITIALIZED))
1820                 return;
1821
1822         if (debug_level >= DEBUG_LEVEL_INFO)
1823                 printk("%s(%d):mgsl_shutdown(%s)\n",
1824                          __FILE__,__LINE__, info->device_name );
1825
1826         /* clear status wait queue because status changes */
1827         /* can't happen after shutting down the hardware */
1828         wake_up_interruptible(&info->status_event_wait_q);
1829         wake_up_interruptible(&info->event_wait_q);
1830
1831         del_timer_sync(&info->tx_timer);
1832
1833         if (info->xmit_buf) {
1834                 free_page((unsigned long) info->xmit_buf);
1835                 info->xmit_buf = NULL;
1836         }
1837
1838         spin_lock_irqsave(&info->irq_spinlock,flags);
1839         usc_DisableMasterIrqBit(info);
1840         usc_stop_receiver(info);
1841         usc_stop_transmitter(info);
1842         usc_DisableInterrupts(info,RECEIVE_DATA + RECEIVE_STATUS +
1843                 TRANSMIT_DATA + TRANSMIT_STATUS + IO_PIN + MISC );
1844         usc_DisableDmaInterrupts(info,DICR_MASTER + DICR_TRANSMIT + DICR_RECEIVE);
1845
1846         /* Disable DMAEN (Port 7, Bit 14) */
1847         /* This disconnects the DMA request signal from the ISA bus */
1848         /* on the ISA adapter. This has no effect for the PCI adapter */
1849         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) | BIT14));
1850
1851         /* Disable INTEN (Port 6, Bit12) */
1852         /* This disconnects the IRQ request signal to the ISA bus */
1853         /* on the ISA adapter. This has no effect for the PCI adapter */
1854         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) | BIT12));
1855
1856         if (!info->port.tty || info->port.tty->termios->c_cflag & HUPCL) {
1857                 info->serial_signals &= ~(SerialSignal_DTR + SerialSignal_RTS);
1858                 usc_set_serial_signals(info);
1859         }
1860
1861         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1862
1863         mgsl_release_resources(info);
1864
1865         if (info->port.tty)
1866                 set_bit(TTY_IO_ERROR, &info->port.tty->flags);
1867
1868         info->port.flags &= ~ASYNC_INITIALIZED;
1869
1870 }       /* end of shutdown() */
1871
1872 static void mgsl_program_hw(struct mgsl_struct *info)
1873 {
1874         unsigned long flags;
1875
1876         spin_lock_irqsave(&info->irq_spinlock,flags);
1877
1878         usc_stop_receiver(info);
1879         usc_stop_transmitter(info);
1880         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1881
1882         if (info->params.mode == MGSL_MODE_HDLC ||
1883             info->params.mode == MGSL_MODE_RAW ||
1884             info->netcount)
1885                 usc_set_sync_mode(info);
1886         else
1887                 usc_set_async_mode(info);
1888
1889         usc_set_serial_signals(info);
1890
1891         info->dcd_chkcount = 0;
1892         info->cts_chkcount = 0;
1893         info->ri_chkcount = 0;
1894         info->dsr_chkcount = 0;
1895
1896         usc_EnableStatusIrqs(info,SICR_CTS+SICR_DSR+SICR_DCD+SICR_RI);
1897         usc_EnableInterrupts(info, IO_PIN);
1898         usc_get_serial_signals(info);
1899
1900         if (info->netcount || info->port.tty->termios->c_cflag & CREAD)
1901                 usc_start_receiver(info);
1902
1903         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1904 }
1905
1906 /* Reconfigure adapter based on new parameters
1907  */
1908 static void mgsl_change_params(struct mgsl_struct *info)
1909 {
1910         unsigned cflag;
1911         int bits_per_char;
1912
1913         if (!info->port.tty || !info->port.tty->termios)
1914                 return;
1915
1916         if (debug_level >= DEBUG_LEVEL_INFO)
1917                 printk("%s(%d):mgsl_change_params(%s)\n",
1918                          __FILE__,__LINE__, info->device_name );
1919
1920         cflag = info->port.tty->termios->c_cflag;
1921
1922         /* if B0 rate (hangup) specified then negate DTR and RTS */
1923         /* otherwise assert DTR and RTS */
1924         if (cflag & CBAUD)
1925                 info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
1926         else
1927                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
1928
1929         /* byte size and parity */
1930
1931         switch (cflag & CSIZE) {
1932               case CS5: info->params.data_bits = 5; break;
1933               case CS6: info->params.data_bits = 6; break;
1934               case CS7: info->params.data_bits = 7; break;
1935               case CS8: info->params.data_bits = 8; break;
1936               /* Never happens, but GCC is too dumb to figure it out */
1937               default:  info->params.data_bits = 7; break;
1938               }
1939
1940         if (cflag & CSTOPB)
1941                 info->params.stop_bits = 2;
1942         else
1943                 info->params.stop_bits = 1;
1944
1945         info->params.parity = ASYNC_PARITY_NONE;
1946         if (cflag & PARENB) {
1947                 if (cflag & PARODD)
1948                         info->params.parity = ASYNC_PARITY_ODD;
1949                 else
1950                         info->params.parity = ASYNC_PARITY_EVEN;
1951 #ifdef CMSPAR
1952                 if (cflag & CMSPAR)
1953                         info->params.parity = ASYNC_PARITY_SPACE;
1954 #endif
1955         }
1956
1957         /* calculate number of jiffies to transmit a full
1958          * FIFO (32 bytes) at specified data rate
1959          */
1960         bits_per_char = info->params.data_bits +
1961                         info->params.stop_bits + 1;
1962
1963         /* if port data rate is set to 460800 or less then
1964          * allow tty settings to override, otherwise keep the
1965          * current data rate.
1966          */
1967         if (info->params.data_rate <= 460800)
1968                 info->params.data_rate = tty_get_baud_rate(info->port.tty);
1969
1970         if ( info->params.data_rate ) {
1971                 info->timeout = (32*HZ*bits_per_char) /
1972                                 info->params.data_rate;
1973         }
1974         info->timeout += HZ/50;         /* Add .02 seconds of slop */
1975
1976         if (cflag & CRTSCTS)
1977                 info->port.flags |= ASYNC_CTS_FLOW;
1978         else
1979                 info->port.flags &= ~ASYNC_CTS_FLOW;
1980
1981         if (cflag & CLOCAL)
1982                 info->port.flags &= ~ASYNC_CHECK_CD;
1983         else
1984                 info->port.flags |= ASYNC_CHECK_CD;
1985
1986         /* process tty input control flags */
1987
1988         info->read_status_mask = RXSTATUS_OVERRUN;
1989         if (I_INPCK(info->port.tty))
1990                 info->read_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
1991         if (I_BRKINT(info->port.tty) || I_PARMRK(info->port.tty))
1992                 info->read_status_mask |= RXSTATUS_BREAK_RECEIVED;
1993
1994         if (I_IGNPAR(info->port.tty))
1995                 info->ignore_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
1996         if (I_IGNBRK(info->port.tty)) {
1997                 info->ignore_status_mask |= RXSTATUS_BREAK_RECEIVED;
1998                 /* If ignoring parity and break indicators, ignore
1999                  * overruns too.  (For real raw support).
2000                  */
2001                 if (I_IGNPAR(info->port.tty))
2002                         info->ignore_status_mask |= RXSTATUS_OVERRUN;
2003         }
2004
2005         mgsl_program_hw(info);
2006
2007 }       /* end of mgsl_change_params() */
2008
2009 /* mgsl_put_char()
2010  *
2011  *      Add a character to the transmit buffer.
2012  *
2013  * Arguments:           tty     pointer to tty information structure
2014  *                      ch      character to add to transmit buffer
2015  *
2016  * Return Value:        None
2017  */
2018 static int mgsl_put_char(struct tty_struct *tty, unsigned char ch)
2019 {
2020         struct mgsl_struct *info = tty->driver_data;
2021         unsigned long flags;
2022         int ret = 0;
2023
2024         if (debug_level >= DEBUG_LEVEL_INFO) {
2025                 printk(KERN_DEBUG "%s(%d):mgsl_put_char(%d) on %s\n",
2026                         __FILE__, __LINE__, ch, info->device_name);
2027         }
2028
2029         if (mgsl_paranoia_check(info, tty->name, "mgsl_put_char"))
2030                 return 0;
2031
2032         if (!tty || !info->xmit_buf)
2033                 return 0;
2034
2035         spin_lock_irqsave(&info->irq_spinlock, flags);
2036
2037         if ((info->params.mode == MGSL_MODE_ASYNC ) || !info->tx_active) {
2038                 if (info->xmit_cnt < SERIAL_XMIT_SIZE - 1) {
2039                         info->xmit_buf[info->xmit_head++] = ch;
2040                         info->xmit_head &= SERIAL_XMIT_SIZE-1;
2041                         info->xmit_cnt++;
2042                         ret = 1;
2043                 }
2044         }
2045         spin_unlock_irqrestore(&info->irq_spinlock, flags);
2046         return ret;
2047
2048 }       /* end of mgsl_put_char() */
2049
2050 /* mgsl_flush_chars()
2051  *
2052  *      Enable transmitter so remaining characters in the
2053  *      transmit buffer are sent.
2054  *
2055  * Arguments:           tty     pointer to tty information structure
2056  * Return Value:        None
2057  */
2058 static void mgsl_flush_chars(struct tty_struct *tty)
2059 {
2060         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2061         unsigned long flags;
2062
2063         if ( debug_level >= DEBUG_LEVEL_INFO )
2064                 printk( "%s(%d):mgsl_flush_chars() entry on %s xmit_cnt=%d\n",
2065                         __FILE__,__LINE__,info->device_name,info->xmit_cnt);
2066
2067         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_chars"))
2068                 return;
2069
2070         if (info->xmit_cnt <= 0 || tty->stopped || tty->hw_stopped ||
2071             !info->xmit_buf)
2072                 return;
2073
2074         if ( debug_level >= DEBUG_LEVEL_INFO )
2075                 printk( "%s(%d):mgsl_flush_chars() entry on %s starting transmitter\n",
2076                         __FILE__,__LINE__,info->device_name );
2077
2078         spin_lock_irqsave(&info->irq_spinlock,flags);
2079
2080         if (!info->tx_active) {
2081                 if ( (info->params.mode == MGSL_MODE_HDLC ||
2082                         info->params.mode == MGSL_MODE_RAW) && info->xmit_cnt ) {
2083                         /* operating in synchronous (frame oriented) mode */
2084                         /* copy data from circular xmit_buf to */
2085                         /* transmit DMA buffer. */
2086                         mgsl_load_tx_dma_buffer(info,
2087                                  info->xmit_buf,info->xmit_cnt);
2088                 }
2089                 usc_start_transmitter(info);
2090         }
2091
2092         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2093
2094 }       /* end of mgsl_flush_chars() */
2095
2096 /* mgsl_write()
2097  *
2098  *      Send a block of data
2099  *
2100  * Arguments:
2101  *
2102  *      tty             pointer to tty information structure
2103  *      buf             pointer to buffer containing send data
2104  *      count           size of send data in bytes
2105  *
2106  * Return Value:        number of characters written
2107  */
2108 static int mgsl_write(struct tty_struct * tty,
2109                     const unsigned char *buf, int count)
2110 {
2111         int     c, ret = 0;
2112         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2113         unsigned long flags;
2114
2115         if ( debug_level >= DEBUG_LEVEL_INFO )
2116                 printk( "%s(%d):mgsl_write(%s) count=%d\n",
2117                         __FILE__,__LINE__,info->device_name,count);
2118
2119         if (mgsl_paranoia_check(info, tty->name, "mgsl_write"))
2120                 goto cleanup;
2121
2122         if (!tty || !info->xmit_buf)
2123                 goto cleanup;
2124
2125         if ( info->params.mode == MGSL_MODE_HDLC ||
2126                         info->params.mode == MGSL_MODE_RAW ) {
2127                 /* operating in synchronous (frame oriented) mode */
2128                 /* operating in synchronous (frame oriented) mode */
2129                 if (info->tx_active) {
2130
2131                         if ( info->params.mode == MGSL_MODE_HDLC ) {
2132                                 ret = 0;
2133                                 goto cleanup;
2134                         }
2135                         /* transmitter is actively sending data -
2136                          * if we have multiple transmit dma and
2137                          * holding buffers, attempt to queue this
2138                          * frame for transmission at a later time.
2139                          */
2140                         if (info->tx_holding_count >= info->num_tx_holding_buffers ) {
2141                                 /* no tx holding buffers available */
2142                                 ret = 0;
2143                                 goto cleanup;
2144                         }
2145
2146                         /* queue transmit frame request */
2147                         ret = count;
2148                         save_tx_buffer_request(info,buf,count);
2149
2150                         /* if we have sufficient tx dma buffers,
2151                          * load the next buffered tx request
2152                          */
2153                         spin_lock_irqsave(&info->irq_spinlock,flags);
2154                         load_next_tx_holding_buffer(info);
2155                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2156                         goto cleanup;
2157                 }
2158
2159                 /* if operating in HDLC LoopMode and the adapter  */
2160                 /* has yet to be inserted into the loop, we can't */
2161                 /* transmit                                       */
2162
2163                 if ( (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) &&
2164                         !usc_loopmode_active(info) )
2165                 {
2166                         ret = 0;
2167                         goto cleanup;
2168                 }
2169
2170                 if ( info->xmit_cnt ) {
2171                         /* Send accumulated from send_char() calls */
2172                         /* as frame and wait before accepting more data. */
2173                         ret = 0;
2174
2175                         /* copy data from circular xmit_buf to */
2176                         /* transmit DMA buffer. */
2177                         mgsl_load_tx_dma_buffer(info,
2178                                 info->xmit_buf,info->xmit_cnt);
2179                         if ( debug_level >= DEBUG_LEVEL_INFO )
2180                                 printk( "%s(%d):mgsl_write(%s) sync xmit_cnt flushing\n",
2181                                         __FILE__,__LINE__,info->device_name);
2182                 } else {
2183                         if ( debug_level >= DEBUG_LEVEL_INFO )
2184                                 printk( "%s(%d):mgsl_write(%s) sync transmit accepted\n",
2185                                         __FILE__,__LINE__,info->device_name);
2186                         ret = count;
2187                         info->xmit_cnt = count;
2188                         mgsl_load_tx_dma_buffer(info,buf,count);
2189                 }
2190         } else {
2191                 while (1) {
2192                         spin_lock_irqsave(&info->irq_spinlock,flags);
2193                         c = min_t(int, count,
2194                                 min(SERIAL_XMIT_SIZE - info->xmit_cnt - 1,
2195                                     SERIAL_XMIT_SIZE - info->xmit_head));
2196                         if (c <= 0) {
2197                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2198                                 break;
2199                         }
2200                         memcpy(info->xmit_buf + info->xmit_head, buf, c);
2201                         info->xmit_head = ((info->xmit_head + c) &
2202                                            (SERIAL_XMIT_SIZE-1));
2203                         info->xmit_cnt += c;
2204                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2205                         buf += c;
2206                         count -= c;
2207                         ret += c;
2208                 }
2209         }
2210
2211         if (info->xmit_cnt && !tty->stopped && !tty->hw_stopped) {
2212                 spin_lock_irqsave(&info->irq_spinlock,flags);
2213                 if (!info->tx_active)
2214                         usc_start_transmitter(info);
2215                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2216         }
2217 cleanup:
2218         if ( debug_level >= DEBUG_LEVEL_INFO )
2219                 printk( "%s(%d):mgsl_write(%s) returning=%d\n",
2220                         __FILE__,__LINE__,info->device_name,ret);
2221
2222         return ret;
2223
2224 }       /* end of mgsl_write() */
2225
2226 /* mgsl_write_room()
2227  *
2228  *      Return the count of free bytes in transmit buffer
2229  *
2230  * Arguments:           tty     pointer to tty info structure
2231  * Return Value:        None
2232  */
2233 static int mgsl_write_room(struct tty_struct *tty)
2234 {
2235         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2236         int     ret;
2237
2238         if (mgsl_paranoia_check(info, tty->name, "mgsl_write_room"))
2239                 return 0;
2240         ret = SERIAL_XMIT_SIZE - info->xmit_cnt - 1;
2241         if (ret < 0)
2242                 ret = 0;
2243
2244         if (debug_level >= DEBUG_LEVEL_INFO)
2245                 printk("%s(%d):mgsl_write_room(%s)=%d\n",
2246                          __FILE__,__LINE__, info->device_name,ret );
2247
2248         if ( info->params.mode == MGSL_MODE_HDLC ||
2249                 info->params.mode == MGSL_MODE_RAW ) {
2250                 /* operating in synchronous (frame oriented) mode */
2251                 if ( info->tx_active )
2252                         return 0;
2253                 else
2254                         return HDLC_MAX_FRAME_SIZE;
2255         }
2256
2257         return ret;
2258
2259 }       /* end of mgsl_write_room() */
2260
2261 /* mgsl_chars_in_buffer()
2262  *
2263  *      Return the count of bytes in transmit buffer
2264  *
2265  * Arguments:           tty     pointer to tty info structure
2266  * Return Value:        None
2267  */
2268 static int mgsl_chars_in_buffer(struct tty_struct *tty)
2269 {
2270         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2271
2272         if (debug_level >= DEBUG_LEVEL_INFO)
2273                 printk("%s(%d):mgsl_chars_in_buffer(%s)\n",
2274                          __FILE__,__LINE__, info->device_name );
2275
2276         if (mgsl_paranoia_check(info, tty->name, "mgsl_chars_in_buffer"))
2277                 return 0;
2278
2279         if (debug_level >= DEBUG_LEVEL_INFO)
2280                 printk("%s(%d):mgsl_chars_in_buffer(%s)=%d\n",
2281                          __FILE__,__LINE__, info->device_name,info->xmit_cnt );
2282
2283         if ( info->params.mode == MGSL_MODE_HDLC ||
2284                 info->params.mode == MGSL_MODE_RAW ) {
2285                 /* operating in synchronous (frame oriented) mode */
2286                 if ( info->tx_active )
2287                         return info->max_frame_size;
2288                 else
2289                         return 0;
2290         }
2291
2292         return info->xmit_cnt;
2293 }       /* end of mgsl_chars_in_buffer() */
2294
2295 /* mgsl_flush_buffer()
2296  *
2297  *      Discard all data in the send buffer
2298  *
2299  * Arguments:           tty     pointer to tty info structure
2300  * Return Value:        None
2301  */
2302 static void mgsl_flush_buffer(struct tty_struct *tty)
2303 {
2304         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2305         unsigned long flags;
2306
2307         if (debug_level >= DEBUG_LEVEL_INFO)
2308                 printk("%s(%d):mgsl_flush_buffer(%s) entry\n",
2309                          __FILE__,__LINE__, info->device_name );
2310
2311         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_buffer"))
2312                 return;
2313
2314         spin_lock_irqsave(&info->irq_spinlock,flags);
2315         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
2316         del_timer(&info->tx_timer);
2317         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2318
2319         tty_wakeup(tty);
2320 }
2321
2322 /* mgsl_send_xchar()
2323  *
2324  *      Send a high-priority XON/XOFF character
2325  *
2326  * Arguments:           tty     pointer to tty info structure
2327  *                      ch      character to send
2328  * Return Value:        None
2329  */
2330 static void mgsl_send_xchar(struct tty_struct *tty, char ch)
2331 {
2332         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2333         unsigned long flags;
2334
2335         if (debug_level >= DEBUG_LEVEL_INFO)
2336                 printk("%s(%d):mgsl_send_xchar(%s,%d)\n",
2337                          __FILE__,__LINE__, info->device_name, ch );
2338
2339         if (mgsl_paranoia_check(info, tty->name, "mgsl_send_xchar"))
2340                 return;
2341
2342         info->x_char = ch;
2343         if (ch) {
2344                 /* Make sure transmit interrupts are on */
2345                 spin_lock_irqsave(&info->irq_spinlock,flags);
2346                 if (!info->tx_enabled)
2347                         usc_start_transmitter(info);
2348                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2349         }
2350 }       /* end of mgsl_send_xchar() */
2351
2352 /* mgsl_throttle()
2353  *
2354  *      Signal remote device to throttle send data (our receive data)
2355  *
2356  * Arguments:           tty     pointer to tty info structure
2357  * Return Value:        None
2358  */
2359 static void mgsl_throttle(struct tty_struct * tty)
2360 {
2361         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2362         unsigned long flags;
2363
2364         if (debug_level >= DEBUG_LEVEL_INFO)
2365                 printk("%s(%d):mgsl_throttle(%s) entry\n",
2366                          __FILE__,__LINE__, info->device_name );
2367
2368         if (mgsl_paranoia_check(info, tty->name, "mgsl_throttle"))
2369                 return;
2370
2371         if (I_IXOFF(tty))
2372                 mgsl_send_xchar(tty, STOP_CHAR(tty));
2373
2374         if (tty->termios->c_cflag & CRTSCTS) {
2375                 spin_lock_irqsave(&info->irq_spinlock,flags);
2376                 info->serial_signals &= ~SerialSignal_RTS;
2377                 usc_set_serial_signals(info);
2378                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2379         }
2380 }       /* end of mgsl_throttle() */
2381
2382 /* mgsl_unthrottle()
2383  *
2384  *      Signal remote device to stop throttling send data (our receive data)
2385  *
2386  * Arguments:           tty     pointer to tty info structure
2387  * Return Value:        None
2388  */
2389 static void mgsl_unthrottle(struct tty_struct * tty)
2390 {
2391         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2392         unsigned long flags;
2393
2394         if (debug_level >= DEBUG_LEVEL_INFO)
2395                 printk("%s(%d):mgsl_unthrottle(%s) entry\n",
2396                          __FILE__,__LINE__, info->device_name );
2397
2398         if (mgsl_paranoia_check(info, tty->name, "mgsl_unthrottle"))
2399                 return;
2400
2401         if (I_IXOFF(tty)) {
2402                 if (info->x_char)
2403                         info->x_char = 0;
2404                 else
2405                         mgsl_send_xchar(tty, START_CHAR(tty));
2406         }
2407
2408         if (tty->termios->c_cflag & CRTSCTS) {
2409                 spin_lock_irqsave(&info->irq_spinlock,flags);
2410                 info->serial_signals |= SerialSignal_RTS;
2411                 usc_set_serial_signals(info);
2412                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2413         }
2414
2415 }       /* end of mgsl_unthrottle() */
2416
2417 /* mgsl_get_stats()
2418  *
2419  *      get the current serial parameters information
2420  *
2421  * Arguments:   info            pointer to device instance data
2422  *              user_icount     pointer to buffer to hold returned stats
2423  *
2424  * Return Value:        0 if success, otherwise error code
2425  */
2426 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount __user *user_icount)
2427 {
2428         int err;
2429
2430         if (debug_level >= DEBUG_LEVEL_INFO)
2431                 printk("%s(%d):mgsl_get_params(%s)\n",
2432                          __FILE__,__LINE__, info->device_name);
2433
2434         if (!user_icount) {
2435                 memset(&info->icount, 0, sizeof(info->icount));
2436         } else {
2437                 COPY_TO_USER(err, user_icount, &info->icount, sizeof(struct mgsl_icount));
2438                 if (err)
2439                         return -EFAULT;
2440         }
2441
2442         return 0;
2443
2444 }       /* end of mgsl_get_stats() */
2445
2446 /* mgsl_get_params()
2447  *
2448  *      get the current serial parameters information
2449  *
2450  * Arguments:   info            pointer to device instance data
2451  *              user_params     pointer to buffer to hold returned params
2452  *
2453  * Return Value:        0 if success, otherwise error code
2454  */
2455 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS __user *user_params)
2456 {
2457         int err;
2458         if (debug_level >= DEBUG_LEVEL_INFO)
2459                 printk("%s(%d):mgsl_get_params(%s)\n",
2460                          __FILE__,__LINE__, info->device_name);
2461
2462         COPY_TO_USER(err,user_params, &info->params, sizeof(MGSL_PARAMS));
2463         if (err) {
2464                 if ( debug_level >= DEBUG_LEVEL_INFO )
2465                         printk( "%s(%d):mgsl_get_params(%s) user buffer copy failed\n",
2466                                 __FILE__,__LINE__,info->device_name);
2467                 return -EFAULT;
2468         }
2469
2470         return 0;
2471
2472 }       /* end of mgsl_get_params() */
2473
2474 /* mgsl_set_params()
2475  *
2476  *      set the serial parameters
2477  *
2478  * Arguments:
2479  *
2480  *      info            pointer to device instance data
2481  *      new_params      user buffer containing new serial params
2482  *
2483  * Return Value:        0 if success, otherwise error code
2484  */
2485 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS __user *new_params)
2486 {
2487         unsigned long flags;
2488         MGSL_PARAMS tmp_params;
2489         int err;
2490
2491         if (debug_level >= DEBUG_LEVEL_INFO)
2492                 printk("%s(%d):mgsl_set_params %s\n", __FILE__,__LINE__,
2493                         info->device_name );
2494         COPY_FROM_USER(err,&tmp_params, new_params, sizeof(MGSL_PARAMS));
2495         if (err) {
2496                 if ( debug_level >= DEBUG_LEVEL_INFO )
2497                         printk( "%s(%d):mgsl_set_params(%s) user buffer copy failed\n",
2498                                 __FILE__,__LINE__,info->device_name);
2499                 return -EFAULT;
2500         }
2501
2502         spin_lock_irqsave(&info->irq_spinlock,flags);
2503         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
2504         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2505
2506         mgsl_change_params(info);
2507
2508         return 0;
2509
2510 }       /* end of mgsl_set_params() */
2511
2512 /* mgsl_get_txidle()
2513  *
2514  *      get the current transmit idle mode
2515  *
2516  * Arguments:   info            pointer to device instance data
2517  *              idle_mode       pointer to buffer to hold returned idle mode
2518  *
2519  * Return Value:        0 if success, otherwise error code
2520  */
2521 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode)
2522 {
2523         int err;
2524
2525         if (debug_level >= DEBUG_LEVEL_INFO)
2526                 printk("%s(%d):mgsl_get_txidle(%s)=%d\n",
2527                          __FILE__,__LINE__, info->device_name, info->idle_mode);
2528
2529         COPY_TO_USER(err,idle_mode, &info->idle_mode, sizeof(int));
2530         if (err) {
2531                 if ( debug_level >= DEBUG_LEVEL_INFO )
2532                         printk( "%s(%d):mgsl_get_txidle(%s) user buffer copy failed\n",
2533                                 __FILE__,__LINE__,info->device_name);
2534                 return -EFAULT;
2535         }
2536
2537         return 0;
2538
2539 }       /* end of mgsl_get_txidle() */
2540
2541 /* mgsl_set_txidle()    service ioctl to set transmit idle mode
2542  *
2543  * Arguments:           info            pointer to device instance data
2544  *                      idle_mode       new idle mode
2545  *
2546  * Return Value:        0 if success, otherwise error code
2547  */
2548 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode)
2549 {
2550         unsigned long flags;
2551
2552         if (debug_level >= DEBUG_LEVEL_INFO)
2553                 printk("%s(%d):mgsl_set_txidle(%s,%d)\n", __FILE__,__LINE__,
2554                         info->device_name, idle_mode );
2555
2556         spin_lock_irqsave(&info->irq_spinlock,flags);
2557         info->idle_mode = idle_mode;
2558         usc_set_txidle( info );
2559         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2560         return 0;
2561
2562 }       /* end of mgsl_set_txidle() */
2563
2564 /* mgsl_txenable()
2565  *
2566  *      enable or disable the transmitter
2567  *
2568  * Arguments:
2569  *
2570  *      info            pointer to device instance data
2571  *      enable          1 = enable, 0 = disable
2572  *
2573  * Return Value:        0 if success, otherwise error code
2574  */
2575 static int mgsl_txenable(struct mgsl_struct * info, int enable)
2576 {
2577         unsigned long flags;
2578
2579         if (debug_level >= DEBUG_LEVEL_INFO)
2580                 printk("%s(%d):mgsl_txenable(%s,%d)\n", __FILE__,__LINE__,
2581                         info->device_name, enable);
2582
2583         spin_lock_irqsave(&info->irq_spinlock,flags);
2584         if ( enable ) {
2585                 if ( !info->tx_enabled ) {
2586
2587                         usc_start_transmitter(info);
2588                         /*--------------------------------------------------
2589                          * if HDLC/SDLC Loop mode, attempt to insert the
2590                          * station in the 'loop' by setting CMR:13. Upon
2591                          * receipt of the next GoAhead (RxAbort) sequence,
2592                          * the OnLoop indicator (CCSR:7) should go active
2593                          * to indicate that we are on the loop
2594                          *--------------------------------------------------*/
2595                         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2596                                 usc_loopmode_insert_request( info );
2597                 }
2598         } else {
2599                 if ( info->tx_enabled )
2600                         usc_stop_transmitter(info);
2601         }
2602         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2603         return 0;
2604
2605 }       /* end of mgsl_txenable() */
2606
2607 /* mgsl_txabort()       abort send HDLC frame
2608  *
2609  * Arguments:           info            pointer to device instance data
2610  * Return Value:        0 if success, otherwise error code
2611  */
2612 static int mgsl_txabort(struct mgsl_struct * info)
2613 {
2614         unsigned long flags;
2615
2616         if (debug_level >= DEBUG_LEVEL_INFO)
2617                 printk("%s(%d):mgsl_txabort(%s)\n", __FILE__,__LINE__,
2618                         info->device_name);
2619
2620         spin_lock_irqsave(&info->irq_spinlock,flags);
2621         if ( info->tx_active && info->params.mode == MGSL_MODE_HDLC )
2622         {
2623                 if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2624                         usc_loopmode_cancel_transmit( info );
2625                 else
2626                         usc_TCmd(info,TCmd_SendAbort);
2627         }
2628         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2629         return 0;
2630
2631 }       /* end of mgsl_txabort() */
2632
2633 /* mgsl_rxenable()      enable or disable the receiver
2634  *
2635  * Arguments:           info            pointer to device instance data
2636  *                      enable          1 = enable, 0 = disable
2637  * Return Value:        0 if success, otherwise error code
2638  */
2639 static int mgsl_rxenable(struct mgsl_struct * info, int enable)
2640 {
2641         unsigned long flags;
2642
2643         if (debug_level >= DEBUG_LEVEL_INFO)
2644                 printk("%s(%d):mgsl_rxenable(%s,%d)\n", __FILE__,__LINE__,
2645                         info->device_name, enable);
2646
2647         spin_lock_irqsave(&info->irq_spinlock,flags);
2648         if ( enable ) {
2649                 if ( !info->rx_enabled )
2650                         usc_start_receiver(info);
2651         } else {
2652                 if ( info->rx_enabled )
2653                         usc_stop_receiver(info);
2654         }
2655         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2656         return 0;
2657
2658 }       /* end of mgsl_rxenable() */
2659
2660 /* mgsl_wait_event()    wait for specified event to occur
2661  *
2662  * Arguments:           info    pointer to device instance data
2663  *                      mask    pointer to bitmask of events to wait for
2664  * Return Value:        0       if successful and bit mask updated with
2665  *                              of events triggerred,
2666  *                      otherwise error code
2667  */
2668 static int mgsl_wait_event(struct mgsl_struct * info, int __user * mask_ptr)
2669 {
2670         unsigned long flags;
2671         int s;
2672         int rc=0;
2673         struct mgsl_icount cprev, cnow;
2674         int events;
2675         int mask;
2676         struct  _input_signal_events oldsigs, newsigs;
2677         DECLARE_WAITQUEUE(wait, current);
2678
2679         COPY_FROM_USER(rc,&mask, mask_ptr, sizeof(int));
2680         if (rc) {
2681                 return  -EFAULT;
2682         }
2683
2684         if (debug_level >= DEBUG_LEVEL_INFO)
2685                 printk("%s(%d):mgsl_wait_event(%s,%d)\n", __FILE__,__LINE__,
2686                         info->device_name, mask);
2687
2688         spin_lock_irqsave(&info->irq_spinlock,flags);
2689
2690         /* return immediately if state matches requested events */
2691         usc_get_serial_signals(info);
2692         s = info->serial_signals;
2693         events = mask &
2694                 ( ((s & SerialSignal_DSR) ? MgslEvent_DsrActive:MgslEvent_DsrInactive) +
2695                   ((s & SerialSignal_DCD) ? MgslEvent_DcdActive:MgslEvent_DcdInactive) +
2696                   ((s & SerialSignal_CTS) ? MgslEvent_CtsActive:MgslEvent_CtsInactive) +
2697                   ((s & SerialSignal_RI)  ? MgslEvent_RiActive :MgslEvent_RiInactive) );
2698         if (events) {
2699                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2700                 goto exit;
2701         }
2702
2703         /* save current irq counts */
2704         cprev = info->icount;
2705         oldsigs = info->input_signal_events;
2706
2707         /* enable hunt and idle irqs if needed */
2708         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2709                 u16 oldreg = usc_InReg(info,RICR);
2710                 u16 newreg = oldreg +
2711                          (mask & MgslEvent_ExitHuntMode ? RXSTATUS_EXITED_HUNT:0) +
2712                          (mask & MgslEvent_IdleReceived ? RXSTATUS_IDLE_RECEIVED:0);
2713                 if (oldreg != newreg)
2714                         usc_OutReg(info, RICR, newreg);
2715         }
2716
2717         set_current_state(TASK_INTERRUPTIBLE);
2718         add_wait_queue(&info->event_wait_q, &wait);
2719
2720         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2721
2722
2723         for(;;) {
2724                 schedule();
2725                 if (signal_pending(current)) {
2726                         rc = -ERESTARTSYS;
2727                         break;
2728                 }
2729
2730                 /* get current irq counts */
2731                 spin_lock_irqsave(&info->irq_spinlock,flags);
2732                 cnow = info->icount;
2733                 newsigs = info->input_signal_events;
2734                 set_current_state(TASK_INTERRUPTIBLE);
2735                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2736
2737                 /* if no change, wait aborted for some reason */
2738                 if (newsigs.dsr_up   == oldsigs.dsr_up   &&
2739                     newsigs.dsr_down == oldsigs.dsr_down &&
2740                     newsigs.dcd_up   == oldsigs.dcd_up   &&
2741                     newsigs.dcd_down == oldsigs.dcd_down &&
2742                     newsigs.cts_up   == oldsigs.cts_up   &&
2743                     newsigs.cts_down == oldsigs.cts_down &&
2744                     newsigs.ri_up    == oldsigs.ri_up    &&
2745                     newsigs.ri_down  == oldsigs.ri_down  &&
2746                     cnow.exithunt    == cprev.exithunt   &&
2747                     cnow.rxidle      == cprev.rxidle) {
2748                         rc = -EIO;
2749                         break;
2750                 }
2751
2752                 events = mask &
2753                         ( (newsigs.dsr_up   != oldsigs.dsr_up   ? MgslEvent_DsrActive:0)   +
2754                         (newsigs.dsr_down != oldsigs.dsr_down ? MgslEvent_DsrInactive:0) +
2755                         (newsigs.dcd_up   != oldsigs.dcd_up   ? MgslEvent_DcdActive:0)   +
2756                         (newsigs.dcd_down != oldsigs.dcd_down ? MgslEvent_DcdInactive:0) +
2757                         (newsigs.cts_up   != oldsigs.cts_up   ? MgslEvent_CtsActive:0)   +
2758                         (newsigs.cts_down != oldsigs.cts_down ? MgslEvent_CtsInactive:0) +
2759                         (newsigs.ri_up    != oldsigs.ri_up    ? MgslEvent_RiActive:0)    +
2760                         (newsigs.ri_down  != oldsigs.ri_down  ? MgslEvent_RiInactive:0)  +
2761                         (cnow.exithunt    != cprev.exithunt   ? MgslEvent_ExitHuntMode:0) +
2762                           (cnow.rxidle      != cprev.rxidle     ? MgslEvent_IdleReceived:0) );
2763                 if (events)
2764                         break;
2765
2766                 cprev = cnow;
2767                 oldsigs = newsigs;
2768         }
2769
2770         remove_wait_queue(&info->event_wait_q, &wait);
2771         set_current_state(TASK_RUNNING);
2772
2773         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2774                 spin_lock_irqsave(&info->irq_spinlock,flags);
2775                 if (!waitqueue_active(&info->event_wait_q)) {
2776                         /* disable enable exit hunt mode/idle rcvd IRQs */
2777                         usc_OutReg(info, RICR, usc_InReg(info,RICR) &
2778                                 ~(RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED));
2779                 }
2780                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2781         }
2782 exit:
2783         if ( rc == 0 )
2784                 PUT_USER(rc, events, mask_ptr);
2785
2786         return rc;
2787
2788 }       /* end of mgsl_wait_event() */
2789
2790 static int modem_input_wait(struct mgsl_struct *info,int arg)
2791 {
2792         unsigned long flags;
2793         int rc;
2794         struct mgsl_icount cprev, cnow;
2795         DECLARE_WAITQUEUE(wait, current);
2796
2797         /* save current irq counts */
2798         spin_lock_irqsave(&info->irq_spinlock,flags);
2799         cprev = info->icount;
2800         add_wait_queue(&info->status_event_wait_q, &wait);
2801         set_current_state(TASK_INTERRUPTIBLE);
2802         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2803
2804         for(;;) {
2805                 schedule();
2806                 if (signal_pending(current)) {
2807                         rc = -ERESTARTSYS;
2808                         break;
2809                 }
2810
2811                 /* get new irq counts */
2812                 spin_lock_irqsave(&info->irq_spinlock,flags);
2813                 cnow = info->icount;
2814                 set_current_state(TASK_INTERRUPTIBLE);
2815                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2816
2817                 /* if no change, wait aborted for some reason */
2818                 if (cnow.rng == cprev.rng && cnow.dsr == cprev.dsr &&
2819                     cnow.dcd == cprev.dcd && cnow.cts == cprev.cts) {
2820                         rc = -EIO;
2821                         break;
2822                 }
2823
2824                 /* check for change in caller specified modem input */
2825                 if ((arg & TIOCM_RNG && cnow.rng != cprev.rng) ||
2826                     (arg & TIOCM_DSR && cnow.dsr != cprev.dsr) ||
2827                     (arg & TIOCM_CD  && cnow.dcd != cprev.dcd) ||
2828                     (arg & TIOCM_CTS && cnow.cts != cprev.cts)) {
2829                         rc = 0;
2830                         break;
2831                 }
2832
2833                 cprev = cnow;
2834         }
2835         remove_wait_queue(&info->status_event_wait_q, &wait);
2836         set_current_state(TASK_RUNNING);
2837         return rc;
2838 }
2839
2840 /* return the state of the serial control and status signals
2841  */
2842 static int tiocmget(struct tty_struct *tty, struct file *file)
2843 {
2844         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2845         unsigned int result;
2846         unsigned long flags;
2847
2848         spin_lock_irqsave(&info->irq_spinlock,flags);
2849         usc_get_serial_signals(info);
2850         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2851
2852         result = ((info->serial_signals & SerialSignal_RTS) ? TIOCM_RTS:0) +
2853                 ((info->serial_signals & SerialSignal_DTR) ? TIOCM_DTR:0) +
2854                 ((info->serial_signals & SerialSignal_DCD) ? TIOCM_CAR:0) +
2855                 ((info->serial_signals & SerialSignal_RI)  ? TIOCM_RNG:0) +
2856                 ((info->serial_signals & SerialSignal_DSR) ? TIOCM_DSR:0) +
2857                 ((info->serial_signals & SerialSignal_CTS) ? TIOCM_CTS:0);
2858
2859         if (debug_level >= DEBUG_LEVEL_INFO)
2860                 printk("%s(%d):%s tiocmget() value=%08X\n",
2861                          __FILE__,__LINE__, info->device_name, result );
2862         return result;
2863 }
2864
2865 /* set modem control signals (DTR/RTS)
2866  */
2867 static int tiocmset(struct tty_struct *tty, struct file *file,
2868                     unsigned int set, unsigned int clear)
2869 {
2870         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2871         unsigned long flags;
2872
2873         if (debug_level >= DEBUG_LEVEL_INFO)
2874                 printk("%s(%d):%s tiocmset(%x,%x)\n",
2875                         __FILE__,__LINE__,info->device_name, set, clear);
2876
2877         if (set & TIOCM_RTS)
2878                 info->serial_signals |= SerialSignal_RTS;
2879         if (set & TIOCM_DTR)
2880                 info->serial_signals |= SerialSignal_DTR;
2881         if (clear & TIOCM_RTS)
2882                 info->serial_signals &= ~SerialSignal_RTS;
2883         if (clear & TIOCM_DTR)
2884                 info->serial_signals &= ~SerialSignal_DTR;
2885
2886         spin_lock_irqsave(&info->irq_spinlock,flags);
2887         usc_set_serial_signals(info);
2888         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2889
2890         return 0;
2891 }
2892
2893 /* mgsl_break()         Set or clear transmit break condition
2894  *
2895  * Arguments:           tty             pointer to tty instance data
2896  *                      break_state     -1=set break condition, 0=clear
2897  * Return Value:        error code
2898  */
2899 static int mgsl_break(struct tty_struct *tty, int break_state)
2900 {
2901         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2902         unsigned long flags;
2903
2904         if (debug_level >= DEBUG_LEVEL_INFO)
2905                 printk("%s(%d):mgsl_break(%s,%d)\n",
2906                          __FILE__,__LINE__, info->device_name, break_state);
2907
2908         if (mgsl_paranoia_check(info, tty->name, "mgsl_break"))
2909                 return -EINVAL;
2910
2911         spin_lock_irqsave(&info->irq_spinlock,flags);
2912         if (break_state == -1)
2913                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) | BIT7));
2914         else
2915                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) & ~BIT7));
2916         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2917         return 0;
2918
2919 }       /* end of mgsl_break() */
2920
2921 /* mgsl_ioctl() Service an IOCTL request
2922  *
2923  * Arguments:
2924  *
2925  *      tty     pointer to tty instance data
2926  *      file    pointer to associated file object for device
2927  *      cmd     IOCTL command code
2928  *      arg     command argument/context
2929  *
2930  * Return Value:        0 if success, otherwise error code
2931  */
2932 static int mgsl_ioctl(struct tty_struct *tty, struct file * file,
2933                     unsigned int cmd, unsigned long arg)
2934 {
2935         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2936         int ret;
2937
2938         if (debug_level >= DEBUG_LEVEL_INFO)
2939                 printk("%s(%d):mgsl_ioctl %s cmd=%08X\n", __FILE__,__LINE__,
2940                         info->device_name, cmd );
2941
2942         if (mgsl_paranoia_check(info, tty->name, "mgsl_ioctl"))
2943                 return -ENODEV;
2944
2945         if ((cmd != TIOCGSERIAL) && (cmd != TIOCSSERIAL) &&
2946             (cmd != TIOCMIWAIT) && (cmd != TIOCGICOUNT)) {
2947                 if (tty->flags & (1 << TTY_IO_ERROR))
2948                     return -EIO;
2949         }
2950
2951         lock_kernel();
2952         ret = mgsl_ioctl_common(info, cmd, arg);
2953         unlock_kernel();
2954         return ret;
2955 }
2956
2957 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg)
2958 {
2959         int error;
2960         struct mgsl_icount cnow;        /* kernel counter temps */
2961         void __user *argp = (void __user *)arg;
2962         struct serial_icounter_struct __user *p_cuser;  /* user space */
2963         unsigned long flags;
2964
2965         switch (cmd) {
2966                 case MGSL_IOCGPARAMS:
2967                         return mgsl_get_params(info, argp);
2968                 case MGSL_IOCSPARAMS:
2969                         return mgsl_set_params(info, argp);
2970                 case MGSL_IOCGTXIDLE:
2971                         return mgsl_get_txidle(info, argp);
2972                 case MGSL_IOCSTXIDLE:
2973                         return mgsl_set_txidle(info,(int)arg);
2974                 case MGSL_IOCTXENABLE:
2975                         return mgsl_txenable(info,(int)arg);
2976                 case MGSL_IOCRXENABLE:
2977                         return mgsl_rxenable(info,(int)arg);
2978                 case MGSL_IOCTXABORT:
2979                         return mgsl_txabort(info);
2980                 case MGSL_IOCGSTATS:
2981                         return mgsl_get_stats(info, argp);
2982                 case MGSL_IOCWAITEVENT:
2983                         return mgsl_wait_event(info, argp);
2984                 case MGSL_IOCLOOPTXDONE:
2985                         return mgsl_loopmode_send_done(info);
2986                 /* Wait for modem input (DCD,RI,DSR,CTS) change
2987                  * as specified by mask in arg (TIOCM_RNG/DSR/CD/CTS)
2988                  */
2989                 case TIOCMIWAIT:
2990                         return modem_input_wait(info,(int)arg);
2991
2992                 /*
2993                  * Get counter of input serial line interrupts (DCD,RI,DSR,CTS)
2994                  * Return: write counters to the user passed counter struct
2995                  * NB: both 1->0 and 0->1 transitions are counted except for
2996                  *     RI where only 0->1 is counted.
2997                  */
2998                 case TIOCGICOUNT:
2999                         spin_lock_irqsave(&info->irq_spinlock,flags);
3000                         cnow = info->icount;
3001                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3002                         p_cuser = argp;
3003                         PUT_USER(error,cnow.cts, &p_cuser->cts);
3004                         if (error) return error;
3005                         PUT_USER(error,cnow.dsr, &p_cuser->dsr);
3006                         if (error) return error;
3007                         PUT_USER(error,cnow.rng, &p_cuser->rng);
3008                         if (error) return error;
3009                         PUT_USER(error,cnow.dcd, &p_cuser->dcd);
3010                         if (error) return error;
3011                         PUT_USER(error,cnow.rx, &p_cuser->rx);
3012                         if (error) return error;
3013                         PUT_USER(error,cnow.tx, &p_cuser->tx);
3014                         if (error) return error;
3015                         PUT_USER(error,cnow.frame, &p_cuser->frame);
3016                         if (error) return error;
3017                         PUT_USER(error,cnow.overrun, &p_cuser->overrun);
3018                         if (error) return error;
3019                         PUT_USER(error,cnow.parity, &p_cuser->parity);
3020                         if (error) return error;
3021                         PUT_USER(error,cnow.brk, &p_cuser->brk);
3022                         if (error) return error;
3023                         PUT_USER(error,cnow.buf_overrun, &p_cuser->buf_overrun);
3024                         if (error) return error;
3025                         return 0;
3026                 default:
3027                         return -ENOIOCTLCMD;
3028         }
3029         return 0;
3030 }
3031
3032 /* mgsl_set_termios()
3033  *
3034  *      Set new termios settings
3035  *
3036  * Arguments:
3037  *
3038  *      tty             pointer to tty structure
3039  *      termios         pointer to buffer to hold returned old termios
3040  *
3041  * Return Value:                None
3042  */
3043 static void mgsl_set_termios(struct tty_struct *tty, struct ktermios *old_termios)
3044 {
3045         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
3046         unsigned long flags;
3047
3048         if (debug_level >= DEBUG_LEVEL_INFO)
3049                 printk("%s(%d):mgsl_set_termios %s\n", __FILE__,__LINE__,
3050                         tty->driver->name );
3051
3052         mgsl_change_params(info);
3053
3054         /* Handle transition to B0 status */
3055         if (old_termios->c_cflag & CBAUD &&
3056             !(tty->termios->c_cflag & CBAUD)) {
3057                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
3058                 spin_lock_irqsave(&info->irq_spinlock,flags);
3059                 usc_set_serial_signals(info);
3060                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3061         }
3062
3063         /* Handle transition away from B0 status */
3064         if (!(old_termios->c_cflag & CBAUD) &&
3065             tty->termios->c_cflag & CBAUD) {
3066                 info->serial_signals |= SerialSignal_DTR;
3067                 if (!(tty->termios->c_cflag & CRTSCTS) ||
3068                     !test_bit(TTY_THROTTLED, &tty->flags)) {
3069                         info->serial_signals |= SerialSignal_RTS;
3070                 }
3071                 spin_lock_irqsave(&info->irq_spinlock,flags);
3072                 usc_set_serial_signals(info);
3073                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3074         }
3075
3076         /* Handle turning off CRTSCTS */
3077         if (old_termios->c_cflag & CRTSCTS &&
3078             !(tty->termios->c_cflag & CRTSCTS)) {
3079                 tty->hw_stopped = 0;
3080                 mgsl_start(tty);
3081         }
3082
3083 }       /* end of mgsl_set_termios() */
3084
3085 /* mgsl_close()
3086  *
3087  *      Called when port is closed. Wait for remaining data to be
3088  *      sent. Disable port and free resources.
3089  *
3090  * Arguments:
3091  *
3092  *      tty     pointer to open tty structure
3093  *      filp    pointer to open file object
3094  *
3095  * Return Value:        None
3096  */
3097 static void mgsl_close(struct tty_struct *tty, struct file * filp)
3098 {
3099         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3100
3101         if (mgsl_paranoia_check(info, tty->name, "mgsl_close"))
3102                 return;
3103
3104         if (debug_level >= DEBUG_LEVEL_INFO)
3105                 printk("%s(%d):mgsl_close(%s) entry, count=%d\n",
3106                          __FILE__,__LINE__, info->device_name, info->port.count);
3107
3108         if (!info->port.count)
3109                 return;
3110
3111         if (tty_hung_up_p(filp))
3112                 goto cleanup;
3113
3114         if ((tty->count == 1) && (info->port.count != 1)) {
3115                 /*
3116                  * tty->count is 1 and the tty structure will be freed.
3117                  * info->port.count should be one in this case.
3118                  * if it's not, correct it so that the port is shutdown.
3119                  */
3120                 printk("mgsl_close: bad refcount; tty->count is 1, "
3121                        "info->port.count is %d\n", info->port.count);
3122                 info->port.count = 1;
3123         }
3124
3125         info->port.count--;
3126
3127         /* if at least one open remaining, leave hardware active */
3128         if (info->port.count)
3129                 goto cleanup;
3130
3131         info->port.flags |= ASYNC_CLOSING;
3132
3133         /* set tty->closing to notify line discipline to
3134          * only process XON/XOFF characters. Only the N_TTY
3135          * discipline appears to use this (ppp does not).
3136          */
3137         tty->closing = 1;
3138
3139         /* wait for transmit data to clear all layers */
3140
3141         if (info->port.closing_wait != ASYNC_CLOSING_WAIT_NONE) {
3142                 if (debug_level >= DEBUG_LEVEL_INFO)
3143                         printk("%s(%d):mgsl_close(%s) calling tty_wait_until_sent\n",
3144                                  __FILE__,__LINE__, info->device_name );
3145                 tty_wait_until_sent(tty, info->port.closing_wait);
3146         }
3147
3148         if (info->port.flags & ASYNC_INITIALIZED)
3149                 mgsl_wait_until_sent(tty, info->timeout);
3150
3151         mgsl_flush_buffer(tty);
3152
3153         tty_ldisc_flush(tty);
3154
3155         shutdown(info);
3156
3157         tty->closing = 0;
3158         info->port.tty = NULL;
3159
3160         if (info->port.blocked_open) {
3161                 if (info->port.close_delay) {
3162                         msleep_interruptible(jiffies_to_msecs(info->port.close_delay));
3163                 }
3164                 wake_up_interruptible(&info->port.open_wait);
3165         }
3166
3167         info->port.flags &= ~(ASYNC_NORMAL_ACTIVE|ASYNC_CLOSING);
3168
3169         wake_up_interruptible(&info->port.close_wait);
3170
3171 cleanup:
3172         if (debug_level >= DEBUG_LEVEL_INFO)
3173                 printk("%s(%d):mgsl_close(%s) exit, count=%d\n", __FILE__,__LINE__,
3174                         tty->driver->name, info->port.count);
3175
3176 }       /* end of mgsl_close() */
3177
3178 /* mgsl_wait_until_sent()
3179  *
3180  *      Wait until the transmitter is empty.
3181  *
3182  * Arguments:
3183  *
3184  *      tty             pointer to tty info structure
3185  *      timeout         time to wait for send completion
3186  *
3187  * Return Value:        None
3188  */
3189 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout)
3190 {
3191         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3192         unsigned long orig_jiffies, char_time;
3193
3194         if (!info )
3195                 return;
3196
3197         if (debug_level >= DEBUG_LEVEL_INFO)
3198                 printk("%s(%d):mgsl_wait_until_sent(%s) entry\n",
3199                          __FILE__,__LINE__, info->device_name );
3200
3201         if (mgsl_paranoia_check(info, tty->name, "mgsl_wait_until_sent"))
3202                 return;
3203
3204         if (!(info->port.flags & ASYNC_INITIALIZED))
3205                 goto exit;
3206
3207         orig_jiffies = jiffies;
3208
3209         /* Set check interval to 1/5 of estimated time to
3210          * send a character, and make it at least 1. The check
3211          * interval should also be less than the timeout.
3212          * Note: use tight timings here to satisfy the NIST-PCTS.
3213          */
3214
3215         lock_kernel();
3216         if ( info->params.data_rate ) {
3217                 char_time = info->timeout/(32 * 5);
3218                 if (!char_time)
3219                         char_time++;
3220         } else
3221                 char_time = 1;
3222
3223         if (timeout)
3224                 char_time = min_t(unsigned long, char_time, timeout);
3225
3226         if ( info->params.mode == MGSL_MODE_HDLC ||
3227                 info->params.mode == MGSL_MODE_RAW ) {
3228                 while (info->tx_active) {
3229                         msleep_interruptible(jiffies_to_msecs(char_time));
3230                         if (signal_pending(current))
3231                                 break;
3232                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3233                                 break;
3234                 }
3235         } else {
3236                 while (!(usc_InReg(info,TCSR) & TXSTATUS_ALL_SENT) &&
3237                         info->tx_enabled) {
3238                         msleep_interruptible(jiffies_to_msecs(char_time));
3239                         if (signal_pending(current))
3240                                 break;
3241                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3242                                 break;
3243                 }
3244         }
3245         unlock_kernel();
3246
3247 exit:
3248         if (debug_level >= DEBUG_LEVEL_INFO)
3249                 printk("%s(%d):mgsl_wait_until_sent(%s) exit\n",
3250                          __FILE__,__LINE__, info->device_name );
3251
3252 }       /* end of mgsl_wait_until_sent() */
3253
3254 /* mgsl_hangup()
3255  *
3256  *      Called by tty_hangup() when a hangup is signaled.
3257  *      This is the same as to closing all open files for the port.
3258  *
3259  * Arguments:           tty     pointer to associated tty object
3260  * Return Value:        None
3261  */
3262 static void mgsl_hangup(struct tty_struct *tty)
3263 {
3264         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3265
3266         if (debug_level >= DEBUG_LEVEL_INFO)
3267                 printk("%s(%d):mgsl_hangup(%s)\n",
3268                          __FILE__,__LINE__, info->device_name );
3269
3270         if (mgsl_paranoia_check(info, tty->name, "mgsl_hangup"))
3271                 return;
3272
3273         mgsl_flush_buffer(tty);
3274         shutdown(info);
3275
3276         info->port.count = 0;
3277         info->port.flags &= ~ASYNC_NORMAL_ACTIVE;
3278         info->port.tty = NULL;
3279
3280         wake_up_interruptible(&info->port.open_wait);
3281
3282 }       /* end of mgsl_hangup() */
3283
3284 /*
3285  * carrier_raised()
3286  *
3287  *      Return true if carrier is raised
3288  */
3289
3290 static int carrier_raised(struct tty_port *port)
3291 {
3292         unsigned long flags;
3293         struct mgsl_struct *info = container_of(port, struct mgsl_struct, port);
3294
3295         spin_lock_irqsave(&info->irq_spinlock, flags);
3296         usc_get_serial_signals(info);
3297         spin_unlock_irqrestore(&info->irq_spinlock, flags);
3298         return (info->serial_signals & SerialSignal_DCD) ? 1 : 0;
3299 }
3300
3301 static void raise_dtr_rts(struct tty_port *port)
3302 {
3303         struct mgsl_struct *info = container_of(port, struct mgsl_struct, port);
3304         unsigned long flags;
3305
3306         spin_lock_irqsave(&info->irq_spinlock,flags);
3307         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
3308         usc_set_serial_signals(info);
3309         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3310 }
3311
3312
3313 /* block_til_ready()
3314  *
3315  *      Block the current process until the specified port
3316  *      is ready to be opened.
3317  *
3318  * Arguments:
3319  *
3320  *      tty             pointer to tty info structure
3321  *      filp            pointer to open file object
3322  *      info            pointer to device instance data
3323  *
3324  * Return Value:        0 if success, otherwise error code
3325  */
3326 static int block_til_ready(struct tty_struct *tty, struct file * filp,
3327                            struct mgsl_struct *info)
3328 {
3329         DECLARE_WAITQUEUE(wait, current);
3330         int             retval;
3331         bool            do_clocal = false;
3332         bool            extra_count = false;
3333         unsigned long   flags;
3334         int             dcd;
3335         struct tty_port *port = &info->port;
3336
3337         if (debug_level >= DEBUG_LEVEL_INFO)
3338                 printk("%s(%d):block_til_ready on %s\n",
3339                          __FILE__,__LINE__, tty->driver->name );
3340
3341         if (filp->f_flags & O_NONBLOCK || tty->flags & (1 << TTY_IO_ERROR)){
3342                 /* nonblock mode is set or port is not enabled */
3343                 port->flags |= ASYNC_NORMAL_ACTIVE;
3344                 return 0;
3345         }
3346
3347         if (tty->termios->c_cflag & CLOCAL)
3348                 do_clocal = true;
3349
3350         /* Wait for carrier detect and the line to become
3351          * free (i.e., not in use by the callout).  While we are in
3352          * this loop, port->count is dropped by one, so that
3353          * mgsl_close() knows when to free things.  We restore it upon
3354          * exit, either normal or abnormal.
3355          */
3356
3357         retval = 0;
3358         add_wait_queue(&port->open_wait, &wait);
3359
3360         if (debug_level >= DEBUG_LEVEL_INFO)
3361                 printk("%s(%d):block_til_ready before block on %s count=%d\n",
3362                          __FILE__,__LINE__, tty->driver->name, port->count );
3363
3364         spin_lock_irqsave(&info->irq_spinlock, flags);
3365         if (!tty_hung_up_p(filp)) {
3366                 extra_count = true;
3367                 port->count--;
3368         }
3369         spin_unlock_irqrestore(&info->irq_spinlock, flags);
3370         port->blocked_open++;
3371
3372         while (1) {
3373                 if (tty->termios->c_cflag & CBAUD)
3374                         tty_port_raise_dtr_rts(port);
3375
3376                 set_current_state(TASK_INTERRUPTIBLE);
3377
3378                 if (tty_hung_up_p(filp) || !(port->flags & ASYNC_INITIALIZED)){
3379                         retval = (port->flags & ASYNC_HUP_NOTIFY) ?
3380                                         -EAGAIN : -ERESTARTSYS;
3381                         break;
3382                 }
3383
3384                 dcd = tty_port_carrier_raised(&info->port);
3385
3386                 if (!(port->flags & ASYNC_CLOSING) && (do_clocal || dcd))
3387                         break;
3388
3389                 if (signal_pending(current)) {
3390                         retval = -ERESTARTSYS;
3391                         break;
3392                 }
3393
3394                 if (debug_level >= DEBUG_LEVEL_INFO)
3395                         printk("%s(%d):block_til_ready blocking on %s count=%d\n",
3396                                  __FILE__,__LINE__, tty->driver->name, port->count );
3397
3398                 schedule();
3399         }
3400
3401         set_current_state(TASK_RUNNING);
3402         remove_wait_queue(&port->open_wait, &wait);
3403
3404         if (extra_count)
3405                 port->count++;
3406         port->blocked_open--;
3407
3408         if (debug_level >= DEBUG_LEVEL_INFO)
3409                 printk("%s(%d):block_til_ready after blocking on %s count=%d\n",
3410                          __FILE__,__LINE__, tty->driver->name, port->count );
3411
3412         if (!retval)
3413                 port->flags |= ASYNC_NORMAL_ACTIVE;
3414
3415         return retval;
3416
3417 }       /* end of block_til_ready() */
3418
3419 /* mgsl_open()
3420  *
3421  *      Called when a port is opened.  Init and enable port.
3422  *      Perform serial-specific initialization for the tty structure.
3423  *
3424  * Arguments:           tty     pointer to tty info structure
3425  *                      filp    associated file pointer
3426  *
3427  * Return Value:        0 if success, otherwise error code
3428  */
3429 static int mgsl_open(struct tty_struct *tty, struct file * filp)
3430 {
3431         struct mgsl_struct      *info;
3432         int                     retval, line;
3433         unsigned long flags;
3434
3435         /* verify range of specified line number */
3436         line = tty->index;
3437         if ((line < 0) || (line >= mgsl_device_count)) {
3438                 printk("%s(%d):mgsl_open with invalid line #%d.\n",
3439                         __FILE__,__LINE__,line);
3440                 return -ENODEV;
3441         }
3442
3443         /* find the info structure for the specified line */
3444         info = mgsl_device_list;
3445         while(info && info->line != line)
3446                 info = info->next_device;
3447         if (mgsl_paranoia_check(info, tty->name, "mgsl_open"))
3448                 return -ENODEV;
3449
3450         tty->driver_data = info;
3451         info->port.tty = tty;
3452
3453         if (debug_level >= DEBUG_LEVEL_INFO)
3454                 printk("%s(%d):mgsl_open(%s), old ref count = %d\n",
3455                          __FILE__,__LINE__,tty->driver->name, info->port.count);
3456
3457         /* If port is closing, signal caller to try again */
3458         if (tty_hung_up_p(filp) || info->port.flags & ASYNC_CLOSING){
3459                 if (info->port.flags & ASYNC_CLOSING)
3460                         interruptible_sleep_on(&info->port.close_wait);
3461                 retval = ((info->port.flags & ASYNC_HUP_NOTIFY) ?
3462                         -EAGAIN : -ERESTARTSYS);
3463                 goto cleanup;
3464         }
3465
3466         info->port.tty->low_latency = (info->port.flags & ASYNC_LOW_LATENCY) ? 1 : 0;
3467
3468         spin_lock_irqsave(&info->netlock, flags);
3469         if (info->netcount) {
3470                 retval = -EBUSY;
3471                 spin_unlock_irqrestore(&info->netlock, flags);
3472                 goto cleanup;
3473         }
3474         info->port.count++;
3475         spin_unlock_irqrestore(&info->netlock, flags);
3476
3477         if (info->port.count == 1) {
3478                 /* 1st open on this device, init hardware */
3479                 retval = startup(info);
3480                 if (retval < 0)
3481                         goto cleanup;
3482         }
3483
3484         retval = block_til_ready(tty, filp, info);
3485         if (retval) {
3486                 if (debug_level >= DEBUG_LEVEL_INFO)
3487                         printk("%s(%d):block_til_ready(%s) returned %d\n",
3488                                  __FILE__,__LINE__, info->device_name, retval);
3489                 goto cleanup;
3490         }
3491
3492         if (debug_level >= DEBUG_LEVEL_INFO)
3493                 printk("%s(%d):mgsl_open(%s) success\n",
3494                          __FILE__,__LINE__, info->device_name);
3495         retval = 0;
3496
3497 cleanup:
3498         if (retval) {
3499                 if (tty->count == 1)
3500                         info->port.tty = NULL; /* tty layer will release tty struct */
3501                 if(info->port.count)
3502                         info->port.count--;
3503         }
3504
3505         return retval;
3506
3507 }       /* end of mgsl_open() */
3508
3509 /*
3510  * /proc fs routines....
3511  */
3512
3513 static inline int line_info(char *buf, struct mgsl_struct *info)
3514 {
3515         char    stat_buf[30];
3516         int     ret;
3517         unsigned long flags;
3518
3519         if (info->bus_type == MGSL_BUS_TYPE_PCI) {
3520                 ret = sprintf(buf, "%s:PCI io:%04X irq:%d mem:%08X lcr:%08X",
3521                         info->device_name, info->io_base, info->irq_level,
3522                         info->phys_memory_base, info->phys_lcr_base);
3523         } else {
3524                 ret = sprintf(buf, "%s:(E)ISA io:%04X irq:%d dma:%d",
3525                         info->device_name, info->io_base,
3526                         info->irq_level, info->dma_level);
3527         }
3528
3529         /* output current serial signal states */
3530         spin_lock_irqsave(&info->irq_spinlock,flags);
3531         usc_get_serial_signals(info);
3532         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3533
3534         stat_buf[0] = 0;
3535         stat_buf[1] = 0;
3536         if (info->serial_signals & SerialSignal_RTS)
3537                 strcat(stat_buf, "|RTS");
3538         if (info->serial_signals & SerialSignal_CTS)
3539                 strcat(stat_buf, "|CTS");
3540         if (info->serial_signals & SerialSignal_DTR)
3541                 strcat(stat_buf, "|DTR");
3542         if (info->serial_signals & SerialSignal_DSR)
3543                 strcat(stat_buf, "|DSR");
3544         if (info->serial_signals & SerialSignal_DCD)
3545                 strcat(stat_buf, "|CD");
3546         if (info->serial_signals & SerialSignal_RI)
3547                 strcat(stat_buf, "|RI");
3548
3549         if (info->params.mode == MGSL_MODE_HDLC ||
3550             info->params.mode == MGSL_MODE_RAW ) {
3551                 ret += sprintf(buf+ret, " HDLC txok:%d rxok:%d",
3552                               info->icount.txok, info->icount.rxok);
3553                 if (info->icount.txunder)
3554                         ret += sprintf(buf+ret, " txunder:%d", info->icount.txunder);
3555                 if (info->icount.txabort)
3556                         ret += sprintf(buf+ret, " txabort:%d", info->icount.txabort);
3557                 if (info->icount.rxshort)
3558                         ret += sprintf(buf+ret, " rxshort:%d", info->icount.rxshort);
3559                 if (info->icount.rxlong)
3560                         ret += sprintf(buf+ret, " rxlong:%d", info->icount.rxlong);
3561                 if (info->icount.rxover)
3562                         ret += sprintf(buf+ret, " rxover:%d", info->icount.rxover);
3563                 if (info->icount.rxcrc)
3564                         ret += sprintf(buf+ret, " rxcrc:%d", info->icount.rxcrc);
3565         } else {
3566                 ret += sprintf(buf+ret, " ASYNC tx:%d rx:%d",
3567                               info->icount.tx, info->icount.rx);
3568                 if (info->icount.frame)
3569                         ret += sprintf(buf+ret, " fe:%d", info->icount.frame);
3570                 if (info->icount.parity)
3571                         ret += sprintf(buf+ret, " pe:%d", info->icount.parity);
3572                 if (info->icount.brk)
3573                         ret += sprintf(buf+ret, " brk:%d", info->icount.brk);
3574                 if (info->icount.overrun)
3575                         ret += sprintf(buf+ret, " oe:%d", info->icount.overrun);
3576         }
3577
3578         /* Append serial signal status to end */
3579         ret += sprintf(buf+ret, " %s\n", stat_buf+1);
3580
3581         ret += sprintf(buf+ret, "txactive=%d bh_req=%d bh_run=%d pending_bh=%x\n",
3582          info->tx_active,info->bh_requested,info->bh_running,
3583          info->pending_bh);
3584
3585         spin_lock_irqsave(&info->irq_spinlock,flags);
3586         {
3587         u16 Tcsr = usc_InReg( info, TCSR );
3588         u16 Tdmr = usc_InDmaReg( info, TDMR );
3589         u16 Ticr = usc_InReg( info, TICR );
3590         u16 Rscr = usc_InReg( info, RCSR );
3591         u16 Rdmr = usc_InDmaReg( info, RDMR );
3592         u16 Ricr = usc_InReg( info, RICR );
3593         u16 Icr = usc_InReg( info, ICR );
3594         u16 Dccr = usc_InReg( info, DCCR );
3595         u16 Tmr = usc_InReg( info, TMR );
3596         u16 Tccr = usc_InReg( info, TCCR );
3597         u16 Ccar = inw( info->io_base + CCAR );
3598         ret += sprintf(buf+ret, "tcsr=%04X tdmr=%04X ticr=%04X rcsr=%04X rdmr=%04X\n"
3599                         "ricr=%04X icr =%04X dccr=%04X tmr=%04X tccr=%04X ccar=%04X\n",
3600                         Tcsr,Tdmr,Ticr,Rscr,Rdmr,Ricr,Icr,Dccr,Tmr,Tccr,Ccar );
3601         }
3602         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3603
3604         return ret;
3605
3606 }       /* end of line_info() */
3607
3608 /* mgsl_read_proc()
3609  *
3610  * Called to print information about devices
3611  *
3612  * Arguments:
3613  *      page    page of memory to hold returned info
3614  *      start
3615  *      off
3616  *      count
3617  *      eof
3618  *      data
3619  *
3620  * Return Value:
3621  */
3622 static int mgsl_read_proc(char *page, char **start, off_t off, int count,
3623                  int *eof, void *data)
3624 {
3625         int len = 0, l;
3626         off_t   begin = 0;
3627         struct mgsl_struct *info;
3628
3629         len += sprintf(page, "synclink driver:%s\n", driver_version);
3630
3631         info = mgsl_device_list;
3632         while( info ) {
3633                 l = line_info(page + len, info);
3634                 len += l;
3635                 if (len+begin > off+count)
3636                         goto done;
3637                 if (len+begin < off) {
3638                         begin += len;
3639                         len = 0;
3640                 }
3641                 info = info->next_device;
3642         }
3643
3644         *eof = 1;
3645 done:
3646         if (off >= len+begin)
3647                 return 0;
3648         *start = page + (off-begin);
3649         return ((count < begin+len-off) ? count : begin+len-off);
3650
3651 }       /* end of mgsl_read_proc() */
3652
3653 /* mgsl_allocate_dma_buffers()
3654  *
3655  *      Allocate and format DMA buffers (ISA adapter)
3656  *      or format shared memory buffers (PCI adapter).
3657  *
3658  * Arguments:           info    pointer to device instance data
3659  * Return Value:        0 if success, otherwise error
3660  */
3661 static int mgsl_allocate_dma_buffers(struct mgsl_struct *info)
3662 {
3663         unsigned short BuffersPerFrame;
3664
3665         info->last_mem_alloc = 0;
3666
3667         /* Calculate the number of DMA buffers necessary to hold the */
3668         /* largest allowable frame size. Note: If the max frame size is */
3669         /* not an even multiple of the DMA buffer size then we need to */
3670         /* round the buffer count per frame up one. */
3671
3672         BuffersPerFrame = (unsigned short)(info->max_frame_size/DMABUFFERSIZE);
3673         if ( info->max_frame_size % DMABUFFERSIZE )
3674                 BuffersPerFrame++;
3675
3676         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3677                 /*
3678                  * The PCI adapter has 256KBytes of shared memory to use.
3679                  * This is 64 PAGE_SIZE buffers.
3680                  *
3681                  * The first page is used for padding at this time so the
3682                  * buffer list does not begin at offset 0 of the PCI
3683                  * adapter's shared memory.
3684                  *
3685                  * The 2nd page is used for the buffer list. A 4K buffer
3686                  * list can hold 128 DMA_BUFFER structures at 32 bytes
3687                  * each.
3688                  *
3689                  * This leaves 62 4K pages.
3690                  *
3691                  * The next N pages are used for transmit frame(s). We
3692                  * reserve enough 4K page blocks to hold the required
3693                  * number of transmit dma buffers (num_tx_dma_buffers),
3694                  * each of MaxFrameSize size.
3695                  *
3696                  * Of the remaining pages (62-N), determine how many can
3697                  * be used to receive full MaxFrameSize inbound frames
3698                  */
3699                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3700                 info->rx_buffer_count = 62 - info->tx_buffer_count;
3701         } else {
3702                 /* Calculate the number of PAGE_SIZE buffers needed for */
3703                 /* receive and transmit DMA buffers. */
3704
3705
3706                 /* Calculate the number of DMA buffers necessary to */
3707                 /* hold 7 max size receive frames and one max size transmit frame. */
3708                 /* The receive buffer count is bumped by one so we avoid an */
3709                 /* End of List condition if all receive buffers are used when */
3710                 /* using linked list DMA buffers. */
3711
3712                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3713                 info->rx_buffer_count = (BuffersPerFrame * MAXRXFRAMES) + 6;
3714
3715                 /*
3716                  * limit total TxBuffers & RxBuffers to 62 4K total
3717                  * (ala PCI Allocation)
3718                  */
3719
3720                 if ( (info->tx_buffer_count + info->rx_buffer_count) > 62 )
3721                         info->rx_buffer_count = 62 - info->tx_buffer_count;
3722
3723         }
3724
3725         if ( debug_level >= DEBUG_LEVEL_INFO )
3726                 printk("%s(%d):Allocating %d TX and %d RX DMA buffers.\n",
3727                         __FILE__,__LINE__, info->tx_buffer_count,info->rx_buffer_count);
3728
3729         if ( mgsl_alloc_buffer_list_memory( info ) < 0 ||
3730                   mgsl_alloc_frame_memory(info, info->rx_buffer_list, info->rx_buffer_count) < 0 ||
3731                   mgsl_alloc_frame_memory(info, info->tx_buffer_list, info->tx_buffer_count) < 0 ||
3732                   mgsl_alloc_intermediate_rxbuffer_memory(info) < 0  ||
3733                   mgsl_alloc_intermediate_txbuffer_memory(info) < 0 ) {
3734                 printk("%s(%d):Can't allocate DMA buffer memory\n",__FILE__,__LINE__);
3735                 return -ENOMEM;
3736         }
3737
3738         mgsl_reset_rx_dma_buffers( info );
3739         mgsl_reset_tx_dma_buffers( info );
3740
3741         return 0;
3742
3743 }       /* end of mgsl_allocate_dma_buffers() */
3744
3745 /*
3746  * mgsl_alloc_buffer_list_memory()
3747  *
3748  * Allocate a common DMA buffer for use as the
3749  * receive and transmit buffer lists.
3750  *
3751  * A buffer list is a set of buffer entries where each entry contains
3752  * a pointer to an actual buffer and a pointer to the next buffer entry
3753  * (plus some other info about the buffer).
3754  *
3755  * The buffer entries for a list are built to form a circular list so
3756  * that when the entire list has been traversed you start back at the
3757  * beginning.
3758  *
3759  * This function allocates memory for just the buffer entries.
3760  * The links (pointer to next entry) are filled in with the physical
3761  * address of the next entry so the adapter can navigate the list
3762  * using bus master DMA. The pointers to the actual buffers are filled
3763  * out later when the actual buffers are allocated.
3764  *
3765  * Arguments:           info    pointer to device instance data
3766  * Return Value:        0 if success, otherwise error
3767  */
3768 static int mgsl_alloc_buffer_list_memory( struct mgsl_struct *info )
3769 {
3770         unsigned int i;
3771
3772         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3773                 /* PCI adapter uses shared memory. */
3774                 info->buffer_list = info->memory_base + info->last_mem_alloc;
3775                 info->buffer_list_phys = info->last_mem_alloc;
3776                 info->last_mem_alloc += BUFFERLISTSIZE;
3777         } else {
3778                 /* ISA adapter uses system memory. */
3779                 /* The buffer lists are allocated as a common buffer that both */
3780                 /* the processor and adapter can access. This allows the driver to */
3781                 /* inspect portions of the buffer while other portions are being */
3782                 /* updated by the adapter using Bus Master DMA. */
3783
3784                 info->buffer_list = dma_alloc_coherent(NULL, BUFFERLISTSIZE, &info->buffer_list_dma_addr, GFP_KERNEL);
3785                 if (info->buffer_list == NULL)
3786                         return -ENOMEM;
3787                 info->buffer_list_phys = (u32)(info->buffer_list_dma_addr);
3788         }
3789
3790         /* We got the memory for the buffer entry lists. */
3791         /* Initialize the memory block to all zeros. */
3792         memset( info->buffer_list, 0, BUFFERLISTSIZE );
3793
3794         /* Save virtual address pointers to the receive and */
3795         /* transmit buffer lists. (Receive 1st). These pointers will */
3796         /* be used by the processor to access the lists. */
3797         info->rx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3798         info->tx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3799         info->tx_buffer_list += info->rx_buffer_count;
3800
3801         /*
3802          * Build the links for the buffer entry lists such that
3803          * two circular lists are built. (Transmit and Receive).
3804          *
3805          * Note: the links are physical addresses
3806          * which are read by the adapter to determine the next
3807          * buffer entry to use.
3808          */
3809
3810         for ( i = 0; i < info->rx_buffer_count; i++ ) {
3811                 /* calculate and store physical address of this buffer entry */
3812                 info->rx_buffer_list[i].phys_entry =
3813                         info->buffer_list_phys + (i * sizeof(DMABUFFERENTRY));
3814
3815                 /* calculate and store physical address of */
3816                 /* next entry in cirular list of entries */
3817
3818                 info->rx_buffer_list[i].link = info->buffer_list_phys;
3819
3820                 if ( i < info->rx_buffer_count - 1 )
3821                         info->rx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3822         }
3823
3824         for ( i = 0; i < info->tx_buffer_count; i++ ) {
3825                 /* calculate and store physical address of this buffer entry */
3826                 info->tx_buffer_list[i].phys_entry = info->buffer_list_phys +
3827                         ((info->rx_buffer_count + i) * sizeof(DMABUFFERENTRY));
3828
3829                 /* calculate and store physical address of */
3830                 /* next entry in cirular list of entries */
3831
3832                 info->tx_buffer_list[i].link = info->buffer_list_phys +
3833                         info->rx_buffer_count * sizeof(DMABUFFERENTRY);
3834
3835                 if ( i < info->tx_buffer_count - 1 )
3836                         info->tx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3837         }
3838
3839         return 0;
3840
3841 }       /* end of mgsl_alloc_buffer_list_memory() */
3842
3843 /* Free DMA buffers allocated for use as the
3844  * receive and transmit buffer lists.
3845  * Warning:
3846  *
3847  *      The data transfer buffers associated with the buffer list
3848  *      MUST be freed before freeing the buffer list itself because
3849  *      the buffer list contains the information necessary to free
3850  *      the individual buffers!
3851  */
3852 static void mgsl_free_buffer_list_memory( struct mgsl_struct *info )
3853 {
3854         if (info->buffer_list && info->bus_type != MGSL_BUS_TYPE_PCI)
3855                 dma_free_coherent(NULL, BUFFERLISTSIZE, info->buffer_list, info->buffer_list_dma_addr);
3856
3857         info->buffer_list = NULL;
3858         info->rx_buffer_list = NULL;
3859         info->tx_buffer_list = NULL;
3860
3861 }       /* end of mgsl_free_buffer_list_memory() */
3862
3863 /*
3864  * mgsl_alloc_frame_memory()
3865  *
3866  *      Allocate the frame DMA buffers used by the specified buffer list.
3867  *      Each DMA buffer will be one memory page in size. This is necessary
3868  *      because memory can fragment enough that it may be impossible
3869  *      contiguous pages.
3870  *
3871  * Arguments:
3872  *
3873  *      info            pointer to device instance data
3874  *      BufferList      pointer to list of buffer entries
3875  *      Buffercount     count of buffer entries in buffer list
3876  *
3877  * Return Value:        0 if success, otherwise -ENOMEM
3878  */
3879 static int mgsl_alloc_frame_memory(struct mgsl_struct *info,DMABUFFERENTRY *BufferList,int Buffercount)
3880 {
3881         int i;
3882         u32 phys_addr;
3883
3884         /* Allocate page sized buffers for the receive buffer list */
3885
3886         for ( i = 0; i < Buffercount; i++ ) {
3887                 if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3888                         /* PCI adapter uses shared memory buffers. */
3889                         BufferList[i].virt_addr = info->memory_base + info->last_mem_alloc;
3890                         phys_addr = info->last_mem_alloc;
3891                         info->last_mem_alloc += DMABUFFERSIZE;
3892                 } else {
3893                         /* ISA adapter uses system memory. */
3894                         BufferList[i].virt_addr = dma_alloc_coherent(NULL, DMABUFFERSIZE, &BufferList[i].dma_addr, GFP_KERNEL);
3895                         if (BufferList[i].virt_addr == NULL)
3896                                 return -ENOMEM;
3897                         phys_addr = (u32)(BufferList[i].dma_addr);
3898                 }
3899                 BufferList[i].phys_addr = phys_addr;
3900         }
3901
3902         return 0;
3903
3904 }       /* end of mgsl_alloc_frame_memory() */
3905
3906 /*
3907  * mgsl_free_frame_memory()
3908  *
3909  *      Free the buffers associated with
3910  *      each buffer entry of a buffer list.
3911  *
3912  * Arguments:
3913  *
3914  *      info            pointer to device instance data
3915  *      BufferList      pointer to list of buffer entries
3916  *      Buffercount     count of buffer entries in buffer list
3917  *
3918  * Return Value:        None
3919  */
3920 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList, int Buffercount)
3921 {
3922         int i;
3923
3924         if ( BufferList ) {
3925                 for ( i = 0 ; i < Buffercount ; i++ ) {
3926                         if ( BufferList[i].virt_addr ) {
3927                                 if ( info->bus_type != MGSL_BUS_TYPE_PCI )
3928                                         dma_free_coherent(NULL, DMABUFFERSIZE, BufferList[i].virt_addr, BufferList[i].dma_addr);
3929                                 BufferList[i].virt_addr = NULL;
3930                         }
3931                 }
3932         }
3933
3934 }       /* end of mgsl_free_frame_memory() */
3935
3936 /* mgsl_free_dma_buffers()
3937  *
3938  *      Free DMA buffers
3939  *
3940  * Arguments:           info    pointer to device instance data
3941  * Return Value:        None
3942  */
3943 static void mgsl_free_dma_buffers( struct mgsl_struct *info )
3944 {
3945         mgsl_free_frame_memory( info, info->rx_buffer_list, info->rx_buffer_count );
3946         mgsl_free_frame_memory( info, info->tx_buffer_list, info->tx_buffer_count );
3947         mgsl_free_buffer_list_memory( info );
3948
3949 }       /* end of mgsl_free_dma_buffers() */
3950
3951
3952 /*
3953  * mgsl_alloc_intermediate_rxbuffer_memory()
3954  *
3955  *      Allocate a buffer large enough to hold max_frame_size. This buffer
3956  *      is used to pass an assembled frame to the line discipline.
3957  *
3958  * Arguments:
3959  *
3960  *      info            pointer to device instance data
3961  *
3962  * Return Value:        0 if success, otherwise -ENOMEM
3963  */
3964 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3965 {
3966         info->intermediate_rxbuffer = kmalloc(info->max_frame_size, GFP_KERNEL | GFP_DMA);
3967         if ( info->intermediate_rxbuffer == NULL )
3968                 return -ENOMEM;
3969
3970         return 0;
3971
3972 }       /* end of mgsl_alloc_intermediate_rxbuffer_memory() */
3973
3974 /*
3975  * mgsl_free_intermediate_rxbuffer_memory()
3976  *
3977  *
3978  * Arguments:
3979  *
3980  *      info            pointer to device instance data
3981  *
3982  * Return Value:        None
3983  */
3984 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3985 {
3986         kfree(info->intermediate_rxbuffer);
3987         info->intermediate_rxbuffer = NULL;
3988
3989 }       /* end of mgsl_free_intermediate_rxbuffer_memory() */
3990
3991 /*
3992  * mgsl_alloc_intermediate_txbuffer_memory()
3993  *
3994  *      Allocate intermdiate transmit buffer(s) large enough to hold max_frame_size.
3995  *      This buffer is used to load transmit frames into the adapter's dma transfer
3996  *      buffers when there is sufficient space.
3997  *
3998  * Arguments:
3999  *
4000  *      info            pointer to device instance data
4001  *
4002  * Return Value:        0 if success, otherwise -ENOMEM
4003  */
4004 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info)
4005 {
4006         int i;
4007
4008         if ( debug_level >= DEBUG_LEVEL_INFO )
4009                 printk("%s %s(%d)  allocating %d tx holding buffers\n",
4010                                 info->device_name, __FILE__,__LINE__,info->num_tx_holding_buffers);
4011
4012         memset(info->tx_holding_buffers,0,sizeof(info->tx_holding_buffers));
4013
4014         for ( i=0; i<info->num_tx_holding_buffers; ++i) {
4015                 info->tx_holding_buffers[i].buffer =
4016                         kmalloc(info->max_frame_size, GFP_KERNEL);
4017                 if (info->tx_holding_buffers[i].buffer == NULL) {
4018                         for (--i; i >= 0; i--) {
4019                                 kfree(info->tx_holding_buffers[i].buffer);
4020                                 info->tx_holding_buffers[i].buffer = NULL;
4021                         }
4022                         return -ENOMEM;
4023                 }
4024         }
4025
4026         return 0;
4027
4028 }       /* end of mgsl_alloc_intermediate_txbuffer_memory() */
4029
4030 /*
4031  * mgsl_free_intermediate_txbuffer_memory()
4032  *
4033  *
4034  * Arguments:
4035  *
4036  *      info            pointer to device instance data
4037  *
4038  * Return Value:        None
4039  */
4040 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info)
4041 {
4042         int i;
4043
4044         for ( i=0; i<info->num_tx_holding_buffers; ++i ) {
4045                 kfree(info->tx_holding_buffers[i].buffer);
4046                 info->tx_holding_buffers[i].buffer = NULL;
4047         }
4048
4049         info->get_tx_holding_index = 0;
4050         info->put_tx_holding_index = 0;
4051         info->tx_holding_count = 0;
4052
4053 }       /* end of mgsl_free_intermediate_txbuffer_memory() */
4054
4055
4056 /*
4057  * load_next_tx_holding_buffer()
4058  *
4059  * attempts to load the next buffered tx request into the
4060  * tx dma buffers
4061  *
4062  * Arguments:
4063  *
4064  *      info            pointer to device instance data
4065  *
4066  * Return Value:        true if next buffered tx request loaded
4067  *                      into adapter's tx dma buffer,
4068  *                      false otherwise
4069  */
4070 static bool load_next_tx_holding_buffer(struct mgsl_struct *info)
4071 {
4072         bool ret = false;
4073
4074         if ( info->tx_holding_count ) {
4075                 /* determine if we have enough tx dma buffers
4076                  * to accommodate the next tx frame
4077                  */
4078                 struct tx_holding_buffer *ptx =
4079                         &info->tx_holding_buffers[info->get_tx_holding_index];
4080                 int num_free = num_free_tx_dma_buffers(info);
4081                 int num_needed = ptx->buffer_size / DMABUFFERSIZE;
4082                 if ( ptx->buffer_size % DMABUFFERSIZE )
4083                         ++num_needed;
4084
4085                 if (num_needed <= num_free) {
4086                         info->xmit_cnt = ptx->buffer_size;
4087                         mgsl_load_tx_dma_buffer(info,ptx->buffer,ptx->buffer_size);
4088
4089                         --info->tx_holding_count;
4090                         if ( ++info->get_tx_holding_index >= info->num_tx_holding_buffers)
4091                                 info->get_tx_holding_index=0;
4092
4093                         /* restart transmit timer */
4094                         mod_timer(&info->tx_timer, jiffies + msecs_to_jiffies(5000));
4095
4096                         ret = true;
4097                 }
4098         }
4099
4100         return ret;
4101 }
4102
4103 /*
4104  * save_tx_buffer_request()
4105  *
4106  * attempt to store transmit frame request for later transmission
4107  *
4108  * Arguments:
4109  *
4110  *      info            pointer to device instance data
4111  *      Buffer          pointer to buffer containing frame to load
4112  *      BufferSize      size in bytes of frame in Buffer
4113  *
4114  * Return Value:        1 if able to store, 0 otherwise
4115  */
4116 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize)
4117 {
4118         struct tx_holding_buffer *ptx;
4119
4120         if ( info->tx_holding_count >= info->num_tx_holding_buffers ) {
4121                 return 0;               /* all buffers in use */
4122         }
4123
4124         ptx = &info->tx_holding_buffers[info->put_tx_holding_index];
4125         ptx->buffer_size = BufferSize;
4126         memcpy( ptx->buffer, Buffer, BufferSize);
4127
4128         ++info->tx_holding_count;
4129         if ( ++info->put_tx_holding_index >= info->num_tx_holding_buffers)
4130                 info->put_tx_holding_index=0;
4131
4132         return 1;
4133 }
4134
4135 static int mgsl_claim_resources(struct mgsl_struct *info)
4136 {
4137         if (request_region(info->io_base,info->io_addr_size,"synclink") == NULL) {
4138                 printk( "%s(%d):I/O address conflict on device %s Addr=%08X\n",
4139                         __FILE__,__LINE__,info->device_name, info->io_base);
4140                 return -ENODEV;
4141         }
4142         info->io_addr_requested = true;
4143
4144         if ( request_irq(info->irq_level,mgsl_interrupt,info->irq_flags,
4145                 info->device_name, info ) < 0 ) {
4146                 printk( "%s(%d):Cant request interrupt on device %s IRQ=%d\n",
4147                         __FILE__,__LINE__,info->device_name, info->irq_level );
4148                 goto errout;
4149         }
4150         info->irq_requested = true;
4151
4152         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4153                 if (request_mem_region(info->phys_memory_base,0x40000,"synclink") == NULL) {
4154                         printk( "%s(%d):mem addr conflict device %s Addr=%08X\n",
4155                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base);
4156                         goto errout;
4157                 }
4158                 info->shared_mem_requested = true;
4159                 if (request_mem_region(info->phys_lcr_base + info->lcr_offset,128,"synclink") == NULL) {
4160                         printk( "%s(%d):lcr mem addr conflict device %s Addr=%08X\n",
4161                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base + info->lcr_offset);
4162                         goto errout;
4163                 }
4164                 info->lcr_mem_requested = true;
4165
4166                 info->memory_base = ioremap_nocache(info->phys_memory_base,
4167                                                                 0x40000);
4168                 if (!info->memory_base) {
4169                         printk( "%s(%d):Cant map shared memory on device %s MemAddr=%08X\n",
4170                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4171                         goto errout;
4172                 }
4173
4174                 if ( !mgsl_memory_test(info) ) {
4175                         printk( "%s(%d):Failed shared memory test %s MemAddr=%08X\n",
4176                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4177                         goto errout;
4178                 }
4179
4180                 info->lcr_base = ioremap_nocache(info->phys_lcr_base,
4181                                                                 PAGE_SIZE);
4182                 if (!info->lcr_base) {
4183                         printk( "%s(%d):Cant map LCR memory on device %s MemAddr=%08X\n",
4184                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base );
4185                         goto errout;
4186                 }
4187                 info->lcr_base += info->lcr_offset;
4188
4189         } else {
4190                 /* claim DMA channel */
4191
4192                 if (request_dma(info->dma_level,info->device_name) < 0){
4193                         printk( "%s(%d):Cant request DMA channel on device %s DMA=%d\n",
4194                                 __FILE__,__LINE__,info->device_name, info->dma_level );
4195                         mgsl_release_resources( info );
4196                         return -ENODEV;
4197                 }
4198                 info->dma_requested = true;
4199
4200                 /* ISA adapter uses bus master DMA */
4201                 set_dma_mode(info->dma_level,DMA_MODE_CASCADE);
4202                 enable_dma(info->dma_level);
4203         }
4204
4205         if ( mgsl_allocate_dma_buffers(info) < 0 ) {
4206                 printk( "%s(%d):Cant allocate DMA buffers on device %s DMA=%d\n",
4207                         __FILE__,__LINE__,info->device_name, info->dma_level );
4208                 goto errout;
4209         }
4210
4211         return 0;
4212 errout:
4213         mgsl_release_resources(info);
4214         return -ENODEV;
4215
4216 }       /* end of mgsl_claim_resources() */
4217
4218 static void mgsl_release_resources(struct mgsl_struct *info)
4219 {
4220         if ( debug_level >= DEBUG_LEVEL_INFO )
4221                 printk( "%s(%d):mgsl_release_resources(%s) entry\n",
4222                         __FILE__,__LINE__,info->device_name );
4223
4224         if ( info->irq_requested ) {
4225                 free_irq(info->irq_level, info);
4226                 info->irq_requested = false;
4227         }
4228         if ( info->dma_requested ) {
4229                 disable_dma(info->dma_level);
4230                 free_dma(info->dma_level);
4231                 info->dma_requested = false;
4232         }
4233         mgsl_free_dma_buffers(info);
4234         mgsl_free_intermediate_rxbuffer_memory(info);
4235         mgsl_free_intermediate_txbuffer_memory(info);
4236
4237         if ( info->io_addr_requested ) {
4238                 release_region(info->io_base,info->io_addr_size);
4239                 info->io_addr_requested = false;
4240         }
4241         if ( info->shared_mem_requested ) {
4242                 release_mem_region(info->phys_memory_base,0x40000);
4243                 info->shared_mem_requested = false;
4244         }
4245         if ( info->lcr_mem_requested ) {
4246                 release_mem_region(info->phys_lcr_base + info->lcr_offset,128);
4247                 info->lcr_mem_requested = false;
4248         }
4249         if (info->memory_base){
4250                 iounmap(info->memory_base);
4251                 info->memory_base = NULL;
4252         }
4253         if (info->lcr_base){
4254                 iounmap(info->lcr_base - info->lcr_offset);
4255                 info->lcr_base = NULL;
4256         }
4257
4258         if ( debug_level >= DEBUG_LEVEL_INFO )
4259                 printk( "%s(%d):mgsl_release_resources(%s) exit\n",
4260                         __FILE__,__LINE__,info->device_name );
4261
4262 }       /* end of mgsl_release_resources() */
4263
4264 /* mgsl_add_device()
4265  *
4266  *      Add the specified device instance data structure to the
4267  *      global linked list of devices and increment the device count.
4268  *
4269  * Arguments:           info    pointer to device instance data
4270  * Return Value:        None
4271  */
4272 static void mgsl_add_device( struct mgsl_struct *info )
4273 {
4274         info->next_device = NULL;
4275         info->line = mgsl_device_count;
4276         sprintf(info->device_name,"ttySL%d",info->line);
4277
4278         if (info->line < MAX_TOTAL_DEVICES) {
4279                 if (maxframe[info->line])
4280                         info->max_frame_size = maxframe[info->line];
4281
4282                 if (txdmabufs[info->line]) {
4283                         info->num_tx_dma_buffers = txdmabufs[info->line];
4284                         if (info->num_tx_dma_buffers < 1)
4285                                 info->num_tx_dma_buffers = 1;
4286                 }
4287
4288                 if (txholdbufs[info->line]) {
4289                         info->num_tx_holding_buffers = txholdbufs[info->line];
4290                         if (info->num_tx_holding_buffers < 1)
4291                                 info->num_tx_holding_buffers = 1;
4292                         else if (info->num_tx_holding_buffers > MAX_TX_HOLDING_BUFFERS)
4293                                 info->num_tx_holding_buffers = MAX_TX_HOLDING_BUFFERS;
4294                 }
4295         }
4296
4297         mgsl_device_count++;
4298
4299         if ( !mgsl_device_list )
4300                 mgsl_device_list = info;
4301         else {
4302                 struct mgsl_struct *current_dev = mgsl_device_list;
4303                 while( current_dev->next_device )
4304                         current_dev = current_dev->next_device;
4305                 current_dev->next_device = info;
4306         }
4307
4308         if ( info->max_frame_size < 4096 )
4309                 info->max_frame_size = 4096;
4310         else if ( info->max_frame_size > 65535 )
4311                 info->max_frame_size = 65535;
4312
4313         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4314                 printk( "SyncLink PCI v%d %s: IO=%04X IRQ=%d Mem=%08X,%08X MaxFrameSize=%u\n",
4315                         info->hw_version + 1, info->device_name, info->io_base, info->irq_level,
4316                         info->phys_memory_base, info->phys_lcr_base,
4317                         info->max_frame_size );
4318         } else {
4319                 printk( "SyncLink ISA %s: IO=%04X IRQ=%d DMA=%d MaxFrameSize=%u\n",
4320                         info->device_name, info->io_base, info->irq_level, info->dma_level,
4321                         info->max_frame_size );
4322         }
4323
4324 #if SYNCLINK_GENERIC_HDLC
4325         hdlcdev_init(info);
4326 #endif
4327
4328 }       /* end of mgsl_add_device() */
4329
4330 static const struct tty_port_operations mgsl_port_ops = {
4331         .carrier_raised = carrier_raised,
4332         .raise_dtr_rts = raise_dtr_rts,
4333 };
4334
4335
4336 /* mgsl_allocate_device()
4337  *
4338  *      Allocate and initialize a device instance structure
4339  *
4340  * Arguments:           none
4341  * Return Value:        pointer to mgsl_struct if success, otherwise NULL
4342  */
4343 static struct mgsl_struct* mgsl_allocate_device(void)
4344 {
4345         struct mgsl_struct *info;
4346
4347         info = kzalloc(sizeof(struct mgsl_struct),
4348                  GFP_KERNEL);
4349
4350         if (!info) {
4351                 printk("Error can't allocate device instance data\n");
4352         } else {
4353                 tty_port_init(&info->port);
4354                 info->port.ops = &mgsl_port_ops;
4355                 info->magic = MGSL_MAGIC;
4356                 INIT_WORK(&info->task, mgsl_bh_handler);
4357                 info->max_frame_size = 4096;
4358                 info->port.close_delay = 5*HZ/10;
4359                 info->port.closing_wait = 30*HZ;
4360                 init_waitqueue_head(&info->status_event_wait_q);
4361                 init_waitqueue_head(&info->event_wait_q);
4362                 spin_lock_init(&info->irq_spinlock);
4363                 spin_lock_init(&info->netlock);
4364                 memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
4365                 info->idle_mode = HDLC_TXIDLE_FLAGS;
4366                 info->num_tx_dma_buffers = 1;
4367                 info->num_tx_holding_buffers = 0;
4368         }
4369
4370         return info;
4371
4372 }       /* end of mgsl_allocate_device()*/
4373
4374 static const struct tty_operations mgsl_ops = {
4375         .open = mgsl_open,
4376         .close = mgsl_close,
4377         .write = mgsl_write,
4378         .put_char = mgsl_put_char,
4379         .flush_chars = mgsl_flush_chars,
4380         .write_room = mgsl_write_room,
4381         .chars_in_buffer = mgsl_chars_in_buffer,
4382         .flush_buffer = mgsl_flush_buffer,
4383         .ioctl = mgsl_ioctl,
4384         .throttle = mgsl_throttle,
4385         .unthrottle = mgsl_unthrottle,
4386         .send_xchar = mgsl_send_xchar,
4387         .break_ctl = mgsl_break,
4388         .wait_until_sent = mgsl_wait_until_sent,
4389         .read_proc = mgsl_read_proc,
4390         .set_termios = mgsl_set_termios,
4391         .stop = mgsl_stop,
4392         .start = mgsl_start,
4393         .hangup = mgsl_hangup,
4394         .tiocmget = tiocmget,
4395         .tiocmset = tiocmset,
4396 };
4397
4398 /*
4399  * perform tty device initialization
4400  */
4401 static int mgsl_init_tty(void)
4402 {
4403         int rc;
4404
4405         serial_driver = alloc_tty_driver(128);
4406         if (!serial_driver)
4407                 return -ENOMEM;
4408
4409         serial_driver->owner = THIS_MODULE;
4410         serial_driver->driver_name = "synclink";
4411         serial_driver->name = "ttySL";
4412         serial_driver->major = ttymajor;
4413         serial_driver->minor_start = 64;
4414         serial_driver->type = TTY_DRIVER_TYPE_SERIAL;
4415         serial_driver->subtype = SERIAL_TYPE_NORMAL;
4416         serial_driver->init_termios = tty_std_termios;
4417         serial_driver->init_termios.c_cflag =
4418                 B9600 | CS8 | CREAD | HUPCL | CLOCAL;
4419         serial_driver->init_termios.c_ispeed = 9600;
4420         serial_driver->init_termios.c_ospeed = 9600;
4421         serial_driver->flags = TTY_DRIVER_REAL_RAW;
4422         tty_set_operations(serial_driver, &mgsl_ops);
4423         if ((rc = tty_register_driver(serial_driver)) < 0) {
4424                 printk("%s(%d):Couldn't register serial driver\n",
4425                         __FILE__,__LINE__);
4426                 put_tty_driver(serial_driver);
4427                 serial_driver = NULL;
4428                 return rc;
4429         }
4430
4431         printk("%s %s, tty major#%d\n",
4432                 driver_name, driver_version,
4433                 serial_driver->major);
4434         return 0;
4435 }
4436
4437 /* enumerate user specified ISA adapters
4438  */
4439 static void mgsl_enum_isa_devices(void)
4440 {
4441         struct mgsl_struct *info;
4442         int i;
4443
4444         /* Check for user specified ISA devices */
4445
4446         for (i=0 ;(i < MAX_ISA_DEVICES) && io[i] && irq[i]; i++){
4447                 if ( debug_level >= DEBUG_LEVEL_INFO )
4448                         printk("ISA device specified io=%04X,irq=%d,dma=%d\n",
4449                                 io[i], irq[i], dma[i] );
4450
4451                 info = mgsl_allocate_device();
4452                 if ( !info ) {
4453                         /* error allocating device instance data */
4454                         if ( debug_level >= DEBUG_LEVEL_ERROR )
4455                                 printk( "can't allocate device instance data.\n");
4456                         continue;
4457                 }
4458
4459                 /* Copy user configuration info to device instance data */
4460                 info->io_base = (unsigned int)io[i];
4461                 info->irq_level = (unsigned int)irq[i];
4462                 info->irq_level = irq_canonicalize(info->irq_level);
4463                 info->dma_level = (unsigned int)dma[i];
4464                 info->bus_type = MGSL_BUS_TYPE_ISA;
4465                 info->io_addr_size = 16;
4466                 info->irq_flags = 0;
4467
4468                 mgsl_add_device( info );
4469         }
4470 }
4471
4472 static void synclink_cleanup(void)
4473 {
4474         int rc;
4475         struct mgsl_struct *info;
4476         struct mgsl_struct *tmp;
4477
4478         printk("Unloading %s: %s\n", driver_name, driver_version);
4479
4480         if (serial_driver) {
4481                 if ((rc = tty_unregister_driver(serial_driver)))
4482                         printk("%s(%d) failed to unregister tty driver err=%d\n",
4483                                __FILE__,__LINE__,rc);
4484                 put_tty_driver(serial_driver);
4485         }
4486
4487         info = mgsl_device_list;
4488         while(info) {
4489 #if SYNCLINK_GENERIC_HDLC
4490                 hdlcdev_exit(info);
4491 #endif
4492                 mgsl_release_resources(info);
4493                 tmp = info;
4494                 info = info->next_device;
4495                 kfree(tmp);
4496         }
4497
4498         if (pci_registered)
4499                 pci_unregister_driver(&synclink_pci_driver);
4500 }
4501
4502 static int __init synclink_init(void)
4503 {
4504         int rc;
4505
4506         if (break_on_load) {
4507                 mgsl_get_text_ptr();
4508                 BREAKPOINT();
4509         }
4510
4511         printk("%s %s\n", driver_name, driver_version);
4512
4513         mgsl_enum_isa_devices();
4514         if ((rc = pci_register_driver(&synclink_pci_driver)) < 0)
4515                 printk("%s:failed to register PCI driver, error=%d\n",__FILE__,rc);
4516         else
4517                 pci_registered = true;
4518
4519         if ((rc = mgsl_init_tty()) < 0)
4520                 goto error;
4521
4522         return 0;
4523
4524 error:
4525         synclink_cleanup();
4526         return rc;
4527 }
4528
4529 static void __exit synclink_exit(void)
4530 {
4531         synclink_cleanup();
4532 }
4533
4534 module_init(synclink_init);
4535 module_exit(synclink_exit);
4536
4537 /*
4538  * usc_RTCmd()
4539  *
4540  * Issue a USC Receive/Transmit command to the
4541  * Channel Command/Address Register (CCAR).
4542  *
4543  * Notes:
4544  *
4545  *    The command is encoded in the most significant 5 bits <15..11>
4546  *    of the CCAR value. Bits <10..7> of the CCAR must be preserved
4547  *    and Bits <6..0> must be written as zeros.
4548  *
4549  * Arguments:
4550  *
4551  *    info   pointer to device information structure
4552  *    Cmd    command mask (use symbolic macros)
4553  *
4554  * Return Value:
4555  *
4556  *    None
4557  */
4558 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd )
4559 {
4560         /* output command to CCAR in bits <15..11> */
4561         /* preserve bits <10..7>, bits <6..0> must be zero */
4562
4563         outw( Cmd + info->loopback_bits, info->io_base + CCAR );
4564
4565         /* Read to flush write to CCAR */
4566         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4567                 inw( info->io_base + CCAR );
4568
4569 }       /* end of usc_RTCmd() */
4570
4571 /*
4572  * usc_DmaCmd()
4573  *
4574  *    Issue a DMA command to the DMA Command/Address Register (DCAR).
4575  *
4576  * Arguments:
4577  *
4578  *    info   pointer to device information structure
4579  *    Cmd    DMA command mask (usc_DmaCmd_XX Macros)
4580  *
4581  * Return Value:
4582  *
4583  *       None
4584  */
4585 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd )
4586 {
4587         /* write command mask to DCAR */
4588         outw( Cmd + info->mbre_bit, info->io_base );
4589
4590         /* Read to flush write to DCAR */
4591         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4592                 inw( info->io_base );
4593
4594 }       /* end of usc_DmaCmd() */
4595
4596 /*
4597  * usc_OutDmaReg()
4598  *
4599  *    Write a 16-bit value to a USC DMA register
4600  *
4601  * Arguments:
4602  *
4603  *    info      pointer to device info structure
4604  *    RegAddr   register address (number) for write
4605  *    RegValue  16-bit value to write to register
4606  *
4607  * Return Value:
4608  *
4609  *    None
4610  *
4611  */
4612 static void usc_OutDmaReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4613 {
4614         /* Note: The DCAR is located at the adapter base address */
4615         /* Note: must preserve state of BIT8 in DCAR */
4616
4617         outw( RegAddr + info->mbre_bit, info->io_base );
4618         outw( RegValue, info->io_base );
4619
4620         /* Read to flush write to DCAR */
4621         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4622                 inw( info->io_base );
4623
4624 }       /* end of usc_OutDmaReg() */
4625
4626 /*
4627  * usc_InDmaReg()
4628  *
4629  *    Read a 16-bit value from a DMA register
4630  *
4631  * Arguments:
4632  *
4633  *    info     pointer to device info structure
4634  *    RegAddr  register address (number) to read from
4635  *
4636  * Return Value:
4637  *
4638  *    The 16-bit value read from register
4639  *
4640  */
4641 static u16 usc_InDmaReg( struct mgsl_struct *info, u16 RegAddr )
4642 {
4643         /* Note: The DCAR is located at the adapter base address */
4644         /* Note: must preserve state of BIT8 in DCAR */
4645
4646         outw( RegAddr + info->mbre_bit, info->io_base );
4647         return inw( info->io_base );
4648
4649 }       /* end of usc_InDmaReg() */
4650
4651 /*
4652  *
4653  * usc_OutReg()
4654  *
4655  *    Write a 16-bit value to a USC serial channel register
4656  *
4657  * Arguments:
4658  *
4659  *    info      pointer to device info structure
4660  *    RegAddr   register address (number) to write to
4661  *    RegValue  16-bit value to write to register
4662  *
4663  * Return Value:
4664  *
4665  *    None
4666  *
4667  */
4668 static void usc_OutReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4669 {
4670         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4671         outw( RegValue, info->io_base + CCAR );
4672
4673         /* Read to flush write to CCAR */
4674         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4675                 inw( info->io_base + CCAR );
4676
4677 }       /* end of usc_OutReg() */
4678
4679 /*
4680  * usc_InReg()
4681  *
4682  *    Reads a 16-bit value from a USC serial channel register
4683  *
4684  * Arguments:
4685  *
4686  *    info       pointer to device extension
4687  *    RegAddr    register address (number) to read from
4688  *
4689  * Return Value:
4690  *
4691  *    16-bit value read from register
4692  */
4693 static u16 usc_InReg( struct mgsl_struct *info, u16 RegAddr )
4694 {
4695         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4696         return inw( info->io_base + CCAR );
4697
4698 }       /* end of usc_InReg() */
4699
4700 /* usc_set_sdlc_mode()
4701  *
4702  *    Set up the adapter for SDLC DMA communications.
4703  *
4704  * Arguments:           info    pointer to device instance data
4705  * Return Value:        NONE
4706  */
4707 static void usc_set_sdlc_mode( struct mgsl_struct *info )
4708 {
4709         u16 RegValue;
4710         bool PreSL1660;
4711
4712         /*
4713          * determine if the IUSC on the adapter is pre-SL1660. If
4714          * not, take advantage of the UnderWait feature of more
4715          * modern chips. If an underrun occurs and this bit is set,
4716          * the transmitter will idle the programmed idle pattern
4717          * until the driver has time to service the underrun. Otherwise,
4718          * the dma controller may get the cycles previously requested
4719          * and begin transmitting queued tx data.
4720          */
4721         usc_OutReg(info,TMCR,0x1f);
4722         RegValue=usc_InReg(info,TMDR);
4723         PreSL1660 = (RegValue == IUSC_PRE_SL1660);
4724
4725         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
4726         {
4727            /*
4728            ** Channel Mode Register (CMR)
4729            **
4730            ** <15..14>    10    Tx Sub Modes, Send Flag on Underrun
4731            ** <13>        0     0 = Transmit Disabled (initially)
4732            ** <12>        0     1 = Consecutive Idles share common 0
4733            ** <11..8>     1110  Transmitter Mode = HDLC/SDLC Loop
4734            ** <7..4>      0000  Rx Sub Modes, addr/ctrl field handling
4735            ** <3..0>      0110  Receiver Mode = HDLC/SDLC
4736            **
4737            ** 1000 1110 0000 0110 = 0x8e06
4738            */
4739            RegValue = 0x8e06;
4740
4741            /*--------------------------------------------------
4742             * ignore user options for UnderRun Actions and
4743             * preambles
4744             *--------------------------------------------------*/
4745         }
4746         else
4747         {
4748                 /* Channel mode Register (CMR)
4749                  *
4750                  * <15..14>  00    Tx Sub modes, Underrun Action
4751                  * <13>      0     1 = Send Preamble before opening flag
4752                  * <12>      0     1 = Consecutive Idles share common 0
4753                  * <11..8>   0110  Transmitter mode = HDLC/SDLC
4754                  * <7..4>    0000  Rx Sub modes, addr/ctrl field handling
4755                  * <3..0>    0110  Receiver mode = HDLC/SDLC
4756                  *
4757                  * 0000 0110 0000 0110 = 0x0606
4758                  */
4759                 if (info->params.mode == MGSL_MODE_RAW) {
4760                         RegValue = 0x0001;              /* Set Receive mode = external sync */
4761
4762                         usc_OutReg( info, IOCR,         /* Set IOCR DCD is RxSync Detect Input */
4763                                 (unsigned short)((usc_InReg(info, IOCR) & ~(BIT13|BIT12)) | BIT12));
4764
4765                         /*
4766                          * TxSubMode:
4767                          *      CMR <15>                0       Don't send CRC on Tx Underrun
4768                          *      CMR <14>                x       undefined
4769                          *      CMR <13>                0       Send preamble before openning sync
4770                          *      CMR <12>                0       Send 8-bit syncs, 1=send Syncs per TxLength
4771                          *
4772                          * TxMode:
4773                          *      CMR <11-8)      0100    MonoSync
4774                          *
4775                          *      0x00 0100 xxxx xxxx  04xx
4776                          */
4777                         RegValue |= 0x0400;
4778                 }
4779                 else {
4780
4781                 RegValue = 0x0606;
4782
4783                 if ( info->params.flags & HDLC_FLAG_UNDERRUN_ABORT15 )
4784                         RegValue |= BIT14;
4785                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_FLAG )
4786                         RegValue |= BIT15;
4787                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_CRC )
4788                         RegValue |= BIT15 + BIT14;
4789                 }
4790
4791                 if ( info->params.preamble != HDLC_PREAMBLE_PATTERN_NONE )
4792                         RegValue |= BIT13;
4793         }
4794
4795         if ( info->params.mode == MGSL_MODE_HDLC &&
4796                 (info->params.flags & HDLC_FLAG_SHARE_ZERO) )
4797                 RegValue |= BIT12;
4798
4799         if ( info->params.addr_filter != 0xff )
4800         {
4801                 /* set up receive address filtering */
4802                 usc_OutReg( info, RSR, info->params.addr_filter );
4803                 RegValue |= BIT4;
4804         }
4805
4806         usc_OutReg( info, CMR, RegValue );
4807         info->cmr_value = RegValue;
4808
4809         /* Receiver mode Register (RMR)
4810          *
4811          * <15..13>  000    encoding
4812          * <12..11>  00     FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4813          * <10>      1      1 = Set CRC to all 1s (use for SDLC/HDLC)
4814          * <9>       0      1 = Include Receive chars in CRC
4815          * <8>       1      1 = Use Abort/PE bit as abort indicator
4816          * <7..6>    00     Even parity
4817          * <5>       0      parity disabled
4818          * <4..2>    000    Receive Char Length = 8 bits
4819          * <1..0>    00     Disable Receiver
4820          *
4821          * 0000 0101 0000 0000 = 0x0500
4822          */
4823
4824         RegValue = 0x0500;
4825
4826         switch ( info->params.encoding ) {
4827         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4828         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4829         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4830         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4831         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4832         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4833         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4834         }
4835
4836         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4837                 RegValue |= BIT9;
4838         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4839                 RegValue |= ( BIT12 | BIT10 | BIT9 );
4840
4841         usc_OutReg( info, RMR, RegValue );
4842
4843         /* Set the Receive count Limit Register (RCLR) to 0xffff. */
4844         /* When an opening flag of an SDLC frame is recognized the */
4845         /* Receive Character count (RCC) is loaded with the value in */
4846         /* RCLR. The RCC is decremented for each received byte.  The */
4847         /* value of RCC is stored after the closing flag of the frame */
4848         /* allowing the frame size to be computed. */
4849
4850         usc_OutReg( info, RCLR, RCLRVALUE );
4851
4852         usc_RCmd( info, RCmd_SelectRicrdma_level );
4853
4854         /* Receive Interrupt Control Register (RICR)
4855          *
4856          * <15..8>      ?       RxFIFO DMA Request Level
4857          * <7>          0       Exited Hunt IA (Interrupt Arm)
4858          * <6>          0       Idle Received IA
4859          * <5>          0       Break/Abort IA
4860          * <4>          0       Rx Bound IA
4861          * <3>          1       Queued status reflects oldest 2 bytes in FIFO
4862          * <2>          0       Abort/PE IA
4863          * <1>          1       Rx Overrun IA
4864          * <0>          0       Select TC0 value for readback
4865          *
4866          *      0000 0000 0000 1000 = 0x000a
4867          */
4868
4869         /* Carry over the Exit Hunt and Idle Received bits */
4870         /* in case they have been armed by usc_ArmEvents.   */
4871
4872         RegValue = usc_InReg( info, RICR ) & 0xc0;
4873
4874         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4875                 usc_OutReg( info, RICR, (u16)(0x030a | RegValue) );
4876         else
4877                 usc_OutReg( info, RICR, (u16)(0x140a | RegValue) );
4878
4879         /* Unlatch all Rx status bits and clear Rx status IRQ Pending */
4880
4881         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
4882         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
4883
4884         /* Transmit mode Register (TMR)
4885          *
4886          * <15..13>     000     encoding
4887          * <12..11>     00      FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4888          * <10>         1       1 = Start CRC as all 1s (use for SDLC/HDLC)
4889          * <9>          0       1 = Tx CRC Enabled
4890          * <8>          0       1 = Append CRC to end of transmit frame
4891          * <7..6>       00      Transmit parity Even
4892          * <5>          0       Transmit parity Disabled
4893          * <4..2>       000     Tx Char Length = 8 bits
4894          * <1..0>       00      Disable Transmitter
4895          *
4896          *      0000 0100 0000 0000 = 0x0400
4897          */
4898
4899         RegValue = 0x0400;
4900
4901         switch ( info->params.encoding ) {
4902         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4903         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4904         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4905         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4906         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4907         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4908         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4909         }
4910
4911         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4912                 RegValue |= BIT9 + BIT8;
4913         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4914                 RegValue |= ( BIT12 | BIT10 | BIT9 | BIT8);
4915
4916         usc_OutReg( info, TMR, RegValue );
4917
4918         usc_set_txidle( info );
4919
4920
4921         usc_TCmd( info, TCmd_SelectTicrdma_level );
4922
4923         /* Transmit Interrupt Control Register (TICR)
4924          *
4925          * <15..8>      ?       Transmit FIFO DMA Level
4926          * <7>          0       Present IA (Interrupt Arm)
4927          * <6>          0       Idle Sent IA
4928          * <5>          1       Abort Sent IA
4929          * <4>          1       EOF/EOM Sent IA
4930          * <3>          0       CRC Sent IA
4931          * <2>          1       1 = Wait for SW Trigger to Start Frame
4932          * <1>          1       Tx Underrun IA
4933          * <0>          0       TC0 constant on read back
4934          *
4935          *      0000 0000 0011 0110 = 0x0036
4936          */
4937
4938         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4939                 usc_OutReg( info, TICR, 0x0736 );
4940         else
4941                 usc_OutReg( info, TICR, 0x1436 );
4942
4943         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
4944         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
4945
4946         /*
4947         ** Transmit Command/Status Register (TCSR)
4948         **
4949         ** <15..12>     0000    TCmd
4950         ** <11>         0/1     UnderWait
4951         ** <10..08>     000     TxIdle
4952         ** <7>          x       PreSent
4953         ** <6>          x       IdleSent
4954         ** <5>          x       AbortSent
4955         ** <4>          x       EOF/EOM Sent
4956         ** <3>          x       CRC Sent
4957         ** <2>          x       All Sent
4958         ** <1>          x       TxUnder
4959         ** <0>          x       TxEmpty
4960         **
4961         ** 0000 0000 0000 0000 = 0x0000
4962         */
4963         info->tcsr_value = 0;
4964
4965         if ( !PreSL1660 )
4966                 info->tcsr_value |= TCSR_UNDERWAIT;
4967
4968         usc_OutReg( info, TCSR, info->tcsr_value );
4969
4970         /* Clock mode Control Register (CMCR)
4971          *
4972          * <15..14>     00      counter 1 Source = Disabled
4973          * <13..12>     00      counter 0 Source = Disabled
4974          * <11..10>     11      BRG1 Input is TxC Pin
4975          * <9..8>       11      BRG0 Input is TxC Pin
4976          * <7..6>       01      DPLL Input is BRG1 Output
4977          * <5..3>       XXX     TxCLK comes from Port 0
4978          * <2..0>       XXX     RxCLK comes from Port 1
4979          *
4980          *      0000 1111 0111 0111 = 0x0f77
4981          */
4982
4983         RegValue = 0x0f40;
4984
4985         if ( info->params.flags & HDLC_FLAG_RXC_DPLL )
4986                 RegValue |= 0x0003;     /* RxCLK from DPLL */
4987         else if ( info->params.flags & HDLC_FLAG_RXC_BRG )
4988                 RegValue |= 0x0004;     /* RxCLK from BRG0 */
4989         else if ( info->params.flags & HDLC_FLAG_RXC_TXCPIN)
4990                 RegValue |= 0x0006;     /* RxCLK from TXC Input */
4991         else
4992                 RegValue |= 0x0007;     /* RxCLK from Port1 */
4993
4994         if ( info->params.flags & HDLC_FLAG_TXC_DPLL )
4995                 RegValue |= 0x0018;     /* TxCLK from DPLL */
4996         else if ( info->params.flags & HDLC_FLAG_TXC_BRG )
4997                 RegValue |= 0x0020;     /* TxCLK from BRG0 */
4998         else if ( info->params.flags & HDLC_FLAG_TXC_RXCPIN)
4999                 RegValue |= 0x0038;     /* RxCLK from TXC Input */
5000         else
5001                 RegValue |= 0x0030;     /* TxCLK from Port0 */
5002
5003         usc_OutReg( info, CMCR, RegValue );
5004
5005
5006         /* Hardware Configuration Register (HCR)
5007          *
5008          * <15..14>     00      CTR0 Divisor:00=32,01=16,10=8,11=4
5009          * <13>         0       CTR1DSel:0=CTR0Div determines CTR0Div
5010          * <12>         0       CVOK:0=report code violation in biphase
5011          * <11..10>     00      DPLL Divisor:00=32,01=16,10=8,11=4
5012          * <9..8>       XX      DPLL mode:00=disable,01=NRZ,10=Biphase,11=Biphase Level
5013          * <7..6>       00      reserved
5014          * <5>          0       BRG1 mode:0=continuous,1=single cycle
5015          * <4>          X       BRG1 Enable
5016          * <3..2>       00      reserved
5017          * <1>          0       BRG0 mode:0=continuous,1=single cycle
5018          * <0>          0       BRG0 Enable
5019          */
5020
5021         RegValue = 0x0000;
5022
5023         if ( info->params.flags & (HDLC_FLAG_RXC_DPLL + HDLC_FLAG_TXC_DPLL) ) {
5024                 u32 XtalSpeed;
5025                 u32 DpllDivisor;
5026                 u16 Tc;
5027
5028                 /*  DPLL is enabled. Use BRG1 to provide continuous reference clock  */
5029                 /*  for DPLL. DPLL mode in HCR is dependent on the encoding used. */
5030
5031                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5032                         XtalSpeed = 11059200;
5033                 else
5034                         XtalSpeed = 14745600;
5035
5036                 if ( info->params.flags & HDLC_FLAG_DPLL_DIV16 ) {
5037                         DpllDivisor = 16;
5038                         RegValue |= BIT10;
5039                 }
5040                 else if ( info->params.flags & HDLC_FLAG_DPLL_DIV8 ) {
5041                         DpllDivisor = 8;
5042                         RegValue |= BIT11;
5043                 }
5044                 else
5045                         DpllDivisor = 32;
5046
5047                 /*  Tc = (Xtal/Speed) - 1 */
5048                 /*  If twice the remainder of (Xtal/Speed) is greater than Speed */
5049                 /*  then rounding up gives a more precise time constant. Instead */
5050                 /*  of rounding up and then subtracting 1 we just don't subtract */
5051                 /*  the one in this case. */
5052
5053                 /*--------------------------------------------------
5054                  * ejz: for DPLL mode, application should use the
5055                  * same clock speed as the partner system, even
5056                  * though clocking is derived from the input RxData.
5057                  * In case the user uses a 0 for the clock speed,
5058                  * default to 0xffffffff and don't try to divide by
5059                  * zero
5060                  *--------------------------------------------------*/
5061                 if ( info->params.clock_speed )
5062                 {
5063                         Tc = (u16)((XtalSpeed/DpllDivisor)/info->params.clock_speed);
5064                         if ( !((((XtalSpeed/DpllDivisor) % info->params.clock_speed) * 2)
5065                                / info->params.clock_speed) )
5066                                 Tc--;
5067                 }
5068                 else
5069                         Tc = -1;
5070
5071
5072                 /* Write 16-bit Time Constant for BRG1 */
5073                 usc_OutReg( info, TC1R, Tc );
5074
5075                 RegValue |= BIT4;               /* enable BRG1 */
5076
5077                 switch ( info->params.encoding ) {
5078                 case HDLC_ENCODING_NRZ:
5079                 case HDLC_ENCODING_NRZB:
5080                 case HDLC_ENCODING_NRZI_MARK:
5081                 case HDLC_ENCODING_NRZI_SPACE: RegValue |= BIT8; break;
5082                 case HDLC_ENCODING_BIPHASE_MARK:
5083                 case HDLC_ENCODING_BIPHASE_SPACE: RegValue |= BIT9; break;
5084                 case HDLC_ENCODING_BIPHASE_LEVEL:
5085                 case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT9 + BIT8; break;
5086                 }
5087         }
5088
5089         usc_OutReg( info, HCR, RegValue );
5090
5091
5092         /* Channel Control/status Register (CCSR)
5093          *
5094          * <15>         X       RCC FIFO Overflow status (RO)
5095          * <14>         X       RCC FIFO Not Empty status (RO)
5096          * <13>         0       1 = Clear RCC FIFO (WO)
5097          * <12>         X       DPLL Sync (RW)
5098          * <11>         X       DPLL 2 Missed Clocks status (RO)
5099          * <10>         X       DPLL 1 Missed Clock status (RO)
5100          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
5101          * <7>          X       SDLC Loop On status (RO)
5102          * <6>          X       SDLC Loop Send status (RO)
5103          * <5>          1       Bypass counters for TxClk and RxClk (RW)
5104          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
5105          * <1..0>       00      reserved
5106          *
5107          *      0000 0000 0010 0000 = 0x0020
5108          */
5109
5110         usc_OutReg( info, CCSR, 0x1020 );
5111
5112
5113         if ( info->params.flags & HDLC_FLAG_AUTO_CTS ) {
5114                 usc_OutReg( info, SICR,
5115                             (u16)(usc_InReg(info,SICR) | SICR_CTS_INACTIVE) );
5116         }
5117
5118
5119         /* enable Master Interrupt Enable bit (MIE) */
5120         usc_EnableMasterIrqBit( info );
5121
5122         usc_ClearIrqPendingBits( info, RECEIVE_STATUS + RECEIVE_DATA +
5123                                 TRANSMIT_STATUS + TRANSMIT_DATA + MISC);
5124
5125         /* arm RCC underflow interrupt */
5126         usc_OutReg(info, SICR, (u16)(usc_InReg(info,SICR) | BIT3));
5127         usc_EnableInterrupts(info, MISC);
5128
5129         info->mbre_bit = 0;
5130         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5131         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5132         info->mbre_bit = BIT8;
5133         outw( BIT8, info->io_base );                    /* set Master Bus Enable (DCAR) */
5134
5135         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
5136                 /* Enable DMAEN (Port 7, Bit 14) */
5137                 /* This connects the DMA request signal to the ISA bus */
5138                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) & ~BIT14));
5139         }
5140
5141         /* DMA Control Register (DCR)
5142          *
5143          * <15..14>     10      Priority mode = Alternating Tx/Rx
5144          *              01      Rx has priority
5145          *              00      Tx has priority
5146          *
5147          * <13>         1       Enable Priority Preempt per DCR<15..14>
5148          *                      (WARNING DCR<11..10> must be 00 when this is 1)
5149          *              0       Choose activate channel per DCR<11..10>
5150          *
5151          * <12>         0       Little Endian for Array/List
5152          * <11..10>     00      Both Channels can use each bus grant
5153          * <9..6>       0000    reserved
5154          * <5>          0       7 CLK - Minimum Bus Re-request Interval
5155          * <4>          0       1 = drive D/C and S/D pins
5156          * <3>          1       1 = Add one wait state to all DMA cycles.
5157          * <2>          0       1 = Strobe /UAS on every transfer.
5158          * <1..0>       11      Addr incrementing only affects LS24 bits
5159          *
5160          *      0110 0000 0000 1011 = 0x600b
5161          */
5162
5163         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5164                 /* PCI adapter does not need DMA wait state */
5165                 usc_OutDmaReg( info, DCR, 0xa00b );
5166         }
5167         else
5168                 usc_OutDmaReg( info, DCR, 0x800b );
5169
5170
5171         /* Receive DMA mode Register (RDMR)
5172          *
5173          * <15..14>     11      DMA mode = Linked List Buffer mode
5174          * <13>         1       RSBinA/L = store Rx status Block in Arrary/List entry
5175          * <12>         1       Clear count of List Entry after fetching
5176          * <11..10>     00      Address mode = Increment
5177          * <9>          1       Terminate Buffer on RxBound
5178          * <8>          0       Bus Width = 16bits
5179          * <7..0>       ?       status Bits (write as 0s)
5180          *
5181          * 1111 0010 0000 0000 = 0xf200
5182          */
5183
5184         usc_OutDmaReg( info, RDMR, 0xf200 );
5185
5186
5187         /* Transmit DMA mode Register (TDMR)
5188          *
5189          * <15..14>     11      DMA mode = Linked List Buffer mode
5190          * <13>         1       TCBinA/L = fetch Tx Control Block from List entry
5191          * <12>         1       Clear count of List Entry after fetching
5192          * <11..10>     00      Address mode = Increment
5193          * <9>          1       Terminate Buffer on end of frame
5194          * <8>          0       Bus Width = 16bits
5195          * <7..0>       ?       status Bits (Read Only so write as 0)
5196          *
5197          *      1111 0010 0000 0000 = 0xf200
5198          */
5199
5200         usc_OutDmaReg( info, TDMR, 0xf200 );
5201
5202
5203         /* DMA Interrupt Control Register (DICR)
5204          *
5205          * <15>         1       DMA Interrupt Enable
5206          * <14>         0       1 = Disable IEO from USC
5207          * <13>         0       1 = Don't provide vector during IntAck
5208          * <12>         1       1 = Include status in Vector
5209          * <10..2>      0       reserved, Must be 0s
5210          * <1>          0       1 = Rx DMA Interrupt Enabled
5211          * <0>          0       1 = Tx DMA Interrupt Enabled
5212          *
5213          *      1001 0000 0000 0000 = 0x9000
5214          */
5215
5216         usc_OutDmaReg( info, DICR, 0x9000 );
5217
5218         usc_InDmaReg( info, RDMR );             /* clear pending receive DMA IRQ bits */
5219         usc_InDmaReg( info, TDMR );             /* clear pending transmit DMA IRQ bits */
5220         usc_OutDmaReg( info, CDIR, 0x0303 );    /* clear IUS and Pending for Tx and Rx */
5221
5222         /* Channel Control Register (CCR)
5223          *
5224          * <15..14>     10      Use 32-bit Tx Control Blocks (TCBs)
5225          * <13>         0       Trigger Tx on SW Command Disabled
5226          * <12>         0       Flag Preamble Disabled
5227          * <11..10>     00      Preamble Length
5228          * <9..8>       00      Preamble Pattern
5229          * <7..6>       10      Use 32-bit Rx status Blocks (RSBs)
5230          * <5>          0       Trigger Rx on SW Command Disabled
5231          * <4..0>       0       reserved
5232          *
5233          *      1000 0000 1000 0000 = 0x8080
5234          */
5235
5236         RegValue = 0x8080;
5237
5238         switch ( info->params.preamble_length ) {
5239         case HDLC_PREAMBLE_LENGTH_16BITS: RegValue |= BIT10; break;
5240         case HDLC_PREAMBLE_LENGTH_32BITS: RegValue |= BIT11; break;
5241         case HDLC_PREAMBLE_LENGTH_64BITS: RegValue |= BIT11 + BIT10; break;
5242         }
5243
5244         switch ( info->params.preamble ) {
5245         case HDLC_PREAMBLE_PATTERN_FLAGS: RegValue |= BIT8 + BIT12; break;
5246         case HDLC_PREAMBLE_PATTERN_ONES:  RegValue |= BIT8; break;
5247         case HDLC_PREAMBLE_PATTERN_10:    RegValue |= BIT9; break;
5248         case HDLC_PREAMBLE_PATTERN_01:    RegValue |= BIT9 + BIT8; break;
5249         }
5250
5251         usc_OutReg( info, CCR, RegValue );
5252
5253
5254         /*
5255          * Burst/Dwell Control Register
5256          *
5257          * <15..8>      0x20    Maximum number of transfers per bus grant
5258          * <7..0>       0x00    Maximum number of clock cycles per bus grant
5259          */
5260
5261         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5262                 /* don't limit bus occupancy on PCI adapter */
5263                 usc_OutDmaReg( info, BDCR, 0x0000 );
5264         }
5265         else
5266                 usc_OutDmaReg( info, BDCR, 0x2000 );
5267
5268         usc_stop_transmitter(info);
5269         usc_stop_receiver(info);
5270
5271 }       /* end of usc_set_sdlc_mode() */
5272
5273 /* usc_enable_loopback()
5274  *
5275  * Set the 16C32 for internal loopback mode.
5276  * The TxCLK and RxCLK signals are generated from the BRG0 and
5277  * the TxD is looped back to the RxD internally.
5278  *
5279  * Arguments:           info    pointer to device instance data
5280  *                      enable  1 = enable loopback, 0 = disable
5281  * Return Value:        None
5282  */
5283 static void usc_enable_loopback(struct mgsl_struct *info, int enable)
5284 {
5285         if (enable) {
5286                 /* blank external TXD output */
5287                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) | (BIT7+BIT6));
5288
5289                 /* Clock mode Control Register (CMCR)
5290                  *
5291                  * <15..14>     00      counter 1 Disabled
5292                  * <13..12>     00      counter 0 Disabled
5293                  * <11..10>     11      BRG1 Input is TxC Pin
5294                  * <9..8>       11      BRG0 Input is TxC Pin
5295                  * <7..6>       01      DPLL Input is BRG1 Output
5296                  * <5..3>       100     TxCLK comes from BRG0
5297                  * <2..0>       100     RxCLK comes from BRG0
5298                  *
5299                  * 0000 1111 0110 0100 = 0x0f64
5300                  */
5301
5302                 usc_OutReg( info, CMCR, 0x0f64 );
5303
5304                 /* Write 16-bit Time Constant for BRG0 */
5305                 /* use clock speed if available, otherwise use 8 for diagnostics */
5306                 if (info->params.clock_speed) {
5307                         if (info->bus_type == MGSL_BUS_TYPE_PCI)
5308                                 usc_OutReg(info, TC0R, (u16)((11059200/info->params.clock_speed)-1));
5309                         else
5310                                 usc_OutReg(info, TC0R, (u16)((14745600/info->params.clock_speed)-1));
5311                 } else
5312                         usc_OutReg(info, TC0R, (u16)8);
5313
5314                 /* Hardware Configuration Register (HCR) Clear Bit 1, BRG0
5315                    mode = Continuous Set Bit 0 to enable BRG0.  */
5316                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5317
5318                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5319                 usc_OutReg(info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004));
5320
5321                 /* set Internal Data loopback mode */
5322                 info->loopback_bits = 0x300;
5323                 outw( 0x0300, info->io_base + CCAR );
5324         } else {
5325                 /* enable external TXD output */
5326                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) & ~(BIT7+BIT6));
5327
5328                 /* clear Internal Data loopback mode */
5329                 info->loopback_bits = 0;
5330                 outw( 0,info->io_base + CCAR );
5331         }
5332
5333 }       /* end of usc_enable_loopback() */
5334
5335 /* usc_enable_aux_clock()
5336  *
5337  * Enabled the AUX clock output at the specified frequency.
5338  *
5339  * Arguments:
5340  *
5341  *      info            pointer to device extension
5342  *      data_rate       data rate of clock in bits per second
5343  *                      A data rate of 0 disables the AUX clock.
5344  *
5345  * Return Value:        None
5346  */
5347 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 data_rate )
5348 {
5349         u32 XtalSpeed;
5350         u16 Tc;
5351
5352         if ( data_rate ) {
5353                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5354                         XtalSpeed = 11059200;
5355                 else
5356                         XtalSpeed = 14745600;
5357
5358
5359                 /* Tc = (Xtal/Speed) - 1 */
5360                 /* If twice the remainder of (Xtal/Speed) is greater than Speed */
5361                 /* then rounding up gives a more precise time constant. Instead */
5362                 /* of rounding up and then subtracting 1 we just don't subtract */
5363                 /* the one in this case. */
5364
5365
5366                 Tc = (u16)(XtalSpeed/data_rate);
5367                 if ( !(((XtalSpeed % data_rate) * 2) / data_rate) )
5368                         Tc--;
5369
5370                 /* Write 16-bit Time Constant for BRG0 */
5371                 usc_OutReg( info, TC0R, Tc );
5372
5373                 /*
5374                  * Hardware Configuration Register (HCR)
5375                  * Clear Bit 1, BRG0 mode = Continuous
5376                  * Set Bit 0 to enable BRG0.
5377                  */
5378
5379                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5380
5381                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5382                 usc_OutReg( info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
5383         } else {
5384                 /* data rate == 0 so turn off BRG0 */
5385                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
5386         }
5387
5388 }       /* end of usc_enable_aux_clock() */
5389
5390 /*
5391  *
5392  * usc_process_rxoverrun_sync()
5393  *
5394  *              This function processes a receive overrun by resetting the
5395  *              receive DMA buffers and issuing a Purge Rx FIFO command
5396  *              to allow the receiver to continue receiving.
5397  *
5398  * Arguments:
5399  *
5400  *      info            pointer to device extension
5401  *
5402  * Return Value: None
5403  */
5404 static void usc_process_rxoverrun_sync( struct mgsl_struct *info )
5405 {
5406         int start_index;
5407         int end_index;
5408         int frame_start_index;
5409         bool start_of_frame_found = false;
5410         bool end_of_frame_found = false;
5411         bool reprogram_dma = false;
5412
5413         DMABUFFERENTRY *buffer_list = info->rx_buffer_list;
5414         u32 phys_addr;
5415
5416         usc_DmaCmd( info, DmaCmd_PauseRxChannel );
5417         usc_RCmd( info, RCmd_EnterHuntmode );
5418         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5419
5420         /* CurrentRxBuffer points to the 1st buffer of the next */
5421         /* possibly available receive frame. */
5422
5423         frame_start_index = start_index = end_index = info->current_rx_buffer;
5424
5425         /* Search for an unfinished string of buffers. This means */
5426         /* that a receive frame started (at least one buffer with */
5427         /* count set to zero) but there is no terminiting buffer */
5428         /* (status set to non-zero). */
5429
5430         while( !buffer_list[end_index].count )
5431         {
5432                 /* Count field has been reset to zero by 16C32. */
5433                 /* This buffer is currently in use. */
5434
5435                 if ( !start_of_frame_found )
5436                 {
5437                         start_of_frame_found = true;
5438                         frame_start_index = end_index;
5439                         end_of_frame_found = false;
5440                 }
5441
5442                 if ( buffer_list[end_index].status )
5443                 {
5444                         /* Status field has been set by 16C32. */
5445                         /* This is the last buffer of a received frame. */
5446
5447                         /* We want to leave the buffers for this frame intact. */
5448                         /* Move on to next possible frame. */
5449
5450                         start_of_frame_found = false;
5451                         end_of_frame_found = true;
5452                 }
5453
5454                 /* advance to next buffer entry in linked list */
5455                 end_index++;
5456                 if ( end_index == info->rx_buffer_count )
5457                         end_index = 0;
5458
5459                 if ( start_index == end_index )
5460                 {
5461                         /* The entire list has been searched with all Counts == 0 and */
5462                         /* all Status == 0. The receive buffers are */
5463                         /* completely screwed, reset all receive buffers! */
5464                         mgsl_reset_rx_dma_buffers( info );
5465                         frame_start_index = 0;
5466                         start_of_frame_found = false;
5467                         reprogram_dma = true;
5468                         break;
5469                 }
5470         }
5471
5472         if ( start_of_frame_found && !end_of_frame_found )
5473         {
5474                 /* There is an unfinished string of receive DMA buffers */
5475                 /* as a result of the receiver overrun. */
5476
5477                 /* Reset the buffers for the unfinished frame */
5478                 /* and reprogram the receive DMA controller to start */
5479                 /* at the 1st buffer of unfinished frame. */
5480
5481                 start_index = frame_start_index;
5482
5483                 do
5484                 {
5485                         *((unsigned long *)&(info->rx_buffer_list[start_index++].count)) = DMABUFFERSIZE;
5486
5487                         /* Adjust index for wrap around. */
5488                         if ( start_index == info->rx_buffer_count )
5489                                 start_index = 0;
5490
5491                 } while( start_index != end_index );
5492
5493                 reprogram_dma = true;
5494         }
5495
5496         if ( reprogram_dma )
5497         {
5498                 usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
5499                 usc_ClearIrqPendingBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5500                 usc_UnlatchRxstatusBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5501
5502                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5503
5504                 /* This empties the receive FIFO and loads the RCC with RCLR */
5505                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5506
5507                 /* program 16C32 with physical address of 1st DMA buffer entry */
5508                 phys_addr = info->rx_buffer_list[frame_start_index].phys_entry;
5509                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5510                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5511
5512                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5513                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5514                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5515
5516                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5517                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5518
5519                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5520                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5521                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5522                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5523                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5524                 else
5525                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5526         }
5527         else
5528         {
5529                 /* This empties the receive FIFO and loads the RCC with RCLR */
5530                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5531                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5532         }
5533
5534 }       /* end of usc_process_rxoverrun_sync() */
5535
5536 /* usc_stop_receiver()
5537  *
5538  *      Disable USC receiver
5539  *
5540  * Arguments:           info    pointer to device instance data
5541  * Return Value:        None
5542  */
5543 static void usc_stop_receiver( struct mgsl_struct *info )
5544 {
5545         if (debug_level >= DEBUG_LEVEL_ISR)
5546                 printk("%s(%d):usc_stop_receiver(%s)\n",
5547                          __FILE__,__LINE__, info->device_name );
5548
5549         /* Disable receive DMA channel. */
5550         /* This also disables receive DMA channel interrupts */
5551         usc_DmaCmd( info, DmaCmd_ResetRxChannel );
5552
5553         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5554         usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5555         usc_DisableInterrupts( info, RECEIVE_DATA + RECEIVE_STATUS );
5556
5557         usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5558
5559         /* This empties the receive FIFO and loads the RCC with RCLR */
5560         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5561         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5562
5563         info->rx_enabled = false;
5564         info->rx_overflow = false;
5565         info->rx_rcc_underrun = false;
5566
5567 }       /* end of stop_receiver() */
5568
5569 /* usc_start_receiver()
5570  *
5571  *      Enable the USC receiver
5572  *
5573  * Arguments:           info    pointer to device instance data
5574  * Return Value:        None
5575  */
5576 static void usc_start_receiver( struct mgsl_struct *info )
5577 {
5578         u32 phys_addr;
5579
5580         if (debug_level >= DEBUG_LEVEL_ISR)
5581                 printk("%s(%d):usc_start_receiver(%s)\n",
5582                          __FILE__,__LINE__, info->device_name );
5583
5584         mgsl_reset_rx_dma_buffers( info );
5585         usc_stop_receiver( info );
5586
5587         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5588         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5589
5590         if ( info->params.mode == MGSL_MODE_HDLC ||
5591                 info->params.mode == MGSL_MODE_RAW ) {
5592                 /* DMA mode Transfers */
5593                 /* Program the DMA controller. */
5594                 /* Enable the DMA controller end of buffer interrupt. */
5595
5596                 /* program 16C32 with physical address of 1st DMA buffer entry */
5597                 phys_addr = info->rx_buffer_list[0].phys_entry;
5598                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5599                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5600
5601                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5602                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5603                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5604
5605                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5606                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5607
5608                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5609                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5610                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5611                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5612                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5613                 else
5614                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5615         } else {
5616                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
5617                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
5618                 usc_EnableInterrupts(info, RECEIVE_DATA);
5619
5620                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5621                 usc_RCmd( info, RCmd_EnterHuntmode );
5622
5623                 usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5624         }
5625
5626         usc_OutReg( info, CCSR, 0x1020 );
5627
5628         info->rx_enabled = true;
5629
5630 }       /* end of usc_start_receiver() */
5631
5632 /* usc_start_transmitter()
5633  *
5634  *      Enable the USC transmitter and send a transmit frame if
5635  *      one is loaded in the DMA buffers.
5636  *
5637  * Arguments:           info    pointer to device instance data
5638  * Return Value:        None
5639  */
5640 static void usc_start_transmitter( struct mgsl_struct *info )
5641 {
5642         u32 phys_addr;
5643         unsigned int FrameSize;
5644
5645         if (debug_level >= DEBUG_LEVEL_ISR)
5646                 printk("%s(%d):usc_start_transmitter(%s)\n",
5647                          __FILE__,__LINE__, info->device_name );
5648
5649         if ( info->xmit_cnt ) {
5650
5651                 /* If auto RTS enabled and RTS is inactive, then assert */
5652                 /* RTS and set a flag indicating that the driver should */
5653                 /* negate RTS when the transmission completes. */
5654
5655                 info->drop_rts_on_tx_done = false;
5656
5657                 if ( info->params.flags & HDLC_FLAG_AUTO_RTS ) {
5658                         usc_get_serial_signals( info );
5659                         if ( !(info->serial_signals & SerialSignal_RTS) ) {
5660                                 info->serial_signals |= SerialSignal_RTS;
5661                                 usc_set_serial_signals( info );
5662                                 info->drop_rts_on_tx_done = true;
5663                         }
5664                 }
5665
5666
5667                 if ( info->params.mode == MGSL_MODE_ASYNC ) {
5668                         if ( !info->tx_active ) {
5669                                 usc_UnlatchTxstatusBits(info, TXSTATUS_ALL);
5670                                 usc_ClearIrqPendingBits(info, TRANSMIT_STATUS + TRANSMIT_DATA);
5671                                 usc_EnableInterrupts(info, TRANSMIT_DATA);
5672                                 usc_load_txfifo(info);
5673                         }
5674                 } else {
5675                         /* Disable transmit DMA controller while programming. */
5676                         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5677
5678                         /* Transmit DMA buffer is loaded, so program USC */
5679                         /* to send the frame contained in the buffers.   */
5680
5681                         FrameSize = info->tx_buffer_list[info->start_tx_dma_buffer].rcc;
5682
5683                         /* if operating in Raw sync mode, reset the rcc component
5684                          * of the tx dma buffer entry, otherwise, the serial controller
5685                          * will send a closing sync char after this count.
5686                          */
5687                         if ( info->params.mode == MGSL_MODE_RAW )
5688                                 info->tx_buffer_list[info->start_tx_dma_buffer].rcc = 0;
5689
5690                         /* Program the Transmit Character Length Register (TCLR) */
5691                         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
5692                         usc_OutReg( info, TCLR, (u16)FrameSize );
5693
5694                         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5695
5696                         /* Program the address of the 1st DMA Buffer Entry in linked list */
5697                         phys_addr = info->tx_buffer_list[info->start_tx_dma_buffer].phys_entry;
5698                         usc_OutDmaReg( info, NTARL, (u16)phys_addr );
5699                         usc_OutDmaReg( info, NTARU, (u16)(phys_addr >> 16) );
5700
5701                         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5702                         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
5703                         usc_EnableInterrupts( info, TRANSMIT_STATUS );
5704
5705                         if ( info->params.mode == MGSL_MODE_RAW &&
5706                                         info->num_tx_dma_buffers > 1 ) {
5707                            /* When running external sync mode, attempt to 'stream' transmit  */
5708                            /* by filling tx dma buffers as they become available. To do this */
5709                            /* we need to enable Tx DMA EOB Status interrupts :               */
5710                            /*                                                                */
5711                            /* 1. Arm End of Buffer (EOB) Transmit DMA Interrupt (BIT2 of TDIAR) */
5712                            /* 2. Enable Transmit DMA Interrupts (BIT0 of DICR) */
5713
5714                            usc_OutDmaReg( info, TDIAR, BIT2|BIT3 );
5715                            usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT0) );
5716                         }
5717
5718                         /* Initialize Transmit DMA Channel */
5719                         usc_DmaCmd( info, DmaCmd_InitTxChannel );
5720
5721                         usc_TCmd( info, TCmd_SendFrame );
5722
5723                         mod_timer(&info->tx_timer, jiffies +
5724                                         msecs_to_jiffies(5000));
5725                 }
5726                 info->tx_active = true;
5727         }
5728
5729         if ( !info->tx_enabled ) {
5730                 info->tx_enabled = true;
5731                 if ( info->params.flags & HDLC_FLAG_AUTO_CTS )
5732                         usc_EnableTransmitter(info,ENABLE_AUTO_CTS);
5733                 else
5734                         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
5735         }
5736
5737 }       /* end of usc_start_transmitter() */
5738
5739 /* usc_stop_transmitter()
5740  *
5741  *      Stops the transmitter and DMA
5742  *
5743  * Arguments:           info    pointer to device isntance data
5744  * Return Value:        None
5745  */
5746 static void usc_stop_transmitter( struct mgsl_struct *info )
5747 {
5748         if (debug_level >= DEBUG_LEVEL_ISR)
5749                 printk("%s(%d):usc_stop_transmitter(%s)\n",
5750                          __FILE__,__LINE__, info->device_name );
5751
5752         del_timer(&info->tx_timer);
5753
5754         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5755         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5756         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5757
5758         usc_EnableTransmitter(info,DISABLE_UNCONDITIONAL);
5759         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5760         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5761
5762         info->tx_enabled = false;
5763         info->tx_active = false;
5764
5765 }       /* end of usc_stop_transmitter() */
5766
5767 /* usc_load_txfifo()
5768  *
5769  *      Fill the transmit FIFO until the FIFO is full or
5770  *      there is no more data to load.
5771  *
5772  * Arguments:           info    pointer to device extension (instance data)
5773  * Return Value:        None
5774  */
5775 static void usc_load_txfifo( struct mgsl_struct *info )
5776 {
5777         int Fifocount;
5778         u8 TwoBytes[2];
5779
5780         if ( !info->xmit_cnt && !info->x_char )
5781                 return;
5782
5783         /* Select transmit FIFO status readback in TICR */
5784         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
5785
5786         /* load the Transmit FIFO until FIFOs full or all data sent */
5787
5788         while( (Fifocount = usc_InReg(info, TICR) >> 8) && info->xmit_cnt ) {
5789                 /* there is more space in the transmit FIFO and */
5790                 /* there is more data in transmit buffer */
5791
5792                 if ( (info->xmit_cnt > 1) && (Fifocount > 1) && !info->x_char ) {
5793                         /* write a 16-bit word from transmit buffer to 16C32 */
5794
5795                         TwoBytes[0] = info->xmit_buf[info->xmit_tail++];
5796                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5797                         TwoBytes[1] = info->xmit_buf[info->xmit_tail++];
5798                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5799
5800                         outw( *((u16 *)TwoBytes), info->io_base + DATAREG);
5801
5802                         info->xmit_cnt -= 2;
5803                         info->icount.tx += 2;
5804                 } else {
5805                         /* only 1 byte left to transmit or 1 FIFO slot left */
5806
5807                         outw( (inw( info->io_base + CCAR) & 0x0780) | (TDR+LSBONLY),
5808                                 info->io_base + CCAR );
5809
5810                         if (info->x_char) {
5811                                 /* transmit pending high priority char */
5812                                 outw( info->x_char,info->io_base + CCAR );
5813                                 info->x_char = 0;
5814                         } else {
5815                                 outw( info->xmit_buf[info->xmit_tail++],info->io_base + CCAR );
5816                                 info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5817                                 info->xmit_cnt--;
5818                         }
5819                         info->icount.tx++;
5820                 }
5821         }
5822
5823 }       /* end of usc_load_txfifo() */
5824
5825 /* usc_reset()
5826  *
5827  *      Reset the adapter to a known state and prepare it for further use.
5828  *
5829  * Arguments:           info    pointer to device instance data
5830  * Return Value:        None
5831  */
5832 static void usc_reset( struct mgsl_struct *info )
5833 {
5834         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5835                 int i;
5836                 u32 readval;
5837
5838                 /* Set BIT30 of Misc Control Register */
5839                 /* (Local Control Register 0x50) to force reset of USC. */
5840
5841                 volatile u32 *MiscCtrl = (u32 *)(info->lcr_base + 0x50);
5842                 u32 *LCR0BRDR = (u32 *)(info->lcr_base + 0x28);
5843
5844                 info->misc_ctrl_value |= BIT30;
5845                 *MiscCtrl = info->misc_ctrl_value;
5846
5847                 /*
5848                  * Force at least 170ns delay before clearing
5849                  * reset bit. Each read from LCR takes at least
5850                  * 30ns so 10 times for 300ns to be safe.
5851                  */
5852                 for(i=0;i<10;i++)
5853                         readval = *MiscCtrl;
5854
5855                 info->misc_ctrl_value &= ~BIT30;
5856                 *MiscCtrl = info->misc_ctrl_value;
5857
5858                 *LCR0BRDR = BUS_DESCRIPTOR(
5859                         1,              // Write Strobe Hold (0-3)
5860                         2,              // Write Strobe Delay (0-3)
5861                         2,              // Read Strobe Delay  (0-3)
5862                         0,              // NWDD (Write data-data) (0-3)
5863                         4,              // NWAD (Write Addr-data) (0-31)
5864                         0,              // NXDA (Read/Write Data-Addr) (0-3)
5865                         0,              // NRDD (Read Data-Data) (0-3)
5866                         5               // NRAD (Read Addr-Data) (0-31)
5867                         );
5868         } else {
5869                 /* do HW reset */
5870                 outb( 0,info->io_base + 8 );
5871         }
5872
5873         info->mbre_bit = 0;
5874         info->loopback_bits = 0;
5875         info->usc_idle_mode = 0;
5876
5877         /*
5878          * Program the Bus Configuration Register (BCR)
5879          *
5880          * <15>         0       Don't use separate address
5881          * <14..6>      0       reserved
5882          * <5..4>       00      IAckmode = Default, don't care
5883          * <3>          1       Bus Request Totem Pole output
5884          * <2>          1       Use 16 Bit data bus
5885          * <1>          0       IRQ Totem Pole output
5886          * <0>          0       Don't Shift Right Addr
5887          *
5888          * 0000 0000 0000 1100 = 0x000c
5889          *
5890          * By writing to io_base + SDPIN the Wait/Ack pin is
5891          * programmed to work as a Wait pin.
5892          */
5893
5894         outw( 0x000c,info->io_base + SDPIN );
5895
5896
5897         outw( 0,info->io_base );
5898         outw( 0,info->io_base + CCAR );
5899
5900         /* select little endian byte ordering */
5901         usc_RTCmd( info, RTCmd_SelectLittleEndian );
5902
5903
5904         /* Port Control Register (PCR)
5905          *
5906          * <15..14>     11      Port 7 is Output (~DMAEN, Bit 14 : 0 = Enabled)
5907          * <13..12>     11      Port 6 is Output (~INTEN, Bit 12 : 0 = Enabled)
5908          * <11..10>     00      Port 5 is Input (No Connect, Don't Care)
5909          * <9..8>       00      Port 4 is Input (No Connect, Don't Care)
5910          * <7..6>       11      Port 3 is Output (~RTS, Bit 6 : 0 = Enabled )
5911          * <5..4>       11      Port 2 is Output (~DTR, Bit 4 : 0 = Enabled )
5912          * <3..2>       01      Port 1 is Input (Dedicated RxC)
5913          * <1..0>       01      Port 0 is Input (Dedicated TxC)
5914          *
5915          *      1111 0000 1111 0101 = 0xf0f5
5916          */
5917
5918         usc_OutReg( info, PCR, 0xf0f5 );
5919
5920
5921         /*
5922          * Input/Output Control Register
5923          *
5924          * <15..14>     00      CTS is active low input
5925          * <13..12>     00      DCD is active low input
5926          * <11..10>     00      TxREQ pin is input (DSR)
5927          * <9..8>       00      RxREQ pin is input (RI)
5928          * <7..6>       00      TxD is output (Transmit Data)
5929          * <5..3>       000     TxC Pin in Input (14.7456MHz Clock)
5930          * <2..0>       100     RxC is Output (drive with BRG0)
5931          *
5932          *      0000 0000 0000 0100 = 0x0004
5933          */
5934
5935         usc_OutReg( info, IOCR, 0x0004 );
5936
5937 }       /* end of usc_reset() */
5938
5939 /* usc_set_async_mode()
5940  *
5941  *      Program adapter for asynchronous communications.
5942  *
5943  * Arguments:           info            pointer to device instance data
5944  * Return Value:        None
5945  */
5946 static void usc_set_async_mode( struct mgsl_struct *info )
5947 {
5948         u16 RegValue;
5949
5950         /* disable interrupts while programming USC */
5951         usc_DisableMasterIrqBit( info );
5952
5953         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5954         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5955
5956         usc_loopback_frame( info );
5957
5958         /* Channel mode Register (CMR)
5959          *
5960          * <15..14>     00      Tx Sub modes, 00 = 1 Stop Bit
5961          * <13..12>     00                    00 = 16X Clock
5962          * <11..8>      0000    Transmitter mode = Asynchronous
5963          * <7..6>       00      reserved?
5964          * <5..4>       00      Rx Sub modes, 00 = 16X Clock
5965          * <3..0>       0000    Receiver mode = Asynchronous
5966          *
5967          * 0000 0000 0000 0000 = 0x0
5968          */
5969
5970         RegValue = 0;
5971         if ( info->params.stop_bits != 1 )
5972                 RegValue |= BIT14;
5973         usc_OutReg( info, CMR, RegValue );
5974
5975
5976         /* Receiver mode Register (RMR)
5977          *
5978          * <15..13>     000     encoding = None
5979          * <12..08>     00000   reserved (Sync Only)
5980          * <7..6>       00      Even parity
5981          * <5>          0       parity disabled
5982          * <4..2>       000     Receive Char Length = 8 bits
5983          * <1..0>       00      Disable Receiver
5984          *
5985          * 0000 0000 0000 0000 = 0x0
5986          */
5987
5988         RegValue = 0;
5989
5990         if ( info->params.data_bits != 8 )
5991                 RegValue |= BIT4+BIT3+BIT2;
5992
5993         if ( info->params.parity != ASYNC_PARITY_NONE ) {
5994                 RegValue |= BIT5;
5995                 if ( info->params.parity != ASYNC_PARITY_ODD )
5996                         RegValue |= BIT6;
5997         }
5998
5999         usc_OutReg( info, RMR, RegValue );
6000
6001
6002         /* Set IRQ trigger level */
6003
6004         usc_RCmd( info, RCmd_SelectRicrIntLevel );
6005
6006
6007         /* Receive Interrupt Control Register (RICR)
6008          *
6009          * <15..8>      ?               RxFIFO IRQ Request Level
6010          *
6011          * Note: For async mode the receive FIFO level must be set
6012          * to 0 to avoid the situation where the FIFO contains fewer bytes
6013          * than the trigger level and no more data is expected.
6014          *
6015          * <7>          0               Exited Hunt IA (Interrupt Arm)
6016          * <6>          0               Idle Received IA
6017          * <5>          0               Break/Abort IA
6018          * <4>          0               Rx Bound IA
6019          * <3>          0               Queued status reflects oldest byte in FIFO
6020          * <2>          0               Abort/PE IA
6021          * <1>          0               Rx Overrun IA
6022          * <0>          0               Select TC0 value for readback
6023          *
6024          * 0000 0000 0100 0000 = 0x0000 + (FIFOLEVEL in MSB)
6025          */
6026
6027         usc_OutReg( info, RICR, 0x0000 );
6028
6029         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
6030         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
6031
6032
6033         /* Transmit mode Register (TMR)
6034          *
6035          * <15..13>     000     encoding = None
6036          * <12..08>     00000   reserved (Sync Only)
6037          * <7..6>       00      Transmit parity Even
6038          * <5>          0       Transmit parity Disabled
6039          * <4..2>       000     Tx Char Length = 8 bits
6040          * <1..0>       00      Disable Transmitter
6041          *
6042          * 0000 0000 0000 0000 = 0x0
6043          */
6044
6045         RegValue = 0;
6046
6047         if ( info->params.data_bits != 8 )
6048                 RegValue |= BIT4+BIT3+BIT2;
6049
6050         if ( info->params.parity != ASYNC_PARITY_NONE ) {
6051                 RegValue |= BIT5;
6052                 if ( info->params.parity != ASYNC_PARITY_ODD )
6053                         RegValue |= BIT6;
6054         }
6055
6056         usc_OutReg( info, TMR, RegValue );
6057
6058         usc_set_txidle( info );
6059
6060
6061         /* Set IRQ trigger level */
6062
6063         usc_TCmd( info, TCmd_SelectTicrIntLevel );
6064
6065
6066         /* Transmit Interrupt Control Register (TICR)
6067          *
6068          * <15..8>      ?       Transmit FIFO IRQ Level
6069          * <7>          0       Present IA (Interrupt Arm)
6070          * <6>          1       Idle Sent IA
6071          * <5>          0       Abort Sent IA
6072          * <4>          0       EOF/EOM Sent IA
6073          * <3>          0       CRC Sent IA
6074          * <2>          0       1 = Wait for SW Trigger to Start Frame
6075          * <1>          0       Tx Underrun IA
6076          * <0>          0       TC0 constant on read back
6077          *
6078          *      0000 0000 0100 0000 = 0x0040
6079          */
6080
6081         usc_OutReg( info, TICR, 0x1f40 );
6082
6083         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
6084         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
6085
6086         usc_enable_async_clock( info, info->params.data_rate );
6087
6088
6089         /* Channel Control/status Register (CCSR)
6090          *
6091          * <15>         X       RCC FIFO Overflow status (RO)
6092          * <14>         X       RCC FIFO Not Empty status (RO)
6093          * <13>         0       1 = Clear RCC FIFO (WO)
6094          * <12>         X       DPLL in Sync status (RO)
6095          * <11>         X       DPLL 2 Missed Clocks status (RO)
6096          * <10>         X       DPLL 1 Missed Clock status (RO)
6097          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
6098          * <7>          X       SDLC Loop On status (RO)
6099          * <6>          X       SDLC Loop Send status (RO)
6100          * <5>          1       Bypass counters for TxClk and RxClk (RW)
6101          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
6102          * <1..0>       00      reserved
6103          *
6104          *      0000 0000 0010 0000 = 0x0020
6105          */
6106
6107         usc_OutReg( info, CCSR, 0x0020 );
6108
6109         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6110                               RECEIVE_DATA + RECEIVE_STATUS );
6111
6112         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6113                                 RECEIVE_DATA + RECEIVE_STATUS );
6114
6115         usc_EnableMasterIrqBit( info );
6116
6117         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6118                 /* Enable INTEN (Port 6, Bit12) */
6119                 /* This connects the IRQ request signal to the ISA bus */
6120                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6121         }
6122
6123         if (info->params.loopback) {
6124                 info->loopback_bits = 0x300;
6125                 outw(0x0300, info->io_base + CCAR);
6126         }
6127
6128 }       /* end of usc_set_async_mode() */
6129
6130 /* usc_loopback_frame()
6131  *
6132  *      Loop back a small (2 byte) dummy SDLC frame.
6133  *      Interrupts and DMA are NOT used. The purpose of this is to
6134  *      clear any 'stale' status info left over from running in async mode.
6135  *
6136  *      The 16C32 shows the strange behaviour of marking the 1st
6137  *      received SDLC frame with a CRC error even when there is no
6138  *      CRC error. To get around this a small dummy from of 2 bytes
6139  *      is looped back when switching from async to sync mode.
6140  *
6141  * Arguments:           info            pointer to device instance data
6142  * Return Value:        None
6143  */
6144 static void usc_loopback_frame( struct mgsl_struct *info )
6145 {
6146         int i;
6147         unsigned long oldmode = info->params.mode;
6148
6149         info->params.mode = MGSL_MODE_HDLC;
6150
6151         usc_DisableMasterIrqBit( info );
6152
6153         usc_set_sdlc_mode( info );
6154         usc_enable_loopback( info, 1 );
6155
6156         /* Write 16-bit Time Constant for BRG0 */
6157         usc_OutReg( info, TC0R, 0 );
6158
6159         /* Channel Control Register (CCR)
6160          *
6161          * <15..14>     00      Don't use 32-bit Tx Control Blocks (TCBs)
6162          * <13>         0       Trigger Tx on SW Command Disabled
6163          * <12>         0       Flag Preamble Disabled
6164          * <11..10>     00      Preamble Length = 8-Bits
6165          * <9..8>       01      Preamble Pattern = flags
6166          * <7..6>       10      Don't use 32-bit Rx status Blocks (RSBs)
6167          * <5>          0       Trigger Rx on SW Command Disabled
6168          * <4..0>       0       reserved
6169          *
6170          *      0000 0001 0000 0000 = 0x0100
6171          */
6172
6173         usc_OutReg( info, CCR, 0x0100 );
6174
6175         /* SETUP RECEIVER */
6176         usc_RTCmd( info, RTCmd_PurgeRxFifo );
6177         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
6178
6179         /* SETUP TRANSMITTER */
6180         /* Program the Transmit Character Length Register (TCLR) */
6181         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
6182         usc_OutReg( info, TCLR, 2 );
6183         usc_RTCmd( info, RTCmd_PurgeTxFifo );
6184
6185         /* unlatch Tx status bits, and start transmit channel. */
6186         usc_UnlatchTxstatusBits(info,TXSTATUS_ALL);
6187         outw(0,info->io_base + DATAREG);
6188
6189         /* ENABLE TRANSMITTER */
6190         usc_TCmd( info, TCmd_SendFrame );
6191         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
6192
6193         /* WAIT FOR RECEIVE COMPLETE */
6194         for (i=0 ; i<1000 ; i++)
6195                 if (usc_InReg( info, RCSR ) & (BIT8 + BIT4 + BIT3 + BIT1))
6196                         break;
6197
6198         /* clear Internal Data loopback mode */
6199         usc_enable_loopback(info, 0);
6200
6201         usc_EnableMasterIrqBit(info);
6202
6203         info->params.mode = oldmode;
6204
6205 }       /* end of usc_loopback_frame() */
6206
6207 /* usc_set_sync_mode()  Programs the USC for SDLC communications.
6208  *
6209  * Arguments:           info    pointer to adapter info structure
6210  * Return Value:        None
6211  */
6212 static void usc_set_sync_mode( struct mgsl_struct *info )
6213 {
6214         usc_loopback_frame( info );
6215         usc_set_sdlc_mode( info );
6216
6217         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6218                 /* Enable INTEN (Port 6, Bit12) */
6219                 /* This connects the IRQ request signal to the ISA bus */
6220                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6221         }
6222
6223         usc_enable_aux_clock(info, info->params.clock_speed);
6224
6225         if (info->params.loopback)
6226                 usc_enable_loopback(info,1);
6227
6228 }       /* end of mgsl_set_sync_mode() */
6229
6230 /* usc_set_txidle()     Set the HDLC idle mode for the transmitter.
6231  *
6232  * Arguments:           info    pointer to device instance data
6233  * Return Value:        None
6234  */
6235 static void usc_set_txidle( struct mgsl_struct *info )
6236 {
6237         u16 usc_idle_mode = IDLEMODE_FLAGS;
6238
6239         /* Map API idle mode to USC register bits */
6240
6241         switch( info->idle_mode ){
6242         case HDLC_TXIDLE_FLAGS:                 usc_idle_mode = IDLEMODE_FLAGS; break;
6243         case HDLC_TXIDLE_ALT_ZEROS_ONES:        usc_idle_mode = IDLEMODE_ALT_ONE_ZERO; break;
6244         case HDLC_TXIDLE_ZEROS:                 usc_idle_mode = IDLEMODE_ZERO; break;
6245         case HDLC_TXIDLE_ONES:                  usc_idle_mode = IDLEMODE_ONE; break;
6246         case HDLC_TXIDLE_ALT_MARK_SPACE:        usc_idle_mode = IDLEMODE_ALT_MARK_SPACE; break;
6247         case HDLC_TXIDLE_SPACE:                 usc_idle_mode = IDLEMODE_SPACE; break;
6248         case HDLC_TXIDLE_MARK:                  usc_idle_mode = IDLEMODE_MARK; break;
6249         }
6250
6251         info->usc_idle_mode = usc_idle_mode;
6252         //usc_OutReg(info, TCSR, usc_idle_mode);
6253         info->tcsr_value &= ~IDLEMODE_MASK;     /* clear idle mode bits */
6254         info->tcsr_value += usc_idle_mode;
6255         usc_OutReg(info, TCSR, info->tcsr_value);
6256
6257         /*
6258          * if SyncLink WAN adapter is running in external sync mode, the
6259          * transmitter has been set to Monosync in order to try to mimic
6260          * a true raw outbound bit stream. Monosync still sends an open/close
6261          * sync char at the start/end of a frame. Try to match those sync
6262          * patterns to the idle mode set here
6263          */
6264         if ( info->params.mode == MGSL_MODE_RAW ) {
6265                 unsigned char syncpat = 0;
6266                 switch( info->idle_mode ) {
6267                 case HDLC_TXIDLE_FLAGS:
6268                         syncpat = 0x7e;
6269                         break;
6270                 case HDLC_TXIDLE_ALT_ZEROS_ONES:
6271                         syncpat = 0x55;
6272                         break;
6273                 case HDLC_TXIDLE_ZEROS:
6274                 case HDLC_TXIDLE_SPACE:
6275                         syncpat = 0x00;
6276                         break;
6277                 case HDLC_TXIDLE_ONES:
6278                 case HDLC_TXIDLE_MARK:
6279                         syncpat = 0xff;
6280                         break;
6281                 case HDLC_TXIDLE_ALT_MARK_SPACE:
6282                         syncpat = 0xaa;
6283                         break;
6284                 }
6285
6286                 usc_SetTransmitSyncChars(info,syncpat,syncpat);
6287         }
6288
6289 }       /* end of usc_set_txidle() */
6290
6291 /* usc_get_serial_signals()
6292  *
6293  *      Query the adapter for the state of the V24 status (input) signals.
6294  *
6295  * Arguments:           info    pointer to device instance data
6296  * Return Value:        None
6297  */
6298 static void usc_get_serial_signals( struct mgsl_struct *info )
6299 {
6300         u16 status;
6301
6302         /* clear all serial signals except DTR and RTS */
6303         info->serial_signals &= SerialSignal_DTR + SerialSignal_RTS;
6304
6305         /* Read the Misc Interrupt status Register (MISR) to get */
6306         /* the V24 status signals. */
6307
6308         status = usc_InReg( info, MISR );
6309
6310         /* set serial signal bits to reflect MISR */
6311
6312         if ( status & MISCSTATUS_CTS )
6313                 info->serial_signals |= SerialSignal_CTS;
6314
6315         if ( status & MISCSTATUS_DCD )
6316                 info->serial_signals |= SerialSignal_DCD;
6317
6318         if ( status & MISCSTATUS_RI )
6319                 info->serial_signals |= SerialSignal_RI;
6320
6321         if ( status & MISCSTATUS_DSR )
6322                 info->serial_signals |= SerialSignal_DSR;
6323
6324 }       /* end of usc_get_serial_signals() */
6325
6326 /* usc_set_serial_signals()
6327  *
6328  *      Set the state of DTR and RTS based on contents of
6329  *      serial_signals member of device extension.
6330  *
6331  * Arguments:           info    pointer to device instance data
6332  * Return Value:        None
6333  */
6334 static void usc_set_serial_signals( struct mgsl_struct *info )
6335 {
6336         u16 Control;
6337         unsigned char V24Out = info->serial_signals;
6338
6339         /* get the current value of the Port Control Register (PCR) */
6340
6341         Control = usc_InReg( info, PCR );
6342
6343         if ( V24Out & SerialSignal_RTS )
6344                 Control &= ~(BIT6);
6345         else
6346                 Control |= BIT6;
6347
6348         if ( V24Out & SerialSignal_DTR )
6349                 Control &= ~(BIT4);
6350         else
6351                 Control |= BIT4;
6352
6353         usc_OutReg( info, PCR, Control );
6354
6355 }       /* end of usc_set_serial_signals() */
6356
6357 /* usc_enable_async_clock()
6358  *
6359  *      Enable the async clock at the specified frequency.
6360  *
6361  * Arguments:           info            pointer to device instance data
6362  *                      data_rate       data rate of clock in bps
6363  *                                      0 disables the AUX clock.
6364  * Return Value:        None
6365  */
6366 static void usc_enable_async_clock( struct mgsl_struct *info, u32 data_rate )
6367 {
6368         if ( data_rate )        {
6369                 /*
6370                  * Clock mode Control Register (CMCR)
6371                  *
6372                  * <15..14>     00      counter 1 Disabled
6373                  * <13..12>     00      counter 0 Disabled
6374                  * <11..10>     11      BRG1 Input is TxC Pin
6375                  * <9..8>       11      BRG0 Input is TxC Pin
6376                  * <7..6>       01      DPLL Input is BRG1 Output
6377                  * <5..3>       100     TxCLK comes from BRG0
6378                  * <2..0>       100     RxCLK comes from BRG0
6379                  *
6380                  * 0000 1111 0110 0100 = 0x0f64
6381                  */
6382
6383                 usc_OutReg( info, CMCR, 0x0f64 );
6384
6385
6386                 /*
6387                  * Write 16-bit Time Constant for BRG0
6388                  * Time Constant = (ClkSpeed / data_rate) - 1
6389                  * ClkSpeed = 921600 (ISA), 691200 (PCI)
6390                  */
6391
6392                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
6393                         usc_OutReg( info, TC0R, (u16)((691200/data_rate) - 1) );
6394                 else
6395                         usc_OutReg( info, TC0R, (u16)((921600/data_rate) - 1) );
6396
6397
6398                 /*
6399                  * Hardware Configuration Register (HCR)
6400                  * Clear Bit 1, BRG0 mode = Continuous
6401                  * Set Bit 0 to enable BRG0.
6402                  */
6403
6404                 usc_OutReg( info, HCR,
6405                             (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
6406
6407
6408                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
6409
6410                 usc_OutReg( info, IOCR,
6411                             (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
6412         } else {
6413                 /* data rate == 0 so turn off BRG0 */
6414                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
6415         }
6416
6417 }       /* end of usc_enable_async_clock() */
6418
6419 /*
6420  * Buffer Structures:
6421  *
6422  * Normal memory access uses virtual addresses that can make discontiguous
6423  * physical memory pages appear to be contiguous in the virtual address
6424  * space (the processors memory mapping handles the conversions).
6425  *
6426  * DMA transfers require physically contiguous memory. This is because
6427  * the DMA system controller and DMA bus masters deal with memory using
6428  * only physical addresses.
6429  *
6430  * This causes a problem under Windows NT when large DMA buffers are
6431  * needed. Fragmentation of the nonpaged pool prevents allocations of
6432  * physically contiguous buffers larger than the PAGE_SIZE.
6433  *
6434  * However the 16C32 supports Bus Master Scatter/Gather DMA which
6435  * allows DMA transfers to physically discontiguous buffers. Information
6436  * about each data transfer buffer is contained in a memory structure
6437  * called a 'buffer entry'. A list of buffer entries is maintained
6438  * to track and control the use of the data transfer buffers.
6439  *
6440  * To support this strategy we will allocate sufficient PAGE_SIZE
6441  * contiguous memory buffers to allow for the total required buffer
6442  * space.
6443  *
6444  * The 16C32 accesses the list of buffer entries using Bus Master
6445  * DMA. Control information is read from the buffer entries by the
6446  * 16C32 to control data transfers. status information is written to
6447  * the buffer entries by the 16C32 to indicate the status of completed
6448  * transfers.
6449  *
6450  * The CPU writes control information to the buffer entries to control
6451  * the 16C32 and reads status information from the buffer entries to
6452  * determine information about received and transmitted frames.
6453  *
6454  * Because the CPU and 16C32 (adapter) both need simultaneous access
6455  * to the buffer entries, the buffer entry memory is allocated with
6456  * HalAllocateCommonBuffer(). This restricts the size of the buffer
6457  * entry list to PAGE_SIZE.
6458  *
6459  * The actual data buffers on the other hand will only be accessed
6460  * by the CPU or the adapter but not by both simultaneously. This allows
6461  * Scatter/Gather packet based DMA procedures for using physically
6462  * discontiguous pages.
6463  */
6464
6465 /*
6466  * mgsl_reset_tx_dma_buffers()
6467  *
6468  *      Set the count for all transmit buffers to 0 to indicate the
6469  *      buffer is available for use and set the current buffer to the
6470  *      first buffer. This effectively makes all buffers free and
6471  *      discards any data in buffers.
6472  *
6473  * Arguments:           info    pointer to device instance data
6474  * Return Value:        None
6475  */
6476 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info )
6477 {
6478         unsigned int i;
6479
6480         for ( i = 0; i < info->tx_buffer_count; i++ ) {
6481                 *((unsigned long *)&(info->tx_buffer_list[i].count)) = 0;
6482         }
6483
6484         info->current_tx_buffer = 0;
6485         info->start_tx_dma_buffer = 0;
6486         info->tx_dma_buffers_used = 0;
6487
6488         info->get_tx_holding_index = 0;
6489         info->put_tx_holding_index = 0;
6490         info->tx_holding_count = 0;
6491
6492 }       /* end of mgsl_reset_tx_dma_buffers() */
6493
6494 /*
6495  * num_free_tx_dma_buffers()
6496  *
6497  *      returns the number of free tx dma buffers available
6498  *
6499  * Arguments:           info    pointer to device instance data
6500  * Return Value:        number of free tx dma buffers
6501  */
6502 static int num_free_tx_dma_buffers(struct mgsl_struct *info)
6503 {
6504         return info->tx_buffer_count - info->tx_dma_buffers_used;
6505 }
6506
6507 /*
6508  * mgsl_reset_rx_dma_buffers()
6509  *
6510  *      Set the count for all receive buffers to DMABUFFERSIZE
6511  *      and set the current buffer to the first buffer. This effectively
6512  *      makes all buffers free and discards any data in buffers.
6513  *
6514  * Arguments:           info    pointer to device instance data
6515  * Return Value:        None
6516  */
6517 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info )
6518 {
6519         unsigned int i;
6520
6521         for ( i = 0; i < info->rx_buffer_count; i++ ) {
6522                 *((unsigned long *)&(info->rx_buffer_list[i].count)) = DMABUFFERSIZE;
6523 //              info->rx_buffer_list[i].count = DMABUFFERSIZE;
6524 //              info->rx_buffer_list[i].status = 0;
6525         }
6526
6527         info->current_rx_buffer = 0;
6528
6529 }       /* end of mgsl_reset_rx_dma_buffers() */
6530
6531 /*
6532  * mgsl_free_rx_frame_buffers()
6533  *
6534  *      Free the receive buffers used by a received SDLC
6535  *      frame such that the buffers can be reused.
6536  *
6537  * Arguments:
6538  *
6539  *      info                    pointer to device instance data
6540  *      StartIndex              index of 1st receive buffer of frame
6541  *      EndIndex                index of last receive buffer of frame
6542  *
6543  * Return Value:        None
6544  */
6545 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex )
6546 {
6547         bool Done = false;
6548         DMABUFFERENTRY *pBufEntry;
6549         unsigned int Index;
6550
6551         /* Starting with 1st buffer entry of the frame clear the status */
6552         /* field and set the count field to DMA Buffer Size. */
6553
6554         Index = StartIndex;
6555
6556         while( !Done ) {
6557                 pBufEntry = &(info->rx_buffer_list[Index]);
6558
6559                 if ( Index == EndIndex ) {
6560                         /* This is the last buffer of the frame! */
6561                         Done = true;
6562                 }
6563
6564                 /* reset current buffer for reuse */
6565 //              pBufEntry->status = 0;
6566 //              pBufEntry->count = DMABUFFERSIZE;
6567                 *((unsigned long *)&(pBufEntry->count)) = DMABUFFERSIZE;
6568
6569                 /* advance to next buffer entry in linked list */
6570                 Index++;
6571                 if ( Index == info->rx_buffer_count )
6572                         Index = 0;
6573         }
6574
6575         /* set current buffer to next buffer after last buffer of frame */
6576         info->current_rx_buffer = Index;
6577
6578 }       /* end of free_rx_frame_buffers() */
6579
6580 /* mgsl_get_rx_frame()
6581  *
6582  *      This function attempts to return a received SDLC frame from the
6583  *      receive DMA buffers. Only frames received without errors are returned.
6584  *
6585  * Arguments:           info    pointer to device extension
6586  * Return Value:        true if frame returned, otherwise false
6587  */
6588 static bool mgsl_get_rx_frame(struct mgsl_struct *info)
6589 {
6590         unsigned int StartIndex, EndIndex;      /* index of 1st and last buffers of Rx frame */
6591         unsigned short status;
6592         DMABUFFERENTRY *pBufEntry;
6593         unsigned int framesize = 0;
6594         bool ReturnCode = false;
6595         unsigned long flags;
6596         struct tty_struct *tty = info->port.tty;
6597         bool return_frame = false;
6598
6599         /*
6600          * current_rx_buffer points to the 1st buffer of the next available
6601          * receive frame. To find the last buffer of the frame look for
6602          * a non-zero status field in the buffer entries. (The status
6603          * field is set by the 16C32 after completing a receive frame.
6604          */
6605
6606         StartIndex = EndIndex = info->current_rx_buffer;
6607
6608         while( !info->rx_buffer_list[EndIndex].status ) {
6609                 /*
6610                  * If the count field of the buffer entry is non-zero then
6611                  * this buffer has not been used. (The 16C32 clears the count
6612                  * field when it starts using the buffer.) If an unused buffer
6613                  * is encountered then there are no frames available.
6614                  */
6615
6616                 if ( info->rx_buffer_list[EndIndex].count )
6617                         goto Cleanup;
6618
6619                 /* advance to next buffer entry in linked list */
6620                 EndIndex++;
6621                 if ( EndIndex == info->rx_buffer_count )
6622                         EndIndex = 0;
6623
6624                 /* if entire list searched then no frame available */
6625                 if ( EndIndex == StartIndex ) {
6626                         /* If this occurs then something bad happened,
6627                          * all buffers have been 'used' but none mark
6628                          * the end of a frame. Reset buffers and receiver.
6629                          */
6630
6631                         if ( info->rx_enabled ){
6632                                 spin_lock_irqsave(&info->irq_spinlock,flags);
6633                                 usc_start_receiver(info);
6634                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
6635                         }
6636                         goto Cleanup;
6637                 }
6638         }
6639
6640
6641         /* check status of receive frame */
6642
6643         status = info->rx_buffer_list[EndIndex].status;
6644
6645         if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6646                         RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6647                 if ( status & RXSTATUS_SHORT_FRAME )
6648                         info->icount.rxshort++;
6649                 else if ( status & RXSTATUS_ABORT )
6650                         info->icount.rxabort++;
6651                 else if ( status & RXSTATUS_OVERRUN )
6652                         info->icount.rxover++;
6653                 else {
6654                         info->icount.rxcrc++;
6655                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX )
6656                                 return_frame = true;
6657                 }
6658                 framesize = 0;
6659 #if SYNCLINK_GENERIC_HDLC
6660                 {
6661                         info->netdev->stats.rx_errors++;
6662                         info->netdev->stats.rx_frame_errors++;
6663                 }
6664 #endif
6665         } else
6666                 return_frame = true;
6667
6668         if ( return_frame ) {
6669                 /* receive frame has no errors, get frame size.
6670                  * The frame size is the starting value of the RCC (which was
6671                  * set to 0xffff) minus the ending value of the RCC (decremented
6672                  * once for each receive character) minus 2 for the 16-bit CRC.
6673                  */
6674
6675                 framesize = RCLRVALUE - info->rx_buffer_list[EndIndex].rcc;
6676
6677                 /* adjust frame size for CRC if any */
6678                 if ( info->params.crc_type == HDLC_CRC_16_CCITT )
6679                         framesize -= 2;
6680                 else if ( info->params.crc_type == HDLC_CRC_32_CCITT )
6681                         framesize -= 4;
6682         }
6683
6684         if ( debug_level >= DEBUG_LEVEL_BH )
6685                 printk("%s(%d):mgsl_get_rx_frame(%s) status=%04X size=%d\n",
6686                         __FILE__,__LINE__,info->device_name,status,framesize);
6687
6688         if ( debug_level >= DEBUG_LEVEL_DATA )
6689                 mgsl_trace_block(info,info->rx_buffer_list[StartIndex].virt_addr,
6690                         min_t(int, framesize, DMABUFFERSIZE),0);
6691
6692         if (framesize) {
6693                 if ( ( (info->params.crc_type & HDLC_CRC_RETURN_EX) &&
6694                                 ((framesize+1) > info->max_frame_size) ) ||
6695                         (framesize > info->max_frame_size) )
6696                         info->icount.rxlong++;
6697                 else {
6698                         /* copy dma buffer(s) to contiguous intermediate buffer */
6699                         int copy_count = framesize;
6700                         int index = StartIndex;
6701                         unsigned char *ptmp = info->intermediate_rxbuffer;
6702
6703                         if ( !(status & RXSTATUS_CRC_ERROR))
6704                         info->icount.rxok++;
6705
6706                         while(copy_count) {
6707                                 int partial_count;
6708                                 if ( copy_count > DMABUFFERSIZE )
6709                                         partial_count = DMABUFFERSIZE;
6710                                 else
6711                                         partial_count = copy_count;
6712
6713                                 pBufEntry = &(info->rx_buffer_list[index]);
6714                                 memcpy( ptmp, pBufEntry->virt_addr, partial_count );
6715                                 ptmp += partial_count;
6716                                 copy_count -= partial_count;
6717
6718                                 if ( ++index == info->rx_buffer_count )
6719                                         index = 0;
6720                         }
6721
6722                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX ) {
6723                                 ++framesize;
6724                                 *ptmp = (status & RXSTATUS_CRC_ERROR ?
6725                                                 RX_CRC_ERROR :
6726                                                 RX_OK);
6727
6728                                 if ( debug_level >= DEBUG_LEVEL_DATA )
6729                                         printk("%s(%d):mgsl_get_rx_frame(%s) rx frame status=%d\n",
6730                                                 __FILE__,__LINE__,info->device_name,
6731                                                 *ptmp);
6732                         }
6733
6734 #if SYNCLINK_GENERIC_HDLC
6735                         if (info->netcount)
6736                                 hdlcdev_rx(info,info->intermediate_rxbuffer,framesize);
6737                         else
6738 #endif
6739                                 ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6740                 }
6741         }
6742         /* Free the buffers used by this frame. */
6743         mgsl_free_rx_frame_buffers( info, StartIndex, EndIndex );
6744
6745         ReturnCode = true;
6746
6747 Cleanup:
6748
6749         if ( info->rx_enabled && info->rx_overflow ) {
6750                 /* The receiver needs to restarted because of
6751                  * a receive overflow (buffer or FIFO). If the
6752                  * receive buffers are now empty, then restart receiver.
6753                  */
6754
6755                 if ( !info->rx_buffer_list[EndIndex].status &&
6756                         info->rx_buffer_list[EndIndex].count ) {
6757                         spin_lock_irqsave(&info->irq_spinlock,flags);
6758                         usc_start_receiver(info);
6759                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6760                 }
6761         }
6762
6763         return ReturnCode;
6764
6765 }       /* end of mgsl_get_rx_frame() */
6766
6767 /* mgsl_get_raw_rx_frame()
6768  *
6769  *      This function attempts to return a received frame from the
6770  *      receive DMA buffers when running in external loop mode. In this mode,
6771  *      we will return at most one DMABUFFERSIZE frame to the application.
6772  *      The USC receiver is triggering off of DCD going active to start a new
6773  *      frame, and DCD going inactive to terminate the frame (similar to
6774  *      processing a closing flag character).
6775  *
6776  *      In this routine, we will return DMABUFFERSIZE "chunks" at a time.
6777  *      If DCD goes inactive, the last Rx DMA Buffer will have a non-zero
6778  *      status field and the RCC field will indicate the length of the
6779  *      entire received frame. We take this RCC field and get the modulus
6780  *      of RCC and DMABUFFERSIZE to determine if number of bytes in the
6781  *      last Rx DMA buffer and return that last portion of the frame.
6782  *
6783  * Arguments:           info    pointer to device extension
6784  * Return Value:        true if frame returned, otherwise false
6785  */
6786 static bool mgsl_get_raw_rx_frame(struct mgsl_struct *info)
6787 {
6788         unsigned int CurrentIndex, NextIndex;
6789         unsigned short status;
6790         DMABUFFERENTRY *pBufEntry;
6791         unsigned int framesize = 0;
6792         bool ReturnCode = false;
6793         unsigned long flags;
6794         struct tty_struct *tty = info->port.tty;
6795
6796         /*
6797          * current_rx_buffer points to the 1st buffer of the next available
6798          * receive frame. The status field is set by the 16C32 after
6799          * completing a receive frame. If the status field of this buffer
6800          * is zero, either the USC is still filling this buffer or this
6801          * is one of a series of buffers making up a received frame.
6802          *
6803          * If the count field of this buffer is zero, the USC is either
6804          * using this buffer or has used this buffer. Look at the count
6805          * field of the next buffer. If that next buffer's count is
6806          * non-zero, the USC is still actively using the current buffer.
6807          * Otherwise, if the next buffer's count field is zero, the
6808          * current buffer is complete and the USC is using the next
6809          * buffer.
6810          */
6811         CurrentIndex = NextIndex = info->current_rx_buffer;
6812         ++NextIndex;
6813         if ( NextIndex == info->rx_buffer_count )
6814                 NextIndex = 0;
6815
6816         if ( info->rx_buffer_list[CurrentIndex].status != 0 ||
6817                 (info->rx_buffer_list[CurrentIndex].count == 0 &&
6818                         info->rx_buffer_list[NextIndex].count == 0)) {
6819                 /*
6820                  * Either the status field of this dma buffer is non-zero
6821                  * (indicating the last buffer of a receive frame) or the next
6822                  * buffer is marked as in use -- implying this buffer is complete
6823                  * and an intermediate buffer for this received frame.
6824                  */
6825
6826                 status = info->rx_buffer_list[CurrentIndex].status;
6827
6828                 if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6829                                 RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6830                         if ( status & RXSTATUS_SHORT_FRAME )
6831                                 info->icount.rxshort++;
6832                         else if ( status & RXSTATUS_ABORT )
6833                                 info->icount.rxabort++;
6834                         else if ( status & RXSTATUS_OVERRUN )
6835                                 info->icount.rxover++;
6836                         else
6837                                 info->icount.rxcrc++;
6838                         framesize = 0;
6839                 } else {
6840                         /*
6841                          * A receive frame is available, get frame size and status.
6842                          *
6843                          * The frame size is the starting value of the RCC (which was
6844                          * set to 0xffff) minus the ending value of the RCC (decremented
6845                          * once for each receive character) minus 2 or 4 for the 16-bit
6846                          * or 32-bit CRC.
6847                          *
6848                          * If the status field is zero, this is an intermediate buffer.
6849                          * It's size is 4K.
6850                          *
6851                          * If the DMA Buffer Entry's Status field is non-zero, the
6852                          * receive operation completed normally (ie: DCD dropped). The
6853                          * RCC field is valid and holds the received frame size.
6854                          * It is possible that the RCC field will be zero on a DMA buffer
6855                          * entry with a non-zero status. This can occur if the total
6856                          * frame size (number of bytes between the time DCD goes active
6857                          * to the time DCD goes inactive) exceeds 65535 bytes. In this
6858                          * case the 16C32 has underrun on the RCC count and appears to
6859                          * stop updating this counter to let us know the actual received
6860                          * frame size. If this happens (non-zero status and zero RCC),
6861                          * simply return the entire RxDMA Buffer
6862                          */
6863                         if ( status ) {
6864                                 /*
6865                                  * In the event that the final RxDMA Buffer is
6866                                  * terminated with a non-zero status and the RCC
6867                                  * field is zero, we interpret this as the RCC
6868                                  * having underflowed (received frame > 65535 bytes).
6869                                  *
6870                                  * Signal the event to the user by passing back
6871                                  * a status of RxStatus_CrcError returning the full
6872                                  * buffer and let the app figure out what data is
6873                                  * actually valid
6874                                  */
6875                                 if ( info->rx_buffer_list[CurrentIndex].rcc )
6876                                         framesize = RCLRVALUE - info->rx_buffer_list[CurrentIndex].rcc;
6877                                 else
6878                                         framesize = DMABUFFERSIZE;
6879                         }
6880                         else
6881                                 framesize = DMABUFFERSIZE;
6882                 }
6883
6884                 if ( framesize > DMABUFFERSIZE ) {
6885                         /*
6886                          * if running in raw sync mode, ISR handler for
6887                          * End Of Buffer events terminates all buffers at 4K.
6888                          * If this frame size is said to be >4K, get the
6889                          * actual number of bytes of the frame in this buffer.
6890                          */
6891                         framesize = framesize % DMABUFFERSIZE;
6892                 }
6893
6894
6895                 if ( debug_level >= DEBUG_LEVEL_BH )
6896                         printk("%s(%d):mgsl_get_raw_rx_frame(%s) status=%04X size=%d\n",
6897                                 __FILE__,__LINE__,info->device_name,status,framesize);
6898
6899                 if ( debug_level >= DEBUG_LEVEL_DATA )
6900                         mgsl_trace_block(info,info->rx_buffer_list[CurrentIndex].virt_addr,
6901                                 min_t(int, framesize, DMABUFFERSIZE),0);
6902
6903                 if (framesize) {
6904                         /* copy dma buffer(s) to contiguous intermediate buffer */
6905                         /* NOTE: we never copy more than DMABUFFERSIZE bytes    */
6906
6907                         pBufEntry = &(info->rx_buffer_list[CurrentIndex]);
6908                         memcpy( info->intermediate_rxbuffer, pBufEntry->virt_addr, framesize);
6909                         info->icount.rxok++;
6910
6911                         ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6912                 }
6913
6914                 /* Free the buffers used by this frame. */
6915                 mgsl_free_rx_frame_buffers( info, CurrentIndex, CurrentIndex );
6916
6917                 ReturnCode = true;
6918         }
6919
6920
6921         if ( info->rx_enabled && info->rx_overflow ) {
6922                 /* The receiver needs to restarted because of
6923                  * a receive overflow (buffer or FIFO). If the
6924                  * receive buffers are now empty, then restart receiver.
6925                  */
6926
6927                 if ( !info->rx_buffer_list[CurrentIndex].status &&
6928                         info->rx_buffer_list[CurrentIndex].count ) {
6929                         spin_lock_irqsave(&info->irq_spinlock,flags);
6930                         usc_start_receiver(info);
6931                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6932                 }
6933         }
6934
6935         return ReturnCode;
6936
6937 }       /* end of mgsl_get_raw_rx_frame() */
6938
6939 /* mgsl_load_tx_dma_buffer()
6940  *
6941  *      Load the transmit DMA buffer with the specified data.
6942  *
6943  * Arguments:
6944  *
6945  *      info            pointer to device extension
6946  *      Buffer          pointer to buffer containing frame to load
6947  *      BufferSize      size in bytes of frame in Buffer
6948  *
6949  * Return Value:        None
6950  */
6951 static void mgsl_load_tx_dma_buffer(struct mgsl_struct *info,
6952                 const char *Buffer, unsigned int BufferSize)
6953 {
6954         unsigned short Copycount;
6955         unsigned int i = 0;
6956         DMABUFFERENTRY *pBufEntry;
6957
6958         if ( debug_level >= DEBUG_LEVEL_DATA )
6959                 mgsl_trace_block(info,Buffer, min_t(int, BufferSize, DMABUFFERSIZE), 1);
6960
6961         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
6962                 /* set CMR:13 to start transmit when
6963                  * next GoAhead (abort) is received
6964                  */
6965                 info->cmr_value |= BIT13;
6966         }
6967
6968         /* begin loading the frame in the next available tx dma
6969          * buffer, remember it's starting location for setting
6970          * up tx dma operation
6971          */
6972         i = info->current_tx_buffer;
6973         info->start_tx_dma_buffer = i;
6974
6975         /* Setup the status and RCC (Frame Size) fields of the 1st */
6976         /* buffer entry in the transmit DMA buffer list. */
6977
6978         info->tx_buffer_list[i].status = info->cmr_value & 0xf000;
6979         info->tx_buffer_list[i].rcc    = BufferSize;
6980         info->tx_buffer_list[i].count  = BufferSize;
6981
6982         /* Copy frame data from 1st source buffer to the DMA buffers. */
6983         /* The frame data may span multiple DMA buffers. */
6984
6985         while( BufferSize ){
6986                 /* Get a pointer to next DMA buffer entry. */
6987                 pBufEntry = &info->tx_buffer_list[i++];
6988
6989                 if ( i == info->tx_buffer_count )
6990                         i=0;
6991
6992                 /* Calculate the number of bytes that can be copied from */
6993                 /* the source buffer to this DMA buffer. */
6994                 if ( BufferSize > DMABUFFERSIZE )
6995                         Copycount = DMABUFFERSIZE;
6996                 else
6997                         Copycount = BufferSize;
6998
6999                 /* Actually copy data from source buffer to DMA buffer. */
7000                 /* Also set the data count for this individual DMA buffer. */
7001                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
7002                         mgsl_load_pci_memory(pBufEntry->virt_addr, Buffer,Copycount);
7003                 else
7004                         memcpy(pBufEntry->virt_addr, Buffer, Copycount);
7005
7006                 pBufEntry->count = Copycount;
7007
7008                 /* Advance source pointer and reduce remaining data count. */
7009                 Buffer += Copycount;
7010                 BufferSize -= Copycount;
7011
7012                 ++info->tx_dma_buffers_used;
7013         }
7014
7015         /* remember next available tx dma buffer */
7016         info->current_tx_buffer = i;
7017
7018 }       /* end of mgsl_load_tx_dma_buffer() */
7019
7020 /*
7021  * mgsl_register_test()
7022  *
7023  *      Performs a register test of the 16C32.
7024  *
7025  * Arguments:           info    pointer to device instance data
7026  * Return Value:                true if test passed, otherwise false
7027  */
7028 static bool mgsl_register_test( struct mgsl_struct *info )
7029 {
7030         static unsigned short BitPatterns[] =
7031                 { 0x0000, 0xffff, 0xaaaa, 0x5555, 0x1234, 0x6969, 0x9696, 0x0f0f };
7032         static unsigned int Patterncount = ARRAY_SIZE(BitPatterns);
7033         unsigned int i;
7034         bool rc = true;
7035         unsigned long flags;
7036
7037         spin_lock_irqsave(&info->irq_spinlock,flags);
7038         usc_reset(info);
7039
7040         /* Verify the reset state of some registers. */
7041
7042         if ( (usc_InReg( info, SICR ) != 0) ||
7043                   (usc_InReg( info, IVR  ) != 0) ||
7044                   (usc_InDmaReg( info, DIVR ) != 0) ){
7045                 rc = false;
7046         }
7047
7048         if ( rc ){
7049                 /* Write bit patterns to various registers but do it out of */
7050                 /* sync, then read back and verify values. */
7051
7052                 for ( i = 0 ; i < Patterncount ; i++ ) {
7053                         usc_OutReg( info, TC0R, BitPatterns[i] );
7054                         usc_OutReg( info, TC1R, BitPatterns[(i+1)%Patterncount] );
7055                         usc_OutReg( info, TCLR, BitPatterns[(i+2)%Patterncount] );
7056                         usc_OutReg( info, RCLR, BitPatterns[(i+3)%Patterncount] );
7057                         usc_OutReg( info, RSR,  BitPatterns[(i+4)%Patterncount] );
7058                         usc_OutDmaReg( info, TBCR, BitPatterns[(i+5)%Patterncount] );
7059
7060                         if ( (usc_InReg( info, TC0R ) != BitPatterns[i]) ||
7061                                   (usc_InReg( info, TC1R ) != BitPatterns[(i+1)%Patterncount]) ||
7062                                   (usc_InReg( info, TCLR ) != BitPatterns[(i+2)%Patterncount]) ||
7063                                   (usc_InReg( info, RCLR ) != BitPatterns[(i+3)%Patterncount]) ||
7064                                   (usc_InReg( info, RSR )  != BitPatterns[(i+4)%Patterncount]) ||
7065                                   (usc_InDmaReg( info, TBCR ) != BitPatterns[(i+5)%Patterncount]) ){
7066                                 rc = false;
7067                                 break;
7068                         }
7069                 }
7070         }
7071
7072         usc_reset(info);
7073         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7074
7075         return rc;
7076
7077 }       /* end of mgsl_register_test() */
7078
7079 /* mgsl_irq_test()      Perform interrupt test of the 16C32.
7080  *
7081  * Arguments:           info    pointer to device instance data
7082  * Return Value:        true if test passed, otherwise false
7083  */
7084 static bool mgsl_irq_test( struct mgsl_struct *info )
7085 {
7086         unsigned long EndTime;
7087         unsigned long flags;
7088
7089         spin_lock_irqsave(&info->irq_spinlock,flags);
7090         usc_reset(info);
7091
7092         /*
7093          * Setup 16C32 to interrupt on TxC pin (14MHz clock) transition.
7094          * The ISR sets irq_occurred to true.
7095          */
7096
7097         info->irq_occurred = false;
7098
7099         /* Enable INTEN gate for ISA adapter (Port 6, Bit12) */
7100         /* Enable INTEN (Port 6, Bit12) */
7101         /* This connects the IRQ request signal to the ISA bus */
7102         /* on the ISA adapter. This has no effect for the PCI adapter */
7103         usc_OutReg( info, PCR, (unsigned short)((usc_InReg(info, PCR) | BIT13) & ~BIT12) );
7104
7105         usc_EnableMasterIrqBit(info);
7106         usc_EnableInterrupts(info, IO_PIN);
7107         usc_ClearIrqPendingBits(info, IO_PIN);
7108
7109         usc_UnlatchIostatusBits(info, MISCSTATUS_TXC_LATCHED);
7110         usc_EnableStatusIrqs(info, SICR_TXC_ACTIVE + SICR_TXC_INACTIVE);
7111
7112         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7113
7114         EndTime=100;
7115         while( EndTime-- && !info->irq_occurred ) {
7116                 msleep_interruptible(10);
7117         }
7118
7119         spin_lock_irqsave(&info->irq_spinlock,flags);
7120         usc_reset(info);
7121         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7122
7123         return info->irq_occurred;
7124
7125 }       /* end of mgsl_irq_test() */
7126
7127 /* mgsl_dma_test()
7128  *
7129  *      Perform a DMA test of the 16C32. A small frame is
7130  *      transmitted via DMA from a transmit buffer to a receive buffer
7131  *      using single buffer DMA mode.
7132  *
7133  * Arguments:           info    pointer to device instance data
7134  * Return Value:        true if test passed, otherwise false
7135  */
7136 static bool mgsl_dma_test( struct mgsl_struct *info )
7137 {
7138         unsigned short FifoLevel;
7139         unsigned long phys_addr;
7140         unsigned int FrameSize;
7141         unsigned int i;
7142         char *TmpPtr;
7143         bool rc = true;
7144         unsigned short status=0;
7145         unsigned long EndTime;
7146         unsigned long flags;
7147         MGSL_PARAMS tmp_params;
7148
7149         /* save current port options */
7150         memcpy(&tmp_params,&info->params,sizeof(MGSL_PARAMS));
7151         /* load default port options */
7152         memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
7153
7154 #define TESTFRAMESIZE 40
7155
7156         spin_lock_irqsave(&info->irq_spinlock,flags);
7157
7158         /* setup 16C32 for SDLC DMA transfer mode */
7159
7160         usc_reset(info);
7161         usc_set_sdlc_mode(info);
7162         usc_enable_loopback(info,1);
7163
7164         /* Reprogram the RDMR so that the 16C32 does NOT clear the count
7165          * field of the buffer entry after fetching buffer address. This
7166          * way we can detect a DMA failure for a DMA read (which should be
7167          * non-destructive to system memory) before we try and write to
7168          * memory (where a failure could corrupt system memory).
7169          */
7170
7171         /* Receive DMA mode Register (RDMR)
7172          *
7173          * <15..14>     11      DMA mode = Linked List Buffer mode
7174          * <13>         1       RSBinA/L = store Rx status Block in List entry
7175          * <12>         0       1 = Clear count of List Entry after fetching
7176          * <11..10>     00      Address mode = Increment
7177          * <9>          1       Terminate Buffer on RxBound
7178          * <8>          0       Bus Width = 16bits
7179          * <7..0>               ?       status Bits (write as 0s)
7180          *
7181          * 1110 0010 0000 0000 = 0xe200
7182          */
7183
7184         usc_OutDmaReg( info, RDMR, 0xe200 );
7185
7186         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7187
7188
7189         /* SETUP TRANSMIT AND RECEIVE DMA BUFFERS */
7190
7191         FrameSize = TESTFRAMESIZE;
7192
7193         /* setup 1st transmit buffer entry: */
7194         /* with frame size and transmit control word */
7195
7196         info->tx_buffer_list[0].count  = FrameSize;
7197         info->tx_buffer_list[0].rcc    = FrameSize;
7198         info->tx_buffer_list[0].status = 0x4000;
7199
7200         /* build a transmit frame in 1st transmit DMA buffer */
7201
7202         TmpPtr = info->tx_buffer_list[0].virt_addr;
7203         for (i = 0; i < FrameSize; i++ )
7204                 *TmpPtr++ = i;
7205
7206         /* setup 1st receive buffer entry: */
7207         /* clear status, set max receive buffer size */
7208
7209         info->rx_buffer_list[0].status = 0;
7210         info->rx_buffer_list[0].count = FrameSize + 4;
7211
7212         /* zero out the 1st receive buffer */
7213
7214         memset( info->rx_buffer_list[0].virt_addr, 0, FrameSize + 4 );
7215
7216         /* Set count field of next buffer entries to prevent */
7217         /* 16C32 from using buffers after the 1st one. */
7218
7219         info->tx_buffer_list[1].count = 0;
7220         info->rx_buffer_list[1].count = 0;
7221
7222
7223         /***************************/
7224         /* Program 16C32 receiver. */
7225         /***************************/
7226
7227         spin_lock_irqsave(&info->irq_spinlock,flags);
7228
7229         /* setup DMA transfers */
7230         usc_RTCmd( info, RTCmd_PurgeRxFifo );
7231
7232         /* program 16C32 receiver with physical address of 1st DMA buffer entry */
7233         phys_addr = info->rx_buffer_list[0].phys_entry;
7234         usc_OutDmaReg( info, NRARL, (unsigned short)phys_addr );
7235         usc_OutDmaReg( info, NRARU, (unsigned short)(phys_addr >> 16) );
7236
7237         /* Clear the Rx DMA status bits (read RDMR) and start channel */
7238         usc_InDmaReg( info, RDMR );
7239         usc_DmaCmd( info, DmaCmd_InitRxChannel );
7240
7241         /* Enable Receiver (RMR <1..0> = 10) */
7242         usc_OutReg( info, RMR, (unsigned short)((usc_InReg(info, RMR) & 0xfffc) | 0x0002) );
7243
7244         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7245
7246
7247         /*************************************************************/
7248         /* WAIT FOR RECEIVER TO DMA ALL PARAMETERS FROM BUFFER ENTRY */
7249         /*************************************************************/
7250
7251         /* Wait 100ms for interrupt. */
7252         EndTime = jiffies + msecs_to_jiffies(100);
7253
7254         for(;;) {
7255                 if (time_after(jiffies, EndTime)) {
7256                         rc = false;
7257                         break;
7258                 }
7259
7260                 spin_lock_irqsave(&info->irq_spinlock,flags);
7261                 status = usc_InDmaReg( info, RDMR );
7262                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7263
7264                 if ( !(status & BIT4) && (status & BIT5) ) {
7265                         /* INITG (BIT 4) is inactive (no entry read in progress) AND */
7266                         /* BUSY  (BIT 5) is active (channel still active). */
7267                         /* This means the buffer entry read has completed. */
7268                         break;
7269                 }
7270         }
7271
7272
7273         /******************************/
7274         /* Program 16C32 transmitter. */
7275         /******************************/
7276
7277         spin_lock_irqsave(&info->irq_spinlock,flags);
7278
7279         /* Program the Transmit Character Length Register (TCLR) */
7280         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
7281
7282         usc_OutReg( info, TCLR, (unsigned short)info->tx_buffer_list[0].count );
7283         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7284
7285         /* Program the address of the 1st DMA Buffer Entry in linked list */
7286
7287         phys_addr = info->tx_buffer_list[0].phys_entry;
7288         usc_OutDmaReg( info, NTARL, (unsigned short)phys_addr );
7289         usc_OutDmaReg( info, NTARU, (unsigned short)(phys_addr >> 16) );
7290
7291         /* unlatch Tx status bits, and start transmit channel. */
7292
7293         usc_OutReg( info, TCSR, (unsigned short)(( usc_InReg(info, TCSR) & 0x0f00) | 0xfa) );
7294         usc_DmaCmd( info, DmaCmd_InitTxChannel );
7295
7296         /* wait for DMA controller to fill transmit FIFO */
7297
7298         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
7299
7300         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7301
7302
7303         /**********************************/
7304         /* WAIT FOR TRANSMIT FIFO TO FILL */
7305         /**********************************/
7306
7307         /* Wait 100ms */
7308         EndTime = jiffies + msecs_to_jiffies(100);
7309
7310         for(;;) {
7311                 if (time_after(jiffies, EndTime)) {
7312                         rc = false;
7313                         break;
7314                 }
7315
7316                 spin_lock_irqsave(&info->irq_spinlock,flags);
7317                 FifoLevel = usc_InReg(info, TICR) >> 8;
7318                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7319
7320                 if ( FifoLevel < 16 )
7321                         break;
7322                 else
7323                         if ( FrameSize < 32 ) {
7324                                 /* This frame is smaller than the entire transmit FIFO */
7325                                 /* so wait for the entire frame to be loaded. */
7326                                 if ( FifoLevel <= (32 - FrameSize) )
7327                                         break;
7328                         }
7329         }
7330
7331
7332         if ( rc )
7333         {
7334                 /* Enable 16C32 transmitter. */
7335
7336                 spin_lock_irqsave(&info->irq_spinlock,flags);
7337
7338                 /* Transmit mode Register (TMR), <1..0> = 10, Enable Transmitter */
7339                 usc_TCmd( info, TCmd_SendFrame );
7340                 usc_OutReg( info, TMR, (unsigned short)((usc_InReg(info, TMR) & 0xfffc) | 0x0002) );
7341
7342                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7343
7344
7345                 /******************************/
7346                 /* WAIT FOR TRANSMIT COMPLETE */
7347                 /******************************/
7348
7349                 /* Wait 100ms */
7350                 EndTime = jiffies + msecs_to_jiffies(100);
7351
7352                 /* While timer not expired wait for transmit complete */
7353
7354                 spin_lock_irqsave(&info->irq_spinlock,flags);
7355                 status = usc_InReg( info, TCSR );
7356                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7357
7358                 while ( !(status & (BIT6+BIT5+BIT4+BIT2+BIT1)) ) {
7359                         if (time_after(jiffies, EndTime)) {
7360                                 rc = false;
7361                                 break;
7362                         }
7363
7364                         spin_lock_irqsave(&info->irq_spinlock,flags);
7365                         status = usc_InReg( info, TCSR );
7366                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7367                 }
7368         }
7369
7370
7371         if ( rc ){
7372                 /* CHECK FOR TRANSMIT ERRORS */
7373                 if ( status & (BIT5 + BIT1) )
7374                         rc = false;
7375         }
7376
7377         if ( rc ) {
7378                 /* WAIT FOR RECEIVE COMPLETE */
7379
7380                 /* Wait 100ms */
7381                 EndTime = jiffies + msecs_to_jiffies(100);
7382
7383                 /* Wait for 16C32 to write receive status to buffer entry. */
7384                 status=info->rx_buffer_list[0].status;
7385                 while ( status == 0 ) {
7386                         if (time_after(jiffies, EndTime)) {
7387                                 rc = false;
7388                                 break;
7389                         }
7390                         status=info->rx_buffer_list[0].status;
7391                 }
7392         }
7393
7394
7395         if ( rc ) {
7396                 /* CHECK FOR RECEIVE ERRORS */
7397                 status = info->rx_buffer_list[0].status;
7398
7399                 if ( status & (BIT8 + BIT3 + BIT1) ) {
7400                         /* receive error has occurred */
7401                         rc = false;
7402                 } else {
7403                         if ( memcmp( info->tx_buffer_list[0].virt_addr ,
7404                                 info->rx_buffer_list[0].virt_addr, FrameSize ) ){
7405                                 rc = false;
7406                         }
7407                 }
7408         }
7409
7410         spin_lock_irqsave(&info->irq_spinlock,flags);
7411         usc_reset( info );
7412         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7413
7414         /* restore current port options */
7415         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
7416
7417         return rc;
7418
7419 }       /* end of mgsl_dma_test() */
7420
7421 /* mgsl_adapter_test()
7422  *
7423  *      Perform the register, IRQ, and DMA tests for the 16C32.
7424  *
7425  * Arguments:           info    pointer to device instance data
7426  * Return Value:        0 if success, otherwise -ENODEV
7427  */
7428 static int mgsl_adapter_test( struct mgsl_struct *info )
7429 {
7430         if ( debug_level >= DEBUG_LEVEL_INFO )
7431                 printk( "%s(%d):Testing device %s\n",
7432                         __FILE__,__LINE__,info->device_name );
7433
7434         if ( !mgsl_register_test( info ) ) {
7435                 info->init_error = DiagStatus_AddressFailure;
7436                 printk( "%s(%d):Register test failure for device %s Addr=%04X\n",
7437                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->io_base) );
7438                 return -ENODEV;
7439         }
7440
7441         if ( !mgsl_irq_test( info ) ) {
7442                 info->init_error = DiagStatus_IrqFailure;
7443                 printk( "%s(%d):Interrupt test failure for device %s IRQ=%d\n",
7444                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->irq_level) );
7445                 return -ENODEV;
7446         }
7447
7448         if ( !mgsl_dma_test( info ) ) {
7449                 info->init_error = DiagStatus_DmaFailure;
7450                 printk( "%s(%d):DMA test failure for device %s DMA=%d\n",
7451                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->dma_level) );
7452                 return -ENODEV;
7453         }
7454
7455         if ( debug_level >= DEBUG_LEVEL_INFO )
7456                 printk( "%s(%d):device %s passed diagnostics\n",
7457                         __FILE__,__LINE__,info->device_name );
7458
7459         return 0;
7460
7461 }       /* end of mgsl_adapter_test() */
7462
7463 /* mgsl_memory_test()
7464  *
7465  *      Test the shared memory on a PCI adapter.
7466  *
7467  * Arguments:           info    pointer to device instance data
7468  * Return Value:        true if test passed, otherwise false
7469  */
7470 static bool mgsl_memory_test( struct mgsl_struct *info )
7471 {
7472         static unsigned long BitPatterns[] =
7473                 { 0x0, 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999, 0xffffffff, 0x12345678 };
7474         unsigned long Patterncount = ARRAY_SIZE(BitPatterns);
7475         unsigned long i;
7476         unsigned long TestLimit = SHARED_MEM_ADDRESS_SIZE/sizeof(unsigned long);
7477         unsigned long * TestAddr;
7478
7479         if ( info->bus_type != MGSL_BUS_TYPE_PCI )
7480                 return true;
7481
7482         TestAddr = (unsigned long *)info->memory_base;
7483
7484         /* Test data lines with test pattern at one location. */
7485
7486         for ( i = 0 ; i < Patterncount ; i++ ) {
7487                 *TestAddr = BitPatterns[i];
7488                 if ( *TestAddr != BitPatterns[i] )
7489                         return false;
7490         }
7491
7492         /* Test address lines with incrementing pattern over */
7493         /* entire address range. */
7494
7495         for ( i = 0 ; i < TestLimit ; i++ ) {
7496                 *TestAddr = i * 4;
7497                 TestAddr++;
7498         }
7499
7500         TestAddr = (unsigned long *)info->memory_base;
7501
7502         for ( i = 0 ; i < TestLimit ; i++ ) {
7503                 if ( *TestAddr != i * 4 )
7504                         return false;
7505                 TestAddr++;
7506         }
7507
7508         memset( info->memory_base, 0, SHARED_MEM_ADDRESS_SIZE );
7509
7510         return true;
7511
7512 }       /* End Of mgsl_memory_test() */
7513
7514
7515 /* mgsl_load_pci_memory()
7516  *
7517  *      Load a large block of data into the PCI shared memory.
7518  *      Use this instead of memcpy() or memmove() to move data
7519  *      into the PCI shared memory.
7520  *
7521  * Notes:
7522  *
7523  *      This function prevents the PCI9050 interface chip from hogging
7524  *      the adapter local bus, which can starve the 16C32 by preventing
7525  *      16C32 bus master cycles.
7526  *
7527  *      The PCI9050 documentation says that the 9050 will always release
7528  *      control of the local bus after completing the current read
7529  *      or write operation.
7530  *
7531  *      It appears that as long as the PCI9050 write FIFO is full, the
7532  *      PCI9050 treats all of the writes as a single burst transaction
7533  *      and will not release the bus. This causes DMA latency problems
7534  *      at high speeds when copying large data blocks to the shared
7535  *      memory.
7536  *
7537  *      This function in effect, breaks the a large shared memory write
7538  *      into multiple transations by interleaving a shared memory read
7539  *      which will flush the write FIFO and 'complete' the write
7540  *      transation. This allows any pending DMA request to gain control
7541  *      of the local bus in a timely fasion.
7542  *
7543  * Arguments:
7544  *
7545  *      TargetPtr       pointer to target address in PCI shared memory
7546  *      SourcePtr       pointer to source buffer for data
7547  *      count           count in bytes of data to copy
7548  *
7549  * Return Value:        None
7550  */
7551 static void mgsl_load_pci_memory( char* TargetPtr, const char* SourcePtr,
7552         unsigned short count )
7553 {
7554         /* 16 32-bit writes @ 60ns each = 960ns max latency on local bus */
7555 #define PCI_LOAD_INTERVAL 64
7556
7557         unsigned short Intervalcount = count / PCI_LOAD_INTERVAL;
7558         unsigned short Index;
7559         unsigned long Dummy;
7560
7561         for ( Index = 0 ; Index < Intervalcount ; Index++ )
7562         {
7563                 memcpy(TargetPtr, SourcePtr, PCI_LOAD_INTERVAL);
7564                 Dummy = *((volatile unsigned long *)TargetPtr);
7565                 TargetPtr += PCI_LOAD_INTERVAL;
7566                 SourcePtr += PCI_LOAD_INTERVAL;
7567         }
7568
7569         memcpy( TargetPtr, SourcePtr, count % PCI_LOAD_INTERVAL );
7570
7571 }       /* End Of mgsl_load_pci_memory() */
7572
7573 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit)
7574 {
7575         int i;
7576         int linecount;
7577         if (xmit)
7578                 printk("%s tx data:\n",info->device_name);
7579         else
7580                 printk("%s rx data:\n",info->device_name);
7581
7582         while(count) {
7583                 if (count > 16)
7584                         linecount = 16;
7585                 else
7586                         linecount = count;
7587
7588                 for(i=0;i<linecount;i++)
7589                         printk("%02X ",(unsigned char)data[i]);
7590                 for(;i<17;i++)
7591                         printk("   ");
7592                 for(i=0;i<linecount;i++) {
7593                         if (data[i]>=040 && data[i]<=0176)
7594                                 printk("%c",data[i]);
7595                         else
7596                                 printk(".");
7597                 }
7598                 printk("\n");
7599
7600                 data  += linecount;
7601                 count -= linecount;
7602         }
7603 }       /* end of mgsl_trace_block() */
7604
7605 /* mgsl_tx_timeout()
7606  *
7607  *      called when HDLC frame times out
7608  *      update stats and do tx completion processing
7609  *
7610  * Arguments:   context         pointer to device instance data
7611  * Return Value:        None
7612  */
7613 static void mgsl_tx_timeout(unsigned long context)
7614 {
7615         struct mgsl_struct *info = (struct mgsl_struct*)context;
7616         unsigned long flags;
7617
7618         if ( debug_level >= DEBUG_LEVEL_INFO )
7619                 printk( "%s(%d):mgsl_tx_timeout(%s)\n",
7620                         __FILE__,__LINE__,info->device_name);
7621         if(info->tx_active &&
7622            (info->params.mode == MGSL_MODE_HDLC ||
7623             info->params.mode == MGSL_MODE_RAW) ) {
7624                 info->icount.txtimeout++;
7625         }
7626         spin_lock_irqsave(&info->irq_spinlock,flags);
7627         info->tx_active = false;
7628         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
7629
7630         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
7631                 usc_loopmode_cancel_transmit( info );
7632
7633         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7634
7635 #if SYNCLINK_GENERIC_HDLC
7636         if (info->netcount)
7637                 hdlcdev_tx_done(info);
7638         else
7639 #endif
7640                 mgsl_bh_transmit(info);
7641
7642 }       /* end of mgsl_tx_timeout() */
7643
7644 /* signal that there are no more frames to send, so that
7645  * line is 'released' by echoing RxD to TxD when current
7646  * transmission is complete (or immediately if no tx in progress).
7647  */
7648 static int mgsl_loopmode_send_done( struct mgsl_struct * info )
7649 {
7650         unsigned long flags;
7651
7652         spin_lock_irqsave(&info->irq_spinlock,flags);
7653         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
7654                 if (info->tx_active)
7655                         info->loopmode_send_done_requested = true;
7656                 else
7657                         usc_loopmode_send_done(info);
7658         }
7659         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7660
7661         return 0;
7662 }
7663
7664 /* release the line by echoing RxD to TxD
7665  * upon completion of a transmit frame
7666  */
7667 static void usc_loopmode_send_done( struct mgsl_struct * info )
7668 {
7669         info->loopmode_send_done_requested = false;
7670         /* clear CMR:13 to 0 to start echoing RxData to TxData */
7671         info->cmr_value &= ~BIT13;
7672         usc_OutReg(info, CMR, info->cmr_value);
7673 }
7674
7675 /* abort a transmit in progress while in HDLC LoopMode
7676  */
7677 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info )
7678 {
7679         /* reset tx dma channel and purge TxFifo */
7680         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7681         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
7682         usc_loopmode_send_done( info );
7683 }
7684
7685 /* for HDLC/SDLC LoopMode, setting CMR:13 after the transmitter is enabled
7686  * is an Insert Into Loop action. Upon receipt of a GoAhead sequence (RxAbort)
7687  * we must clear CMR:13 to begin repeating TxData to RxData
7688  */
7689 static void usc_loopmode_insert_request( struct mgsl_struct * info )
7690 {
7691         info->loopmode_insert_requested = true;
7692
7693         /* enable RxAbort irq. On next RxAbort, clear CMR:13 to
7694          * begin repeating TxData on RxData (complete insertion)
7695          */
7696         usc_OutReg( info, RICR,
7697                 (usc_InReg( info, RICR ) | RXSTATUS_ABORT_RECEIVED ) );
7698
7699         /* set CMR:13 to insert into loop on next GoAhead (RxAbort) */
7700         info->cmr_value |= BIT13;
7701         usc_OutReg(info, CMR, info->cmr_value);
7702 }
7703
7704 /* return 1 if station is inserted into the loop, otherwise 0
7705  */
7706 static int usc_loopmode_active( struct mgsl_struct * info)
7707 {
7708         return usc_InReg( info, CCSR ) & BIT7 ? 1 : 0 ;
7709 }
7710
7711 #if SYNCLINK_GENERIC_HDLC
7712
7713 /**
7714  * called by generic HDLC layer when protocol selected (PPP, frame relay, etc.)
7715  * set encoding and frame check sequence (FCS) options
7716  *
7717  * dev       pointer to network device structure
7718  * encoding  serial encoding setting
7719  * parity    FCS setting
7720  *
7721  * returns 0 if success, otherwise error code
7722  */
7723 static int hdlcdev_attach(struct net_device *dev, unsigned short encoding,
7724                           unsigned short parity)
7725 {
7726         struct mgsl_struct *info = dev_to_port(dev);
7727         unsigned char  new_encoding;
7728         unsigned short new_crctype;
7729
7730         /* return error if TTY interface open */
7731         if (info->port.count)
7732                 return -EBUSY;
7733
7734         switch (encoding)
7735         {
7736         case ENCODING_NRZ:        new_encoding = HDLC_ENCODING_NRZ; break;
7737         case ENCODING_NRZI:       new_encoding = HDLC_ENCODING_NRZI_SPACE; break;
7738         case ENCODING_FM_MARK:    new_encoding = HDLC_ENCODING_BIPHASE_MARK; break;
7739         case ENCODING_FM_SPACE:   new_encoding = HDLC_ENCODING_BIPHASE_SPACE; break;
7740         case ENCODING_MANCHESTER: new_encoding = HDLC_ENCODING_BIPHASE_LEVEL; break;
7741         default: return -EINVAL;
7742         }
7743
7744         switch (parity)
7745         {
7746         case PARITY_NONE:            new_crctype = HDLC_CRC_NONE; break;
7747         case PARITY_CRC16_PR1_CCITT: new_crctype = HDLC_CRC_16_CCITT; break;
7748         case PARITY_CRC32_PR1_CCITT: new_crctype = HDLC_CRC_32_CCITT; break;
7749         default: return -EINVAL;
7750         }
7751
7752         info->params.encoding = new_encoding;
7753         info->params.crc_type = new_crctype;
7754
7755         /* if network interface up, reprogram hardware */
7756         if (info->netcount)
7757                 mgsl_program_hw(info);
7758
7759         return 0;
7760 }
7761
7762 /**
7763  * called by generic HDLC layer to send frame
7764  *
7765  * skb  socket buffer containing HDLC frame
7766  * dev  pointer to network device structure
7767  *
7768  * returns 0 if success, otherwise error code
7769  */
7770 static int hdlcdev_xmit(struct sk_buff *skb, struct net_device *dev)
7771 {
7772         struct mgsl_struct *info = dev_to_port(dev);
7773         unsigned long flags;
7774
7775         if (debug_level >= DEBUG_LEVEL_INFO)
7776                 printk(KERN_INFO "%s:hdlc_xmit(%s)\n",__FILE__,dev->name);
7777
7778         /* stop sending until this frame completes */
7779         netif_stop_queue(dev);
7780
7781         /* copy data to device buffers */
7782         info->xmit_cnt = skb->len;
7783         mgsl_load_tx_dma_buffer(info, skb->data, skb->len);
7784
7785         /* update network statistics */
7786         dev->stats.tx_packets++;
7787         dev->stats.tx_bytes += skb->len;
7788
7789         /* done with socket buffer, so free it */
7790         dev_kfree_skb(skb);
7791
7792         /* save start time for transmit timeout detection */
7793         dev->trans_start = jiffies;
7794
7795         /* start hardware transmitter if necessary */
7796         spin_lock_irqsave(&info->irq_spinlock,flags);
7797         if (!info->tx_active)
7798                 usc_start_transmitter(info);
7799         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7800
7801         return 0;
7802 }
7803
7804 /**
7805  * called by network layer when interface enabled
7806  * claim resources and initialize hardware
7807  *
7808  * dev  pointer to network device structure
7809  *
7810  * returns 0 if success, otherwise error code
7811  */
7812 static int hdlcdev_open(struct net_device *dev)
7813 {
7814         struct mgsl_struct *info = dev_to_port(dev);
7815         int rc;
7816         unsigned long flags;
7817
7818         if (debug_level >= DEBUG_LEVEL_INFO)
7819                 printk("%s:hdlcdev_open(%s)\n",__FILE__,dev->name);
7820
7821         /* generic HDLC layer open processing */
7822         if ((rc = hdlc_open(dev)))
7823                 return rc;
7824
7825         /* arbitrate between network and tty opens */
7826         spin_lock_irqsave(&info->netlock, flags);
7827         if (info->port.count != 0 || info->netcount != 0) {
7828                 printk(KERN_WARNING "%s: hdlc_open returning busy\n", dev->name);
7829                 spin_unlock_irqrestore(&info->netlock, flags);
7830                 return -EBUSY;
7831         }
7832         info->netcount=1;
7833         spin_unlock_irqrestore(&info->netlock, flags);
7834
7835         /* claim resources and init adapter */
7836         if ((rc = startup(info)) != 0) {
7837                 spin_lock_irqsave(&info->netlock, flags);
7838                 info->netcount=0;
7839                 spin_unlock_irqrestore(&info->netlock, flags);
7840                 return rc;
7841         }
7842
7843         /* assert DTR and RTS, apply hardware settings */
7844         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
7845         mgsl_program_hw(info);
7846
7847         /* enable network layer transmit */
7848         dev->trans_start = jiffies;
7849         netif_start_queue(dev);
7850
7851         /* inform generic HDLC layer of current DCD status */
7852         spin_lock_irqsave(&info->irq_spinlock, flags);
7853         usc_get_serial_signals(info);
7854         spin_unlock_irqrestore(&info->irq_spinlock, flags);
7855         if (info->serial_signals & SerialSignal_DCD)
7856                 netif_carrier_on(dev);
7857         else
7858                 netif_carrier_off(dev);
7859         return 0;
7860 }
7861
7862 /**
7863  * called by network layer when interface is disabled
7864  * shutdown hardware and release resources
7865  *
7866  * dev  pointer to network device structure
7867  *
7868  * returns 0 if success, otherwise error code
7869  */
7870 static int hdlcdev_close(struct net_device *dev)
7871 {
7872         struct mgsl_struct *info = dev_to_port(dev);
7873         unsigned long flags;
7874
7875         if (debug_level >= DEBUG_LEVEL_INFO)
7876                 printk("%s:hdlcdev_close(%s)\n",__FILE__,dev->name);
7877
7878         netif_stop_queue(dev);
7879
7880         /* shutdown adapter and release resources */
7881         shutdown(info);
7882
7883         hdlc_close(dev);
7884
7885         spin_lock_irqsave(&info->netlock, flags);
7886         info->netcount=0;
7887         spin_unlock_irqrestore(&info->netlock, flags);
7888
7889         return 0;
7890 }
7891
7892 /**
7893  * called by network layer to process IOCTL call to network device
7894  *
7895  * dev  pointer to network device structure
7896  * ifr  pointer to network interface request structure
7897  * cmd  IOCTL command code
7898  *
7899  * returns 0 if success, otherwise error code
7900  */
7901 static int hdlcdev_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
7902 {
7903         const size_t size = sizeof(sync_serial_settings);
7904         sync_serial_settings new_line;
7905         sync_serial_settings __user *line = ifr->ifr_settings.ifs_ifsu.sync;
7906         struct mgsl_struct *info = dev_to_port(dev);
7907         unsigned int flags;
7908
7909         if (debug_level >= DEBUG_LEVEL_INFO)
7910                 printk("%s:hdlcdev_ioctl(%s)\n",__FILE__,dev->name);
7911
7912         /* return error if TTY interface open */
7913         if (info->port.count)
7914                 return -EBUSY;
7915
7916         if (cmd != SIOCWANDEV)
7917                 return hdlc_ioctl(dev, ifr, cmd);
7918
7919         switch(ifr->ifr_settings.type) {
7920         case IF_GET_IFACE: /* return current sync_serial_settings */
7921
7922                 ifr->ifr_settings.type = IF_IFACE_SYNC_SERIAL;
7923                 if (ifr->ifr_settings.size < size) {
7924                         ifr->ifr_settings.size = size; /* data size wanted */
7925                         return -ENOBUFS;
7926                 }
7927
7928                 flags = info->params.flags & (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7929                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7930                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7931                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7932
7933                 switch (flags){
7934                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN): new_line.clock_type = CLOCK_EXT; break;
7935                 case (HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_INT; break;
7936                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_TXINT; break;
7937                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN): new_line.clock_type = CLOCK_TXFROMRX; break;
7938                 default: new_line.clock_type = CLOCK_DEFAULT;
7939                 }
7940
7941                 new_line.clock_rate = info->params.clock_speed;
7942                 new_line.loopback   = info->params.loopback ? 1:0;
7943
7944                 if (copy_to_user(line, &new_line, size))
7945                         return -EFAULT;
7946                 return 0;
7947
7948         case IF_IFACE_SYNC_SERIAL: /* set sync_serial_settings */
7949
7950                 if(!capable(CAP_NET_ADMIN))
7951                         return -EPERM;
7952                 if (copy_from_user(&new_line, line, size))
7953                         return -EFAULT;
7954
7955                 switch (new_line.clock_type)
7956                 {
7957                 case CLOCK_EXT:      flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN; break;
7958                 case CLOCK_TXFROMRX: flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN; break;
7959                 case CLOCK_INT:      flags = HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG;    break;
7960                 case CLOCK_TXINT:    flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG;    break;
7961                 case CLOCK_DEFAULT:  flags = info->params.flags &
7962                                              (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7963                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7964                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7965                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN); break;
7966                 default: return -EINVAL;
7967                 }
7968
7969                 if (new_line.loopback != 0 && new_line.loopback != 1)
7970                         return -EINVAL;
7971
7972                 info->params.flags &= ~(HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7973                                         HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7974                                         HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7975                                         HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7976                 info->params.flags |= flags;
7977
7978                 info->params.loopback = new_line.loopback;
7979
7980                 if (flags & (HDLC_FLAG_RXC_BRG | HDLC_FLAG_TXC_BRG))
7981                         info->params.clock_speed = new_line.clock_rate;
7982                 else
7983                         info->params.clock_speed = 0;
7984
7985                 /* if network interface up, reprogram hardware */
7986                 if (info->netcount)
7987                         mgsl_program_hw(info);
7988                 return 0;
7989
7990         default:
7991                 return hdlc_ioctl(dev, ifr, cmd);
7992         }
7993 }
7994
7995 /**
7996  * called by network layer when transmit timeout is detected
7997  *
7998  * dev  pointer to network device structure
7999  */
8000 static void hdlcdev_tx_timeout(struct net_device *dev)
8001 {
8002         struct mgsl_struct *info = dev_to_port(dev);
8003         unsigned long flags;
8004
8005         if (debug_level >= DEBUG_LEVEL_INFO)
8006                 printk("hdlcdev_tx_timeout(%s)\n",dev->name);
8007
8008         dev->stats.tx_errors++;
8009         dev->stats.tx_aborted_errors++;
8010
8011         spin_lock_irqsave(&info->irq_spinlock,flags);
8012         usc_stop_transmitter(info);
8013         spin_unlock_irqrestore(&info->irq_spinlock,flags);
8014
8015         netif_wake_queue(dev);
8016 }
8017
8018 /**
8019  * called by device driver when transmit completes
8020  * reenable network layer transmit if stopped
8021  *
8022  * info  pointer to device instance information
8023  */
8024 static void hdlcdev_tx_done(struct mgsl_struct *info)
8025 {
8026         if (netif_queue_stopped(info->netdev))
8027                 netif_wake_queue(info->netdev);
8028 }
8029
8030 /**
8031  * called by device driver when frame received
8032  * pass frame to network layer
8033  *
8034  * info  pointer to device instance information
8035  * buf   pointer to buffer contianing frame data
8036  * size  count of data bytes in buf
8037  */
8038 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size)
8039 {
8040         struct sk_buff *skb = dev_alloc_skb(size);
8041         struct net_device *dev = info->netdev;
8042
8043         if (debug_level >= DEBUG_LEVEL_INFO)
8044                 printk("hdlcdev_rx(%s)\n", dev->name);
8045
8046         if (skb == NULL) {
8047                 printk(KERN_NOTICE "%s: can't alloc skb, dropping packet\n",
8048                        dev->name);
8049                 dev->stats.rx_dropped++;
8050                 return;
8051         }
8052
8053         memcpy(skb_put(skb, size), buf, size);
8054
8055         skb->protocol = hdlc_type_trans(skb, dev);
8056
8057         dev->stats.rx_packets++;
8058         dev->stats.rx_bytes += size;
8059
8060         netif_rx(skb);
8061
8062         dev->last_rx = jiffies;
8063 }
8064
8065 /**
8066  * called by device driver when adding device instance
8067  * do generic HDLC initialization
8068  *
8069  * info  pointer to device instance information
8070  *
8071  * returns 0 if success, otherwise error code
8072  */
8073 static int hdlcdev_init(struct mgsl_struct *info)
8074 {
8075         int rc;
8076         struct net_device *dev;
8077         hdlc_device *hdlc;
8078
8079         /* allocate and initialize network and HDLC layer objects */
8080
8081         if (!(dev = alloc_hdlcdev(info))) {
8082                 printk(KERN_ERR "%s:hdlc device allocation failure\n",__FILE__);
8083                 return -ENOMEM;
8084         }
8085
8086         /* for network layer reporting purposes only */
8087         dev->base_addr = info->io_base;
8088         dev->irq       = info->irq_level;
8089         dev->dma       = info->dma_level;
8090
8091         /* network layer callbacks and settings */
8092         dev->do_ioctl       = hdlcdev_ioctl;
8093         dev->open           = hdlcdev_open;
8094         dev->stop           = hdlcdev_close;
8095         dev->tx_timeout     = hdlcdev_tx_timeout;
8096         dev->watchdog_timeo = 10*HZ;
8097         dev->tx_queue_len   = 50;
8098
8099         /* generic HDLC layer callbacks and settings */
8100         hdlc         = dev_to_hdlc(dev);
8101         hdlc->attach = hdlcdev_attach;
8102         hdlc->xmit   = hdlcdev_xmit;
8103
8104         /* register objects with HDLC layer */
8105         if ((rc = register_hdlc_device(dev))) {
8106                 printk(KERN_WARNING "%s:unable to register hdlc device\n",__FILE__);
8107                 free_netdev(dev);
8108                 return rc;
8109         }
8110
8111         info->netdev = dev;
8112         return 0;
8113 }
8114
8115 /**
8116  * called by device driver when removing device instance
8117  * do generic HDLC cleanup
8118  *
8119  * info  pointer to device instance information
8120  */
8121 static void hdlcdev_exit(struct mgsl_struct *info)
8122 {
8123         unregister_hdlc_device(info->netdev);
8124         free_netdev(info->netdev);
8125         info->netdev = NULL;
8126 }
8127
8128 #endif /* CONFIG_HDLC */
8129
8130
8131 static int __devinit synclink_init_one (struct pci_dev *dev,
8132                                         const struct pci_device_id *ent)
8133 {
8134         struct mgsl_struct *info;
8135
8136         if (pci_enable_device(dev)) {
8137                 printk("error enabling pci device %p\n", dev);
8138                 return -EIO;
8139         }
8140
8141         if (!(info = mgsl_allocate_device())) {
8142                 printk("can't allocate device instance data.\n");
8143                 return -EIO;
8144         }
8145
8146         /* Copy user configuration info to device instance data */
8147
8148         info->io_base = pci_resource_start(dev, 2);
8149         info->irq_level = dev->irq;
8150         info->phys_memory_base = pci_resource_start(dev, 3);
8151
8152         /* Because veremap only works on page boundaries we must map
8153          * a larger area than is actually implemented for the LCR
8154          * memory range. We map a full page starting at the page boundary.
8155          */
8156         info->phys_lcr_base = pci_resource_start(dev, 0);
8157         info->lcr_offset    = info->phys_lcr_base & (PAGE_SIZE-1);
8158         info->phys_lcr_base &= ~(PAGE_SIZE-1);
8159
8160         info->bus_type = MGSL_BUS_TYPE_PCI;
8161         info->io_addr_size = 8;
8162         info->irq_flags = IRQF_SHARED;
8163
8164         if (dev->device == 0x0210) {
8165                 /* Version 1 PCI9030 based universal PCI adapter */
8166                 info->misc_ctrl_value = 0x007c4080;
8167                 info->hw_version = 1;
8168         } else {
8169                 /* Version 0 PCI9050 based 5V PCI adapter
8170                  * A PCI9050 bug prevents reading LCR registers if
8171                  * LCR base address bit 7 is set. Maintain shadow
8172                  * value so we can write to LCR misc control reg.
8173                  */
8174                 info->misc_ctrl_value = 0x087e4546;
8175                 info->hw_version = 0;
8176         }
8177
8178         mgsl_add_device(info);
8179
8180         return 0;
8181 }
8182
8183 static void __devexit synclink_remove_one (struct pci_dev *dev)
8184 {
8185 }
8186