drivers/gpu/drm/amd/amdgpu/amdgpu_vm_sdma.c

   1 /*
   2  * Copyright 2019 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  */
  22
  23 #include "amdgpu_vm.h"
  24 #include "amdgpu_job.h"
  25 #include "amdgpu_object.h"
  26 #include "amdgpu_trace.h"
  27
  28 #define AMDGPU_VM_SDMA_MIN_NUM_DW       256u
  29 #define AMDGPU_VM_SDMA_MAX_NUM_DW       (16u * 1024u)
  30
  31 /**
  32  * amdgpu_vm_sdma_map_table - make sure new PDs/PTs are GTT mapped
  33  *
  34  * @table: newly allocated or validated PD/PT
  35  */
  36 static int amdgpu_vm_sdma_map_table(struct amdgpu_bo_vm *table)
  37 {
  38         int r;
  39
  40         r = amdgpu_ttm_alloc_gart(&table->bo.tbo);
  41         if (r)
  42                 return r;
  43
  44         if (table->shadow)
  45                 r = amdgpu_ttm_alloc_gart(&table->shadow->tbo);
  46
  47         return r;
  48 }
  49
  50 /* Allocate a new job for @count PTE updates */
  51 static int amdgpu_vm_sdma_alloc_job(struct amdgpu_vm_update_params *p,
  52                                     unsigned int count)
  53 {
  54         enum amdgpu_ib_pool_type pool = p->immediate ? AMDGPU_IB_POOL_IMMEDIATE
  55                 : AMDGPU_IB_POOL_DELAYED;
  56         struct drm_sched_entity *entity = p->immediate ? &p->vm->immediate
  57                 : &p->vm->delayed;
  58         unsigned int ndw;
  59         int r;
  60
  61         /* estimate how many dw we need */
  62         ndw = AMDGPU_VM_SDMA_MIN_NUM_DW;
  63         if (p->pages_addr)
  64                 ndw += count * 2;
  65         ndw = min(ndw, AMDGPU_VM_SDMA_MAX_NUM_DW);
  66
  67         r = amdgpu_job_alloc_with_ib(p->adev, entity, AMDGPU_FENCE_OWNER_VM,
  68                                      ndw * 4, pool, &p->job);
  69         if (r)
  70                 return r;
  71
  72         p->num_dw_left = ndw;
  73         return 0;
  74 }
  75
  76 /**
  77  * amdgpu_vm_sdma_prepare - prepare SDMA command submission
  78  *
  79  * @p: see amdgpu_vm_update_params definition
  80  * @resv: reservation object with embedded fence
  81  * @sync_mode: synchronization mode
  82  *
  83  * Returns:
  84  * Negativ errno, 0 for success.
  85  */
  86 static int amdgpu_vm_sdma_prepare(struct amdgpu_vm_update_params *p,
  87                                   struct dma_resv *resv,
  88                                   enum amdgpu_sync_mode sync_mode)
  89 {
  90         struct amdgpu_sync sync;
  91         int r;
  92
  93         r = amdgpu_vm_sdma_alloc_job(p, 0);
  94         if (r)
  95                 return r;
  96
  97         if (!resv)
  98                 return 0;
  99
 100         amdgpu_sync_create(&sync);
 101         r = amdgpu_sync_resv(p->adev, &sync, resv, sync_mode, p->vm);
 102         if (!r)
 103                 r = amdgpu_sync_push_to_job(&sync, p->job);
 104         amdgpu_sync_free(&sync);
 105         return r;
 106 }
 107
 108 /**
 109  * amdgpu_vm_sdma_commit - commit SDMA command submission
 110  *
 111  * @p: see amdgpu_vm_update_params definition
 112  * @fence: resulting fence
 113  *
 114  * Returns:
 115  * Negativ errno, 0 for success.
 116  */
 117 static int amdgpu_vm_sdma_commit(struct amdgpu_vm_update_params *p,
 118                                  struct dma_fence **fence)
 119 {
 120         struct amdgpu_ib *ib = p->job->ibs;
 121         struct amdgpu_ring *ring;
 122         struct dma_fence *f;
 123
 124         ring = container_of(p->vm->delayed.rq->sched, struct amdgpu_ring,
 125                             sched);
 126
 127         WARN_ON(ib->length_dw == 0);
 128         amdgpu_ring_pad_ib(ring, ib);
 129
 130         if (p->needs_flush)
 131                 atomic64_inc(&p->vm->tlb_seq);
 132
 133         WARN_ON(ib->length_dw > p->num_dw_left);
 134         f = amdgpu_job_submit(p->job);
 135
 136         if (p->unlocked) {
 137                 struct dma_fence *tmp = dma_fence_get(f);
 138
 139                 swap(p->vm->last_unlocked, tmp);
 140                 dma_fence_put(tmp);
 141         } else {
 142                 dma_resv_add_fence(p->vm->root.bo->tbo.base.resv, f,
 143                                    DMA_RESV_USAGE_BOOKKEEP);
 144         }
 145
 146         if (fence && !p->immediate) {
 147                 /*
 148                  * Most hw generations now have a separate queue for page table
 149                  * updates, but when the queue is shared with userspace we need
 150                  * the extra CPU round trip to correctly flush the TLB.
 151                  */
 152                 set_bit(DRM_SCHED_FENCE_DONT_PIPELINE, &f->flags);
 153                 swap(*fence, f);
 154         }
 155         dma_fence_put(f);
 156         return 0;
 157 }
 158
 159 /**
 160  * amdgpu_vm_sdma_copy_ptes - copy the PTEs from mapping
 161  *
 162  * @p: see amdgpu_vm_update_params definition
 163  * @bo: PD/PT to update
 164  * @pe: addr of the page entry
 165  * @count: number of page entries to copy
 166  *
 167  * Traces the parameters and calls the DMA function to copy the PTEs.
 168  */
 169 static void amdgpu_vm_sdma_copy_ptes(struct amdgpu_vm_update_params *p,
 170                                      struct amdgpu_bo *bo, uint64_t pe,
 171                                      unsigned count)
 172 {
 173         struct amdgpu_ib *ib = p->job->ibs;
 174         uint64_t src = ib->gpu_addr;
 175
 176         src += p->num_dw_left * 4;
 177
 178         pe += amdgpu_bo_gpu_offset_no_check(bo);
 179         trace_amdgpu_vm_copy_ptes(pe, src, count, p->immediate);
 180
 181         amdgpu_vm_copy_pte(p->adev, ib, pe, src, count);
 182 }
 183
 184 /**
 185  * amdgpu_vm_sdma_set_ptes - helper to call the right asic function
 186  *
 187  * @p: see amdgpu_vm_update_params definition
 188  * @bo: PD/PT to update
 189  * @pe: byte offset of the PDE/PTE, relative to start of PDB/PTB
 190  * @addr: dst addr to write into pe
 191  * @count: number of page entries to update
 192  * @incr: increase next addr by incr bytes
 193  * @flags: hw access flags
 194  *
 195  * Traces the parameters and calls the right asic functions
 196  * to setup the page table using the DMA.
 197  */
 198 static void amdgpu_vm_sdma_set_ptes(struct amdgpu_vm_update_params *p,
 199                                     struct amdgpu_bo *bo, uint64_t pe,
 200                                     uint64_t addr, unsigned count,
 201                                     uint32_t incr, uint64_t flags)
 202 {
 203         struct amdgpu_ib *ib = p->job->ibs;
 204
 205         pe += amdgpu_bo_gpu_offset_no_check(bo);
 206         trace_amdgpu_vm_set_ptes(pe, addr, count, incr, flags, p->immediate);
 207         if (count < 3) {
 208                 amdgpu_vm_write_pte(p->adev, ib, pe, addr | flags,
 209                                     count, incr);
 210         } else {
 211                 amdgpu_vm_set_pte_pde(p->adev, ib, pe, addr,
 212                                       count, incr, flags);
 213         }
 214 }
 215
 216 /**
 217  * amdgpu_vm_sdma_update - execute VM update
 218  *
 219  * @p: see amdgpu_vm_update_params definition
 220  * @vmbo: PD/PT to update
 221  * @pe: byte offset of the PDE/PTE, relative to start of PDB/PTB
 222  * @addr: dst addr to write into pe
 223  * @count: number of page entries to update
 224  * @incr: increase next addr by incr bytes
 225  * @flags: hw access flags
 226  *
 227  * Reserve space in the IB, setup mapping buffer on demand and write commands to
 228  * the IB.
 229  */
 230 static int amdgpu_vm_sdma_update(struct amdgpu_vm_update_params *p,
 231                                  struct amdgpu_bo_vm *vmbo, uint64_t pe,
 232                                  uint64_t addr, unsigned count, uint32_t incr,
 233                                  uint64_t flags)
 234 {
 235         struct amdgpu_bo *bo = &vmbo->bo;
 236         struct dma_resv_iter cursor;
 237         unsigned int i, ndw, nptes;
 238         struct dma_fence *fence;
 239         uint64_t *pte;
 240         int r;
 241
 242         /* Wait for PD/PT moves to be completed */
 243         dma_resv_iter_begin(&cursor, bo->tbo.base.resv, DMA_RESV_USAGE_KERNEL);
 244         dma_resv_for_each_fence_unlocked(&cursor, fence) {
 245                 dma_fence_get(fence);
 246                 r = drm_sched_job_add_dependency(&p->job->base, fence);
 247                 if (r) {
 248                         dma_fence_put(fence);
 249                         dma_resv_iter_end(&cursor);
 250                         return r;
 251                 }
 252         }
 253         dma_resv_iter_end(&cursor);
 254
 255         do {
 256                 ndw = p->num_dw_left;
 257                 ndw -= p->job->ibs->length_dw;
 258
 259                 if (ndw < 32) {
 260                         r = amdgpu_vm_sdma_commit(p, NULL);
 261                         if (r)
 262                                 return r;
 263
 264                         r = amdgpu_vm_sdma_alloc_job(p, count);
 265                         if (r)
 266                                 return r;
 267                 }
 268
 269                 if (!p->pages_addr) {
 270                         /* set page commands needed */
 271                         if (vmbo->shadow)
 272                                 amdgpu_vm_sdma_set_ptes(p, vmbo->shadow, pe, addr,
 273                                                         count, incr, flags);
 274                         amdgpu_vm_sdma_set_ptes(p, bo, pe, addr, count,
 275                                                 incr, flags);
 276                         return 0;
 277                 }
 278
 279                 /* copy commands needed */
 280                 ndw -= p->adev->vm_manager.vm_pte_funcs->copy_pte_num_dw *
 281                         (vmbo->shadow ? 2 : 1);
 282
 283                 /* for padding */
 284                 ndw -= 7;
 285
 286                 nptes = min(count, ndw / 2);
 287
 288                 /* Put the PTEs at the end of the IB. */
 289                 p->num_dw_left -= nptes * 2;
 290                 pte = (uint64_t *)&(p->job->ibs->ptr[p->num_dw_left]);
 291                 for (i = 0; i < nptes; ++i, addr += incr) {
 292                         pte[i] = amdgpu_vm_map_gart(p->pages_addr, addr);
 293                         pte[i] |= flags;
 294                 }
 295
 296                 if (vmbo->shadow)
 297                         amdgpu_vm_sdma_copy_ptes(p, vmbo->shadow, pe, nptes);
 298                 amdgpu_vm_sdma_copy_ptes(p, bo, pe, nptes);
 299
 300                 pe += nptes * 8;
 301                 count -= nptes;
 302         } while (count);
 303
 304         return 0;
 305 }
 306
 307 const struct amdgpu_vm_update_funcs amdgpu_vm_sdma_funcs = {
 308         .map_table = amdgpu_vm_sdma_map_table,
 309         .prepare = amdgpu_vm_sdma_prepare,
 310         .update = amdgpu_vm_sdma_update,
 311         .commit = amdgpu_vm_sdma_commit
 312 };