drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <drm/ttm/ttm_bo_api.h>
  40 #include <drm/ttm/ttm_bo_driver.h>
  41 #include <drm/ttm/ttm_placement.h>
  42 #include <drm/ttm/ttm_module.h>
  43 #include <drm/ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48 #include <drm/gpu_scheduler.h>
  49
  50 #include <kgd_kfd_interface.h>
  51 #include "dm_pp_interface.h"
  52 #include "kgd_pp_interface.h"
  53
  54 #include "amd_shared.h"
  55 #include "amdgpu_mode.h"
  56 #include "amdgpu_ih.h"
  57 #include "amdgpu_irq.h"
  58 #include "amdgpu_ucode.h"
  59 #include "amdgpu_ttm.h"
  60 #include "amdgpu_psp.h"
  61 #include "amdgpu_gds.h"
  62 #include "amdgpu_sync.h"
  63 #include "amdgpu_ring.h"
  64 #include "amdgpu_vm.h"
  65 #include "amdgpu_dpm.h"
  66 #include "amdgpu_acp.h"
  67 #include "amdgpu_uvd.h"
  68 #include "amdgpu_vce.h"
  69 #include "amdgpu_vcn.h"
  70 #include "amdgpu_mn.h"
  71 #include "amdgpu_gmc.h"
  72 #include "amdgpu_dm.h"
  73 #include "amdgpu_virt.h"
  74 #include "amdgpu_gart.h"
  75 #include "amdgpu_debugfs.h"
  76 #include "amdgpu_job.h"
  77
  78 /*
  79  * Modules parameters.
  80  */
  81 extern int amdgpu_modeset;
  82 extern int amdgpu_vram_limit;
  83 extern int amdgpu_vis_vram_limit;
  84 extern int amdgpu_gart_size;
  85 extern int amdgpu_gtt_size;
  86 extern int amdgpu_moverate;
  87 extern int amdgpu_benchmarking;
  88 extern int amdgpu_testing;
  89 extern int amdgpu_audio;
  90 extern int amdgpu_disp_priority;
  91 extern int amdgpu_hw_i2c;
  92 extern int amdgpu_pcie_gen2;
  93 extern int amdgpu_msi;
  94 extern int amdgpu_lockup_timeout;
  95 extern int amdgpu_dpm;
  96 extern int amdgpu_fw_load_type;
  97 extern int amdgpu_aspm;
  98 extern int amdgpu_runtime_pm;
  99 extern uint amdgpu_ip_block_mask;
 100 extern int amdgpu_bapm;
 101 extern int amdgpu_deep_color;
 102 extern int amdgpu_vm_size;
 103 extern int amdgpu_vm_block_size;
 104 extern int amdgpu_vm_fragment_size;
 105 extern int amdgpu_vm_fault_stop;
 106 extern int amdgpu_vm_debug;
 107 extern int amdgpu_vm_update_mode;
 108 extern int amdgpu_dc;
 109 extern int amdgpu_sched_jobs;
 110 extern int amdgpu_sched_hw_submission;
 111 extern uint amdgpu_pcie_gen_cap;
 112 extern uint amdgpu_pcie_lane_cap;
 113 extern uint amdgpu_cg_mask;
 114 extern uint amdgpu_pg_mask;
 115 extern uint amdgpu_sdma_phase_quantum;
 116 extern char *amdgpu_disable_cu;
 117 extern char *amdgpu_virtual_display;
 118 extern uint amdgpu_pp_feature_mask;
 119 extern int amdgpu_vram_page_split;
 120 extern int amdgpu_ngg;
 121 extern int amdgpu_prim_buf_per_se;
 122 extern int amdgpu_pos_buf_per_se;
 123 extern int amdgpu_cntl_sb_buf_per_se;
 124 extern int amdgpu_param_buf_per_se;
 125 extern int amdgpu_job_hang_limit;
 126 extern int amdgpu_lbpw;
 127 extern int amdgpu_compute_multipipe;
 128 extern int amdgpu_gpu_recovery;
 129 extern int amdgpu_emu_mode;
 130 extern uint amdgpu_smu_memory_pool_size;
 131
 132 #ifdef CONFIG_DRM_AMDGPU_SI
 133 extern int amdgpu_si_support;
 134 #endif
 135 #ifdef CONFIG_DRM_AMDGPU_CIK
 136 extern int amdgpu_cik_support;
 137 #endif
 138
 139 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 140 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 141 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 142 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 143 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 144 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 145 #define AMDGPU_IB_POOL_SIZE                     16
 146 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 147 #define AMDGPUFB_CONN_LIMIT                     4
 148 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 149
 150 /* max number of IP instances */
 151 #define AMDGPU_MAX_SDMA_INSTANCES               2
 152
 153 /* hard reset data */
 154 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 155
 156 /* reset flags */
 157 #define AMDGPU_RESET_GFX                        (1 << 0)
 158 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 159 #define AMDGPU_RESET_DMA                        (1 << 2)
 160 #define AMDGPU_RESET_CP                         (1 << 3)
 161 #define AMDGPU_RESET_GRBM                       (1 << 4)
 162 #define AMDGPU_RESET_DMA1                       (1 << 5)
 163 #define AMDGPU_RESET_RLC                        (1 << 6)
 164 #define AMDGPU_RESET_SEM                        (1 << 7)
 165 #define AMDGPU_RESET_IH                         (1 << 8)
 166 #define AMDGPU_RESET_VMC                        (1 << 9)
 167 #define AMDGPU_RESET_MC                         (1 << 10)
 168 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 169 #define AMDGPU_RESET_UVD                        (1 << 12)
 170 #define AMDGPU_RESET_VCE                        (1 << 13)
 171 #define AMDGPU_RESET_VCE1                       (1 << 14)
 172
 173 /* GFX current status */
 174 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 175 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 176 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 177 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 178 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 179
 180 /* max cursor sizes (in pixels) */
 181 #define CIK_CURSOR_WIDTH 128
 182 #define CIK_CURSOR_HEIGHT 128
 183
 184 struct amdgpu_device;
 185 struct amdgpu_ib;
 186 struct amdgpu_cs_parser;
 187 struct amdgpu_job;
 188 struct amdgpu_irq_src;
 189 struct amdgpu_fpriv;
 190 struct amdgpu_bo_va_mapping;
 191 struct amdgpu_atif;
 192
 193 enum amdgpu_cp_irq {
 194         AMDGPU_CP_IRQ_GFX_EOP = 0,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 197         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 198         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 199         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 200         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 201         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 202         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 203
 204         AMDGPU_CP_IRQ_LAST
 205 };
 206
 207 enum amdgpu_sdma_irq {
 208         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 209         AMDGPU_SDMA_IRQ_TRAP1,
 210
 211         AMDGPU_SDMA_IRQ_LAST
 212 };
 213
 214 enum amdgpu_thermal_irq {
 215         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 216         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 217
 218         AMDGPU_THERMAL_IRQ_LAST
 219 };
 220
 221 enum amdgpu_kiq_irq {
 222         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 223         AMDGPU_CP_KIQ_IRQ_LAST
 224 };
 225
 226 int amdgpu_device_ip_set_clockgating_state(void *dev,
 227                                            enum amd_ip_block_type block_type,
 228                                            enum amd_clockgating_state state);
 229 int amdgpu_device_ip_set_powergating_state(void *dev,
 230                                            enum amd_ip_block_type block_type,
 231                                            enum amd_powergating_state state);
 232 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 233                                             u32 *flags);
 234 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 235                                    enum amd_ip_block_type block_type);
 236 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 237                               enum amd_ip_block_type block_type);
 238
 239 #define AMDGPU_MAX_IP_NUM 16
 240
 241 struct amdgpu_ip_block_status {
 242         bool valid;
 243         bool sw;
 244         bool hw;
 245         bool late_initialized;
 246         bool hang;
 247 };
 248
 249 struct amdgpu_ip_block_version {
 250         const enum amd_ip_block_type type;
 251         const u32 major;
 252         const u32 minor;
 253         const u32 rev;
 254         const struct amd_ip_funcs *funcs;
 255 };
 256
 257 struct amdgpu_ip_block {
 258         struct amdgpu_ip_block_status status;
 259         const struct amdgpu_ip_block_version *version;
 260 };
 261
 262 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 263                                        enum amd_ip_block_type type,
 264                                        u32 major, u32 minor);
 265
 266 struct amdgpu_ip_block *
 267 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 268                               enum amd_ip_block_type type);
 269
 270 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 271                                const struct amdgpu_ip_block_version *ip_block_version);
 272
 273 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 274 struct amdgpu_buffer_funcs {
 275         /* maximum bytes in a single operation */
 276         uint32_t        copy_max_bytes;
 277
 278         /* number of dw to reserve per operation */
 279         unsigned        copy_num_dw;
 280
 281         /* used for buffer migration */
 282         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 283                                  /* src addr in bytes */
 284                                  uint64_t src_offset,
 285                                  /* dst addr in bytes */
 286                                  uint64_t dst_offset,
 287                                  /* number of byte to transfer */
 288                                  uint32_t byte_count);
 289
 290         /* maximum bytes in a single operation */
 291         uint32_t        fill_max_bytes;
 292
 293         /* number of dw to reserve per operation */
 294         unsigned        fill_num_dw;
 295
 296         /* used for buffer clearing */
 297         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 298                                  /* value to write to memory */
 299                                  uint32_t src_data,
 300                                  /* dst addr in bytes */
 301                                  uint64_t dst_offset,
 302                                  /* number of byte to fill */
 303                                  uint32_t byte_count);
 304 };
 305
 306 /* provided by hw blocks that can write ptes, e.g., sdma */
 307 struct amdgpu_vm_pte_funcs {
 308         /* number of dw to reserve per operation */
 309         unsigned        copy_pte_num_dw;
 310
 311         /* copy pte entries from GART */
 312         void (*copy_pte)(struct amdgpu_ib *ib,
 313                          uint64_t pe, uint64_t src,
 314                          unsigned count);
 315
 316         /* write pte one entry at a time with addr mapping */
 317         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 318                           uint64_t value, unsigned count,
 319                           uint32_t incr);
 320         /* for linear pte/pde updates without addr mapping */
 321         void (*set_pte_pde)(struct amdgpu_ib *ib,
 322                             uint64_t pe,
 323                             uint64_t addr, unsigned count,
 324                             uint32_t incr, uint64_t flags);
 325 };
 326
 327 /* provided by the ih block */
 328 struct amdgpu_ih_funcs {
 329         /* ring read/write ptr handling, called from interrupt context */
 330         u32 (*get_wptr)(struct amdgpu_device *adev);
 331         bool (*prescreen_iv)(struct amdgpu_device *adev);
 332         void (*decode_iv)(struct amdgpu_device *adev,
 333                           struct amdgpu_iv_entry *entry);
 334         void (*set_rptr)(struct amdgpu_device *adev);
 335 };
 336
 337 /*
 338  * BIOS.
 339  */
 340 bool amdgpu_get_bios(struct amdgpu_device *adev);
 341 bool amdgpu_read_bios(struct amdgpu_device *adev);
 342
 343 /*
 344  * Clocks
 345  */
 346
 347 #define AMDGPU_MAX_PPLL 3
 348
 349 struct amdgpu_clock {
 350         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 351         struct amdgpu_pll spll;
 352         struct amdgpu_pll mpll;
 353         /* 10 Khz units */
 354         uint32_t default_mclk;
 355         uint32_t default_sclk;
 356         uint32_t default_dispclk;
 357         uint32_t current_dispclk;
 358         uint32_t dp_extclk;
 359         uint32_t max_pixel_clock;
 360 };
 361
 362 /*
 363  * GEM.
 364  */
 365
 366 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 367 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 368
 369 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 370 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 371                                 struct drm_file *file_priv);
 372 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 373                                 struct drm_file *file_priv);
 374 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 375 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 376 struct drm_gem_object *
 377 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 378                                  struct dma_buf_attachment *attach,
 379                                  struct sg_table *sg);
 380 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 381                                         struct drm_gem_object *gobj,
 382                                         int flags);
 383 struct drm_gem_object *amdgpu_gem_prime_import(struct drm_device *dev,
 384                                             struct dma_buf *dma_buf);
 385 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 386 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 387 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 388 int amdgpu_gem_prime_mmap(struct drm_gem_object *obj, struct vm_area_struct *vma);
 389
 390 /* sub-allocation manager, it has to be protected by another lock.
 391  * By conception this is an helper for other part of the driver
 392  * like the indirect buffer or semaphore, which both have their
 393  * locking.
 394  *
 395  * Principe is simple, we keep a list of sub allocation in offset
 396  * order (first entry has offset == 0, last entry has the highest
 397  * offset).
 398  *
 399  * When allocating new object we first check if there is room at
 400  * the end total_size - (last_object_offset + last_object_size) >=
 401  * alloc_size. If so we allocate new object there.
 402  *
 403  * When there is not enough room at the end, we start waiting for
 404  * each sub object until we reach object_offset+object_size >=
 405  * alloc_size, this object then become the sub object we return.
 406  *
 407  * Alignment can't be bigger than page size.
 408  *
 409  * Hole are not considered for allocation to keep things simple.
 410  * Assumption is that there won't be hole (all object on same
 411  * alignment).
 412  */
 413
 414 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 415
 416 struct amdgpu_sa_manager {
 417         wait_queue_head_t       wq;
 418         struct amdgpu_bo        *bo;
 419         struct list_head        *hole;
 420         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 421         struct list_head        olist;
 422         unsigned                size;
 423         uint64_t                gpu_addr;
 424         void                    *cpu_ptr;
 425         uint32_t                domain;
 426         uint32_t                align;
 427 };
 428
 429 /* sub-allocation buffer */
 430 struct amdgpu_sa_bo {
 431         struct list_head                olist;
 432         struct list_head                flist;
 433         struct amdgpu_sa_manager        *manager;
 434         unsigned                        soffset;
 435         unsigned                        eoffset;
 436         struct dma_fence                *fence;
 437 };
 438
 439 /*
 440  * GEM objects.
 441  */
 442 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 443 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 444                              int alignment, u32 initial_domain,
 445                              u64 flags, enum ttm_bo_type type,
 446                              struct reservation_object *resv,
 447                              struct drm_gem_object **obj);
 448
 449 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 450                             struct drm_device *dev,
 451                             struct drm_mode_create_dumb *args);
 452 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 453                           struct drm_device *dev,
 454                           uint32_t handle, uint64_t *offset_p);
 455 int amdgpu_fence_slab_init(void);
 456 void amdgpu_fence_slab_fini(void);
 457
 458 /*
 459  * GPU doorbell structures, functions & helpers
 460  */
 461 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 462 {
 463         AMDGPU_DOORBELL_KIQ                     = 0x000,
 464         AMDGPU_DOORBELL_HIQ                     = 0x001,
 465         AMDGPU_DOORBELL_DIQ                     = 0x002,
 466         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 467         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 468         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 469         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 470         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 471         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 472         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 473         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 474         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 475         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 476         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 477         AMDGPU_DOORBELL_IH                      = 0x1E8,
 478         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 479         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 480 } AMDGPU_DOORBELL_ASSIGNMENT;
 481
 482 struct amdgpu_doorbell {
 483         /* doorbell mmio */
 484         resource_size_t         base;
 485         resource_size_t         size;
 486         u32 __iomem             *ptr;
 487         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 488 };
 489
 490 /*
 491  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 492  */
 493 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 494 {
 495         /*
 496          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 497          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 498          *  Compute related doorbells are allocated from 0x00 to 0x8a
 499          */
 500
 501
 502         /* kernel scheduling */
 503         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 504
 505         /* HSA interface queue and debug queue */
 506         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 507         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 508
 509         /* Compute engines */
 510         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 511         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 512         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 513         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 514         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 515         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 516         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 517         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 518
 519         /* User queue doorbell range (128 doorbells) */
 520         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 521         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 522
 523         /* Graphics engine */
 524         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 525
 526         /*
 527          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 528          * Graphics voltage island aperture 1
 529          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 530          */
 531
 532         /* sDMA engines */
 533         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 534         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 535         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 536         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 537
 538         /* Interrupt handler */
 539         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 540         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 541         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 542
 543         /* VCN engine use 32 bits doorbell  */
 544         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 545         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 546         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 547         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 548
 549         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 550          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 551          */
 552         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xF8,
 553         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xF9,
 554         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFA,
 555         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFB,
 556
 557         AMDGPU_DOORBELL64_VCE_RING0_1             = 0xFC,
 558         AMDGPU_DOORBELL64_VCE_RING2_3             = 0xFD,
 559         AMDGPU_DOORBELL64_VCE_RING4_5             = 0xFE,
 560         AMDGPU_DOORBELL64_VCE_RING6_7             = 0xFF,
 561
 562         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 563         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 564 } AMDGPU_DOORBELL64_ASSIGNMENT;
 565
 566 /*
 567  * IRQS.
 568  */
 569
 570 struct amdgpu_flip_work {
 571         struct delayed_work             flip_work;
 572         struct work_struct              unpin_work;
 573         struct amdgpu_device            *adev;
 574         int                             crtc_id;
 575         u32                             target_vblank;
 576         uint64_t                        base;
 577         struct drm_pending_vblank_event *event;
 578         struct amdgpu_bo                *old_abo;
 579         struct dma_fence                *excl;
 580         unsigned                        shared_count;
 581         struct dma_fence                **shared;
 582         struct dma_fence_cb             cb;
 583         bool                            async;
 584 };
 585
 586
 587 /*
 588  * CP & rings.
 589  */
 590
 591 struct amdgpu_ib {
 592         struct amdgpu_sa_bo             *sa_bo;
 593         uint32_t                        length_dw;
 594         uint64_t                        gpu_addr;
 595         uint32_t                        *ptr;
 596         uint32_t                        flags;
 597 };
 598
 599 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 600
 601 /*
 602  * Queue manager
 603  */
 604 struct amdgpu_queue_mapper {
 605         int             hw_ip;
 606         struct mutex    lock;
 607         /* protected by lock */
 608         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
 609 };
 610
 611 struct amdgpu_queue_mgr {
 612         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
 613 };
 614
 615 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
 616                           struct amdgpu_queue_mgr *mgr);
 617 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
 618                           struct amdgpu_queue_mgr *mgr);
 619 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
 620                          struct amdgpu_queue_mgr *mgr,
 621                          u32 hw_ip, u32 instance, u32 ring,
 622                          struct amdgpu_ring **out_ring);
 623
 624 /*
 625  * context related structures
 626  */
 627
 628 struct amdgpu_ctx_ring {
 629         uint64_t                sequence;
 630         struct dma_fence        **fences;
 631         struct drm_sched_entity entity;
 632 };
 633
 634 struct amdgpu_ctx {
 635         struct kref             refcount;
 636         struct amdgpu_device    *adev;
 637         struct amdgpu_queue_mgr queue_mgr;
 638         unsigned                reset_counter;
 639         unsigned        reset_counter_query;
 640         uint32_t                vram_lost_counter;
 641         spinlock_t              ring_lock;
 642         struct dma_fence        **fences;
 643         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 644         bool                    preamble_presented;
 645         enum drm_sched_priority init_priority;
 646         enum drm_sched_priority override_priority;
 647         struct mutex            lock;
 648         atomic_t        guilty;
 649 };
 650
 651 struct amdgpu_ctx_mgr {
 652         struct amdgpu_device    *adev;
 653         struct mutex            lock;
 654         /* protected by lock */
 655         struct idr              ctx_handles;
 656 };
 657
 658 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 659 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 660
 661 int amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 662                               struct dma_fence *fence, uint64_t *seq);
 663 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 664                                    struct amdgpu_ring *ring, uint64_t seq);
 665 void amdgpu_ctx_priority_override(struct amdgpu_ctx *ctx,
 666                                   enum drm_sched_priority priority);
 667
 668 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 669                      struct drm_file *filp);
 670
 671 int amdgpu_ctx_wait_prev_fence(struct amdgpu_ctx *ctx, unsigned ring_id);
 672
 673 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 674 void amdgpu_ctx_mgr_entity_fini(struct amdgpu_ctx_mgr *mgr);
 675 void amdgpu_ctx_mgr_entity_flush(struct amdgpu_ctx_mgr *mgr);
 676 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 677
 678
 679 /*
 680  * file private structure
 681  */
 682
 683 struct amdgpu_fpriv {
 684         struct amdgpu_vm        vm;
 685         struct amdgpu_bo_va     *prt_va;
 686         struct amdgpu_bo_va     *csa_va;
 687         struct mutex            bo_list_lock;
 688         struct idr              bo_list_handles;
 689         struct amdgpu_ctx_mgr   ctx_mgr;
 690 };
 691
 692 /*
 693  * residency list
 694  */
 695 struct amdgpu_bo_list_entry {
 696         struct amdgpu_bo                *robj;
 697         struct ttm_validate_buffer      tv;
 698         struct amdgpu_bo_va             *bo_va;
 699         uint32_t                        priority;
 700         struct page                     **user_pages;
 701         int                             user_invalidated;
 702 };
 703
 704 struct amdgpu_bo_list {
 705         struct mutex lock;
 706         struct rcu_head rhead;
 707         struct kref refcount;
 708         struct amdgpu_bo *gds_obj;
 709         struct amdgpu_bo *gws_obj;
 710         struct amdgpu_bo *oa_obj;
 711         unsigned first_userptr;
 712         unsigned num_entries;
 713         struct amdgpu_bo_list_entry *array;
 714 };
 715
 716 struct amdgpu_bo_list *
 717 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
 718 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
 719                              struct list_head *validated);
 720 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
 721 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
 722 int amdgpu_bo_create_list_entry_array(struct drm_amdgpu_bo_list_in *in,
 723                                       struct drm_amdgpu_bo_list_entry **info_param);
 724
 725 int amdgpu_bo_list_create(struct amdgpu_device *adev,
 726                                  struct drm_file *filp,
 727                                  struct drm_amdgpu_bo_list_entry *info,
 728                                  unsigned num_entries,
 729                                  struct amdgpu_bo_list **list);
 730
 731 /*
 732  * GFX stuff
 733  */
 734 #include "clearstate_defs.h"
 735
 736 struct amdgpu_rlc_funcs {
 737         void (*enter_safe_mode)(struct amdgpu_device *adev);
 738         void (*exit_safe_mode)(struct amdgpu_device *adev);
 739 };
 740
 741 struct amdgpu_rlc {
 742         /* for power gating */
 743         struct amdgpu_bo        *save_restore_obj;
 744         uint64_t                save_restore_gpu_addr;
 745         volatile uint32_t       *sr_ptr;
 746         const u32               *reg_list;
 747         u32                     reg_list_size;
 748         /* for clear state */
 749         struct amdgpu_bo        *clear_state_obj;
 750         uint64_t                clear_state_gpu_addr;
 751         volatile uint32_t       *cs_ptr;
 752         const struct cs_section_def   *cs_data;
 753         u32                     clear_state_size;
 754         /* for cp tables */
 755         struct amdgpu_bo        *cp_table_obj;
 756         uint64_t                cp_table_gpu_addr;
 757         volatile uint32_t       *cp_table_ptr;
 758         u32                     cp_table_size;
 759
 760         /* safe mode for updating CG/PG state */
 761         bool in_safe_mode;
 762         const struct amdgpu_rlc_funcs *funcs;
 763
 764         /* for firmware data */
 765         u32 save_and_restore_offset;
 766         u32 clear_state_descriptor_offset;
 767         u32 avail_scratch_ram_locations;
 768         u32 reg_restore_list_size;
 769         u32 reg_list_format_start;
 770         u32 reg_list_format_separate_start;
 771         u32 starting_offsets_start;
 772         u32 reg_list_format_size_bytes;
 773         u32 reg_list_size_bytes;
 774         u32 reg_list_format_direct_reg_list_length;
 775         u32 save_restore_list_cntl_size_bytes;
 776         u32 save_restore_list_gpm_size_bytes;
 777         u32 save_restore_list_srm_size_bytes;
 778
 779         u32 *register_list_format;
 780         u32 *register_restore;
 781         u8 *save_restore_list_cntl;
 782         u8 *save_restore_list_gpm;
 783         u8 *save_restore_list_srm;
 784
 785         bool is_rlc_v2_1;
 786 };
 787
 788 #define AMDGPU_MAX_COMPUTE_QUEUES KGD_MAX_QUEUES
 789
 790 struct amdgpu_mec {
 791         struct amdgpu_bo        *hpd_eop_obj;
 792         u64                     hpd_eop_gpu_addr;
 793         struct amdgpu_bo        *mec_fw_obj;
 794         u64                     mec_fw_gpu_addr;
 795         u32 num_mec;
 796         u32 num_pipe_per_mec;
 797         u32 num_queue_per_pipe;
 798         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
 799
 800         /* These are the resources for which amdgpu takes ownership */
 801         DECLARE_BITMAP(queue_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 802 };
 803
 804 struct amdgpu_kiq {
 805         u64                     eop_gpu_addr;
 806         struct amdgpu_bo        *eop_obj;
 807         spinlock_t              ring_lock;
 808         struct amdgpu_ring      ring;
 809         struct amdgpu_irq_src   irq;
 810 };
 811
 812 /*
 813  * GPU scratch registers structures, functions & helpers
 814  */
 815 struct amdgpu_scratch {
 816         unsigned                num_reg;
 817         uint32_t                reg_base;
 818         uint32_t                free_mask;
 819 };
 820
 821 /*
 822  * GFX configurations
 823  */
 824 #define AMDGPU_GFX_MAX_SE 4
 825 #define AMDGPU_GFX_MAX_SH_PER_SE 2
 826
 827 struct amdgpu_rb_config {
 828         uint32_t rb_backend_disable;
 829         uint32_t user_rb_backend_disable;
 830         uint32_t raster_config;
 831         uint32_t raster_config_1;
 832 };
 833
 834 struct gb_addr_config {
 835         uint16_t pipe_interleave_size;
 836         uint8_t num_pipes;
 837         uint8_t max_compress_frags;
 838         uint8_t num_banks;
 839         uint8_t num_se;
 840         uint8_t num_rb_per_se;
 841 };
 842
 843 struct amdgpu_gfx_config {
 844         unsigned max_shader_engines;
 845         unsigned max_tile_pipes;
 846         unsigned max_cu_per_sh;
 847         unsigned max_sh_per_se;
 848         unsigned max_backends_per_se;
 849         unsigned max_texture_channel_caches;
 850         unsigned max_gprs;
 851         unsigned max_gs_threads;
 852         unsigned max_hw_contexts;
 853         unsigned sc_prim_fifo_size_frontend;
 854         unsigned sc_prim_fifo_size_backend;
 855         unsigned sc_hiz_tile_fifo_size;
 856         unsigned sc_earlyz_tile_fifo_size;
 857
 858         unsigned num_tile_pipes;
 859         unsigned backend_enable_mask;
 860         unsigned mem_max_burst_length_bytes;
 861         unsigned mem_row_size_in_kb;
 862         unsigned shader_engine_tile_size;
 863         unsigned num_gpus;
 864         unsigned multi_gpu_tile_size;
 865         unsigned mc_arb_ramcfg;
 866         unsigned gb_addr_config;
 867         unsigned num_rbs;
 868         unsigned gs_vgt_table_depth;
 869         unsigned gs_prim_buffer_depth;
 870
 871         uint32_t tile_mode_array[32];
 872         uint32_t macrotile_mode_array[16];
 873
 874         struct gb_addr_config gb_addr_config_fields;
 875         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
 876
 877         /* gfx configure feature */
 878         uint32_t double_offchip_lds_buf;
 879         /* cached value of DB_DEBUG2 */
 880         uint32_t db_debug2;
 881 };
 882
 883 struct amdgpu_cu_info {
 884         uint32_t simd_per_cu;
 885         uint32_t max_waves_per_simd;
 886         uint32_t wave_front_size;
 887         uint32_t max_scratch_slots_per_cu;
 888         uint32_t lds_size;
 889
 890         /* total active CU number */
 891         uint32_t number;
 892         uint32_t ao_cu_mask;
 893         uint32_t ao_cu_bitmap[4][4];
 894         uint32_t bitmap[4][4];
 895 };
 896
 897 struct amdgpu_gfx_funcs {
 898         /* get the gpu clock counter */
 899         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
 900         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
 901         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
 902         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
 903         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
 904         void (*select_me_pipe_q)(struct amdgpu_device *adev, u32 me, u32 pipe, u32 queue);
 905 };
 906
 907 struct amdgpu_ngg_buf {
 908         struct amdgpu_bo        *bo;
 909         uint64_t                gpu_addr;
 910         uint32_t                size;
 911         uint32_t                bo_size;
 912 };
 913
 914 enum {
 915         NGG_PRIM = 0,
 916         NGG_POS,
 917         NGG_CNTL,
 918         NGG_PARAM,
 919         NGG_BUF_MAX
 920 };
 921
 922 struct amdgpu_ngg {
 923         struct amdgpu_ngg_buf   buf[NGG_BUF_MAX];
 924         uint32_t                gds_reserve_addr;
 925         uint32_t                gds_reserve_size;
 926         bool                    init;
 927 };
 928
 929 struct sq_work {
 930         struct work_struct      work;
 931         unsigned ih_data;
 932 };
 933
 934 struct amdgpu_gfx {
 935         struct mutex                    gpu_clock_mutex;
 936         struct amdgpu_gfx_config        config;
 937         struct amdgpu_rlc               rlc;
 938         struct amdgpu_mec               mec;
 939         struct amdgpu_kiq               kiq;
 940         struct amdgpu_scratch           scratch;
 941         const struct firmware           *me_fw; /* ME firmware */
 942         uint32_t                        me_fw_version;
 943         const struct firmware           *pfp_fw; /* PFP firmware */
 944         uint32_t                        pfp_fw_version;
 945         const struct firmware           *ce_fw; /* CE firmware */
 946         uint32_t                        ce_fw_version;
 947         const struct firmware           *rlc_fw; /* RLC firmware */
 948         uint32_t                        rlc_fw_version;
 949         const struct firmware           *mec_fw; /* MEC firmware */
 950         uint32_t                        mec_fw_version;
 951         const struct firmware           *mec2_fw; /* MEC2 firmware */
 952         uint32_t                        mec2_fw_version;
 953         uint32_t                        me_feature_version;
 954         uint32_t                        ce_feature_version;
 955         uint32_t                        pfp_feature_version;
 956         uint32_t                        rlc_feature_version;
 957         uint32_t                        rlc_srlc_fw_version;
 958         uint32_t                        rlc_srlc_feature_version;
 959         uint32_t                        rlc_srlg_fw_version;
 960         uint32_t                        rlc_srlg_feature_version;
 961         uint32_t                        rlc_srls_fw_version;
 962         uint32_t                        rlc_srls_feature_version;
 963         uint32_t                        mec_feature_version;
 964         uint32_t                        mec2_feature_version;
 965         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
 966         unsigned                        num_gfx_rings;
 967         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
 968         unsigned                        num_compute_rings;
 969         struct amdgpu_irq_src           eop_irq;
 970         struct amdgpu_irq_src           priv_reg_irq;
 971         struct amdgpu_irq_src           priv_inst_irq;
 972         struct amdgpu_irq_src           cp_ecc_error_irq;
 973         struct amdgpu_irq_src           sq_irq;
 974         struct sq_work                  sq_work;
 975
 976         /* gfx status */
 977         uint32_t                        gfx_current_status;
 978         /* ce ram size*/
 979         unsigned                        ce_ram_size;
 980         struct amdgpu_cu_info           cu_info;
 981         const struct amdgpu_gfx_funcs   *funcs;
 982
 983         /* reset mask */
 984         uint32_t                        grbm_soft_reset;
 985         uint32_t                        srbm_soft_reset;
 986         /* s3/s4 mask */
 987         bool                            in_suspend;
 988         /* NGG */
 989         struct amdgpu_ngg               ngg;
 990
 991         /* pipe reservation */
 992         struct mutex                    pipe_reserve_mutex;
 993         DECLARE_BITMAP                  (pipe_reserve_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 994 };
 995
 996 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 997                   unsigned size, struct amdgpu_ib *ib);
 998 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 999                     struct dma_fence *f);
1000 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1001                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
1002                        struct dma_fence **f);
1003 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1004 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1005 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1006
1007 /*
1008  * CS.
1009  */
1010 struct amdgpu_cs_chunk {
1011         uint32_t                chunk_id;
1012         uint32_t                length_dw;
1013         void                    *kdata;
1014 };
1015
1016 struct amdgpu_cs_parser {
1017         struct amdgpu_device    *adev;
1018         struct drm_file         *filp;
1019         struct amdgpu_ctx       *ctx;
1020
1021         /* chunks */
1022         unsigned                nchunks;
1023         struct amdgpu_cs_chunk  *chunks;
1024
1025         /* scheduler job object */
1026         struct amdgpu_job       *job;
1027         struct amdgpu_ring      *ring;
1028
1029         /* buffer objects */
1030         struct ww_acquire_ctx           ticket;
1031         struct amdgpu_bo_list           *bo_list;
1032         struct amdgpu_mn                *mn;
1033         struct amdgpu_bo_list_entry     vm_pd;
1034         struct list_head                validated;
1035         struct dma_fence                *fence;
1036         uint64_t                        bytes_moved_threshold;
1037         uint64_t                        bytes_moved_vis_threshold;
1038         uint64_t                        bytes_moved;
1039         uint64_t                        bytes_moved_vis;
1040         struct amdgpu_bo_list_entry     *evictable;
1041
1042         /* user fence */
1043         struct amdgpu_bo_list_entry     uf_entry;
1044
1045         unsigned num_post_dep_syncobjs;
1046         struct drm_syncobj **post_dep_syncobjs;
1047 };
1048
1049 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1050                                       uint32_t ib_idx, int idx)
1051 {
1052         return p->job->ibs[ib_idx].ptr[idx];
1053 }
1054
1055 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1056                                        uint32_t ib_idx, int idx,
1057                                        uint32_t value)
1058 {
1059         p->job->ibs[ib_idx].ptr[idx] = value;
1060 }
1061
1062 /*
1063  * Writeback
1064  */
1065 #define AMDGPU_MAX_WB 128       /* Reserve at most 128 WB slots for amdgpu-owned rings. */
1066
1067 struct amdgpu_wb {
1068         struct amdgpu_bo        *wb_obj;
1069         volatile uint32_t       *wb;
1070         uint64_t                gpu_addr;
1071         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1072         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1073 };
1074
1075 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
1076 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
1077
1078 /*
1079  * SDMA
1080  */
1081 struct amdgpu_sdma_instance {
1082         /* SDMA firmware */
1083         const struct firmware   *fw;
1084         uint32_t                fw_version;
1085         uint32_t                feature_version;
1086
1087         struct amdgpu_ring      ring;
1088         bool                    burst_nop;
1089 };
1090
1091 struct amdgpu_sdma {
1092         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1093 #ifdef CONFIG_DRM_AMDGPU_SI
1094         //SI DMA has a difference trap irq number for the second engine
1095         struct amdgpu_irq_src   trap_irq_1;
1096 #endif
1097         struct amdgpu_irq_src   trap_irq;
1098         struct amdgpu_irq_src   illegal_inst_irq;
1099         int                     num_instances;
1100         uint32_t                    srbm_soft_reset;
1101 };
1102
1103 /*
1104  * Firmware
1105  */
1106 enum amdgpu_firmware_load_type {
1107         AMDGPU_FW_LOAD_DIRECT = 0,
1108         AMDGPU_FW_LOAD_SMU,
1109         AMDGPU_FW_LOAD_PSP,
1110 };
1111
1112 struct amdgpu_firmware {
1113         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1114         enum amdgpu_firmware_load_type load_type;
1115         struct amdgpu_bo *fw_buf;
1116         unsigned int fw_size;
1117         unsigned int max_ucodes;
1118         /* firmwares are loaded by psp instead of smu from vega10 */
1119         const struct amdgpu_psp_funcs *funcs;
1120         struct amdgpu_bo *rbuf;
1121         struct mutex mutex;
1122
1123         /* gpu info firmware data pointer */
1124         const struct firmware *gpu_info_fw;
1125
1126         void *fw_buf_ptr;
1127         uint64_t fw_buf_mc;
1128 };
1129
1130 /*
1131  * Benchmarking
1132  */
1133 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1134
1135
1136 /*
1137  * Testing
1138  */
1139 void amdgpu_test_moves(struct amdgpu_device *adev);
1140
1141
1142 /*
1143  * amdgpu smumgr functions
1144  */
1145 struct amdgpu_smumgr_funcs {
1146         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1147         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1148         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1149 };
1150
1151 /*
1152  * amdgpu smumgr
1153  */
1154 struct amdgpu_smumgr {
1155         struct amdgpu_bo *toc_buf;
1156         struct amdgpu_bo *smu_buf;
1157         /* asic priv smu data */
1158         void *priv;
1159         spinlock_t smu_lock;
1160         /* smumgr functions */
1161         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1162         /* ucode loading complete flag */
1163         uint32_t fw_flags;
1164 };
1165
1166 /*
1167  * ASIC specific register table accessible by UMD
1168  */
1169 struct amdgpu_allowed_register_entry {
1170         uint32_t reg_offset;
1171         bool grbm_indexed;
1172 };
1173
1174 /*
1175  * ASIC specific functions.
1176  */
1177 struct amdgpu_asic_funcs {
1178         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1179         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1180                                    u8 *bios, u32 length_bytes);
1181         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1182                              u32 sh_num, u32 reg_offset, u32 *value);
1183         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1184         int (*reset)(struct amdgpu_device *adev);
1185         /* get the reference clock */
1186         u32 (*get_xclk)(struct amdgpu_device *adev);
1187         /* MM block clocks */
1188         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1189         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1190         /* static power management */
1191         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1192         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1193         /* get config memsize register */
1194         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1195         /* flush hdp write queue */
1196         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
1197         /* invalidate hdp read cache */
1198         void (*invalidate_hdp)(struct amdgpu_device *adev,
1199                                struct amdgpu_ring *ring);
1200         /* check if the asic needs a full reset of if soft reset will work */
1201         bool (*need_full_reset)(struct amdgpu_device *adev);
1202 };
1203
1204 /*
1205  * IOCTL.
1206  */
1207 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1208                             struct drm_file *filp);
1209 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1210                                 struct drm_file *filp);
1211
1212 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1213                           struct drm_file *filp);
1214 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1215                         struct drm_file *filp);
1216 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1217                           struct drm_file *filp);
1218 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1219                               struct drm_file *filp);
1220 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1221                           struct drm_file *filp);
1222 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1223                         struct drm_file *filp);
1224 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1225 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
1226                                     struct drm_file *filp);
1227 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1228 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1229                                 struct drm_file *filp);
1230
1231 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1232                                 struct drm_file *filp);
1233
1234 /* VRAM scratch page for HDP bug, default vram page */
1235 struct amdgpu_vram_scratch {
1236         struct amdgpu_bo                *robj;
1237         volatile uint32_t               *ptr;
1238         u64                             gpu_addr;
1239 };
1240
1241 /*
1242  * ACPI
1243  */
1244 struct amdgpu_atcs_functions {
1245         bool get_ext_state;
1246         bool pcie_perf_req;
1247         bool pcie_dev_rdy;
1248         bool pcie_bus_width;
1249 };
1250
1251 struct amdgpu_atcs {
1252         struct amdgpu_atcs_functions functions;
1253 };
1254
1255 /*
1256  * Firmware VRAM reservation
1257  */
1258 struct amdgpu_fw_vram_usage {
1259         u64 start_offset;
1260         u64 size;
1261         struct amdgpu_bo *reserved_bo;
1262         void *va;
1263 };
1264
1265 /*
1266  * CGS
1267  */
1268 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1269 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1270
1271 /*
1272  * Core structure, functions and helpers.
1273  */
1274 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1275 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1276
1277 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1278 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1279
1280
1281 /*
1282  * amdgpu nbio functions
1283  *
1284  */
1285 struct nbio_hdp_flush_reg {
1286         u32 ref_and_mask_cp0;
1287         u32 ref_and_mask_cp1;
1288         u32 ref_and_mask_cp2;
1289         u32 ref_and_mask_cp3;
1290         u32 ref_and_mask_cp4;
1291         u32 ref_and_mask_cp5;
1292         u32 ref_and_mask_cp6;
1293         u32 ref_and_mask_cp7;
1294         u32 ref_and_mask_cp8;
1295         u32 ref_and_mask_cp9;
1296         u32 ref_and_mask_sdma0;
1297         u32 ref_and_mask_sdma1;
1298 };
1299
1300 struct amdgpu_nbio_funcs {
1301         const struct nbio_hdp_flush_reg *hdp_flush_reg;
1302         u32 (*get_hdp_flush_req_offset)(struct amdgpu_device *adev);
1303         u32 (*get_hdp_flush_done_offset)(struct amdgpu_device *adev);
1304         u32 (*get_pcie_index_offset)(struct amdgpu_device *adev);
1305         u32 (*get_pcie_data_offset)(struct amdgpu_device *adev);
1306         u32 (*get_rev_id)(struct amdgpu_device *adev);
1307         void (*mc_access_enable)(struct amdgpu_device *adev, bool enable);
1308         void (*hdp_flush)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
1309         u32 (*get_memsize)(struct amdgpu_device *adev);
1310         void (*sdma_doorbell_range)(struct amdgpu_device *adev, int instance,
1311                                     bool use_doorbell, int doorbell_index);
1312         void (*enable_doorbell_aperture)(struct amdgpu_device *adev,
1313                                          bool enable);
1314         void (*enable_doorbell_selfring_aperture)(struct amdgpu_device *adev,
1315                                                   bool enable);
1316         void (*ih_doorbell_range)(struct amdgpu_device *adev,
1317                                   bool use_doorbell, int doorbell_index);
1318         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
1319                                                  bool enable);
1320         void (*update_medium_grain_light_sleep)(struct amdgpu_device *adev,
1321                                                 bool enable);
1322         void (*get_clockgating_state)(struct amdgpu_device *adev,
1323                                       u32 *flags);
1324         void (*ih_control)(struct amdgpu_device *adev);
1325         void (*init_registers)(struct amdgpu_device *adev);
1326         void (*detect_hw_virt)(struct amdgpu_device *adev);
1327 };
1328
1329 struct amdgpu_df_funcs {
1330         void (*init)(struct amdgpu_device *adev);
1331         void (*enable_broadcast_mode)(struct amdgpu_device *adev,
1332                                       bool enable);
1333         u32 (*get_fb_channel_number)(struct amdgpu_device *adev);
1334         u32 (*get_hbm_channel_number)(struct amdgpu_device *adev);
1335         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
1336                                                  bool enable);
1337         void (*get_clockgating_state)(struct amdgpu_device *adev,
1338                                       u32 *flags);
1339         void (*enable_ecc_force_par_wr_rmw)(struct amdgpu_device *adev,
1340                                             bool enable);
1341 };
1342 /* Define the HW IP blocks will be used in driver , add more if necessary */
1343 enum amd_hw_ip_block_type {
1344         GC_HWIP = 1,
1345         HDP_HWIP,
1346         SDMA0_HWIP,
1347         SDMA1_HWIP,
1348         MMHUB_HWIP,
1349         ATHUB_HWIP,
1350         NBIO_HWIP,
1351         MP0_HWIP,
1352         MP1_HWIP,
1353         UVD_HWIP,
1354         VCN_HWIP = UVD_HWIP,
1355         VCE_HWIP,
1356         DF_HWIP,
1357         DCE_HWIP,
1358         OSSSYS_HWIP,
1359         SMUIO_HWIP,
1360         PWR_HWIP,
1361         NBIF_HWIP,
1362         THM_HWIP,
1363         CLK_HWIP,
1364         MAX_HWIP
1365 };
1366
1367 #define HWIP_MAX_INSTANCE       6
1368
1369 struct amd_powerplay {
1370         void *pp_handle;
1371         const struct amd_pm_funcs *pp_funcs;
1372         uint32_t pp_feature;
1373 };
1374
1375 #define AMDGPU_RESET_MAGIC_NUM 64
1376 struct amdgpu_device {
1377         struct device                   *dev;
1378         struct drm_device               *ddev;
1379         struct pci_dev                  *pdev;
1380
1381 #ifdef CONFIG_DRM_AMD_ACP
1382         struct amdgpu_acp               acp;
1383 #endif
1384
1385         /* ASIC */
1386         enum amd_asic_type              asic_type;
1387         uint32_t                        family;
1388         uint32_t                        rev_id;
1389         uint32_t                        external_rev_id;
1390         unsigned long                   flags;
1391         int                             usec_timeout;
1392         const struct amdgpu_asic_funcs  *asic_funcs;
1393         bool                            shutdown;
1394         bool                            need_dma32;
1395         bool                            need_swiotlb;
1396         bool                            accel_working;
1397         struct work_struct              reset_work;
1398         struct notifier_block           acpi_nb;
1399         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1400         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1401         unsigned                        debugfs_count;
1402 #if defined(CONFIG_DEBUG_FS)
1403         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1404 #endif
1405         struct amdgpu_atif              *atif;
1406         struct amdgpu_atcs              atcs;
1407         struct mutex                    srbm_mutex;
1408         /* GRBM index mutex. Protects concurrent access to GRBM index */
1409         struct mutex                    grbm_idx_mutex;
1410         struct dev_pm_domain            vga_pm_domain;
1411         bool                            have_disp_power_ref;
1412
1413         /* BIOS */
1414         bool                            is_atom_fw;
1415         uint8_t                         *bios;
1416         uint32_t                        bios_size;
1417         struct amdgpu_bo                *stolen_vga_memory;
1418         uint32_t                        bios_scratch_reg_offset;
1419         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1420
1421         /* Register/doorbell mmio */
1422         resource_size_t                 rmmio_base;
1423         resource_size_t                 rmmio_size;
1424         void __iomem                    *rmmio;
1425         /* protects concurrent MM_INDEX/DATA based register access */
1426         spinlock_t mmio_idx_lock;
1427         /* protects concurrent SMC based register access */
1428         spinlock_t smc_idx_lock;
1429         amdgpu_rreg_t                   smc_rreg;
1430         amdgpu_wreg_t                   smc_wreg;
1431         /* protects concurrent PCIE register access */
1432         spinlock_t pcie_idx_lock;
1433         amdgpu_rreg_t                   pcie_rreg;
1434         amdgpu_wreg_t                   pcie_wreg;
1435         amdgpu_rreg_t                   pciep_rreg;
1436         amdgpu_wreg_t                   pciep_wreg;
1437         /* protects concurrent UVD register access */
1438         spinlock_t uvd_ctx_idx_lock;
1439         amdgpu_rreg_t                   uvd_ctx_rreg;
1440         amdgpu_wreg_t                   uvd_ctx_wreg;
1441         /* protects concurrent DIDT register access */
1442         spinlock_t didt_idx_lock;
1443         amdgpu_rreg_t                   didt_rreg;
1444         amdgpu_wreg_t                   didt_wreg;
1445         /* protects concurrent gc_cac register access */
1446         spinlock_t gc_cac_idx_lock;
1447         amdgpu_rreg_t                   gc_cac_rreg;
1448         amdgpu_wreg_t                   gc_cac_wreg;
1449         /* protects concurrent se_cac register access */
1450         spinlock_t se_cac_idx_lock;
1451         amdgpu_rreg_t                   se_cac_rreg;
1452         amdgpu_wreg_t                   se_cac_wreg;
1453         /* protects concurrent ENDPOINT (audio) register access */
1454         spinlock_t audio_endpt_idx_lock;
1455         amdgpu_block_rreg_t             audio_endpt_rreg;
1456         amdgpu_block_wreg_t             audio_endpt_wreg;
1457         void __iomem                    *rio_mem;
1458         resource_size_t                 rio_mem_size;
1459         struct amdgpu_doorbell          doorbell;
1460
1461         /* clock/pll info */
1462         struct amdgpu_clock            clock;
1463
1464         /* MC */
1465         struct amdgpu_gmc               gmc;
1466         struct amdgpu_gart              gart;
1467         dma_addr_t                      dummy_page_addr;
1468         struct amdgpu_vm_manager        vm_manager;
1469         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1470
1471         /* memory management */
1472         struct amdgpu_mman              mman;
1473         struct amdgpu_vram_scratch      vram_scratch;
1474         struct amdgpu_wb                wb;
1475         atomic64_t                      num_bytes_moved;
1476         atomic64_t                      num_evictions;
1477         atomic64_t                      num_vram_cpu_page_faults;
1478         atomic_t                        gpu_reset_counter;
1479         atomic_t                        vram_lost_counter;
1480
1481         /* data for buffer migration throttling */
1482         struct {
1483                 spinlock_t              lock;
1484                 s64                     last_update_us;
1485                 s64                     accum_us; /* accumulated microseconds */
1486                 s64                     accum_us_vis; /* for visible VRAM */
1487                 u32                     log2_max_MBps;
1488         } mm_stats;
1489
1490         /* display */
1491         bool                            enable_virtual_display;
1492         struct amdgpu_mode_info         mode_info;
1493         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
1494         struct work_struct              hotplug_work;
1495         struct amdgpu_irq_src           crtc_irq;
1496         struct amdgpu_irq_src           pageflip_irq;
1497         struct amdgpu_irq_src           hpd_irq;
1498
1499         /* rings */
1500         u64                             fence_context;
1501         unsigned                        num_rings;
1502         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1503         bool                            ib_pool_ready;
1504         struct amdgpu_sa_manager        ring_tmp_bo;
1505
1506         /* interrupts */
1507         struct amdgpu_irq               irq;
1508
1509         /* powerplay */
1510         struct amd_powerplay            powerplay;
1511         bool                            pp_force_state_enabled;
1512
1513         /* dpm */
1514         struct amdgpu_pm                pm;
1515         u32                             cg_flags;
1516         u32                             pg_flags;
1517
1518         /* amdgpu smumgr */
1519         struct amdgpu_smumgr smu;
1520
1521         /* gfx */
1522         struct amdgpu_gfx               gfx;
1523
1524         /* sdma */
1525         struct amdgpu_sdma              sdma;
1526
1527         /* uvd */
1528         struct amdgpu_uvd               uvd;
1529
1530         /* vce */
1531         struct amdgpu_vce               vce;
1532
1533         /* vcn */
1534         struct amdgpu_vcn               vcn;
1535
1536         /* firmwares */
1537         struct amdgpu_firmware          firmware;
1538
1539         /* PSP */
1540         struct psp_context              psp;
1541
1542         /* GDS */
1543         struct amdgpu_gds               gds;
1544
1545         /* display related functionality */
1546         struct amdgpu_display_manager dm;
1547
1548         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1549         int                             num_ip_blocks;
1550         struct mutex    mn_lock;
1551         DECLARE_HASHTABLE(mn_hash, 7);
1552
1553         /* tracking pinned memory */
1554         atomic64_t vram_pin_size;
1555         atomic64_t visible_pin_size;
1556         atomic64_t gart_pin_size;
1557
1558         /* amdkfd interface */
1559         struct kfd_dev          *kfd;
1560
1561         /* soc15 register offset based on ip, instance and  segment */
1562         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
1563
1564         const struct amdgpu_nbio_funcs  *nbio_funcs;
1565         const struct amdgpu_df_funcs    *df_funcs;
1566
1567         /* delayed work_func for deferring clockgating during resume */
1568         struct delayed_work     late_init_work;
1569
1570         struct amdgpu_virt      virt;
1571         /* firmware VRAM reservation */
1572         struct amdgpu_fw_vram_usage fw_vram_usage;
1573
1574         /* link all shadow bo */
1575         struct list_head                shadow_list;
1576         struct mutex                    shadow_list_lock;
1577         /* keep an lru list of rings by HW IP */
1578         struct list_head                ring_lru_list;
1579         spinlock_t                      ring_lru_list_lock;
1580
1581         /* record hw reset is performed */
1582         bool has_hw_reset;
1583         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1584
1585         /* record last mm index being written through WREG32*/
1586         unsigned long last_mm_index;
1587         bool                            in_gpu_reset;
1588         struct mutex  lock_reset;
1589 };
1590
1591 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1592 {
1593         return container_of(bdev, struct amdgpu_device, mman.bdev);
1594 }
1595
1596 int amdgpu_device_init(struct amdgpu_device *adev,
1597                        struct drm_device *ddev,
1598                        struct pci_dev *pdev,
1599                        uint32_t flags);
1600 void amdgpu_device_fini(struct amdgpu_device *adev);
1601 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1602
1603 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1604                         uint32_t acc_flags);
1605 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1606                     uint32_t acc_flags);
1607 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1608 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1609
1610 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1611 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1612
1613 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1614 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1615 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1616 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1617
1618 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1619 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1620
1621 int emu_soc_asic_init(struct amdgpu_device *adev);
1622
1623 /*
1624  * Registers read & write functions.
1625  */
1626
1627 #define AMDGPU_REGS_IDX       (1<<0)
1628 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1629
1630 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1631 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1632
1633 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1634 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1635
1636 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1637 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1638 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1639 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1640 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1641 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1642 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1643 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1644 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1645 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1646 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1647 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1648 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1649 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1650 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1651 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1652 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1653 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1654 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1655 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1656 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1657 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1658 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1659 #define WREG32_P(reg, val, mask)                                \
1660         do {                                                    \
1661                 uint32_t tmp_ = RREG32(reg);                    \
1662                 tmp_ &= (mask);                                 \
1663                 tmp_ |= ((val) & ~(mask));                      \
1664                 WREG32(reg, tmp_);                              \
1665         } while (0)
1666 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1667 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1668 #define WREG32_PLL_P(reg, val, mask)                            \
1669         do {                                                    \
1670                 uint32_t tmp_ = RREG32_PLL(reg);                \
1671                 tmp_ &= (mask);                                 \
1672                 tmp_ |= ((val) & ~(mask));                      \
1673                 WREG32_PLL(reg, tmp_);                          \
1674         } while (0)
1675 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1676 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1677 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1678
1679 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1680 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1681 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1682 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1683
1684 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1685 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1686
1687 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1688         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1689          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1690
1691 #define REG_GET_FIELD(value, reg, field)                                \
1692         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1693
1694 #define WREG32_FIELD(reg, field, val)   \
1695         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1696
1697 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1698         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1699
1700 /*
1701  * BIOS helpers.
1702  */
1703 #define RBIOS8(i) (adev->bios[i])
1704 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1705 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1706
1707 static inline struct amdgpu_sdma_instance *
1708 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1709 {
1710         struct amdgpu_device *adev = ring->adev;
1711         int i;
1712
1713         for (i = 0; i < adev->sdma.num_instances; i++)
1714                 if (&adev->sdma.instance[i].ring == ring)
1715                         break;
1716
1717         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1718                 return &adev->sdma.instance[i];
1719         else
1720                 return NULL;
1721 }
1722
1723 /*
1724  * ASICs macro.
1725  */
1726 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1727 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1728 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1729 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1730 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1731 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1732 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1733 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1734 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1735 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1736 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1737 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1738 #define amdgpu_asic_flush_hdp(adev, r) (adev)->asic_funcs->flush_hdp((adev), (r))
1739 #define amdgpu_asic_invalidate_hdp(adev, r) (adev)->asic_funcs->invalidate_hdp((adev), (r))
1740 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1741 #define amdgpu_gmc_flush_gpu_tlb(adev, vmid) (adev)->gmc.gmc_funcs->flush_gpu_tlb((adev), (vmid))
1742 #define amdgpu_gmc_emit_flush_gpu_tlb(r, vmid, addr) (r)->adev->gmc.gmc_funcs->emit_flush_gpu_tlb((r), (vmid), (addr))
1743 #define amdgpu_gmc_emit_pasid_mapping(r, vmid, pasid) (r)->adev->gmc.gmc_funcs->emit_pasid_mapping((r), (vmid), (pasid))
1744 #define amdgpu_gmc_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gmc.gmc_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1745 #define amdgpu_gmc_get_vm_pde(adev, level, dst, flags) (adev)->gmc.gmc_funcs->get_vm_pde((adev), (level), (dst), (flags))
1746 #define amdgpu_gmc_get_pte_flags(adev, flags) (adev)->gmc.gmc_funcs->get_vm_pte_flags((adev),(flags))
1747 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1748 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1749 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1750 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1751 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1752 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1753 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1754 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1755 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1756 #define amdgpu_ring_emit_ib(r, ib, vmid, c) (r)->funcs->emit_ib((r), (ib), (vmid), (c))
1757 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1758 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1759 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1760 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1761 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1762 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1763 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1764 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1765 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1766 #define amdgpu_ring_emit_reg_wait(r, d, v, m) (r)->funcs->emit_reg_wait((r), (d), (v), (m))
1767 #define amdgpu_ring_emit_reg_write_reg_wait(r, d0, d1, v, m) (r)->funcs->emit_reg_write_reg_wait((r), (d0), (d1), (v), (m))
1768 #define amdgpu_ring_emit_tmz(r, b) (r)->funcs->emit_tmz((r), (b))
1769 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1770 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1771 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1772 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1773 #define amdgpu_ih_prescreen_iv(adev) (adev)->irq.ih_funcs->prescreen_iv((adev))
1774 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1775 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1776 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1777 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1778 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1779 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1780 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1781 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1782 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1783 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1784 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1785 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1786 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1787 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1788 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1789 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1790 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1791 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1792 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1793 #define amdgpu_gfx_select_me_pipe_q(adev, me, pipe, q) (adev)->gfx.funcs->select_me_pipe_q((adev), (me), (pipe), (q))
1794
1795 /* Common functions */
1796 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1797                               struct amdgpu_job* job, bool force);
1798 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1799 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1800 void amdgpu_display_update_priority(struct amdgpu_device *adev);
1801
1802 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1803                                   u64 num_vis_bytes);
1804 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1805 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1806 void amdgpu_device_vram_location(struct amdgpu_device *adev,
1807                                  struct amdgpu_gmc *mc, u64 base);
1808 void amdgpu_device_gart_location(struct amdgpu_device *adev,
1809                                  struct amdgpu_gmc *mc);
1810 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1811 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1812                                              const u32 *registers,
1813                                              const u32 array_size);
1814
1815 bool amdgpu_device_is_px(struct drm_device *dev);
1816 /* atpx handler */
1817 #if defined(CONFIG_VGA_SWITCHEROO)
1818 void amdgpu_register_atpx_handler(void);
1819 void amdgpu_unregister_atpx_handler(void);
1820 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1821 bool amdgpu_is_atpx_hybrid(void);
1822 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1823 bool amdgpu_has_atpx(void);
1824 #else
1825 static inline void amdgpu_register_atpx_handler(void) {}
1826 static inline void amdgpu_unregister_atpx_handler(void) {}
1827 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1828 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1829 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1830 static inline bool amdgpu_has_atpx(void) { return false; }
1831 #endif
1832
1833 #if defined(CONFIG_VGA_SWITCHEROO) && defined(CONFIG_ACPI)
1834 void *amdgpu_atpx_get_dhandle(void);
1835 #else
1836 static inline void *amdgpu_atpx_get_dhandle(void) { return NULL; }
1837 #endif
1838
1839 /*
1840  * KMS
1841  */
1842 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1843 extern const int amdgpu_max_kms_ioctl;
1844
1845 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1846 void amdgpu_driver_unload_kms(struct drm_device *dev);
1847 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1848 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1849 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1850                                  struct drm_file *file_priv);
1851 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1852 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1853 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1854 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1855 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1856 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1857 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1858                              unsigned long arg);
1859
1860 /*
1861  * functions used by amdgpu_encoder.c
1862  */
1863 struct amdgpu_afmt_acr {
1864         u32 clock;
1865
1866         int n_32khz;
1867         int cts_32khz;
1868
1869         int n_44_1khz;
1870         int cts_44_1khz;
1871
1872         int n_48khz;
1873         int cts_48khz;
1874
1875 };
1876
1877 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1878
1879 /* amdgpu_acpi.c */
1880 #if defined(CONFIG_ACPI)
1881 int amdgpu_acpi_init(struct amdgpu_device *adev);
1882 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1883 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1884 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1885                                                 u8 perf_req, bool advertise);
1886 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1887 #else
1888 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1889 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1890 #endif
1891
1892 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1893                            uint64_t addr, struct amdgpu_bo **bo,
1894                            struct amdgpu_bo_va_mapping **mapping);
1895
1896 #if defined(CONFIG_DRM_AMD_DC)
1897 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1898 #else
1899 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1900 #endif
1901
1902 #include "amdgpu_object.h"
1903 #endif