drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c

   1 /*
   2  * Copyright 2000 VA Linux Systems, Inc., Sunnyvale, California.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the "Software"),
   7  * to deal in the Software without restriction, including without limitation
   8  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   9  * and/or sell copies of the Software, and to permit persons to whom the
  10  * Software is furnished to do so, subject to the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the next
  13  * paragraph) shall be included in all copies or substantial portions of the
  14  * Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * VA LINUX SYSTEMS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #include <drm/amdgpu_drm.h>
  26 #include <drm/drm_drv.h>
  27 #include <drm/drm_fbdev_generic.h>
  28 #include <drm/drm_gem.h>
  29 #include <drm/drm_managed.h>
  30 #include <drm/drm_pciids.h>
  31 #include <drm/drm_probe_helper.h>
  32 #include <drm/drm_vblank.h>
  33
  34 #include <linux/cc_platform.h>
  35 #include <linux/dynamic_debug.h>
  36 #include <linux/module.h>
  37 #include <linux/mmu_notifier.h>
  38 #include <linux/pm_runtime.h>
  39 #include <linux/suspend.h>
  40 #include <linux/vga_switcheroo.h>
  41
  42 #include "amdgpu.h"
  43 #include "amdgpu_amdkfd.h"
  44 #include "amdgpu_dma_buf.h"
  45 #include "amdgpu_drv.h"
  46 #include "amdgpu_fdinfo.h"
  47 #include "amdgpu_irq.h"
  48 #include "amdgpu_psp.h"
  49 #include "amdgpu_ras.h"
  50 #include "amdgpu_reset.h"
  51 #include "amdgpu_sched.h"
  52 #include "amdgpu_xgmi.h"
  53 #include "../amdxcp/amdgpu_xcp_drv.h"
  54
  55 /*
  56  * KMS wrapper.
  57  * - 3.0.0 - initial driver
  58  * - 3.1.0 - allow reading more status registers (GRBM, SRBM, SDMA, CP)
  59  * - 3.2.0 - GFX8: Uses EOP_TC_WB_ACTION_EN, so UMDs don't have to do the same
  60  *           at the end of IBs.
  61  * - 3.3.0 - Add VM support for UVD on supported hardware.
  62  * - 3.4.0 - Add AMDGPU_INFO_NUM_EVICTIONS.
  63  * - 3.5.0 - Add support for new UVD_NO_OP register.
  64  * - 3.6.0 - kmd involves use CONTEXT_CONTROL in ring buffer.
  65  * - 3.7.0 - Add support for VCE clock list packet
  66  * - 3.8.0 - Add support raster config init in the kernel
  67  * - 3.9.0 - Add support for memory query info about VRAM and GTT.
  68  * - 3.10.0 - Add support for new fences ioctl, new gem ioctl flags
  69  * - 3.11.0 - Add support for sensor query info (clocks, temp, etc).
  70  * - 3.12.0 - Add query for double offchip LDS buffers
  71  * - 3.13.0 - Add PRT support
  72  * - 3.14.0 - Fix race in amdgpu_ctx_get_fence() and note new functionality
  73  * - 3.15.0 - Export more gpu info for gfx9
  74  * - 3.16.0 - Add reserved vmid support
  75  * - 3.17.0 - Add AMDGPU_NUM_VRAM_CPU_PAGE_FAULTS.
  76  * - 3.18.0 - Export gpu always on cu bitmap
  77  * - 3.19.0 - Add support for UVD MJPEG decode
  78  * - 3.20.0 - Add support for local BOs
  79  * - 3.21.0 - Add DRM_AMDGPU_FENCE_TO_HANDLE ioctl
  80  * - 3.22.0 - Add DRM_AMDGPU_SCHED ioctl
  81  * - 3.23.0 - Add query for VRAM lost counter
  82  * - 3.24.0 - Add high priority compute support for gfx9
  83  * - 3.25.0 - Add support for sensor query info (stable pstate sclk/mclk).
  84  * - 3.26.0 - GFX9: Process AMDGPU_IB_FLAG_TC_WB_NOT_INVALIDATE.
  85  * - 3.27.0 - Add new chunk to AMDGPU_CS to enable BO_LIST creation.
  86  * - 3.28.0 - Add AMDGPU_CHUNK_ID_SCHEDULED_DEPENDENCIES
  87  * - 3.29.0 - Add AMDGPU_IB_FLAG_RESET_GDS_MAX_WAVE_ID
  88  * - 3.30.0 - Add AMDGPU_SCHED_OP_CONTEXT_PRIORITY_OVERRIDE.
  89  * - 3.31.0 - Add support for per-flip tiling attribute changes with DC
  90  * - 3.32.0 - Add syncobj timeline support to AMDGPU_CS.
  91  * - 3.33.0 - Fixes for GDS ENOMEM failures in AMDGPU_CS.
  92  * - 3.34.0 - Non-DC can flip correctly between buffers with different pitches
  93  * - 3.35.0 - Add drm_amdgpu_info_device::tcc_disabled_mask
  94  * - 3.36.0 - Allow reading more status registers on si/cik
  95  * - 3.37.0 - L2 is invalidated before SDMA IBs, needed for correctness
  96  * - 3.38.0 - Add AMDGPU_IB_FLAG_EMIT_MEM_SYNC
  97  * - 3.39.0 - DMABUF implicit sync does a full pipeline sync
  98  * - 3.40.0 - Add AMDGPU_IDS_FLAGS_TMZ
  99  * - 3.41.0 - Add video codec query
 100  * - 3.42.0 - Add 16bpc fixed point display support
 101  * - 3.43.0 - Add device hot plug/unplug support
 102  * - 3.44.0 - DCN3 supports DCC independent block settings: !64B && 128B, 64B && 128B
 103  * - 3.45.0 - Add context ioctl stable pstate interface
 104  * - 3.46.0 - To enable hot plug amdgpu tests in libdrm
 105  * - 3.47.0 - Add AMDGPU_GEM_CREATE_DISCARDABLE and AMDGPU_VM_NOALLOC flags
 106  * - 3.48.0 - Add IP discovery version info to HW INFO
 107  * - 3.49.0 - Add gang submit into CS IOCTL
 108  * - 3.50.0 - Update AMDGPU_INFO_DEV_INFO IOCTL for minimum engine and memory clock
 109  *            Update AMDGPU_INFO_SENSOR IOCTL for PEAK_PSTATE engine and memory clock
 110  *   3.51.0 - Return the PCIe gen and lanes from the INFO ioctl
 111  *   3.52.0 - Add AMDGPU_IDS_FLAGS_CONFORMANT_TRUNC_COORD, add device_info fields:
 112  *            tcp_cache_size, num_sqc_per_wgp, sqc_data_cache_size, sqc_inst_cache_size,
 113  *            gl1c_cache_size, gl2c_cache_size, mall_size, enabled_rb_pipes_mask_hi
 114  *   3.53.0 - Support for GFX11 CP GFX shadowing
 115  *   3.54.0 - Add AMDGPU_CTX_QUERY2_FLAGS_RESET_IN_PROGRESS support
 116  */
 117 #define KMS_DRIVER_MAJOR        3
 118 #define KMS_DRIVER_MINOR        54
 119 #define KMS_DRIVER_PATCHLEVEL   0
 120
 121 /*
 122  * amdgpu.debug module options. Are all disabled by default
 123  */
 124 enum AMDGPU_DEBUG_MASK {
 125         AMDGPU_DEBUG_VM = BIT(0),
 126         AMDGPU_DEBUG_LARGEBAR = BIT(1),
 127         AMDGPU_DEBUG_DISABLE_GPU_SOFT_RECOVERY = BIT(2),
 128 };
 129
 130 unsigned int amdgpu_vram_limit = UINT_MAX;
 131 int amdgpu_vis_vram_limit;
 132 int amdgpu_gart_size = -1; /* auto */
 133 int amdgpu_gtt_size = -1; /* auto */
 134 int amdgpu_moverate = -1; /* auto */
 135 int amdgpu_audio = -1;
 136 int amdgpu_disp_priority;
 137 int amdgpu_hw_i2c;
 138 int amdgpu_pcie_gen2 = -1;
 139 int amdgpu_msi = -1;
 140 char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 141 int amdgpu_dpm = -1;
 142 int amdgpu_fw_load_type = -1;
 143 int amdgpu_aspm = -1;
 144 int amdgpu_runtime_pm = -1;
 145 uint amdgpu_ip_block_mask = 0xffffffff;
 146 int amdgpu_bapm = -1;
 147 int amdgpu_deep_color;
 148 int amdgpu_vm_size = -1;
 149 int amdgpu_vm_fragment_size = -1;
 150 int amdgpu_vm_block_size = -1;
 151 int amdgpu_vm_fault_stop;
 152 int amdgpu_vm_update_mode = -1;
 153 int amdgpu_exp_hw_support;
 154 int amdgpu_dc = -1;
 155 int amdgpu_sched_jobs = 32;
 156 int amdgpu_sched_hw_submission = 2;
 157 uint amdgpu_pcie_gen_cap;
 158 uint amdgpu_pcie_lane_cap;
 159 u64 amdgpu_cg_mask = 0xffffffffffffffff;
 160 uint amdgpu_pg_mask = 0xffffffff;
 161 uint amdgpu_sdma_phase_quantum = 32;
 162 char *amdgpu_disable_cu;
 163 char *amdgpu_virtual_display;
 164 bool enforce_isolation;
 165 /*
 166  * OverDrive(bit 14) disabled by default
 167  * GFX DCS(bit 19) disabled by default
 168  */
 169 uint amdgpu_pp_feature_mask = 0xfff7bfff;
 170 uint amdgpu_force_long_training;
 171 int amdgpu_lbpw = -1;
 172 int amdgpu_compute_multipipe = -1;
 173 int amdgpu_gpu_recovery = -1; /* auto */
 174 int amdgpu_emu_mode;
 175 uint amdgpu_smu_memory_pool_size;
 176 int amdgpu_smu_pptable_id = -1;
 177 /*
 178  * FBC (bit 0) disabled by default
 179  * MULTI_MON_PP_MCLK_SWITCH (bit 1) enabled by default
 180  *   - With this, for multiple monitors in sync(e.g. with the same model),
 181  *     mclk switching will be allowed. And the mclk will be not foced to the
 182  *     highest. That helps saving some idle power.
 183  * DISABLE_FRACTIONAL_PWM (bit 2) disabled by default
 184  * PSR (bit 3) disabled by default
 185  * EDP NO POWER SEQUENCING (bit 4) disabled by default
 186  */
 187 uint amdgpu_dc_feature_mask = 2;
 188 uint amdgpu_dc_debug_mask;
 189 uint amdgpu_dc_visual_confirm;
 190 int amdgpu_async_gfx_ring = 1;
 191 int amdgpu_mcbp = -1;
 192 int amdgpu_discovery = -1;
 193 int amdgpu_mes;
 194 int amdgpu_mes_kiq;
 195 int amdgpu_noretry = -1;
 196 int amdgpu_force_asic_type = -1;
 197 int amdgpu_tmz = -1; /* auto */
 198 int amdgpu_reset_method = -1; /* auto */
 199 int amdgpu_num_kcq = -1;
 200 int amdgpu_smartshift_bias;
 201 int amdgpu_use_xgmi_p2p = 1;
 202 int amdgpu_vcnfw_log;
 203 int amdgpu_sg_display = -1; /* auto */
 204 int amdgpu_user_partt_mode = AMDGPU_AUTO_COMPUTE_PARTITION_MODE;
 205 int amdgpu_umsch_mm;
 206 uint amdgpu_debug_mask;
 207
 208 static void amdgpu_drv_delayed_reset_work_handler(struct work_struct *work);
 209
 210 DECLARE_DYNDBG_CLASSMAP(drm_debug_classes, DD_CLASS_TYPE_DISJOINT_BITS, 0,
 211                         "DRM_UT_CORE",
 212                         "DRM_UT_DRIVER",
 213                         "DRM_UT_KMS",
 214                         "DRM_UT_PRIME",
 215                         "DRM_UT_ATOMIC",
 216                         "DRM_UT_VBL",
 217                         "DRM_UT_STATE",
 218                         "DRM_UT_LEASE",
 219                         "DRM_UT_DP",
 220                         "DRM_UT_DRMRES");
 221
 222 struct amdgpu_mgpu_info mgpu_info = {
 223         .mutex = __MUTEX_INITIALIZER(mgpu_info.mutex),
 224         .delayed_reset_work = __DELAYED_WORK_INITIALIZER(
 225                         mgpu_info.delayed_reset_work,
 226                         amdgpu_drv_delayed_reset_work_handler, 0),
 227 };
 228 int amdgpu_ras_enable = -1;
 229 uint amdgpu_ras_mask = 0xffffffff;
 230 int amdgpu_bad_page_threshold = -1;
 231 struct amdgpu_watchdog_timer amdgpu_watchdog_timer = {
 232         .timeout_fatal_disable = false,
 233         .period = 0x0, /* default to 0x0 (timeout disable) */
 234 };
 235
 236 /**
 237  * DOC: vramlimit (int)
 238  * Restrict the total amount of VRAM in MiB for testing.  The default is 0 (Use full VRAM).
 239  */
 240 MODULE_PARM_DESC(vramlimit, "Restrict VRAM for testing, in megabytes");
 241 module_param_named(vramlimit, amdgpu_vram_limit, int, 0600);
 242
 243 /**
 244  * DOC: vis_vramlimit (int)
 245  * Restrict the amount of CPU visible VRAM in MiB for testing.  The default is 0 (Use full CPU visible VRAM).
 246  */
 247 MODULE_PARM_DESC(vis_vramlimit, "Restrict visible VRAM for testing, in megabytes");
 248 module_param_named(vis_vramlimit, amdgpu_vis_vram_limit, int, 0444);
 249
 250 /**
 251  * DOC: gartsize (uint)
 252  * Restrict the size of GART (for kernel use) in Mib (32, 64, etc.) for testing.
 253  * The default is -1 (The size depends on asic).
 254  */
 255 MODULE_PARM_DESC(gartsize, "Size of kernel GART to setup in megabytes (32, 64, etc., -1=auto)");
 256 module_param_named(gartsize, amdgpu_gart_size, uint, 0600);
 257
 258 /**
 259  * DOC: gttsize (int)
 260  * Restrict the size of GTT domain (for userspace use) in MiB for testing.
 261  * The default is -1 (Use 1/2 RAM, minimum value is 3GB).
 262  */
 263 MODULE_PARM_DESC(gttsize, "Size of the GTT userspace domain in megabytes (-1 = auto)");
 264 module_param_named(gttsize, amdgpu_gtt_size, int, 0600);
 265
 266 /**
 267  * DOC: moverate (int)
 268  * Set maximum buffer migration rate in MB/s. The default is -1 (8 MB/s).
 269  */
 270 MODULE_PARM_DESC(moverate, "Maximum buffer migration rate in MB/s. (32, 64, etc., -1=auto, 0=1=disabled)");
 271 module_param_named(moverate, amdgpu_moverate, int, 0600);
 272
 273 /**
 274  * DOC: audio (int)
 275  * Set HDMI/DPAudio. Only affects non-DC display handling. The default is -1 (Enabled), set 0 to disabled it.
 276  */
 277 MODULE_PARM_DESC(audio, "Audio enable (-1 = auto, 0 = disable, 1 = enable)");
 278 module_param_named(audio, amdgpu_audio, int, 0444);
 279
 280 /**
 281  * DOC: disp_priority (int)
 282  * Set display Priority (1 = normal, 2 = high). Only affects non-DC display handling. The default is 0 (auto).
 283  */
 284 MODULE_PARM_DESC(disp_priority, "Display Priority (0 = auto, 1 = normal, 2 = high)");
 285 module_param_named(disp_priority, amdgpu_disp_priority, int, 0444);
 286
 287 /**
 288  * DOC: hw_i2c (int)
 289  * To enable hw i2c engine. Only affects non-DC display handling. The default is 0 (Disabled).
 290  */
 291 MODULE_PARM_DESC(hw_i2c, "hw i2c engine enable (0 = disable)");
 292 module_param_named(hw_i2c, amdgpu_hw_i2c, int, 0444);
 293
 294 /**
 295  * DOC: pcie_gen2 (int)
 296  * To disable PCIE Gen2/3 mode (0 = disable, 1 = enable). The default is -1 (auto, enabled).
 297  */
 298 MODULE_PARM_DESC(pcie_gen2, "PCIE Gen2 mode (-1 = auto, 0 = disable, 1 = enable)");
 299 module_param_named(pcie_gen2, amdgpu_pcie_gen2, int, 0444);
 300
 301 /**
 302  * DOC: msi (int)
 303  * To disable Message Signaled Interrupts (MSI) functionality (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 304  */
 305 MODULE_PARM_DESC(msi, "MSI support (1 = enable, 0 = disable, -1 = auto)");
 306 module_param_named(msi, amdgpu_msi, int, 0444);
 307
 308 /**
 309  * DOC: lockup_timeout (string)
 310  * Set GPU scheduler timeout value in ms.
 311  *
 312  * The format can be [Non-Compute] or [GFX,Compute,SDMA,Video]. That is there can be one or
 313  * multiple values specified. 0 and negative values are invalidated. They will be adjusted
 314  * to the default timeout.
 315  *
 316  * - With one value specified, the setting will apply to all non-compute jobs.
 317  * - With multiple values specified, the first one will be for GFX.
 318  *   The second one is for Compute. The third and fourth ones are
 319  *   for SDMA and Video.
 320  *
 321  * By default(with no lockup_timeout settings), the timeout for all non-compute(GFX, SDMA and Video)
 322  * jobs is 10000. The timeout for compute is 60000.
 323  */
 324 MODULE_PARM_DESC(lockup_timeout, "GPU lockup timeout in ms (default: for bare metal 10000 for non-compute jobs and 60000 for compute jobs; "
 325                 "for passthrough or sriov, 10000 for all jobs. 0: keep default value. negative: infinity timeout), format: for bare metal [Non-Compute] or [GFX,Compute,SDMA,Video]; "
 326                 "for passthrough or sriov [all jobs] or [GFX,Compute,SDMA,Video].");
 327 module_param_string(lockup_timeout, amdgpu_lockup_timeout, sizeof(amdgpu_lockup_timeout), 0444);
 328
 329 /**
 330  * DOC: dpm (int)
 331  * Override for dynamic power management setting
 332  * (0 = disable, 1 = enable)
 333  * The default is -1 (auto).
 334  */
 335 MODULE_PARM_DESC(dpm, "DPM support (1 = enable, 0 = disable, -1 = auto)");
 336 module_param_named(dpm, amdgpu_dpm, int, 0444);
 337
 338 /**
 339  * DOC: fw_load_type (int)
 340  * Set different firmware loading type for debugging, if supported.
 341  * Set to 0 to force direct loading if supported by the ASIC.  Set
 342  * to -1 to select the default loading mode for the ASIC, as defined
 343  * by the driver.  The default is -1 (auto).
 344  */
 345 MODULE_PARM_DESC(fw_load_type, "firmware loading type (3 = rlc backdoor autoload if supported, 2 = smu load if supported, 1 = psp load, 0 = force direct if supported, -1 = auto)");
 346 module_param_named(fw_load_type, amdgpu_fw_load_type, int, 0444);
 347
 348 /**
 349  * DOC: aspm (int)
 350  * To disable ASPM (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 351  */
 352 MODULE_PARM_DESC(aspm, "ASPM support (1 = enable, 0 = disable, -1 = auto)");
 353 module_param_named(aspm, amdgpu_aspm, int, 0444);
 354
 355 /**
 356  * DOC: runpm (int)
 357  * Override for runtime power management control for dGPUs. The amdgpu driver can dynamically power down
 358  * the dGPUs when they are idle if supported. The default is -1 (auto enable).
 359  * Setting the value to 0 disables this functionality.
 360  * Setting the value to -2 is auto enabled with power down when displays are attached.
 361  */
 362 MODULE_PARM_DESC(runpm, "PX runtime pm (2 = force enable with BAMACO, 1 = force enable with BACO, 0 = disable, -1 = auto, -2 = autowith displays)");
 363 module_param_named(runpm, amdgpu_runtime_pm, int, 0444);
 364
 365 /**
 366  * DOC: ip_block_mask (uint)
 367  * Override what IP blocks are enabled on the GPU. Each GPU is a collection of IP blocks (gfx, display, video, etc.).
 368  * Use this parameter to disable specific blocks. Note that the IP blocks do not have a fixed index. Some asics may not have
 369  * some IPs or may include multiple instances of an IP so the ordering various from asic to asic. See the driver output in
 370  * the kernel log for the list of IPs on the asic. The default is 0xffffffff (enable all blocks on a device).
 371  */
 372 MODULE_PARM_DESC(ip_block_mask, "IP Block Mask (all blocks enabled (default))");
 373 module_param_named(ip_block_mask, amdgpu_ip_block_mask, uint, 0444);
 374
 375 /**
 376  * DOC: bapm (int)
 377  * Bidirectional Application Power Management (BAPM) used to dynamically share TDP between CPU and GPU. Set value 0 to disable it.
 378  * The default -1 (auto, enabled)
 379  */
 380 MODULE_PARM_DESC(bapm, "BAPM support (1 = enable, 0 = disable, -1 = auto)");
 381 module_param_named(bapm, amdgpu_bapm, int, 0444);
 382
 383 /**
 384  * DOC: deep_color (int)
 385  * Set 1 to enable Deep Color support. Only affects non-DC display handling. The default is 0 (disabled).
 386  */
 387 MODULE_PARM_DESC(deep_color, "Deep Color support (1 = enable, 0 = disable (default))");
 388 module_param_named(deep_color, amdgpu_deep_color, int, 0444);
 389
 390 /**
 391  * DOC: vm_size (int)
 392  * Override the size of the GPU's per client virtual address space in GiB.  The default is -1 (automatic for each asic).
 393  */
 394 MODULE_PARM_DESC(vm_size, "VM address space size in gigabytes (default 64GB)");
 395 module_param_named(vm_size, amdgpu_vm_size, int, 0444);
 396
 397 /**
 398  * DOC: vm_fragment_size (int)
 399  * Override VM fragment size in bits (4, 5, etc. 4 = 64K, 9 = 2M). The default is -1 (automatic for each asic).
 400  */
 401 MODULE_PARM_DESC(vm_fragment_size, "VM fragment size in bits (4, 5, etc. 4 = 64K (default), Max 9 = 2M)");
 402 module_param_named(vm_fragment_size, amdgpu_vm_fragment_size, int, 0444);
 403
 404 /**
 405  * DOC: vm_block_size (int)
 406  * Override VM page table size in bits (default depending on vm_size and hw setup). The default is -1 (automatic for each asic).
 407  */
 408 MODULE_PARM_DESC(vm_block_size, "VM page table size in bits (default depending on vm_size)");
 409 module_param_named(vm_block_size, amdgpu_vm_block_size, int, 0444);
 410
 411 /**
 412  * DOC: vm_fault_stop (int)
 413  * Stop on VM fault for debugging (0 = never, 1 = print first, 2 = always). The default is 0 (No stop).
 414  */
 415 MODULE_PARM_DESC(vm_fault_stop, "Stop on VM fault (0 = never (default), 1 = print first, 2 = always)");
 416 module_param_named(vm_fault_stop, amdgpu_vm_fault_stop, int, 0444);
 417
 418 /**
 419  * DOC: vm_update_mode (int)
 420  * Override VM update mode. VM updated by using CPU (0 = never, 1 = Graphics only, 2 = Compute only, 3 = Both). The default
 421  * is -1 (Only in large BAR(LB) systems Compute VM tables will be updated by CPU, otherwise 0, never).
 422  */
 423 MODULE_PARM_DESC(vm_update_mode, "VM update using CPU (0 = never (default except for large BAR(LB)), 1 = Graphics only, 2 = Compute only (default for LB), 3 = Both");
 424 module_param_named(vm_update_mode, amdgpu_vm_update_mode, int, 0444);
 425
 426 /**
 427  * DOC: exp_hw_support (int)
 428  * Enable experimental hw support (1 = enable). The default is 0 (disabled).
 429  */
 430 MODULE_PARM_DESC(exp_hw_support, "experimental hw support (1 = enable, 0 = disable (default))");
 431 module_param_named(exp_hw_support, amdgpu_exp_hw_support, int, 0444);
 432
 433 /**
 434  * DOC: dc (int)
 435  * Disable/Enable Display Core driver for debugging (1 = enable, 0 = disable). The default is -1 (automatic for each asic).
 436  */
 437 MODULE_PARM_DESC(dc, "Display Core driver (1 = enable, 0 = disable, -1 = auto (default))");
 438 module_param_named(dc, amdgpu_dc, int, 0444);
 439
 440 /**
 441  * DOC: sched_jobs (int)
 442  * Override the max number of jobs supported in the sw queue. The default is 32.
 443  */
 444 MODULE_PARM_DESC(sched_jobs, "the max number of jobs supported in the sw queue (default 32)");
 445 module_param_named(sched_jobs, amdgpu_sched_jobs, int, 0444);
 446
 447 /**
 448  * DOC: sched_hw_submission (int)
 449  * Override the max number of HW submissions. The default is 2.
 450  */
 451 MODULE_PARM_DESC(sched_hw_submission, "the max number of HW submissions (default 2)");
 452 module_param_named(sched_hw_submission, amdgpu_sched_hw_submission, int, 0444);
 453
 454 /**
 455  * DOC: ppfeaturemask (hexint)
 456  * Override power features enabled. See enum PP_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 457  * The default is the current set of stable power features.
 458  */
 459 MODULE_PARM_DESC(ppfeaturemask, "all power features enabled (default))");
 460 module_param_named(ppfeaturemask, amdgpu_pp_feature_mask, hexint, 0444);
 461
 462 /**
 463  * DOC: forcelongtraining (uint)
 464  * Force long memory training in resume.
 465  * The default is zero, indicates short training in resume.
 466  */
 467 MODULE_PARM_DESC(forcelongtraining, "force memory long training");
 468 module_param_named(forcelongtraining, amdgpu_force_long_training, uint, 0444);
 469
 470 /**
 471  * DOC: pcie_gen_cap (uint)
 472  * Override PCIE gen speed capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 473  * The default is 0 (automatic for each asic).
 474  */
 475 MODULE_PARM_DESC(pcie_gen_cap, "PCIE Gen Caps (0: autodetect (default))");
 476 module_param_named(pcie_gen_cap, amdgpu_pcie_gen_cap, uint, 0444);
 477
 478 /**
 479  * DOC: pcie_lane_cap (uint)
 480  * Override PCIE lanes capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 481  * The default is 0 (automatic for each asic).
 482  */
 483 MODULE_PARM_DESC(pcie_lane_cap, "PCIE Lane Caps (0: autodetect (default))");
 484 module_param_named(pcie_lane_cap, amdgpu_pcie_lane_cap, uint, 0444);
 485
 486 /**
 487  * DOC: cg_mask (ullong)
 488  * Override Clockgating features enabled on GPU (0 = disable clock gating). See the AMD_CG_SUPPORT flags in
 489  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffffffffffff (all enabled).
 490  */
 491 MODULE_PARM_DESC(cg_mask, "Clockgating flags mask (0 = disable clock gating)");
 492 module_param_named(cg_mask, amdgpu_cg_mask, ullong, 0444);
 493
 494 /**
 495  * DOC: pg_mask (uint)
 496  * Override Powergating features enabled on GPU (0 = disable power gating). See the AMD_PG_SUPPORT flags in
 497  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 498  */
 499 MODULE_PARM_DESC(pg_mask, "Powergating flags mask (0 = disable power gating)");
 500 module_param_named(pg_mask, amdgpu_pg_mask, uint, 0444);
 501
 502 /**
 503  * DOC: sdma_phase_quantum (uint)
 504  * Override SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change). The default is 32.
 505  */
 506 MODULE_PARM_DESC(sdma_phase_quantum, "SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change (default 32))");
 507 module_param_named(sdma_phase_quantum, amdgpu_sdma_phase_quantum, uint, 0444);
 508
 509 /**
 510  * DOC: disable_cu (charp)
 511  * Set to disable CUs (It's set like se.sh.cu,...). The default is NULL.
 512  */
 513 MODULE_PARM_DESC(disable_cu, "Disable CUs (se.sh.cu,...)");
 514 module_param_named(disable_cu, amdgpu_disable_cu, charp, 0444);
 515
 516 /**
 517  * DOC: virtual_display (charp)
 518  * Set to enable virtual display feature. This feature provides a virtual display hardware on headless boards
 519  * or in virtualized environments. It will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x. It's the pci address of
 520  * the device, plus the number of crtcs to expose. E.g., 0000:26:00.0,4 would enable 4 virtual crtcs on the pci
 521  * device at 26:00.0. The default is NULL.
 522  */
 523 MODULE_PARM_DESC(virtual_display,
 524                  "Enable virtual display feature (the virtual_display will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x)");
 525 module_param_named(virtual_display, amdgpu_virtual_display, charp, 0444);
 526
 527 /**
 528  * DOC: lbpw (int)
 529  * Override Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 530  */
 531 MODULE_PARM_DESC(lbpw, "Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable, -1 = auto)");
 532 module_param_named(lbpw, amdgpu_lbpw, int, 0444);
 533
 534 MODULE_PARM_DESC(compute_multipipe, "Force compute queues to be spread across pipes (1 = enable, 0 = disable, -1 = auto)");
 535 module_param_named(compute_multipipe, amdgpu_compute_multipipe, int, 0444);
 536
 537 /**
 538  * DOC: gpu_recovery (int)
 539  * Set to enable GPU recovery mechanism (1 = enable, 0 = disable). The default is -1 (auto, disabled except SRIOV).
 540  */
 541 MODULE_PARM_DESC(gpu_recovery, "Enable GPU recovery mechanism, (1 = enable, 0 = disable, -1 = auto)");
 542 module_param_named(gpu_recovery, amdgpu_gpu_recovery, int, 0444);
 543
 544 /**
 545  * DOC: emu_mode (int)
 546  * Set value 1 to enable emulation mode. This is only needed when running on an emulator. The default is 0 (disabled).
 547  */
 548 MODULE_PARM_DESC(emu_mode, "Emulation mode, (1 = enable, 0 = disable)");
 549 module_param_named(emu_mode, amdgpu_emu_mode, int, 0444);
 550
 551 /**
 552  * DOC: ras_enable (int)
 553  * Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))
 554  */
 555 MODULE_PARM_DESC(ras_enable, "Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))");
 556 module_param_named(ras_enable, amdgpu_ras_enable, int, 0444);
 557
 558 /**
 559  * DOC: ras_mask (uint)
 560  * Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1
 561  * See the flags in drivers/gpu/drm/amd/amdgpu/amdgpu_ras.h
 562  */
 563 MODULE_PARM_DESC(ras_mask, "Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1");
 564 module_param_named(ras_mask, amdgpu_ras_mask, uint, 0444);
 565
 566 /**
 567  * DOC: timeout_fatal_disable (bool)
 568  * Disable Watchdog timeout fatal error event
 569  */
 570 MODULE_PARM_DESC(timeout_fatal_disable, "disable watchdog timeout fatal error (false = default)");
 571 module_param_named(timeout_fatal_disable, amdgpu_watchdog_timer.timeout_fatal_disable, bool, 0644);
 572
 573 /**
 574  * DOC: timeout_period (uint)
 575  * Modify the watchdog timeout max_cycles as (1 << period)
 576  */
 577 MODULE_PARM_DESC(timeout_period, "watchdog timeout period (0 = timeout disabled, 1 ~ 0x23 = timeout maxcycles = (1 << period)");
 578 module_param_named(timeout_period, amdgpu_watchdog_timer.period, uint, 0644);
 579
 580 /**
 581  * DOC: si_support (int)
 582  * Set SI support driver. This parameter works after set config CONFIG_DRM_AMDGPU_SI. For SI asic, when radeon driver is enabled,
 583  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 584  * otherwise using amdgpu driver.
 585  */
 586 #ifdef CONFIG_DRM_AMDGPU_SI
 587
 588 #if IS_ENABLED(CONFIG_DRM_RADEON) || IS_ENABLED(CONFIG_DRM_RADEON_MODULE)
 589 int amdgpu_si_support = 0;
 590 MODULE_PARM_DESC(si_support, "SI support (1 = enabled, 0 = disabled (default))");
 591 #else
 592 int amdgpu_si_support = 1;
 593 MODULE_PARM_DESC(si_support, "SI support (1 = enabled (default), 0 = disabled)");
 594 #endif
 595
 596 module_param_named(si_support, amdgpu_si_support, int, 0444);
 597 #endif
 598
 599 /**
 600  * DOC: cik_support (int)
 601  * Set CIK support driver. This parameter works after set config CONFIG_DRM_AMDGPU_CIK. For CIK asic, when radeon driver is enabled,
 602  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 603  * otherwise using amdgpu driver.
 604  */
 605 #ifdef CONFIG_DRM_AMDGPU_CIK
 606
 607 #if IS_ENABLED(CONFIG_DRM_RADEON) || IS_ENABLED(CONFIG_DRM_RADEON_MODULE)
 608 int amdgpu_cik_support = 0;
 609 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled, 0 = disabled (default))");
 610 #else
 611 int amdgpu_cik_support = 1;
 612 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled (default), 0 = disabled)");
 613 #endif
 614
 615 module_param_named(cik_support, amdgpu_cik_support, int, 0444);
 616 #endif
 617
 618 /**
 619  * DOC: smu_memory_pool_size (uint)
 620  * It is used to reserve gtt for smu debug usage, setting value 0 to disable it. The actual size is value * 256MiB.
 621  * E.g. 0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte. The default is 0 (disabled).
 622  */
 623 MODULE_PARM_DESC(smu_memory_pool_size,
 624         "reserve gtt for smu debug usage, 0 = disable,0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte");
 625 module_param_named(smu_memory_pool_size, amdgpu_smu_memory_pool_size, uint, 0444);
 626
 627 /**
 628  * DOC: async_gfx_ring (int)
 629  * It is used to enable gfx rings that could be configured with different prioritites or equal priorities
 630  */
 631 MODULE_PARM_DESC(async_gfx_ring,
 632         "Asynchronous GFX rings that could be configured with either different priorities (HP3D ring and LP3D ring), or equal priorities (0 = disabled, 1 = enabled (default))");
 633 module_param_named(async_gfx_ring, amdgpu_async_gfx_ring, int, 0444);
 634
 635 /**
 636  * DOC: mcbp (int)
 637  * It is used to enable mid command buffer preemption. (0 = disabled, 1 = enabled, -1 auto (default))
 638  */
 639 MODULE_PARM_DESC(mcbp,
 640         "Enable Mid-command buffer preemption (0 = disabled, 1 = enabled), -1 = auto (default)");
 641 module_param_named(mcbp, amdgpu_mcbp, int, 0444);
 642
 643 /**
 644  * DOC: discovery (int)
 645  * Allow driver to discover hardware IP information from IP Discovery table at the top of VRAM.
 646  * (-1 = auto (default), 0 = disabled, 1 = enabled, 2 = use ip_discovery table from file)
 647  */
 648 MODULE_PARM_DESC(discovery,
 649         "Allow driver to discover hardware IPs from IP Discovery table at the top of VRAM");
 650 module_param_named(discovery, amdgpu_discovery, int, 0444);
 651
 652 /**
 653  * DOC: mes (int)
 654  * Enable Micro Engine Scheduler. This is a new hw scheduling engine for gfx, sdma, and compute.
 655  * (0 = disabled (default), 1 = enabled)
 656  */
 657 MODULE_PARM_DESC(mes,
 658         "Enable Micro Engine Scheduler (0 = disabled (default), 1 = enabled)");
 659 module_param_named(mes, amdgpu_mes, int, 0444);
 660
 661 /**
 662  * DOC: mes_kiq (int)
 663  * Enable Micro Engine Scheduler KIQ. This is a new engine pipe for kiq.
 664  * (0 = disabled (default), 1 = enabled)
 665  */
 666 MODULE_PARM_DESC(mes_kiq,
 667         "Enable Micro Engine Scheduler KIQ (0 = disabled (default), 1 = enabled)");
 668 module_param_named(mes_kiq, amdgpu_mes_kiq, int, 0444);
 669
 670 /**
 671  * DOC: noretry (int)
 672  * Disable XNACK retry in the SQ by default on GFXv9 hardware. On ASICs that
 673  * do not support per-process XNACK this also disables retry page faults.
 674  * (0 = retry enabled, 1 = retry disabled, -1 auto (default))
 675  */
 676 MODULE_PARM_DESC(noretry,
 677         "Disable retry faults (0 = retry enabled, 1 = retry disabled, -1 auto (default))");
 678 module_param_named(noretry, amdgpu_noretry, int, 0644);
 679
 680 /**
 681  * DOC: force_asic_type (int)
 682  * A non negative value used to specify the asic type for all supported GPUs.
 683  */
 684 MODULE_PARM_DESC(force_asic_type,
 685         "A non negative value used to specify the asic type for all supported GPUs");
 686 module_param_named(force_asic_type, amdgpu_force_asic_type, int, 0444);
 687
 688 /**
 689  * DOC: use_xgmi_p2p (int)
 690  * Enables/disables XGMI P2P interface (0 = disable, 1 = enable).
 691  */
 692 MODULE_PARM_DESC(use_xgmi_p2p,
 693         "Enable XGMI P2P interface (0 = disable; 1 = enable (default))");
 694 module_param_named(use_xgmi_p2p, amdgpu_use_xgmi_p2p, int, 0444);
 695
 696
 697 #ifdef CONFIG_HSA_AMD
 698 /**
 699  * DOC: sched_policy (int)
 700  * Set scheduling policy. Default is HWS(hardware scheduling) with over-subscription.
 701  * Setting 1 disables over-subscription. Setting 2 disables HWS and statically
 702  * assigns queues to HQDs.
 703  */
 704 int sched_policy = KFD_SCHED_POLICY_HWS;
 705 module_param(sched_policy, int, 0444);
 706 MODULE_PARM_DESC(sched_policy,
 707         "Scheduling policy (0 = HWS (Default), 1 = HWS without over-subscription, 2 = Non-HWS (Used for debugging only)");
 708
 709 /**
 710  * DOC: hws_max_conc_proc (int)
 711  * Maximum number of processes that HWS can schedule concurrently. The maximum is the
 712  * number of VMIDs assigned to the HWS, which is also the default.
 713  */
 714 int hws_max_conc_proc = -1;
 715 module_param(hws_max_conc_proc, int, 0444);
 716 MODULE_PARM_DESC(hws_max_conc_proc,
 717         "Max # processes HWS can execute concurrently when sched_policy=0 (0 = no concurrency, #VMIDs for KFD = Maximum(default))");
 718
 719 /**
 720  * DOC: cwsr_enable (int)
 721  * CWSR(compute wave store and resume) allows the GPU to preempt shader execution in
 722  * the middle of a compute wave. Default is 1 to enable this feature. Setting 0
 723  * disables it.
 724  */
 725 int cwsr_enable = 1;
 726 module_param(cwsr_enable, int, 0444);
 727 MODULE_PARM_DESC(cwsr_enable, "CWSR enable (0 = Off, 1 = On (Default))");
 728
 729 /**
 730  * DOC: max_num_of_queues_per_device (int)
 731  * Maximum number of queues per device. Valid setting is between 1 and 4096. Default
 732  * is 4096.
 733  */
 734 int max_num_of_queues_per_device = KFD_MAX_NUM_OF_QUEUES_PER_DEVICE_DEFAULT;
 735 module_param(max_num_of_queues_per_device, int, 0444);
 736 MODULE_PARM_DESC(max_num_of_queues_per_device,
 737         "Maximum number of supported queues per device (1 = Minimum, 4096 = default)");
 738
 739 /**
 740  * DOC: send_sigterm (int)
 741  * Send sigterm to HSA process on unhandled exceptions. Default is not to send sigterm
 742  * but just print errors on dmesg. Setting 1 enables sending sigterm.
 743  */
 744 int send_sigterm;
 745 module_param(send_sigterm, int, 0444);
 746 MODULE_PARM_DESC(send_sigterm,
 747         "Send sigterm to HSA process on unhandled exception (0 = disable, 1 = enable)");
 748
 749 /**
 750  * DOC: halt_if_hws_hang (int)
 751  * Halt if HWS hang is detected. Default value, 0, disables the halt on hang.
 752  * Setting 1 enables halt on hang.
 753  */
 754 int halt_if_hws_hang;
 755 module_param(halt_if_hws_hang, int, 0644);
 756 MODULE_PARM_DESC(halt_if_hws_hang, "Halt if HWS hang is detected (0 = off (default), 1 = on)");
 757
 758 /**
 759  * DOC: hws_gws_support(bool)
 760  * Assume that HWS supports GWS barriers regardless of what firmware version
 761  * check says. Default value: false (rely on MEC2 firmware version check).
 762  */
 763 bool hws_gws_support;
 764 module_param(hws_gws_support, bool, 0444);
 765 MODULE_PARM_DESC(hws_gws_support, "Assume MEC2 FW supports GWS barriers (false = rely on FW version check (Default), true = force supported)");
 766
 767 /**
 768  * DOC: queue_preemption_timeout_ms (int)
 769  * queue preemption timeout in ms (1 = Minimum, 9000 = default)
 770  */
 771 int queue_preemption_timeout_ms = 9000;
 772 module_param(queue_preemption_timeout_ms, int, 0644);
 773 MODULE_PARM_DESC(queue_preemption_timeout_ms, "queue preemption timeout in ms (1 = Minimum, 9000 = default)");
 774
 775 /**
 776  * DOC: debug_evictions(bool)
 777  * Enable extra debug messages to help determine the cause of evictions
 778  */
 779 bool debug_evictions;
 780 module_param(debug_evictions, bool, 0644);
 781 MODULE_PARM_DESC(debug_evictions, "enable eviction debug messages (false = default)");
 782
 783 /**
 784  * DOC: no_system_mem_limit(bool)
 785  * Disable system memory limit, to support multiple process shared memory
 786  */
 787 bool no_system_mem_limit;
 788 module_param(no_system_mem_limit, bool, 0644);
 789 MODULE_PARM_DESC(no_system_mem_limit, "disable system memory limit (false = default)");
 790
 791 /**
 792  * DOC: no_queue_eviction_on_vm_fault (int)
 793  * If set, process queues will not be evicted on gpuvm fault. This is to keep the wavefront context for debugging (0 = queue eviction, 1 = no queue eviction). The default is 0 (queue eviction).
 794  */
 795 int amdgpu_no_queue_eviction_on_vm_fault;
 796 MODULE_PARM_DESC(no_queue_eviction_on_vm_fault, "No queue eviction on VM fault (0 = queue eviction, 1 = no queue eviction)");
 797 module_param_named(no_queue_eviction_on_vm_fault, amdgpu_no_queue_eviction_on_vm_fault, int, 0444);
 798 #endif
 799
 800 /**
 801  * DOC: mtype_local (int)
 802  */
 803 int amdgpu_mtype_local;
 804 MODULE_PARM_DESC(mtype_local, "MTYPE for local memory (0 = MTYPE_RW (default), 1 = MTYPE_NC, 2 = MTYPE_CC)");
 805 module_param_named(mtype_local, amdgpu_mtype_local, int, 0444);
 806
 807 /**
 808  * DOC: pcie_p2p (bool)
 809  * Enable PCIe P2P (requires large-BAR). Default value: true (on)
 810  */
 811 #ifdef CONFIG_HSA_AMD_P2P
 812 bool pcie_p2p = true;
 813 module_param(pcie_p2p, bool, 0444);
 814 MODULE_PARM_DESC(pcie_p2p, "Enable PCIe P2P (requires large-BAR). (N = off, Y = on(default))");
 815 #endif
 816
 817 /**
 818  * DOC: dcfeaturemask (uint)
 819  * Override display features enabled. See enum DC_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 820  * The default is the current set of stable display features.
 821  */
 822 MODULE_PARM_DESC(dcfeaturemask, "all stable DC features enabled (default))");
 823 module_param_named(dcfeaturemask, amdgpu_dc_feature_mask, uint, 0444);
 824
 825 /**
 826  * DOC: dcdebugmask (uint)
 827  * Override display features enabled. See enum DC_DEBUG_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 828  */
 829 MODULE_PARM_DESC(dcdebugmask, "all debug options disabled (default))");
 830 module_param_named(dcdebugmask, amdgpu_dc_debug_mask, uint, 0444);
 831
 832 MODULE_PARM_DESC(visualconfirm, "Visual confirm (0 = off (default), 1 = MPO, 5 = PSR)");
 833 module_param_named(visualconfirm, amdgpu_dc_visual_confirm, uint, 0444);
 834
 835 /**
 836  * DOC: abmlevel (uint)
 837  * Override the default ABM (Adaptive Backlight Management) level used for DC
 838  * enabled hardware. Requires DMCU to be supported and loaded.
 839  * Valid levels are 0-4. A value of 0 indicates that ABM should be disabled by
 840  * default. Values 1-4 control the maximum allowable brightness reduction via
 841  * the ABM algorithm, with 1 being the least reduction and 4 being the most
 842  * reduction.
 843  *
 844  * Defaults to 0, or disabled. Userspace can still override this level later
 845  * after boot.
 846  */
 847 uint amdgpu_dm_abm_level;
 848 MODULE_PARM_DESC(abmlevel, "ABM level (0 = off (default), 1-4 = backlight reduction level) ");
 849 module_param_named(abmlevel, amdgpu_dm_abm_level, uint, 0444);
 850
 851 int amdgpu_backlight = -1;
 852 MODULE_PARM_DESC(backlight, "Backlight control (0 = pwm, 1 = aux, -1 auto (default))");
 853 module_param_named(backlight, amdgpu_backlight, bint, 0444);
 854
 855 /**
 856  * DOC: tmz (int)
 857  * Trusted Memory Zone (TMZ) is a method to protect data being written
 858  * to or read from memory.
 859  *
 860  * The default value: 0 (off).  TODO: change to auto till it is completed.
 861  */
 862 MODULE_PARM_DESC(tmz, "Enable TMZ feature (-1 = auto (default), 0 = off, 1 = on)");
 863 module_param_named(tmz, amdgpu_tmz, int, 0444);
 864
 865 /**
 866  * DOC: reset_method (int)
 867  * GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco)
 868  */
 869 MODULE_PARM_DESC(reset_method, "GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco/bamaco)");
 870 module_param_named(reset_method, amdgpu_reset_method, int, 0444);
 871
 872 /**
 873  * DOC: bad_page_threshold (int) Bad page threshold is specifies the
 874  * threshold value of faulty pages detected by RAS ECC, which may
 875  * result in the GPU entering bad status when the number of total
 876  * faulty pages by ECC exceeds the threshold value.
 877  */
 878 MODULE_PARM_DESC(bad_page_threshold, "Bad page threshold(-1 = ignore threshold (default value), 0 = disable bad page retirement, -2 = driver sets threshold)");
 879 module_param_named(bad_page_threshold, amdgpu_bad_page_threshold, int, 0444);
 880
 881 MODULE_PARM_DESC(num_kcq, "number of kernel compute queue user want to setup (8 if set to greater than 8 or less than 0, only affect gfx 8+)");
 882 module_param_named(num_kcq, amdgpu_num_kcq, int, 0444);
 883
 884 /**
 885  * DOC: vcnfw_log (int)
 886  * Enable vcnfw log output for debugging, the default is disabled.
 887  */
 888 MODULE_PARM_DESC(vcnfw_log, "Enable vcnfw log(0 = disable (default value), 1 = enable)");
 889 module_param_named(vcnfw_log, amdgpu_vcnfw_log, int, 0444);
 890
 891 /**
 892  * DOC: sg_display (int)
 893  * Disable S/G (scatter/gather) display (i.e., display from system memory).
 894  * This option is only relevant on APUs.  Set this option to 0 to disable
 895  * S/G display if you experience flickering or other issues under memory
 896  * pressure and report the issue.
 897  */
 898 MODULE_PARM_DESC(sg_display, "S/G Display (-1 = auto (default), 0 = disable)");
 899 module_param_named(sg_display, amdgpu_sg_display, int, 0444);
 900
 901 /**
 902  * DOC: umsch_mm (int)
 903  * Enable Multi Media User Mode Scheduler. This is a HW scheduling engine for VCN and VPE.
 904  * (0 = disabled (default), 1 = enabled)
 905  */
 906 MODULE_PARM_DESC(umsch_mm,
 907         "Enable Multi Media User Mode Scheduler (0 = disabled (default), 1 = enabled)");
 908 module_param_named(umsch_mm, amdgpu_umsch_mm, int, 0444);
 909
 910 /**
 911  * DOC: smu_pptable_id (int)
 912  * Used to override pptable id. id = 0 use VBIOS pptable.
 913  * id > 0 use the soft pptable with specicfied id.
 914  */
 915 MODULE_PARM_DESC(smu_pptable_id,
 916         "specify pptable id to be used (-1 = auto(default) value, 0 = use pptable from vbios, > 0 = soft pptable id)");
 917 module_param_named(smu_pptable_id, amdgpu_smu_pptable_id, int, 0444);
 918
 919 /**
 920  * DOC: partition_mode (int)
 921  * Used to override the default SPX mode.
 922  */
 923 MODULE_PARM_DESC(
 924         user_partt_mode,
 925         "specify partition mode to be used (-2 = AMDGPU_AUTO_COMPUTE_PARTITION_MODE(default value) \
 926                                                 0 = AMDGPU_SPX_PARTITION_MODE, \
 927                                                 1 = AMDGPU_DPX_PARTITION_MODE, \
 928                                                 2 = AMDGPU_TPX_PARTITION_MODE, \
 929                                                 3 = AMDGPU_QPX_PARTITION_MODE, \
 930                                                 4 = AMDGPU_CPX_PARTITION_MODE)");
 931 module_param_named(user_partt_mode, amdgpu_user_partt_mode, uint, 0444);
 932
 933
 934 /**
 935  * DOC: enforce_isolation (bool)
 936  * enforce process isolation between graphics and compute via using the same reserved vmid.
 937  */
 938 module_param(enforce_isolation, bool, 0444);
 939 MODULE_PARM_DESC(enforce_isolation, "enforce process isolation between graphics and compute . enforce_isolation = on");
 940
 941 /**
 942  * DOC: debug_mask (uint)
 943  * Debug options for amdgpu, work as a binary mask with the following options:
 944  *
 945  * - 0x1: Debug VM handling
 946  * - 0x2: Enable simulating large-bar capability on non-large bar system. This
 947  *   limits the VRAM size reported to ROCm applications to the visible
 948  *   size, usually 256MB.
 949  * - 0x4: Disable GPU soft recovery, always do a full reset
 950  */
 951 MODULE_PARM_DESC(debug_mask, "debug options for amdgpu, disabled by default");
 952 module_param_named(debug_mask, amdgpu_debug_mask, uint, 0444);
 953
 954 /* These devices are not supported by amdgpu.
 955  * They are supported by the mach64, r128, radeon drivers
 956  */
 957 static const u16 amdgpu_unsupported_pciidlist[] = {
 958         /* mach64 */
 959         0x4354,
 960         0x4358,
 961         0x4554,
 962         0x4742,
 963         0x4744,
 964         0x4749,
 965         0x474C,
 966         0x474D,
 967         0x474E,
 968         0x474F,
 969         0x4750,
 970         0x4751,
 971         0x4752,
 972         0x4753,
 973         0x4754,
 974         0x4755,
 975         0x4756,
 976         0x4757,
 977         0x4758,
 978         0x4759,
 979         0x475A,
 980         0x4C42,
 981         0x4C44,
 982         0x4C47,
 983         0x4C49,
 984         0x4C4D,
 985         0x4C4E,
 986         0x4C50,
 987         0x4C51,
 988         0x4C52,
 989         0x4C53,
 990         0x5654,
 991         0x5655,
 992         0x5656,
 993         /* r128 */
 994         0x4c45,
 995         0x4c46,
 996         0x4d46,
 997         0x4d4c,
 998         0x5041,
 999         0x5042,
1000         0x5043,
1001         0x5044,
1002         0x5045,
1003         0x5046,
1004         0x5047,
1005         0x5048,
1006         0x5049,
1007         0x504A,
1008         0x504B,
1009         0x504C,
1010         0x504D,
1011         0x504E,
1012         0x504F,
1013         0x5050,
1014         0x5051,
1015         0x5052,
1016         0x5053,
1017         0x5054,
1018         0x5055,
1019         0x5056,
1020         0x5057,
1021         0x5058,
1022         0x5245,
1023         0x5246,
1024         0x5247,
1025         0x524b,
1026         0x524c,
1027         0x534d,
1028         0x5446,
1029         0x544C,
1030         0x5452,
1031         /* radeon */
1032         0x3150,
1033         0x3151,
1034         0x3152,
1035         0x3154,
1036         0x3155,
1037         0x3E50,
1038         0x3E54,
1039         0x4136,
1040         0x4137,
1041         0x4144,
1042         0x4145,
1043         0x4146,
1044         0x4147,
1045         0x4148,
1046         0x4149,
1047         0x414A,
1048         0x414B,
1049         0x4150,
1050         0x4151,
1051         0x4152,
1052         0x4153,
1053         0x4154,
1054         0x4155,
1055         0x4156,
1056         0x4237,
1057         0x4242,
1058         0x4336,
1059         0x4337,
1060         0x4437,
1061         0x4966,
1062         0x4967,
1063         0x4A48,
1064         0x4A49,
1065         0x4A4A,
1066         0x4A4B,
1067         0x4A4C,
1068         0x4A4D,
1069         0x4A4E,
1070         0x4A4F,
1071         0x4A50,
1072         0x4A54,
1073         0x4B48,
1074         0x4B49,
1075         0x4B4A,
1076         0x4B4B,
1077         0x4B4C,
1078         0x4C57,
1079         0x4C58,
1080         0x4C59,
1081         0x4C5A,
1082         0x4C64,
1083         0x4C66,
1084         0x4C67,
1085         0x4E44,
1086         0x4E45,
1087         0x4E46,
1088         0x4E47,
1089         0x4E48,
1090         0x4E49,
1091         0x4E4A,
1092         0x4E4B,
1093         0x4E50,
1094         0x4E51,
1095         0x4E52,
1096         0x4E53,
1097         0x4E54,
1098         0x4E56,
1099         0x5144,
1100         0x5145,
1101         0x5146,
1102         0x5147,
1103         0x5148,
1104         0x514C,
1105         0x514D,
1106         0x5157,
1107         0x5158,
1108         0x5159,
1109         0x515A,
1110         0x515E,
1111         0x5460,
1112         0x5462,
1113         0x5464,
1114         0x5548,
1115         0x5549,
1116         0x554A,
1117         0x554B,
1118         0x554C,
1119         0x554D,
1120         0x554E,
1121         0x554F,
1122         0x5550,
1123         0x5551,
1124         0x5552,
1125         0x5554,
1126         0x564A,
1127         0x564B,
1128         0x564F,
1129         0x5652,
1130         0x5653,
1131         0x5657,
1132         0x5834,
1133         0x5835,
1134         0x5954,
1135         0x5955,
1136         0x5974,
1137         0x5975,
1138         0x5960,
1139         0x5961,
1140         0x5962,
1141         0x5964,
1142         0x5965,
1143         0x5969,
1144         0x5a41,
1145         0x5a42,
1146         0x5a61,
1147         0x5a62,
1148         0x5b60,
1149         0x5b62,
1150         0x5b63,
1151         0x5b64,
1152         0x5b65,
1153         0x5c61,
1154         0x5c63,
1155         0x5d48,
1156         0x5d49,
1157         0x5d4a,
1158         0x5d4c,
1159         0x5d4d,
1160         0x5d4e,
1161         0x5d4f,
1162         0x5d50,
1163         0x5d52,
1164         0x5d57,
1165         0x5e48,
1166         0x5e4a,
1167         0x5e4b,
1168         0x5e4c,
1169         0x5e4d,
1170         0x5e4f,
1171         0x6700,
1172         0x6701,
1173         0x6702,
1174         0x6703,
1175         0x6704,
1176         0x6705,
1177         0x6706,
1178         0x6707,
1179         0x6708,
1180         0x6709,
1181         0x6718,
1182         0x6719,
1183         0x671c,
1184         0x671d,
1185         0x671f,
1186         0x6720,
1187         0x6721,
1188         0x6722,
1189         0x6723,
1190         0x6724,
1191         0x6725,
1192         0x6726,
1193         0x6727,
1194         0x6728,
1195         0x6729,
1196         0x6738,
1197         0x6739,
1198         0x673e,
1199         0x6740,
1200         0x6741,
1201         0x6742,
1202         0x6743,
1203         0x6744,
1204         0x6745,
1205         0x6746,
1206         0x6747,
1207         0x6748,
1208         0x6749,
1209         0x674A,
1210         0x6750,
1211         0x6751,
1212         0x6758,
1213         0x6759,
1214         0x675B,
1215         0x675D,
1216         0x675F,
1217         0x6760,
1218         0x6761,
1219         0x6762,
1220         0x6763,
1221         0x6764,
1222         0x6765,
1223         0x6766,
1224         0x6767,
1225         0x6768,
1226         0x6770,
1227         0x6771,
1228         0x6772,
1229         0x6778,
1230         0x6779,
1231         0x677B,
1232         0x6840,
1233         0x6841,
1234         0x6842,
1235         0x6843,
1236         0x6849,
1237         0x684C,
1238         0x6850,
1239         0x6858,
1240         0x6859,
1241         0x6880,
1242         0x6888,
1243         0x6889,
1244         0x688A,
1245         0x688C,
1246         0x688D,
1247         0x6898,
1248         0x6899,
1249         0x689b,
1250         0x689c,
1251         0x689d,
1252         0x689e,
1253         0x68a0,
1254         0x68a1,
1255         0x68a8,
1256         0x68a9,
1257         0x68b0,
1258         0x68b8,
1259         0x68b9,
1260         0x68ba,
1261         0x68be,
1262         0x68bf,
1263         0x68c0,
1264         0x68c1,
1265         0x68c7,
1266         0x68c8,
1267         0x68c9,
1268         0x68d8,
1269         0x68d9,
1270         0x68da,
1271         0x68de,
1272         0x68e0,
1273         0x68e1,
1274         0x68e4,
1275         0x68e5,
1276         0x68e8,
1277         0x68e9,
1278         0x68f1,
1279         0x68f2,
1280         0x68f8,
1281         0x68f9,
1282         0x68fa,
1283         0x68fe,
1284         0x7100,
1285         0x7101,
1286         0x7102,
1287         0x7103,
1288         0x7104,
1289         0x7105,
1290         0x7106,
1291         0x7108,
1292         0x7109,
1293         0x710A,
1294         0x710B,
1295         0x710C,
1296         0x710E,
1297         0x710F,
1298         0x7140,
1299         0x7141,
1300         0x7142,
1301         0x7143,
1302         0x7144,
1303         0x7145,
1304         0x7146,
1305         0x7147,
1306         0x7149,
1307         0x714A,
1308         0x714B,
1309         0x714C,
1310         0x714D,
1311         0x714E,
1312         0x714F,
1313         0x7151,
1314         0x7152,
1315         0x7153,
1316         0x715E,
1317         0x715F,
1318         0x7180,
1319         0x7181,
1320         0x7183,
1321         0x7186,
1322         0x7187,
1323         0x7188,
1324         0x718A,
1325         0x718B,
1326         0x718C,
1327         0x718D,
1328         0x718F,
1329         0x7193,
1330         0x7196,
1331         0x719B,
1332         0x719F,
1333         0x71C0,
1334         0x71C1,
1335         0x71C2,
1336         0x71C3,
1337         0x71C4,
1338         0x71C5,
1339         0x71C6,
1340         0x71C7,
1341         0x71CD,
1342         0x71CE,
1343         0x71D2,
1344         0x71D4,
1345         0x71D5,
1346         0x71D6,
1347         0x71DA,
1348         0x71DE,
1349         0x7200,
1350         0x7210,
1351         0x7211,
1352         0x7240,
1353         0x7243,
1354         0x7244,
1355         0x7245,
1356         0x7246,
1357         0x7247,
1358         0x7248,
1359         0x7249,
1360         0x724A,
1361         0x724B,
1362         0x724C,
1363         0x724D,
1364         0x724E,
1365         0x724F,
1366         0x7280,
1367         0x7281,
1368         0x7283,
1369         0x7284,
1370         0x7287,
1371         0x7288,
1372         0x7289,
1373         0x728B,
1374         0x728C,
1375         0x7290,
1376         0x7291,
1377         0x7293,
1378         0x7297,
1379         0x7834,
1380         0x7835,
1381         0x791e,
1382         0x791f,
1383         0x793f,
1384         0x7941,
1385         0x7942,
1386         0x796c,
1387         0x796d,
1388         0x796e,
1389         0x796f,
1390         0x9400,
1391         0x9401,
1392         0x9402,
1393         0x9403,
1394         0x9405,
1395         0x940A,
1396         0x940B,
1397         0x940F,
1398         0x94A0,
1399         0x94A1,
1400         0x94A3,
1401         0x94B1,
1402         0x94B3,
1403         0x94B4,
1404         0x94B5,
1405         0x94B9,
1406         0x9440,
1407         0x9441,
1408         0x9442,
1409         0x9443,
1410         0x9444,
1411         0x9446,
1412         0x944A,
1413         0x944B,
1414         0x944C,
1415         0x944E,
1416         0x9450,
1417         0x9452,
1418         0x9456,
1419         0x945A,
1420         0x945B,
1421         0x945E,
1422         0x9460,
1423         0x9462,
1424         0x946A,
1425         0x946B,
1426         0x947A,
1427         0x947B,
1428         0x9480,
1429         0x9487,
1430         0x9488,
1431         0x9489,
1432         0x948A,
1433         0x948F,
1434         0x9490,
1435         0x9491,
1436         0x9495,
1437         0x9498,
1438         0x949C,
1439         0x949E,
1440         0x949F,
1441         0x94C0,
1442         0x94C1,
1443         0x94C3,
1444         0x94C4,
1445         0x94C5,
1446         0x94C6,
1447         0x94C7,
1448         0x94C8,
1449         0x94C9,
1450         0x94CB,
1451         0x94CC,
1452         0x94CD,
1453         0x9500,
1454         0x9501,
1455         0x9504,
1456         0x9505,
1457         0x9506,
1458         0x9507,
1459         0x9508,
1460         0x9509,
1461         0x950F,
1462         0x9511,
1463         0x9515,
1464         0x9517,
1465         0x9519,
1466         0x9540,
1467         0x9541,
1468         0x9542,
1469         0x954E,
1470         0x954F,
1471         0x9552,
1472         0x9553,
1473         0x9555,
1474         0x9557,
1475         0x955f,
1476         0x9580,
1477         0x9581,
1478         0x9583,
1479         0x9586,
1480         0x9587,
1481         0x9588,
1482         0x9589,
1483         0x958A,
1484         0x958B,
1485         0x958C,
1486         0x958D,
1487         0x958E,
1488         0x958F,
1489         0x9590,
1490         0x9591,
1491         0x9593,
1492         0x9595,
1493         0x9596,
1494         0x9597,
1495         0x9598,
1496         0x9599,
1497         0x959B,
1498         0x95C0,
1499         0x95C2,
1500         0x95C4,
1501         0x95C5,
1502         0x95C6,
1503         0x95C7,
1504         0x95C9,
1505         0x95CC,
1506         0x95CD,
1507         0x95CE,
1508         0x95CF,
1509         0x9610,
1510         0x9611,
1511         0x9612,
1512         0x9613,
1513         0x9614,
1514         0x9615,
1515         0x9616,
1516         0x9640,
1517         0x9641,
1518         0x9642,
1519         0x9643,
1520         0x9644,
1521         0x9645,
1522         0x9647,
1523         0x9648,
1524         0x9649,
1525         0x964a,
1526         0x964b,
1527         0x964c,
1528         0x964e,
1529         0x964f,
1530         0x9710,
1531         0x9711,
1532         0x9712,
1533         0x9713,
1534         0x9714,
1535         0x9715,
1536         0x9802,
1537         0x9803,
1538         0x9804,
1539         0x9805,
1540         0x9806,
1541         0x9807,
1542         0x9808,
1543         0x9809,
1544         0x980A,
1545         0x9900,
1546         0x9901,
1547         0x9903,
1548         0x9904,
1549         0x9905,
1550         0x9906,
1551         0x9907,
1552         0x9908,
1553         0x9909,
1554         0x990A,
1555         0x990B,
1556         0x990C,
1557         0x990D,
1558         0x990E,
1559         0x990F,
1560         0x9910,
1561         0x9913,
1562         0x9917,
1563         0x9918,
1564         0x9919,
1565         0x9990,
1566         0x9991,
1567         0x9992,
1568         0x9993,
1569         0x9994,
1570         0x9995,
1571         0x9996,
1572         0x9997,
1573         0x9998,
1574         0x9999,
1575         0x999A,
1576         0x999B,
1577         0x999C,
1578         0x999D,
1579         0x99A0,
1580         0x99A2,
1581         0x99A4,
1582         /* radeon secondary ids */
1583         0x3171,
1584         0x3e70,
1585         0x4164,
1586         0x4165,
1587         0x4166,
1588         0x4168,
1589         0x4170,
1590         0x4171,
1591         0x4172,
1592         0x4173,
1593         0x496e,
1594         0x4a69,
1595         0x4a6a,
1596         0x4a6b,
1597         0x4a70,
1598         0x4a74,
1599         0x4b69,
1600         0x4b6b,
1601         0x4b6c,
1602         0x4c6e,
1603         0x4e64,
1604         0x4e65,
1605         0x4e66,
1606         0x4e67,
1607         0x4e68,
1608         0x4e69,
1609         0x4e6a,
1610         0x4e71,
1611         0x4f73,
1612         0x5569,
1613         0x556b,
1614         0x556d,
1615         0x556f,
1616         0x5571,
1617         0x5854,
1618         0x5874,
1619         0x5940,
1620         0x5941,
1621         0x5b70,
1622         0x5b72,
1623         0x5b73,
1624         0x5b74,
1625         0x5b75,
1626         0x5d44,
1627         0x5d45,
1628         0x5d6d,
1629         0x5d6f,
1630         0x5d72,
1631         0x5d77,
1632         0x5e6b,
1633         0x5e6d,
1634         0x7120,
1635         0x7124,
1636         0x7129,
1637         0x712e,
1638         0x712f,
1639         0x7162,
1640         0x7163,
1641         0x7166,
1642         0x7167,
1643         0x7172,
1644         0x7173,
1645         0x71a0,
1646         0x71a1,
1647         0x71a3,
1648         0x71a7,
1649         0x71bb,
1650         0x71e0,
1651         0x71e1,
1652         0x71e2,
1653         0x71e6,
1654         0x71e7,
1655         0x71f2,
1656         0x7269,
1657         0x726b,
1658         0x726e,
1659         0x72a0,
1660         0x72a8,
1661         0x72b1,
1662         0x72b3,
1663         0x793f,
1664 };
1665
1666 static const struct pci_device_id pciidlist[] = {
1667 #ifdef CONFIG_DRM_AMDGPU_SI
1668         {0x1002, 0x6780, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1669         {0x1002, 0x6784, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1670         {0x1002, 0x6788, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1671         {0x1002, 0x678A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1672         {0x1002, 0x6790, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1673         {0x1002, 0x6791, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1674         {0x1002, 0x6792, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1675         {0x1002, 0x6798, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1676         {0x1002, 0x6799, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1677         {0x1002, 0x679A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1678         {0x1002, 0x679B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1679         {0x1002, 0x679E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1680         {0x1002, 0x679F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1681         {0x1002, 0x6800, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1682         {0x1002, 0x6801, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1683         {0x1002, 0x6802, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1684         {0x1002, 0x6806, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1685         {0x1002, 0x6808, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1686         {0x1002, 0x6809, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1687         {0x1002, 0x6810, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1688         {0x1002, 0x6811, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1689         {0x1002, 0x6816, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1690         {0x1002, 0x6817, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1691         {0x1002, 0x6818, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1692         {0x1002, 0x6819, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1693         {0x1002, 0x6600, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1694         {0x1002, 0x6601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1695         {0x1002, 0x6602, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1696         {0x1002, 0x6603, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1697         {0x1002, 0x6604, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1698         {0x1002, 0x6605, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1699         {0x1002, 0x6606, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1700         {0x1002, 0x6607, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1701         {0x1002, 0x6608, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1702         {0x1002, 0x6610, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1703         {0x1002, 0x6611, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1704         {0x1002, 0x6613, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1705         {0x1002, 0x6617, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1706         {0x1002, 0x6620, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1707         {0x1002, 0x6621, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1708         {0x1002, 0x6623, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1709         {0x1002, 0x6631, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1710         {0x1002, 0x6820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1711         {0x1002, 0x6821, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1712         {0x1002, 0x6822, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1713         {0x1002, 0x6823, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1714         {0x1002, 0x6824, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1715         {0x1002, 0x6825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1716         {0x1002, 0x6826, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1717         {0x1002, 0x6827, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1718         {0x1002, 0x6828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1719         {0x1002, 0x6829, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1720         {0x1002, 0x682A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1721         {0x1002, 0x682B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1722         {0x1002, 0x682C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1723         {0x1002, 0x682D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1724         {0x1002, 0x682F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1725         {0x1002, 0x6830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1726         {0x1002, 0x6831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1727         {0x1002, 0x6835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1728         {0x1002, 0x6837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1729         {0x1002, 0x6838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1730         {0x1002, 0x6839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1731         {0x1002, 0x683B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1732         {0x1002, 0x683D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1733         {0x1002, 0x683F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1734         {0x1002, 0x6660, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1735         {0x1002, 0x6663, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1736         {0x1002, 0x6664, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1737         {0x1002, 0x6665, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1738         {0x1002, 0x6667, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1739         {0x1002, 0x666F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1740 #endif
1741 #ifdef CONFIG_DRM_AMDGPU_CIK
1742         /* Kaveri */
1743         {0x1002, 0x1304, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1744         {0x1002, 0x1305, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1745         {0x1002, 0x1306, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1746         {0x1002, 0x1307, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1747         {0x1002, 0x1309, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1748         {0x1002, 0x130A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1749         {0x1002, 0x130B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1750         {0x1002, 0x130C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1751         {0x1002, 0x130D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1752         {0x1002, 0x130E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1753         {0x1002, 0x130F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1754         {0x1002, 0x1310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1755         {0x1002, 0x1311, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1756         {0x1002, 0x1312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1757         {0x1002, 0x1313, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1758         {0x1002, 0x1315, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1759         {0x1002, 0x1316, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1760         {0x1002, 0x1317, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1761         {0x1002, 0x1318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1762         {0x1002, 0x131B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1763         {0x1002, 0x131C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1764         {0x1002, 0x131D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1765         /* Bonaire */
1766         {0x1002, 0x6640, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1767         {0x1002, 0x6641, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1768         {0x1002, 0x6646, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1769         {0x1002, 0x6647, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1770         {0x1002, 0x6649, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1771         {0x1002, 0x6650, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1772         {0x1002, 0x6651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1773         {0x1002, 0x6658, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1774         {0x1002, 0x665c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1775         {0x1002, 0x665d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1776         {0x1002, 0x665f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1777         /* Hawaii */
1778         {0x1002, 0x67A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1779         {0x1002, 0x67A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1780         {0x1002, 0x67A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1781         {0x1002, 0x67A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1782         {0x1002, 0x67A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1783         {0x1002, 0x67AA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1784         {0x1002, 0x67B0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1785         {0x1002, 0x67B1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1786         {0x1002, 0x67B8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1787         {0x1002, 0x67B9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1788         {0x1002, 0x67BA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1789         {0x1002, 0x67BE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1790         /* Kabini */
1791         {0x1002, 0x9830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1792         {0x1002, 0x9831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1793         {0x1002, 0x9832, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1794         {0x1002, 0x9833, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1795         {0x1002, 0x9834, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1796         {0x1002, 0x9835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1797         {0x1002, 0x9836, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1798         {0x1002, 0x9837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1799         {0x1002, 0x9838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1800         {0x1002, 0x9839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1801         {0x1002, 0x983a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1802         {0x1002, 0x983b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1803         {0x1002, 0x983c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1804         {0x1002, 0x983d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1805         {0x1002, 0x983e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1806         {0x1002, 0x983f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1807         /* mullins */
1808         {0x1002, 0x9850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1809         {0x1002, 0x9851, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1810         {0x1002, 0x9852, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1811         {0x1002, 0x9853, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1812         {0x1002, 0x9854, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1813         {0x1002, 0x9855, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1814         {0x1002, 0x9856, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1815         {0x1002, 0x9857, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1816         {0x1002, 0x9858, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1817         {0x1002, 0x9859, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1818         {0x1002, 0x985A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1819         {0x1002, 0x985B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1820         {0x1002, 0x985C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1821         {0x1002, 0x985D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1822         {0x1002, 0x985E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1823         {0x1002, 0x985F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1824 #endif
1825         /* topaz */
1826         {0x1002, 0x6900, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1827         {0x1002, 0x6901, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1828         {0x1002, 0x6902, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1829         {0x1002, 0x6903, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1830         {0x1002, 0x6907, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1831         /* tonga */
1832         {0x1002, 0x6920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1833         {0x1002, 0x6921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1834         {0x1002, 0x6928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1835         {0x1002, 0x6929, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1836         {0x1002, 0x692B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1837         {0x1002, 0x692F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1838         {0x1002, 0x6930, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1839         {0x1002, 0x6938, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1840         {0x1002, 0x6939, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1841         /* fiji */
1842         {0x1002, 0x7300, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1843         {0x1002, 0x730F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1844         /* carrizo */
1845         {0x1002, 0x9870, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1846         {0x1002, 0x9874, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1847         {0x1002, 0x9875, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1848         {0x1002, 0x9876, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1849         {0x1002, 0x9877, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1850         /* stoney */
1851         {0x1002, 0x98E4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_STONEY|AMD_IS_APU},
1852         /* Polaris11 */
1853         {0x1002, 0x67E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1854         {0x1002, 0x67E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1855         {0x1002, 0x67E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1856         {0x1002, 0x67EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1857         {0x1002, 0x67EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1858         {0x1002, 0x67FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1859         {0x1002, 0x67E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1860         {0x1002, 0x67E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1861         {0x1002, 0x67E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1862         /* Polaris10 */
1863         {0x1002, 0x67C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1864         {0x1002, 0x67C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1865         {0x1002, 0x67C2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1866         {0x1002, 0x67C4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1867         {0x1002, 0x67C7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1868         {0x1002, 0x67D0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1869         {0x1002, 0x67DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1870         {0x1002, 0x67C8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1871         {0x1002, 0x67C9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1872         {0x1002, 0x67CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1873         {0x1002, 0x67CC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1874         {0x1002, 0x67CF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1875         {0x1002, 0x6FDF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1876         /* Polaris12 */
1877         {0x1002, 0x6980, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1878         {0x1002, 0x6981, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1879         {0x1002, 0x6985, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1880         {0x1002, 0x6986, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1881         {0x1002, 0x6987, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1882         {0x1002, 0x6995, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1883         {0x1002, 0x6997, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1884         {0x1002, 0x699F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1885         /* VEGAM */
1886         {0x1002, 0x694C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1887         {0x1002, 0x694E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1888         {0x1002, 0x694F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1889         /* Vega 10 */
1890         {0x1002, 0x6860, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1891         {0x1002, 0x6861, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1892         {0x1002, 0x6862, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1893         {0x1002, 0x6863, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1894         {0x1002, 0x6864, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1895         {0x1002, 0x6867, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1896         {0x1002, 0x6868, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1897         {0x1002, 0x6869, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1898         {0x1002, 0x686a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1899         {0x1002, 0x686b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1900         {0x1002, 0x686c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1901         {0x1002, 0x686d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1902         {0x1002, 0x686e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1903         {0x1002, 0x686f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1904         {0x1002, 0x687f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1905         /* Vega 12 */
1906         {0x1002, 0x69A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1907         {0x1002, 0x69A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1908         {0x1002, 0x69A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1909         {0x1002, 0x69A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1910         {0x1002, 0x69AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1911         /* Vega 20 */
1912         {0x1002, 0x66A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1913         {0x1002, 0x66A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1914         {0x1002, 0x66A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1915         {0x1002, 0x66A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1916         {0x1002, 0x66A4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1917         {0x1002, 0x66A7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1918         {0x1002, 0x66AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1919         /* Raven */
1920         {0x1002, 0x15dd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
1921         {0x1002, 0x15d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
1922         /* Arcturus */
1923         {0x1002, 0x738C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1924         {0x1002, 0x7388, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1925         {0x1002, 0x738E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1926         {0x1002, 0x7390, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1927         /* Navi10 */
1928         {0x1002, 0x7310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1929         {0x1002, 0x7312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1930         {0x1002, 0x7318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1931         {0x1002, 0x7319, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1932         {0x1002, 0x731A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1933         {0x1002, 0x731B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1934         {0x1002, 0x731E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1935         {0x1002, 0x731F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1936         /* Navi14 */
1937         {0x1002, 0x7340, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1938         {0x1002, 0x7341, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1939         {0x1002, 0x7347, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1940         {0x1002, 0x734F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1941
1942         /* Renoir */
1943         {0x1002, 0x15E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1944         {0x1002, 0x1636, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1945         {0x1002, 0x1638, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1946         {0x1002, 0x164C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1947
1948         /* Navi12 */
1949         {0x1002, 0x7360, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
1950         {0x1002, 0x7362, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
1951
1952         /* Sienna_Cichlid */
1953         {0x1002, 0x73A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1954         {0x1002, 0x73A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1955         {0x1002, 0x73A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1956         {0x1002, 0x73A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1957         {0x1002, 0x73A5, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1958         {0x1002, 0x73A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1959         {0x1002, 0x73A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1960         {0x1002, 0x73AB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1961         {0x1002, 0x73AC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1962         {0x1002, 0x73AD, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1963         {0x1002, 0x73AE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1964         {0x1002, 0x73AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1965         {0x1002, 0x73BF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1966
1967         /* Yellow Carp */
1968         {0x1002, 0x164D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_YELLOW_CARP|AMD_IS_APU},
1969         {0x1002, 0x1681, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_YELLOW_CARP|AMD_IS_APU},
1970
1971         /* Navy_Flounder */
1972         {0x1002, 0x73C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1973         {0x1002, 0x73C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1974         {0x1002, 0x73C3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1975         {0x1002, 0x73DA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1976         {0x1002, 0x73DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1977         {0x1002, 0x73DC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1978         {0x1002, 0x73DD, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1979         {0x1002, 0x73DE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1980         {0x1002, 0x73DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1981
1982         /* DIMGREY_CAVEFISH */
1983         {0x1002, 0x73E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1984         {0x1002, 0x73E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1985         {0x1002, 0x73E2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1986         {0x1002, 0x73E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1987         {0x1002, 0x73E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1988         {0x1002, 0x73E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1989         {0x1002, 0x73EA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1990         {0x1002, 0x73EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1991         {0x1002, 0x73EC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1992         {0x1002, 0x73ED, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1993         {0x1002, 0x73EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1994         {0x1002, 0x73FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1995
1996         /* Aldebaran */
1997         {0x1002, 0x7408, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
1998         {0x1002, 0x740C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
1999         {0x1002, 0x740F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
2000         {0x1002, 0x7410, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
2001
2002         /* CYAN_SKILLFISH */
2003         {0x1002, 0x13FE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CYAN_SKILLFISH|AMD_IS_APU},
2004         {0x1002, 0x143F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CYAN_SKILLFISH|AMD_IS_APU},
2005
2006         /* BEIGE_GOBY */
2007         {0x1002, 0x7420, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2008         {0x1002, 0x7421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2009         {0x1002, 0x7422, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2010         {0x1002, 0x7423, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2011         {0x1002, 0x7424, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2012         {0x1002, 0x743F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2013
2014         { PCI_DEVICE(0x1002, PCI_ANY_ID),
2015           .class = PCI_CLASS_DISPLAY_VGA << 8,
2016           .class_mask = 0xffffff,
2017           .driver_data = CHIP_IP_DISCOVERY },
2018
2019         { PCI_DEVICE(0x1002, PCI_ANY_ID),
2020           .class = PCI_CLASS_DISPLAY_OTHER << 8,
2021           .class_mask = 0xffffff,
2022           .driver_data = CHIP_IP_DISCOVERY },
2023
2024         { PCI_DEVICE(0x1002, PCI_ANY_ID),
2025           .class = PCI_CLASS_ACCELERATOR_PROCESSING << 8,
2026           .class_mask = 0xffffff,
2027           .driver_data = CHIP_IP_DISCOVERY },
2028
2029         {0, 0, 0}
2030 };
2031
2032 MODULE_DEVICE_TABLE(pci, pciidlist);
2033
2034 static const struct drm_driver amdgpu_kms_driver;
2035
2036 static void amdgpu_get_secondary_funcs(struct amdgpu_device *adev)
2037 {
2038         struct pci_dev *p = NULL;
2039         int i;
2040
2041         /* 0 - GPU
2042          * 1 - audio
2043          * 2 - USB
2044          * 3 - UCSI
2045          */
2046         for (i = 1; i < 4; i++) {
2047                 p = pci_get_domain_bus_and_slot(pci_domain_nr(adev->pdev->bus),
2048                                                 adev->pdev->bus->number, i);
2049                 if (p) {
2050                         pm_runtime_get_sync(&p->dev);
2051                         pm_runtime_mark_last_busy(&p->dev);
2052                         pm_runtime_put_autosuspend(&p->dev);
2053                         pci_dev_put(p);
2054                 }
2055         }
2056 }
2057
2058 static void amdgpu_init_debug_options(struct amdgpu_device *adev)
2059 {
2060         if (amdgpu_debug_mask & AMDGPU_DEBUG_VM) {
2061                 pr_info("debug: VM handling debug enabled\n");
2062                 adev->debug_vm = true;
2063         }
2064
2065         if (amdgpu_debug_mask & AMDGPU_DEBUG_LARGEBAR) {
2066                 pr_info("debug: enabled simulating large-bar capability on non-large bar system\n");
2067                 adev->debug_largebar = true;
2068         }
2069
2070         if (amdgpu_debug_mask & AMDGPU_DEBUG_DISABLE_GPU_SOFT_RECOVERY) {
2071                 pr_info("debug: soft reset for GPU recovery disabled\n");
2072                 adev->debug_disable_soft_recovery = true;
2073         }
2074 }
2075
2076 static int amdgpu_pci_probe(struct pci_dev *pdev,
2077                             const struct pci_device_id *ent)
2078 {
2079         struct drm_device *ddev;
2080         struct amdgpu_device *adev;
2081         unsigned long flags = ent->driver_data;
2082         int ret, retry = 0, i;
2083         bool supports_atomic = false;
2084
2085         /* skip devices which are owned by radeon */
2086         for (i = 0; i < ARRAY_SIZE(amdgpu_unsupported_pciidlist); i++) {
2087                 if (amdgpu_unsupported_pciidlist[i] == pdev->device)
2088                         return -ENODEV;
2089         }
2090
2091         if (amdgpu_aspm == -1 && !pcie_aspm_enabled(pdev))
2092                 amdgpu_aspm = 0;
2093
2094         if (amdgpu_virtual_display ||
2095             amdgpu_device_asic_has_dc_support(flags & AMD_ASIC_MASK))
2096                 supports_atomic = true;
2097
2098         if ((flags & AMD_EXP_HW_SUPPORT) && !amdgpu_exp_hw_support) {
2099                 DRM_INFO("This hardware requires experimental hardware support.\n"
2100                          "See modparam exp_hw_support\n");
2101                 return -ENODEV;
2102         }
2103         /* differentiate between P10 and P11 asics with the same DID */
2104         if (pdev->device == 0x67FF &&
2105             (pdev->revision == 0xE3 ||
2106              pdev->revision == 0xE7 ||
2107              pdev->revision == 0xF3 ||
2108              pdev->revision == 0xF7)) {
2109                 flags &= ~AMD_ASIC_MASK;
2110                 flags |= CHIP_POLARIS10;
2111         }
2112
2113         /* Due to hardware bugs, S/G Display on raven requires a 1:1 IOMMU mapping,
2114          * however, SME requires an indirect IOMMU mapping because the encryption
2115          * bit is beyond the DMA mask of the chip.
2116          */
2117         if (cc_platform_has(CC_ATTR_MEM_ENCRYPT) &&
2118             ((flags & AMD_ASIC_MASK) == CHIP_RAVEN)) {
2119                 dev_info(&pdev->dev,
2120                          "SME is not compatible with RAVEN\n");
2121                 return -ENOTSUPP;
2122         }
2123
2124 #ifdef CONFIG_DRM_AMDGPU_SI
2125         if (!amdgpu_si_support) {
2126                 switch (flags & AMD_ASIC_MASK) {
2127                 case CHIP_TAHITI:
2128                 case CHIP_PITCAIRN:
2129                 case CHIP_VERDE:
2130                 case CHIP_OLAND:
2131                 case CHIP_HAINAN:
2132                         dev_info(&pdev->dev,
2133                                  "SI support provided by radeon.\n");
2134                         dev_info(&pdev->dev,
2135                                  "Use radeon.si_support=0 amdgpu.si_support=1 to override.\n"
2136                                 );
2137                         return -ENODEV;
2138                 }
2139         }
2140 #endif
2141 #ifdef CONFIG_DRM_AMDGPU_CIK
2142         if (!amdgpu_cik_support) {
2143                 switch (flags & AMD_ASIC_MASK) {
2144                 case CHIP_KAVERI:
2145                 case CHIP_BONAIRE:
2146                 case CHIP_HAWAII:
2147                 case CHIP_KABINI:
2148                 case CHIP_MULLINS:
2149                         dev_info(&pdev->dev,
2150                                  "CIK support provided by radeon.\n");
2151                         dev_info(&pdev->dev,
2152                                  "Use radeon.cik_support=0 amdgpu.cik_support=1 to override.\n"
2153                                 );
2154                         return -ENODEV;
2155                 }
2156         }
2157 #endif
2158
2159         adev = devm_drm_dev_alloc(&pdev->dev, &amdgpu_kms_driver, typeof(*adev), ddev);
2160         if (IS_ERR(adev))
2161                 return PTR_ERR(adev);
2162
2163         adev->dev  = &pdev->dev;
2164         adev->pdev = pdev;
2165         ddev = adev_to_drm(adev);
2166
2167         if (!supports_atomic)
2168                 ddev->driver_features &= ~DRIVER_ATOMIC;
2169
2170         ret = pci_enable_device(pdev);
2171         if (ret)
2172                 return ret;
2173
2174         pci_set_drvdata(pdev, ddev);
2175
2176         ret = amdgpu_driver_load_kms(adev, flags);
2177         if (ret)
2178                 goto err_pci;
2179
2180 retry_init:
2181         ret = drm_dev_register(ddev, flags);
2182         if (ret == -EAGAIN && ++retry <= 3) {
2183                 DRM_INFO("retry init %d\n", retry);
2184                 /* Don't request EX mode too frequently which is attacking */
2185                 msleep(5000);
2186                 goto retry_init;
2187         } else if (ret) {
2188                 goto err_pci;
2189         }
2190
2191         ret = amdgpu_xcp_dev_register(adev, ent);
2192         if (ret)
2193                 goto err_pci;
2194
2195         /*
2196          * 1. don't init fbdev on hw without DCE
2197          * 2. don't init fbdev if there are no connectors
2198          */
2199         if (adev->mode_info.mode_config_initialized &&
2200             !list_empty(&adev_to_drm(adev)->mode_config.connector_list)) {
2201                 /* select 8 bpp console on low vram cards */
2202                 if (adev->gmc.real_vram_size <= (32*1024*1024))
2203                         drm_fbdev_generic_setup(adev_to_drm(adev), 8);
2204                 else
2205                         drm_fbdev_generic_setup(adev_to_drm(adev), 32);
2206         }
2207
2208         ret = amdgpu_debugfs_init(adev);
2209         if (ret)
2210                 DRM_ERROR("Creating debugfs files failed (%d).\n", ret);
2211
2212         if (adev->pm.rpm_mode != AMDGPU_RUNPM_NONE) {
2213                 /* only need to skip on ATPX */
2214                 if (amdgpu_device_supports_px(ddev))
2215                         dev_pm_set_driver_flags(ddev->dev, DPM_FLAG_NO_DIRECT_COMPLETE);
2216                 /* we want direct complete for BOCO */
2217                 if (amdgpu_device_supports_boco(ddev))
2218                         dev_pm_set_driver_flags(ddev->dev, DPM_FLAG_SMART_PREPARE |
2219                                                 DPM_FLAG_SMART_SUSPEND |
2220                                                 DPM_FLAG_MAY_SKIP_RESUME);
2221                 pm_runtime_use_autosuspend(ddev->dev);
2222                 pm_runtime_set_autosuspend_delay(ddev->dev, 5000);
2223
2224                 pm_runtime_allow(ddev->dev);
2225
2226                 pm_runtime_mark_last_busy(ddev->dev);
2227                 pm_runtime_put_autosuspend(ddev->dev);
2228
2229                 /*
2230                  * For runpm implemented via BACO, PMFW will handle the
2231                  * timing for BACO in and out:
2232                  *   - put ASIC into BACO state only when both video and
2233                  *     audio functions are in D3 state.
2234                  *   - pull ASIC out of BACO state when either video or
2235                  *     audio function is in D0 state.
2236                  * Also, at startup, PMFW assumes both functions are in
2237                  * D0 state.
2238                  *
2239                  * So if snd driver was loaded prior to amdgpu driver
2240                  * and audio function was put into D3 state, there will
2241                  * be no PMFW-aware D-state transition(D0->D3) on runpm
2242                  * suspend. Thus the BACO will be not correctly kicked in.
2243                  *
2244                  * Via amdgpu_get_secondary_funcs(), the audio dev is put
2245                  * into D0 state. Then there will be a PMFW-aware D-state
2246                  * transition(D0->D3) on runpm suspend.
2247                  */
2248                 if (amdgpu_device_supports_baco(ddev) &&
2249                     !(adev->flags & AMD_IS_APU) &&
2250                     (adev->asic_type >= CHIP_NAVI10))
2251                         amdgpu_get_secondary_funcs(adev);
2252         }
2253
2254         amdgpu_init_debug_options(adev);
2255
2256         return 0;
2257
2258 err_pci:
2259         pci_disable_device(pdev);
2260         return ret;
2261 }
2262
2263 static void
2264 amdgpu_pci_remove(struct pci_dev *pdev)
2265 {
2266         struct drm_device *dev = pci_get_drvdata(pdev);
2267         struct amdgpu_device *adev = drm_to_adev(dev);
2268
2269         amdgpu_xcp_dev_unplug(adev);
2270         drm_dev_unplug(dev);
2271
2272         if (adev->pm.rpm_mode != AMDGPU_RUNPM_NONE) {
2273                 pm_runtime_get_sync(dev->dev);
2274                 pm_runtime_forbid(dev->dev);
2275         }
2276
2277         if (amdgpu_ip_version(adev, MP1_HWIP, 0) == IP_VERSION(13, 0, 2) &&
2278             !amdgpu_sriov_vf(adev)) {
2279                 bool need_to_reset_gpu = false;
2280
2281                 if (adev->gmc.xgmi.num_physical_nodes > 1) {
2282                         struct amdgpu_hive_info *hive;
2283
2284                         hive = amdgpu_get_xgmi_hive(adev);
2285                         if (hive->device_remove_count == 0)
2286                                 need_to_reset_gpu = true;
2287                         hive->device_remove_count++;
2288                         amdgpu_put_xgmi_hive(hive);
2289                 } else {
2290                         need_to_reset_gpu = true;
2291                 }
2292
2293                 /* Workaround for ASICs need to reset SMU.
2294                  * Called only when the first device is removed.
2295                  */
2296                 if (need_to_reset_gpu) {
2297                         struct amdgpu_reset_context reset_context;
2298
2299                         adev->shutdown = true;
2300                         memset(&reset_context, 0, sizeof(reset_context));
2301                         reset_context.method = AMD_RESET_METHOD_NONE;
2302                         reset_context.reset_req_dev = adev;
2303                         set_bit(AMDGPU_NEED_FULL_RESET, &reset_context.flags);
2304                         set_bit(AMDGPU_RESET_FOR_DEVICE_REMOVE, &reset_context.flags);
2305                         amdgpu_device_gpu_recover(adev, NULL, &reset_context);
2306                 }
2307         }
2308
2309         amdgpu_driver_unload_kms(dev);
2310
2311         /*
2312          * Flush any in flight DMA operations from device.
2313          * Clear the Bus Master Enable bit and then wait on the PCIe Device
2314          * StatusTransactions Pending bit.
2315          */
2316         pci_disable_device(pdev);
2317         pci_wait_for_pending_transaction(pdev);
2318 }
2319
2320 static void
2321 amdgpu_pci_shutdown(struct pci_dev *pdev)
2322 {
2323         struct drm_device *dev = pci_get_drvdata(pdev);
2324         struct amdgpu_device *adev = drm_to_adev(dev);
2325
2326         if (amdgpu_ras_intr_triggered())
2327                 return;
2328
2329         /* if we are running in a VM, make sure the device
2330          * torn down properly on reboot/shutdown.
2331          * unfortunately we can't detect certain
2332          * hypervisors so just do this all the time.
2333          */
2334         if (!amdgpu_passthrough(adev))
2335                 adev->mp1_state = PP_MP1_STATE_UNLOAD;
2336         amdgpu_device_ip_suspend(adev);
2337         adev->mp1_state = PP_MP1_STATE_NONE;
2338 }
2339
2340 /**
2341  * amdgpu_drv_delayed_reset_work_handler - work handler for reset
2342  *
2343  * @work: work_struct.
2344  */
2345 static void amdgpu_drv_delayed_reset_work_handler(struct work_struct *work)
2346 {
2347         struct list_head device_list;
2348         struct amdgpu_device *adev;
2349         int i, r;
2350         struct amdgpu_reset_context reset_context;
2351
2352         memset(&reset_context, 0, sizeof(reset_context));
2353
2354         mutex_lock(&mgpu_info.mutex);
2355         if (mgpu_info.pending_reset == true) {
2356                 mutex_unlock(&mgpu_info.mutex);
2357                 return;
2358         }
2359         mgpu_info.pending_reset = true;
2360         mutex_unlock(&mgpu_info.mutex);
2361
2362         /* Use a common context, just need to make sure full reset is done */
2363         reset_context.method = AMD_RESET_METHOD_NONE;
2364         set_bit(AMDGPU_NEED_FULL_RESET, &reset_context.flags);
2365
2366         for (i = 0; i < mgpu_info.num_dgpu; i++) {
2367                 adev = mgpu_info.gpu_ins[i].adev;
2368                 reset_context.reset_req_dev = adev;
2369                 r = amdgpu_device_pre_asic_reset(adev, &reset_context);
2370                 if (r) {
2371                         dev_err(adev->dev, "GPU pre asic reset failed with err, %d for drm dev, %s ",
2372                                 r, adev_to_drm(adev)->unique);
2373                 }
2374                 if (!queue_work(system_unbound_wq, &adev->xgmi_reset_work))
2375                         r = -EALREADY;
2376         }
2377         for (i = 0; i < mgpu_info.num_dgpu; i++) {
2378                 adev = mgpu_info.gpu_ins[i].adev;
2379                 flush_work(&adev->xgmi_reset_work);
2380                 adev->gmc.xgmi.pending_reset = false;
2381         }
2382
2383         /* reset function will rebuild the xgmi hive info , clear it now */
2384         for (i = 0; i < mgpu_info.num_dgpu; i++)
2385                 amdgpu_xgmi_remove_device(mgpu_info.gpu_ins[i].adev);
2386
2387         INIT_LIST_HEAD(&device_list);
2388
2389         for (i = 0; i < mgpu_info.num_dgpu; i++)
2390                 list_add_tail(&mgpu_info.gpu_ins[i].adev->reset_list, &device_list);
2391
2392         /* unregister the GPU first, reset function will add them back */
2393         list_for_each_entry(adev, &device_list, reset_list)
2394                 amdgpu_unregister_gpu_instance(adev);
2395
2396         /* Use a common context, just need to make sure full reset is done */
2397         set_bit(AMDGPU_SKIP_HW_RESET, &reset_context.flags);
2398         r = amdgpu_do_asic_reset(&device_list, &reset_context);
2399
2400         if (r) {
2401                 DRM_ERROR("reinit gpus failure");
2402                 return;
2403         }
2404         for (i = 0; i < mgpu_info.num_dgpu; i++) {
2405                 adev = mgpu_info.gpu_ins[i].adev;
2406                 if (!adev->kfd.init_complete)
2407                         amdgpu_amdkfd_device_init(adev);
2408                 amdgpu_ttm_set_buffer_funcs_status(adev, true);
2409         }
2410 }
2411
2412 static int amdgpu_pmops_prepare(struct device *dev)
2413 {
2414         struct drm_device *drm_dev = dev_get_drvdata(dev);
2415         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2416
2417         /* Return a positive number here so
2418          * DPM_FLAG_SMART_SUSPEND works properly
2419          */
2420         if (amdgpu_device_supports_boco(drm_dev))
2421                 return pm_runtime_suspended(dev);
2422
2423         /* if we will not support s3 or s2i for the device
2424          *  then skip suspend
2425          */
2426         if (!amdgpu_acpi_is_s0ix_active(adev) &&
2427             !amdgpu_acpi_is_s3_active(adev))
2428                 return 1;
2429
2430         return 0;
2431 }
2432
2433 static void amdgpu_pmops_complete(struct device *dev)
2434 {
2435         /* nothing to do */
2436 }
2437
2438 static int amdgpu_pmops_suspend(struct device *dev)
2439 {
2440         struct drm_device *drm_dev = dev_get_drvdata(dev);
2441         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2442
2443         if (amdgpu_acpi_is_s0ix_active(adev))
2444                 adev->in_s0ix = true;
2445         else if (amdgpu_acpi_is_s3_active(adev))
2446                 adev->in_s3 = true;
2447         if (!adev->in_s0ix && !adev->in_s3)
2448                 return 0;
2449         return amdgpu_device_suspend(drm_dev, true);
2450 }
2451
2452 static int amdgpu_pmops_suspend_noirq(struct device *dev)
2453 {
2454         struct drm_device *drm_dev = dev_get_drvdata(dev);
2455         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2456
2457         if (amdgpu_acpi_should_gpu_reset(adev))
2458                 return amdgpu_asic_reset(adev);
2459
2460         return 0;
2461 }
2462
2463 static int amdgpu_pmops_resume(struct device *dev)
2464 {
2465         struct drm_device *drm_dev = dev_get_drvdata(dev);
2466         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2467         int r;
2468
2469         if (!adev->in_s0ix && !adev->in_s3)
2470                 return 0;
2471
2472         /* Avoids registers access if device is physically gone */
2473         if (!pci_device_is_present(adev->pdev))
2474                 adev->no_hw_access = true;
2475
2476         r = amdgpu_device_resume(drm_dev, true);
2477         if (amdgpu_acpi_is_s0ix_active(adev))
2478                 adev->in_s0ix = false;
2479         else
2480                 adev->in_s3 = false;
2481         return r;
2482 }
2483
2484 static int amdgpu_pmops_freeze(struct device *dev)
2485 {
2486         struct drm_device *drm_dev = dev_get_drvdata(dev);
2487         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2488         int r;
2489
2490         adev->in_s4 = true;
2491         r = amdgpu_device_suspend(drm_dev, true);
2492         adev->in_s4 = false;
2493         if (r)
2494                 return r;
2495
2496         if (amdgpu_acpi_should_gpu_reset(adev))
2497                 return amdgpu_asic_reset(adev);
2498         return 0;
2499 }
2500
2501 static int amdgpu_pmops_thaw(struct device *dev)
2502 {
2503         struct drm_device *drm_dev = dev_get_drvdata(dev);
2504
2505         return amdgpu_device_resume(drm_dev, true);
2506 }
2507
2508 static int amdgpu_pmops_poweroff(struct device *dev)
2509 {
2510         struct drm_device *drm_dev = dev_get_drvdata(dev);
2511
2512         return amdgpu_device_suspend(drm_dev, true);
2513 }
2514
2515 static int amdgpu_pmops_restore(struct device *dev)
2516 {
2517         struct drm_device *drm_dev = dev_get_drvdata(dev);
2518
2519         return amdgpu_device_resume(drm_dev, true);
2520 }
2521
2522 static int amdgpu_runtime_idle_check_display(struct device *dev)
2523 {
2524         struct pci_dev *pdev = to_pci_dev(dev);
2525         struct drm_device *drm_dev = pci_get_drvdata(pdev);
2526         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2527
2528         if (adev->mode_info.num_crtc) {
2529                 struct drm_connector *list_connector;
2530                 struct drm_connector_list_iter iter;
2531                 int ret = 0;
2532
2533                 if (amdgpu_runtime_pm != -2) {
2534                         /* XXX: Return busy if any displays are connected to avoid
2535                          * possible display wakeups after runtime resume due to
2536                          * hotplug events in case any displays were connected while
2537                          * the GPU was in suspend.  Remove this once that is fixed.
2538                          */
2539                         mutex_lock(&drm_dev->mode_config.mutex);
2540                         drm_connector_list_iter_begin(drm_dev, &iter);
2541                         drm_for_each_connector_iter(list_connector, &iter) {
2542                                 if (list_connector->status == connector_status_connected) {
2543                                         ret = -EBUSY;
2544                                         break;
2545                                 }
2546                         }
2547                         drm_connector_list_iter_end(&iter);
2548                         mutex_unlock(&drm_dev->mode_config.mutex);
2549
2550                         if (ret)
2551                                 return ret;
2552                 }
2553
2554                 if (adev->dc_enabled) {
2555                         struct drm_crtc *crtc;
2556
2557                         drm_for_each_crtc(crtc, drm_dev) {
2558                                 drm_modeset_lock(&crtc->mutex, NULL);
2559                                 if (crtc->state->active)
2560                                         ret = -EBUSY;
2561                                 drm_modeset_unlock(&crtc->mutex);
2562                                 if (ret < 0)
2563                                         break;
2564                         }
2565                 } else {
2566                         mutex_lock(&drm_dev->mode_config.mutex);
2567                         drm_modeset_lock(&drm_dev->mode_config.connection_mutex, NULL);
2568
2569                         drm_connector_list_iter_begin(drm_dev, &iter);
2570                         drm_for_each_connector_iter(list_connector, &iter) {
2571                                 if (list_connector->dpms ==  DRM_MODE_DPMS_ON) {
2572                                         ret = -EBUSY;
2573                                         break;
2574                                 }
2575                         }
2576
2577                         drm_connector_list_iter_end(&iter);
2578
2579                         drm_modeset_unlock(&drm_dev->mode_config.connection_mutex);
2580                         mutex_unlock(&drm_dev->mode_config.mutex);
2581                 }
2582                 if (ret)
2583                         return ret;
2584         }
2585
2586         return 0;
2587 }
2588
2589 static int amdgpu_pmops_runtime_suspend(struct device *dev)
2590 {
2591         struct pci_dev *pdev = to_pci_dev(dev);
2592         struct drm_device *drm_dev = pci_get_drvdata(pdev);
2593         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2594         int ret, i;
2595
2596         if (adev->pm.rpm_mode == AMDGPU_RUNPM_NONE) {
2597                 pm_runtime_forbid(dev);
2598                 return -EBUSY;
2599         }
2600
2601         ret = amdgpu_runtime_idle_check_display(dev);
2602         if (ret)
2603                 return ret;
2604
2605         /* wait for all rings to drain before suspending */
2606         for (i = 0; i < AMDGPU_MAX_RINGS; i++) {
2607                 struct amdgpu_ring *ring = adev->rings[i];
2608
2609                 if (ring && ring->sched.ready) {
2610                         ret = amdgpu_fence_wait_empty(ring);
2611                         if (ret)
2612                                 return -EBUSY;
2613                 }
2614         }
2615
2616         adev->in_runpm = true;
2617         if (amdgpu_device_supports_px(drm_dev))
2618                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
2619
2620         /*
2621          * By setting mp1_state as PP_MP1_STATE_UNLOAD, MP1 will do some
2622          * proper cleanups and put itself into a state ready for PNP. That
2623          * can address some random resuming failure observed on BOCO capable
2624          * platforms.
2625          * TODO: this may be also needed for PX capable platform.
2626          */
2627         if (amdgpu_device_supports_boco(drm_dev))
2628                 adev->mp1_state = PP_MP1_STATE_UNLOAD;
2629
2630         ret = amdgpu_device_suspend(drm_dev, false);
2631         if (ret) {
2632                 adev->in_runpm = false;
2633                 if (amdgpu_device_supports_boco(drm_dev))
2634                         adev->mp1_state = PP_MP1_STATE_NONE;
2635                 return ret;
2636         }
2637
2638         if (amdgpu_device_supports_boco(drm_dev))
2639                 adev->mp1_state = PP_MP1_STATE_NONE;
2640
2641         if (amdgpu_device_supports_px(drm_dev)) {
2642                 /* Only need to handle PCI state in the driver for ATPX
2643                  * PCI core handles it for _PR3.
2644                  */
2645                 amdgpu_device_cache_pci_state(pdev);
2646                 pci_disable_device(pdev);
2647                 pci_ignore_hotplug(pdev);
2648                 pci_set_power_state(pdev, PCI_D3cold);
2649                 drm_dev->switch_power_state = DRM_SWITCH_POWER_DYNAMIC_OFF;
2650         } else if (amdgpu_device_supports_boco(drm_dev)) {
2651                 /* nothing to do */
2652         } else if (amdgpu_device_supports_baco(drm_dev)) {
2653                 amdgpu_device_baco_enter(drm_dev);
2654         }
2655
2656         dev_dbg(&pdev->dev, "asic/device is runtime suspended\n");
2657
2658         return 0;
2659 }
2660
2661 static int amdgpu_pmops_runtime_resume(struct device *dev)
2662 {
2663         struct pci_dev *pdev = to_pci_dev(dev);
2664         struct drm_device *drm_dev = pci_get_drvdata(pdev);
2665         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2666         int ret;
2667
2668         if (adev->pm.rpm_mode == AMDGPU_RUNPM_NONE)
2669                 return -EINVAL;
2670
2671         /* Avoids registers access if device is physically gone */
2672         if (!pci_device_is_present(adev->pdev))
2673                 adev->no_hw_access = true;
2674
2675         if (amdgpu_device_supports_px(drm_dev)) {
2676                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
2677
2678                 /* Only need to handle PCI state in the driver for ATPX
2679                  * PCI core handles it for _PR3.
2680                  */
2681                 pci_set_power_state(pdev, PCI_D0);
2682                 amdgpu_device_load_pci_state(pdev);
2683                 ret = pci_enable_device(pdev);
2684                 if (ret)
2685                         return ret;
2686                 pci_set_master(pdev);
2687         } else if (amdgpu_device_supports_boco(drm_dev)) {
2688                 /* Only need to handle PCI state in the driver for ATPX
2689                  * PCI core handles it for _PR3.
2690                  */
2691                 pci_set_master(pdev);
2692         } else if (amdgpu_device_supports_baco(drm_dev)) {
2693                 amdgpu_device_baco_exit(drm_dev);
2694         }
2695         ret = amdgpu_device_resume(drm_dev, false);
2696         if (ret) {
2697                 if (amdgpu_device_supports_px(drm_dev))
2698                         pci_disable_device(pdev);
2699                 return ret;
2700         }
2701
2702         if (amdgpu_device_supports_px(drm_dev))
2703                 drm_dev->switch_power_state = DRM_SWITCH_POWER_ON;
2704         adev->in_runpm = false;
2705         return 0;
2706 }
2707
2708 static int amdgpu_pmops_runtime_idle(struct device *dev)
2709 {
2710         struct drm_device *drm_dev = dev_get_drvdata(dev);
2711         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2712         /* we don't want the main rpm_idle to call suspend - we want to autosuspend */
2713         int ret = 1;
2714
2715         if (adev->pm.rpm_mode == AMDGPU_RUNPM_NONE) {
2716                 pm_runtime_forbid(dev);
2717                 return -EBUSY;
2718         }
2719
2720         ret = amdgpu_runtime_idle_check_display(dev);
2721
2722         pm_runtime_mark_last_busy(dev);
2723         pm_runtime_autosuspend(dev);
2724         return ret;
2725 }
2726
2727 long amdgpu_drm_ioctl(struct file *filp,
2728                       unsigned int cmd, unsigned long arg)
2729 {
2730         struct drm_file *file_priv = filp->private_data;
2731         struct drm_device *dev;
2732         long ret;
2733
2734         dev = file_priv->minor->dev;
2735         ret = pm_runtime_get_sync(dev->dev);
2736         if (ret < 0)
2737                 goto out;
2738
2739         ret = drm_ioctl(filp, cmd, arg);
2740
2741         pm_runtime_mark_last_busy(dev->dev);
2742 out:
2743         pm_runtime_put_autosuspend(dev->dev);
2744         return ret;
2745 }
2746
2747 static const struct dev_pm_ops amdgpu_pm_ops = {
2748         .prepare = amdgpu_pmops_prepare,
2749         .complete = amdgpu_pmops_complete,
2750         .suspend = amdgpu_pmops_suspend,
2751         .suspend_noirq = amdgpu_pmops_suspend_noirq,
2752         .resume = amdgpu_pmops_resume,
2753         .freeze = amdgpu_pmops_freeze,
2754         .thaw = amdgpu_pmops_thaw,
2755         .poweroff = amdgpu_pmops_poweroff,
2756         .restore = amdgpu_pmops_restore,
2757         .runtime_suspend = amdgpu_pmops_runtime_suspend,
2758         .runtime_resume = amdgpu_pmops_runtime_resume,
2759         .runtime_idle = amdgpu_pmops_runtime_idle,
2760 };
2761
2762 static int amdgpu_flush(struct file *f, fl_owner_t id)
2763 {
2764         struct drm_file *file_priv = f->private_data;
2765         struct amdgpu_fpriv *fpriv = file_priv->driver_priv;
2766         long timeout = MAX_WAIT_SCHED_ENTITY_Q_EMPTY;
2767
2768         timeout = amdgpu_ctx_mgr_entity_flush(&fpriv->ctx_mgr, timeout);
2769         timeout = amdgpu_vm_wait_idle(&fpriv->vm, timeout);
2770
2771         return timeout >= 0 ? 0 : timeout;
2772 }
2773
2774 static const struct file_operations amdgpu_driver_kms_fops = {
2775         .owner = THIS_MODULE,
2776         .open = drm_open,
2777         .flush = amdgpu_flush,
2778         .release = drm_release,
2779         .unlocked_ioctl = amdgpu_drm_ioctl,
2780         .mmap = drm_gem_mmap,
2781         .poll = drm_poll,
2782         .read = drm_read,
2783 #ifdef CONFIG_COMPAT
2784         .compat_ioctl = amdgpu_kms_compat_ioctl,
2785 #endif
2786 #ifdef CONFIG_PROC_FS
2787         .show_fdinfo = drm_show_fdinfo,
2788 #endif
2789 };
2790
2791 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv)
2792 {
2793         struct drm_file *file;
2794
2795         if (!filp)
2796                 return -EINVAL;
2797
2798         if (filp->f_op != &amdgpu_driver_kms_fops)
2799                 return -EINVAL;
2800
2801         file = filp->private_data;
2802         *fpriv = file->driver_priv;
2803         return 0;
2804 }
2805
2806 const struct drm_ioctl_desc amdgpu_ioctls_kms[] = {
2807         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_CREATE, amdgpu_gem_create_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2808         DRM_IOCTL_DEF_DRV(AMDGPU_CTX, amdgpu_ctx_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2809         DRM_IOCTL_DEF_DRV(AMDGPU_VM, amdgpu_vm_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2810         DRM_IOCTL_DEF_DRV(AMDGPU_SCHED, amdgpu_sched_ioctl, DRM_MASTER),
2811         DRM_IOCTL_DEF_DRV(AMDGPU_BO_LIST, amdgpu_bo_list_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2812         DRM_IOCTL_DEF_DRV(AMDGPU_FENCE_TO_HANDLE, amdgpu_cs_fence_to_handle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2813         /* KMS */
2814         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_MMAP, amdgpu_gem_mmap_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2815         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_WAIT_IDLE, amdgpu_gem_wait_idle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2816         DRM_IOCTL_DEF_DRV(AMDGPU_CS, amdgpu_cs_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2817         DRM_IOCTL_DEF_DRV(AMDGPU_INFO, amdgpu_info_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2818         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_CS, amdgpu_cs_wait_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2819         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_FENCES, amdgpu_cs_wait_fences_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2820         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_METADATA, amdgpu_gem_metadata_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2821         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_VA, amdgpu_gem_va_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2822         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_OP, amdgpu_gem_op_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2823         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_USERPTR, amdgpu_gem_userptr_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2824 };
2825
2826 static const struct drm_driver amdgpu_kms_driver = {
2827         .driver_features =
2828             DRIVER_ATOMIC |
2829             DRIVER_GEM |
2830             DRIVER_RENDER | DRIVER_MODESET | DRIVER_SYNCOBJ |
2831             DRIVER_SYNCOBJ_TIMELINE,
2832         .open = amdgpu_driver_open_kms,
2833         .postclose = amdgpu_driver_postclose_kms,
2834         .lastclose = amdgpu_driver_lastclose_kms,
2835         .ioctls = amdgpu_ioctls_kms,
2836         .num_ioctls = ARRAY_SIZE(amdgpu_ioctls_kms),
2837         .dumb_create = amdgpu_mode_dumb_create,
2838         .dumb_map_offset = amdgpu_mode_dumb_mmap,
2839         .fops = &amdgpu_driver_kms_fops,
2840         .release = &amdgpu_driver_release_kms,
2841 #ifdef CONFIG_PROC_FS
2842         .show_fdinfo = amdgpu_show_fdinfo,
2843 #endif
2844
2845         .gem_prime_import = amdgpu_gem_prime_import,
2846
2847         .name = DRIVER_NAME,
2848         .desc = DRIVER_DESC,
2849         .date = DRIVER_DATE,
2850         .major = KMS_DRIVER_MAJOR,
2851         .minor = KMS_DRIVER_MINOR,
2852         .patchlevel = KMS_DRIVER_PATCHLEVEL,
2853 };
2854
2855 const struct drm_driver amdgpu_partition_driver = {
2856         .driver_features =
2857             DRIVER_GEM | DRIVER_RENDER | DRIVER_SYNCOBJ |
2858             DRIVER_SYNCOBJ_TIMELINE,
2859         .open = amdgpu_driver_open_kms,
2860         .postclose = amdgpu_driver_postclose_kms,
2861         .lastclose = amdgpu_driver_lastclose_kms,
2862         .ioctls = amdgpu_ioctls_kms,
2863         .num_ioctls = ARRAY_SIZE(amdgpu_ioctls_kms),
2864         .dumb_create = amdgpu_mode_dumb_create,
2865         .dumb_map_offset = amdgpu_mode_dumb_mmap,
2866         .fops = &amdgpu_driver_kms_fops,
2867         .release = &amdgpu_driver_release_kms,
2868
2869         .gem_prime_import = amdgpu_gem_prime_import,
2870
2871         .name = DRIVER_NAME,
2872         .desc = DRIVER_DESC,
2873         .date = DRIVER_DATE,
2874         .major = KMS_DRIVER_MAJOR,
2875         .minor = KMS_DRIVER_MINOR,
2876         .patchlevel = KMS_DRIVER_PATCHLEVEL,
2877 };
2878
2879 static struct pci_error_handlers amdgpu_pci_err_handler = {
2880         .error_detected = amdgpu_pci_error_detected,
2881         .mmio_enabled   = amdgpu_pci_mmio_enabled,
2882         .slot_reset     = amdgpu_pci_slot_reset,
2883         .resume         = amdgpu_pci_resume,
2884 };
2885
2886 static const struct attribute_group *amdgpu_sysfs_groups[] = {
2887         &amdgpu_vram_mgr_attr_group,
2888         &amdgpu_gtt_mgr_attr_group,
2889         &amdgpu_flash_attr_group,
2890         NULL,
2891 };
2892
2893 static struct pci_driver amdgpu_kms_pci_driver = {
2894         .name = DRIVER_NAME,
2895         .id_table = pciidlist,
2896         .probe = amdgpu_pci_probe,
2897         .remove = amdgpu_pci_remove,
2898         .shutdown = amdgpu_pci_shutdown,
2899         .driver.pm = &amdgpu_pm_ops,
2900         .err_handler = &amdgpu_pci_err_handler,
2901         .dev_groups = amdgpu_sysfs_groups,
2902 };
2903
2904 static int __init amdgpu_init(void)
2905 {
2906         int r;
2907
2908         if (drm_firmware_drivers_only())
2909                 return -EINVAL;
2910
2911         r = amdgpu_sync_init();
2912         if (r)
2913                 goto error_sync;
2914
2915         r = amdgpu_fence_slab_init();
2916         if (r)
2917                 goto error_fence;
2918
2919         DRM_INFO("amdgpu kernel modesetting enabled.\n");
2920         amdgpu_register_atpx_handler();
2921         amdgpu_acpi_detect();
2922
2923         /* Ignore KFD init failures. Normal when CONFIG_HSA_AMD is not set. */
2924         amdgpu_amdkfd_init();
2925
2926         /* let modprobe override vga console setting */
2927         return pci_register_driver(&amdgpu_kms_pci_driver);
2928
2929 error_fence:
2930         amdgpu_sync_fini();
2931
2932 error_sync:
2933         return r;
2934 }
2935
2936 static void __exit amdgpu_exit(void)
2937 {
2938         amdgpu_amdkfd_fini();
2939         pci_unregister_driver(&amdgpu_kms_pci_driver);
2940         amdgpu_unregister_atpx_handler();
2941         amdgpu_acpi_release();
2942         amdgpu_sync_fini();
2943         amdgpu_fence_slab_fini();
2944         mmu_notifier_synchronize();
2945         amdgpu_xcp_drv_release();
2946 }
2947
2948 module_init(amdgpu_init);
2949 module_exit(amdgpu_exit);
2950
2951 MODULE_AUTHOR(DRIVER_AUTHOR);
2952 MODULE_DESCRIPTION(DRIVER_DESC);
2953 MODULE_LICENSE("GPL and additional rights");