drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <drm/ttm/ttm_bo_api.h>
  40 #include <drm/ttm/ttm_bo_driver.h>
  41 #include <drm/ttm/ttm_placement.h>
  42 #include <drm/ttm/ttm_module.h>
  43 #include <drm/ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48 #include <drm/gpu_scheduler.h>
  49
  50 #include <kgd_kfd_interface.h>
  51 #include "dm_pp_interface.h"
  52 #include "kgd_pp_interface.h"
  53
  54 #include "amd_shared.h"
  55 #include "amdgpu_mode.h"
  56 #include "amdgpu_ih.h"
  57 #include "amdgpu_irq.h"
  58 #include "amdgpu_ucode.h"
  59 #include "amdgpu_ttm.h"
  60 #include "amdgpu_psp.h"
  61 #include "amdgpu_gds.h"
  62 #include "amdgpu_sync.h"
  63 #include "amdgpu_ring.h"
  64 #include "amdgpu_vm.h"
  65 #include "amdgpu_dpm.h"
  66 #include "amdgpu_acp.h"
  67 #include "amdgpu_uvd.h"
  68 #include "amdgpu_vce.h"
  69 #include "amdgpu_vcn.h"
  70 #include "amdgpu_mn.h"
  71 #include "amdgpu_gmc.h"
  72 #include "amdgpu_dm.h"
  73 #include "amdgpu_virt.h"
  74 #include "amdgpu_gart.h"
  75 #include "amdgpu_debugfs.h"
  76
  77 /*
  78  * Modules parameters.
  79  */
  80 extern int amdgpu_modeset;
  81 extern int amdgpu_vram_limit;
  82 extern int amdgpu_vis_vram_limit;
  83 extern int amdgpu_gart_size;
  84 extern int amdgpu_gtt_size;
  85 extern int amdgpu_moverate;
  86 extern int amdgpu_benchmarking;
  87 extern int amdgpu_testing;
  88 extern int amdgpu_audio;
  89 extern int amdgpu_disp_priority;
  90 extern int amdgpu_hw_i2c;
  91 extern int amdgpu_pcie_gen2;
  92 extern int amdgpu_msi;
  93 extern int amdgpu_lockup_timeout;
  94 extern int amdgpu_dpm;
  95 extern int amdgpu_fw_load_type;
  96 extern int amdgpu_aspm;
  97 extern int amdgpu_runtime_pm;
  98 extern uint amdgpu_ip_block_mask;
  99 extern int amdgpu_bapm;
 100 extern int amdgpu_deep_color;
 101 extern int amdgpu_vm_size;
 102 extern int amdgpu_vm_block_size;
 103 extern int amdgpu_vm_fragment_size;
 104 extern int amdgpu_vm_fault_stop;
 105 extern int amdgpu_vm_debug;
 106 extern int amdgpu_vm_update_mode;
 107 extern int amdgpu_dc;
 108 extern int amdgpu_dc_log;
 109 extern int amdgpu_sched_jobs;
 110 extern int amdgpu_sched_hw_submission;
 111 extern int amdgpu_no_evict;
 112 extern int amdgpu_direct_gma_size;
 113 extern uint amdgpu_pcie_gen_cap;
 114 extern uint amdgpu_pcie_lane_cap;
 115 extern uint amdgpu_cg_mask;
 116 extern uint amdgpu_pg_mask;
 117 extern uint amdgpu_sdma_phase_quantum;
 118 extern char *amdgpu_disable_cu;
 119 extern char *amdgpu_virtual_display;
 120 extern uint amdgpu_pp_feature_mask;
 121 extern int amdgpu_vram_page_split;
 122 extern int amdgpu_ngg;
 123 extern int amdgpu_prim_buf_per_se;
 124 extern int amdgpu_pos_buf_per_se;
 125 extern int amdgpu_cntl_sb_buf_per_se;
 126 extern int amdgpu_param_buf_per_se;
 127 extern int amdgpu_job_hang_limit;
 128 extern int amdgpu_lbpw;
 129 extern int amdgpu_compute_multipipe;
 130 extern int amdgpu_gpu_recovery;
 131 extern int amdgpu_emu_mode;
 132 extern uint amdgpu_smu_memory_pool_size;
 133
 134 #ifdef CONFIG_DRM_AMDGPU_SI
 135 extern int amdgpu_si_support;
 136 #endif
 137 #ifdef CONFIG_DRM_AMDGPU_CIK
 138 extern int amdgpu_cik_support;
 139 #endif
 140
 141 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 142 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 143 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 144 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 145 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 146 #define AMDGPU_IB_POOL_SIZE                     16
 147 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 148 #define AMDGPUFB_CONN_LIMIT                     4
 149 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 150
 151 /* max number of IP instances */
 152 #define AMDGPU_MAX_SDMA_INSTANCES               2
 153
 154 /* hard reset data */
 155 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 156
 157 /* reset flags */
 158 #define AMDGPU_RESET_GFX                        (1 << 0)
 159 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 160 #define AMDGPU_RESET_DMA                        (1 << 2)
 161 #define AMDGPU_RESET_CP                         (1 << 3)
 162 #define AMDGPU_RESET_GRBM                       (1 << 4)
 163 #define AMDGPU_RESET_DMA1                       (1 << 5)
 164 #define AMDGPU_RESET_RLC                        (1 << 6)
 165 #define AMDGPU_RESET_SEM                        (1 << 7)
 166 #define AMDGPU_RESET_IH                         (1 << 8)
 167 #define AMDGPU_RESET_VMC                        (1 << 9)
 168 #define AMDGPU_RESET_MC                         (1 << 10)
 169 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 170 #define AMDGPU_RESET_UVD                        (1 << 12)
 171 #define AMDGPU_RESET_VCE                        (1 << 13)
 172 #define AMDGPU_RESET_VCE1                       (1 << 14)
 173
 174 /* GFX current status */
 175 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 176 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 177 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 178 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 179 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 180
 181 /* max cursor sizes (in pixels) */
 182 #define CIK_CURSOR_WIDTH 128
 183 #define CIK_CURSOR_HEIGHT 128
 184
 185 struct amdgpu_device;
 186 struct amdgpu_ib;
 187 struct amdgpu_cs_parser;
 188 struct amdgpu_job;
 189 struct amdgpu_irq_src;
 190 struct amdgpu_fpriv;
 191 struct amdgpu_bo_va_mapping;
 192
 193 enum amdgpu_cp_irq {
 194         AMDGPU_CP_IRQ_GFX_EOP = 0,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 197         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 198         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 199         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 200         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 201         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 202         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 203
 204         AMDGPU_CP_IRQ_LAST
 205 };
 206
 207 enum amdgpu_sdma_irq {
 208         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 209         AMDGPU_SDMA_IRQ_TRAP1,
 210
 211         AMDGPU_SDMA_IRQ_LAST
 212 };
 213
 214 enum amdgpu_thermal_irq {
 215         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 216         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 217
 218         AMDGPU_THERMAL_IRQ_LAST
 219 };
 220
 221 enum amdgpu_kiq_irq {
 222         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 223         AMDGPU_CP_KIQ_IRQ_LAST
 224 };
 225
 226 int amdgpu_device_ip_set_clockgating_state(void *dev,
 227                                            enum amd_ip_block_type block_type,
 228                                            enum amd_clockgating_state state);
 229 int amdgpu_device_ip_set_powergating_state(void *dev,
 230                                            enum amd_ip_block_type block_type,
 231                                            enum amd_powergating_state state);
 232 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 233                                             u32 *flags);
 234 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 235                                    enum amd_ip_block_type block_type);
 236 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 237                               enum amd_ip_block_type block_type);
 238
 239 #define AMDGPU_MAX_IP_NUM 16
 240
 241 struct amdgpu_ip_block_status {
 242         bool valid;
 243         bool sw;
 244         bool hw;
 245         bool late_initialized;
 246         bool hang;
 247 };
 248
 249 struct amdgpu_ip_block_version {
 250         const enum amd_ip_block_type type;
 251         const u32 major;
 252         const u32 minor;
 253         const u32 rev;
 254         const struct amd_ip_funcs *funcs;
 255 };
 256
 257 struct amdgpu_ip_block {
 258         struct amdgpu_ip_block_status status;
 259         const struct amdgpu_ip_block_version *version;
 260 };
 261
 262 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 263                                        enum amd_ip_block_type type,
 264                                        u32 major, u32 minor);
 265
 266 struct amdgpu_ip_block *
 267 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 268                               enum amd_ip_block_type type);
 269
 270 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 271                                const struct amdgpu_ip_block_version *ip_block_version);
 272
 273 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 274 struct amdgpu_buffer_funcs {
 275         /* maximum bytes in a single operation */
 276         uint32_t        copy_max_bytes;
 277
 278         /* number of dw to reserve per operation */
 279         unsigned        copy_num_dw;
 280
 281         /* used for buffer migration */
 282         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 283                                  /* src addr in bytes */
 284                                  uint64_t src_offset,
 285                                  /* dst addr in bytes */
 286                                  uint64_t dst_offset,
 287                                  /* number of byte to transfer */
 288                                  uint32_t byte_count);
 289
 290         /* maximum bytes in a single operation */
 291         uint32_t        fill_max_bytes;
 292
 293         /* number of dw to reserve per operation */
 294         unsigned        fill_num_dw;
 295
 296         /* used for buffer clearing */
 297         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 298                                  /* value to write to memory */
 299                                  uint32_t src_data,
 300                                  /* dst addr in bytes */
 301                                  uint64_t dst_offset,
 302                                  /* number of byte to fill */
 303                                  uint32_t byte_count);
 304 };
 305
 306 /* provided by hw blocks that can write ptes, e.g., sdma */
 307 struct amdgpu_vm_pte_funcs {
 308         /* number of dw to reserve per operation */
 309         unsigned        copy_pte_num_dw;
 310
 311         /* copy pte entries from GART */
 312         void (*copy_pte)(struct amdgpu_ib *ib,
 313                          uint64_t pe, uint64_t src,
 314                          unsigned count);
 315
 316         /* write pte one entry at a time with addr mapping */
 317         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 318                           uint64_t value, unsigned count,
 319                           uint32_t incr);
 320         /* for linear pte/pde updates without addr mapping */
 321         void (*set_pte_pde)(struct amdgpu_ib *ib,
 322                             uint64_t pe,
 323                             uint64_t addr, unsigned count,
 324                             uint32_t incr, uint64_t flags);
 325 };
 326
 327 /* provided by the ih block */
 328 struct amdgpu_ih_funcs {
 329         /* ring read/write ptr handling, called from interrupt context */
 330         u32 (*get_wptr)(struct amdgpu_device *adev);
 331         bool (*prescreen_iv)(struct amdgpu_device *adev);
 332         void (*decode_iv)(struct amdgpu_device *adev,
 333                           struct amdgpu_iv_entry *entry);
 334         void (*set_rptr)(struct amdgpu_device *adev);
 335 };
 336
 337 /*
 338  * BIOS.
 339  */
 340 bool amdgpu_get_bios(struct amdgpu_device *adev);
 341 bool amdgpu_read_bios(struct amdgpu_device *adev);
 342
 343 /*
 344  * Clocks
 345  */
 346
 347 #define AMDGPU_MAX_PPLL 3
 348
 349 struct amdgpu_clock {
 350         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 351         struct amdgpu_pll spll;
 352         struct amdgpu_pll mpll;
 353         /* 10 Khz units */
 354         uint32_t default_mclk;
 355         uint32_t default_sclk;
 356         uint32_t default_dispclk;
 357         uint32_t current_dispclk;
 358         uint32_t dp_extclk;
 359         uint32_t max_pixel_clock;
 360 };
 361
 362 /*
 363  * GEM.
 364  */
 365
 366 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 367 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 368
 369 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 370 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 371                                 struct drm_file *file_priv);
 372 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 373                                 struct drm_file *file_priv);
 374 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 375 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 376 struct drm_gem_object *
 377 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 378                                  struct dma_buf_attachment *attach,
 379                                  struct sg_table *sg);
 380 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 381                                         struct drm_gem_object *gobj,
 382                                         int flags);
 383 struct drm_gem_object *amdgpu_gem_prime_import(struct drm_device *dev,
 384                                             struct dma_buf *dma_buf);
 385 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 386 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 387 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 388 int amdgpu_gem_prime_mmap(struct drm_gem_object *obj, struct vm_area_struct *vma);
 389
 390 /* sub-allocation manager, it has to be protected by another lock.
 391  * By conception this is an helper for other part of the driver
 392  * like the indirect buffer or semaphore, which both have their
 393  * locking.
 394  *
 395  * Principe is simple, we keep a list of sub allocation in offset
 396  * order (first entry has offset == 0, last entry has the highest
 397  * offset).
 398  *
 399  * When allocating new object we first check if there is room at
 400  * the end total_size - (last_object_offset + last_object_size) >=
 401  * alloc_size. If so we allocate new object there.
 402  *
 403  * When there is not enough room at the end, we start waiting for
 404  * each sub object until we reach object_offset+object_size >=
 405  * alloc_size, this object then become the sub object we return.
 406  *
 407  * Alignment can't be bigger than page size.
 408  *
 409  * Hole are not considered for allocation to keep things simple.
 410  * Assumption is that there won't be hole (all object on same
 411  * alignment).
 412  */
 413
 414 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 415
 416 struct amdgpu_sa_manager {
 417         wait_queue_head_t       wq;
 418         struct amdgpu_bo        *bo;
 419         struct list_head        *hole;
 420         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 421         struct list_head        olist;
 422         unsigned                size;
 423         uint64_t                gpu_addr;
 424         void                    *cpu_ptr;
 425         uint32_t                domain;
 426         uint32_t                align;
 427 };
 428
 429 /* sub-allocation buffer */
 430 struct amdgpu_sa_bo {
 431         struct list_head                olist;
 432         struct list_head                flist;
 433         struct amdgpu_sa_manager        *manager;
 434         unsigned                        soffset;
 435         unsigned                        eoffset;
 436         struct dma_fence                *fence;
 437 };
 438
 439 /*
 440  * GEM objects.
 441  */
 442 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 443 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 444                              int alignment, u32 initial_domain,
 445                              u64 flags, enum ttm_bo_type type,
 446                              struct reservation_object *resv,
 447                              struct drm_gem_object **obj);
 448
 449 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 450                             struct drm_device *dev,
 451                             struct drm_mode_create_dumb *args);
 452 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 453                           struct drm_device *dev,
 454                           uint32_t handle, uint64_t *offset_p);
 455 int amdgpu_fence_slab_init(void);
 456 void amdgpu_fence_slab_fini(void);
 457
 458 /*
 459  * GPU doorbell structures, functions & helpers
 460  */
 461 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 462 {
 463         AMDGPU_DOORBELL_KIQ                     = 0x000,
 464         AMDGPU_DOORBELL_HIQ                     = 0x001,
 465         AMDGPU_DOORBELL_DIQ                     = 0x002,
 466         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 467         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 468         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 469         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 470         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 471         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 472         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 473         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 474         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 475         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 476         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 477         AMDGPU_DOORBELL_IH                      = 0x1E8,
 478         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 479         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 480 } AMDGPU_DOORBELL_ASSIGNMENT;
 481
 482 struct amdgpu_doorbell {
 483         /* doorbell mmio */
 484         resource_size_t         base;
 485         resource_size_t         size;
 486         u32 __iomem             *ptr;
 487         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 488 };
 489
 490 /*
 491  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 492  */
 493 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 494 {
 495         /*
 496          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 497          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 498          *  Compute related doorbells are allocated from 0x00 to 0x8a
 499          */
 500
 501
 502         /* kernel scheduling */
 503         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 504
 505         /* HSA interface queue and debug queue */
 506         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 507         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 508
 509         /* Compute engines */
 510         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 511         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 512         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 513         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 514         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 515         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 516         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 517         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 518
 519         /* User queue doorbell range (128 doorbells) */
 520         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 521         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 522
 523         /* Graphics engine */
 524         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 525
 526         /*
 527          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 528          * Graphics voltage island aperture 1
 529          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 530          */
 531
 532         /* sDMA engines */
 533         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 534         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 535         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 536         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 537
 538         /* Interrupt handler */
 539         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 540         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 541         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 542
 543         /* VCN engine use 32 bits doorbell  */
 544         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 545         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 546         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 547         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 548
 549         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 550          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 551          */
 552         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xF8,
 553         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xF9,
 554         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFA,
 555         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFB,
 556
 557         AMDGPU_DOORBELL64_VCE_RING0_1             = 0xFC,
 558         AMDGPU_DOORBELL64_VCE_RING2_3             = 0xFD,
 559         AMDGPU_DOORBELL64_VCE_RING4_5             = 0xFE,
 560         AMDGPU_DOORBELL64_VCE_RING6_7             = 0xFF,
 561
 562         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 563         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 564 } AMDGPU_DOORBELL64_ASSIGNMENT;
 565
 566 /*
 567  * IRQS.
 568  */
 569
 570 struct amdgpu_flip_work {
 571         struct delayed_work             flip_work;
 572         struct work_struct              unpin_work;
 573         struct amdgpu_device            *adev;
 574         int                             crtc_id;
 575         u32                             target_vblank;
 576         uint64_t                        base;
 577         struct drm_pending_vblank_event *event;
 578         struct amdgpu_bo                *old_abo;
 579         struct dma_fence                *excl;
 580         unsigned                        shared_count;
 581         struct dma_fence                **shared;
 582         struct dma_fence_cb             cb;
 583         bool                            async;
 584 };
 585
 586
 587 /*
 588  * CP & rings.
 589  */
 590
 591 struct amdgpu_ib {
 592         struct amdgpu_sa_bo             *sa_bo;
 593         uint32_t                        length_dw;
 594         uint64_t                        gpu_addr;
 595         uint32_t                        *ptr;
 596         uint32_t                        flags;
 597 };
 598
 599 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 600
 601 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 602                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 603 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 604                              struct amdgpu_job **job);
 605
 606 void amdgpu_job_free_resources(struct amdgpu_job *job);
 607 void amdgpu_job_free(struct amdgpu_job *job);
 608 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 609                       struct drm_sched_entity *entity, void *owner,
 610                       struct dma_fence **f);
 611
 612 /*
 613  * Queue manager
 614  */
 615 struct amdgpu_queue_mapper {
 616         int             hw_ip;
 617         struct mutex    lock;
 618         /* protected by lock */
 619         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
 620 };
 621
 622 struct amdgpu_queue_mgr {
 623         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
 624 };
 625
 626 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
 627                           struct amdgpu_queue_mgr *mgr);
 628 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
 629                           struct amdgpu_queue_mgr *mgr);
 630 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
 631                          struct amdgpu_queue_mgr *mgr,
 632                          u32 hw_ip, u32 instance, u32 ring,
 633                          struct amdgpu_ring **out_ring);
 634
 635 /*
 636  * context related structures
 637  */
 638
 639 struct amdgpu_ctx_ring {
 640         uint64_t                sequence;
 641         struct dma_fence        **fences;
 642         struct drm_sched_entity entity;
 643 };
 644
 645 struct amdgpu_ctx {
 646         struct kref             refcount;
 647         struct amdgpu_device    *adev;
 648         struct amdgpu_queue_mgr queue_mgr;
 649         unsigned                reset_counter;
 650         unsigned        reset_counter_query;
 651         uint32_t                vram_lost_counter;
 652         spinlock_t              ring_lock;
 653         struct dma_fence        **fences;
 654         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 655         bool                    preamble_presented;
 656         enum drm_sched_priority init_priority;
 657         enum drm_sched_priority override_priority;
 658         struct mutex            lock;
 659         atomic_t        guilty;
 660 };
 661
 662 struct amdgpu_ctx_mgr {
 663         struct amdgpu_device    *adev;
 664         struct mutex            lock;
 665         /* protected by lock */
 666         struct idr              ctx_handles;
 667 };
 668
 669 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 670 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 671
 672 int amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 673                               struct dma_fence *fence, uint64_t *seq);
 674 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 675                                    struct amdgpu_ring *ring, uint64_t seq);
 676 void amdgpu_ctx_priority_override(struct amdgpu_ctx *ctx,
 677                                   enum drm_sched_priority priority);
 678
 679 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 680                      struct drm_file *filp);
 681
 682 int amdgpu_ctx_wait_prev_fence(struct amdgpu_ctx *ctx, unsigned ring_id);
 683
 684 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 685 void amdgpu_ctx_mgr_entity_cleanup(struct amdgpu_ctx_mgr *mgr);
 686 void amdgpu_ctx_mgr_entity_fini(struct amdgpu_ctx_mgr *mgr);
 687 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 688
 689
 690 /*
 691  * file private structure
 692  */
 693
 694 struct amdgpu_fpriv {
 695         struct amdgpu_vm        vm;
 696         struct amdgpu_bo_va     *prt_va;
 697         struct amdgpu_bo_va     *csa_va;
 698         struct mutex            bo_list_lock;
 699         struct idr              bo_list_handles;
 700         struct amdgpu_ctx_mgr   ctx_mgr;
 701 };
 702
 703 /*
 704  * residency list
 705  */
 706 struct amdgpu_bo_list_entry {
 707         struct amdgpu_bo                *robj;
 708         struct ttm_validate_buffer      tv;
 709         struct amdgpu_bo_va             *bo_va;
 710         uint32_t                        priority;
 711         struct page                     **user_pages;
 712         int                             user_invalidated;
 713 };
 714
 715 struct amdgpu_bo_list {
 716         struct mutex lock;
 717         struct rcu_head rhead;
 718         struct kref refcount;
 719         struct amdgpu_bo *gds_obj;
 720         struct amdgpu_bo *gws_obj;
 721         struct amdgpu_bo *oa_obj;
 722         unsigned first_userptr;
 723         unsigned num_entries;
 724         struct amdgpu_bo_list_entry *array;
 725 };
 726
 727 struct amdgpu_bo_list *
 728 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
 729 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
 730                              struct list_head *validated);
 731 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
 732 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
 733
 734 /*
 735  * GFX stuff
 736  */
 737 #include "clearstate_defs.h"
 738
 739 struct amdgpu_rlc_funcs {
 740         void (*enter_safe_mode)(struct amdgpu_device *adev);
 741         void (*exit_safe_mode)(struct amdgpu_device *adev);
 742 };
 743
 744 struct amdgpu_rlc {
 745         /* for power gating */
 746         struct amdgpu_bo        *save_restore_obj;
 747         uint64_t                save_restore_gpu_addr;
 748         volatile uint32_t       *sr_ptr;
 749         const u32               *reg_list;
 750         u32                     reg_list_size;
 751         /* for clear state */
 752         struct amdgpu_bo        *clear_state_obj;
 753         uint64_t                clear_state_gpu_addr;
 754         volatile uint32_t       *cs_ptr;
 755         const struct cs_section_def   *cs_data;
 756         u32                     clear_state_size;
 757         /* for cp tables */
 758         struct amdgpu_bo        *cp_table_obj;
 759         uint64_t                cp_table_gpu_addr;
 760         volatile uint32_t       *cp_table_ptr;
 761         u32                     cp_table_size;
 762
 763         /* safe mode for updating CG/PG state */
 764         bool in_safe_mode;
 765         const struct amdgpu_rlc_funcs *funcs;
 766
 767         /* for firmware data */
 768         u32 save_and_restore_offset;
 769         u32 clear_state_descriptor_offset;
 770         u32 avail_scratch_ram_locations;
 771         u32 reg_restore_list_size;
 772         u32 reg_list_format_start;
 773         u32 reg_list_format_separate_start;
 774         u32 starting_offsets_start;
 775         u32 reg_list_format_size_bytes;
 776         u32 reg_list_size_bytes;
 777         u32 reg_list_format_direct_reg_list_length;
 778         u32 save_restore_list_cntl_size_bytes;
 779         u32 save_restore_list_gpm_size_bytes;
 780         u32 save_restore_list_srm_size_bytes;
 781
 782         u32 *register_list_format;
 783         u32 *register_restore;
 784         u8 *save_restore_list_cntl;
 785         u8 *save_restore_list_gpm;
 786         u8 *save_restore_list_srm;
 787
 788         bool is_rlc_v2_1;
 789 };
 790
 791 #define AMDGPU_MAX_COMPUTE_QUEUES KGD_MAX_QUEUES
 792
 793 struct amdgpu_mec {
 794         struct amdgpu_bo        *hpd_eop_obj;
 795         u64                     hpd_eop_gpu_addr;
 796         struct amdgpu_bo        *mec_fw_obj;
 797         u64                     mec_fw_gpu_addr;
 798         u32 num_mec;
 799         u32 num_pipe_per_mec;
 800         u32 num_queue_per_pipe;
 801         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
 802
 803         /* These are the resources for which amdgpu takes ownership */
 804         DECLARE_BITMAP(queue_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 805 };
 806
 807 struct amdgpu_kiq {
 808         u64                     eop_gpu_addr;
 809         struct amdgpu_bo        *eop_obj;
 810         spinlock_t              ring_lock;
 811         struct amdgpu_ring      ring;
 812         struct amdgpu_irq_src   irq;
 813 };
 814
 815 /*
 816  * GPU scratch registers structures, functions & helpers
 817  */
 818 struct amdgpu_scratch {
 819         unsigned                num_reg;
 820         uint32_t                reg_base;
 821         uint32_t                free_mask;
 822 };
 823
 824 /*
 825  * GFX configurations
 826  */
 827 #define AMDGPU_GFX_MAX_SE 4
 828 #define AMDGPU_GFX_MAX_SH_PER_SE 2
 829
 830 struct amdgpu_rb_config {
 831         uint32_t rb_backend_disable;
 832         uint32_t user_rb_backend_disable;
 833         uint32_t raster_config;
 834         uint32_t raster_config_1;
 835 };
 836
 837 struct gb_addr_config {
 838         uint16_t pipe_interleave_size;
 839         uint8_t num_pipes;
 840         uint8_t max_compress_frags;
 841         uint8_t num_banks;
 842         uint8_t num_se;
 843         uint8_t num_rb_per_se;
 844 };
 845
 846 struct amdgpu_gfx_config {
 847         unsigned max_shader_engines;
 848         unsigned max_tile_pipes;
 849         unsigned max_cu_per_sh;
 850         unsigned max_sh_per_se;
 851         unsigned max_backends_per_se;
 852         unsigned max_texture_channel_caches;
 853         unsigned max_gprs;
 854         unsigned max_gs_threads;
 855         unsigned max_hw_contexts;
 856         unsigned sc_prim_fifo_size_frontend;
 857         unsigned sc_prim_fifo_size_backend;
 858         unsigned sc_hiz_tile_fifo_size;
 859         unsigned sc_earlyz_tile_fifo_size;
 860
 861         unsigned num_tile_pipes;
 862         unsigned backend_enable_mask;
 863         unsigned mem_max_burst_length_bytes;
 864         unsigned mem_row_size_in_kb;
 865         unsigned shader_engine_tile_size;
 866         unsigned num_gpus;
 867         unsigned multi_gpu_tile_size;
 868         unsigned mc_arb_ramcfg;
 869         unsigned gb_addr_config;
 870         unsigned num_rbs;
 871         unsigned gs_vgt_table_depth;
 872         unsigned gs_prim_buffer_depth;
 873
 874         uint32_t tile_mode_array[32];
 875         uint32_t macrotile_mode_array[16];
 876
 877         struct gb_addr_config gb_addr_config_fields;
 878         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
 879
 880         /* gfx configure feature */
 881         uint32_t double_offchip_lds_buf;
 882         /* cached value of DB_DEBUG2 */
 883         uint32_t db_debug2;
 884 };
 885
 886 struct amdgpu_cu_info {
 887         uint32_t simd_per_cu;
 888         uint32_t max_waves_per_simd;
 889         uint32_t wave_front_size;
 890         uint32_t max_scratch_slots_per_cu;
 891         uint32_t lds_size;
 892
 893         /* total active CU number */
 894         uint32_t number;
 895         uint32_t ao_cu_mask;
 896         uint32_t ao_cu_bitmap[4][4];
 897         uint32_t bitmap[4][4];
 898 };
 899
 900 struct amdgpu_gfx_funcs {
 901         /* get the gpu clock counter */
 902         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
 903         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
 904         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
 905         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
 906         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
 907         void (*select_me_pipe_q)(struct amdgpu_device *adev, u32 me, u32 pipe, u32 queue);
 908 };
 909
 910 struct amdgpu_ngg_buf {
 911         struct amdgpu_bo        *bo;
 912         uint64_t                gpu_addr;
 913         uint32_t                size;
 914         uint32_t                bo_size;
 915 };
 916
 917 enum {
 918         NGG_PRIM = 0,
 919         NGG_POS,
 920         NGG_CNTL,
 921         NGG_PARAM,
 922         NGG_BUF_MAX
 923 };
 924
 925 struct amdgpu_ngg {
 926         struct amdgpu_ngg_buf   buf[NGG_BUF_MAX];
 927         uint32_t                gds_reserve_addr;
 928         uint32_t                gds_reserve_size;
 929         bool                    init;
 930 };
 931
 932 struct amdgpu_gfx {
 933         struct mutex                    gpu_clock_mutex;
 934         struct amdgpu_gfx_config        config;
 935         struct amdgpu_rlc               rlc;
 936         struct amdgpu_mec               mec;
 937         struct amdgpu_kiq               kiq;
 938         struct amdgpu_scratch           scratch;
 939         const struct firmware           *me_fw; /* ME firmware */
 940         uint32_t                        me_fw_version;
 941         const struct firmware           *pfp_fw; /* PFP firmware */
 942         uint32_t                        pfp_fw_version;
 943         const struct firmware           *ce_fw; /* CE firmware */
 944         uint32_t                        ce_fw_version;
 945         const struct firmware           *rlc_fw; /* RLC firmware */
 946         uint32_t                        rlc_fw_version;
 947         const struct firmware           *mec_fw; /* MEC firmware */
 948         uint32_t                        mec_fw_version;
 949         const struct firmware           *mec2_fw; /* MEC2 firmware */
 950         uint32_t                        mec2_fw_version;
 951         uint32_t                        me_feature_version;
 952         uint32_t                        ce_feature_version;
 953         uint32_t                        pfp_feature_version;
 954         uint32_t                        rlc_feature_version;
 955         uint32_t                        rlc_srlc_fw_version;
 956         uint32_t                        rlc_srlc_feature_version;
 957         uint32_t                        rlc_srlg_fw_version;
 958         uint32_t                        rlc_srlg_feature_version;
 959         uint32_t                        rlc_srls_fw_version;
 960         uint32_t                        rlc_srls_feature_version;
 961         uint32_t                        mec_feature_version;
 962         uint32_t                        mec2_feature_version;
 963         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
 964         unsigned                        num_gfx_rings;
 965         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
 966         unsigned                        num_compute_rings;
 967         struct amdgpu_irq_src           eop_irq;
 968         struct amdgpu_irq_src           priv_reg_irq;
 969         struct amdgpu_irq_src           priv_inst_irq;
 970         /* gfx status */
 971         uint32_t                        gfx_current_status;
 972         /* ce ram size*/
 973         unsigned                        ce_ram_size;
 974         struct amdgpu_cu_info           cu_info;
 975         const struct amdgpu_gfx_funcs   *funcs;
 976
 977         /* reset mask */
 978         uint32_t                        grbm_soft_reset;
 979         uint32_t                        srbm_soft_reset;
 980         /* s3/s4 mask */
 981         bool                            in_suspend;
 982         /* NGG */
 983         struct amdgpu_ngg               ngg;
 984
 985         /* pipe reservation */
 986         struct mutex                    pipe_reserve_mutex;
 987         DECLARE_BITMAP                  (pipe_reserve_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 988 };
 989
 990 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 991                   unsigned size, struct amdgpu_ib *ib);
 992 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 993                     struct dma_fence *f);
 994 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 995                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 996                        struct dma_fence **f);
 997 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 998 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 999 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1000
1001 /*
1002  * CS.
1003  */
1004 struct amdgpu_cs_chunk {
1005         uint32_t                chunk_id;
1006         uint32_t                length_dw;
1007         void                    *kdata;
1008 };
1009
1010 struct amdgpu_cs_parser {
1011         struct amdgpu_device    *adev;
1012         struct drm_file         *filp;
1013         struct amdgpu_ctx       *ctx;
1014
1015         /* chunks */
1016         unsigned                nchunks;
1017         struct amdgpu_cs_chunk  *chunks;
1018
1019         /* scheduler job object */
1020         struct amdgpu_job       *job;
1021
1022         /* buffer objects */
1023         struct ww_acquire_ctx           ticket;
1024         struct amdgpu_bo_list           *bo_list;
1025         struct amdgpu_mn                *mn;
1026         struct amdgpu_bo_list_entry     vm_pd;
1027         struct list_head                validated;
1028         struct dma_fence                *fence;
1029         uint64_t                        bytes_moved_threshold;
1030         uint64_t                        bytes_moved_vis_threshold;
1031         uint64_t                        bytes_moved;
1032         uint64_t                        bytes_moved_vis;
1033         struct amdgpu_bo_list_entry     *evictable;
1034
1035         /* user fence */
1036         struct amdgpu_bo_list_entry     uf_entry;
1037
1038         unsigned num_post_dep_syncobjs;
1039         struct drm_syncobj **post_dep_syncobjs;
1040 };
1041
1042 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1043 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1044 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1045
1046 struct amdgpu_job {
1047         struct drm_sched_job    base;
1048         struct amdgpu_device    *adev;
1049         struct amdgpu_vm        *vm;
1050         struct amdgpu_ring      *ring;
1051         struct amdgpu_sync      sync;
1052         struct amdgpu_sync      sched_sync;
1053         struct amdgpu_ib        *ibs;
1054         struct dma_fence        *fence; /* the hw fence */
1055         uint32_t                preamble_status;
1056         uint32_t                num_ibs;
1057         void                    *owner;
1058         uint64_t                fence_ctx; /* the fence_context this job uses */
1059         bool                    vm_needs_flush;
1060         uint64_t                vm_pd_addr;
1061         unsigned                vmid;
1062         unsigned                pasid;
1063         uint32_t                gds_base, gds_size;
1064         uint32_t                gws_base, gws_size;
1065         uint32_t                oa_base, oa_size;
1066         uint32_t                vram_lost_counter;
1067
1068         /* user fence handling */
1069         uint64_t                uf_addr;
1070         uint64_t                uf_sequence;
1071
1072 };
1073 #define to_amdgpu_job(sched_job)                \
1074                 container_of((sched_job), struct amdgpu_job, base)
1075
1076 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1077                                       uint32_t ib_idx, int idx)
1078 {
1079         return p->job->ibs[ib_idx].ptr[idx];
1080 }
1081
1082 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1083                                        uint32_t ib_idx, int idx,
1084                                        uint32_t value)
1085 {
1086         p->job->ibs[ib_idx].ptr[idx] = value;
1087 }
1088
1089 /*
1090  * Writeback
1091  */
1092 #define AMDGPU_MAX_WB 128       /* Reserve at most 128 WB slots for amdgpu-owned rings. */
1093
1094 struct amdgpu_wb {
1095         struct amdgpu_bo        *wb_obj;
1096         volatile uint32_t       *wb;
1097         uint64_t                gpu_addr;
1098         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1099         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1100 };
1101
1102 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
1103 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
1104
1105 /*
1106  * SDMA
1107  */
1108 struct amdgpu_sdma_instance {
1109         /* SDMA firmware */
1110         const struct firmware   *fw;
1111         uint32_t                fw_version;
1112         uint32_t                feature_version;
1113
1114         struct amdgpu_ring      ring;
1115         bool                    burst_nop;
1116 };
1117
1118 struct amdgpu_sdma {
1119         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1120 #ifdef CONFIG_DRM_AMDGPU_SI
1121         //SI DMA has a difference trap irq number for the second engine
1122         struct amdgpu_irq_src   trap_irq_1;
1123 #endif
1124         struct amdgpu_irq_src   trap_irq;
1125         struct amdgpu_irq_src   illegal_inst_irq;
1126         int                     num_instances;
1127         uint32_t                    srbm_soft_reset;
1128 };
1129
1130 /*
1131  * Firmware
1132  */
1133 enum amdgpu_firmware_load_type {
1134         AMDGPU_FW_LOAD_DIRECT = 0,
1135         AMDGPU_FW_LOAD_SMU,
1136         AMDGPU_FW_LOAD_PSP,
1137 };
1138
1139 struct amdgpu_firmware {
1140         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1141         enum amdgpu_firmware_load_type load_type;
1142         struct amdgpu_bo *fw_buf;
1143         unsigned int fw_size;
1144         unsigned int max_ucodes;
1145         /* firmwares are loaded by psp instead of smu from vega10 */
1146         const struct amdgpu_psp_funcs *funcs;
1147         struct amdgpu_bo *rbuf;
1148         struct mutex mutex;
1149
1150         /* gpu info firmware data pointer */
1151         const struct firmware *gpu_info_fw;
1152
1153         void *fw_buf_ptr;
1154         uint64_t fw_buf_mc;
1155 };
1156
1157 /*
1158  * Benchmarking
1159  */
1160 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1161
1162
1163 /*
1164  * Testing
1165  */
1166 void amdgpu_test_moves(struct amdgpu_device *adev);
1167
1168
1169 /*
1170  * amdgpu smumgr functions
1171  */
1172 struct amdgpu_smumgr_funcs {
1173         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1174         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1175         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1176 };
1177
1178 /*
1179  * amdgpu smumgr
1180  */
1181 struct amdgpu_smumgr {
1182         struct amdgpu_bo *toc_buf;
1183         struct amdgpu_bo *smu_buf;
1184         /* asic priv smu data */
1185         void *priv;
1186         spinlock_t smu_lock;
1187         /* smumgr functions */
1188         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1189         /* ucode loading complete flag */
1190         uint32_t fw_flags;
1191 };
1192
1193 /*
1194  * ASIC specific register table accessible by UMD
1195  */
1196 struct amdgpu_allowed_register_entry {
1197         uint32_t reg_offset;
1198         bool grbm_indexed;
1199 };
1200
1201 /*
1202  * ASIC specific functions.
1203  */
1204 struct amdgpu_asic_funcs {
1205         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1206         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1207                                    u8 *bios, u32 length_bytes);
1208         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1209                              u32 sh_num, u32 reg_offset, u32 *value);
1210         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1211         int (*reset)(struct amdgpu_device *adev);
1212         /* get the reference clock */
1213         u32 (*get_xclk)(struct amdgpu_device *adev);
1214         /* MM block clocks */
1215         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1216         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1217         /* static power management */
1218         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1219         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1220         /* get config memsize register */
1221         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1222         /* flush hdp write queue */
1223         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
1224         /* invalidate hdp read cache */
1225         void (*invalidate_hdp)(struct amdgpu_device *adev,
1226                                struct amdgpu_ring *ring);
1227         /* check if the asic needs a full reset of if soft reset will work */
1228         bool (*need_full_reset)(struct amdgpu_device *adev);
1229 };
1230
1231 /*
1232  * IOCTL.
1233  */
1234 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1235                             struct drm_file *filp);
1236 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1237                                 struct drm_file *filp);
1238
1239 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1240                           struct drm_file *filp);
1241 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1242                         struct drm_file *filp);
1243 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1244                           struct drm_file *filp);
1245 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1246                               struct drm_file *filp);
1247 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1248                           struct drm_file *filp);
1249 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1250                         struct drm_file *filp);
1251 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1252 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
1253                                     struct drm_file *filp);
1254 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1255 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1256                                 struct drm_file *filp);
1257
1258 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1259                                 struct drm_file *filp);
1260
1261 /* VRAM scratch page for HDP bug, default vram page */
1262 struct amdgpu_vram_scratch {
1263         struct amdgpu_bo                *robj;
1264         volatile uint32_t               *ptr;
1265         u64                             gpu_addr;
1266 };
1267
1268 /*
1269  * ACPI
1270  */
1271 struct amdgpu_atif_notification_cfg {
1272         bool enabled;
1273         int command_code;
1274 };
1275
1276 struct amdgpu_atif_notifications {
1277         bool display_switch;
1278         bool expansion_mode_change;
1279         bool thermal_state;
1280         bool forced_power_state;
1281         bool system_power_state;
1282         bool display_conf_change;
1283         bool px_gfx_switch;
1284         bool brightness_change;
1285         bool dgpu_display_event;
1286 };
1287
1288 struct amdgpu_atif_functions {
1289         bool system_params;
1290         bool sbios_requests;
1291         bool select_active_disp;
1292         bool lid_state;
1293         bool get_tv_standard;
1294         bool set_tv_standard;
1295         bool get_panel_expansion_mode;
1296         bool set_panel_expansion_mode;
1297         bool temperature_change;
1298         bool graphics_device_types;
1299 };
1300
1301 struct amdgpu_atif {
1302         struct amdgpu_atif_notifications notifications;
1303         struct amdgpu_atif_functions functions;
1304         struct amdgpu_atif_notification_cfg notification_cfg;
1305         struct amdgpu_encoder *encoder_for_bl;
1306 };
1307
1308 struct amdgpu_atcs_functions {
1309         bool get_ext_state;
1310         bool pcie_perf_req;
1311         bool pcie_dev_rdy;
1312         bool pcie_bus_width;
1313 };
1314
1315 struct amdgpu_atcs {
1316         struct amdgpu_atcs_functions functions;
1317 };
1318
1319 /*
1320  * Firmware VRAM reservation
1321  */
1322 struct amdgpu_fw_vram_usage {
1323         u64 start_offset;
1324         u64 size;
1325         struct amdgpu_bo *reserved_bo;
1326         void *va;
1327 };
1328
1329 /*
1330  * CGS
1331  */
1332 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1333 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1334
1335 /*
1336  * Core structure, functions and helpers.
1337  */
1338 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1339 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1340
1341 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1342 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1343
1344
1345 /*
1346  * amdgpu nbio functions
1347  *
1348  */
1349 struct nbio_hdp_flush_reg {
1350         u32 ref_and_mask_cp0;
1351         u32 ref_and_mask_cp1;
1352         u32 ref_and_mask_cp2;
1353         u32 ref_and_mask_cp3;
1354         u32 ref_and_mask_cp4;
1355         u32 ref_and_mask_cp5;
1356         u32 ref_and_mask_cp6;
1357         u32 ref_and_mask_cp7;
1358         u32 ref_and_mask_cp8;
1359         u32 ref_and_mask_cp9;
1360         u32 ref_and_mask_sdma0;
1361         u32 ref_and_mask_sdma1;
1362 };
1363
1364 struct amdgpu_nbio_funcs {
1365         const struct nbio_hdp_flush_reg *hdp_flush_reg;
1366         u32 (*get_hdp_flush_req_offset)(struct amdgpu_device *adev);
1367         u32 (*get_hdp_flush_done_offset)(struct amdgpu_device *adev);
1368         u32 (*get_pcie_index_offset)(struct amdgpu_device *adev);
1369         u32 (*get_pcie_data_offset)(struct amdgpu_device *adev);
1370         u32 (*get_rev_id)(struct amdgpu_device *adev);
1371         void (*mc_access_enable)(struct amdgpu_device *adev, bool enable);
1372         void (*hdp_flush)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
1373         u32 (*get_memsize)(struct amdgpu_device *adev);
1374         void (*sdma_doorbell_range)(struct amdgpu_device *adev, int instance,
1375                                     bool use_doorbell, int doorbell_index);
1376         void (*enable_doorbell_aperture)(struct amdgpu_device *adev,
1377                                          bool enable);
1378         void (*enable_doorbell_selfring_aperture)(struct amdgpu_device *adev,
1379                                                   bool enable);
1380         void (*ih_doorbell_range)(struct amdgpu_device *adev,
1381                                   bool use_doorbell, int doorbell_index);
1382         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
1383                                                  bool enable);
1384         void (*update_medium_grain_light_sleep)(struct amdgpu_device *adev,
1385                                                 bool enable);
1386         void (*get_clockgating_state)(struct amdgpu_device *adev,
1387                                       u32 *flags);
1388         void (*ih_control)(struct amdgpu_device *adev);
1389         void (*init_registers)(struct amdgpu_device *adev);
1390         void (*detect_hw_virt)(struct amdgpu_device *adev);
1391 };
1392
1393 struct amdgpu_df_funcs {
1394         void (*init)(struct amdgpu_device *adev);
1395         void (*enable_broadcast_mode)(struct amdgpu_device *adev,
1396                                       bool enable);
1397         u32 (*get_fb_channel_number)(struct amdgpu_device *adev);
1398         u32 (*get_hbm_channel_number)(struct amdgpu_device *adev);
1399         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
1400                                                  bool enable);
1401         void (*get_clockgating_state)(struct amdgpu_device *adev,
1402                                       u32 *flags);
1403 };
1404 /* Define the HW IP blocks will be used in driver , add more if necessary */
1405 enum amd_hw_ip_block_type {
1406         GC_HWIP = 1,
1407         HDP_HWIP,
1408         SDMA0_HWIP,
1409         SDMA1_HWIP,
1410         MMHUB_HWIP,
1411         ATHUB_HWIP,
1412         NBIO_HWIP,
1413         MP0_HWIP,
1414         MP1_HWIP,
1415         UVD_HWIP,
1416         VCN_HWIP = UVD_HWIP,
1417         VCE_HWIP,
1418         DF_HWIP,
1419         DCE_HWIP,
1420         OSSSYS_HWIP,
1421         SMUIO_HWIP,
1422         PWR_HWIP,
1423         NBIF_HWIP,
1424         THM_HWIP,
1425         MAX_HWIP
1426 };
1427
1428 #define HWIP_MAX_INSTANCE       6
1429
1430 struct amd_powerplay {
1431         void *pp_handle;
1432         const struct amd_pm_funcs *pp_funcs;
1433         uint32_t pp_feature;
1434 };
1435
1436 #define AMDGPU_RESET_MAGIC_NUM 64
1437 struct amdgpu_device {
1438         struct device                   *dev;
1439         struct drm_device               *ddev;
1440         struct pci_dev                  *pdev;
1441
1442 #ifdef CONFIG_DRM_AMD_ACP
1443         struct amdgpu_acp               acp;
1444 #endif
1445
1446         /* ASIC */
1447         enum amd_asic_type              asic_type;
1448         uint32_t                        family;
1449         uint32_t                        rev_id;
1450         uint32_t                        external_rev_id;
1451         unsigned long                   flags;
1452         int                             usec_timeout;
1453         const struct amdgpu_asic_funcs  *asic_funcs;
1454         bool                            shutdown;
1455         bool                            need_dma32;
1456         bool                            need_swiotlb;
1457         bool                            accel_working;
1458         struct work_struct              reset_work;
1459         struct notifier_block           acpi_nb;
1460         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1461         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1462         unsigned                        debugfs_count;
1463 #if defined(CONFIG_DEBUG_FS)
1464         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1465 #endif
1466         struct amdgpu_atif              atif;
1467         struct amdgpu_atcs              atcs;
1468         struct mutex                    srbm_mutex;
1469         /* GRBM index mutex. Protects concurrent access to GRBM index */
1470         struct mutex                    grbm_idx_mutex;
1471         struct dev_pm_domain            vga_pm_domain;
1472         bool                            have_disp_power_ref;
1473
1474         /* BIOS */
1475         bool                            is_atom_fw;
1476         uint8_t                         *bios;
1477         uint32_t                        bios_size;
1478         struct amdgpu_bo                *stolen_vga_memory;
1479         uint32_t                        bios_scratch_reg_offset;
1480         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1481
1482         /* Register/doorbell mmio */
1483         resource_size_t                 rmmio_base;
1484         resource_size_t                 rmmio_size;
1485         void __iomem                    *rmmio;
1486         /* protects concurrent MM_INDEX/DATA based register access */
1487         spinlock_t mmio_idx_lock;
1488         /* protects concurrent SMC based register access */
1489         spinlock_t smc_idx_lock;
1490         amdgpu_rreg_t                   smc_rreg;
1491         amdgpu_wreg_t                   smc_wreg;
1492         /* protects concurrent PCIE register access */
1493         spinlock_t pcie_idx_lock;
1494         amdgpu_rreg_t                   pcie_rreg;
1495         amdgpu_wreg_t                   pcie_wreg;
1496         amdgpu_rreg_t                   pciep_rreg;
1497         amdgpu_wreg_t                   pciep_wreg;
1498         /* protects concurrent UVD register access */
1499         spinlock_t uvd_ctx_idx_lock;
1500         amdgpu_rreg_t                   uvd_ctx_rreg;
1501         amdgpu_wreg_t                   uvd_ctx_wreg;
1502         /* protects concurrent DIDT register access */
1503         spinlock_t didt_idx_lock;
1504         amdgpu_rreg_t                   didt_rreg;
1505         amdgpu_wreg_t                   didt_wreg;
1506         /* protects concurrent gc_cac register access */
1507         spinlock_t gc_cac_idx_lock;
1508         amdgpu_rreg_t                   gc_cac_rreg;
1509         amdgpu_wreg_t                   gc_cac_wreg;
1510         /* protects concurrent se_cac register access */
1511         spinlock_t se_cac_idx_lock;
1512         amdgpu_rreg_t                   se_cac_rreg;
1513         amdgpu_wreg_t                   se_cac_wreg;
1514         /* protects concurrent ENDPOINT (audio) register access */
1515         spinlock_t audio_endpt_idx_lock;
1516         amdgpu_block_rreg_t             audio_endpt_rreg;
1517         amdgpu_block_wreg_t             audio_endpt_wreg;
1518         void __iomem                    *rio_mem;
1519         resource_size_t                 rio_mem_size;
1520         struct amdgpu_doorbell          doorbell;
1521
1522         /* clock/pll info */
1523         struct amdgpu_clock            clock;
1524
1525         /* MC */
1526         struct amdgpu_gmc               gmc;
1527         struct amdgpu_gart              gart;
1528         dma_addr_t                      dummy_page_addr;
1529         struct amdgpu_vm_manager        vm_manager;
1530         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1531
1532         /* memory management */
1533         struct amdgpu_mman              mman;
1534         struct amdgpu_vram_scratch      vram_scratch;
1535         struct amdgpu_wb                wb;
1536         atomic64_t                      num_bytes_moved;
1537         atomic64_t                      num_evictions;
1538         atomic64_t                      num_vram_cpu_page_faults;
1539         atomic_t                        gpu_reset_counter;
1540         atomic_t                        vram_lost_counter;
1541
1542         /* data for buffer migration throttling */
1543         struct {
1544                 spinlock_t              lock;
1545                 s64                     last_update_us;
1546                 s64                     accum_us; /* accumulated microseconds */
1547                 s64                     accum_us_vis; /* for visible VRAM */
1548                 u32                     log2_max_MBps;
1549         } mm_stats;
1550
1551         /* display */
1552         bool                            enable_virtual_display;
1553         struct amdgpu_mode_info         mode_info;
1554         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
1555         struct work_struct              hotplug_work;
1556         struct amdgpu_irq_src           crtc_irq;
1557         struct amdgpu_irq_src           pageflip_irq;
1558         struct amdgpu_irq_src           hpd_irq;
1559
1560         /* rings */
1561         u64                             fence_context;
1562         unsigned                        num_rings;
1563         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1564         bool                            ib_pool_ready;
1565         struct amdgpu_sa_manager        ring_tmp_bo;
1566
1567         /* interrupts */
1568         struct amdgpu_irq               irq;
1569
1570         /* powerplay */
1571         struct amd_powerplay            powerplay;
1572         bool                            pp_force_state_enabled;
1573
1574         /* dpm */
1575         struct amdgpu_pm                pm;
1576         u32                             cg_flags;
1577         u32                             pg_flags;
1578
1579         /* amdgpu smumgr */
1580         struct amdgpu_smumgr smu;
1581
1582         /* gfx */
1583         struct amdgpu_gfx               gfx;
1584
1585         /* sdma */
1586         struct amdgpu_sdma              sdma;
1587
1588         /* uvd */
1589         struct amdgpu_uvd               uvd;
1590
1591         /* vce */
1592         struct amdgpu_vce               vce;
1593
1594         /* vcn */
1595         struct amdgpu_vcn               vcn;
1596
1597         /* firmwares */
1598         struct amdgpu_firmware          firmware;
1599
1600         /* PSP */
1601         struct psp_context              psp;
1602
1603         /* GDS */
1604         struct amdgpu_gds               gds;
1605
1606         /* display related functionality */
1607         struct amdgpu_display_manager dm;
1608
1609         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1610         int                             num_ip_blocks;
1611         struct mutex    mn_lock;
1612         DECLARE_HASHTABLE(mn_hash, 7);
1613
1614         /* tracking pinned memory */
1615         u64 vram_pin_size;
1616         u64 invisible_pin_size;
1617         u64 gart_pin_size;
1618
1619         /* amdkfd interface */
1620         struct kfd_dev          *kfd;
1621
1622         /* soc15 register offset based on ip, instance and  segment */
1623         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
1624
1625         const struct amdgpu_nbio_funcs  *nbio_funcs;
1626         const struct amdgpu_df_funcs    *df_funcs;
1627
1628         /* delayed work_func for deferring clockgating during resume */
1629         struct delayed_work     late_init_work;
1630
1631         struct amdgpu_virt      virt;
1632         /* firmware VRAM reservation */
1633         struct amdgpu_fw_vram_usage fw_vram_usage;
1634
1635         /* link all shadow bo */
1636         struct list_head                shadow_list;
1637         struct mutex                    shadow_list_lock;
1638         /* keep an lru list of rings by HW IP */
1639         struct list_head                ring_lru_list;
1640         spinlock_t                      ring_lru_list_lock;
1641
1642         /* record hw reset is performed */
1643         bool has_hw_reset;
1644         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1645
1646         /* record last mm index being written through WREG32*/
1647         unsigned long last_mm_index;
1648         bool                            in_gpu_reset;
1649         struct mutex  lock_reset;
1650 };
1651
1652 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1653 {
1654         return container_of(bdev, struct amdgpu_device, mman.bdev);
1655 }
1656
1657 int amdgpu_device_init(struct amdgpu_device *adev,
1658                        struct drm_device *ddev,
1659                        struct pci_dev *pdev,
1660                        uint32_t flags);
1661 void amdgpu_device_fini(struct amdgpu_device *adev);
1662 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1663
1664 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1665                         uint32_t acc_flags);
1666 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1667                     uint32_t acc_flags);
1668 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1669 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1670
1671 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1672 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1673
1674 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1675 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1676 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1677 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1678
1679 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1680 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1681
1682 int emu_soc_asic_init(struct amdgpu_device *adev);
1683
1684 /*
1685  * Registers read & write functions.
1686  */
1687
1688 #define AMDGPU_REGS_IDX       (1<<0)
1689 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1690
1691 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1692 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1693
1694 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1695 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1696
1697 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1698 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1699 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1700 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1701 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1702 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1703 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1704 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1705 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1706 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1707 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1708 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1709 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1710 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1711 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1712 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1713 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1714 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1715 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1716 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1717 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1718 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1719 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1720 #define WREG32_P(reg, val, mask)                                \
1721         do {                                                    \
1722                 uint32_t tmp_ = RREG32(reg);                    \
1723                 tmp_ &= (mask);                                 \
1724                 tmp_ |= ((val) & ~(mask));                      \
1725                 WREG32(reg, tmp_);                              \
1726         } while (0)
1727 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1728 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1729 #define WREG32_PLL_P(reg, val, mask)                            \
1730         do {                                                    \
1731                 uint32_t tmp_ = RREG32_PLL(reg);                \
1732                 tmp_ &= (mask);                                 \
1733                 tmp_ |= ((val) & ~(mask));                      \
1734                 WREG32_PLL(reg, tmp_);                          \
1735         } while (0)
1736 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1737 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1738 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1739
1740 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1741 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1742 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1743 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1744
1745 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1746 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1747
1748 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1749         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1750          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1751
1752 #define REG_GET_FIELD(value, reg, field)                                \
1753         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1754
1755 #define WREG32_FIELD(reg, field, val)   \
1756         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1757
1758 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1759         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1760
1761 /*
1762  * BIOS helpers.
1763  */
1764 #define RBIOS8(i) (adev->bios[i])
1765 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1766 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1767
1768 static inline struct amdgpu_sdma_instance *
1769 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1770 {
1771         struct amdgpu_device *adev = ring->adev;
1772         int i;
1773
1774         for (i = 0; i < adev->sdma.num_instances; i++)
1775                 if (&adev->sdma.instance[i].ring == ring)
1776                         break;
1777
1778         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1779                 return &adev->sdma.instance[i];
1780         else
1781                 return NULL;
1782 }
1783
1784 /*
1785  * ASICs macro.
1786  */
1787 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1788 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1789 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1790 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1791 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1792 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1793 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1794 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1795 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1796 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1797 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1798 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1799 #define amdgpu_asic_flush_hdp(adev, r) (adev)->asic_funcs->flush_hdp((adev), (r))
1800 #define amdgpu_asic_invalidate_hdp(adev, r) (adev)->asic_funcs->invalidate_hdp((adev), (r))
1801 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1802 #define amdgpu_gmc_flush_gpu_tlb(adev, vmid) (adev)->gmc.gmc_funcs->flush_gpu_tlb((adev), (vmid))
1803 #define amdgpu_gmc_emit_flush_gpu_tlb(r, vmid, addr) (r)->adev->gmc.gmc_funcs->emit_flush_gpu_tlb((r), (vmid), (addr))
1804 #define amdgpu_gmc_emit_pasid_mapping(r, vmid, pasid) (r)->adev->gmc.gmc_funcs->emit_pasid_mapping((r), (vmid), (pasid))
1805 #define amdgpu_gmc_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gmc.gmc_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1806 #define amdgpu_gmc_get_vm_pde(adev, level, dst, flags) (adev)->gmc.gmc_funcs->get_vm_pde((adev), (level), (dst), (flags))
1807 #define amdgpu_gmc_get_pte_flags(adev, flags) (adev)->gmc.gmc_funcs->get_vm_pte_flags((adev),(flags))
1808 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1809 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1810 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1811 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1812 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1813 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1814 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1815 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1816 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1817 #define amdgpu_ring_emit_ib(r, ib, vmid, c) (r)->funcs->emit_ib((r), (ib), (vmid), (c))
1818 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1819 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1820 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1821 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1822 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1823 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1824 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1825 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1826 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1827 #define amdgpu_ring_emit_reg_wait(r, d, v, m) (r)->funcs->emit_reg_wait((r), (d), (v), (m))
1828 #define amdgpu_ring_emit_reg_write_reg_wait(r, d0, d1, v, m) (r)->funcs->emit_reg_write_reg_wait((r), (d0), (d1), (v), (m))
1829 #define amdgpu_ring_emit_tmz(r, b) (r)->funcs->emit_tmz((r), (b))
1830 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1831 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1832 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1833 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1834 #define amdgpu_ih_prescreen_iv(adev) (adev)->irq.ih_funcs->prescreen_iv((adev))
1835 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1836 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1837 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1838 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1839 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1840 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1841 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1842 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1843 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1844 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1845 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1846 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1847 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1848 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1849 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1850 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1851 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1852 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1853 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1854 #define amdgpu_gfx_select_me_pipe_q(adev, me, pipe, q) (adev)->gfx.funcs->select_me_pipe_q((adev), (me), (pipe), (q))
1855
1856 /* Common functions */
1857 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1858                               struct amdgpu_job* job, bool force);
1859 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1860 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1861 void amdgpu_display_update_priority(struct amdgpu_device *adev);
1862
1863 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1864                                   u64 num_vis_bytes);
1865 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1866 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1867 void amdgpu_device_vram_location(struct amdgpu_device *adev,
1868                                  struct amdgpu_gmc *mc, u64 base);
1869 void amdgpu_device_gart_location(struct amdgpu_device *adev,
1870                                  struct amdgpu_gmc *mc);
1871 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1872 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1873                                              const u32 *registers,
1874                                              const u32 array_size);
1875
1876 bool amdgpu_device_is_px(struct drm_device *dev);
1877 /* atpx handler */
1878 #if defined(CONFIG_VGA_SWITCHEROO)
1879 void amdgpu_register_atpx_handler(void);
1880 void amdgpu_unregister_atpx_handler(void);
1881 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1882 bool amdgpu_is_atpx_hybrid(void);
1883 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1884 bool amdgpu_has_atpx(void);
1885 #else
1886 static inline void amdgpu_register_atpx_handler(void) {}
1887 static inline void amdgpu_unregister_atpx_handler(void) {}
1888 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1889 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1890 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1891 static inline bool amdgpu_has_atpx(void) { return false; }
1892 #endif
1893
1894 /*
1895  * KMS
1896  */
1897 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1898 extern const int amdgpu_max_kms_ioctl;
1899
1900 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1901 void amdgpu_driver_unload_kms(struct drm_device *dev);
1902 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1903 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1904 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1905                                  struct drm_file *file_priv);
1906 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1907 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1908 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1909 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1910 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1911 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1912 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1913                              unsigned long arg);
1914
1915 /*
1916  * functions used by amdgpu_encoder.c
1917  */
1918 struct amdgpu_afmt_acr {
1919         u32 clock;
1920
1921         int n_32khz;
1922         int cts_32khz;
1923
1924         int n_44_1khz;
1925         int cts_44_1khz;
1926
1927         int n_48khz;
1928         int cts_48khz;
1929
1930 };
1931
1932 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1933
1934 /* amdgpu_acpi.c */
1935 #if defined(CONFIG_ACPI)
1936 int amdgpu_acpi_init(struct amdgpu_device *adev);
1937 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1938 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1939 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1940                                                 u8 perf_req, bool advertise);
1941 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1942 #else
1943 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1944 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1945 #endif
1946
1947 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1948                            uint64_t addr, struct amdgpu_bo **bo,
1949                            struct amdgpu_bo_va_mapping **mapping);
1950
1951 #if defined(CONFIG_DRM_AMD_DC)
1952 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1953 #else
1954 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1955 #endif
1956
1957 #include "amdgpu_object.h"
1958 #endif