drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_gds.h"
  55
  56 #include "gpu_scheduler.h"
  57
  58 /*
  59  * Modules parameters.
  60  */
  61 extern int amdgpu_modeset;
  62 extern int amdgpu_vram_limit;
  63 extern int amdgpu_gart_size;
  64 extern int amdgpu_benchmarking;
  65 extern int amdgpu_testing;
  66 extern int amdgpu_audio;
  67 extern int amdgpu_disp_priority;
  68 extern int amdgpu_hw_i2c;
  69 extern int amdgpu_pcie_gen2;
  70 extern int amdgpu_msi;
  71 extern int amdgpu_lockup_timeout;
  72 extern int amdgpu_dpm;
  73 extern int amdgpu_smc_load_fw;
  74 extern int amdgpu_aspm;
  75 extern int amdgpu_runtime_pm;
  76 extern int amdgpu_hard_reset;
  77 extern unsigned amdgpu_ip_block_mask;
  78 extern int amdgpu_bapm;
  79 extern int amdgpu_deep_color;
  80 extern int amdgpu_vm_size;
  81 extern int amdgpu_vm_block_size;
  82 extern int amdgpu_enable_scheduler;
  83 extern int amdgpu_sched_jobs;
  84 extern int amdgpu_sched_hw_submission;
  85
  86 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
  87 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  88 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
  89 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
  90 #define AMDGPU_IB_POOL_SIZE                     16
  91 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
  92 #define AMDGPUFB_CONN_LIMIT                     4
  93 #define AMDGPU_BIOS_NUM_SCRATCH                 8
  94
  95 /* max number of rings */
  96 #define AMDGPU_MAX_RINGS                        16
  97 #define AMDGPU_MAX_GFX_RINGS                    1
  98 #define AMDGPU_MAX_COMPUTE_RINGS                8
  99 #define AMDGPU_MAX_VCE_RINGS                    2
 100
 101 /* number of hw syncs before falling back on blocking */
 102 #define AMDGPU_NUM_SYNCS                        4
 103
 104 /* hardcode that limit for now */
 105 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 106
 107 /* hard reset data */
 108 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 109
 110 /* reset flags */
 111 #define AMDGPU_RESET_GFX                        (1 << 0)
 112 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 113 #define AMDGPU_RESET_DMA                        (1 << 2)
 114 #define AMDGPU_RESET_CP                         (1 << 3)
 115 #define AMDGPU_RESET_GRBM                       (1 << 4)
 116 #define AMDGPU_RESET_DMA1                       (1 << 5)
 117 #define AMDGPU_RESET_RLC                        (1 << 6)
 118 #define AMDGPU_RESET_SEM                        (1 << 7)
 119 #define AMDGPU_RESET_IH                         (1 << 8)
 120 #define AMDGPU_RESET_VMC                        (1 << 9)
 121 #define AMDGPU_RESET_MC                         (1 << 10)
 122 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 123 #define AMDGPU_RESET_UVD                        (1 << 12)
 124 #define AMDGPU_RESET_VCE                        (1 << 13)
 125 #define AMDGPU_RESET_VCE1                       (1 << 14)
 126
 127 /* CG block flags */
 128 #define AMDGPU_CG_BLOCK_GFX                     (1 << 0)
 129 #define AMDGPU_CG_BLOCK_MC                      (1 << 1)
 130 #define AMDGPU_CG_BLOCK_SDMA                    (1 << 2)
 131 #define AMDGPU_CG_BLOCK_UVD                     (1 << 3)
 132 #define AMDGPU_CG_BLOCK_VCE                     (1 << 4)
 133 #define AMDGPU_CG_BLOCK_HDP                     (1 << 5)
 134 #define AMDGPU_CG_BLOCK_BIF                     (1 << 6)
 135
 136 /* CG flags */
 137 #define AMDGPU_CG_SUPPORT_GFX_MGCG              (1 << 0)
 138 #define AMDGPU_CG_SUPPORT_GFX_MGLS              (1 << 1)
 139 #define AMDGPU_CG_SUPPORT_GFX_CGCG              (1 << 2)
 140 #define AMDGPU_CG_SUPPORT_GFX_CGLS              (1 << 3)
 141 #define AMDGPU_CG_SUPPORT_GFX_CGTS              (1 << 4)
 142 #define AMDGPU_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 143 #define AMDGPU_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 144 #define AMDGPU_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 145 #define AMDGPU_CG_SUPPORT_MC_LS                 (1 << 8)
 146 #define AMDGPU_CG_SUPPORT_MC_MGCG               (1 << 9)
 147 #define AMDGPU_CG_SUPPORT_SDMA_LS               (1 << 10)
 148 #define AMDGPU_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 149 #define AMDGPU_CG_SUPPORT_BIF_LS                (1 << 12)
 150 #define AMDGPU_CG_SUPPORT_UVD_MGCG              (1 << 13)
 151 #define AMDGPU_CG_SUPPORT_VCE_MGCG              (1 << 14)
 152 #define AMDGPU_CG_SUPPORT_HDP_LS                (1 << 15)
 153 #define AMDGPU_CG_SUPPORT_HDP_MGCG              (1 << 16)
 154
 155 /* PG flags */
 156 #define AMDGPU_PG_SUPPORT_GFX_PG                (1 << 0)
 157 #define AMDGPU_PG_SUPPORT_GFX_SMG               (1 << 1)
 158 #define AMDGPU_PG_SUPPORT_GFX_DMG               (1 << 2)
 159 #define AMDGPU_PG_SUPPORT_UVD                   (1 << 3)
 160 #define AMDGPU_PG_SUPPORT_VCE                   (1 << 4)
 161 #define AMDGPU_PG_SUPPORT_CP                    (1 << 5)
 162 #define AMDGPU_PG_SUPPORT_GDS                   (1 << 6)
 163 #define AMDGPU_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 164 #define AMDGPU_PG_SUPPORT_SDMA                  (1 << 8)
 165 #define AMDGPU_PG_SUPPORT_ACP                   (1 << 9)
 166 #define AMDGPU_PG_SUPPORT_SAMU                  (1 << 10)
 167
 168 /* GFX current status */
 169 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 170 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 171 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 172 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 173 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 174
 175 /* max cursor sizes (in pixels) */
 176 #define CIK_CURSOR_WIDTH 128
 177 #define CIK_CURSOR_HEIGHT 128
 178
 179 struct amdgpu_device;
 180 struct amdgpu_fence;
 181 struct amdgpu_ib;
 182 struct amdgpu_vm;
 183 struct amdgpu_ring;
 184 struct amdgpu_semaphore;
 185 struct amdgpu_cs_parser;
 186 struct amdgpu_job;
 187 struct amdgpu_irq_src;
 188 struct amdgpu_fpriv;
 189
 190 enum amdgpu_cp_irq {
 191         AMDGPU_CP_IRQ_GFX_EOP = 0,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 197         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 198         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 199         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 200
 201         AMDGPU_CP_IRQ_LAST
 202 };
 203
 204 enum amdgpu_sdma_irq {
 205         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 206         AMDGPU_SDMA_IRQ_TRAP1,
 207
 208         AMDGPU_SDMA_IRQ_LAST
 209 };
 210
 211 enum amdgpu_thermal_irq {
 212         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 213         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 214
 215         AMDGPU_THERMAL_IRQ_LAST
 216 };
 217
 218 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 219                                   enum amd_ip_block_type block_type,
 220                                   enum amd_clockgating_state state);
 221 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 222                                   enum amd_ip_block_type block_type,
 223                                   enum amd_powergating_state state);
 224
 225 struct amdgpu_ip_block_version {
 226         enum amd_ip_block_type type;
 227         u32 major;
 228         u32 minor;
 229         u32 rev;
 230         const struct amd_ip_funcs *funcs;
 231 };
 232
 233 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 234                                 enum amd_ip_block_type type,
 235                                 u32 major, u32 minor);
 236
 237 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 238                                         struct amdgpu_device *adev,
 239                                         enum amd_ip_block_type type);
 240
 241 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 242 struct amdgpu_buffer_funcs {
 243         /* maximum bytes in a single operation */
 244         uint32_t        copy_max_bytes;
 245
 246         /* number of dw to reserve per operation */
 247         unsigned        copy_num_dw;
 248
 249         /* used for buffer migration */
 250         void (*emit_copy_buffer)(struct amdgpu_ring *ring,
 251                                  /* src addr in bytes */
 252                                  uint64_t src_offset,
 253                                  /* dst addr in bytes */
 254                                  uint64_t dst_offset,
 255                                  /* number of byte to transfer */
 256                                  uint32_t byte_count);
 257
 258         /* maximum bytes in a single operation */
 259         uint32_t        fill_max_bytes;
 260
 261         /* number of dw to reserve per operation */
 262         unsigned        fill_num_dw;
 263
 264         /* used for buffer clearing */
 265         void (*emit_fill_buffer)(struct amdgpu_ring *ring,
 266                                  /* value to write to memory */
 267                                  uint32_t src_data,
 268                                  /* dst addr in bytes */
 269                                  uint64_t dst_offset,
 270                                  /* number of byte to fill */
 271                                  uint32_t byte_count);
 272 };
 273
 274 /* provided by hw blocks that can write ptes, e.g., sdma */
 275 struct amdgpu_vm_pte_funcs {
 276         /* copy pte entries from GART */
 277         void (*copy_pte)(struct amdgpu_ib *ib,
 278                          uint64_t pe, uint64_t src,
 279                          unsigned count);
 280         /* write pte one entry at a time with addr mapping */
 281         void (*write_pte)(struct amdgpu_ib *ib,
 282                           uint64_t pe,
 283                           uint64_t addr, unsigned count,
 284                           uint32_t incr, uint32_t flags);
 285         /* for linear pte/pde updates without addr mapping */
 286         void (*set_pte_pde)(struct amdgpu_ib *ib,
 287                             uint64_t pe,
 288                             uint64_t addr, unsigned count,
 289                             uint32_t incr, uint32_t flags);
 290         /* pad the indirect buffer to the necessary number of dw */
 291         void (*pad_ib)(struct amdgpu_ib *ib);
 292 };
 293
 294 /* provided by the gmc block */
 295 struct amdgpu_gart_funcs {
 296         /* flush the vm tlb via mmio */
 297         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 298                               uint32_t vmid);
 299         /* write pte/pde updates using the cpu */
 300         int (*set_pte_pde)(struct amdgpu_device *adev,
 301                            void *cpu_pt_addr, /* cpu addr of page table */
 302                            uint32_t gpu_page_idx, /* pte/pde to update */
 303                            uint64_t addr, /* addr to write into pte/pde */
 304                            uint32_t flags); /* access flags */
 305 };
 306
 307 /* provided by the ih block */
 308 struct amdgpu_ih_funcs {
 309         /* ring read/write ptr handling, called from interrupt context */
 310         u32 (*get_wptr)(struct amdgpu_device *adev);
 311         void (*decode_iv)(struct amdgpu_device *adev,
 312                           struct amdgpu_iv_entry *entry);
 313         void (*set_rptr)(struct amdgpu_device *adev);
 314 };
 315
 316 /* provided by hw blocks that expose a ring buffer for commands */
 317 struct amdgpu_ring_funcs {
 318         /* ring read/write ptr handling */
 319         u32 (*get_rptr)(struct amdgpu_ring *ring);
 320         u32 (*get_wptr)(struct amdgpu_ring *ring);
 321         void (*set_wptr)(struct amdgpu_ring *ring);
 322         /* validating and patching of IBs */
 323         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 324         /* command emit functions */
 325         void (*emit_ib)(struct amdgpu_ring *ring,
 326                         struct amdgpu_ib *ib);
 327         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 328                            uint64_t seq, unsigned flags);
 329         bool (*emit_semaphore)(struct amdgpu_ring *ring,
 330                                struct amdgpu_semaphore *semaphore,
 331                                bool emit_wait);
 332         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 333                               uint64_t pd_addr);
 334         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 335         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 336                                 uint32_t gds_base, uint32_t gds_size,
 337                                 uint32_t gws_base, uint32_t gws_size,
 338                                 uint32_t oa_base, uint32_t oa_size);
 339         /* testing functions */
 340         int (*test_ring)(struct amdgpu_ring *ring);
 341         int (*test_ib)(struct amdgpu_ring *ring);
 342         bool (*is_lockup)(struct amdgpu_ring *ring);
 343 };
 344
 345 /*
 346  * BIOS.
 347  */
 348 bool amdgpu_get_bios(struct amdgpu_device *adev);
 349 bool amdgpu_read_bios(struct amdgpu_device *adev);
 350
 351 /*
 352  * Dummy page
 353  */
 354 struct amdgpu_dummy_page {
 355         struct page     *page;
 356         dma_addr_t      addr;
 357 };
 358 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 359 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 360
 361
 362 /*
 363  * Clocks
 364  */
 365
 366 #define AMDGPU_MAX_PPLL 3
 367
 368 struct amdgpu_clock {
 369         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 370         struct amdgpu_pll spll;
 371         struct amdgpu_pll mpll;
 372         /* 10 Khz units */
 373         uint32_t default_mclk;
 374         uint32_t default_sclk;
 375         uint32_t default_dispclk;
 376         uint32_t current_dispclk;
 377         uint32_t dp_extclk;
 378         uint32_t max_pixel_clock;
 379 };
 380
 381 /*
 382  * Fences.
 383  */
 384 struct amdgpu_fence_driver {
 385         struct amdgpu_ring              *ring;
 386         uint64_t                        gpu_addr;
 387         volatile uint32_t               *cpu_addr;
 388         /* sync_seq is protected by ring emission lock */
 389         uint64_t                        sync_seq[AMDGPU_MAX_RINGS];
 390         atomic64_t                      last_seq;
 391         bool                            initialized;
 392         struct amdgpu_irq_src           *irq_src;
 393         unsigned                        irq_type;
 394         struct delayed_work             lockup_work;
 395         wait_queue_head_t               fence_queue;
 396 };
 397
 398 /* some special values for the owner field */
 399 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 400 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 401 #define AMDGPU_FENCE_OWNER_MOVE         ((void*)2ul)
 402
 403 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 404 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 405
 406 struct amdgpu_fence {
 407         struct fence base;
 408
 409         /* RB, DMA, etc. */
 410         struct amdgpu_ring              *ring;
 411         uint64_t                        seq;
 412
 413         /* filp or special value for fence creator */
 414         void                            *owner;
 415
 416         wait_queue_t                    fence_wake;
 417 };
 418
 419 struct amdgpu_user_fence {
 420         /* write-back bo */
 421         struct amdgpu_bo        *bo;
 422         /* write-back address offset to bo start */
 423         uint32_t                offset;
 424 };
 425
 426 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 427 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 428 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 429
 430 void amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring);
 431 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 432                                    struct amdgpu_irq_src *irq_src,
 433                                    unsigned irq_type);
 434 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 435 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 436 int amdgpu_fence_emit(struct amdgpu_ring *ring, void *owner,
 437                       struct amdgpu_fence **fence);
 438 void amdgpu_fence_process(struct amdgpu_ring *ring);
 439 int amdgpu_fence_wait_next(struct amdgpu_ring *ring);
 440 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 441 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 442
 443 signed long amdgpu_fence_wait_multiple(struct amdgpu_device *adev,
 444                                        struct fence **array,
 445                                        uint32_t count,
 446                                        bool wait_all,
 447                                        bool intr,
 448                                        signed long t);
 449 struct amdgpu_fence *amdgpu_fence_ref(struct amdgpu_fence *fence);
 450 void amdgpu_fence_unref(struct amdgpu_fence **fence);
 451
 452 bool amdgpu_fence_need_sync(struct amdgpu_fence *fence,
 453                             struct amdgpu_ring *ring);
 454 void amdgpu_fence_note_sync(struct amdgpu_fence *fence,
 455                             struct amdgpu_ring *ring);
 456
 457 static inline struct amdgpu_fence *amdgpu_fence_later(struct amdgpu_fence *a,
 458                                                       struct amdgpu_fence *b)
 459 {
 460         if (!a) {
 461                 return b;
 462         }
 463
 464         if (!b) {
 465                 return a;
 466         }
 467
 468         BUG_ON(a->ring != b->ring);
 469
 470         if (a->seq > b->seq) {
 471                 return a;
 472         } else {
 473                 return b;
 474         }
 475 }
 476
 477 static inline bool amdgpu_fence_is_earlier(struct amdgpu_fence *a,
 478                                            struct amdgpu_fence *b)
 479 {
 480         if (!a) {
 481                 return false;
 482         }
 483
 484         if (!b) {
 485                 return true;
 486         }
 487
 488         BUG_ON(a->ring != b->ring);
 489
 490         return a->seq < b->seq;
 491 }
 492
 493 int amdgpu_user_fence_emit(struct amdgpu_ring *ring, struct amdgpu_user_fence *user,
 494                            void *owner, struct amdgpu_fence **fence);
 495
 496 /*
 497  * TTM.
 498  */
 499 struct amdgpu_mman {
 500         struct ttm_bo_global_ref        bo_global_ref;
 501         struct drm_global_reference     mem_global_ref;
 502         struct ttm_bo_device            bdev;
 503         bool                            mem_global_referenced;
 504         bool                            initialized;
 505
 506 #if defined(CONFIG_DEBUG_FS)
 507         struct dentry                   *vram;
 508         struct dentry                   *gtt;
 509 #endif
 510
 511         /* buffer handling */
 512         const struct amdgpu_buffer_funcs        *buffer_funcs;
 513         struct amdgpu_ring                      *buffer_funcs_ring;
 514 };
 515
 516 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 517                        uint64_t src_offset,
 518                        uint64_t dst_offset,
 519                        uint32_t byte_count,
 520                        struct reservation_object *resv,
 521                        struct amdgpu_fence **fence);
 522 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 523
 524 struct amdgpu_bo_list_entry {
 525         struct amdgpu_bo                *robj;
 526         struct ttm_validate_buffer      tv;
 527         struct amdgpu_bo_va             *bo_va;
 528         unsigned                        prefered_domains;
 529         unsigned                        allowed_domains;
 530         uint32_t                        priority;
 531 };
 532
 533 struct amdgpu_bo_va_mapping {
 534         struct list_head                list;
 535         struct interval_tree_node       it;
 536         uint64_t                        offset;
 537         uint32_t                        flags;
 538 };
 539
 540 /* bo virtual addresses in a specific vm */
 541 struct amdgpu_bo_va {
 542         /* protected by bo being reserved */
 543         struct list_head                bo_list;
 544         struct fence                    *last_pt_update;
 545         unsigned                        ref_count;
 546
 547         /* protected by vm mutex and spinlock */
 548         struct list_head                vm_status;
 549
 550         /* mappings for this bo_va */
 551         struct list_head                invalids;
 552         struct list_head                valids;
 553
 554         /* constant after initialization */
 555         struct amdgpu_vm                *vm;
 556         struct amdgpu_bo                *bo;
 557 };
 558
 559 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 560
 561 struct amdgpu_bo {
 562         /* Protected by gem.mutex */
 563         struct list_head                list;
 564         /* Protected by tbo.reserved */
 565         u32                             initial_domain;
 566         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 567         struct ttm_placement            placement;
 568         struct ttm_buffer_object        tbo;
 569         struct ttm_bo_kmap_obj          kmap;
 570         u64                             flags;
 571         unsigned                        pin_count;
 572         void                            *kptr;
 573         u64                             tiling_flags;
 574         u64                             metadata_flags;
 575         void                            *metadata;
 576         u32                             metadata_size;
 577         /* list of all virtual address to which this bo
 578          * is associated to
 579          */
 580         struct list_head                va;
 581         /* Constant after initialization */
 582         struct amdgpu_device            *adev;
 583         struct drm_gem_object           gem_base;
 584
 585         struct ttm_bo_kmap_obj          dma_buf_vmap;
 586         pid_t                           pid;
 587         struct amdgpu_mn                *mn;
 588         struct list_head                mn_list;
 589 };
 590 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 591
 592 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 593 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 594                                 struct drm_file *file_priv);
 595 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 596                                 struct drm_file *file_priv);
 597 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 598 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 599 struct drm_gem_object *amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 600                                                         struct dma_buf_attachment *attach,
 601                                                         struct sg_table *sg);
 602 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 603                                         struct drm_gem_object *gobj,
 604                                         int flags);
 605 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 606 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 607 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 608 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 609 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 610 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 611
 612 /* sub-allocation manager, it has to be protected by another lock.
 613  * By conception this is an helper for other part of the driver
 614  * like the indirect buffer or semaphore, which both have their
 615  * locking.
 616  *
 617  * Principe is simple, we keep a list of sub allocation in offset
 618  * order (first entry has offset == 0, last entry has the highest
 619  * offset).
 620  *
 621  * When allocating new object we first check if there is room at
 622  * the end total_size - (last_object_offset + last_object_size) >=
 623  * alloc_size. If so we allocate new object there.
 624  *
 625  * When there is not enough room at the end, we start waiting for
 626  * each sub object until we reach object_offset+object_size >=
 627  * alloc_size, this object then become the sub object we return.
 628  *
 629  * Alignment can't be bigger than page size.
 630  *
 631  * Hole are not considered for allocation to keep things simple.
 632  * Assumption is that there won't be hole (all object on same
 633  * alignment).
 634  */
 635 struct amdgpu_sa_manager {
 636         wait_queue_head_t       wq;
 637         struct amdgpu_bo        *bo;
 638         struct list_head        *hole;
 639         struct list_head        flist[AMDGPU_MAX_RINGS];
 640         struct list_head        olist;
 641         unsigned                size;
 642         uint64_t                gpu_addr;
 643         void                    *cpu_ptr;
 644         uint32_t                domain;
 645         uint32_t                align;
 646 };
 647
 648 struct amdgpu_sa_bo;
 649
 650 /* sub-allocation buffer */
 651 struct amdgpu_sa_bo {
 652         struct list_head                olist;
 653         struct list_head                flist;
 654         struct amdgpu_sa_manager        *manager;
 655         unsigned                        soffset;
 656         unsigned                        eoffset;
 657         struct fence                    *fence;
 658 };
 659
 660 /*
 661  * GEM objects.
 662  */
 663 struct amdgpu_gem {
 664         struct mutex            mutex;
 665         struct list_head        objects;
 666 };
 667
 668 int amdgpu_gem_init(struct amdgpu_device *adev);
 669 void amdgpu_gem_fini(struct amdgpu_device *adev);
 670 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 671                                 int alignment, u32 initial_domain,
 672                                 u64 flags, bool kernel,
 673                                 struct drm_gem_object **obj);
 674
 675 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 676                             struct drm_device *dev,
 677                             struct drm_mode_create_dumb *args);
 678 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 679                           struct drm_device *dev,
 680                           uint32_t handle, uint64_t *offset_p);
 681
 682 /*
 683  * Semaphores.
 684  */
 685 struct amdgpu_semaphore {
 686         struct amdgpu_sa_bo     *sa_bo;
 687         signed                  waiters;
 688         uint64_t                gpu_addr;
 689 };
 690
 691 int amdgpu_semaphore_create(struct amdgpu_device *adev,
 692                             struct amdgpu_semaphore **semaphore);
 693 bool amdgpu_semaphore_emit_signal(struct amdgpu_ring *ring,
 694                                   struct amdgpu_semaphore *semaphore);
 695 bool amdgpu_semaphore_emit_wait(struct amdgpu_ring *ring,
 696                                 struct amdgpu_semaphore *semaphore);
 697 void amdgpu_semaphore_free(struct amdgpu_device *adev,
 698                            struct amdgpu_semaphore **semaphore,
 699                            struct fence *fence);
 700
 701 /*
 702  * Synchronization
 703  */
 704 struct amdgpu_sync {
 705         struct amdgpu_semaphore *semaphores[AMDGPU_NUM_SYNCS];
 706         struct amdgpu_fence     *sync_to[AMDGPU_MAX_RINGS];
 707         struct amdgpu_fence     *last_vm_update;
 708 };
 709
 710 void amdgpu_sync_create(struct amdgpu_sync *sync);
 711 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 712                       struct fence *f);
 713 int amdgpu_sync_resv(struct amdgpu_device *adev,
 714                      struct amdgpu_sync *sync,
 715                      struct reservation_object *resv,
 716                      void *owner);
 717 int amdgpu_sync_rings(struct amdgpu_sync *sync,
 718                       struct amdgpu_ring *ring);
 719 void amdgpu_sync_free(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 720                       struct fence *fence);
 721
 722 /*
 723  * GART structures, functions & helpers
 724  */
 725 struct amdgpu_mc;
 726
 727 #define AMDGPU_GPU_PAGE_SIZE 4096
 728 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 729 #define AMDGPU_GPU_PAGE_SHIFT 12
 730 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 731
 732 struct amdgpu_gart {
 733         dma_addr_t                      table_addr;
 734         struct amdgpu_bo                *robj;
 735         void                            *ptr;
 736         unsigned                        num_gpu_pages;
 737         unsigned                        num_cpu_pages;
 738         unsigned                        table_size;
 739         struct page                     **pages;
 740         dma_addr_t                      *pages_addr;
 741         bool                            ready;
 742         const struct amdgpu_gart_funcs *gart_funcs;
 743 };
 744
 745 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 746 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 747 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 748 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 749 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 750 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 751 int amdgpu_gart_init(struct amdgpu_device *adev);
 752 void amdgpu_gart_fini(struct amdgpu_device *adev);
 753 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 754                         int pages);
 755 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 756                      int pages, struct page **pagelist,
 757                      dma_addr_t *dma_addr, uint32_t flags);
 758
 759 /*
 760  * GPU MC structures, functions & helpers
 761  */
 762 struct amdgpu_mc {
 763         resource_size_t         aper_size;
 764         resource_size_t         aper_base;
 765         resource_size_t         agp_base;
 766         /* for some chips with <= 32MB we need to lie
 767          * about vram size near mc fb location */
 768         u64                     mc_vram_size;
 769         u64                     visible_vram_size;
 770         u64                     gtt_size;
 771         u64                     gtt_start;
 772         u64                     gtt_end;
 773         u64                     vram_start;
 774         u64                     vram_end;
 775         unsigned                vram_width;
 776         u64                     real_vram_size;
 777         int                     vram_mtrr;
 778         u64                     gtt_base_align;
 779         u64                     mc_mask;
 780         const struct firmware   *fw;    /* MC firmware */
 781         uint32_t                fw_version;
 782         struct amdgpu_irq_src   vm_fault;
 783         uint32_t                vram_type;
 784 };
 785
 786 /*
 787  * GPU doorbell structures, functions & helpers
 788  */
 789 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 790 {
 791         AMDGPU_DOORBELL_KIQ                     = 0x000,
 792         AMDGPU_DOORBELL_HIQ                     = 0x001,
 793         AMDGPU_DOORBELL_DIQ                     = 0x002,
 794         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 795         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 796         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 797         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 798         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 799         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 800         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 801         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 802         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 803         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 804         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 805         AMDGPU_DOORBELL_IH                      = 0x1E8,
 806         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 807         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 808 } AMDGPU_DOORBELL_ASSIGNMENT;
 809
 810 struct amdgpu_doorbell {
 811         /* doorbell mmio */
 812         resource_size_t         base;
 813         resource_size_t         size;
 814         u32 __iomem             *ptr;
 815         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 816 };
 817
 818 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 819                                 phys_addr_t *aperture_base,
 820                                 size_t *aperture_size,
 821                                 size_t *start_offset);
 822
 823 /*
 824  * IRQS.
 825  */
 826
 827 struct amdgpu_flip_work {
 828         struct work_struct              flip_work;
 829         struct work_struct              unpin_work;
 830         struct amdgpu_device            *adev;
 831         int                             crtc_id;
 832         uint64_t                        base;
 833         struct drm_pending_vblank_event *event;
 834         struct amdgpu_bo                *old_rbo;
 835         struct fence                    *excl;
 836         unsigned                        shared_count;
 837         struct fence                    **shared;
 838 };
 839
 840
 841 /*
 842  * CP & rings.
 843  */
 844
 845 struct amdgpu_ib {
 846         struct amdgpu_sa_bo             *sa_bo;
 847         uint32_t                        length_dw;
 848         uint64_t                        gpu_addr;
 849         uint32_t                        *ptr;
 850         struct amdgpu_ring              *ring;
 851         struct amdgpu_fence             *fence;
 852         struct amdgpu_user_fence        *user;
 853         struct amdgpu_vm                *vm;
 854         struct amdgpu_ctx               *ctx;
 855         struct amdgpu_sync              sync;
 856         uint32_t                        gds_base, gds_size;
 857         uint32_t                        gws_base, gws_size;
 858         uint32_t                        oa_base, oa_size;
 859         uint32_t                        flags;
 860         /* resulting sequence number */
 861         uint64_t                        sequence;
 862 };
 863
 864 enum amdgpu_ring_type {
 865         AMDGPU_RING_TYPE_GFX,
 866         AMDGPU_RING_TYPE_COMPUTE,
 867         AMDGPU_RING_TYPE_SDMA,
 868         AMDGPU_RING_TYPE_UVD,
 869         AMDGPU_RING_TYPE_VCE
 870 };
 871
 872 extern struct amd_sched_backend_ops amdgpu_sched_ops;
 873
 874 int amdgpu_sched_ib_submit_kernel_helper(struct amdgpu_device *adev,
 875                                          struct amdgpu_ring *ring,
 876                                          struct amdgpu_ib *ibs,
 877                                          unsigned num_ibs,
 878                                          int (*free_job)(struct amdgpu_job *),
 879                                          void *owner,
 880                                          struct fence **fence);
 881
 882 struct amdgpu_ring {
 883         struct amdgpu_device            *adev;
 884         const struct amdgpu_ring_funcs  *funcs;
 885         struct amdgpu_fence_driver      fence_drv;
 886         struct amd_gpu_scheduler        *scheduler;
 887
 888         spinlock_t              fence_lock;
 889         struct mutex            *ring_lock;
 890         struct amdgpu_bo        *ring_obj;
 891         volatile uint32_t       *ring;
 892         unsigned                rptr_offs;
 893         u64                     next_rptr_gpu_addr;
 894         volatile u32            *next_rptr_cpu_addr;
 895         unsigned                wptr;
 896         unsigned                wptr_old;
 897         unsigned                ring_size;
 898         unsigned                ring_free_dw;
 899         int                     count_dw;
 900         atomic_t                last_rptr;
 901         atomic64_t              last_activity;
 902         uint64_t                gpu_addr;
 903         uint32_t                align_mask;
 904         uint32_t                ptr_mask;
 905         bool                    ready;
 906         u32                     nop;
 907         u32                     idx;
 908         u64                     last_semaphore_signal_addr;
 909         u64                     last_semaphore_wait_addr;
 910         u32                     me;
 911         u32                     pipe;
 912         u32                     queue;
 913         struct amdgpu_bo        *mqd_obj;
 914         u32                     doorbell_index;
 915         bool                    use_doorbell;
 916         unsigned                wptr_offs;
 917         unsigned                next_rptr_offs;
 918         unsigned                fence_offs;
 919         struct amdgpu_ctx       *current_ctx;
 920         enum amdgpu_ring_type   type;
 921         char                    name[16];
 922         bool                    is_pte_ring;
 923 };
 924
 925 /*
 926  * VM
 927  */
 928
 929 /* maximum number of VMIDs */
 930 #define AMDGPU_NUM_VM   16
 931
 932 /* number of entries in page table */
 933 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 934
 935 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 936 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 937 #define AMDGPU_VM_PTB_ALIGN_MASK (AMDGPU_VM_PTB_ALIGN_SIZE - 1)
 938 #define AMDGPU_VM_PTB_ALIGN(a) (((a) + AMDGPU_VM_PTB_ALIGN_MASK) & ~AMDGPU_VM_PTB_ALIGN_MASK)
 939
 940 #define AMDGPU_PTE_VALID        (1 << 0)
 941 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 942 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 943
 944 /* VI only */
 945 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 946
 947 #define AMDGPU_PTE_READABLE     (1 << 5)
 948 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 949
 950 /* PTE (Page Table Entry) fragment field for different page sizes */
 951 #define AMDGPU_PTE_FRAG_4KB     (0 << 7)
 952 #define AMDGPU_PTE_FRAG_64KB    (4 << 7)
 953 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 954
 955 struct amdgpu_vm_pt {
 956         struct amdgpu_bo                *bo;
 957         uint64_t                        addr;
 958 };
 959
 960 struct amdgpu_vm_id {
 961         unsigned                id;
 962         uint64_t                pd_gpu_addr;
 963         /* last flushed PD/PT update */
 964         struct amdgpu_fence     *flushed_updates;
 965         /* last use of vmid */
 966         struct amdgpu_fence     *last_id_use;
 967 };
 968
 969 struct amdgpu_vm {
 970         struct mutex            mutex;
 971
 972         struct rb_root          va;
 973
 974         /* protecting invalidated */
 975         spinlock_t              status_lock;
 976
 977         /* BOs moved, but not yet updated in the PT */
 978         struct list_head        invalidated;
 979
 980         /* BOs cleared in the PT because of a move */
 981         struct list_head        cleared;
 982
 983         /* BO mappings freed, but not yet updated in the PT */
 984         struct list_head        freed;
 985
 986         /* contains the page directory */
 987         struct amdgpu_bo        *page_directory;
 988         unsigned                max_pde_used;
 989         struct fence            *page_directory_fence;
 990
 991         /* array of page tables, one for each page directory entry */
 992         struct amdgpu_vm_pt     *page_tables;
 993
 994         /* for id and flush management per ring */
 995         struct amdgpu_vm_id     ids[AMDGPU_MAX_RINGS];
 996 };
 997
 998 struct amdgpu_vm_manager {
 999         struct amdgpu_fence             *active[AMDGPU_NUM_VM];
1000         uint32_t                        max_pfn;
1001         /* number of VMIDs */
1002         unsigned                        nvm;
1003         /* vram base address for page table entry  */
1004         u64                             vram_base_offset;
1005         /* is vm enabled? */
1006         bool                            enabled;
1007         /* for hw to save the PD addr on suspend/resume */
1008         uint32_t                        saved_table_addr[AMDGPU_NUM_VM];
1009         /* vm pte handling */
1010         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
1011         struct amdgpu_ring                      *vm_pte_funcs_ring;
1012 };
1013
1014 /*
1015  * context related structures
1016  */
1017
1018 #define AMDGPU_CTX_MAX_CS_PENDING       16
1019
1020 struct amdgpu_ctx_ring {
1021         uint64_t                sequence;
1022         struct fence            *fences[AMDGPU_CTX_MAX_CS_PENDING];
1023         struct amd_sched_entity entity;
1024 };
1025
1026 struct amdgpu_ctx {
1027         struct kref             refcount;
1028         struct amdgpu_device    *adev;
1029         unsigned                reset_counter;
1030         spinlock_t              ring_lock;
1031         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
1032 };
1033
1034 struct amdgpu_ctx_mgr {
1035         struct amdgpu_device    *adev;
1036         struct mutex            lock;
1037         /* protected by lock */
1038         struct idr              ctx_handles;
1039 };
1040
1041 int amdgpu_ctx_init(struct amdgpu_device *adev, bool kernel,
1042                     struct amdgpu_ctx *ctx);
1043 void amdgpu_ctx_fini(struct amdgpu_ctx *ctx);
1044
1045 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1046 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1047 struct amdgpu_ctx *amdgpu_ctx_get_ref(struct amdgpu_ctx *ctx);
1048
1049 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
1050                               struct fence *fence, uint64_t queued_seq);
1051 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
1052                                    struct amdgpu_ring *ring, uint64_t seq);
1053
1054 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1055                      struct drm_file *filp);
1056
1057 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
1058 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
1059
1060 /*
1061  * file private structure
1062  */
1063
1064 struct amdgpu_fpriv {
1065         struct amdgpu_vm        vm;
1066         struct mutex            bo_list_lock;
1067         struct idr              bo_list_handles;
1068         struct amdgpu_ctx_mgr   ctx_mgr;
1069 };
1070
1071 /*
1072  * residency list
1073  */
1074
1075 struct amdgpu_bo_list {
1076         struct mutex lock;
1077         struct amdgpu_bo *gds_obj;
1078         struct amdgpu_bo *gws_obj;
1079         struct amdgpu_bo *oa_obj;
1080         bool has_userptr;
1081         unsigned num_entries;
1082         struct amdgpu_bo_list_entry *array;
1083 };
1084
1085 struct amdgpu_bo_list *
1086 amdgpu_bo_list_clone(struct amdgpu_bo_list *list);
1087 struct amdgpu_bo_list *
1088 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1089 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1090 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1091
1092 /*
1093  * GFX stuff
1094  */
1095 #include "clearstate_defs.h"
1096
1097 struct amdgpu_rlc {
1098         /* for power gating */
1099         struct amdgpu_bo        *save_restore_obj;
1100         uint64_t                save_restore_gpu_addr;
1101         volatile uint32_t       *sr_ptr;
1102         const u32               *reg_list;
1103         u32                     reg_list_size;
1104         /* for clear state */
1105         struct amdgpu_bo        *clear_state_obj;
1106         uint64_t                clear_state_gpu_addr;
1107         volatile uint32_t       *cs_ptr;
1108         const struct cs_section_def   *cs_data;
1109         u32                     clear_state_size;
1110         /* for cp tables */
1111         struct amdgpu_bo        *cp_table_obj;
1112         uint64_t                cp_table_gpu_addr;
1113         volatile uint32_t       *cp_table_ptr;
1114         u32                     cp_table_size;
1115 };
1116
1117 struct amdgpu_mec {
1118         struct amdgpu_bo        *hpd_eop_obj;
1119         u64                     hpd_eop_gpu_addr;
1120         u32 num_pipe;
1121         u32 num_mec;
1122         u32 num_queue;
1123 };
1124
1125 /*
1126  * GPU scratch registers structures, functions & helpers
1127  */
1128 struct amdgpu_scratch {
1129         unsigned                num_reg;
1130         uint32_t                reg_base;
1131         bool                    free[32];
1132         uint32_t                reg[32];
1133 };
1134
1135 /*
1136  * GFX configurations
1137  */
1138 struct amdgpu_gca_config {
1139         unsigned max_shader_engines;
1140         unsigned max_tile_pipes;
1141         unsigned max_cu_per_sh;
1142         unsigned max_sh_per_se;
1143         unsigned max_backends_per_se;
1144         unsigned max_texture_channel_caches;
1145         unsigned max_gprs;
1146         unsigned max_gs_threads;
1147         unsigned max_hw_contexts;
1148         unsigned sc_prim_fifo_size_frontend;
1149         unsigned sc_prim_fifo_size_backend;
1150         unsigned sc_hiz_tile_fifo_size;
1151         unsigned sc_earlyz_tile_fifo_size;
1152
1153         unsigned num_tile_pipes;
1154         unsigned backend_enable_mask;
1155         unsigned mem_max_burst_length_bytes;
1156         unsigned mem_row_size_in_kb;
1157         unsigned shader_engine_tile_size;
1158         unsigned num_gpus;
1159         unsigned multi_gpu_tile_size;
1160         unsigned mc_arb_ramcfg;
1161         unsigned gb_addr_config;
1162
1163         uint32_t tile_mode_array[32];
1164         uint32_t macrotile_mode_array[16];
1165 };
1166
1167 struct amdgpu_gfx {
1168         struct mutex                    gpu_clock_mutex;
1169         struct amdgpu_gca_config        config;
1170         struct amdgpu_rlc               rlc;
1171         struct amdgpu_mec               mec;
1172         struct amdgpu_scratch           scratch;
1173         const struct firmware           *me_fw; /* ME firmware */
1174         uint32_t                        me_fw_version;
1175         const struct firmware           *pfp_fw; /* PFP firmware */
1176         uint32_t                        pfp_fw_version;
1177         const struct firmware           *ce_fw; /* CE firmware */
1178         uint32_t                        ce_fw_version;
1179         const struct firmware           *rlc_fw; /* RLC firmware */
1180         uint32_t                        rlc_fw_version;
1181         const struct firmware           *mec_fw; /* MEC firmware */
1182         uint32_t                        mec_fw_version;
1183         const struct firmware           *mec2_fw; /* MEC2 firmware */
1184         uint32_t                        mec2_fw_version;
1185         uint32_t                        me_feature_version;
1186         uint32_t                        ce_feature_version;
1187         uint32_t                        pfp_feature_version;
1188         uint32_t                        rlc_feature_version;
1189         uint32_t                        mec_feature_version;
1190         uint32_t                        mec2_feature_version;
1191         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1192         unsigned                        num_gfx_rings;
1193         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1194         unsigned                        num_compute_rings;
1195         struct amdgpu_irq_src           eop_irq;
1196         struct amdgpu_irq_src           priv_reg_irq;
1197         struct amdgpu_irq_src           priv_inst_irq;
1198         /* gfx status */
1199         uint32_t gfx_current_status;
1200         /* sync signal for const engine */
1201         unsigned ce_sync_offs;
1202         /* ce ram size*/
1203         unsigned ce_ram_size;
1204 };
1205
1206 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
1207                   unsigned size, struct amdgpu_ib *ib);
1208 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib);
1209 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
1210                        struct amdgpu_ib *ib, void *owner);
1211 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1212 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1213 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1214 /* Ring access between begin & end cannot sleep */
1215 void amdgpu_ring_free_size(struct amdgpu_ring *ring);
1216 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1217 int amdgpu_ring_lock(struct amdgpu_ring *ring, unsigned ndw);
1218 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1219 void amdgpu_ring_unlock_commit(struct amdgpu_ring *ring);
1220 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1221 void amdgpu_ring_unlock_undo(struct amdgpu_ring *ring);
1222 void amdgpu_ring_lockup_update(struct amdgpu_ring *ring);
1223 bool amdgpu_ring_test_lockup(struct amdgpu_ring *ring);
1224 unsigned amdgpu_ring_backup(struct amdgpu_ring *ring,
1225                             uint32_t **data);
1226 int amdgpu_ring_restore(struct amdgpu_ring *ring,
1227                         unsigned size, uint32_t *data);
1228 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1229                      unsigned ring_size, u32 nop, u32 align_mask,
1230                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1231                      enum amdgpu_ring_type ring_type);
1232 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1233
1234 /*
1235  * CS.
1236  */
1237 struct amdgpu_cs_chunk {
1238         uint32_t                chunk_id;
1239         uint32_t                length_dw;
1240         uint32_t                *kdata;
1241         void __user             *user_ptr;
1242 };
1243
1244 struct amdgpu_cs_parser {
1245         struct amdgpu_device    *adev;
1246         struct drm_file         *filp;
1247         struct amdgpu_ctx       *ctx;
1248         struct amdgpu_bo_list *bo_list;
1249         /* chunks */
1250         unsigned                nchunks;
1251         struct amdgpu_cs_chunk  *chunks;
1252         /* relocations */
1253         struct amdgpu_bo_list_entry     *vm_bos;
1254         struct list_head        validated;
1255
1256         struct amdgpu_ib        *ibs;
1257         uint32_t                num_ibs;
1258
1259         struct ww_acquire_ctx   ticket;
1260
1261         /* user fence */
1262         struct amdgpu_user_fence uf;
1263 };
1264
1265 struct amdgpu_job {
1266         struct amd_sched_job    base;
1267         struct amdgpu_device    *adev;
1268         struct amdgpu_ctx       *ctx;
1269         struct drm_file         *owner;
1270         struct amdgpu_ib        *ibs;
1271         uint32_t                num_ibs;
1272         struct mutex            job_lock;
1273         struct amdgpu_user_fence uf;
1274         int (*free_job)(struct amdgpu_job *sched_job);
1275 };
1276
1277 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p, uint32_t ib_idx, int idx)
1278 {
1279         return p->ibs[ib_idx].ptr[idx];
1280 }
1281
1282 /*
1283  * Writeback
1284  */
1285 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1286
1287 struct amdgpu_wb {
1288         struct amdgpu_bo        *wb_obj;
1289         volatile uint32_t       *wb;
1290         uint64_t                gpu_addr;
1291         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1292         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1293 };
1294
1295 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1296 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1297
1298 /**
1299  * struct amdgpu_pm - power management datas
1300  * It keeps track of various data needed to take powermanagement decision.
1301  */
1302
1303 enum amdgpu_pm_state_type {
1304         /* not used for dpm */
1305         POWER_STATE_TYPE_DEFAULT,
1306         POWER_STATE_TYPE_POWERSAVE,
1307         /* user selectable states */
1308         POWER_STATE_TYPE_BATTERY,
1309         POWER_STATE_TYPE_BALANCED,
1310         POWER_STATE_TYPE_PERFORMANCE,
1311         /* internal states */
1312         POWER_STATE_TYPE_INTERNAL_UVD,
1313         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1314         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1315         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1316         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1317         POWER_STATE_TYPE_INTERNAL_BOOT,
1318         POWER_STATE_TYPE_INTERNAL_THERMAL,
1319         POWER_STATE_TYPE_INTERNAL_ACPI,
1320         POWER_STATE_TYPE_INTERNAL_ULV,
1321         POWER_STATE_TYPE_INTERNAL_3DPERF,
1322 };
1323
1324 enum amdgpu_int_thermal_type {
1325         THERMAL_TYPE_NONE,
1326         THERMAL_TYPE_EXTERNAL,
1327         THERMAL_TYPE_EXTERNAL_GPIO,
1328         THERMAL_TYPE_RV6XX,
1329         THERMAL_TYPE_RV770,
1330         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1331         THERMAL_TYPE_EVERGREEN,
1332         THERMAL_TYPE_SUMO,
1333         THERMAL_TYPE_NI,
1334         THERMAL_TYPE_SI,
1335         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1336         THERMAL_TYPE_CI,
1337         THERMAL_TYPE_KV,
1338 };
1339
1340 enum amdgpu_dpm_auto_throttle_src {
1341         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1342         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1343 };
1344
1345 enum amdgpu_dpm_event_src {
1346         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1347         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1348         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1349         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1350         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1351 };
1352
1353 #define AMDGPU_MAX_VCE_LEVELS 6
1354
1355 enum amdgpu_vce_level {
1356         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1357         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1358         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1359         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1360         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1361         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1362 };
1363
1364 struct amdgpu_ps {
1365         u32 caps; /* vbios flags */
1366         u32 class; /* vbios flags */
1367         u32 class2; /* vbios flags */
1368         /* UVD clocks */
1369         u32 vclk;
1370         u32 dclk;
1371         /* VCE clocks */
1372         u32 evclk;
1373         u32 ecclk;
1374         bool vce_active;
1375         enum amdgpu_vce_level vce_level;
1376         /* asic priv */
1377         void *ps_priv;
1378 };
1379
1380 struct amdgpu_dpm_thermal {
1381         /* thermal interrupt work */
1382         struct work_struct work;
1383         /* low temperature threshold */
1384         int                min_temp;
1385         /* high temperature threshold */
1386         int                max_temp;
1387         /* was last interrupt low to high or high to low */
1388         bool               high_to_low;
1389         /* interrupt source */
1390         struct amdgpu_irq_src   irq;
1391 };
1392
1393 enum amdgpu_clk_action
1394 {
1395         AMDGPU_SCLK_UP = 1,
1396         AMDGPU_SCLK_DOWN
1397 };
1398
1399 struct amdgpu_blacklist_clocks
1400 {
1401         u32 sclk;
1402         u32 mclk;
1403         enum amdgpu_clk_action action;
1404 };
1405
1406 struct amdgpu_clock_and_voltage_limits {
1407         u32 sclk;
1408         u32 mclk;
1409         u16 vddc;
1410         u16 vddci;
1411 };
1412
1413 struct amdgpu_clock_array {
1414         u32 count;
1415         u32 *values;
1416 };
1417
1418 struct amdgpu_clock_voltage_dependency_entry {
1419         u32 clk;
1420         u16 v;
1421 };
1422
1423 struct amdgpu_clock_voltage_dependency_table {
1424         u32 count;
1425         struct amdgpu_clock_voltage_dependency_entry *entries;
1426 };
1427
1428 union amdgpu_cac_leakage_entry {
1429         struct {
1430                 u16 vddc;
1431                 u32 leakage;
1432         };
1433         struct {
1434                 u16 vddc1;
1435                 u16 vddc2;
1436                 u16 vddc3;
1437         };
1438 };
1439
1440 struct amdgpu_cac_leakage_table {
1441         u32 count;
1442         union amdgpu_cac_leakage_entry *entries;
1443 };
1444
1445 struct amdgpu_phase_shedding_limits_entry {
1446         u16 voltage;
1447         u32 sclk;
1448         u32 mclk;
1449 };
1450
1451 struct amdgpu_phase_shedding_limits_table {
1452         u32 count;
1453         struct amdgpu_phase_shedding_limits_entry *entries;
1454 };
1455
1456 struct amdgpu_uvd_clock_voltage_dependency_entry {
1457         u32 vclk;
1458         u32 dclk;
1459         u16 v;
1460 };
1461
1462 struct amdgpu_uvd_clock_voltage_dependency_table {
1463         u8 count;
1464         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1465 };
1466
1467 struct amdgpu_vce_clock_voltage_dependency_entry {
1468         u32 ecclk;
1469         u32 evclk;
1470         u16 v;
1471 };
1472
1473 struct amdgpu_vce_clock_voltage_dependency_table {
1474         u8 count;
1475         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1476 };
1477
1478 struct amdgpu_ppm_table {
1479         u8 ppm_design;
1480         u16 cpu_core_number;
1481         u32 platform_tdp;
1482         u32 small_ac_platform_tdp;
1483         u32 platform_tdc;
1484         u32 small_ac_platform_tdc;
1485         u32 apu_tdp;
1486         u32 dgpu_tdp;
1487         u32 dgpu_ulv_power;
1488         u32 tj_max;
1489 };
1490
1491 struct amdgpu_cac_tdp_table {
1492         u16 tdp;
1493         u16 configurable_tdp;
1494         u16 tdc;
1495         u16 battery_power_limit;
1496         u16 small_power_limit;
1497         u16 low_cac_leakage;
1498         u16 high_cac_leakage;
1499         u16 maximum_power_delivery_limit;
1500 };
1501
1502 struct amdgpu_dpm_dynamic_state {
1503         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1504         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1505         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1506         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1507         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1508         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1509         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1510         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1511         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1512         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1513         struct amdgpu_clock_array valid_sclk_values;
1514         struct amdgpu_clock_array valid_mclk_values;
1515         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1516         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1517         u32 mclk_sclk_ratio;
1518         u32 sclk_mclk_delta;
1519         u16 vddc_vddci_delta;
1520         u16 min_vddc_for_pcie_gen2;
1521         struct amdgpu_cac_leakage_table cac_leakage_table;
1522         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1523         struct amdgpu_ppm_table *ppm_table;
1524         struct amdgpu_cac_tdp_table *cac_tdp_table;
1525 };
1526
1527 struct amdgpu_dpm_fan {
1528         u16 t_min;
1529         u16 t_med;
1530         u16 t_high;
1531         u16 pwm_min;
1532         u16 pwm_med;
1533         u16 pwm_high;
1534         u8 t_hyst;
1535         u32 cycle_delay;
1536         u16 t_max;
1537         u8 control_mode;
1538         u16 default_max_fan_pwm;
1539         u16 default_fan_output_sensitivity;
1540         u16 fan_output_sensitivity;
1541         bool ucode_fan_control;
1542 };
1543
1544 enum amdgpu_pcie_gen {
1545         AMDGPU_PCIE_GEN1 = 0,
1546         AMDGPU_PCIE_GEN2 = 1,
1547         AMDGPU_PCIE_GEN3 = 2,
1548         AMDGPU_PCIE_GEN_INVALID = 0xffff
1549 };
1550
1551 enum amdgpu_dpm_forced_level {
1552         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1553         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1554         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1555 };
1556
1557 struct amdgpu_vce_state {
1558         /* vce clocks */
1559         u32 evclk;
1560         u32 ecclk;
1561         /* gpu clocks */
1562         u32 sclk;
1563         u32 mclk;
1564         u8 clk_idx;
1565         u8 pstate;
1566 };
1567
1568 struct amdgpu_dpm_funcs {
1569         int (*get_temperature)(struct amdgpu_device *adev);
1570         int (*pre_set_power_state)(struct amdgpu_device *adev);
1571         int (*set_power_state)(struct amdgpu_device *adev);
1572         void (*post_set_power_state)(struct amdgpu_device *adev);
1573         void (*display_configuration_changed)(struct amdgpu_device *adev);
1574         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1575         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1576         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1577         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1578         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1579         bool (*vblank_too_short)(struct amdgpu_device *adev);
1580         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1581         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1582         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1583         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1584         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1585         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1586         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1587 };
1588
1589 struct amdgpu_dpm {
1590         struct amdgpu_ps        *ps;
1591         /* number of valid power states */
1592         int                     num_ps;
1593         /* current power state that is active */
1594         struct amdgpu_ps        *current_ps;
1595         /* requested power state */
1596         struct amdgpu_ps        *requested_ps;
1597         /* boot up power state */
1598         struct amdgpu_ps        *boot_ps;
1599         /* default uvd power state */
1600         struct amdgpu_ps        *uvd_ps;
1601         /* vce requirements */
1602         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1603         enum amdgpu_vce_level vce_level;
1604         enum amdgpu_pm_state_type state;
1605         enum amdgpu_pm_state_type user_state;
1606         u32                     platform_caps;
1607         u32                     voltage_response_time;
1608         u32                     backbias_response_time;
1609         void                    *priv;
1610         u32                     new_active_crtcs;
1611         int                     new_active_crtc_count;
1612         u32                     current_active_crtcs;
1613         int                     current_active_crtc_count;
1614         struct amdgpu_dpm_dynamic_state dyn_state;
1615         struct amdgpu_dpm_fan fan;
1616         u32 tdp_limit;
1617         u32 near_tdp_limit;
1618         u32 near_tdp_limit_adjusted;
1619         u32 sq_ramping_threshold;
1620         u32 cac_leakage;
1621         u16 tdp_od_limit;
1622         u32 tdp_adjustment;
1623         u16 load_line_slope;
1624         bool power_control;
1625         bool ac_power;
1626         /* special states active */
1627         bool                    thermal_active;
1628         bool                    uvd_active;
1629         bool                    vce_active;
1630         /* thermal handling */
1631         struct amdgpu_dpm_thermal thermal;
1632         /* forced levels */
1633         enum amdgpu_dpm_forced_level forced_level;
1634 };
1635
1636 struct amdgpu_pm {
1637         struct mutex            mutex;
1638         u32                     current_sclk;
1639         u32                     current_mclk;
1640         u32                     default_sclk;
1641         u32                     default_mclk;
1642         struct amdgpu_i2c_chan *i2c_bus;
1643         /* internal thermal controller on rv6xx+ */
1644         enum amdgpu_int_thermal_type int_thermal_type;
1645         struct device           *int_hwmon_dev;
1646         /* fan control parameters */
1647         bool                    no_fan;
1648         u8                      fan_pulses_per_revolution;
1649         u8                      fan_min_rpm;
1650         u8                      fan_max_rpm;
1651         /* dpm */
1652         bool                    dpm_enabled;
1653         struct amdgpu_dpm       dpm;
1654         const struct firmware   *fw;    /* SMC firmware */
1655         uint32_t                fw_version;
1656         const struct amdgpu_dpm_funcs *funcs;
1657 };
1658
1659 /*
1660  * UVD
1661  */
1662 #define AMDGPU_MAX_UVD_HANDLES  10
1663 #define AMDGPU_UVD_STACK_SIZE   (1024*1024)
1664 #define AMDGPU_UVD_HEAP_SIZE    (1024*1024)
1665 #define AMDGPU_UVD_FIRMWARE_OFFSET 256
1666
1667 struct amdgpu_uvd {
1668         struct amdgpu_bo        *vcpu_bo;
1669         void                    *cpu_addr;
1670         uint64_t                gpu_addr;
1671         void                    *saved_bo;
1672         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1673         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1674         struct delayed_work     idle_work;
1675         const struct firmware   *fw;    /* UVD firmware */
1676         struct amdgpu_ring      ring;
1677         struct amdgpu_irq_src   irq;
1678         bool                    address_64_bit;
1679 };
1680
1681 /*
1682  * VCE
1683  */
1684 #define AMDGPU_MAX_VCE_HANDLES  16
1685 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1686
1687 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1688 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1689
1690 struct amdgpu_vce {
1691         struct amdgpu_bo        *vcpu_bo;
1692         uint64_t                gpu_addr;
1693         unsigned                fw_version;
1694         unsigned                fb_version;
1695         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1696         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1697         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1698         struct delayed_work     idle_work;
1699         const struct firmware   *fw;    /* VCE firmware */
1700         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1701         struct amdgpu_irq_src   irq;
1702         unsigned                harvest_config;
1703 };
1704
1705 /*
1706  * SDMA
1707  */
1708 struct amdgpu_sdma {
1709         /* SDMA firmware */
1710         const struct firmware   *fw;
1711         uint32_t                fw_version;
1712         uint32_t                feature_version;
1713
1714         struct amdgpu_ring      ring;
1715 };
1716
1717 /*
1718  * Firmware
1719  */
1720 struct amdgpu_firmware {
1721         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1722         bool smu_load;
1723         struct amdgpu_bo *fw_buf;
1724         unsigned int fw_size;
1725 };
1726
1727 /*
1728  * Benchmarking
1729  */
1730 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1731
1732
1733 /*
1734  * Testing
1735  */
1736 void amdgpu_test_moves(struct amdgpu_device *adev);
1737 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1738                            struct amdgpu_ring *cpA,
1739                            struct amdgpu_ring *cpB);
1740 void amdgpu_test_syncing(struct amdgpu_device *adev);
1741
1742 /*
1743  * MMU Notifier
1744  */
1745 #if defined(CONFIG_MMU_NOTIFIER)
1746 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1747 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1748 #else
1749 static int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1750 {
1751         return -ENODEV;
1752 }
1753 static void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1754 #endif
1755
1756 /*
1757  * Debugfs
1758  */
1759 struct amdgpu_debugfs {
1760         struct drm_info_list    *files;
1761         unsigned                num_files;
1762 };
1763
1764 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1765                              struct drm_info_list *files,
1766                              unsigned nfiles);
1767 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1768
1769 #if defined(CONFIG_DEBUG_FS)
1770 int amdgpu_debugfs_init(struct drm_minor *minor);
1771 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1772 #endif
1773
1774 /*
1775  * amdgpu smumgr functions
1776  */
1777 struct amdgpu_smumgr_funcs {
1778         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1779         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1780         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1781 };
1782
1783 /*
1784  * amdgpu smumgr
1785  */
1786 struct amdgpu_smumgr {
1787         struct amdgpu_bo *toc_buf;
1788         struct amdgpu_bo *smu_buf;
1789         /* asic priv smu data */
1790         void *priv;
1791         spinlock_t smu_lock;
1792         /* smumgr functions */
1793         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1794         /* ucode loading complete flag */
1795         uint32_t fw_flags;
1796 };
1797
1798 /*
1799  * ASIC specific register table accessible by UMD
1800  */
1801 struct amdgpu_allowed_register_entry {
1802         uint32_t reg_offset;
1803         bool untouched;
1804         bool grbm_indexed;
1805 };
1806
1807 struct amdgpu_cu_info {
1808         uint32_t number; /* total active CU number */
1809         uint32_t ao_cu_mask;
1810         uint32_t bitmap[4][4];
1811 };
1812
1813
1814 /*
1815  * ASIC specific functions.
1816  */
1817 struct amdgpu_asic_funcs {
1818         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1819         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1820                              u32 sh_num, u32 reg_offset, u32 *value);
1821         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1822         int (*reset)(struct amdgpu_device *adev);
1823         /* wait for mc_idle */
1824         int (*wait_for_mc_idle)(struct amdgpu_device *adev);
1825         /* get the reference clock */
1826         u32 (*get_xclk)(struct amdgpu_device *adev);
1827         /* get the gpu clock counter */
1828         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1829         int (*get_cu_info)(struct amdgpu_device *adev, struct amdgpu_cu_info *info);
1830         /* MM block clocks */
1831         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1832         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1833 };
1834
1835 /*
1836  * IOCTL.
1837  */
1838 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1839                             struct drm_file *filp);
1840 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1841                                 struct drm_file *filp);
1842
1843 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1844                           struct drm_file *filp);
1845 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1846                         struct drm_file *filp);
1847 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1848                           struct drm_file *filp);
1849 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1850                               struct drm_file *filp);
1851 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1852                           struct drm_file *filp);
1853 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1854                         struct drm_file *filp);
1855 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1856 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1857
1858 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1859                                 struct drm_file *filp);
1860
1861 /* VRAM scratch page for HDP bug, default vram page */
1862 struct amdgpu_vram_scratch {
1863         struct amdgpu_bo                *robj;
1864         volatile uint32_t               *ptr;
1865         u64                             gpu_addr;
1866 };
1867
1868 /*
1869  * ACPI
1870  */
1871 struct amdgpu_atif_notification_cfg {
1872         bool enabled;
1873         int command_code;
1874 };
1875
1876 struct amdgpu_atif_notifications {
1877         bool display_switch;
1878         bool expansion_mode_change;
1879         bool thermal_state;
1880         bool forced_power_state;
1881         bool system_power_state;
1882         bool display_conf_change;
1883         bool px_gfx_switch;
1884         bool brightness_change;
1885         bool dgpu_display_event;
1886 };
1887
1888 struct amdgpu_atif_functions {
1889         bool system_params;
1890         bool sbios_requests;
1891         bool select_active_disp;
1892         bool lid_state;
1893         bool get_tv_standard;
1894         bool set_tv_standard;
1895         bool get_panel_expansion_mode;
1896         bool set_panel_expansion_mode;
1897         bool temperature_change;
1898         bool graphics_device_types;
1899 };
1900
1901 struct amdgpu_atif {
1902         struct amdgpu_atif_notifications notifications;
1903         struct amdgpu_atif_functions functions;
1904         struct amdgpu_atif_notification_cfg notification_cfg;
1905         struct amdgpu_encoder *encoder_for_bl;
1906 };
1907
1908 struct amdgpu_atcs_functions {
1909         bool get_ext_state;
1910         bool pcie_perf_req;
1911         bool pcie_dev_rdy;
1912         bool pcie_bus_width;
1913 };
1914
1915 struct amdgpu_atcs {
1916         struct amdgpu_atcs_functions functions;
1917 };
1918
1919 /*
1920  * CGS
1921  */
1922 void *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1923 void amdgpu_cgs_destroy_device(void *cgs_device);
1924
1925
1926 /*
1927  * Core structure, functions and helpers.
1928  */
1929 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1930 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1931
1932 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1933 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1934
1935 struct amdgpu_ip_block_status {
1936         bool valid;
1937         bool sw;
1938         bool hw;
1939 };
1940
1941 struct amdgpu_device {
1942         struct device                   *dev;
1943         struct drm_device               *ddev;
1944         struct pci_dev                  *pdev;
1945         struct rw_semaphore             exclusive_lock;
1946
1947         /* ASIC */
1948         enum amd_asic_type              asic_type;
1949         uint32_t                        family;
1950         uint32_t                        rev_id;
1951         uint32_t                        external_rev_id;
1952         unsigned long                   flags;
1953         int                             usec_timeout;
1954         const struct amdgpu_asic_funcs  *asic_funcs;
1955         bool                            shutdown;
1956         bool                            suspend;
1957         bool                            need_dma32;
1958         bool                            accel_working;
1959         bool                            needs_reset;
1960         struct work_struct              reset_work;
1961         struct notifier_block           acpi_nb;
1962         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1963         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1964         unsigned                        debugfs_count;
1965 #if defined(CONFIG_DEBUG_FS)
1966         struct dentry                   *debugfs_regs;
1967 #endif
1968         struct amdgpu_atif              atif;
1969         struct amdgpu_atcs              atcs;
1970         struct mutex                    srbm_mutex;
1971         /* GRBM index mutex. Protects concurrent access to GRBM index */
1972         struct mutex                    grbm_idx_mutex;
1973         struct dev_pm_domain            vga_pm_domain;
1974         bool                            have_disp_power_ref;
1975
1976         /* BIOS */
1977         uint8_t                         *bios;
1978         bool                            is_atom_bios;
1979         uint16_t                        bios_header_start;
1980         struct amdgpu_bo                *stollen_vga_memory;
1981         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1982
1983         /* Register/doorbell mmio */
1984         resource_size_t                 rmmio_base;
1985         resource_size_t                 rmmio_size;
1986         void __iomem                    *rmmio;
1987         /* protects concurrent MM_INDEX/DATA based register access */
1988         spinlock_t mmio_idx_lock;
1989         /* protects concurrent SMC based register access */
1990         spinlock_t smc_idx_lock;
1991         amdgpu_rreg_t                   smc_rreg;
1992         amdgpu_wreg_t                   smc_wreg;
1993         /* protects concurrent PCIE register access */
1994         spinlock_t pcie_idx_lock;
1995         amdgpu_rreg_t                   pcie_rreg;
1996         amdgpu_wreg_t                   pcie_wreg;
1997         /* protects concurrent UVD register access */
1998         spinlock_t uvd_ctx_idx_lock;
1999         amdgpu_rreg_t                   uvd_ctx_rreg;
2000         amdgpu_wreg_t                   uvd_ctx_wreg;
2001         /* protects concurrent DIDT register access */
2002         spinlock_t didt_idx_lock;
2003         amdgpu_rreg_t                   didt_rreg;
2004         amdgpu_wreg_t                   didt_wreg;
2005         /* protects concurrent ENDPOINT (audio) register access */
2006         spinlock_t audio_endpt_idx_lock;
2007         amdgpu_block_rreg_t             audio_endpt_rreg;
2008         amdgpu_block_wreg_t             audio_endpt_wreg;
2009         void __iomem                    *rio_mem;
2010         resource_size_t                 rio_mem_size;
2011         struct amdgpu_doorbell          doorbell;
2012
2013         /* clock/pll info */
2014         struct amdgpu_clock            clock;
2015
2016         /* MC */
2017         struct amdgpu_mc                mc;
2018         struct amdgpu_gart              gart;
2019         struct amdgpu_dummy_page        dummy_page;
2020         struct amdgpu_vm_manager        vm_manager;
2021
2022         /* memory management */
2023         struct amdgpu_mman              mman;
2024         struct amdgpu_gem               gem;
2025         struct amdgpu_vram_scratch      vram_scratch;
2026         struct amdgpu_wb                wb;
2027         atomic64_t                      vram_usage;
2028         atomic64_t                      vram_vis_usage;
2029         atomic64_t                      gtt_usage;
2030         atomic64_t                      num_bytes_moved;
2031         atomic_t                        gpu_reset_counter;
2032
2033         /* display */
2034         struct amdgpu_mode_info         mode_info;
2035         struct work_struct              hotplug_work;
2036         struct amdgpu_irq_src           crtc_irq;
2037         struct amdgpu_irq_src           pageflip_irq;
2038         struct amdgpu_irq_src           hpd_irq;
2039
2040         /* rings */
2041         unsigned                        fence_context;
2042         struct mutex                    ring_lock;
2043         unsigned                        num_rings;
2044         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2045         bool                            ib_pool_ready;
2046         struct amdgpu_sa_manager        ring_tmp_bo;
2047
2048         /* interrupts */
2049         struct amdgpu_irq               irq;
2050
2051         /* dpm */
2052         struct amdgpu_pm                pm;
2053         u32                             cg_flags;
2054         u32                             pg_flags;
2055
2056         /* amdgpu smumgr */
2057         struct amdgpu_smumgr smu;
2058
2059         /* gfx */
2060         struct amdgpu_gfx               gfx;
2061
2062         /* sdma */
2063         struct amdgpu_sdma              sdma[2];
2064         struct amdgpu_irq_src           sdma_trap_irq;
2065         struct amdgpu_irq_src           sdma_illegal_inst_irq;
2066
2067         /* uvd */
2068         bool                            has_uvd;
2069         struct amdgpu_uvd               uvd;
2070
2071         /* vce */
2072         struct amdgpu_vce               vce;
2073
2074         /* firmwares */
2075         struct amdgpu_firmware          firmware;
2076
2077         /* GDS */
2078         struct amdgpu_gds               gds;
2079
2080         const struct amdgpu_ip_block_version *ip_blocks;
2081         int                             num_ip_blocks;
2082         struct amdgpu_ip_block_status   *ip_block_status;
2083         struct mutex    mn_lock;
2084         DECLARE_HASHTABLE(mn_hash, 7);
2085
2086         /* tracking pinned memory */
2087         u64 vram_pin_size;
2088         u64 gart_pin_size;
2089
2090         /* amdkfd interface */
2091         struct kfd_dev          *kfd;
2092
2093         /* kernel conext for IB submission */
2094         struct amdgpu_ctx       kernel_ctx;
2095 };
2096
2097 bool amdgpu_device_is_px(struct drm_device *dev);
2098 int amdgpu_device_init(struct amdgpu_device *adev,
2099                        struct drm_device *ddev,
2100                        struct pci_dev *pdev,
2101                        uint32_t flags);
2102 void amdgpu_device_fini(struct amdgpu_device *adev);
2103 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2104
2105 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2106                         bool always_indirect);
2107 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2108                     bool always_indirect);
2109 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2110 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2111
2112 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2113 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2114
2115 /*
2116  * Cast helper
2117  */
2118 extern const struct fence_ops amdgpu_fence_ops;
2119 static inline struct amdgpu_fence *to_amdgpu_fence(struct fence *f)
2120 {
2121         struct amdgpu_fence *__f = container_of(f, struct amdgpu_fence, base);
2122
2123         if (__f->base.ops == &amdgpu_fence_ops)
2124                 return __f;
2125
2126         return NULL;
2127 }
2128
2129 /*
2130  * Registers read & write functions.
2131  */
2132 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2133 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2134 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2135 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2136 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2137 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2138 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2139 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2140 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2141 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2142 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2143 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2144 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2145 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2146 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2147 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2148 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2149 #define WREG32_P(reg, val, mask)                                \
2150         do {                                                    \
2151                 uint32_t tmp_ = RREG32(reg);                    \
2152                 tmp_ &= (mask);                                 \
2153                 tmp_ |= ((val) & ~(mask));                      \
2154                 WREG32(reg, tmp_);                              \
2155         } while (0)
2156 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2157 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2158 #define WREG32_PLL_P(reg, val, mask)                            \
2159         do {                                                    \
2160                 uint32_t tmp_ = RREG32_PLL(reg);                \
2161                 tmp_ &= (mask);                                 \
2162                 tmp_ |= ((val) & ~(mask));                      \
2163                 WREG32_PLL(reg, tmp_);                          \
2164         } while (0)
2165 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2166 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2167 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2168
2169 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2170 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2171
2172 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2173 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2174
2175 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2176         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2177          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2178
2179 #define REG_GET_FIELD(value, reg, field)                                \
2180         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2181
2182 /*
2183  * BIOS helpers.
2184  */
2185 #define RBIOS8(i) (adev->bios[i])
2186 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2187 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2188
2189 /*
2190  * RING helpers.
2191  */
2192 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2193 {
2194         if (ring->count_dw <= 0)
2195                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2196         ring->ring[ring->wptr++] = v;
2197         ring->wptr &= ring->ptr_mask;
2198         ring->count_dw--;
2199         ring->ring_free_dw--;
2200 }
2201
2202 /*
2203  * ASICs macro.
2204  */
2205 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2206 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2207 #define amdgpu_asic_wait_for_mc_idle(adev) (adev)->asic_funcs->wait_for_mc_idle((adev))
2208 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2209 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2210 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2211 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2212 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2213 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2214 #define amdgpu_asic_get_cu_info(adev, info) (adev)->asic_funcs->get_cu_info((adev), (info))
2215 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2216 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2217 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2218 #define amdgpu_vm_write_pte(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (addr), (count), (incr), (flags)))
2219 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2220 #define amdgpu_vm_pad_ib(adev, ib) ((adev)->vm_manager.vm_pte_funcs->pad_ib((ib)))
2221 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2222 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2223 #define amdgpu_ring_test_ib(r) (r)->funcs->test_ib((r))
2224 #define amdgpu_ring_is_lockup(r) (r)->funcs->is_lockup((r))
2225 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2226 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2227 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2228 #define amdgpu_ring_emit_ib(r, ib) (r)->funcs->emit_ib((r), (ib))
2229 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2230 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2231 #define amdgpu_ring_emit_semaphore(r, semaphore, emit_wait) (r)->funcs->emit_semaphore((r), (semaphore), (emit_wait))
2232 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2233 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2234 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2235 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2236 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2237 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2238 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2239 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2240 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2241 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2242 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2243 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2244 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2245 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2246 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2247 #define amdgpu_display_page_flip(adev, crtc, base) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base))
2248 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2249 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2250 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2251 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2252 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2253 #define amdgpu_emit_copy_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((r), (s), (d), (b))
2254 #define amdgpu_emit_fill_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((r), (s), (d), (b))
2255 #define amdgpu_dpm_get_temperature(adev) (adev)->pm.funcs->get_temperature((adev))
2256 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2257 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2258 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2259 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2260 #define amdgpu_dpm_get_sclk(adev, l) (adev)->pm.funcs->get_sclk((adev), (l))
2261 #define amdgpu_dpm_get_mclk(adev, l) (adev)->pm.funcs->get_mclk((adev), (l))
2262 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2263 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m))
2264 #define amdgpu_dpm_force_performance_level(adev, l) (adev)->pm.funcs->force_performance_level((adev), (l))
2265 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2266 #define amdgpu_dpm_powergate_uvd(adev, g) (adev)->pm.funcs->powergate_uvd((adev), (g))
2267 #define amdgpu_dpm_powergate_vce(adev, g) (adev)->pm.funcs->powergate_vce((adev), (g))
2268 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2269 #define amdgpu_dpm_set_fan_control_mode(adev, m) (adev)->pm.funcs->set_fan_control_mode((adev), (m))
2270 #define amdgpu_dpm_get_fan_control_mode(adev) (adev)->pm.funcs->get_fan_control_mode((adev))
2271 #define amdgpu_dpm_set_fan_speed_percent(adev, s) (adev)->pm.funcs->set_fan_speed_percent((adev), (s))
2272 #define amdgpu_dpm_get_fan_speed_percent(adev, s) (adev)->pm.funcs->get_fan_speed_percent((adev), (s))
2273
2274 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2275
2276 /* Common functions */
2277 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2278 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2279 bool amdgpu_card_posted(struct amdgpu_device *adev);
2280 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2281 bool amdgpu_boot_test_post_card(struct amdgpu_device *adev);
2282 struct amdgpu_cs_parser *amdgpu_cs_parser_create(struct amdgpu_device *adev,
2283                                                  struct drm_file *filp,
2284                                                  struct amdgpu_ctx *ctx,
2285                                                  struct amdgpu_ib *ibs,
2286                                                  uint32_t num_ibs);
2287
2288 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2289 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2290                        u32 ip_instance, u32 ring,
2291                        struct amdgpu_ring **out_ring);
2292 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2293 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2294 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2295                                      uint32_t flags);
2296 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2297 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2298 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2299                                  struct ttm_mem_reg *mem);
2300 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2301 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2302 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2303 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2304                                              const u32 *registers,
2305                                              const u32 array_size);
2306
2307 bool amdgpu_device_is_px(struct drm_device *dev);
2308 /* atpx handler */
2309 #if defined(CONFIG_VGA_SWITCHEROO)
2310 void amdgpu_register_atpx_handler(void);
2311 void amdgpu_unregister_atpx_handler(void);
2312 #else
2313 static inline void amdgpu_register_atpx_handler(void) {}
2314 static inline void amdgpu_unregister_atpx_handler(void) {}
2315 #endif
2316
2317 /*
2318  * KMS
2319  */
2320 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2321 extern int amdgpu_max_kms_ioctl;
2322
2323 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2324 int amdgpu_driver_unload_kms(struct drm_device *dev);
2325 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2326 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2327 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2328                                  struct drm_file *file_priv);
2329 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2330                                 struct drm_file *file_priv);
2331 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2332 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2333 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, int crtc);
2334 int amdgpu_enable_vblank_kms(struct drm_device *dev, int crtc);
2335 void amdgpu_disable_vblank_kms(struct drm_device *dev, int crtc);
2336 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, int crtc,
2337                                     int *max_error,
2338                                     struct timeval *vblank_time,
2339                                     unsigned flags);
2340 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2341                              unsigned long arg);
2342
2343 /*
2344  * vm
2345  */
2346 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2347 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2348 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
2349                                           struct amdgpu_vm *vm,
2350                                           struct list_head *head);
2351 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
2352                       struct amdgpu_sync *sync);
2353 void amdgpu_vm_flush(struct amdgpu_ring *ring,
2354                      struct amdgpu_vm *vm,
2355                      struct amdgpu_fence *updates);
2356 void amdgpu_vm_fence(struct amdgpu_device *adev,
2357                      struct amdgpu_vm *vm,
2358                      struct amdgpu_fence *fence);
2359 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr);
2360 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
2361                                     struct amdgpu_vm *vm);
2362 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
2363                                 struct amdgpu_vm *vm);
2364 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
2365                                 struct amdgpu_vm *vm, struct amdgpu_sync *sync);
2366 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
2367                         struct amdgpu_bo_va *bo_va,
2368                         struct ttm_mem_reg *mem);
2369 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
2370                              struct amdgpu_bo *bo);
2371 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
2372                                        struct amdgpu_bo *bo);
2373 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
2374                                       struct amdgpu_vm *vm,
2375                                       struct amdgpu_bo *bo);
2376 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
2377                      struct amdgpu_bo_va *bo_va,
2378                      uint64_t addr, uint64_t offset,
2379                      uint64_t size, uint32_t flags);
2380 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
2381                        struct amdgpu_bo_va *bo_va,
2382                        uint64_t addr);
2383 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
2384                       struct amdgpu_bo_va *bo_va);
2385
2386 /*
2387  * functions used by amdgpu_encoder.c
2388  */
2389 struct amdgpu_afmt_acr {
2390         u32 clock;
2391
2392         int n_32khz;
2393         int cts_32khz;
2394
2395         int n_44_1khz;
2396         int cts_44_1khz;
2397
2398         int n_48khz;
2399         int cts_48khz;
2400
2401 };
2402
2403 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2404
2405 /* amdgpu_acpi.c */
2406 #if defined(CONFIG_ACPI)
2407 int amdgpu_acpi_init(struct amdgpu_device *adev);
2408 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2409 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2410 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2411                                                 u8 perf_req, bool advertise);
2412 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2413 #else
2414 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2415 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2416 #endif
2417
2418 struct amdgpu_bo_va_mapping *
2419 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2420                        uint64_t addr, struct amdgpu_bo **bo);
2421
2422 #include "amdgpu_object.h"
2423
2424 #endif