drivers/gpu/drm/amd/amdgpu/psp_v3_1.c

   1 /*
   2  * Copyright 2016 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Author: Huang Rui
  23  *
  24  */
  25
  26 #include <linux/firmware.h>
  27 #include <drm/drmP.h>
  28 #include "amdgpu.h"
  29 #include "amdgpu_psp.h"
  30 #include "amdgpu_ucode.h"
  31 #include "soc15_common.h"
  32 #include "psp_v3_1.h"
  33
  34 #include "vega10/soc15ip.h"
  35 #include "vega10/MP/mp_9_0_offset.h"
  36 #include "vega10/MP/mp_9_0_sh_mask.h"
  37 #include "vega10/GC/gc_9_0_offset.h"
  38 #include "vega10/SDMA0/sdma0_4_0_offset.h"
  39 #include "vega10/NBIO/nbio_6_1_offset.h"
  40
  41 MODULE_FIRMWARE("amdgpu/vega10_sos.bin");
  42 MODULE_FIRMWARE("amdgpu/vega10_asd.bin");
  43
  44 #define smnMP1_FIRMWARE_FLAGS 0x3010028
  45
  46 static int
  47 psp_v3_1_get_fw_type(struct amdgpu_firmware_info *ucode, enum psp_gfx_fw_type *type)
  48 {
  49         switch(ucode->ucode_id) {
  50         case AMDGPU_UCODE_ID_SDMA0:
  51                 *type = GFX_FW_TYPE_SDMA0;
  52                 break;
  53         case AMDGPU_UCODE_ID_SDMA1:
  54                 *type = GFX_FW_TYPE_SDMA1;
  55                 break;
  56         case AMDGPU_UCODE_ID_CP_CE:
  57                 *type = GFX_FW_TYPE_CP_CE;
  58                 break;
  59         case AMDGPU_UCODE_ID_CP_PFP:
  60                 *type = GFX_FW_TYPE_CP_PFP;
  61                 break;
  62         case AMDGPU_UCODE_ID_CP_ME:
  63                 *type = GFX_FW_TYPE_CP_ME;
  64                 break;
  65         case AMDGPU_UCODE_ID_CP_MEC1:
  66                 *type = GFX_FW_TYPE_CP_MEC;
  67                 break;
  68         case AMDGPU_UCODE_ID_CP_MEC1_JT:
  69                 *type = GFX_FW_TYPE_CP_MEC_ME1;
  70                 break;
  71         case AMDGPU_UCODE_ID_CP_MEC2:
  72                 *type = GFX_FW_TYPE_CP_MEC;
  73                 break;
  74         case AMDGPU_UCODE_ID_CP_MEC2_JT:
  75                 *type = GFX_FW_TYPE_CP_MEC_ME2;
  76                 break;
  77         case AMDGPU_UCODE_ID_RLC_G:
  78                 *type = GFX_FW_TYPE_RLC_G;
  79                 break;
  80         case AMDGPU_UCODE_ID_SMC:
  81                 *type = GFX_FW_TYPE_SMU;
  82                 break;
  83         case AMDGPU_UCODE_ID_UVD:
  84                 *type = GFX_FW_TYPE_UVD;
  85                 break;
  86         case AMDGPU_UCODE_ID_VCE:
  87                 *type = GFX_FW_TYPE_VCE;
  88                 break;
  89         case AMDGPU_UCODE_ID_MAXIMUM:
  90         default:
  91                 return -EINVAL;
  92         }
  93
  94         return 0;
  95 }
  96
  97 int psp_v3_1_init_microcode(struct psp_context *psp)
  98 {
  99         struct amdgpu_device *adev = psp->adev;
 100         const char *chip_name;
 101         char fw_name[30];
 102         int err = 0;
 103         const struct psp_firmware_header_v1_0 *hdr;
 104
 105         DRM_DEBUG("\n");
 106
 107         switch (adev->asic_type) {
 108         case CHIP_VEGA10:
 109                 chip_name = "vega10";
 110                 break;
 111         default: BUG();
 112         }
 113
 114         snprintf(fw_name, sizeof(fw_name), "amdgpu/%s_sos.bin", chip_name);
 115         err = request_firmware(&adev->psp.sos_fw, fw_name, adev->dev);
 116         if (err)
 117                 goto out;
 118
 119         err = amdgpu_ucode_validate(adev->psp.sos_fw);
 120         if (err)
 121                 goto out;
 122
 123         hdr = (const struct psp_firmware_header_v1_0 *)adev->psp.sos_fw->data;
 124         adev->psp.sos_fw_version = le32_to_cpu(hdr->header.ucode_version);
 125         adev->psp.sos_feature_version = le32_to_cpu(hdr->ucode_feature_version);
 126         adev->psp.sos_bin_size = le32_to_cpu(hdr->sos_size_bytes);
 127         adev->psp.sys_bin_size = le32_to_cpu(hdr->header.ucode_size_bytes) -
 128                                         le32_to_cpu(hdr->sos_size_bytes);
 129         adev->psp.sys_start_addr = (uint8_t *)hdr +
 130                                 le32_to_cpu(hdr->header.ucode_array_offset_bytes);
 131         adev->psp.sos_start_addr = (uint8_t *)adev->psp.sys_start_addr +
 132                                 le32_to_cpu(hdr->sos_offset_bytes);
 133
 134         snprintf(fw_name, sizeof(fw_name), "amdgpu/%s_asd.bin", chip_name);
 135         err = request_firmware(&adev->psp.asd_fw, fw_name, adev->dev);
 136         if (err)
 137                 goto out;
 138
 139         err = amdgpu_ucode_validate(adev->psp.asd_fw);
 140         if (err)
 141                 goto out;
 142
 143         hdr = (const struct psp_firmware_header_v1_0 *)adev->psp.asd_fw->data;
 144         adev->psp.asd_fw_version = le32_to_cpu(hdr->header.ucode_version);
 145         adev->psp.asd_feature_version = le32_to_cpu(hdr->ucode_feature_version);
 146         adev->psp.asd_ucode_size = le32_to_cpu(hdr->header.ucode_size_bytes);
 147         adev->psp.asd_start_addr = (uint8_t *)hdr +
 148                                 le32_to_cpu(hdr->header.ucode_array_offset_bytes);
 149
 150         return 0;
 151 out:
 152         if (err) {
 153                 dev_err(adev->dev,
 154                         "psp v3.1: Failed to load firmware \"%s\"\n",
 155                         fw_name);
 156                 release_firmware(adev->psp.sos_fw);
 157                 adev->psp.sos_fw = NULL;
 158                 release_firmware(adev->psp.asd_fw);
 159                 adev->psp.asd_fw = NULL;
 160         }
 161
 162         return err;
 163 }
 164
 165 int psp_v3_1_bootloader_load_sysdrv(struct psp_context *psp)
 166 {
 167         int ret;
 168         uint32_t psp_gfxdrv_command_reg = 0;
 169         struct amdgpu_device *adev = psp->adev;
 170         uint32_t sol_reg;
 171
 172         /* Check sOS sign of life register to confirm sys driver and sOS
 173          * are already been loaded.
 174          */
 175         sol_reg = RREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_81);
 176         if (sol_reg)
 177                 return 0;
 178
 179         /* Wait for bootloader to signify that is ready having bit 31 of C2PMSG_35 set to 1 */
 180         ret = psp_wait_for(psp, SOC15_REG_OFFSET(MP0, 0, mmMP0_SMN_C2PMSG_35),
 181                            0x80000000, 0x80000000, false);
 182         if (ret)
 183                 return ret;
 184
 185         memset(psp->fw_pri_buf, 0, PSP_1_MEG);
 186
 187         /* Copy PSP System Driver binary to memory */
 188         memcpy(psp->fw_pri_buf, psp->sys_start_addr, psp->sys_bin_size);
 189
 190         /* Provide the sys driver to bootrom */
 191         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_36,
 192                (uint32_t)(psp->fw_pri_mc_addr >> 20));
 193         psp_gfxdrv_command_reg = 1 << 16;
 194         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_35,
 195                psp_gfxdrv_command_reg);
 196
 197         /* there might be handshake issue with hardware which needs delay */
 198         mdelay(20);
 199
 200         ret = psp_wait_for(psp, SOC15_REG_OFFSET(MP0, 0, mmMP0_SMN_C2PMSG_35),
 201                            0x80000000, 0x80000000, false);
 202
 203         return ret;
 204 }
 205
 206 int psp_v3_1_bootloader_load_sos(struct psp_context *psp)
 207 {
 208         int ret;
 209         unsigned int psp_gfxdrv_command_reg = 0;
 210         struct amdgpu_device *adev = psp->adev;
 211         uint32_t sol_reg;
 212
 213         /* Check sOS sign of life register to confirm sys driver and sOS
 214          * are already been loaded.
 215          */
 216         sol_reg = RREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_81);
 217         if (sol_reg)
 218                 return 0;
 219
 220         /* Wait for bootloader to signify that is ready having bit 31 of C2PMSG_35 set to 1 */
 221         ret = psp_wait_for(psp, SOC15_REG_OFFSET(MP0, 0, mmMP0_SMN_C2PMSG_35),
 222                            0x80000000, 0x80000000, false);
 223         if (ret)
 224                 return ret;
 225
 226         memset(psp->fw_pri_buf, 0, PSP_1_MEG);
 227
 228         /* Copy Secure OS binary to PSP memory */
 229         memcpy(psp->fw_pri_buf, psp->sos_start_addr, psp->sos_bin_size);
 230
 231         /* Provide the PSP secure OS to bootrom */
 232         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_36,
 233                (uint32_t)(psp->fw_pri_mc_addr >> 20));
 234         psp_gfxdrv_command_reg = 2 << 16;
 235         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_35,
 236                psp_gfxdrv_command_reg);
 237
 238         /* there might be handshake issue with hardware which needs delay */
 239         mdelay(20);
 240         ret = psp_wait_for(psp, SOC15_REG_OFFSET(MP0, 0, mmMP0_SMN_C2PMSG_81),
 241                            RREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_81),
 242                            0, true);
 243
 244         return ret;
 245 }
 246
 247 int psp_v3_1_prep_cmd_buf(struct amdgpu_firmware_info *ucode, struct psp_gfx_cmd_resp *cmd)
 248 {
 249         int ret;
 250         uint64_t fw_mem_mc_addr = ucode->mc_addr;
 251
 252         memset(cmd, 0, sizeof(struct psp_gfx_cmd_resp));
 253
 254         cmd->cmd_id = GFX_CMD_ID_LOAD_IP_FW;
 255         cmd->cmd.cmd_load_ip_fw.fw_phy_addr_lo = lower_32_bits(fw_mem_mc_addr);
 256         cmd->cmd.cmd_load_ip_fw.fw_phy_addr_hi = upper_32_bits(fw_mem_mc_addr);
 257         cmd->cmd.cmd_load_ip_fw.fw_size = ucode->ucode_size;
 258
 259         ret = psp_v3_1_get_fw_type(ucode, &cmd->cmd.cmd_load_ip_fw.fw_type);
 260         if (ret)
 261                 DRM_ERROR("Unknown firmware type\n");
 262
 263         return ret;
 264 }
 265
 266 int psp_v3_1_ring_init(struct psp_context *psp, enum psp_ring_type ring_type)
 267 {
 268         int ret = 0;
 269         struct psp_ring *ring;
 270         struct amdgpu_device *adev = psp->adev;
 271
 272         ring = &psp->km_ring;
 273
 274         ring->ring_type = ring_type;
 275
 276         /* allocate 4k Page of Local Frame Buffer memory for ring */
 277         ring->ring_size = 0x1000;
 278         ret = amdgpu_bo_create_kernel(adev, ring->ring_size, PAGE_SIZE,
 279                                       AMDGPU_GEM_DOMAIN_VRAM,
 280                                       &adev->firmware.rbuf,
 281                                       &ring->ring_mem_mc_addr,
 282                                       (void **)&ring->ring_mem);
 283         if (ret) {
 284                 ring->ring_size = 0;
 285                 return ret;
 286         }
 287
 288         return 0;
 289 }
 290
 291 int psp_v3_1_ring_create(struct psp_context *psp, enum psp_ring_type ring_type)
 292 {
 293         int ret = 0;
 294         unsigned int psp_ring_reg = 0;
 295         struct psp_ring *ring = &psp->km_ring;
 296         struct amdgpu_device *adev = psp->adev;
 297
 298         /* Write low address of the ring to C2PMSG_69 */
 299         psp_ring_reg = lower_32_bits(ring->ring_mem_mc_addr);
 300         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_69, psp_ring_reg);
 301         /* Write high address of the ring to C2PMSG_70 */
 302         psp_ring_reg = upper_32_bits(ring->ring_mem_mc_addr);
 303         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_70, psp_ring_reg);
 304         /* Write size of ring to C2PMSG_71 */
 305         psp_ring_reg = ring->ring_size;
 306         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_71, psp_ring_reg);
 307         /* Write the ring initialization command to C2PMSG_64 */
 308         psp_ring_reg = ring_type;
 309         psp_ring_reg = psp_ring_reg << 16;
 310         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_64, psp_ring_reg);
 311
 312         /* there might be handshake issue with hardware which needs delay */
 313         mdelay(20);
 314
 315         /* Wait for response flag (bit 31) in C2PMSG_64 */
 316         ret = psp_wait_for(psp, SOC15_REG_OFFSET(MP0, 0, mmMP0_SMN_C2PMSG_64),
 317                            0x80000000, 0x8000FFFF, false);
 318
 319         return ret;
 320 }
 321
 322 int psp_v3_1_ring_stop(struct psp_context *psp, enum psp_ring_type ring_type)
 323 {
 324         int ret = 0;
 325         struct psp_ring *ring;
 326         unsigned int psp_ring_reg = 0;
 327         struct amdgpu_device *adev = psp->adev;
 328
 329         ring = &psp->km_ring;
 330
 331         /* Write the ring destroy command to C2PMSG_64 */
 332         psp_ring_reg = 3 << 16;
 333         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_64, psp_ring_reg);
 334
 335         /* there might be handshake issue with hardware which needs delay */
 336         mdelay(20);
 337
 338         /* Wait for response flag (bit 31) in C2PMSG_64 */
 339         ret = psp_wait_for(psp, SOC15_REG_OFFSET(MP0, 0, mmMP0_SMN_C2PMSG_64),
 340                            0x80000000, 0x80000000, false);
 341
 342         return ret;
 343 }
 344
 345 int psp_v3_1_ring_destroy(struct psp_context *psp, enum psp_ring_type ring_type)
 346 {
 347         int ret = 0;
 348         struct psp_ring *ring = &psp->km_ring;
 349         struct amdgpu_device *adev = psp->adev;
 350
 351         ret = psp_v3_1_ring_stop(psp, ring_type);
 352         if (ret)
 353                 DRM_ERROR("Fail to stop psp ring\n");
 354
 355         amdgpu_bo_free_kernel(&adev->firmware.rbuf,
 356                               &ring->ring_mem_mc_addr,
 357                               (void **)&ring->ring_mem);
 358
 359         return ret;
 360 }
 361
 362 int psp_v3_1_cmd_submit(struct psp_context *psp,
 363                         struct amdgpu_firmware_info *ucode,
 364                         uint64_t cmd_buf_mc_addr, uint64_t fence_mc_addr,
 365                         int index)
 366 {
 367         unsigned int psp_write_ptr_reg = 0;
 368         struct psp_gfx_rb_frame * write_frame = psp->km_ring.ring_mem;
 369         struct psp_ring *ring = &psp->km_ring;
 370         struct psp_gfx_rb_frame *ring_buffer_start = ring->ring_mem;
 371         struct psp_gfx_rb_frame *ring_buffer_end = ring_buffer_start +
 372                 ring->ring_size / sizeof(struct psp_gfx_rb_frame) - 1;
 373         struct amdgpu_device *adev = psp->adev;
 374         uint32_t ring_size_dw = ring->ring_size / 4;
 375         uint32_t rb_frame_size_dw = sizeof(struct psp_gfx_rb_frame) / 4;
 376
 377         /* KM (GPCOM) prepare write pointer */
 378         psp_write_ptr_reg = RREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_67);
 379
 380         /* Update KM RB frame pointer to new frame */
 381         /* write_frame ptr increments by size of rb_frame in bytes */
 382         /* psp_write_ptr_reg increments by size of rb_frame in DWORDs */
 383         if ((psp_write_ptr_reg % ring_size_dw) == 0)
 384                 write_frame = ring_buffer_start;
 385         else
 386                 write_frame = ring_buffer_start + (psp_write_ptr_reg / rb_frame_size_dw);
 387         /* Check invalid write_frame ptr address */
 388         if ((write_frame < ring_buffer_start) || (ring_buffer_end < write_frame)) {
 389                 DRM_ERROR("ring_buffer_start = %p; ring_buffer_end = %p; write_frame = %p\n",
 390                           ring_buffer_start, ring_buffer_end, write_frame);
 391                 DRM_ERROR("write_frame is pointing to address out of bounds\n");
 392                 return -EINVAL;
 393         }
 394
 395         /* Initialize KM RB frame */
 396         memset(write_frame, 0, sizeof(struct psp_gfx_rb_frame));
 397
 398         /* Update KM RB frame */
 399         write_frame->cmd_buf_addr_hi = upper_32_bits(cmd_buf_mc_addr);
 400         write_frame->cmd_buf_addr_lo = lower_32_bits(cmd_buf_mc_addr);
 401         write_frame->fence_addr_hi = upper_32_bits(fence_mc_addr);
 402         write_frame->fence_addr_lo = lower_32_bits(fence_mc_addr);
 403         write_frame->fence_value = index;
 404
 405         /* Update the write Pointer in DWORDs */
 406         psp_write_ptr_reg = (psp_write_ptr_reg + rb_frame_size_dw) % ring_size_dw;
 407         WREG32_SOC15(MP0, 0, mmMP0_SMN_C2PMSG_67, psp_write_ptr_reg);
 408
 409         return 0;
 410 }
 411
 412 static int
 413 psp_v3_1_sram_map(unsigned int *sram_offset, unsigned int *sram_addr_reg_offset,
 414                   unsigned int *sram_data_reg_offset,
 415                   enum AMDGPU_UCODE_ID ucode_id)
 416 {
 417         int ret = 0;
 418
 419         switch(ucode_id) {
 420 /* TODO: needs to confirm */
 421 #if 0
 422         case AMDGPU_UCODE_ID_SMC:
 423                 *sram_offset = 0;
 424                 *sram_addr_reg_offset = 0;
 425                 *sram_data_reg_offset = 0;
 426                 break;
 427 #endif
 428
 429         case AMDGPU_UCODE_ID_CP_CE:
 430                 *sram_offset = 0x0;
 431                 *sram_addr_reg_offset = SOC15_REG_OFFSET(GC, 0, mmCP_CE_UCODE_ADDR);
 432                 *sram_data_reg_offset = SOC15_REG_OFFSET(GC, 0, mmCP_CE_UCODE_DATA);
 433                 break;
 434
 435         case AMDGPU_UCODE_ID_CP_PFP:
 436                 *sram_offset = 0x0;
 437                 *sram_addr_reg_offset = SOC15_REG_OFFSET(GC, 0, mmCP_PFP_UCODE_ADDR);
 438                 *sram_data_reg_offset = SOC15_REG_OFFSET(GC, 0, mmCP_PFP_UCODE_DATA);
 439                 break;
 440
 441         case AMDGPU_UCODE_ID_CP_ME:
 442                 *sram_offset = 0x0;
 443                 *sram_addr_reg_offset = SOC15_REG_OFFSET(GC, 0, mmCP_HYP_ME_UCODE_ADDR);
 444                 *sram_data_reg_offset = SOC15_REG_OFFSET(GC, 0, mmCP_HYP_ME_UCODE_DATA);
 445                 break;
 446
 447         case AMDGPU_UCODE_ID_CP_MEC1:
 448                 *sram_offset = 0x10000;
 449                 *sram_addr_reg_offset = SOC15_REG_OFFSET(GC, 0, mmCP_MEC_ME1_UCODE_ADDR);
 450                 *sram_data_reg_offset = SOC15_REG_OFFSET(GC, 0, mmCP_MEC_ME1_UCODE_DATA);
 451                 break;
 452
 453         case AMDGPU_UCODE_ID_CP_MEC2:
 454                 *sram_offset = 0x10000;
 455                 *sram_addr_reg_offset = SOC15_REG_OFFSET(GC, 0, mmCP_HYP_MEC2_UCODE_ADDR);
 456                 *sram_data_reg_offset = SOC15_REG_OFFSET(GC, 0, mmCP_HYP_MEC2_UCODE_DATA);
 457                 break;
 458
 459         case AMDGPU_UCODE_ID_RLC_G:
 460                 *sram_offset = 0x2000;
 461                 *sram_addr_reg_offset = SOC15_REG_OFFSET(GC, 0, mmRLC_GPM_UCODE_ADDR);
 462                 *sram_data_reg_offset = SOC15_REG_OFFSET(GC, 0, mmRLC_GPM_UCODE_DATA);
 463                 break;
 464
 465         case AMDGPU_UCODE_ID_SDMA0:
 466                 *sram_offset = 0x0;
 467                 *sram_addr_reg_offset = SOC15_REG_OFFSET(SDMA0, 0, mmSDMA0_UCODE_ADDR);
 468                 *sram_data_reg_offset = SOC15_REG_OFFSET(SDMA0, 0, mmSDMA0_UCODE_DATA);
 469                 break;
 470
 471 /* TODO: needs to confirm */
 472 #if 0
 473         case AMDGPU_UCODE_ID_SDMA1:
 474                 *sram_offset = ;
 475                 *sram_addr_reg_offset = ;
 476                 break;
 477
 478         case AMDGPU_UCODE_ID_UVD:
 479                 *sram_offset = ;
 480                 *sram_addr_reg_offset = ;
 481                 break;
 482
 483         case AMDGPU_UCODE_ID_VCE:
 484                 *sram_offset = ;
 485                 *sram_addr_reg_offset = ;
 486                 break;
 487 #endif
 488
 489         case AMDGPU_UCODE_ID_MAXIMUM:
 490         default:
 491                 ret = -EINVAL;
 492                 break;
 493         }
 494
 495         return ret;
 496 }
 497
 498 bool psp_v3_1_compare_sram_data(struct psp_context *psp,
 499                                 struct amdgpu_firmware_info *ucode,
 500                                 enum AMDGPU_UCODE_ID ucode_type)
 501 {
 502         int err = 0;
 503         unsigned int fw_sram_reg_val = 0;
 504         unsigned int fw_sram_addr_reg_offset = 0;
 505         unsigned int fw_sram_data_reg_offset = 0;
 506         unsigned int ucode_size;
 507         uint32_t *ucode_mem = NULL;
 508         struct amdgpu_device *adev = psp->adev;
 509
 510         err = psp_v3_1_sram_map(&fw_sram_reg_val, &fw_sram_addr_reg_offset,
 511                                 &fw_sram_data_reg_offset, ucode_type);
 512         if (err)
 513                 return false;
 514
 515         WREG32(fw_sram_addr_reg_offset, fw_sram_reg_val);
 516
 517         ucode_size = ucode->ucode_size;
 518         ucode_mem = (uint32_t *)ucode->kaddr;
 519         while (ucode_size) {
 520                 fw_sram_reg_val = RREG32(fw_sram_data_reg_offset);
 521
 522                 if (*ucode_mem != fw_sram_reg_val)
 523                         return false;
 524
 525                 ucode_mem++;
 526                 /* 4 bytes */
 527                 ucode_size -= 4;
 528         }
 529
 530         return true;
 531 }
 532
 533 bool psp_v3_1_smu_reload_quirk(struct psp_context *psp)
 534 {
 535         struct amdgpu_device *adev = psp->adev;
 536         uint32_t reg;
 537
 538         reg = smnMP1_FIRMWARE_FLAGS | 0x03b00000;
 539         WREG32_SOC15(NBIO, 0, mmPCIE_INDEX2, reg);
 540         reg = RREG32_SOC15(NBIO, 0, mmPCIE_DATA2);
 541         return (reg & MP1_FIRMWARE_FLAGS__INTERRUPTS_ENABLED_MASK) ? true : false;
 542 }
 543
 544 int psp_v3_1_mode1_reset(struct psp_context *psp)
 545 {
 546         int ret;
 547         uint32_t offset;
 548         struct amdgpu_device *adev = psp->adev;
 549
 550         offset = SOC15_REG_OFFSET(MP0, 0, mmMP0_SMN_C2PMSG_64);
 551
 552         ret = psp_wait_for(psp, offset, 0x80000000, 0x8000FFFF, false);
 553
 554         if (ret) {
 555                 DRM_INFO("psp is not working correctly before mode1 reset!\n");
 556                 return -EINVAL;
 557         }
 558
 559         /*send the mode 1 reset command*/
 560         WREG32(offset, 0x70000);
 561
 562         mdelay(1000);
 563
 564         offset = SOC15_REG_OFFSET(MP0, 0, mmMP0_SMN_C2PMSG_33);
 565
 566         ret = psp_wait_for(psp, offset, 0x80000000, 0x80000000, false);
 567
 568         if (ret) {
 569                 DRM_INFO("psp mode 1 reset failed!\n");
 570                 return -EINVAL;
 571         }
 572
 573         DRM_INFO("psp mode1 reset succeed \n");
 574
 575         return 0;
 576 }