drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c

   1 /*
   2  * Copyright 2000 VA Linux Systems, Inc., Sunnyvale, California.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the "Software"),
   7  * to deal in the Software without restriction, including without limitation
   8  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   9  * and/or sell copies of the Software, and to permit persons to whom the
  10  * Software is furnished to do so, subject to the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the next
  13  * paragraph) shall be included in all copies or substantial portions of the
  14  * Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * VA LINUX SYSTEMS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #include <drm/amdgpu_drm.h>
  26 #include <drm/drm_drv.h>
  27 #include <drm/drm_gem.h>
  28 #include <drm/drm_vblank.h>
  29 #include <drm/drm_managed.h>
  30 #include "amdgpu_drv.h"
  31
  32 #include <drm/drm_pciids.h>
  33 #include <linux/console.h>
  34 #include <linux/module.h>
  35 #include <linux/pm_runtime.h>
  36 #include <linux/vga_switcheroo.h>
  37 #include <drm/drm_probe_helper.h>
  38 #include <linux/mmu_notifier.h>
  39
  40 #include "amdgpu.h"
  41 #include "amdgpu_irq.h"
  42 #include "amdgpu_dma_buf.h"
  43 #include "amdgpu_sched.h"
  44
  45 #include "amdgpu_amdkfd.h"
  46
  47 #include "amdgpu_ras.h"
  48
  49 /*
  50  * KMS wrapper.
  51  * - 3.0.0 - initial driver
  52  * - 3.1.0 - allow reading more status registers (GRBM, SRBM, SDMA, CP)
  53  * - 3.2.0 - GFX8: Uses EOP_TC_WB_ACTION_EN, so UMDs don't have to do the same
  54  *           at the end of IBs.
  55  * - 3.3.0 - Add VM support for UVD on supported hardware.
  56  * - 3.4.0 - Add AMDGPU_INFO_NUM_EVICTIONS.
  57  * - 3.5.0 - Add support for new UVD_NO_OP register.
  58  * - 3.6.0 - kmd involves use CONTEXT_CONTROL in ring buffer.
  59  * - 3.7.0 - Add support for VCE clock list packet
  60  * - 3.8.0 - Add support raster config init in the kernel
  61  * - 3.9.0 - Add support for memory query info about VRAM and GTT.
  62  * - 3.10.0 - Add support for new fences ioctl, new gem ioctl flags
  63  * - 3.11.0 - Add support for sensor query info (clocks, temp, etc).
  64  * - 3.12.0 - Add query for double offchip LDS buffers
  65  * - 3.13.0 - Add PRT support
  66  * - 3.14.0 - Fix race in amdgpu_ctx_get_fence() and note new functionality
  67  * - 3.15.0 - Export more gpu info for gfx9
  68  * - 3.16.0 - Add reserved vmid support
  69  * - 3.17.0 - Add AMDGPU_NUM_VRAM_CPU_PAGE_FAULTS.
  70  * - 3.18.0 - Export gpu always on cu bitmap
  71  * - 3.19.0 - Add support for UVD MJPEG decode
  72  * - 3.20.0 - Add support for local BOs
  73  * - 3.21.0 - Add DRM_AMDGPU_FENCE_TO_HANDLE ioctl
  74  * - 3.22.0 - Add DRM_AMDGPU_SCHED ioctl
  75  * - 3.23.0 - Add query for VRAM lost counter
  76  * - 3.24.0 - Add high priority compute support for gfx9
  77  * - 3.25.0 - Add support for sensor query info (stable pstate sclk/mclk).
  78  * - 3.26.0 - GFX9: Process AMDGPU_IB_FLAG_TC_WB_NOT_INVALIDATE.
  79  * - 3.27.0 - Add new chunk to to AMDGPU_CS to enable BO_LIST creation.
  80  * - 3.28.0 - Add AMDGPU_CHUNK_ID_SCHEDULED_DEPENDENCIES
  81  * - 3.29.0 - Add AMDGPU_IB_FLAG_RESET_GDS_MAX_WAVE_ID
  82  * - 3.30.0 - Add AMDGPU_SCHED_OP_CONTEXT_PRIORITY_OVERRIDE.
  83  * - 3.31.0 - Add support for per-flip tiling attribute changes with DC
  84  * - 3.32.0 - Add syncobj timeline support to AMDGPU_CS.
  85  * - 3.33.0 - Fixes for GDS ENOMEM failures in AMDGPU_CS.
  86  * - 3.34.0 - Non-DC can flip correctly between buffers with different pitches
  87  * - 3.35.0 - Add drm_amdgpu_info_device::tcc_disabled_mask
  88  * - 3.36.0 - Allow reading more status registers on si/cik
  89  * - 3.37.0 - L2 is invalidated before SDMA IBs, needed for correctness
  90  * - 3.38.0 - Add AMDGPU_IB_FLAG_EMIT_MEM_SYNC
  91  * - 3.39.0 - DMABUF implicit sync does a full pipeline sync
  92  * - 3.40.0 - Add AMDGPU_IDS_FLAGS_TMZ
  93  * - 3.41.0 - Add video codec query
  94  */
  95 #define KMS_DRIVER_MAJOR        3
  96 #define KMS_DRIVER_MINOR        41
  97 #define KMS_DRIVER_PATCHLEVEL   0
  98
  99 int amdgpu_vram_limit;
 100 int amdgpu_vis_vram_limit;
 101 int amdgpu_gart_size = -1; /* auto */
 102 int amdgpu_gtt_size = -1; /* auto */
 103 int amdgpu_moverate = -1; /* auto */
 104 int amdgpu_benchmarking;
 105 int amdgpu_testing;
 106 int amdgpu_audio = -1;
 107 int amdgpu_disp_priority;
 108 int amdgpu_hw_i2c;
 109 int amdgpu_pcie_gen2 = -1;
 110 int amdgpu_msi = -1;
 111 char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 112 int amdgpu_dpm = -1;
 113 int amdgpu_fw_load_type = -1;
 114 int amdgpu_aspm = -1;
 115 int amdgpu_runtime_pm = -1;
 116 uint amdgpu_ip_block_mask = 0xffffffff;
 117 int amdgpu_bapm = -1;
 118 int amdgpu_deep_color;
 119 int amdgpu_vm_size = -1;
 120 int amdgpu_vm_fragment_size = -1;
 121 int amdgpu_vm_block_size = -1;
 122 int amdgpu_vm_fault_stop;
 123 int amdgpu_vm_debug;
 124 int amdgpu_vm_update_mode = -1;
 125 int amdgpu_exp_hw_support;
 126 int amdgpu_dc = -1;
 127 int amdgpu_sched_jobs = 32;
 128 int amdgpu_sched_hw_submission = 2;
 129 uint amdgpu_pcie_gen_cap;
 130 uint amdgpu_pcie_lane_cap;
 131 uint amdgpu_cg_mask = 0xffffffff;
 132 uint amdgpu_pg_mask = 0xffffffff;
 133 uint amdgpu_sdma_phase_quantum = 32;
 134 char *amdgpu_disable_cu = NULL;
 135 char *amdgpu_virtual_display = NULL;
 136
 137 /*
 138  * OverDrive(bit 14) disabled by default
 139  * GFX DCS(bit 19) disabled by default
 140  */
 141 uint amdgpu_pp_feature_mask = 0xfff7bfff;
 142 uint amdgpu_force_long_training;
 143 int amdgpu_job_hang_limit;
 144 int amdgpu_lbpw = -1;
 145 int amdgpu_compute_multipipe = -1;
 146 int amdgpu_gpu_recovery = -1; /* auto */
 147 int amdgpu_emu_mode;
 148 uint amdgpu_smu_memory_pool_size;
 149 int amdgpu_smu_pptable_id = -1;
 150 /*
 151  * FBC (bit 0) disabled by default
 152  * MULTI_MON_PP_MCLK_SWITCH (bit 1) enabled by default
 153  *   - With this, for multiple monitors in sync(e.g. with the same model),
 154  *     mclk switching will be allowed. And the mclk will be not foced to the
 155  *     highest. That helps saving some idle power.
 156  * DISABLE_FRACTIONAL_PWM (bit 2) disabled by default
 157  * PSR (bit 3) disabled by default
 158  */
 159 uint amdgpu_dc_feature_mask = 2;
 160 uint amdgpu_dc_debug_mask;
 161 int amdgpu_async_gfx_ring = 1;
 162 int amdgpu_mcbp;
 163 int amdgpu_discovery = -1;
 164 int amdgpu_mes;
 165 int amdgpu_noretry = -1;
 166 int amdgpu_force_asic_type = -1;
 167 int amdgpu_tmz = -1; /* auto */
 168 uint amdgpu_freesync_vid_mode;
 169 int amdgpu_reset_method = -1; /* auto */
 170 int amdgpu_num_kcq = -1;
 171
 172 struct amdgpu_mgpu_info mgpu_info = {
 173         .mutex = __MUTEX_INITIALIZER(mgpu_info.mutex),
 174 };
 175 int amdgpu_ras_enable = -1;
 176 uint amdgpu_ras_mask = 0xffffffff;
 177 int amdgpu_bad_page_threshold = 100;
 178 struct amdgpu_watchdog_timer amdgpu_watchdog_timer = {
 179         .timeout_fatal_disable = false,
 180         .period = 0x23, /* default to max. timeout = 1 << 0x23 cycles */
 181 };
 182
 183 /**
 184  * DOC: vramlimit (int)
 185  * Restrict the total amount of VRAM in MiB for testing.  The default is 0 (Use full VRAM).
 186  */
 187 MODULE_PARM_DESC(vramlimit, "Restrict VRAM for testing, in megabytes");
 188 module_param_named(vramlimit, amdgpu_vram_limit, int, 0600);
 189
 190 /**
 191  * DOC: vis_vramlimit (int)
 192  * Restrict the amount of CPU visible VRAM in MiB for testing.  The default is 0 (Use full CPU visible VRAM).
 193  */
 194 MODULE_PARM_DESC(vis_vramlimit, "Restrict visible VRAM for testing, in megabytes");
 195 module_param_named(vis_vramlimit, amdgpu_vis_vram_limit, int, 0444);
 196
 197 /**
 198  * DOC: gartsize (uint)
 199  * Restrict the size of GART in Mib (32, 64, etc.) for testing. The default is -1 (The size depends on asic).
 200  */
 201 MODULE_PARM_DESC(gartsize, "Size of GART to setup in megabytes (32, 64, etc., -1=auto)");
 202 module_param_named(gartsize, amdgpu_gart_size, uint, 0600);
 203
 204 /**
 205  * DOC: gttsize (int)
 206  * Restrict the size of GTT domain in MiB for testing. The default is -1 (It's VRAM size if 3GB < VRAM < 3/4 RAM,
 207  * otherwise 3/4 RAM size).
 208  */
 209 MODULE_PARM_DESC(gttsize, "Size of the GTT domain in megabytes (-1 = auto)");
 210 module_param_named(gttsize, amdgpu_gtt_size, int, 0600);
 211
 212 /**
 213  * DOC: moverate (int)
 214  * Set maximum buffer migration rate in MB/s. The default is -1 (8 MB/s).
 215  */
 216 MODULE_PARM_DESC(moverate, "Maximum buffer migration rate in MB/s. (32, 64, etc., -1=auto, 0=1=disabled)");
 217 module_param_named(moverate, amdgpu_moverate, int, 0600);
 218
 219 /**
 220  * DOC: benchmark (int)
 221  * Run benchmarks. The default is 0 (Skip benchmarks).
 222  */
 223 MODULE_PARM_DESC(benchmark, "Run benchmark");
 224 module_param_named(benchmark, amdgpu_benchmarking, int, 0444);
 225
 226 /**
 227  * DOC: test (int)
 228  * Test BO GTT->VRAM and VRAM->GTT GPU copies. The default is 0 (Skip test, only set 1 to run test).
 229  */
 230 MODULE_PARM_DESC(test, "Run tests");
 231 module_param_named(test, amdgpu_testing, int, 0444);
 232
 233 /**
 234  * DOC: audio (int)
 235  * Set HDMI/DPAudio. Only affects non-DC display handling. The default is -1 (Enabled), set 0 to disabled it.
 236  */
 237 MODULE_PARM_DESC(audio, "Audio enable (-1 = auto, 0 = disable, 1 = enable)");
 238 module_param_named(audio, amdgpu_audio, int, 0444);
 239
 240 /**
 241  * DOC: disp_priority (int)
 242  * Set display Priority (1 = normal, 2 = high). Only affects non-DC display handling. The default is 0 (auto).
 243  */
 244 MODULE_PARM_DESC(disp_priority, "Display Priority (0 = auto, 1 = normal, 2 = high)");
 245 module_param_named(disp_priority, amdgpu_disp_priority, int, 0444);
 246
 247 /**
 248  * DOC: hw_i2c (int)
 249  * To enable hw i2c engine. Only affects non-DC display handling. The default is 0 (Disabled).
 250  */
 251 MODULE_PARM_DESC(hw_i2c, "hw i2c engine enable (0 = disable)");
 252 module_param_named(hw_i2c, amdgpu_hw_i2c, int, 0444);
 253
 254 /**
 255  * DOC: pcie_gen2 (int)
 256  * To disable PCIE Gen2/3 mode (0 = disable, 1 = enable). The default is -1 (auto, enabled).
 257  */
 258 MODULE_PARM_DESC(pcie_gen2, "PCIE Gen2 mode (-1 = auto, 0 = disable, 1 = enable)");
 259 module_param_named(pcie_gen2, amdgpu_pcie_gen2, int, 0444);
 260
 261 /**
 262  * DOC: msi (int)
 263  * To disable Message Signaled Interrupts (MSI) functionality (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 264  */
 265 MODULE_PARM_DESC(msi, "MSI support (1 = enable, 0 = disable, -1 = auto)");
 266 module_param_named(msi, amdgpu_msi, int, 0444);
 267
 268 /**
 269  * DOC: lockup_timeout (string)
 270  * Set GPU scheduler timeout value in ms.
 271  *
 272  * The format can be [Non-Compute] or [GFX,Compute,SDMA,Video]. That is there can be one or
 273  * multiple values specified. 0 and negative values are invalidated. They will be adjusted
 274  * to the default timeout.
 275  *
 276  * - With one value specified, the setting will apply to all non-compute jobs.
 277  * - With multiple values specified, the first one will be for GFX.
 278  *   The second one is for Compute. The third and fourth ones are
 279  *   for SDMA and Video.
 280  *
 281  * By default(with no lockup_timeout settings), the timeout for all non-compute(GFX, SDMA and Video)
 282  * jobs is 10000. And there is no timeout enforced on compute jobs.
 283  */
 284 MODULE_PARM_DESC(lockup_timeout, "GPU lockup timeout in ms (default: for bare metal 10000 for non-compute jobs and infinity timeout for compute jobs; "
 285                 "for passthrough or sriov, 10000 for all jobs."
 286                 " 0: keep default value. negative: infinity timeout), "
 287                 "format: for bare metal [Non-Compute] or [GFX,Compute,SDMA,Video]; "
 288                 "for passthrough or sriov [all jobs] or [GFX,Compute,SDMA,Video].");
 289 module_param_string(lockup_timeout, amdgpu_lockup_timeout, sizeof(amdgpu_lockup_timeout), 0444);
 290
 291 /**
 292  * DOC: dpm (int)
 293  * Override for dynamic power management setting
 294  * (0 = disable, 1 = enable)
 295  * The default is -1 (auto).
 296  */
 297 MODULE_PARM_DESC(dpm, "DPM support (1 = enable, 0 = disable, -1 = auto)");
 298 module_param_named(dpm, amdgpu_dpm, int, 0444);
 299
 300 /**
 301  * DOC: fw_load_type (int)
 302  * Set different firmware loading type for debugging (0 = direct, 1 = SMU, 2 = PSP). The default is -1 (auto).
 303  */
 304 MODULE_PARM_DESC(fw_load_type, "firmware loading type (0 = direct, 1 = SMU, 2 = PSP, -1 = auto)");
 305 module_param_named(fw_load_type, amdgpu_fw_load_type, int, 0444);
 306
 307 /**
 308  * DOC: aspm (int)
 309  * To disable ASPM (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 310  */
 311 MODULE_PARM_DESC(aspm, "ASPM support (1 = enable, 0 = disable, -1 = auto)");
 312 module_param_named(aspm, amdgpu_aspm, int, 0444);
 313
 314 /**
 315  * DOC: runpm (int)
 316  * Override for runtime power management control for dGPUs in PX/HG laptops. The amdgpu driver can dynamically power down
 317  * the dGPU on PX/HG laptops when it is idle. The default is -1 (auto enable). Setting the value to 0 disables this functionality.
 318  */
 319 MODULE_PARM_DESC(runpm, "PX runtime pm (2 = force enable with BAMACO, 1 = force enable with BACO, 0 = disable, -1 = PX only default)");
 320 module_param_named(runpm, amdgpu_runtime_pm, int, 0444);
 321
 322 /**
 323  * DOC: ip_block_mask (uint)
 324  * Override what IP blocks are enabled on the GPU. Each GPU is a collection of IP blocks (gfx, display, video, etc.).
 325  * Use this parameter to disable specific blocks. Note that the IP blocks do not have a fixed index. Some asics may not have
 326  * some IPs or may include multiple instances of an IP so the ordering various from asic to asic. See the driver output in
 327  * the kernel log for the list of IPs on the asic. The default is 0xffffffff (enable all blocks on a device).
 328  */
 329 MODULE_PARM_DESC(ip_block_mask, "IP Block Mask (all blocks enabled (default))");
 330 module_param_named(ip_block_mask, amdgpu_ip_block_mask, uint, 0444);
 331
 332 /**
 333  * DOC: bapm (int)
 334  * Bidirectional Application Power Management (BAPM) used to dynamically share TDP between CPU and GPU. Set value 0 to disable it.
 335  * The default -1 (auto, enabled)
 336  */
 337 MODULE_PARM_DESC(bapm, "BAPM support (1 = enable, 0 = disable, -1 = auto)");
 338 module_param_named(bapm, amdgpu_bapm, int, 0444);
 339
 340 /**
 341  * DOC: deep_color (int)
 342  * Set 1 to enable Deep Color support. Only affects non-DC display handling. The default is 0 (disabled).
 343  */
 344 MODULE_PARM_DESC(deep_color, "Deep Color support (1 = enable, 0 = disable (default))");
 345 module_param_named(deep_color, amdgpu_deep_color, int, 0444);
 346
 347 /**
 348  * DOC: vm_size (int)
 349  * Override the size of the GPU's per client virtual address space in GiB.  The default is -1 (automatic for each asic).
 350  */
 351 MODULE_PARM_DESC(vm_size, "VM address space size in gigabytes (default 64GB)");
 352 module_param_named(vm_size, amdgpu_vm_size, int, 0444);
 353
 354 /**
 355  * DOC: vm_fragment_size (int)
 356  * Override VM fragment size in bits (4, 5, etc. 4 = 64K, 9 = 2M). The default is -1 (automatic for each asic).
 357  */
 358 MODULE_PARM_DESC(vm_fragment_size, "VM fragment size in bits (4, 5, etc. 4 = 64K (default), Max 9 = 2M)");
 359 module_param_named(vm_fragment_size, amdgpu_vm_fragment_size, int, 0444);
 360
 361 /**
 362  * DOC: vm_block_size (int)
 363  * Override VM page table size in bits (default depending on vm_size and hw setup). The default is -1 (automatic for each asic).
 364  */
 365 MODULE_PARM_DESC(vm_block_size, "VM page table size in bits (default depending on vm_size)");
 366 module_param_named(vm_block_size, amdgpu_vm_block_size, int, 0444);
 367
 368 /**
 369  * DOC: vm_fault_stop (int)
 370  * Stop on VM fault for debugging (0 = never, 1 = print first, 2 = always). The default is 0 (No stop).
 371  */
 372 MODULE_PARM_DESC(vm_fault_stop, "Stop on VM fault (0 = never (default), 1 = print first, 2 = always)");
 373 module_param_named(vm_fault_stop, amdgpu_vm_fault_stop, int, 0444);
 374
 375 /**
 376  * DOC: vm_debug (int)
 377  * Debug VM handling (0 = disabled, 1 = enabled). The default is 0 (Disabled).
 378  */
 379 MODULE_PARM_DESC(vm_debug, "Debug VM handling (0 = disabled (default), 1 = enabled)");
 380 module_param_named(vm_debug, amdgpu_vm_debug, int, 0644);
 381
 382 /**
 383  * DOC: vm_update_mode (int)
 384  * Override VM update mode. VM updated by using CPU (0 = never, 1 = Graphics only, 2 = Compute only, 3 = Both). The default
 385  * is -1 (Only in large BAR(LB) systems Compute VM tables will be updated by CPU, otherwise 0, never).
 386  */
 387 MODULE_PARM_DESC(vm_update_mode, "VM update using CPU (0 = never (default except for large BAR(LB)), 1 = Graphics only, 2 = Compute only (default for LB), 3 = Both");
 388 module_param_named(vm_update_mode, amdgpu_vm_update_mode, int, 0444);
 389
 390 /**
 391  * DOC: exp_hw_support (int)
 392  * Enable experimental hw support (1 = enable). The default is 0 (disabled).
 393  */
 394 MODULE_PARM_DESC(exp_hw_support, "experimental hw support (1 = enable, 0 = disable (default))");
 395 module_param_named(exp_hw_support, amdgpu_exp_hw_support, int, 0444);
 396
 397 /**
 398  * DOC: dc (int)
 399  * Disable/Enable Display Core driver for debugging (1 = enable, 0 = disable). The default is -1 (automatic for each asic).
 400  */
 401 MODULE_PARM_DESC(dc, "Display Core driver (1 = enable, 0 = disable, -1 = auto (default))");
 402 module_param_named(dc, amdgpu_dc, int, 0444);
 403
 404 /**
 405  * DOC: sched_jobs (int)
 406  * Override the max number of jobs supported in the sw queue. The default is 32.
 407  */
 408 MODULE_PARM_DESC(sched_jobs, "the max number of jobs supported in the sw queue (default 32)");
 409 module_param_named(sched_jobs, amdgpu_sched_jobs, int, 0444);
 410
 411 /**
 412  * DOC: sched_hw_submission (int)
 413  * Override the max number of HW submissions. The default is 2.
 414  */
 415 MODULE_PARM_DESC(sched_hw_submission, "the max number of HW submissions (default 2)");
 416 module_param_named(sched_hw_submission, amdgpu_sched_hw_submission, int, 0444);
 417
 418 /**
 419  * DOC: ppfeaturemask (hexint)
 420  * Override power features enabled. See enum PP_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 421  * The default is the current set of stable power features.
 422  */
 423 MODULE_PARM_DESC(ppfeaturemask, "all power features enabled (default))");
 424 module_param_named(ppfeaturemask, amdgpu_pp_feature_mask, hexint, 0444);
 425
 426 /**
 427  * DOC: forcelongtraining (uint)
 428  * Force long memory training in resume.
 429  * The default is zero, indicates short training in resume.
 430  */
 431 MODULE_PARM_DESC(forcelongtraining, "force memory long training");
 432 module_param_named(forcelongtraining, amdgpu_force_long_training, uint, 0444);
 433
 434 /**
 435  * DOC: pcie_gen_cap (uint)
 436  * Override PCIE gen speed capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 437  * The default is 0 (automatic for each asic).
 438  */
 439 MODULE_PARM_DESC(pcie_gen_cap, "PCIE Gen Caps (0: autodetect (default))");
 440 module_param_named(pcie_gen_cap, amdgpu_pcie_gen_cap, uint, 0444);
 441
 442 /**
 443  * DOC: pcie_lane_cap (uint)
 444  * Override PCIE lanes capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 445  * The default is 0 (automatic for each asic).
 446  */
 447 MODULE_PARM_DESC(pcie_lane_cap, "PCIE Lane Caps (0: autodetect (default))");
 448 module_param_named(pcie_lane_cap, amdgpu_pcie_lane_cap, uint, 0444);
 449
 450 /**
 451  * DOC: cg_mask (uint)
 452  * Override Clockgating features enabled on GPU (0 = disable clock gating). See the AMD_CG_SUPPORT flags in
 453  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 454  */
 455 MODULE_PARM_DESC(cg_mask, "Clockgating flags mask (0 = disable clock gating)");
 456 module_param_named(cg_mask, amdgpu_cg_mask, uint, 0444);
 457
 458 /**
 459  * DOC: pg_mask (uint)
 460  * Override Powergating features enabled on GPU (0 = disable power gating). See the AMD_PG_SUPPORT flags in
 461  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 462  */
 463 MODULE_PARM_DESC(pg_mask, "Powergating flags mask (0 = disable power gating)");
 464 module_param_named(pg_mask, amdgpu_pg_mask, uint, 0444);
 465
 466 /**
 467  * DOC: sdma_phase_quantum (uint)
 468  * Override SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change). The default is 32.
 469  */
 470 MODULE_PARM_DESC(sdma_phase_quantum, "SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change (default 32))");
 471 module_param_named(sdma_phase_quantum, amdgpu_sdma_phase_quantum, uint, 0444);
 472
 473 /**
 474  * DOC: disable_cu (charp)
 475  * Set to disable CUs (It's set like se.sh.cu,...). The default is NULL.
 476  */
 477 MODULE_PARM_DESC(disable_cu, "Disable CUs (se.sh.cu,...)");
 478 module_param_named(disable_cu, amdgpu_disable_cu, charp, 0444);
 479
 480 /**
 481  * DOC: virtual_display (charp)
 482  * Set to enable virtual display feature. This feature provides a virtual display hardware on headless boards
 483  * or in virtualized environments. It will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x. It's the pci address of
 484  * the device, plus the number of crtcs to expose. E.g., 0000:26:00.0,4 would enable 4 virtual crtcs on the pci
 485  * device at 26:00.0. The default is NULL.
 486  */
 487 MODULE_PARM_DESC(virtual_display,
 488                  "Enable virtual display feature (the virtual_display will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x)");
 489 module_param_named(virtual_display, amdgpu_virtual_display, charp, 0444);
 490
 491 /**
 492  * DOC: job_hang_limit (int)
 493  * Set how much time allow a job hang and not drop it. The default is 0.
 494  */
 495 MODULE_PARM_DESC(job_hang_limit, "how much time allow a job hang and not drop it (default 0)");
 496 module_param_named(job_hang_limit, amdgpu_job_hang_limit, int ,0444);
 497
 498 /**
 499  * DOC: lbpw (int)
 500  * Override Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 501  */
 502 MODULE_PARM_DESC(lbpw, "Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable, -1 = auto)");
 503 module_param_named(lbpw, amdgpu_lbpw, int, 0444);
 504
 505 MODULE_PARM_DESC(compute_multipipe, "Force compute queues to be spread across pipes (1 = enable, 0 = disable, -1 = auto)");
 506 module_param_named(compute_multipipe, amdgpu_compute_multipipe, int, 0444);
 507
 508 /**
 509  * DOC: gpu_recovery (int)
 510  * Set to enable GPU recovery mechanism (1 = enable, 0 = disable). The default is -1 (auto, disabled except SRIOV).
 511  */
 512 MODULE_PARM_DESC(gpu_recovery, "Enable GPU recovery mechanism, (1 = enable, 0 = disable, -1 = auto)");
 513 module_param_named(gpu_recovery, amdgpu_gpu_recovery, int, 0444);
 514
 515 /**
 516  * DOC: emu_mode (int)
 517  * Set value 1 to enable emulation mode. This is only needed when running on an emulator. The default is 0 (disabled).
 518  */
 519 MODULE_PARM_DESC(emu_mode, "Emulation mode, (1 = enable, 0 = disable)");
 520 module_param_named(emu_mode, amdgpu_emu_mode, int, 0444);
 521
 522 /**
 523  * DOC: ras_enable (int)
 524  * Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))
 525  */
 526 MODULE_PARM_DESC(ras_enable, "Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))");
 527 module_param_named(ras_enable, amdgpu_ras_enable, int, 0444);
 528
 529 /**
 530  * DOC: ras_mask (uint)
 531  * Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1
 532  * See the flags in drivers/gpu/drm/amd/amdgpu/amdgpu_ras.h
 533  */
 534 MODULE_PARM_DESC(ras_mask, "Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1");
 535 module_param_named(ras_mask, amdgpu_ras_mask, uint, 0444);
 536
 537 /**
 538  * DOC: timeout_fatal_disable (bool)
 539  * Disable Watchdog timeout fatal error event
 540  */
 541 MODULE_PARM_DESC(timeout_fatal_disable, "disable watchdog timeout fatal error (false = default)");
 542 module_param_named(timeout_fatal_disable, amdgpu_watchdog_timer.timeout_fatal_disable, bool, 0644);
 543
 544 /**
 545  * DOC: timeout_period (uint)
 546  * Modify the watchdog timeout max_cycles as (1 << period)
 547  */
 548 MODULE_PARM_DESC(timeout_period, "watchdog timeout period (1 to 0x23(default), timeout maxCycles = (1 << period)");
 549 module_param_named(timeout_period, amdgpu_watchdog_timer.period, uint, 0644);
 550
 551 /**
 552  * DOC: si_support (int)
 553  * Set SI support driver. This parameter works after set config CONFIG_DRM_AMDGPU_SI. For SI asic, when radeon driver is enabled,
 554  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 555  * otherwise using amdgpu driver.
 556  */
 557 #ifdef CONFIG_DRM_AMDGPU_SI
 558
 559 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 560 int amdgpu_si_support = 0;
 561 MODULE_PARM_DESC(si_support, "SI support (1 = enabled, 0 = disabled (default))");
 562 #else
 563 int amdgpu_si_support = 1;
 564 MODULE_PARM_DESC(si_support, "SI support (1 = enabled (default), 0 = disabled)");
 565 #endif
 566
 567 module_param_named(si_support, amdgpu_si_support, int, 0444);
 568 #endif
 569
 570 /**
 571  * DOC: cik_support (int)
 572  * Set CIK support driver. This parameter works after set config CONFIG_DRM_AMDGPU_CIK. For CIK asic, when radeon driver is enabled,
 573  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 574  * otherwise using amdgpu driver.
 575  */
 576 #ifdef CONFIG_DRM_AMDGPU_CIK
 577
 578 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 579 int amdgpu_cik_support = 0;
 580 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled, 0 = disabled (default))");
 581 #else
 582 int amdgpu_cik_support = 1;
 583 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled (default), 0 = disabled)");
 584 #endif
 585
 586 module_param_named(cik_support, amdgpu_cik_support, int, 0444);
 587 #endif
 588
 589 /**
 590  * DOC: smu_memory_pool_size (uint)
 591  * It is used to reserve gtt for smu debug usage, setting value 0 to disable it. The actual size is value * 256MiB.
 592  * E.g. 0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte. The default is 0 (disabled).
 593  */
 594 MODULE_PARM_DESC(smu_memory_pool_size,
 595         "reserve gtt for smu debug usage, 0 = disable,"
 596                 "0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte");
 597 module_param_named(smu_memory_pool_size, amdgpu_smu_memory_pool_size, uint, 0444);
 598
 599 /**
 600  * DOC: async_gfx_ring (int)
 601  * It is used to enable gfx rings that could be configured with different prioritites or equal priorities
 602  */
 603 MODULE_PARM_DESC(async_gfx_ring,
 604         "Asynchronous GFX rings that could be configured with either different priorities (HP3D ring and LP3D ring), or equal priorities (0 = disabled, 1 = enabled (default))");
 605 module_param_named(async_gfx_ring, amdgpu_async_gfx_ring, int, 0444);
 606
 607 /**
 608  * DOC: mcbp (int)
 609  * It is used to enable mid command buffer preemption. (0 = disabled (default), 1 = enabled)
 610  */
 611 MODULE_PARM_DESC(mcbp,
 612         "Enable Mid-command buffer preemption (0 = disabled (default), 1 = enabled)");
 613 module_param_named(mcbp, amdgpu_mcbp, int, 0444);
 614
 615 /**
 616  * DOC: discovery (int)
 617  * Allow driver to discover hardware IP information from IP Discovery table at the top of VRAM.
 618  * (-1 = auto (default), 0 = disabled, 1 = enabled)
 619  */
 620 MODULE_PARM_DESC(discovery,
 621         "Allow driver to discover hardware IPs from IP Discovery table at the top of VRAM");
 622 module_param_named(discovery, amdgpu_discovery, int, 0444);
 623
 624 /**
 625  * DOC: mes (int)
 626  * Enable Micro Engine Scheduler. This is a new hw scheduling engine for gfx, sdma, and compute.
 627  * (0 = disabled (default), 1 = enabled)
 628  */
 629 MODULE_PARM_DESC(mes,
 630         "Enable Micro Engine Scheduler (0 = disabled (default), 1 = enabled)");
 631 module_param_named(mes, amdgpu_mes, int, 0444);
 632
 633 /**
 634  * DOC: noretry (int)
 635  * Disable retry faults in the GPU memory controller.
 636  * (0 = retry enabled, 1 = retry disabled, -1 auto (default))
 637  */
 638 MODULE_PARM_DESC(noretry,
 639         "Disable retry faults (0 = retry enabled, 1 = retry disabled, -1 auto (default))");
 640 module_param_named(noretry, amdgpu_noretry, int, 0644);
 641
 642 /**
 643  * DOC: force_asic_type (int)
 644  * A non negative value used to specify the asic type for all supported GPUs.
 645  */
 646 MODULE_PARM_DESC(force_asic_type,
 647         "A non negative value used to specify the asic type for all supported GPUs");
 648 module_param_named(force_asic_type, amdgpu_force_asic_type, int, 0444);
 649
 650
 651
 652 #ifdef CONFIG_HSA_AMD
 653 /**
 654  * DOC: sched_policy (int)
 655  * Set scheduling policy. Default is HWS(hardware scheduling) with over-subscription.
 656  * Setting 1 disables over-subscription. Setting 2 disables HWS and statically
 657  * assigns queues to HQDs.
 658  */
 659 int sched_policy = KFD_SCHED_POLICY_HWS;
 660 module_param(sched_policy, int, 0444);
 661 MODULE_PARM_DESC(sched_policy,
 662         "Scheduling policy (0 = HWS (Default), 1 = HWS without over-subscription, 2 = Non-HWS (Used for debugging only)");
 663
 664 /**
 665  * DOC: hws_max_conc_proc (int)
 666  * Maximum number of processes that HWS can schedule concurrently. The maximum is the
 667  * number of VMIDs assigned to the HWS, which is also the default.
 668  */
 669 int hws_max_conc_proc = 8;
 670 module_param(hws_max_conc_proc, int, 0444);
 671 MODULE_PARM_DESC(hws_max_conc_proc,
 672         "Max # processes HWS can execute concurrently when sched_policy=0 (0 = no concurrency, #VMIDs for KFD = Maximum(default))");
 673
 674 /**
 675  * DOC: cwsr_enable (int)
 676  * CWSR(compute wave store and resume) allows the GPU to preempt shader execution in
 677  * the middle of a compute wave. Default is 1 to enable this feature. Setting 0
 678  * disables it.
 679  */
 680 int cwsr_enable = 1;
 681 module_param(cwsr_enable, int, 0444);
 682 MODULE_PARM_DESC(cwsr_enable, "CWSR enable (0 = Off, 1 = On (Default))");
 683
 684 /**
 685  * DOC: max_num_of_queues_per_device (int)
 686  * Maximum number of queues per device. Valid setting is between 1 and 4096. Default
 687  * is 4096.
 688  */
 689 int max_num_of_queues_per_device = KFD_MAX_NUM_OF_QUEUES_PER_DEVICE_DEFAULT;
 690 module_param(max_num_of_queues_per_device, int, 0444);
 691 MODULE_PARM_DESC(max_num_of_queues_per_device,
 692         "Maximum number of supported queues per device (1 = Minimum, 4096 = default)");
 693
 694 /**
 695  * DOC: send_sigterm (int)
 696  * Send sigterm to HSA process on unhandled exceptions. Default is not to send sigterm
 697  * but just print errors on dmesg. Setting 1 enables sending sigterm.
 698  */
 699 int send_sigterm;
 700 module_param(send_sigterm, int, 0444);
 701 MODULE_PARM_DESC(send_sigterm,
 702         "Send sigterm to HSA process on unhandled exception (0 = disable, 1 = enable)");
 703
 704 /**
 705  * DOC: debug_largebar (int)
 706  * Set debug_largebar as 1 to enable simulating large-bar capability on non-large bar
 707  * system. This limits the VRAM size reported to ROCm applications to the visible
 708  * size, usually 256MB.
 709  * Default value is 0, diabled.
 710  */
 711 int debug_largebar;
 712 module_param(debug_largebar, int, 0444);
 713 MODULE_PARM_DESC(debug_largebar,
 714         "Debug large-bar flag used to simulate large-bar capability on non-large bar machine (0 = disable, 1 = enable)");
 715
 716 /**
 717  * DOC: ignore_crat (int)
 718  * Ignore CRAT table during KFD initialization. By default, KFD uses the ACPI CRAT
 719  * table to get information about AMD APUs. This option can serve as a workaround on
 720  * systems with a broken CRAT table.
 721  *
 722  * Default is auto (according to asic type, iommu_v2, and crat table, to decide
 723  * whehter use CRAT)
 724  */
 725 int ignore_crat;
 726 module_param(ignore_crat, int, 0444);
 727 MODULE_PARM_DESC(ignore_crat,
 728         "Ignore CRAT table during KFD initialization (0 = auto (default), 1 = ignore CRAT)");
 729
 730 /**
 731  * DOC: halt_if_hws_hang (int)
 732  * Halt if HWS hang is detected. Default value, 0, disables the halt on hang.
 733  * Setting 1 enables halt on hang.
 734  */
 735 int halt_if_hws_hang;
 736 module_param(halt_if_hws_hang, int, 0644);
 737 MODULE_PARM_DESC(halt_if_hws_hang, "Halt if HWS hang is detected (0 = off (default), 1 = on)");
 738
 739 /**
 740  * DOC: hws_gws_support(bool)
 741  * Assume that HWS supports GWS barriers regardless of what firmware version
 742  * check says. Default value: false (rely on MEC2 firmware version check).
 743  */
 744 bool hws_gws_support;
 745 module_param(hws_gws_support, bool, 0444);
 746 MODULE_PARM_DESC(hws_gws_support, "Assume MEC2 FW supports GWS barriers (false = rely on FW version check (Default), true = force supported)");
 747
 748 /**
 749   * DOC: queue_preemption_timeout_ms (int)
 750   * queue preemption timeout in ms (1 = Minimum, 9000 = default)
 751   */
 752 int queue_preemption_timeout_ms = 9000;
 753 module_param(queue_preemption_timeout_ms, int, 0644);
 754 MODULE_PARM_DESC(queue_preemption_timeout_ms, "queue preemption timeout in ms (1 = Minimum, 9000 = default)");
 755
 756 /**
 757  * DOC: debug_evictions(bool)
 758  * Enable extra debug messages to help determine the cause of evictions
 759  */
 760 bool debug_evictions;
 761 module_param(debug_evictions, bool, 0644);
 762 MODULE_PARM_DESC(debug_evictions, "enable eviction debug messages (false = default)");
 763
 764 /**
 765  * DOC: no_system_mem_limit(bool)
 766  * Disable system memory limit, to support multiple process shared memory
 767  */
 768 bool no_system_mem_limit;
 769 module_param(no_system_mem_limit, bool, 0644);
 770 MODULE_PARM_DESC(no_system_mem_limit, "disable system memory limit (false = default)");
 771
 772 /**
 773  * DOC: no_queue_eviction_on_vm_fault (int)
 774  * If set, process queues will not be evicted on gpuvm fault. This is to keep the wavefront context for debugging (0 = queue eviction, 1 = no queue eviction). The default is 0 (queue eviction).
 775  */
 776 int amdgpu_no_queue_eviction_on_vm_fault = 0;
 777 MODULE_PARM_DESC(no_queue_eviction_on_vm_fault, "No queue eviction on VM fault (0 = queue eviction, 1 = no queue eviction)");
 778 module_param_named(no_queue_eviction_on_vm_fault, amdgpu_no_queue_eviction_on_vm_fault, int, 0444);
 779 #endif
 780
 781 /**
 782  * DOC: dcfeaturemask (uint)
 783  * Override display features enabled. See enum DC_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 784  * The default is the current set of stable display features.
 785  */
 786 MODULE_PARM_DESC(dcfeaturemask, "all stable DC features enabled (default))");
 787 module_param_named(dcfeaturemask, amdgpu_dc_feature_mask, uint, 0444);
 788
 789 /**
 790  * DOC: dcdebugmask (uint)
 791  * Override display features enabled. See enum DC_DEBUG_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 792  */
 793 MODULE_PARM_DESC(dcdebugmask, "all debug options disabled (default))");
 794 module_param_named(dcdebugmask, amdgpu_dc_debug_mask, uint, 0444);
 795
 796 /**
 797  * DOC: abmlevel (uint)
 798  * Override the default ABM (Adaptive Backlight Management) level used for DC
 799  * enabled hardware. Requires DMCU to be supported and loaded.
 800  * Valid levels are 0-4. A value of 0 indicates that ABM should be disabled by
 801  * default. Values 1-4 control the maximum allowable brightness reduction via
 802  * the ABM algorithm, with 1 being the least reduction and 4 being the most
 803  * reduction.
 804  *
 805  * Defaults to 0, or disabled. Userspace can still override this level later
 806  * after boot.
 807  */
 808 uint amdgpu_dm_abm_level;
 809 MODULE_PARM_DESC(abmlevel, "ABM level (0 = off (default), 1-4 = backlight reduction level) ");
 810 module_param_named(abmlevel, amdgpu_dm_abm_level, uint, 0444);
 811
 812 int amdgpu_backlight = -1;
 813 MODULE_PARM_DESC(backlight, "Backlight control (0 = pwm, 1 = aux, -1 auto (default))");
 814 module_param_named(backlight, amdgpu_backlight, bint, 0444);
 815
 816 /**
 817  * DOC: tmz (int)
 818  * Trusted Memory Zone (TMZ) is a method to protect data being written
 819  * to or read from memory.
 820  *
 821  * The default value: 0 (off).  TODO: change to auto till it is completed.
 822  */
 823 MODULE_PARM_DESC(tmz, "Enable TMZ feature (-1 = auto (default), 0 = off, 1 = on)");
 824 module_param_named(tmz, amdgpu_tmz, int, 0444);
 825
 826 /**
 827  * DOC: freesync_video (uint)
 828  * Enabled the optimization to adjust front porch timing to achieve seamless mode change experience
 829  * when setting a freesync supported mode for which full modeset is not needed.
 830  * The default value: 0 (off).
 831  */
 832 MODULE_PARM_DESC(
 833         freesync_video,
 834         "Enable freesync modesetting optimization feature (0 = off (default), 1 = on)");
 835 module_param_named(freesync_video, amdgpu_freesync_vid_mode, uint, 0444);
 836
 837 /**
 838  * DOC: reset_method (int)
 839  * GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco, 5 = pci)
 840  */
 841 MODULE_PARM_DESC(reset_method, "GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco/bamaco, 5 = pci)");
 842 module_param_named(reset_method, amdgpu_reset_method, int, 0444);
 843
 844 /**
 845  * DOC: bad_page_threshold (int)
 846  * Bad page threshold is to specify the threshold value of faulty pages
 847  * detected by RAS ECC, that may result in GPU entering bad status if total
 848  * faulty pages by ECC exceed threshold value and leave it for user's further
 849  * check.
 850  */
 851 MODULE_PARM_DESC(bad_page_threshold, "Bad page threshold(-1 = auto, 0 = disable bad page retirement, 100 = default value");
 852 module_param_named(bad_page_threshold, amdgpu_bad_page_threshold, int, 0444);
 853
 854 MODULE_PARM_DESC(num_kcq, "number of kernel compute queue user want to setup (8 if set to greater than 8 or less than 0, only affect gfx 8+)");
 855 module_param_named(num_kcq, amdgpu_num_kcq, int, 0444);
 856
 857 /**
 858  * DOC: smu_pptable_id (int)
 859  * Used to override pptable id. id = 0 use VBIOS pptable.
 860  * id > 0 use the soft pptable with specicfied id.
 861  */
 862 MODULE_PARM_DESC(smu_pptable_id,
 863         "specify pptable id to be used (-1 = auto(default) value, 0 = use pptable from vbios, > 0 = soft pptable id)");
 864 module_param_named(smu_pptable_id, amdgpu_smu_pptable_id, int, 0444);
 865
 866 static const struct pci_device_id pciidlist[] = {
 867 #ifdef  CONFIG_DRM_AMDGPU_SI
 868         {0x1002, 0x6780, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 869         {0x1002, 0x6784, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 870         {0x1002, 0x6788, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 871         {0x1002, 0x678A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 872         {0x1002, 0x6790, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 873         {0x1002, 0x6791, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 874         {0x1002, 0x6792, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 875         {0x1002, 0x6798, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 876         {0x1002, 0x6799, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 877         {0x1002, 0x679A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 878         {0x1002, 0x679B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 879         {0x1002, 0x679E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 880         {0x1002, 0x679F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 881         {0x1002, 0x6800, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 882         {0x1002, 0x6801, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 883         {0x1002, 0x6802, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 884         {0x1002, 0x6806, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 885         {0x1002, 0x6808, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 886         {0x1002, 0x6809, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 887         {0x1002, 0x6810, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 888         {0x1002, 0x6811, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 889         {0x1002, 0x6816, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 890         {0x1002, 0x6817, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 891         {0x1002, 0x6818, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 892         {0x1002, 0x6819, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 893         {0x1002, 0x6600, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 894         {0x1002, 0x6601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 895         {0x1002, 0x6602, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 896         {0x1002, 0x6603, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 897         {0x1002, 0x6604, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 898         {0x1002, 0x6605, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 899         {0x1002, 0x6606, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 900         {0x1002, 0x6607, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 901         {0x1002, 0x6608, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 902         {0x1002, 0x6610, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 903         {0x1002, 0x6611, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 904         {0x1002, 0x6613, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 905         {0x1002, 0x6617, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 906         {0x1002, 0x6620, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 907         {0x1002, 0x6621, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 908         {0x1002, 0x6623, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 909         {0x1002, 0x6631, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 910         {0x1002, 0x6820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 911         {0x1002, 0x6821, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 912         {0x1002, 0x6822, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 913         {0x1002, 0x6823, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 914         {0x1002, 0x6824, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 915         {0x1002, 0x6825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 916         {0x1002, 0x6826, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 917         {0x1002, 0x6827, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 918         {0x1002, 0x6828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 919         {0x1002, 0x6829, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 920         {0x1002, 0x682A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 921         {0x1002, 0x682B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 922         {0x1002, 0x682C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 923         {0x1002, 0x682D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 924         {0x1002, 0x682F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 925         {0x1002, 0x6830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 926         {0x1002, 0x6831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 927         {0x1002, 0x6835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 928         {0x1002, 0x6837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 929         {0x1002, 0x6838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 930         {0x1002, 0x6839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 931         {0x1002, 0x683B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 932         {0x1002, 0x683D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 933         {0x1002, 0x683F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 934         {0x1002, 0x6660, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 935         {0x1002, 0x6663, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 936         {0x1002, 0x6664, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 937         {0x1002, 0x6665, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 938         {0x1002, 0x6667, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 939         {0x1002, 0x666F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 940 #endif
 941 #ifdef CONFIG_DRM_AMDGPU_CIK
 942         /* Kaveri */
 943         {0x1002, 0x1304, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 944         {0x1002, 0x1305, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 945         {0x1002, 0x1306, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 946         {0x1002, 0x1307, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 947         {0x1002, 0x1309, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 948         {0x1002, 0x130A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 949         {0x1002, 0x130B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 950         {0x1002, 0x130C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 951         {0x1002, 0x130D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 952         {0x1002, 0x130E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 953         {0x1002, 0x130F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 954         {0x1002, 0x1310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 955         {0x1002, 0x1311, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 956         {0x1002, 0x1312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 957         {0x1002, 0x1313, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 958         {0x1002, 0x1315, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 959         {0x1002, 0x1316, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 960         {0x1002, 0x1317, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 961         {0x1002, 0x1318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 962         {0x1002, 0x131B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 963         {0x1002, 0x131C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 964         {0x1002, 0x131D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 965         /* Bonaire */
 966         {0x1002, 0x6640, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 967         {0x1002, 0x6641, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 968         {0x1002, 0x6646, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 969         {0x1002, 0x6647, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 970         {0x1002, 0x6649, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 971         {0x1002, 0x6650, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 972         {0x1002, 0x6651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 973         {0x1002, 0x6658, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 974         {0x1002, 0x665c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 975         {0x1002, 0x665d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 976         {0x1002, 0x665f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 977         /* Hawaii */
 978         {0x1002, 0x67A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 979         {0x1002, 0x67A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 980         {0x1002, 0x67A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 981         {0x1002, 0x67A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 982         {0x1002, 0x67A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 983         {0x1002, 0x67AA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 984         {0x1002, 0x67B0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 985         {0x1002, 0x67B1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 986         {0x1002, 0x67B8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 987         {0x1002, 0x67B9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 988         {0x1002, 0x67BA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 989         {0x1002, 0x67BE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 990         /* Kabini */
 991         {0x1002, 0x9830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 992         {0x1002, 0x9831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 993         {0x1002, 0x9832, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 994         {0x1002, 0x9833, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 995         {0x1002, 0x9834, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 996         {0x1002, 0x9835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 997         {0x1002, 0x9836, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 998         {0x1002, 0x9837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 999         {0x1002, 0x9838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1000         {0x1002, 0x9839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1001         {0x1002, 0x983a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1002         {0x1002, 0x983b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1003         {0x1002, 0x983c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1004         {0x1002, 0x983d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1005         {0x1002, 0x983e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1006         {0x1002, 0x983f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1007         /* mullins */
1008         {0x1002, 0x9850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1009         {0x1002, 0x9851, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1010         {0x1002, 0x9852, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1011         {0x1002, 0x9853, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1012         {0x1002, 0x9854, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1013         {0x1002, 0x9855, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1014         {0x1002, 0x9856, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1015         {0x1002, 0x9857, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1016         {0x1002, 0x9858, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1017         {0x1002, 0x9859, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1018         {0x1002, 0x985A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1019         {0x1002, 0x985B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1020         {0x1002, 0x985C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1021         {0x1002, 0x985D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1022         {0x1002, 0x985E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1023         {0x1002, 0x985F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1024 #endif
1025         /* topaz */
1026         {0x1002, 0x6900, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1027         {0x1002, 0x6901, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1028         {0x1002, 0x6902, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1029         {0x1002, 0x6903, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1030         {0x1002, 0x6907, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1031         /* tonga */
1032         {0x1002, 0x6920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1033         {0x1002, 0x6921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1034         {0x1002, 0x6928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1035         {0x1002, 0x6929, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1036         {0x1002, 0x692B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1037         {0x1002, 0x692F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1038         {0x1002, 0x6930, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1039         {0x1002, 0x6938, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1040         {0x1002, 0x6939, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1041         /* fiji */
1042         {0x1002, 0x7300, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1043         {0x1002, 0x730F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1044         /* carrizo */
1045         {0x1002, 0x9870, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1046         {0x1002, 0x9874, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1047         {0x1002, 0x9875, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1048         {0x1002, 0x9876, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1049         {0x1002, 0x9877, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1050         /* stoney */
1051         {0x1002, 0x98E4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_STONEY|AMD_IS_APU},
1052         /* Polaris11 */
1053         {0x1002, 0x67E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1054         {0x1002, 0x67E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1055         {0x1002, 0x67E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1056         {0x1002, 0x67EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1057         {0x1002, 0x67EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1058         {0x1002, 0x67FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1059         {0x1002, 0x67E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1060         {0x1002, 0x67E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1061         {0x1002, 0x67E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1062         /* Polaris10 */
1063         {0x1002, 0x67C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1064         {0x1002, 0x67C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1065         {0x1002, 0x67C2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1066         {0x1002, 0x67C4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1067         {0x1002, 0x67C7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1068         {0x1002, 0x67D0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1069         {0x1002, 0x67DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1070         {0x1002, 0x67C8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1071         {0x1002, 0x67C9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1072         {0x1002, 0x67CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1073         {0x1002, 0x67CC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1074         {0x1002, 0x67CF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1075         {0x1002, 0x6FDF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1076         /* Polaris12 */
1077         {0x1002, 0x6980, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1078         {0x1002, 0x6981, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1079         {0x1002, 0x6985, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1080         {0x1002, 0x6986, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1081         {0x1002, 0x6987, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1082         {0x1002, 0x6995, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1083         {0x1002, 0x6997, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1084         {0x1002, 0x699F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1085         /* VEGAM */
1086         {0x1002, 0x694C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1087         {0x1002, 0x694E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1088         {0x1002, 0x694F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1089         /* Vega 10 */
1090         {0x1002, 0x6860, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1091         {0x1002, 0x6861, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1092         {0x1002, 0x6862, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1093         {0x1002, 0x6863, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1094         {0x1002, 0x6864, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1095         {0x1002, 0x6867, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1096         {0x1002, 0x6868, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1097         {0x1002, 0x6869, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1098         {0x1002, 0x686a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1099         {0x1002, 0x686b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1100         {0x1002, 0x686c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1101         {0x1002, 0x686d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1102         {0x1002, 0x686e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1103         {0x1002, 0x686f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1104         {0x1002, 0x687f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1105         /* Vega 12 */
1106         {0x1002, 0x69A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1107         {0x1002, 0x69A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1108         {0x1002, 0x69A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1109         {0x1002, 0x69A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1110         {0x1002, 0x69AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1111         /* Vega 20 */
1112         {0x1002, 0x66A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1113         {0x1002, 0x66A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1114         {0x1002, 0x66A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1115         {0x1002, 0x66A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1116         {0x1002, 0x66A4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1117         {0x1002, 0x66A7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1118         {0x1002, 0x66AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1119         /* Raven */
1120         {0x1002, 0x15dd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
1121         {0x1002, 0x15d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
1122         /* Arcturus */
1123         {0x1002, 0x738C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1124         {0x1002, 0x7388, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1125         {0x1002, 0x738E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1126         {0x1002, 0x7390, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1127         /* Navi10 */
1128         {0x1002, 0x7310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1129         {0x1002, 0x7312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1130         {0x1002, 0x7318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1131         {0x1002, 0x7319, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1132         {0x1002, 0x731A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1133         {0x1002, 0x731B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1134         {0x1002, 0x731E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1135         {0x1002, 0x731F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1136         /* Navi14 */
1137         {0x1002, 0x7340, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1138         {0x1002, 0x7341, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1139         {0x1002, 0x7347, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1140         {0x1002, 0x734F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1141
1142         /* Renoir */
1143         {0x1002, 0x1636, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1144         {0x1002, 0x1638, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1145         {0x1002, 0x164C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1146
1147         /* Navi12 */
1148         {0x1002, 0x7360, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
1149         {0x1002, 0x7362, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
1150
1151         /* Sienna_Cichlid */
1152         {0x1002, 0x73A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1153         {0x1002, 0x73A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1154         {0x1002, 0x73A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1155         {0x1002, 0x73A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1156         {0x1002, 0x73AB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1157         {0x1002, 0x73AE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1158         {0x1002, 0x73BF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1159
1160         /* Van Gogh */
1161         {0x1002, 0x163F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VANGOGH|AMD_IS_APU},
1162
1163         /* Navy_Flounder */
1164         {0x1002, 0x73C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1165         {0x1002, 0x73C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1166         {0x1002, 0x73C3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1167         {0x1002, 0x73DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1168
1169         /* DIMGREY_CAVEFISH */
1170         {0x1002, 0x73E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1171         {0x1002, 0x73E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1172         {0x1002, 0x73E2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1173         {0x1002, 0x73FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1174
1175         /* Aldebaran */
1176         {0x1002, 0x7408, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
1177         {0x1002, 0x740C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
1178         {0x1002, 0x740F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
1179
1180         {0, 0, 0}
1181 };
1182
1183 MODULE_DEVICE_TABLE(pci, pciidlist);
1184
1185 static const struct drm_driver amdgpu_kms_driver;
1186
1187 static int amdgpu_pci_probe(struct pci_dev *pdev,
1188                             const struct pci_device_id *ent)
1189 {
1190         struct drm_device *ddev;
1191         struct amdgpu_device *adev;
1192         unsigned long flags = ent->driver_data;
1193         int ret, retry = 0;
1194         bool supports_atomic = false;
1195
1196         if (!amdgpu_virtual_display &&
1197             amdgpu_device_asic_has_dc_support(flags & AMD_ASIC_MASK))
1198                 supports_atomic = true;
1199
1200         if ((flags & AMD_EXP_HW_SUPPORT) && !amdgpu_exp_hw_support) {
1201                 DRM_INFO("This hardware requires experimental hardware support.\n"
1202                          "See modparam exp_hw_support\n");
1203                 return -ENODEV;
1204         }
1205
1206         /* Due to hardware bugs, S/G Display on raven requires a 1:1 IOMMU mapping,
1207          * however, SME requires an indirect IOMMU mapping because the encryption
1208          * bit is beyond the DMA mask of the chip.
1209          */
1210         if (mem_encrypt_active() && ((flags & AMD_ASIC_MASK) == CHIP_RAVEN)) {
1211                 dev_info(&pdev->dev,
1212                          "SME is not compatible with RAVEN\n");
1213                 return -ENOTSUPP;
1214         }
1215
1216 #ifdef CONFIG_DRM_AMDGPU_SI
1217         if (!amdgpu_si_support) {
1218                 switch (flags & AMD_ASIC_MASK) {
1219                 case CHIP_TAHITI:
1220                 case CHIP_PITCAIRN:
1221                 case CHIP_VERDE:
1222                 case CHIP_OLAND:
1223                 case CHIP_HAINAN:
1224                         dev_info(&pdev->dev,
1225                                  "SI support provided by radeon.\n");
1226                         dev_info(&pdev->dev,
1227                                  "Use radeon.si_support=0 amdgpu.si_support=1 to override.\n"
1228                                 );
1229                         return -ENODEV;
1230                 }
1231         }
1232 #endif
1233 #ifdef CONFIG_DRM_AMDGPU_CIK
1234         if (!amdgpu_cik_support) {
1235                 switch (flags & AMD_ASIC_MASK) {
1236                 case CHIP_KAVERI:
1237                 case CHIP_BONAIRE:
1238                 case CHIP_HAWAII:
1239                 case CHIP_KABINI:
1240                 case CHIP_MULLINS:
1241                         dev_info(&pdev->dev,
1242                                  "CIK support provided by radeon.\n");
1243                         dev_info(&pdev->dev,
1244                                  "Use radeon.cik_support=0 amdgpu.cik_support=1 to override.\n"
1245                                 );
1246                         return -ENODEV;
1247                 }
1248         }
1249 #endif
1250
1251         /* Get rid of things like offb */
1252         ret = drm_fb_helper_remove_conflicting_pci_framebuffers(pdev, "amdgpudrmfb");
1253         if (ret)
1254                 return ret;
1255
1256         adev = devm_drm_dev_alloc(&pdev->dev, &amdgpu_kms_driver, typeof(*adev), ddev);
1257         if (IS_ERR(adev))
1258                 return PTR_ERR(adev);
1259
1260         adev->dev  = &pdev->dev;
1261         adev->pdev = pdev;
1262         ddev = adev_to_drm(adev);
1263
1264         if (!supports_atomic)
1265                 ddev->driver_features &= ~DRIVER_ATOMIC;
1266
1267         ret = pci_enable_device(pdev);
1268         if (ret)
1269                 return ret;
1270
1271         pci_set_drvdata(pdev, ddev);
1272
1273         ret = amdgpu_driver_load_kms(adev, ent->driver_data);
1274         if (ret)
1275                 goto err_pci;
1276
1277 retry_init:
1278         ret = drm_dev_register(ddev, ent->driver_data);
1279         if (ret == -EAGAIN && ++retry <= 3) {
1280                 DRM_INFO("retry init %d\n", retry);
1281                 /* Don't request EX mode too frequently which is attacking */
1282                 msleep(5000);
1283                 goto retry_init;
1284         } else if (ret) {
1285                 goto err_pci;
1286         }
1287
1288         ret = amdgpu_debugfs_init(adev);
1289         if (ret)
1290                 DRM_ERROR("Creating debugfs files failed (%d).\n", ret);
1291
1292         return 0;
1293
1294 err_pci:
1295         pci_disable_device(pdev);
1296         return ret;
1297 }
1298
1299 static void
1300 amdgpu_pci_remove(struct pci_dev *pdev)
1301 {
1302         struct drm_device *dev = pci_get_drvdata(pdev);
1303
1304 #ifdef MODULE
1305         if (THIS_MODULE->state != MODULE_STATE_GOING)
1306 #endif
1307                 DRM_ERROR("Hotplug removal is not supported\n");
1308         drm_dev_unplug(dev);
1309         amdgpu_driver_unload_kms(dev);
1310         pci_disable_device(pdev);
1311         pci_set_drvdata(pdev, NULL);
1312 }
1313
1314 static void
1315 amdgpu_pci_shutdown(struct pci_dev *pdev)
1316 {
1317         struct drm_device *dev = pci_get_drvdata(pdev);
1318         struct amdgpu_device *adev = drm_to_adev(dev);
1319
1320         if (amdgpu_ras_intr_triggered())
1321                 return;
1322
1323         /* if we are running in a VM, make sure the device
1324          * torn down properly on reboot/shutdown.
1325          * unfortunately we can't detect certain
1326          * hypervisors so just do this all the time.
1327          */
1328         if (!amdgpu_passthrough(adev))
1329                 adev->mp1_state = PP_MP1_STATE_UNLOAD;
1330         adev->in_poweroff_reboot_com = true;
1331         amdgpu_device_ip_suspend(adev);
1332         adev->in_poweroff_reboot_com = false;
1333         adev->mp1_state = PP_MP1_STATE_NONE;
1334 }
1335
1336 static int amdgpu_pmops_suspend(struct device *dev)
1337 {
1338         struct drm_device *drm_dev = dev_get_drvdata(dev);
1339
1340         return amdgpu_device_suspend(drm_dev, true);
1341 }
1342
1343 static int amdgpu_pmops_resume(struct device *dev)
1344 {
1345         struct drm_device *drm_dev = dev_get_drvdata(dev);
1346
1347         return amdgpu_device_resume(drm_dev, true);
1348 }
1349
1350 static int amdgpu_pmops_freeze(struct device *dev)
1351 {
1352         struct drm_device *drm_dev = dev_get_drvdata(dev);
1353         struct amdgpu_device *adev = drm_to_adev(drm_dev);
1354         int r;
1355
1356         adev->in_hibernate = true;
1357         r = amdgpu_device_suspend(drm_dev, true);
1358         adev->in_hibernate = false;
1359         if (r)
1360                 return r;
1361         return amdgpu_asic_reset(adev);
1362 }
1363
1364 static int amdgpu_pmops_thaw(struct device *dev)
1365 {
1366         struct drm_device *drm_dev = dev_get_drvdata(dev);
1367
1368         return amdgpu_device_resume(drm_dev, true);
1369 }
1370
1371 static int amdgpu_pmops_poweroff(struct device *dev)
1372 {
1373         struct drm_device *drm_dev = dev_get_drvdata(dev);
1374         struct amdgpu_device *adev = drm_to_adev(drm_dev);
1375         int r;
1376
1377         adev->in_poweroff_reboot_com = true;
1378         r =  amdgpu_device_suspend(drm_dev, true);
1379         adev->in_poweroff_reboot_com = false;
1380         return r;
1381 }
1382
1383 static int amdgpu_pmops_restore(struct device *dev)
1384 {
1385         struct drm_device *drm_dev = dev_get_drvdata(dev);
1386
1387         return amdgpu_device_resume(drm_dev, true);
1388 }
1389
1390 static int amdgpu_pmops_runtime_suspend(struct device *dev)
1391 {
1392         struct pci_dev *pdev = to_pci_dev(dev);
1393         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1394         struct amdgpu_device *adev = drm_to_adev(drm_dev);
1395         int ret, i;
1396
1397         if (!adev->runpm) {
1398                 pm_runtime_forbid(dev);
1399                 return -EBUSY;
1400         }
1401
1402         /* wait for all rings to drain before suspending */
1403         for (i = 0; i < AMDGPU_MAX_RINGS; i++) {
1404                 struct amdgpu_ring *ring = adev->rings[i];
1405                 if (ring && ring->sched.ready) {
1406                         ret = amdgpu_fence_wait_empty(ring);
1407                         if (ret)
1408                                 return -EBUSY;
1409                 }
1410         }
1411
1412         adev->in_runpm = true;
1413         if (amdgpu_device_supports_atpx(drm_dev))
1414                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1415
1416         ret = amdgpu_device_suspend(drm_dev, false);
1417         if (ret) {
1418                 adev->in_runpm = false;
1419                 return ret;
1420         }
1421
1422         if (amdgpu_device_supports_atpx(drm_dev)) {
1423                 /* Only need to handle PCI state in the driver for ATPX
1424                  * PCI core handles it for _PR3.
1425                  */
1426                 if (!amdgpu_is_atpx_hybrid()) {
1427                         amdgpu_device_cache_pci_state(pdev);
1428                         pci_disable_device(pdev);
1429                         pci_ignore_hotplug(pdev);
1430                         pci_set_power_state(pdev, PCI_D3cold);
1431                 }
1432                 drm_dev->switch_power_state = DRM_SWITCH_POWER_DYNAMIC_OFF;
1433         } else if (amdgpu_device_supports_baco(drm_dev)) {
1434                 amdgpu_device_baco_enter(drm_dev);
1435         }
1436
1437         return 0;
1438 }
1439
1440 static int amdgpu_pmops_runtime_resume(struct device *dev)
1441 {
1442         struct pci_dev *pdev = to_pci_dev(dev);
1443         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1444         struct amdgpu_device *adev = drm_to_adev(drm_dev);
1445         int ret;
1446
1447         if (!adev->runpm)
1448                 return -EINVAL;
1449
1450         if (amdgpu_device_supports_atpx(drm_dev)) {
1451                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1452
1453                 /* Only need to handle PCI state in the driver for ATPX
1454                  * PCI core handles it for _PR3.
1455                  */
1456                 if (!amdgpu_is_atpx_hybrid()) {
1457                         pci_set_power_state(pdev, PCI_D0);
1458                         amdgpu_device_load_pci_state(pdev);
1459                         ret = pci_enable_device(pdev);
1460                         if (ret)
1461                                 return ret;
1462                 }
1463                 pci_set_master(pdev);
1464         } else if (amdgpu_device_supports_boco(drm_dev)) {
1465                 /* Only need to handle PCI state in the driver for ATPX
1466                  * PCI core handles it for _PR3.
1467                  */
1468                 pci_set_master(pdev);
1469         } else if (amdgpu_device_supports_baco(drm_dev)) {
1470                 amdgpu_device_baco_exit(drm_dev);
1471         }
1472         ret = amdgpu_device_resume(drm_dev, false);
1473         if (amdgpu_device_supports_atpx(drm_dev))
1474                 drm_dev->switch_power_state = DRM_SWITCH_POWER_ON;
1475         adev->in_runpm = false;
1476         return 0;
1477 }
1478
1479 static int amdgpu_pmops_runtime_idle(struct device *dev)
1480 {
1481         struct drm_device *drm_dev = dev_get_drvdata(dev);
1482         struct amdgpu_device *adev = drm_to_adev(drm_dev);
1483         /* we don't want the main rpm_idle to call suspend - we want to autosuspend */
1484         int ret = 1;
1485
1486         if (!adev->runpm) {
1487                 pm_runtime_forbid(dev);
1488                 return -EBUSY;
1489         }
1490
1491         if (amdgpu_device_has_dc_support(adev)) {
1492                 struct drm_crtc *crtc;
1493
1494                 drm_modeset_lock_all(drm_dev);
1495
1496                 drm_for_each_crtc(crtc, drm_dev) {
1497                         if (crtc->state->active) {
1498                                 ret = -EBUSY;
1499                                 break;
1500                         }
1501                 }
1502
1503                 drm_modeset_unlock_all(drm_dev);
1504
1505         } else {
1506                 struct drm_connector *list_connector;
1507                 struct drm_connector_list_iter iter;
1508
1509                 mutex_lock(&drm_dev->mode_config.mutex);
1510                 drm_modeset_lock(&drm_dev->mode_config.connection_mutex, NULL);
1511
1512                 drm_connector_list_iter_begin(drm_dev, &iter);
1513                 drm_for_each_connector_iter(list_connector, &iter) {
1514                         if (list_connector->dpms ==  DRM_MODE_DPMS_ON) {
1515                                 ret = -EBUSY;
1516                                 break;
1517                         }
1518                 }
1519
1520                 drm_connector_list_iter_end(&iter);
1521
1522                 drm_modeset_unlock(&drm_dev->mode_config.connection_mutex);
1523                 mutex_unlock(&drm_dev->mode_config.mutex);
1524         }
1525
1526         if (ret == -EBUSY)
1527                 DRM_DEBUG_DRIVER("failing to power off - crtc active\n");
1528
1529         pm_runtime_mark_last_busy(dev);
1530         pm_runtime_autosuspend(dev);
1531         return ret;
1532 }
1533
1534 long amdgpu_drm_ioctl(struct file *filp,
1535                       unsigned int cmd, unsigned long arg)
1536 {
1537         struct drm_file *file_priv = filp->private_data;
1538         struct drm_device *dev;
1539         long ret;
1540         dev = file_priv->minor->dev;
1541         ret = pm_runtime_get_sync(dev->dev);
1542         if (ret < 0)
1543                 goto out;
1544
1545         ret = drm_ioctl(filp, cmd, arg);
1546
1547         pm_runtime_mark_last_busy(dev->dev);
1548 out:
1549         pm_runtime_put_autosuspend(dev->dev);
1550         return ret;
1551 }
1552
1553 static const struct dev_pm_ops amdgpu_pm_ops = {
1554         .suspend = amdgpu_pmops_suspend,
1555         .resume = amdgpu_pmops_resume,
1556         .freeze = amdgpu_pmops_freeze,
1557         .thaw = amdgpu_pmops_thaw,
1558         .poweroff = amdgpu_pmops_poweroff,
1559         .restore = amdgpu_pmops_restore,
1560         .runtime_suspend = amdgpu_pmops_runtime_suspend,
1561         .runtime_resume = amdgpu_pmops_runtime_resume,
1562         .runtime_idle = amdgpu_pmops_runtime_idle,
1563 };
1564
1565 static int amdgpu_flush(struct file *f, fl_owner_t id)
1566 {
1567         struct drm_file *file_priv = f->private_data;
1568         struct amdgpu_fpriv *fpriv = file_priv->driver_priv;
1569         long timeout = MAX_WAIT_SCHED_ENTITY_Q_EMPTY;
1570
1571         timeout = amdgpu_ctx_mgr_entity_flush(&fpriv->ctx_mgr, timeout);
1572         timeout = amdgpu_vm_wait_idle(&fpriv->vm, timeout);
1573
1574         return timeout >= 0 ? 0 : timeout;
1575 }
1576
1577 static const struct file_operations amdgpu_driver_kms_fops = {
1578         .owner = THIS_MODULE,
1579         .open = drm_open,
1580         .flush = amdgpu_flush,
1581         .release = drm_release,
1582         .unlocked_ioctl = amdgpu_drm_ioctl,
1583         .mmap = amdgpu_mmap,
1584         .poll = drm_poll,
1585         .read = drm_read,
1586 #ifdef CONFIG_COMPAT
1587         .compat_ioctl = amdgpu_kms_compat_ioctl,
1588 #endif
1589 };
1590
1591 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv)
1592 {
1593         struct drm_file *file;
1594
1595         if (!filp)
1596                 return -EINVAL;
1597
1598         if (filp->f_op != &amdgpu_driver_kms_fops) {
1599                 return -EINVAL;
1600         }
1601
1602         file = filp->private_data;
1603         *fpriv = file->driver_priv;
1604         return 0;
1605 }
1606
1607 const struct drm_ioctl_desc amdgpu_ioctls_kms[] = {
1608         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_CREATE, amdgpu_gem_create_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1609         DRM_IOCTL_DEF_DRV(AMDGPU_CTX, amdgpu_ctx_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1610         DRM_IOCTL_DEF_DRV(AMDGPU_VM, amdgpu_vm_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1611         DRM_IOCTL_DEF_DRV(AMDGPU_SCHED, amdgpu_sched_ioctl, DRM_MASTER),
1612         DRM_IOCTL_DEF_DRV(AMDGPU_BO_LIST, amdgpu_bo_list_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1613         DRM_IOCTL_DEF_DRV(AMDGPU_FENCE_TO_HANDLE, amdgpu_cs_fence_to_handle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1614         /* KMS */
1615         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_MMAP, amdgpu_gem_mmap_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1616         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_WAIT_IDLE, amdgpu_gem_wait_idle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1617         DRM_IOCTL_DEF_DRV(AMDGPU_CS, amdgpu_cs_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1618         DRM_IOCTL_DEF_DRV(AMDGPU_INFO, amdgpu_info_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1619         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_CS, amdgpu_cs_wait_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1620         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_FENCES, amdgpu_cs_wait_fences_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1621         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_METADATA, amdgpu_gem_metadata_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1622         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_VA, amdgpu_gem_va_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1623         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_OP, amdgpu_gem_op_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1624         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_USERPTR, amdgpu_gem_userptr_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
1625 };
1626
1627 static const struct drm_driver amdgpu_kms_driver = {
1628         .driver_features =
1629             DRIVER_ATOMIC |
1630             DRIVER_GEM |
1631             DRIVER_RENDER | DRIVER_MODESET | DRIVER_SYNCOBJ |
1632             DRIVER_SYNCOBJ_TIMELINE,
1633         .open = amdgpu_driver_open_kms,
1634         .postclose = amdgpu_driver_postclose_kms,
1635         .lastclose = amdgpu_driver_lastclose_kms,
1636         .irq_handler = amdgpu_irq_handler,
1637         .ioctls = amdgpu_ioctls_kms,
1638         .num_ioctls = ARRAY_SIZE(amdgpu_ioctls_kms),
1639         .dumb_create = amdgpu_mode_dumb_create,
1640         .dumb_map_offset = amdgpu_mode_dumb_mmap,
1641         .fops = &amdgpu_driver_kms_fops,
1642
1643         .prime_handle_to_fd = drm_gem_prime_handle_to_fd,
1644         .prime_fd_to_handle = drm_gem_prime_fd_to_handle,
1645         .gem_prime_import = amdgpu_gem_prime_import,
1646         .gem_prime_mmap = amdgpu_gem_prime_mmap,
1647
1648         .name = DRIVER_NAME,
1649         .desc = DRIVER_DESC,
1650         .date = DRIVER_DATE,
1651         .major = KMS_DRIVER_MAJOR,
1652         .minor = KMS_DRIVER_MINOR,
1653         .patchlevel = KMS_DRIVER_PATCHLEVEL,
1654 };
1655
1656 static struct pci_error_handlers amdgpu_pci_err_handler = {
1657         .error_detected = amdgpu_pci_error_detected,
1658         .mmio_enabled   = amdgpu_pci_mmio_enabled,
1659         .slot_reset     = amdgpu_pci_slot_reset,
1660         .resume         = amdgpu_pci_resume,
1661 };
1662
1663 static struct pci_driver amdgpu_kms_pci_driver = {
1664         .name = DRIVER_NAME,
1665         .id_table = pciidlist,
1666         .probe = amdgpu_pci_probe,
1667         .remove = amdgpu_pci_remove,
1668         .shutdown = amdgpu_pci_shutdown,
1669         .driver.pm = &amdgpu_pm_ops,
1670         .err_handler = &amdgpu_pci_err_handler,
1671 };
1672
1673 static int __init amdgpu_init(void)
1674 {
1675         int r;
1676
1677         if (vgacon_text_force()) {
1678                 DRM_ERROR("VGACON disables amdgpu kernel modesetting.\n");
1679                 return -EINVAL;
1680         }
1681
1682         r = amdgpu_sync_init();
1683         if (r)
1684                 goto error_sync;
1685
1686         r = amdgpu_fence_slab_init();
1687         if (r)
1688                 goto error_fence;
1689
1690         DRM_INFO("amdgpu kernel modesetting enabled.\n");
1691         amdgpu_register_atpx_handler();
1692
1693         /* Ignore KFD init failures. Normal when CONFIG_HSA_AMD is not set. */
1694         amdgpu_amdkfd_init();
1695
1696         /* let modprobe override vga console setting */
1697         return pci_register_driver(&amdgpu_kms_pci_driver);
1698
1699 error_fence:
1700         amdgpu_sync_fini();
1701
1702 error_sync:
1703         return r;
1704 }
1705
1706 static void __exit amdgpu_exit(void)
1707 {
1708         amdgpu_amdkfd_fini();
1709         pci_unregister_driver(&amdgpu_kms_pci_driver);
1710         amdgpu_unregister_atpx_handler();
1711         amdgpu_sync_fini();
1712         amdgpu_fence_slab_fini();
1713         mmu_notifier_synchronize();
1714 }
1715
1716 module_init(amdgpu_init);
1717 module_exit(amdgpu_exit);
1718
1719 MODULE_AUTHOR(DRIVER_AUTHOR);
1720 MODULE_DESCRIPTION(DRIVER_DESC);
1721 MODULE_LICENSE("GPL and additional rights");