drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_gds.h"
  55
  56 #include "gpu_scheduler.h"
  57
  58 /*
  59  * Modules parameters.
  60  */
  61 extern int amdgpu_modeset;
  62 extern int amdgpu_vram_limit;
  63 extern int amdgpu_gart_size;
  64 extern int amdgpu_benchmarking;
  65 extern int amdgpu_testing;
  66 extern int amdgpu_audio;
  67 extern int amdgpu_disp_priority;
  68 extern int amdgpu_hw_i2c;
  69 extern int amdgpu_pcie_gen2;
  70 extern int amdgpu_msi;
  71 extern int amdgpu_lockup_timeout;
  72 extern int amdgpu_dpm;
  73 extern int amdgpu_smc_load_fw;
  74 extern int amdgpu_aspm;
  75 extern int amdgpu_runtime_pm;
  76 extern int amdgpu_hard_reset;
  77 extern unsigned amdgpu_ip_block_mask;
  78 extern int amdgpu_bapm;
  79 extern int amdgpu_deep_color;
  80 extern int amdgpu_vm_size;
  81 extern int amdgpu_vm_block_size;
  82 extern int amdgpu_enable_scheduler;
  83
  84 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
  85 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  86 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
  87 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
  88 #define AMDGPU_IB_POOL_SIZE                     16
  89 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
  90 #define AMDGPUFB_CONN_LIMIT                     4
  91 #define AMDGPU_BIOS_NUM_SCRATCH                 8
  92
  93 /* max number of rings */
  94 #define AMDGPU_MAX_RINGS                        16
  95 #define AMDGPU_MAX_GFX_RINGS                    1
  96 #define AMDGPU_MAX_COMPUTE_RINGS                8
  97 #define AMDGPU_MAX_VCE_RINGS                    2
  98
  99 /* number of hw syncs before falling back on blocking */
 100 #define AMDGPU_NUM_SYNCS                        4
 101
 102 /* hardcode that limit for now */
 103 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 104
 105 /* hard reset data */
 106 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 107
 108 /* reset flags */
 109 #define AMDGPU_RESET_GFX                        (1 << 0)
 110 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 111 #define AMDGPU_RESET_DMA                        (1 << 2)
 112 #define AMDGPU_RESET_CP                         (1 << 3)
 113 #define AMDGPU_RESET_GRBM                       (1 << 4)
 114 #define AMDGPU_RESET_DMA1                       (1 << 5)
 115 #define AMDGPU_RESET_RLC                        (1 << 6)
 116 #define AMDGPU_RESET_SEM                        (1 << 7)
 117 #define AMDGPU_RESET_IH                         (1 << 8)
 118 #define AMDGPU_RESET_VMC                        (1 << 9)
 119 #define AMDGPU_RESET_MC                         (1 << 10)
 120 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 121 #define AMDGPU_RESET_UVD                        (1 << 12)
 122 #define AMDGPU_RESET_VCE                        (1 << 13)
 123 #define AMDGPU_RESET_VCE1                       (1 << 14)
 124
 125 /* CG block flags */
 126 #define AMDGPU_CG_BLOCK_GFX                     (1 << 0)
 127 #define AMDGPU_CG_BLOCK_MC                      (1 << 1)
 128 #define AMDGPU_CG_BLOCK_SDMA                    (1 << 2)
 129 #define AMDGPU_CG_BLOCK_UVD                     (1 << 3)
 130 #define AMDGPU_CG_BLOCK_VCE                     (1 << 4)
 131 #define AMDGPU_CG_BLOCK_HDP                     (1 << 5)
 132 #define AMDGPU_CG_BLOCK_BIF                     (1 << 6)
 133
 134 /* CG flags */
 135 #define AMDGPU_CG_SUPPORT_GFX_MGCG              (1 << 0)
 136 #define AMDGPU_CG_SUPPORT_GFX_MGLS              (1 << 1)
 137 #define AMDGPU_CG_SUPPORT_GFX_CGCG              (1 << 2)
 138 #define AMDGPU_CG_SUPPORT_GFX_CGLS              (1 << 3)
 139 #define AMDGPU_CG_SUPPORT_GFX_CGTS              (1 << 4)
 140 #define AMDGPU_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 141 #define AMDGPU_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 142 #define AMDGPU_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 143 #define AMDGPU_CG_SUPPORT_MC_LS                 (1 << 8)
 144 #define AMDGPU_CG_SUPPORT_MC_MGCG               (1 << 9)
 145 #define AMDGPU_CG_SUPPORT_SDMA_LS               (1 << 10)
 146 #define AMDGPU_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 147 #define AMDGPU_CG_SUPPORT_BIF_LS                (1 << 12)
 148 #define AMDGPU_CG_SUPPORT_UVD_MGCG              (1 << 13)
 149 #define AMDGPU_CG_SUPPORT_VCE_MGCG              (1 << 14)
 150 #define AMDGPU_CG_SUPPORT_HDP_LS                (1 << 15)
 151 #define AMDGPU_CG_SUPPORT_HDP_MGCG              (1 << 16)
 152
 153 /* PG flags */
 154 #define AMDGPU_PG_SUPPORT_GFX_PG                (1 << 0)
 155 #define AMDGPU_PG_SUPPORT_GFX_SMG               (1 << 1)
 156 #define AMDGPU_PG_SUPPORT_GFX_DMG               (1 << 2)
 157 #define AMDGPU_PG_SUPPORT_UVD                   (1 << 3)
 158 #define AMDGPU_PG_SUPPORT_VCE                   (1 << 4)
 159 #define AMDGPU_PG_SUPPORT_CP                    (1 << 5)
 160 #define AMDGPU_PG_SUPPORT_GDS                   (1 << 6)
 161 #define AMDGPU_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 162 #define AMDGPU_PG_SUPPORT_SDMA                  (1 << 8)
 163 #define AMDGPU_PG_SUPPORT_ACP                   (1 << 9)
 164 #define AMDGPU_PG_SUPPORT_SAMU                  (1 << 10)
 165
 166 /* GFX current status */
 167 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 168 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 169 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 170 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 171 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 172
 173 /* max cursor sizes (in pixels) */
 174 #define CIK_CURSOR_WIDTH 128
 175 #define CIK_CURSOR_HEIGHT 128
 176
 177 struct amdgpu_device;
 178 struct amdgpu_fence;
 179 struct amdgpu_ib;
 180 struct amdgpu_vm;
 181 struct amdgpu_ring;
 182 struct amdgpu_semaphore;
 183 struct amdgpu_cs_parser;
 184 struct amdgpu_irq_src;
 185 struct amdgpu_fpriv;
 186
 187 enum amdgpu_cp_irq {
 188         AMDGPU_CP_IRQ_GFX_EOP = 0,
 189         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 197
 198         AMDGPU_CP_IRQ_LAST
 199 };
 200
 201 enum amdgpu_sdma_irq {
 202         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 203         AMDGPU_SDMA_IRQ_TRAP1,
 204
 205         AMDGPU_SDMA_IRQ_LAST
 206 };
 207
 208 enum amdgpu_thermal_irq {
 209         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 210         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 211
 212         AMDGPU_THERMAL_IRQ_LAST
 213 };
 214
 215 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 216                                   enum amd_ip_block_type block_type,
 217                                   enum amd_clockgating_state state);
 218 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 219                                   enum amd_ip_block_type block_type,
 220                                   enum amd_powergating_state state);
 221
 222 struct amdgpu_ip_block_version {
 223         enum amd_ip_block_type type;
 224         u32 major;
 225         u32 minor;
 226         u32 rev;
 227         const struct amd_ip_funcs *funcs;
 228 };
 229
 230 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 231                                 enum amd_ip_block_type type,
 232                                 u32 major, u32 minor);
 233
 234 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 235                                         struct amdgpu_device *adev,
 236                                         enum amd_ip_block_type type);
 237
 238 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 239 struct amdgpu_buffer_funcs {
 240         /* maximum bytes in a single operation */
 241         uint32_t        copy_max_bytes;
 242
 243         /* number of dw to reserve per operation */
 244         unsigned        copy_num_dw;
 245
 246         /* used for buffer migration */
 247         void (*emit_copy_buffer)(struct amdgpu_ring *ring,
 248                                  /* src addr in bytes */
 249                                  uint64_t src_offset,
 250                                  /* dst addr in bytes */
 251                                  uint64_t dst_offset,
 252                                  /* number of byte to transfer */
 253                                  uint32_t byte_count);
 254
 255         /* maximum bytes in a single operation */
 256         uint32_t        fill_max_bytes;
 257
 258         /* number of dw to reserve per operation */
 259         unsigned        fill_num_dw;
 260
 261         /* used for buffer clearing */
 262         void (*emit_fill_buffer)(struct amdgpu_ring *ring,
 263                                  /* value to write to memory */
 264                                  uint32_t src_data,
 265                                  /* dst addr in bytes */
 266                                  uint64_t dst_offset,
 267                                  /* number of byte to fill */
 268                                  uint32_t byte_count);
 269 };
 270
 271 /* provided by hw blocks that can write ptes, e.g., sdma */
 272 struct amdgpu_vm_pte_funcs {
 273         /* copy pte entries from GART */
 274         void (*copy_pte)(struct amdgpu_ib *ib,
 275                          uint64_t pe, uint64_t src,
 276                          unsigned count);
 277         /* write pte one entry at a time with addr mapping */
 278         void (*write_pte)(struct amdgpu_ib *ib,
 279                           uint64_t pe,
 280                           uint64_t addr, unsigned count,
 281                           uint32_t incr, uint32_t flags);
 282         /* for linear pte/pde updates without addr mapping */
 283         void (*set_pte_pde)(struct amdgpu_ib *ib,
 284                             uint64_t pe,
 285                             uint64_t addr, unsigned count,
 286                             uint32_t incr, uint32_t flags);
 287         /* pad the indirect buffer to the necessary number of dw */
 288         void (*pad_ib)(struct amdgpu_ib *ib);
 289 };
 290
 291 /* provided by the gmc block */
 292 struct amdgpu_gart_funcs {
 293         /* flush the vm tlb via mmio */
 294         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 295                               uint32_t vmid);
 296         /* write pte/pde updates using the cpu */
 297         int (*set_pte_pde)(struct amdgpu_device *adev,
 298                            void *cpu_pt_addr, /* cpu addr of page table */
 299                            uint32_t gpu_page_idx, /* pte/pde to update */
 300                            uint64_t addr, /* addr to write into pte/pde */
 301                            uint32_t flags); /* access flags */
 302 };
 303
 304 /* provided by the ih block */
 305 struct amdgpu_ih_funcs {
 306         /* ring read/write ptr handling, called from interrupt context */
 307         u32 (*get_wptr)(struct amdgpu_device *adev);
 308         void (*decode_iv)(struct amdgpu_device *adev,
 309                           struct amdgpu_iv_entry *entry);
 310         void (*set_rptr)(struct amdgpu_device *adev);
 311 };
 312
 313 /* provided by hw blocks that expose a ring buffer for commands */
 314 struct amdgpu_ring_funcs {
 315         /* ring read/write ptr handling */
 316         u32 (*get_rptr)(struct amdgpu_ring *ring);
 317         u32 (*get_wptr)(struct amdgpu_ring *ring);
 318         void (*set_wptr)(struct amdgpu_ring *ring);
 319         /* validating and patching of IBs */
 320         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 321         /* command emit functions */
 322         void (*emit_ib)(struct amdgpu_ring *ring,
 323                         struct amdgpu_ib *ib);
 324         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 325                            uint64_t seq, unsigned flags);
 326         bool (*emit_semaphore)(struct amdgpu_ring *ring,
 327                                struct amdgpu_semaphore *semaphore,
 328                                bool emit_wait);
 329         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 330                               uint64_t pd_addr);
 331         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 332         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 333                                 uint32_t gds_base, uint32_t gds_size,
 334                                 uint32_t gws_base, uint32_t gws_size,
 335                                 uint32_t oa_base, uint32_t oa_size);
 336         /* testing functions */
 337         int (*test_ring)(struct amdgpu_ring *ring);
 338         int (*test_ib)(struct amdgpu_ring *ring);
 339         bool (*is_lockup)(struct amdgpu_ring *ring);
 340 };
 341
 342 /*
 343  * BIOS.
 344  */
 345 bool amdgpu_get_bios(struct amdgpu_device *adev);
 346 bool amdgpu_read_bios(struct amdgpu_device *adev);
 347
 348 /*
 349  * Dummy page
 350  */
 351 struct amdgpu_dummy_page {
 352         struct page     *page;
 353         dma_addr_t      addr;
 354 };
 355 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 356 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 357
 358
 359 /*
 360  * Clocks
 361  */
 362
 363 #define AMDGPU_MAX_PPLL 3
 364
 365 struct amdgpu_clock {
 366         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 367         struct amdgpu_pll spll;
 368         struct amdgpu_pll mpll;
 369         /* 10 Khz units */
 370         uint32_t default_mclk;
 371         uint32_t default_sclk;
 372         uint32_t default_dispclk;
 373         uint32_t current_dispclk;
 374         uint32_t dp_extclk;
 375         uint32_t max_pixel_clock;
 376 };
 377
 378 /*
 379  * Fences.
 380  */
 381 struct amdgpu_fence_driver {
 382         struct amdgpu_ring              *ring;
 383         uint64_t                        gpu_addr;
 384         volatile uint32_t               *cpu_addr;
 385         /* sync_seq is protected by ring emission lock */
 386         uint64_t                        sync_seq[AMDGPU_MAX_RINGS];
 387         atomic64_t                      last_seq;
 388         bool                            initialized;
 389         struct amdgpu_irq_src           *irq_src;
 390         unsigned                        irq_type;
 391         struct delayed_work             lockup_work;
 392 };
 393
 394 /* some special values for the owner field */
 395 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 396 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 397 #define AMDGPU_FENCE_OWNER_MOVE         ((void*)2ul)
 398
 399 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 400 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 401
 402 struct amdgpu_fence {
 403         struct fence base;
 404
 405         /* RB, DMA, etc. */
 406         struct amdgpu_ring              *ring;
 407         uint64_t                        seq;
 408
 409         /* filp or special value for fence creator */
 410         void                            *owner;
 411
 412         wait_queue_t                    fence_wake;
 413 };
 414
 415 struct amdgpu_user_fence {
 416         /* write-back bo */
 417         struct amdgpu_bo        *bo;
 418         /* write-back address offset to bo start */
 419         uint32_t                offset;
 420         uint64_t                sequence;
 421 };
 422
 423 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 424 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 425 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 426
 427 void amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring);
 428 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 429                                    struct amdgpu_irq_src *irq_src,
 430                                    unsigned irq_type);
 431 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 432 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 433 int amdgpu_fence_emit(struct amdgpu_ring *ring, void *owner,
 434                       struct amdgpu_fence **fence);
 435 void amdgpu_fence_process(struct amdgpu_ring *ring);
 436 int amdgpu_fence_wait_next(struct amdgpu_ring *ring);
 437 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 438 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 439
 440 bool amdgpu_fence_signaled(struct amdgpu_fence *fence);
 441 int amdgpu_fence_wait(struct amdgpu_fence *fence, bool interruptible);
 442 int amdgpu_fence_wait_any(struct amdgpu_device *adev,
 443                           struct amdgpu_fence **fences,
 444                           bool intr);
 445 struct amdgpu_fence *amdgpu_fence_ref(struct amdgpu_fence *fence);
 446 void amdgpu_fence_unref(struct amdgpu_fence **fence);
 447
 448 bool amdgpu_fence_need_sync(struct amdgpu_fence *fence,
 449                             struct amdgpu_ring *ring);
 450 void amdgpu_fence_note_sync(struct amdgpu_fence *fence,
 451                             struct amdgpu_ring *ring);
 452
 453 static inline struct amdgpu_fence *amdgpu_fence_later(struct amdgpu_fence *a,
 454                                                       struct amdgpu_fence *b)
 455 {
 456         if (!a) {
 457                 return b;
 458         }
 459
 460         if (!b) {
 461                 return a;
 462         }
 463
 464         BUG_ON(a->ring != b->ring);
 465
 466         if (a->seq > b->seq) {
 467                 return a;
 468         } else {
 469                 return b;
 470         }
 471 }
 472
 473 static inline bool amdgpu_fence_is_earlier(struct amdgpu_fence *a,
 474                                            struct amdgpu_fence *b)
 475 {
 476         if (!a) {
 477                 return false;
 478         }
 479
 480         if (!b) {
 481                 return true;
 482         }
 483
 484         BUG_ON(a->ring != b->ring);
 485
 486         return a->seq < b->seq;
 487 }
 488
 489 int amdgpu_user_fence_emit(struct amdgpu_ring *ring, struct amdgpu_user_fence *user,
 490                            void *owner, struct amdgpu_fence **fence);
 491
 492 /*
 493  * TTM.
 494  */
 495 struct amdgpu_mman {
 496         struct ttm_bo_global_ref        bo_global_ref;
 497         struct drm_global_reference     mem_global_ref;
 498         struct ttm_bo_device            bdev;
 499         bool                            mem_global_referenced;
 500         bool                            initialized;
 501
 502 #if defined(CONFIG_DEBUG_FS)
 503         struct dentry                   *vram;
 504         struct dentry                   *gtt;
 505 #endif
 506
 507         /* buffer handling */
 508         const struct amdgpu_buffer_funcs        *buffer_funcs;
 509         struct amdgpu_ring                      *buffer_funcs_ring;
 510 };
 511
 512 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 513                        uint64_t src_offset,
 514                        uint64_t dst_offset,
 515                        uint32_t byte_count,
 516                        struct reservation_object *resv,
 517                        struct amdgpu_fence **fence);
 518 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 519
 520 struct amdgpu_bo_list_entry {
 521         struct amdgpu_bo                *robj;
 522         struct ttm_validate_buffer      tv;
 523         struct amdgpu_bo_va             *bo_va;
 524         unsigned                        prefered_domains;
 525         unsigned                        allowed_domains;
 526         uint32_t                        priority;
 527 };
 528
 529 struct amdgpu_bo_va_mapping {
 530         struct list_head                list;
 531         struct interval_tree_node       it;
 532         uint64_t                        offset;
 533         uint32_t                        flags;
 534 };
 535
 536 /* bo virtual addresses in a specific vm */
 537 struct amdgpu_bo_va {
 538         /* protected by bo being reserved */
 539         struct list_head                bo_list;
 540         uint64_t                        addr;
 541         struct amdgpu_fence             *last_pt_update;
 542         unsigned                        ref_count;
 543
 544         /* protected by vm mutex */
 545         struct list_head                mappings;
 546         struct list_head                vm_status;
 547
 548         /* constant after initialization */
 549         struct amdgpu_vm                *vm;
 550         struct amdgpu_bo                *bo;
 551 };
 552
 553 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 554
 555 struct amdgpu_bo {
 556         /* Protected by gem.mutex */
 557         struct list_head                list;
 558         /* Protected by tbo.reserved */
 559         u32                             initial_domain;
 560         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 561         struct ttm_placement            placement;
 562         struct ttm_buffer_object        tbo;
 563         struct ttm_bo_kmap_obj          kmap;
 564         u64                             flags;
 565         unsigned                        pin_count;
 566         void                            *kptr;
 567         u64                             tiling_flags;
 568         u64                             metadata_flags;
 569         void                            *metadata;
 570         u32                             metadata_size;
 571         /* list of all virtual address to which this bo
 572          * is associated to
 573          */
 574         struct list_head                va;
 575         /* Constant after initialization */
 576         struct amdgpu_device            *adev;
 577         struct drm_gem_object           gem_base;
 578
 579         struct ttm_bo_kmap_obj          dma_buf_vmap;
 580         pid_t                           pid;
 581         struct amdgpu_mn                *mn;
 582         struct list_head                mn_list;
 583 };
 584 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 585
 586 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 587 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 588                                 struct drm_file *file_priv);
 589 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 590                                 struct drm_file *file_priv);
 591 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 592 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 593 struct drm_gem_object *amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 594                                                         struct dma_buf_attachment *attach,
 595                                                         struct sg_table *sg);
 596 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 597                                         struct drm_gem_object *gobj,
 598                                         int flags);
 599 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 600 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 601 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 602 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 603 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 604 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 605
 606 /* sub-allocation manager, it has to be protected by another lock.
 607  * By conception this is an helper for other part of the driver
 608  * like the indirect buffer or semaphore, which both have their
 609  * locking.
 610  *
 611  * Principe is simple, we keep a list of sub allocation in offset
 612  * order (first entry has offset == 0, last entry has the highest
 613  * offset).
 614  *
 615  * When allocating new object we first check if there is room at
 616  * the end total_size - (last_object_offset + last_object_size) >=
 617  * alloc_size. If so we allocate new object there.
 618  *
 619  * When there is not enough room at the end, we start waiting for
 620  * each sub object until we reach object_offset+object_size >=
 621  * alloc_size, this object then become the sub object we return.
 622  *
 623  * Alignment can't be bigger than page size.
 624  *
 625  * Hole are not considered for allocation to keep things simple.
 626  * Assumption is that there won't be hole (all object on same
 627  * alignment).
 628  */
 629 struct amdgpu_sa_manager {
 630         wait_queue_head_t       wq;
 631         struct amdgpu_bo        *bo;
 632         struct list_head        *hole;
 633         struct list_head        flist[AMDGPU_MAX_RINGS];
 634         struct list_head        olist;
 635         unsigned                size;
 636         uint64_t                gpu_addr;
 637         void                    *cpu_ptr;
 638         uint32_t                domain;
 639         uint32_t                align;
 640 };
 641
 642 struct amdgpu_sa_bo;
 643
 644 /* sub-allocation buffer */
 645 struct amdgpu_sa_bo {
 646         struct list_head                olist;
 647         struct list_head                flist;
 648         struct amdgpu_sa_manager        *manager;
 649         unsigned                        soffset;
 650         unsigned                        eoffset;
 651         struct amdgpu_fence             *fence;
 652 };
 653
 654 /*
 655  * GEM objects.
 656  */
 657 struct amdgpu_gem {
 658         struct mutex            mutex;
 659         struct list_head        objects;
 660 };
 661
 662 int amdgpu_gem_init(struct amdgpu_device *adev);
 663 void amdgpu_gem_fini(struct amdgpu_device *adev);
 664 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 665                                 int alignment, u32 initial_domain,
 666                                 u64 flags, bool kernel,
 667                                 struct drm_gem_object **obj);
 668
 669 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 670                             struct drm_device *dev,
 671                             struct drm_mode_create_dumb *args);
 672 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 673                           struct drm_device *dev,
 674                           uint32_t handle, uint64_t *offset_p);
 675
 676 /*
 677  * Semaphores.
 678  */
 679 struct amdgpu_semaphore {
 680         struct amdgpu_sa_bo     *sa_bo;
 681         signed                  waiters;
 682         uint64_t                gpu_addr;
 683 };
 684
 685 int amdgpu_semaphore_create(struct amdgpu_device *adev,
 686                             struct amdgpu_semaphore **semaphore);
 687 bool amdgpu_semaphore_emit_signal(struct amdgpu_ring *ring,
 688                                   struct amdgpu_semaphore *semaphore);
 689 bool amdgpu_semaphore_emit_wait(struct amdgpu_ring *ring,
 690                                 struct amdgpu_semaphore *semaphore);
 691 void amdgpu_semaphore_free(struct amdgpu_device *adev,
 692                            struct amdgpu_semaphore **semaphore,
 693                            struct amdgpu_fence *fence);
 694
 695 /*
 696  * Synchronization
 697  */
 698 struct amdgpu_sync {
 699         struct amdgpu_semaphore *semaphores[AMDGPU_NUM_SYNCS];
 700         struct amdgpu_fence     *sync_to[AMDGPU_MAX_RINGS];
 701         struct amdgpu_fence     *last_vm_update;
 702 };
 703
 704 void amdgpu_sync_create(struct amdgpu_sync *sync);
 705 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 706                       struct fence *f);
 707 int amdgpu_sync_resv(struct amdgpu_device *adev,
 708                      struct amdgpu_sync *sync,
 709                      struct reservation_object *resv,
 710                      void *owner);
 711 int amdgpu_sync_rings(struct amdgpu_sync *sync,
 712                       struct amdgpu_ring *ring);
 713 void amdgpu_sync_free(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 714                       struct amdgpu_fence *fence);
 715
 716 /*
 717  * GART structures, functions & helpers
 718  */
 719 struct amdgpu_mc;
 720
 721 #define AMDGPU_GPU_PAGE_SIZE 4096
 722 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 723 #define AMDGPU_GPU_PAGE_SHIFT 12
 724 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 725
 726 struct amdgpu_gart {
 727         dma_addr_t                      table_addr;
 728         struct amdgpu_bo                *robj;
 729         void                            *ptr;
 730         unsigned                        num_gpu_pages;
 731         unsigned                        num_cpu_pages;
 732         unsigned                        table_size;
 733         struct page                     **pages;
 734         dma_addr_t                      *pages_addr;
 735         bool                            ready;
 736         const struct amdgpu_gart_funcs *gart_funcs;
 737 };
 738
 739 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 740 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 741 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 742 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 743 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 744 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 745 int amdgpu_gart_init(struct amdgpu_device *adev);
 746 void amdgpu_gart_fini(struct amdgpu_device *adev);
 747 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 748                         int pages);
 749 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 750                      int pages, struct page **pagelist,
 751                      dma_addr_t *dma_addr, uint32_t flags);
 752
 753 /*
 754  * GPU MC structures, functions & helpers
 755  */
 756 struct amdgpu_mc {
 757         resource_size_t         aper_size;
 758         resource_size_t         aper_base;
 759         resource_size_t         agp_base;
 760         /* for some chips with <= 32MB we need to lie
 761          * about vram size near mc fb location */
 762         u64                     mc_vram_size;
 763         u64                     visible_vram_size;
 764         u64                     gtt_size;
 765         u64                     gtt_start;
 766         u64                     gtt_end;
 767         u64                     vram_start;
 768         u64                     vram_end;
 769         unsigned                vram_width;
 770         u64                     real_vram_size;
 771         int                     vram_mtrr;
 772         u64                     gtt_base_align;
 773         u64                     mc_mask;
 774         const struct firmware   *fw;    /* MC firmware */
 775         uint32_t                fw_version;
 776         struct amdgpu_irq_src   vm_fault;
 777         uint32_t                vram_type;
 778 };
 779
 780 /*
 781  * GPU doorbell structures, functions & helpers
 782  */
 783 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 784 {
 785         AMDGPU_DOORBELL_KIQ                     = 0x000,
 786         AMDGPU_DOORBELL_HIQ                     = 0x001,
 787         AMDGPU_DOORBELL_DIQ                     = 0x002,
 788         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 789         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 790         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 791         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 792         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 793         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 794         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 795         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 796         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 797         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 798         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 799         AMDGPU_DOORBELL_IH                      = 0x1E8,
 800         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 801         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 802 } AMDGPU_DOORBELL_ASSIGNMENT;
 803
 804 struct amdgpu_doorbell {
 805         /* doorbell mmio */
 806         resource_size_t         base;
 807         resource_size_t         size;
 808         u32 __iomem             *ptr;
 809         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 810 };
 811
 812 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 813                                 phys_addr_t *aperture_base,
 814                                 size_t *aperture_size,
 815                                 size_t *start_offset);
 816
 817 /*
 818  * IRQS.
 819  */
 820
 821 struct amdgpu_flip_work {
 822         struct work_struct              flip_work;
 823         struct work_struct              unpin_work;
 824         struct amdgpu_device            *adev;
 825         int                             crtc_id;
 826         uint64_t                        base;
 827         struct drm_pending_vblank_event *event;
 828         struct amdgpu_bo                *old_rbo;
 829         struct fence                    *fence;
 830 };
 831
 832
 833 /*
 834  * CP & rings.
 835  */
 836
 837 struct amdgpu_ib {
 838         struct amdgpu_sa_bo             *sa_bo;
 839         uint32_t                        length_dw;
 840         uint64_t                        gpu_addr;
 841         uint32_t                        *ptr;
 842         struct amdgpu_ring              *ring;
 843         struct amdgpu_fence             *fence;
 844         struct amdgpu_user_fence        *user;
 845         struct amdgpu_vm                *vm;
 846         struct amdgpu_ctx               *ctx;
 847         struct amdgpu_sync              sync;
 848         uint32_t                        gds_base, gds_size;
 849         uint32_t                        gws_base, gws_size;
 850         uint32_t                        oa_base, oa_size;
 851         uint32_t                        flags;
 852         /* resulting sequence number */
 853         uint64_t                        sequence;
 854 };
 855
 856 enum amdgpu_ring_type {
 857         AMDGPU_RING_TYPE_GFX,
 858         AMDGPU_RING_TYPE_COMPUTE,
 859         AMDGPU_RING_TYPE_SDMA,
 860         AMDGPU_RING_TYPE_UVD,
 861         AMDGPU_RING_TYPE_VCE
 862 };
 863
 864 extern struct amd_sched_backend_ops amdgpu_sched_ops;
 865
 866 struct amdgpu_ring {
 867         struct amdgpu_device            *adev;
 868         const struct amdgpu_ring_funcs  *funcs;
 869         struct amdgpu_fence_driver      fence_drv;
 870         struct amd_gpu_scheduler        *scheduler;
 871
 872         struct mutex            *ring_lock;
 873         struct amdgpu_bo        *ring_obj;
 874         volatile uint32_t       *ring;
 875         unsigned                rptr_offs;
 876         u64                     next_rptr_gpu_addr;
 877         volatile u32            *next_rptr_cpu_addr;
 878         unsigned                wptr;
 879         unsigned                wptr_old;
 880         unsigned                ring_size;
 881         unsigned                ring_free_dw;
 882         int                     count_dw;
 883         atomic_t                last_rptr;
 884         atomic64_t              last_activity;
 885         uint64_t                gpu_addr;
 886         uint32_t                align_mask;
 887         uint32_t                ptr_mask;
 888         bool                    ready;
 889         u32                     nop;
 890         u32                     idx;
 891         u64                     last_semaphore_signal_addr;
 892         u64                     last_semaphore_wait_addr;
 893         u32                     me;
 894         u32                     pipe;
 895         u32                     queue;
 896         struct amdgpu_bo        *mqd_obj;
 897         u32                     doorbell_index;
 898         bool                    use_doorbell;
 899         unsigned                wptr_offs;
 900         unsigned                next_rptr_offs;
 901         unsigned                fence_offs;
 902         struct amdgpu_ctx       *current_ctx;
 903         enum amdgpu_ring_type   type;
 904         char                    name[16];
 905         bool                    is_pte_ring;
 906 };
 907
 908 /*
 909  * VM
 910  */
 911
 912 /* maximum number of VMIDs */
 913 #define AMDGPU_NUM_VM   16
 914
 915 /* number of entries in page table */
 916 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 917
 918 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 919 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 920 #define AMDGPU_VM_PTB_ALIGN_MASK (AMDGPU_VM_PTB_ALIGN_SIZE - 1)
 921 #define AMDGPU_VM_PTB_ALIGN(a) (((a) + AMDGPU_VM_PTB_ALIGN_MASK) & ~AMDGPU_VM_PTB_ALIGN_MASK)
 922
 923 #define AMDGPU_PTE_VALID        (1 << 0)
 924 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 925 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 926
 927 /* VI only */
 928 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 929
 930 #define AMDGPU_PTE_READABLE     (1 << 5)
 931 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 932
 933 /* PTE (Page Table Entry) fragment field for different page sizes */
 934 #define AMDGPU_PTE_FRAG_4KB     (0 << 7)
 935 #define AMDGPU_PTE_FRAG_64KB    (4 << 7)
 936 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 937
 938 struct amdgpu_vm_pt {
 939         struct amdgpu_bo                *bo;
 940         uint64_t                        addr;
 941 };
 942
 943 struct amdgpu_vm_id {
 944         unsigned                id;
 945         uint64_t                pd_gpu_addr;
 946         /* last flushed PD/PT update */
 947         struct amdgpu_fence     *flushed_updates;
 948         /* last use of vmid */
 949         struct amdgpu_fence     *last_id_use;
 950 };
 951
 952 struct amdgpu_vm {
 953         struct mutex            mutex;
 954
 955         struct rb_root          va;
 956
 957         /* protecting invalidated and freed */
 958         spinlock_t              status_lock;
 959
 960         /* BOs moved, but not yet updated in the PT */
 961         struct list_head        invalidated;
 962
 963         /* BOs freed, but not yet updated in the PT */
 964         struct list_head        freed;
 965
 966         /* contains the page directory */
 967         struct amdgpu_bo        *page_directory;
 968         unsigned                max_pde_used;
 969
 970         /* array of page tables, one for each page directory entry */
 971         struct amdgpu_vm_pt     *page_tables;
 972
 973         /* for id and flush management per ring */
 974         struct amdgpu_vm_id     ids[AMDGPU_MAX_RINGS];
 975 };
 976
 977 struct amdgpu_vm_manager {
 978         struct amdgpu_fence             *active[AMDGPU_NUM_VM];
 979         uint32_t                        max_pfn;
 980         /* number of VMIDs */
 981         unsigned                        nvm;
 982         /* vram base address for page table entry  */
 983         u64                             vram_base_offset;
 984         /* is vm enabled? */
 985         bool                            enabled;
 986         /* for hw to save the PD addr on suspend/resume */
 987         uint32_t                        saved_table_addr[AMDGPU_NUM_VM];
 988         /* vm pte handling */
 989         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 990         struct amdgpu_ring                      *vm_pte_funcs_ring;
 991 };
 992
 993 /*
 994  * context related structures
 995  */
 996
 997 #define AMDGPU_CTX_MAX_CS_PENDING       16
 998
 999 struct amdgpu_ctx_ring {
1000         uint64_t        sequence;
1001         struct fence    *fences[AMDGPU_CTX_MAX_CS_PENDING];
1002         struct amd_context_entity c_entity;
1003 };
1004
1005 struct amdgpu_ctx {
1006         struct kref             refcount;
1007         struct amdgpu_device    *adev;
1008         unsigned                reset_counter;
1009         spinlock_t              ring_lock;
1010         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
1011 };
1012
1013 struct amdgpu_ctx_mgr {
1014         struct amdgpu_device    *adev;
1015         struct mutex            lock;
1016         /* protected by lock */
1017         struct idr              ctx_handles;
1018 };
1019
1020 int amdgpu_ctx_alloc(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1021                      uint32_t *id);
1022 int amdgpu_ctx_free(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1023                     uint32_t id);
1024
1025 void amdgpu_ctx_fini(struct amdgpu_fpriv *fpriv);
1026
1027 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1028 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1029
1030 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
1031                               struct fence *fence);
1032 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
1033                                    struct amdgpu_ring *ring, uint64_t seq);
1034
1035 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1036                      struct drm_file *filp);
1037
1038
1039 /*
1040  * file private structure
1041  */
1042
1043 struct amdgpu_fpriv {
1044         struct amdgpu_vm        vm;
1045         struct mutex            bo_list_lock;
1046         struct idr              bo_list_handles;
1047         struct amdgpu_ctx_mgr   ctx_mgr;
1048 };
1049
1050 /*
1051  * residency list
1052  */
1053
1054 struct amdgpu_bo_list {
1055         struct mutex lock;
1056         struct amdgpu_bo *gds_obj;
1057         struct amdgpu_bo *gws_obj;
1058         struct amdgpu_bo *oa_obj;
1059         bool has_userptr;
1060         unsigned num_entries;
1061         struct amdgpu_bo_list_entry *array;
1062 };
1063
1064 struct amdgpu_bo_list *
1065 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1066 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1067 void amdgpu_bo_list_copy(struct amdgpu_device *adev,
1068                          struct amdgpu_bo_list *dst,
1069                          struct amdgpu_bo_list *src);
1070 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1071
1072 /*
1073  * GFX stuff
1074  */
1075 #include "clearstate_defs.h"
1076
1077 struct amdgpu_rlc {
1078         /* for power gating */
1079         struct amdgpu_bo        *save_restore_obj;
1080         uint64_t                save_restore_gpu_addr;
1081         volatile uint32_t       *sr_ptr;
1082         const u32               *reg_list;
1083         u32                     reg_list_size;
1084         /* for clear state */
1085         struct amdgpu_bo        *clear_state_obj;
1086         uint64_t                clear_state_gpu_addr;
1087         volatile uint32_t       *cs_ptr;
1088         const struct cs_section_def   *cs_data;
1089         u32                     clear_state_size;
1090         /* for cp tables */
1091         struct amdgpu_bo        *cp_table_obj;
1092         uint64_t                cp_table_gpu_addr;
1093         volatile uint32_t       *cp_table_ptr;
1094         u32                     cp_table_size;
1095 };
1096
1097 struct amdgpu_mec {
1098         struct amdgpu_bo        *hpd_eop_obj;
1099         u64                     hpd_eop_gpu_addr;
1100         u32 num_pipe;
1101         u32 num_mec;
1102         u32 num_queue;
1103 };
1104
1105 /*
1106  * GPU scratch registers structures, functions & helpers
1107  */
1108 struct amdgpu_scratch {
1109         unsigned                num_reg;
1110         uint32_t                reg_base;
1111         bool                    free[32];
1112         uint32_t                reg[32];
1113 };
1114
1115 /*
1116  * GFX configurations
1117  */
1118 struct amdgpu_gca_config {
1119         unsigned max_shader_engines;
1120         unsigned max_tile_pipes;
1121         unsigned max_cu_per_sh;
1122         unsigned max_sh_per_se;
1123         unsigned max_backends_per_se;
1124         unsigned max_texture_channel_caches;
1125         unsigned max_gprs;
1126         unsigned max_gs_threads;
1127         unsigned max_hw_contexts;
1128         unsigned sc_prim_fifo_size_frontend;
1129         unsigned sc_prim_fifo_size_backend;
1130         unsigned sc_hiz_tile_fifo_size;
1131         unsigned sc_earlyz_tile_fifo_size;
1132
1133         unsigned num_tile_pipes;
1134         unsigned backend_enable_mask;
1135         unsigned mem_max_burst_length_bytes;
1136         unsigned mem_row_size_in_kb;
1137         unsigned shader_engine_tile_size;
1138         unsigned num_gpus;
1139         unsigned multi_gpu_tile_size;
1140         unsigned mc_arb_ramcfg;
1141         unsigned gb_addr_config;
1142
1143         uint32_t tile_mode_array[32];
1144         uint32_t macrotile_mode_array[16];
1145 };
1146
1147 struct amdgpu_gfx {
1148         struct mutex                    gpu_clock_mutex;
1149         struct amdgpu_gca_config        config;
1150         struct amdgpu_rlc               rlc;
1151         struct amdgpu_mec               mec;
1152         struct amdgpu_scratch           scratch;
1153         const struct firmware           *me_fw; /* ME firmware */
1154         uint32_t                        me_fw_version;
1155         const struct firmware           *pfp_fw; /* PFP firmware */
1156         uint32_t                        pfp_fw_version;
1157         const struct firmware           *ce_fw; /* CE firmware */
1158         uint32_t                        ce_fw_version;
1159         const struct firmware           *rlc_fw; /* RLC firmware */
1160         uint32_t                        rlc_fw_version;
1161         const struct firmware           *mec_fw; /* MEC firmware */
1162         uint32_t                        mec_fw_version;
1163         const struct firmware           *mec2_fw; /* MEC2 firmware */
1164         uint32_t                        mec2_fw_version;
1165         uint32_t                        me_feature_version;
1166         uint32_t                        ce_feature_version;
1167         uint32_t                        pfp_feature_version;
1168         uint32_t                        rlc_feature_version;
1169         uint32_t                        mec_feature_version;
1170         uint32_t                        mec2_feature_version;
1171         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1172         unsigned                        num_gfx_rings;
1173         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1174         unsigned                        num_compute_rings;
1175         struct amdgpu_irq_src           eop_irq;
1176         struct amdgpu_irq_src           priv_reg_irq;
1177         struct amdgpu_irq_src           priv_inst_irq;
1178         /* gfx status */
1179         uint32_t gfx_current_status;
1180         /* sync signal for const engine */
1181         unsigned ce_sync_offs;
1182         /* ce ram size*/
1183         unsigned ce_ram_size;
1184 };
1185
1186 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
1187                   unsigned size, struct amdgpu_ib *ib);
1188 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib);
1189 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
1190                        struct amdgpu_ib *ib, void *owner);
1191 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1192 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1193 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1194 /* Ring access between begin & end cannot sleep */
1195 void amdgpu_ring_free_size(struct amdgpu_ring *ring);
1196 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1197 int amdgpu_ring_lock(struct amdgpu_ring *ring, unsigned ndw);
1198 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1199 void amdgpu_ring_unlock_commit(struct amdgpu_ring *ring);
1200 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1201 void amdgpu_ring_unlock_undo(struct amdgpu_ring *ring);
1202 void amdgpu_ring_lockup_update(struct amdgpu_ring *ring);
1203 bool amdgpu_ring_test_lockup(struct amdgpu_ring *ring);
1204 unsigned amdgpu_ring_backup(struct amdgpu_ring *ring,
1205                             uint32_t **data);
1206 int amdgpu_ring_restore(struct amdgpu_ring *ring,
1207                         unsigned size, uint32_t *data);
1208 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1209                      unsigned ring_size, u32 nop, u32 align_mask,
1210                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1211                      enum amdgpu_ring_type ring_type);
1212 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1213
1214 /*
1215  * CS.
1216  */
1217 struct amdgpu_cs_chunk {
1218         uint32_t                chunk_id;
1219         uint32_t                length_dw;
1220         uint32_t                *kdata;
1221         void __user             *user_ptr;
1222 };
1223
1224 struct amdgpu_cs_parser {
1225         struct amdgpu_device    *adev;
1226         struct drm_file         *filp;
1227         struct amdgpu_ctx       *ctx;
1228         struct amdgpu_bo_list *bo_list;
1229         /* chunks */
1230         unsigned                nchunks;
1231         struct amdgpu_cs_chunk  *chunks;
1232         /* relocations */
1233         struct amdgpu_bo_list_entry     *vm_bos;
1234         struct list_head        validated;
1235
1236         struct amdgpu_ib        *ibs;
1237         uint32_t                num_ibs;
1238
1239         struct ww_acquire_ctx   ticket;
1240
1241         /* user fence */
1242         struct amdgpu_user_fence uf;
1243
1244         struct amdgpu_ring *ring;
1245         struct mutex job_lock;
1246         struct work_struct job_work;
1247         int (*prepare_job)(struct amdgpu_cs_parser *sched_job);
1248         int (*run_job)(struct amdgpu_cs_parser *sched_job);
1249         int (*free_job)(struct amdgpu_cs_parser *sched_job);
1250 };
1251
1252 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p, uint32_t ib_idx, int idx)
1253 {
1254         return p->ibs[ib_idx].ptr[idx];
1255 }
1256
1257 /*
1258  * Writeback
1259  */
1260 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1261
1262 struct amdgpu_wb {
1263         struct amdgpu_bo        *wb_obj;
1264         volatile uint32_t       *wb;
1265         uint64_t                gpu_addr;
1266         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1267         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1268 };
1269
1270 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1271 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1272
1273 /**
1274  * struct amdgpu_pm - power management datas
1275  * It keeps track of various data needed to take powermanagement decision.
1276  */
1277
1278 enum amdgpu_pm_state_type {
1279         /* not used for dpm */
1280         POWER_STATE_TYPE_DEFAULT,
1281         POWER_STATE_TYPE_POWERSAVE,
1282         /* user selectable states */
1283         POWER_STATE_TYPE_BATTERY,
1284         POWER_STATE_TYPE_BALANCED,
1285         POWER_STATE_TYPE_PERFORMANCE,
1286         /* internal states */
1287         POWER_STATE_TYPE_INTERNAL_UVD,
1288         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1289         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1290         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1291         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1292         POWER_STATE_TYPE_INTERNAL_BOOT,
1293         POWER_STATE_TYPE_INTERNAL_THERMAL,
1294         POWER_STATE_TYPE_INTERNAL_ACPI,
1295         POWER_STATE_TYPE_INTERNAL_ULV,
1296         POWER_STATE_TYPE_INTERNAL_3DPERF,
1297 };
1298
1299 enum amdgpu_int_thermal_type {
1300         THERMAL_TYPE_NONE,
1301         THERMAL_TYPE_EXTERNAL,
1302         THERMAL_TYPE_EXTERNAL_GPIO,
1303         THERMAL_TYPE_RV6XX,
1304         THERMAL_TYPE_RV770,
1305         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1306         THERMAL_TYPE_EVERGREEN,
1307         THERMAL_TYPE_SUMO,
1308         THERMAL_TYPE_NI,
1309         THERMAL_TYPE_SI,
1310         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1311         THERMAL_TYPE_CI,
1312         THERMAL_TYPE_KV,
1313 };
1314
1315 enum amdgpu_dpm_auto_throttle_src {
1316         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1317         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1318 };
1319
1320 enum amdgpu_dpm_event_src {
1321         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1322         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1323         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1324         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1325         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1326 };
1327
1328 #define AMDGPU_MAX_VCE_LEVELS 6
1329
1330 enum amdgpu_vce_level {
1331         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1332         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1333         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1334         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1335         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1336         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1337 };
1338
1339 struct amdgpu_ps {
1340         u32 caps; /* vbios flags */
1341         u32 class; /* vbios flags */
1342         u32 class2; /* vbios flags */
1343         /* UVD clocks */
1344         u32 vclk;
1345         u32 dclk;
1346         /* VCE clocks */
1347         u32 evclk;
1348         u32 ecclk;
1349         bool vce_active;
1350         enum amdgpu_vce_level vce_level;
1351         /* asic priv */
1352         void *ps_priv;
1353 };
1354
1355 struct amdgpu_dpm_thermal {
1356         /* thermal interrupt work */
1357         struct work_struct work;
1358         /* low temperature threshold */
1359         int                min_temp;
1360         /* high temperature threshold */
1361         int                max_temp;
1362         /* was last interrupt low to high or high to low */
1363         bool               high_to_low;
1364         /* interrupt source */
1365         struct amdgpu_irq_src   irq;
1366 };
1367
1368 enum amdgpu_clk_action
1369 {
1370         AMDGPU_SCLK_UP = 1,
1371         AMDGPU_SCLK_DOWN
1372 };
1373
1374 struct amdgpu_blacklist_clocks
1375 {
1376         u32 sclk;
1377         u32 mclk;
1378         enum amdgpu_clk_action action;
1379 };
1380
1381 struct amdgpu_clock_and_voltage_limits {
1382         u32 sclk;
1383         u32 mclk;
1384         u16 vddc;
1385         u16 vddci;
1386 };
1387
1388 struct amdgpu_clock_array {
1389         u32 count;
1390         u32 *values;
1391 };
1392
1393 struct amdgpu_clock_voltage_dependency_entry {
1394         u32 clk;
1395         u16 v;
1396 };
1397
1398 struct amdgpu_clock_voltage_dependency_table {
1399         u32 count;
1400         struct amdgpu_clock_voltage_dependency_entry *entries;
1401 };
1402
1403 union amdgpu_cac_leakage_entry {
1404         struct {
1405                 u16 vddc;
1406                 u32 leakage;
1407         };
1408         struct {
1409                 u16 vddc1;
1410                 u16 vddc2;
1411                 u16 vddc3;
1412         };
1413 };
1414
1415 struct amdgpu_cac_leakage_table {
1416         u32 count;
1417         union amdgpu_cac_leakage_entry *entries;
1418 };
1419
1420 struct amdgpu_phase_shedding_limits_entry {
1421         u16 voltage;
1422         u32 sclk;
1423         u32 mclk;
1424 };
1425
1426 struct amdgpu_phase_shedding_limits_table {
1427         u32 count;
1428         struct amdgpu_phase_shedding_limits_entry *entries;
1429 };
1430
1431 struct amdgpu_uvd_clock_voltage_dependency_entry {
1432         u32 vclk;
1433         u32 dclk;
1434         u16 v;
1435 };
1436
1437 struct amdgpu_uvd_clock_voltage_dependency_table {
1438         u8 count;
1439         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1440 };
1441
1442 struct amdgpu_vce_clock_voltage_dependency_entry {
1443         u32 ecclk;
1444         u32 evclk;
1445         u16 v;
1446 };
1447
1448 struct amdgpu_vce_clock_voltage_dependency_table {
1449         u8 count;
1450         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1451 };
1452
1453 struct amdgpu_ppm_table {
1454         u8 ppm_design;
1455         u16 cpu_core_number;
1456         u32 platform_tdp;
1457         u32 small_ac_platform_tdp;
1458         u32 platform_tdc;
1459         u32 small_ac_platform_tdc;
1460         u32 apu_tdp;
1461         u32 dgpu_tdp;
1462         u32 dgpu_ulv_power;
1463         u32 tj_max;
1464 };
1465
1466 struct amdgpu_cac_tdp_table {
1467         u16 tdp;
1468         u16 configurable_tdp;
1469         u16 tdc;
1470         u16 battery_power_limit;
1471         u16 small_power_limit;
1472         u16 low_cac_leakage;
1473         u16 high_cac_leakage;
1474         u16 maximum_power_delivery_limit;
1475 };
1476
1477 struct amdgpu_dpm_dynamic_state {
1478         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1479         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1480         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1481         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1482         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1483         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1484         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1485         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1486         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1487         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1488         struct amdgpu_clock_array valid_sclk_values;
1489         struct amdgpu_clock_array valid_mclk_values;
1490         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1491         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1492         u32 mclk_sclk_ratio;
1493         u32 sclk_mclk_delta;
1494         u16 vddc_vddci_delta;
1495         u16 min_vddc_for_pcie_gen2;
1496         struct amdgpu_cac_leakage_table cac_leakage_table;
1497         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1498         struct amdgpu_ppm_table *ppm_table;
1499         struct amdgpu_cac_tdp_table *cac_tdp_table;
1500 };
1501
1502 struct amdgpu_dpm_fan {
1503         u16 t_min;
1504         u16 t_med;
1505         u16 t_high;
1506         u16 pwm_min;
1507         u16 pwm_med;
1508         u16 pwm_high;
1509         u8 t_hyst;
1510         u32 cycle_delay;
1511         u16 t_max;
1512         u8 control_mode;
1513         u16 default_max_fan_pwm;
1514         u16 default_fan_output_sensitivity;
1515         u16 fan_output_sensitivity;
1516         bool ucode_fan_control;
1517 };
1518
1519 enum amdgpu_pcie_gen {
1520         AMDGPU_PCIE_GEN1 = 0,
1521         AMDGPU_PCIE_GEN2 = 1,
1522         AMDGPU_PCIE_GEN3 = 2,
1523         AMDGPU_PCIE_GEN_INVALID = 0xffff
1524 };
1525
1526 enum amdgpu_dpm_forced_level {
1527         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1528         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1529         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1530 };
1531
1532 struct amdgpu_vce_state {
1533         /* vce clocks */
1534         u32 evclk;
1535         u32 ecclk;
1536         /* gpu clocks */
1537         u32 sclk;
1538         u32 mclk;
1539         u8 clk_idx;
1540         u8 pstate;
1541 };
1542
1543 struct amdgpu_dpm_funcs {
1544         int (*get_temperature)(struct amdgpu_device *adev);
1545         int (*pre_set_power_state)(struct amdgpu_device *adev);
1546         int (*set_power_state)(struct amdgpu_device *adev);
1547         void (*post_set_power_state)(struct amdgpu_device *adev);
1548         void (*display_configuration_changed)(struct amdgpu_device *adev);
1549         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1550         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1551         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1552         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1553         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1554         bool (*vblank_too_short)(struct amdgpu_device *adev);
1555         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1556         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1557         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1558         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1559         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1560         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1561         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1562 };
1563
1564 struct amdgpu_dpm {
1565         struct amdgpu_ps        *ps;
1566         /* number of valid power states */
1567         int                     num_ps;
1568         /* current power state that is active */
1569         struct amdgpu_ps        *current_ps;
1570         /* requested power state */
1571         struct amdgpu_ps        *requested_ps;
1572         /* boot up power state */
1573         struct amdgpu_ps        *boot_ps;
1574         /* default uvd power state */
1575         struct amdgpu_ps        *uvd_ps;
1576         /* vce requirements */
1577         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1578         enum amdgpu_vce_level vce_level;
1579         enum amdgpu_pm_state_type state;
1580         enum amdgpu_pm_state_type user_state;
1581         u32                     platform_caps;
1582         u32                     voltage_response_time;
1583         u32                     backbias_response_time;
1584         void                    *priv;
1585         u32                     new_active_crtcs;
1586         int                     new_active_crtc_count;
1587         u32                     current_active_crtcs;
1588         int                     current_active_crtc_count;
1589         struct amdgpu_dpm_dynamic_state dyn_state;
1590         struct amdgpu_dpm_fan fan;
1591         u32 tdp_limit;
1592         u32 near_tdp_limit;
1593         u32 near_tdp_limit_adjusted;
1594         u32 sq_ramping_threshold;
1595         u32 cac_leakage;
1596         u16 tdp_od_limit;
1597         u32 tdp_adjustment;
1598         u16 load_line_slope;
1599         bool power_control;
1600         bool ac_power;
1601         /* special states active */
1602         bool                    thermal_active;
1603         bool                    uvd_active;
1604         bool                    vce_active;
1605         /* thermal handling */
1606         struct amdgpu_dpm_thermal thermal;
1607         /* forced levels */
1608         enum amdgpu_dpm_forced_level forced_level;
1609 };
1610
1611 struct amdgpu_pm {
1612         struct mutex            mutex;
1613         u32                     current_sclk;
1614         u32                     current_mclk;
1615         u32                     default_sclk;
1616         u32                     default_mclk;
1617         struct amdgpu_i2c_chan *i2c_bus;
1618         /* internal thermal controller on rv6xx+ */
1619         enum amdgpu_int_thermal_type int_thermal_type;
1620         struct device           *int_hwmon_dev;
1621         /* fan control parameters */
1622         bool                    no_fan;
1623         u8                      fan_pulses_per_revolution;
1624         u8                      fan_min_rpm;
1625         u8                      fan_max_rpm;
1626         /* dpm */
1627         bool                    dpm_enabled;
1628         struct amdgpu_dpm       dpm;
1629         const struct firmware   *fw;    /* SMC firmware */
1630         uint32_t                fw_version;
1631         const struct amdgpu_dpm_funcs *funcs;
1632 };
1633
1634 /*
1635  * UVD
1636  */
1637 #define AMDGPU_MAX_UVD_HANDLES  10
1638 #define AMDGPU_UVD_STACK_SIZE   (1024*1024)
1639 #define AMDGPU_UVD_HEAP_SIZE    (1024*1024)
1640 #define AMDGPU_UVD_FIRMWARE_OFFSET 256
1641
1642 struct amdgpu_uvd {
1643         struct amdgpu_bo        *vcpu_bo;
1644         void                    *cpu_addr;
1645         uint64_t                gpu_addr;
1646         void                    *saved_bo;
1647         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1648         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1649         struct delayed_work     idle_work;
1650         const struct firmware   *fw;    /* UVD firmware */
1651         struct amdgpu_ring      ring;
1652         struct amdgpu_irq_src   irq;
1653         bool                    address_64_bit;
1654 };
1655
1656 /*
1657  * VCE
1658  */
1659 #define AMDGPU_MAX_VCE_HANDLES  16
1660 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1661
1662 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1663 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1664
1665 struct amdgpu_vce {
1666         struct amdgpu_bo        *vcpu_bo;
1667         uint64_t                gpu_addr;
1668         unsigned                fw_version;
1669         unsigned                fb_version;
1670         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1671         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1672         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1673         struct delayed_work     idle_work;
1674         const struct firmware   *fw;    /* VCE firmware */
1675         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1676         struct amdgpu_irq_src   irq;
1677         unsigned                harvest_config;
1678 };
1679
1680 /*
1681  * SDMA
1682  */
1683 struct amdgpu_sdma {
1684         /* SDMA firmware */
1685         const struct firmware   *fw;
1686         uint32_t                fw_version;
1687         uint32_t                feature_version;
1688
1689         struct amdgpu_ring      ring;
1690 };
1691
1692 /*
1693  * Firmware
1694  */
1695 struct amdgpu_firmware {
1696         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1697         bool smu_load;
1698         struct amdgpu_bo *fw_buf;
1699         unsigned int fw_size;
1700 };
1701
1702 /*
1703  * Benchmarking
1704  */
1705 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1706
1707
1708 /*
1709  * Testing
1710  */
1711 void amdgpu_test_moves(struct amdgpu_device *adev);
1712 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1713                            struct amdgpu_ring *cpA,
1714                            struct amdgpu_ring *cpB);
1715 void amdgpu_test_syncing(struct amdgpu_device *adev);
1716
1717 /*
1718  * MMU Notifier
1719  */
1720 #if defined(CONFIG_MMU_NOTIFIER)
1721 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1722 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1723 #else
1724 static int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1725 {
1726         return -ENODEV;
1727 }
1728 static void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1729 #endif
1730
1731 /*
1732  * Debugfs
1733  */
1734 struct amdgpu_debugfs {
1735         struct drm_info_list    *files;
1736         unsigned                num_files;
1737 };
1738
1739 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1740                              struct drm_info_list *files,
1741                              unsigned nfiles);
1742 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1743
1744 #if defined(CONFIG_DEBUG_FS)
1745 int amdgpu_debugfs_init(struct drm_minor *minor);
1746 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1747 #endif
1748
1749 /*
1750  * amdgpu smumgr functions
1751  */
1752 struct amdgpu_smumgr_funcs {
1753         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1754         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1755         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1756 };
1757
1758 /*
1759  * amdgpu smumgr
1760  */
1761 struct amdgpu_smumgr {
1762         struct amdgpu_bo *toc_buf;
1763         struct amdgpu_bo *smu_buf;
1764         /* asic priv smu data */
1765         void *priv;
1766         spinlock_t smu_lock;
1767         /* smumgr functions */
1768         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1769         /* ucode loading complete flag */
1770         uint32_t fw_flags;
1771 };
1772
1773 /*
1774  * ASIC specific register table accessible by UMD
1775  */
1776 struct amdgpu_allowed_register_entry {
1777         uint32_t reg_offset;
1778         bool untouched;
1779         bool grbm_indexed;
1780 };
1781
1782 struct amdgpu_cu_info {
1783         uint32_t number; /* total active CU number */
1784         uint32_t ao_cu_mask;
1785         uint32_t bitmap[4][4];
1786 };
1787
1788
1789 /*
1790  * ASIC specific functions.
1791  */
1792 struct amdgpu_asic_funcs {
1793         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1794         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1795                              u32 sh_num, u32 reg_offset, u32 *value);
1796         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1797         int (*reset)(struct amdgpu_device *adev);
1798         /* wait for mc_idle */
1799         int (*wait_for_mc_idle)(struct amdgpu_device *adev);
1800         /* get the reference clock */
1801         u32 (*get_xclk)(struct amdgpu_device *adev);
1802         /* get the gpu clock counter */
1803         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1804         int (*get_cu_info)(struct amdgpu_device *adev, struct amdgpu_cu_info *info);
1805         /* MM block clocks */
1806         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1807         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1808 };
1809
1810 /*
1811  * IOCTL.
1812  */
1813 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1814                             struct drm_file *filp);
1815 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1816                                 struct drm_file *filp);
1817
1818 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1819                           struct drm_file *filp);
1820 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1821                         struct drm_file *filp);
1822 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1823                           struct drm_file *filp);
1824 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1825                               struct drm_file *filp);
1826 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1827                           struct drm_file *filp);
1828 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1829                         struct drm_file *filp);
1830 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1831 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1832
1833 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1834                                 struct drm_file *filp);
1835
1836 /* VRAM scratch page for HDP bug, default vram page */
1837 struct amdgpu_vram_scratch {
1838         struct amdgpu_bo                *robj;
1839         volatile uint32_t               *ptr;
1840         u64                             gpu_addr;
1841 };
1842
1843 /*
1844  * ACPI
1845  */
1846 struct amdgpu_atif_notification_cfg {
1847         bool enabled;
1848         int command_code;
1849 };
1850
1851 struct amdgpu_atif_notifications {
1852         bool display_switch;
1853         bool expansion_mode_change;
1854         bool thermal_state;
1855         bool forced_power_state;
1856         bool system_power_state;
1857         bool display_conf_change;
1858         bool px_gfx_switch;
1859         bool brightness_change;
1860         bool dgpu_display_event;
1861 };
1862
1863 struct amdgpu_atif_functions {
1864         bool system_params;
1865         bool sbios_requests;
1866         bool select_active_disp;
1867         bool lid_state;
1868         bool get_tv_standard;
1869         bool set_tv_standard;
1870         bool get_panel_expansion_mode;
1871         bool set_panel_expansion_mode;
1872         bool temperature_change;
1873         bool graphics_device_types;
1874 };
1875
1876 struct amdgpu_atif {
1877         struct amdgpu_atif_notifications notifications;
1878         struct amdgpu_atif_functions functions;
1879         struct amdgpu_atif_notification_cfg notification_cfg;
1880         struct amdgpu_encoder *encoder_for_bl;
1881 };
1882
1883 struct amdgpu_atcs_functions {
1884         bool get_ext_state;
1885         bool pcie_perf_req;
1886         bool pcie_dev_rdy;
1887         bool pcie_bus_width;
1888 };
1889
1890 struct amdgpu_atcs {
1891         struct amdgpu_atcs_functions functions;
1892 };
1893
1894 /*
1895  * CGS
1896  */
1897 void *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1898 void amdgpu_cgs_destroy_device(void *cgs_device);
1899
1900
1901 /*
1902  * Core structure, functions and helpers.
1903  */
1904 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1905 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1906
1907 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1908 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1909
1910 struct amdgpu_ip_block_status {
1911         bool valid;
1912         bool sw;
1913         bool hw;
1914 };
1915
1916 struct amdgpu_device {
1917         struct device                   *dev;
1918         struct drm_device               *ddev;
1919         struct pci_dev                  *pdev;
1920         struct rw_semaphore             exclusive_lock;
1921
1922         /* ASIC */
1923         enum amd_asic_type              asic_type;
1924         uint32_t                        family;
1925         uint32_t                        rev_id;
1926         uint32_t                        external_rev_id;
1927         unsigned long                   flags;
1928         int                             usec_timeout;
1929         const struct amdgpu_asic_funcs  *asic_funcs;
1930         bool                            shutdown;
1931         bool                            suspend;
1932         bool                            need_dma32;
1933         bool                            accel_working;
1934         bool                            needs_reset;
1935         struct work_struct              reset_work;
1936         struct notifier_block           acpi_nb;
1937         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1938         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1939         unsigned                        debugfs_count;
1940 #if defined(CONFIG_DEBUG_FS)
1941         struct dentry                   *debugfs_regs;
1942 #endif
1943         struct amdgpu_atif              atif;
1944         struct amdgpu_atcs              atcs;
1945         struct mutex                    srbm_mutex;
1946         /* GRBM index mutex. Protects concurrent access to GRBM index */
1947         struct mutex                    grbm_idx_mutex;
1948         struct dev_pm_domain            vga_pm_domain;
1949         bool                            have_disp_power_ref;
1950
1951         /* BIOS */
1952         uint8_t                         *bios;
1953         bool                            is_atom_bios;
1954         uint16_t                        bios_header_start;
1955         struct amdgpu_bo                *stollen_vga_memory;
1956         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1957
1958         /* Register/doorbell mmio */
1959         resource_size_t                 rmmio_base;
1960         resource_size_t                 rmmio_size;
1961         void __iomem                    *rmmio;
1962         /* protects concurrent MM_INDEX/DATA based register access */
1963         spinlock_t mmio_idx_lock;
1964         /* protects concurrent SMC based register access */
1965         spinlock_t smc_idx_lock;
1966         amdgpu_rreg_t                   smc_rreg;
1967         amdgpu_wreg_t                   smc_wreg;
1968         /* protects concurrent PCIE register access */
1969         spinlock_t pcie_idx_lock;
1970         amdgpu_rreg_t                   pcie_rreg;
1971         amdgpu_wreg_t                   pcie_wreg;
1972         /* protects concurrent UVD register access */
1973         spinlock_t uvd_ctx_idx_lock;
1974         amdgpu_rreg_t                   uvd_ctx_rreg;
1975         amdgpu_wreg_t                   uvd_ctx_wreg;
1976         /* protects concurrent DIDT register access */
1977         spinlock_t didt_idx_lock;
1978         amdgpu_rreg_t                   didt_rreg;
1979         amdgpu_wreg_t                   didt_wreg;
1980         /* protects concurrent ENDPOINT (audio) register access */
1981         spinlock_t audio_endpt_idx_lock;
1982         amdgpu_block_rreg_t             audio_endpt_rreg;
1983         amdgpu_block_wreg_t             audio_endpt_wreg;
1984         void __iomem                    *rio_mem;
1985         resource_size_t                 rio_mem_size;
1986         struct amdgpu_doorbell          doorbell;
1987
1988         /* clock/pll info */
1989         struct amdgpu_clock            clock;
1990
1991         /* MC */
1992         struct amdgpu_mc                mc;
1993         struct amdgpu_gart              gart;
1994         struct amdgpu_dummy_page        dummy_page;
1995         struct amdgpu_vm_manager        vm_manager;
1996
1997         /* memory management */
1998         struct amdgpu_mman              mman;
1999         struct amdgpu_gem               gem;
2000         struct amdgpu_vram_scratch      vram_scratch;
2001         struct amdgpu_wb                wb;
2002         atomic64_t                      vram_usage;
2003         atomic64_t                      vram_vis_usage;
2004         atomic64_t                      gtt_usage;
2005         atomic64_t                      num_bytes_moved;
2006         atomic_t                        gpu_reset_counter;
2007
2008         /* display */
2009         struct amdgpu_mode_info         mode_info;
2010         struct work_struct              hotplug_work;
2011         struct amdgpu_irq_src           crtc_irq;
2012         struct amdgpu_irq_src           pageflip_irq;
2013         struct amdgpu_irq_src           hpd_irq;
2014
2015         /* rings */
2016         wait_queue_head_t               fence_queue;
2017         unsigned                        fence_context;
2018         struct mutex                    ring_lock;
2019         unsigned                        num_rings;
2020         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2021         bool                            ib_pool_ready;
2022         struct amdgpu_sa_manager        ring_tmp_bo;
2023
2024         /* interrupts */
2025         struct amdgpu_irq               irq;
2026
2027         /* dpm */
2028         struct amdgpu_pm                pm;
2029         u32                             cg_flags;
2030         u32                             pg_flags;
2031
2032         /* amdgpu smumgr */
2033         struct amdgpu_smumgr smu;
2034
2035         /* gfx */
2036         struct amdgpu_gfx               gfx;
2037
2038         /* sdma */
2039         struct amdgpu_sdma              sdma[2];
2040         struct amdgpu_irq_src           sdma_trap_irq;
2041         struct amdgpu_irq_src           sdma_illegal_inst_irq;
2042
2043         /* uvd */
2044         bool                            has_uvd;
2045         struct amdgpu_uvd               uvd;
2046
2047         /* vce */
2048         struct amdgpu_vce               vce;
2049
2050         /* firmwares */
2051         struct amdgpu_firmware          firmware;
2052
2053         /* GDS */
2054         struct amdgpu_gds               gds;
2055
2056         const struct amdgpu_ip_block_version *ip_blocks;
2057         int                             num_ip_blocks;
2058         struct amdgpu_ip_block_status   *ip_block_status;
2059         struct mutex    mn_lock;
2060         DECLARE_HASHTABLE(mn_hash, 7);
2061
2062         /* tracking pinned memory */
2063         u64 vram_pin_size;
2064         u64 gart_pin_size;
2065
2066         /* amdkfd interface */
2067         struct kfd_dev          *kfd;
2068 };
2069
2070 bool amdgpu_device_is_px(struct drm_device *dev);
2071 int amdgpu_device_init(struct amdgpu_device *adev,
2072                        struct drm_device *ddev,
2073                        struct pci_dev *pdev,
2074                        uint32_t flags);
2075 void amdgpu_device_fini(struct amdgpu_device *adev);
2076 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2077
2078 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2079                         bool always_indirect);
2080 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2081                     bool always_indirect);
2082 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2083 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2084
2085 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2086 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2087
2088 /*
2089  * Cast helper
2090  */
2091 extern const struct fence_ops amdgpu_fence_ops;
2092 static inline struct amdgpu_fence *to_amdgpu_fence(struct fence *f)
2093 {
2094         struct amdgpu_fence *__f = container_of(f, struct amdgpu_fence, base);
2095
2096         if (__f->base.ops == &amdgpu_fence_ops)
2097                 return __f;
2098
2099         return NULL;
2100 }
2101
2102 /*
2103  * Registers read & write functions.
2104  */
2105 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2106 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2107 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2108 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2109 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2110 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2111 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2112 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2113 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2114 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2115 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2116 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2117 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2118 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2119 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2120 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2121 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2122 #define WREG32_P(reg, val, mask)                                \
2123         do {                                                    \
2124                 uint32_t tmp_ = RREG32(reg);                    \
2125                 tmp_ &= (mask);                                 \
2126                 tmp_ |= ((val) & ~(mask));                      \
2127                 WREG32(reg, tmp_);                              \
2128         } while (0)
2129 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2130 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2131 #define WREG32_PLL_P(reg, val, mask)                            \
2132         do {                                                    \
2133                 uint32_t tmp_ = RREG32_PLL(reg);                \
2134                 tmp_ &= (mask);                                 \
2135                 tmp_ |= ((val) & ~(mask));                      \
2136                 WREG32_PLL(reg, tmp_);                          \
2137         } while (0)
2138 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2139 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2140 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2141
2142 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2143 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2144
2145 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2146 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2147
2148 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2149         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2150          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2151
2152 #define REG_GET_FIELD(value, reg, field)                                \
2153         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2154
2155 /*
2156  * BIOS helpers.
2157  */
2158 #define RBIOS8(i) (adev->bios[i])
2159 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2160 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2161
2162 /*
2163  * RING helpers.
2164  */
2165 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2166 {
2167         if (ring->count_dw <= 0)
2168                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2169         ring->ring[ring->wptr++] = v;
2170         ring->wptr &= ring->ptr_mask;
2171         ring->count_dw--;
2172         ring->ring_free_dw--;
2173 }
2174
2175 /*
2176  * ASICs macro.
2177  */
2178 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2179 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2180 #define amdgpu_asic_wait_for_mc_idle(adev) (adev)->asic_funcs->wait_for_mc_idle((adev))
2181 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2182 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2183 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2184 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2185 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2186 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2187 #define amdgpu_asic_get_cu_info(adev, info) (adev)->asic_funcs->get_cu_info((adev), (info))
2188 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2189 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2190 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2191 #define amdgpu_vm_write_pte(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (addr), (count), (incr), (flags)))
2192 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2193 #define amdgpu_vm_pad_ib(adev, ib) ((adev)->vm_manager.vm_pte_funcs->pad_ib((ib)))
2194 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2195 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2196 #define amdgpu_ring_test_ib(r) (r)->funcs->test_ib((r))
2197 #define amdgpu_ring_is_lockup(r) (r)->funcs->is_lockup((r))
2198 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2199 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2200 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2201 #define amdgpu_ring_emit_ib(r, ib) (r)->funcs->emit_ib((r), (ib))
2202 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2203 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2204 #define amdgpu_ring_emit_semaphore(r, semaphore, emit_wait) (r)->funcs->emit_semaphore((r), (semaphore), (emit_wait))
2205 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2206 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2207 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2208 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2209 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2210 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2211 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2212 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2213 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2214 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2215 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2216 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2217 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2218 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2219 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2220 #define amdgpu_display_page_flip(adev, crtc, base) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base))
2221 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2222 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2223 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2224 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2225 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2226 #define amdgpu_emit_copy_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((r), (s), (d), (b))
2227 #define amdgpu_emit_fill_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((r), (s), (d), (b))
2228 #define amdgpu_dpm_get_temperature(adev) (adev)->pm.funcs->get_temperature((adev))
2229 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2230 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2231 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2232 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2233 #define amdgpu_dpm_get_sclk(adev, l) (adev)->pm.funcs->get_sclk((adev), (l))
2234 #define amdgpu_dpm_get_mclk(adev, l) (adev)->pm.funcs->get_mclk((adev), (l))
2235 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2236 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m))
2237 #define amdgpu_dpm_force_performance_level(adev, l) (adev)->pm.funcs->force_performance_level((adev), (l))
2238 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2239 #define amdgpu_dpm_powergate_uvd(adev, g) (adev)->pm.funcs->powergate_uvd((adev), (g))
2240 #define amdgpu_dpm_powergate_vce(adev, g) (adev)->pm.funcs->powergate_vce((adev), (g))
2241 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2242 #define amdgpu_dpm_set_fan_control_mode(adev, m) (adev)->pm.funcs->set_fan_control_mode((adev), (m))
2243 #define amdgpu_dpm_get_fan_control_mode(adev) (adev)->pm.funcs->get_fan_control_mode((adev))
2244 #define amdgpu_dpm_set_fan_speed_percent(adev, s) (adev)->pm.funcs->set_fan_speed_percent((adev), (s))
2245 #define amdgpu_dpm_get_fan_speed_percent(adev, s) (adev)->pm.funcs->get_fan_speed_percent((adev), (s))
2246
2247 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2248
2249 /* Common functions */
2250 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2251 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2252 bool amdgpu_card_posted(struct amdgpu_device *adev);
2253 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2254 bool amdgpu_boot_test_post_card(struct amdgpu_device *adev);
2255 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2256 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2257                        u32 ip_instance, u32 ring,
2258                        struct amdgpu_ring **out_ring);
2259 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2260 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2261 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2262                                      uint32_t flags);
2263 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2264 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2265 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2266                                  struct ttm_mem_reg *mem);
2267 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2268 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2269 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2270 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2271                                              const u32 *registers,
2272                                              const u32 array_size);
2273
2274 bool amdgpu_device_is_px(struct drm_device *dev);
2275 /* atpx handler */
2276 #if defined(CONFIG_VGA_SWITCHEROO)
2277 void amdgpu_register_atpx_handler(void);
2278 void amdgpu_unregister_atpx_handler(void);
2279 #else
2280 static inline void amdgpu_register_atpx_handler(void) {}
2281 static inline void amdgpu_unregister_atpx_handler(void) {}
2282 #endif
2283
2284 /*
2285  * KMS
2286  */
2287 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2288 extern int amdgpu_max_kms_ioctl;
2289
2290 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2291 int amdgpu_driver_unload_kms(struct drm_device *dev);
2292 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2293 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2294 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2295                                  struct drm_file *file_priv);
2296 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2297                                 struct drm_file *file_priv);
2298 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2299 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2300 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, int crtc);
2301 int amdgpu_enable_vblank_kms(struct drm_device *dev, int crtc);
2302 void amdgpu_disable_vblank_kms(struct drm_device *dev, int crtc);
2303 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, int crtc,
2304                                     int *max_error,
2305                                     struct timeval *vblank_time,
2306                                     unsigned flags);
2307 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2308                              unsigned long arg);
2309
2310 /*
2311  * vm
2312  */
2313 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2314 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2315 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
2316                                           struct amdgpu_vm *vm,
2317                                           struct list_head *head);
2318 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
2319                       struct amdgpu_sync *sync);
2320 void amdgpu_vm_flush(struct amdgpu_ring *ring,
2321                      struct amdgpu_vm *vm,
2322                      struct amdgpu_fence *updates);
2323 void amdgpu_vm_fence(struct amdgpu_device *adev,
2324                      struct amdgpu_vm *vm,
2325                      struct amdgpu_fence *fence);
2326 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr);
2327 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
2328                                     struct amdgpu_vm *vm);
2329 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
2330                                 struct amdgpu_vm *vm);
2331 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
2332                                 struct amdgpu_vm *vm, struct amdgpu_sync *sync);
2333 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
2334                         struct amdgpu_bo_va *bo_va,
2335                         struct ttm_mem_reg *mem);
2336 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
2337                              struct amdgpu_bo *bo);
2338 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
2339                                        struct amdgpu_bo *bo);
2340 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
2341                                       struct amdgpu_vm *vm,
2342                                       struct amdgpu_bo *bo);
2343 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
2344                      struct amdgpu_bo_va *bo_va,
2345                      uint64_t addr, uint64_t offset,
2346                      uint64_t size, uint32_t flags);
2347 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
2348                        struct amdgpu_bo_va *bo_va,
2349                        uint64_t addr);
2350 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
2351                       struct amdgpu_bo_va *bo_va);
2352
2353 /*
2354  * functions used by amdgpu_encoder.c
2355  */
2356 struct amdgpu_afmt_acr {
2357         u32 clock;
2358
2359         int n_32khz;
2360         int cts_32khz;
2361
2362         int n_44_1khz;
2363         int cts_44_1khz;
2364
2365         int n_48khz;
2366         int cts_48khz;
2367
2368 };
2369
2370 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2371
2372 /* amdgpu_acpi.c */
2373 #if defined(CONFIG_ACPI)
2374 int amdgpu_acpi_init(struct amdgpu_device *adev);
2375 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2376 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2377 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2378                                                 u8 perf_req, bool advertise);
2379 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2380 #else
2381 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2382 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2383 #endif
2384
2385 struct amdgpu_bo_va_mapping *
2386 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2387                        uint64_t addr, struct amdgpu_bo **bo);
2388
2389 #include "amdgpu_object.h"
2390
2391 #endif