drivers/gpu/drm/amd/amdgpu/amdgpu_gfx.c

   1 /*
   2  * Copyright 2014 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
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  11  * Software is furnished to do so, subject to the following conditions:
  12  *
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  15  *
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  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  */
  25 #include <drm/drmP.h>
  26 #include "amdgpu.h"
  27 #include "amdgpu_gfx.h"
  28
  29 /*
  30  * GPU scratch registers helpers function.
  31  */
  32 /**
  33  * amdgpu_gfx_scratch_get - Allocate a scratch register
  34  *
  35  * @adev: amdgpu_device pointer
  36  * @reg: scratch register mmio offset
  37  *
  38  * Allocate a CP scratch register for use by the driver (all asics).
  39  * Returns 0 on success or -EINVAL on failure.
  40  */
  41 int amdgpu_gfx_scratch_get(struct amdgpu_device *adev, uint32_t *reg)
  42 {
  43         int i;
  44
  45         i = ffs(adev->gfx.scratch.free_mask);
  46         if (i != 0 && i <= adev->gfx.scratch.num_reg) {
  47                 i--;
  48                 adev->gfx.scratch.free_mask &= ~(1u << i);
  49                 *reg = adev->gfx.scratch.reg_base + i;
  50                 return 0;
  51         }
  52         return -EINVAL;
  53 }
  54
  55 /**
  56  * amdgpu_gfx_scratch_free - Free a scratch register
  57  *
  58  * @adev: amdgpu_device pointer
  59  * @reg: scratch register mmio offset
  60  *
  61  * Free a CP scratch register allocated for use by the driver (all asics)
  62  */
  63 void amdgpu_gfx_scratch_free(struct amdgpu_device *adev, uint32_t reg)
  64 {
  65         adev->gfx.scratch.free_mask |= 1u << (reg - adev->gfx.scratch.reg_base);
  66 }
  67
  68 /**
  69  * amdgpu_gfx_parse_disable_cu - Parse the disable_cu module parameter
  70  *
  71  * @mask: array in which the per-shader array disable masks will be stored
  72  * @max_se: number of SEs
  73  * @max_sh: number of SHs
  74  *
  75  * The bitmask of CUs to be disabled in the shader array determined by se and
  76  * sh is stored in mask[se * max_sh + sh].
  77  */
  78 void amdgpu_gfx_parse_disable_cu(unsigned *mask, unsigned max_se, unsigned max_sh)
  79 {
  80         unsigned se, sh, cu;
  81         const char *p;
  82
  83         memset(mask, 0, sizeof(*mask) * max_se * max_sh);
  84
  85         if (!amdgpu_disable_cu || !*amdgpu_disable_cu)
  86                 return;
  87
  88         p = amdgpu_disable_cu;
  89         for (;;) {
  90                 char *next;
  91                 int ret = sscanf(p, "%u.%u.%u", &se, &sh, &cu);
  92                 if (ret < 3) {
  93                         DRM_ERROR("amdgpu: could not parse disable_cu\n");
  94                         return;
  95                 }
  96
  97                 if (se < max_se && sh < max_sh && cu < 16) {
  98                         DRM_INFO("amdgpu: disabling CU %u.%u.%u\n", se, sh, cu);
  99                         mask[se * max_sh + sh] |= 1u << cu;
 100                 } else {
 101                         DRM_ERROR("amdgpu: disable_cu %u.%u.%u is out of range\n",
 102                                   se, sh, cu);
 103                 }
 104
 105                 next = strchr(p, ',');
 106                 if (!next)
 107                         break;
 108                 p = next + 1;
 109         }
 110 }
 111
 112 void amdgpu_gfx_compute_queue_acquire(struct amdgpu_device *adev)
 113 {
 114         int i, queue, pipe, mec;
 115
 116         /* policy for amdgpu compute queue ownership */
 117         for (i = 0; i < AMDGPU_MAX_COMPUTE_QUEUES; ++i) {
 118                 queue = i % adev->gfx.mec.num_queue_per_pipe;
 119                 pipe = (i / adev->gfx.mec.num_queue_per_pipe)
 120                         % adev->gfx.mec.num_pipe_per_mec;
 121                 mec = (i / adev->gfx.mec.num_queue_per_pipe)
 122                         / adev->gfx.mec.num_pipe_per_mec;
 123
 124                 /* we've run out of HW */
 125                 if (mec >= adev->gfx.mec.num_mec)
 126                         break;
 127
 128                 if (adev->gfx.mec.num_mec > 1) {
 129                         /* policy: amdgpu owns the first two queues of the first MEC */
 130                         if (mec == 0 && queue < 2)
 131                                 set_bit(i, adev->gfx.mec.queue_bitmap);
 132                 } else {
 133                         /* policy: amdgpu owns all queues in the first pipe */
 134                         if (mec == 0 && pipe == 0)
 135                                 set_bit(i, adev->gfx.mec.queue_bitmap);
 136                 }
 137         }
 138
 139         /* update the number of active compute rings */
 140         adev->gfx.num_compute_rings =
 141                 bitmap_weight(adev->gfx.mec.queue_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 142
 143         /* If you hit this case and edited the policy, you probably just
 144          * need to increase AMDGPU_MAX_COMPUTE_RINGS */
 145         if (WARN_ON(adev->gfx.num_compute_rings > AMDGPU_MAX_COMPUTE_RINGS))
 146                 adev->gfx.num_compute_rings = AMDGPU_MAX_COMPUTE_RINGS;
 147 }